KR20210059602A - Method for generating TDD switching signals for a plurality of TDD signals using single clock, and Apparatus implementing the method - Google Patents

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Abstract

The present invention relates to a method for operating a time division duplexing (TDD) switching signal generation apparatus to generate a TDD switching signal with a compensated symbol timing offset (STO). According to the present invention, the method comprises the following steps: analyzing an input TDD signal to find a frame start point and measuring an STO between a reference clock and the TDD signal; determining a compensation frame whose frame period should be adjusted to compensate for the STO among switching signal frames sequentially generated with a frame period of the input TDD signal; setting a compensation counter period adjusted to a clock number different from a reference counter period in the compensation frame and setting the reference counter period in frames except for the compensation frame; and generating a switching signal by counting the reference clock from the frame start point according to a counter period set in the switching signal frames, wherein the reference counter period is the number of clocks corresponding to the frame period of the input TDD signal.

Description

단일 클럭을 이용하여 복수 TDD 신호들의 TDD 스위칭 신호를 생성하는 방법, 그리고 이를 구현한 TDD 스위칭 신호 생성 장치{Method for generating TDD switching signals for a plurality of TDD signals using single clock, and Apparatus implementing the method}A method for generating a TDD switching signal of a plurality of TDD signals using a single clock, and a TDD switching signal generating apparatus implementing the same.

본 발명은 TDD(Time Division Duplexing) 스위칭 신호 생성 기술에 관한 것이다.The present invention relates to a technology for generating a TDD (Time Division Duplexing) switching signal.

TDD(Time Division Duplex)는 동일 주파수 대역을 업링크(Uplink)와 다운링크(Downlink)로 시분할하여 신호를 전송하는 양방향 통신 방식이다. TDD 중계기는 TDD 스위칭 신호에 따라 업링크 구간과 다운링크 구간을 스위칭하면서, 업링크 구간에서 업링크 신호를 전달하고, 다운링크 구간에서 다운링크 신호를 전달한다. TDD (Time Division Duplex) is a two-way communication method in which signals are transmitted by time-dividing the same frequency band into an uplink and a downlink. The TDD repeater transmits an uplink signal in the uplink period and a downlink signal in the downlink period while switching the uplink period and the downlink period according to the TDD switching signal.

이러한 TDD 스위칭을 위해, TDD 중계기에 TDD 스위칭 신호를 생성하는 장치가 포함되어 있다. TDD 스위칭 신호 생성 장치는 입력 TDD 신호와 같은 프레임 주기를 가지는 내부(internal) TDD 신호를 생성하고, 입력 TDD 신호와 내부 TDD 신호의 프레임 시작점 차이(TDD Frame offset)를 분석한다. 그리고, TDD 스위칭 신호 생성 장치는 프레임 시작점 차이만큼 내부 TDD 신호의 프레임 시작점을 이동시키고, 내부 TDD 신호의 업링크 구간 및 다운링크 구간에 해당하는 TDD 스위칭 신호를 생성한다. 이때, 입력 TDD 신호와 TDD 스위칭 신호 생성 장치의 클럭이 동기되지 않아서, 심볼 타이밍 오프셋(Symbol Timing Offset, STO)이 발생하는데, 심볼 타이밍 오프셋에 의해 점차 프레임 오프셋이 증가하는 문제가 있다. 이를 해결하기 위해, 종래의 TDD 스위칭 신호 생성 장치는 주기적으로 TDD 스위칭 신호 생성 절차를 수행해서 프레임 시작점을 동기화하고, 또한 VCO로 심볼 타이밍 오프셋(STO)을 보상한다. 이렇게, VCO는 입력 TDD 신호와의 STO를 보상하도록 제어되어야 하므로, TDD 중계기가 복수의 TDD 신호들을 중계하기 위해서는, TDD 신호별로 개별적인 TDD 스위칭 신호 생성 장치가 필요하게 된다. For such TDD switching, a device for generating a TDD switching signal in a TDD repeater is included. The TDD switching signal generating apparatus generates an internal TDD signal having the same frame period as the input TDD signal, and analyzes a TDD frame offset between the input TDD signal and the internal TDD signal. In addition, the TDD switching signal generating apparatus moves the frame starting point of the internal TDD signal by the difference between the frame starting point and generates a TDD switching signal corresponding to the uplink period and the downlink period of the internal TDD signal. At this time, since the input TDD signal and the clock of the TDD switching signal generating device are not synchronized, a symbol timing offset (STO) occurs, but there is a problem that the frame offset gradually increases due to the symbol timing offset. To solve this problem, a conventional TDD switching signal generation apparatus periodically performs a TDD switching signal generation procedure to synchronize a frame start point, and compensates a symbol timing offset (STO) with a VCO. In this way, since the VCO must be controlled to compensate for the STO with the input TDD signal, in order for the TDD repeater to relay a plurality of TDD signals, a separate TDD switching signal generating device for each TDD signal is required.

해결하고자 하는 과제는, 단일한 내부 클럭을 이용하여 입력 TDD 신호와의 심볼 타이밍 오프셋(STO)을 측정하고, 주기적으로 TDD 스위칭 신호 프레임의 주기를 조정하여 심볼 타이밍 오프셋(STO)이 보상된 TDD 스위칭 신호를 생성하는 방법 및 장치를 제공하는 것이다.The problem to be solved is TDD switching in which the symbol timing offset (STO) is compensated by measuring the symbol timing offset (STO) with the input TDD signal using a single internal clock, and periodically adjusting the period of the TDD switching signal frame. It is to provide a method and apparatus for generating a signal.

해결하고자 하는 과제는, TDD 신호들이 입력되면, TDD 신호별로 단일한 내부 클럭과의 심볼 타이밍 오프셋(STO)을 측정하고, 프레임 시작점부터 정해진 프레임 주기로 순차적으로 스위칭 신호를 생성하되, 심볼 타이밍 오프셋(STO)에 따라 결정된 특정 프레임마다 주기적으로 프레임 주기를 조정하여 심볼 타이밍 오프셋(STO)을 보상하는 방법 및 장치를 제공하는 것이다.The problem to be solved is that, when TDD signals are input, a symbol timing offset (STO) with a single internal clock is measured for each TDD signal, and switching signals are sequentially generated at a predetermined frame period from the frame start point, but the symbol timing offset (STO) To provide a method and apparatus for compensating a symbol timing offset (STO) by periodically adjusting a frame period for each specific frame determined according to ).

한 실시예에 따른 TDD 스위칭 신호 생성 장치의 동작 방법으로서, 입력 TDD 신호를 분석하여 프레임 시작점을 찾고, 기준 클럭과 상기 TDD 신호의 심볼 타이밍 오프셋을 측정하는 단계, 상기 입력 TDD 신호의 프레임 주기를 가지고 순차적으로 생성되는 스위칭 신호 프레임들 중에서, 상기 심볼 타이밍 오프셋을 보상하기 위해 프레임 주기가 조정되어야 하는 보상 프레임을 결정하는 단계, 기준 카운터 주기와 다른 클럭 수로 조정된 보상용 카운터 주기를 상기 보상 프레임에 설정하고, 상기 보상 프레임 이외의 프레임들에 상기 기준 카운터 주기를 설정하는 단계, 그리고 상기 프레임 시작점부터, 상기 스위칭 신호 프레임들에 설정된 카운터 주기에 따라 상기 기준 클럭을 카운트하여 스위칭 신호를 생성하는 단계를 포함한다. 상기 기준 카운터 주기는 상기 입력 TDD 신호의 프레임 주기에 해당하는 클럭 수이다.A method of operating an apparatus for generating a TDD switching signal according to an embodiment, comprising the steps of: analyzing an input TDD signal to find a frame start point, measuring a reference clock and a symbol timing offset of the TDD signal, and having a frame period of the input TDD signal Determining a compensation frame whose frame period is to be adjusted to compensate for the symbol timing offset from among the sequentially generated switching signal frames, and setting a compensation counter period adjusted to a clock number different from the reference counter period in the compensation frame And setting the reference counter period in frames other than the compensation frame, and generating a switching signal by counting the reference clock according to a counter period set in the switching signal frames from a starting point of the frame. do. The reference counter period is the number of clocks corresponding to the frame period of the input TDD signal.

상기 보상 프레임을 결정하는 단계는 상기 심볼 타이밍 오프셋, 상기 기준 클럭의 주파수, 그리고 상기 입력 TDD 신호의 프레임 주기를 이용하여 상기 보상 프레임을 결정할 수 있다.In determining the compensation frame, the compensation frame may be determined using the symbol timing offset, the frequency of the reference clock, and a frame period of the input TDD signal.

상기 보상 프레임을 결정하는 단계는 상기 기준 카운터 주기에 해당하는 클럭 수를 카운트하여 상기 스위칭 신호 프레임들을 생성하는 경우, 상기 심볼 타이밍 오프셋에 의해, 상기 입력 TDD 신호의 프레임들과 상기 스위칭 신호 프레임들 사이에 존재하는 클럭 오차가 한 클럭이 되는 프레임 단위를 계산하고, 상기 프레임 단위 중 특정 프레임을 상기 보상 프레임으로 결정할 수 있다.In the determining of the compensation frame, when the switching signal frames are generated by counting the number of clocks corresponding to the reference counter period, between the frames of the input TDD signal and the switching signal frames according to the symbol timing offset. A frame unit in which a clock error existing in is one clock may be calculated, and a specific frame among the frame units may be determined as the compensation frame.

상기 보상 프레임을 결정하는 단계는 상기 프레임 단위 중 마지막 프레임을 상기 보상 프레임으로 결정할 수 있다.In determining the compensation frame, a last frame among the frame units may be determined as the compensation frame.

상기 보상 프레임을 결정하는 단계는 연속적으로 생성되는 상기 프레임 단위마다 상기 보상 프레임을 결정할 수 있다.In determining the compensation frame, the compensation frame may be determined for each continuously generated frame unit.

다른 실시예에 따라 TDD 스위칭 신호 생성 장치의 동작 방법으로서, 복수의 TDD 신호들을 입력받는 단계, 입력받은 TDD 신호별로 기준 클럭과의 심볼 타이밍 오프셋을 측정하는 단계, 입력받은 TDD 신호별로 프레임 주기를 조정하여 해당 심볼 타이밍 오프셋을 보상하는 보상 프레임 위치를 결정하는 단계, 그리고 각 TDD 신호의 프레임 주기로 해당 TDD 신호의 스위칭 신호 프레임들을 순차적으로 생성하다가, 상기 보상 프레임 위치가 되면 해당 TDD 신호의 심볼 타이밍 오프셋에 의해 조정된 프레임 주기로 해당 스위칭 신호 프레임을 생성하는 동작을 반복하는 단계를 포함한다.A method of operating an apparatus for generating a TDD switching signal according to another embodiment, comprising: receiving a plurality of TDD signals, measuring a symbol timing offset from a reference clock for each received TDD signal, and adjusting a frame period for each received TDD signal. Determining a position of a compensation frame for compensating for the corresponding symbol timing offset, and sequentially generating switching signal frames of the corresponding TDD signal in a frame period of each TDD signal, and when the position of the compensation frame reaches the symbol timing offset of the corresponding TDD signal. And repeating the operation of generating the corresponding switching signal frame in the frame period adjusted by the method.

상기 보상 프레임 위치는 각 TDD 신호의 심볼 타이밍 오프셋 및 각 TDD 신호의 프레임 주기에 따라 다르게 결정될 수 있다.The position of the compensation frame may be determined differently according to a symbol timing offset of each TDD signal and a frame period of each TDD signal.

상기 보상 프레임 위치를 결정하는 단계는 각 TDD 신호의 프레임 주기를 상기 기준 클럭으로 카운트하여 스위칭 신호 프레임들을 생성하는 경우, 해당 TDD 신호의 심볼 타이밍 오프셋에 의해, 해당 TDD 신호의 프레임들과의 클럭 오차가 한 클럭이 되는 프레임 단위를 계산하고, 상기 프레임 단위 중 특정 프레임의 위치를 해당 TDD 신호의 보상 프레임 위치로 결정할 수 있다.In determining the position of the compensation frame, when switching signal frames are generated by counting the frame period of each TDD signal with the reference clock, a clock error with the frames of the corresponding TDD signal by a symbol timing offset of the corresponding TDD signal A frame unit of which is one clock is calculated, and a position of a specific frame among the frame units may be determined as a compensation frame position of a corresponding TDD signal.

상기 조정된 프레임 주기는 해당 TDD 신호의 프레임 주기보다 한 클럭 많거나 한 클럭 적은 값을 가질 수 있다.The adjusted frame period may have a value that is one clock more or one clock less than the frame period of the corresponding TDD signal.

상기 특정 프레임은 상기 프레임 단위 중 마지막 프레임일 수 있다.The specific frame may be the last frame among the frame units.

상기 보상 프레임 위치는, 생성되는 스위칭 신호 프레임들 중에서 주기적으로 결정될 수 있다.The position of the compensation frame may be periodically determined among the generated switching signal frames.

또 다른 실시예에 따른 TDD 스위칭 신호 생성 장치로서, 기준 클럭을 생성하는 전압 제어 발진기 그리고 복수의 TDD 신호들을 입력받고, TDD 신호별로 상기 기준 클럭을 이용하여 해당 TDD 신호의 TDD 스위칭 신호를 생성하는 신호처리기를 포함한다. 상기 신호처리기는 각 TDD 신호를 분석하여 상기 기준 클럭과 해당 TDD 신호의 심볼 타이밍 오프셋을 측정하고, 상기 심볼 타이밍 오프셋에 의해 발생하는 프레임당 클럭 수 오차를 계산하며, 상기 프레임당 클럭 수 오차를 보상하기 위해 특정 프레임을 선택하고, 상기 특정 프레임의 주기를 해당 TDD 신호의 프레임 주기와 다르게 조정하면서 상기 TDD 스위칭 신호를 생성할 수 있다.An apparatus for generating a TDD switching signal according to another embodiment, a voltage controlled oscillator generating a reference clock and a signal receiving a plurality of TDD signals, and generating a TDD switching signal of a corresponding TDD signal by using the reference clock for each TDD signal Includes a processor. The signal processor analyzes each TDD signal to measure the reference clock and the symbol timing offset of the corresponding TDD signal, calculates an error in the number of clocks per frame caused by the symbol timing offset, and compensates for the error in the number of clocks per frame. In order to do so, the TDD switching signal may be generated while selecting a specific frame and adjusting the period of the specific frame differently from the frame period of the corresponding TDD signal.

상기 프레임당 클럭 수 오차는 각 TDD 신호의 심볼 타이밍 오프셋, 상기 기준 클럭의 주파수, 그리고 해당 TDD 신호의 프레임 주기를 이용하여 계산될 수 있다.The error in the number of clocks per frame may be calculated using a symbol timing offset of each TDD signal, a frequency of the reference clock, and a frame period of a corresponding TDD signal.

상기 신호처리기는 상기 프레임당 클럭 수 오차로부터, 입력 TDD 신호와 한 클럭 오차가 발생하는 프레임 단위를 계산하고, 상기 프레임 단위마다 해당 프레임 단위의 마지막 프레임을 상기 특정 프레임으로 선택한 후, 상기 특정 프레임의 주기를 조정할 수 있다.The signal processor calculates a frame unit in which one clock error occurs from the input TDD signal from the error in the number of clocks per frame, selects the last frame in the frame unit as the specific frame for each frame unit, and then selects the specific frame. The cycle can be adjusted.

상기 특정 프레임의 주기는 해당 TDD 신호의 프레임 주기보다 한 클럭 많거나 한 클럭 적은 값을 가질 수 있다.The period of the specific frame may have a value that is one clock more or one clock less than the frame period of the corresponding TDD signal.

실시예에 따른 TDD 스위칭 신호 생성 장치는 주기적으로 TDD 스위칭 신호 프레임의 주기를 조정하는 Digital Logic으로 심볼 타이밍 오프셋(STO)을 보상하므로, 다수의 TDD 신호들이 입력되더라도, 내부 클럭과의 심볼 타이밍 오프셋(STO)이 보상된 TDD 스위칭 신호를 동시에 생성할 수 있다. Since the TDD switching signal generating apparatus according to the embodiment compensates the symbol timing offset (STO) with digital logic that periodically adjusts the period of the TDD switching signal frame, even if a plurality of TDD signals are input, the symbol timing offset from the internal clock ( STO) can generate a compensated TDD switching signal at the same time.

실시예에 따른 TDD 스위칭 신호 생성 장치는 새로운 TDD 신호를 수용할 수 있어서, 장치 활용성을 높일 수 있다.The apparatus for generating a TDD switching signal according to an embodiment can accommodate a new TDD signal, thereby improving device utilization.

실시예에 따르면, TDD 중계기가 동기되지 않은 복수의 TDD 신호들을 입력받더라도, 단일한 클럭을 가지는 TDD 스위칭 신호 생성 장치를 이용하여 TDD 스위칭 신호들을 동시에 생성할 수 있으므로, 장치 가격을 낮출 수 있고, 장치 크기를 줄일 수 있다.According to an embodiment, even if a TDD repeater receives a plurality of unsynchronized TDD signals, it is possible to simultaneously generate TDD switching signals using a TDD switching signal generating device having a single clock, so that the device cost can be lowered. You can reduce the size.

도 1은 TDD 중계기의 예시이다.
도 2는 TDD 스위칭 신호를 생성하는 방법을 설명하는 도면이다.
도 3은 한 실시예에 따른 TDD 스위칭 신호 생성 장치의 구성도이다.
도 4는 비동기화된 복수의 TDD 신호들의 서로 다른 심볼 타이밍 오프셋을 설명하기 위한 클럭들의 예시이다.
도 5는 한 실시예에 따라 TDD 스위칭 신호 프레임의 주기를 조정하여 심볼 타이밍 오프셋을 보상하는 방법을 도식적으로 설명하는 도면이다.
도 6은 한 실시예에 따른 TDD 스위칭 신호 생성 방법의 흐름도이다.
도 7은 한 실시예에 따른 TDD 스위칭 신호 생성 장치의 하드웨어 구성도이다.1 is an example of a TDD repeater.
2 is a diagram illustrating a method of generating a TDD switching signal.
3 is a block diagram of an apparatus for generating a TDD switching signal according to an embodiment.
4 is an example of clocks for explaining different symbol timing offsets of a plurality of unsynchronized TDD signals.
5 is a diagram schematically illustrating a method of compensating for a symbol timing offset by adjusting a period of a TDD switching signal frame according to an embodiment.
6 is a flowchart of a method of generating a TDD switching signal according to an embodiment.
7 is a hardware configuration diagram of an apparatus for generating a TDD switching signal according to an embodiment.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those of ordinary skill in the art may easily implement the present invention. However, the present invention may be implemented in various different forms and is not limited to the embodiments described herein. In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention, and similar reference numerals are attached to similar parts throughout the specification.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "…부", "…기", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.Throughout the specification, when a part "includes" a certain component, it means that other components may be further included rather than excluding other components unless specifically stated to the contrary. In addition, terms such as "... unit", "... group", and "module" described in the specification mean a unit that processes at least one function or operation, which can be implemented by hardware or software or a combination of hardware and software. have.

먼저, 무선 통신용 TDD 스위칭 신호 생성 방법에 대해 설명한다.First, a method of generating a TDD switching signal for wireless communication will be described.

도 1은 TDD 중계기의 예시이고, 도 2는 TDD 스위칭 신호를 생성하는 방법을 설명하는 도면이다.1 is an example of a TDD repeater, and FIG. 2 is a diagram illustrating a method of generating a TDD switching signal.

도 1을 참고하면, TDD 중계기(1)는 TDD 스위칭 신호에 따라 업링크 구간과 다운링크 구간을 스위칭하면서, 업링크 구간에서 업링크 신호를 전달하고, 다운링크 구간에서 다운링크 신호를 전달한다. 이를 위해, TDD 중계기(1)는 TDD 스위칭 신호 생성 장치(10)를 포함하고, TDD 스위칭 신호 생성 장치(10)에서 생성된 TDD 스위칭 신호에 따라 제1안테나(21)/제2안테나(22)에서 수신한 다운링크 신호/업링크 신호를 증폭하여 제2안테나(22)/제1안테나(21)로 전달하는 RF 모듈(20)을 포함한다.Referring to FIG. 1, the TDD repeater 1 transmits an uplink signal in the uplink period and a downlink signal in the downlink period while switching the uplink period and the downlink period according to the TDD switching signal. To this end, the TDD repeater 1 includes a TDD switching signal generating device 10, and the first antenna 21/second antenna 22 according to the TDD switching signal generated by the TDD switching signal generating device 10 And an RF module 20 for amplifying the downlink signal/uplink signal received from and transmitting the amplified downlink signal/uplink signal to the second antenna 22/first antenna 21.

TDD 스위칭 신호 생성 장치(10)는 제1안테나(21)/제2안테나(22) 중 적어도 하나에서 수신한 TDD 신호를 입력받는다. 예를 들면, TDD 스위칭 신호 생성 장치(10)로 입력되는 TDD 신호는, 제1안테나(21)에서 RF 모듈(20)로 전달되는 TDD 신호에서 커플링된 신호일 수 있다.The TDD switching signal generating apparatus 10 receives a TDD signal received from at least one of the first antenna 21 and the second antenna 22. For example, the TDD signal input to the TDD switching signal generating device 10 may be a signal coupled from the TDD signal transmitted from the first antenna 21 to the RF module 20.

TDD 스위칭 신호 생성 장치(10)는 입력 TDD 신호에 대응하는 TDD 스위칭 신호를 생성하는 신호처리기(11) 그리고 신호처리기(11)로 기준 클럭(reference clock)을 제공하는 전압제어발진기(Voltage Controlled Oscillator, VCO)(12)를 포함할 수 있다. 신호처리기(11)는 적어도 하나의 프로세서 및 메모리를 포함하고, 입력 TDD 신호 분석 및 TDD 스위칭 신호 생성에 필요한 소자들이 포함된 회로로 구현될 수 있다.The TDD switching signal generation device 10 includes a signal processor 11 that generates a TDD switching signal corresponding to an input TDD signal and a voltage controlled oscillator that provides a reference clock to the signal processor 11. VCO) 12. The signal processor 11 includes at least one processor and a memory, and may be implemented as a circuit including elements necessary for analyzing an input TDD signal and generating a TDD switching signal.

도 2를 참고하면, 신호처리기(11)가 TDD 신호(a)를 입력받는다. TDD 신호(a)는 업링크 구간 및 다운링크 구간이 반복되는 신호로서, 업링크 구간 및 다운링크 구간이 한 프레임에 해당하고, 한 프레임의 시간이 한 주기에 해당한다. 2, the signal processor 11 receives a TDD signal (a). The TDD signal (a) is a signal in which an uplink period and a downlink period are repeated, and the uplink period and the downlink period correspond to one frame, and the time of one frame corresponds to one period.

신호처리기(11)는, VCO(12)의 기준 클럭을 이용하여, 입력 TDD 신호(a)와 같은 주기로 업링크 구간 및 다운링크 구간이 반복되는 내부(internal) TDD 신호(b)를 생성한다.The signal processor 11 uses the reference clock of the VCO 12 to generate an internal TDD signal b in which the uplink period and the downlink period are repeated at the same period as the input TDD signal a.

신호처리기(11)는, 입력 TDD 신호(a)와 내부 TDD 신호(b)의 프레임 시작점 차이(TDD Frame offset)를 분석한다. 그리고, 신호처리기(11)는, 내부 TDD 신호(b)의 프레임 시작점을 프레임 시작점 차이만큼 이동(delay)시켜 프레임 시작점을 동기시킨다. The signal processor 11 analyzes a TDD frame offset between the input TDD signal a and the internal TDD signal b. Then, the signal processor 11 synchronizes the frame start point by delaying the frame start point of the internal TDD signal b by the difference between the frame start point.

신호처리기(11)는, 입력 TDD 신호(a)에 동기된 내부 TDD 신호(b)를 이용하여 결정된 프레임 시작점에서, TDD 신호의 업링크 구간 및 다운링크 구간에 해당하는 TDD 스위칭 신호(c)를 생성한다. The signal processor 11 receives the TDD switching signal c corresponding to the uplink period and the downlink period of the TDD signal at the frame start point determined using the internal TDD signal b synchronized with the input TDD signal a. Generate.

한편, VCO(12)에서 제공되는 기준 클럭과, 입력 TDD 신호(a)를 생성한 장치의 클럭은 동기되지 않아서, 클럭 주파수 오차에 의한 심볼 타이밍 오프셋(Symbol Timing Offset, STO)이 발생한다. 따라서, 신호처리기(11)는, 도 1과 같이, 기준 클럭과 입력 TDD 신호(a)의 심볼 타이밍 오프셋(STO)을 측정하고, 심볼 타이밍 오프셋(STO)을 보상하는 제어 신호를 VCO(12)로 입력한다. 프로세서는 이러한 절차를 주기적으로 반복해서, TDD 스위칭 신호(c)를 안정적으로 출력한다. On the other hand, the reference clock provided by the VCO 12 and the clock of the device that generated the input TDD signal a are not synchronized, so that a symbol timing offset (STO) occurs due to a clock frequency error. Accordingly, the signal processor 11 measures the symbol timing offset (STO) of the reference clock and the input TDD signal (a), as shown in FIG. 1, and applies a control signal for compensating the symbol timing offset (STO) to the VCO 12 Enter as. The processor periodically repeats this procedure and stably outputs the TDD switching signal c.

이와 같이, VCO(12)는 입력 TDD 신호와의 심볼 타이밍 오프셋(STO)을 보상하도록 제어되어야 하므로, 입력 TDD 신호에 의존적이다. 따라서, TDD 중계기(1)가 단일 안테나 대신, 분산 안테나 시스템(Distributed Antenna System, DAS)과 같이 복수의 안테나들로부터 서로 다른 TDD 신호들을 입력받는 경우, TDD 신호별 TDD 스위칭 신호 생성 장치(10)를 구비해야 하는 문제가 있다. In this way, the VCO 12 needs to be controlled to compensate for the symbol timing offset (STO) with the input TDD signal, so it is dependent on the input TDD signal. Therefore, when the TDD repeater 1 receives different TDD signals from a plurality of antennas such as a distributed antenna system (DAS) instead of a single antenna, the TDD switching signal generating device 10 for each TDD signal is used. There is a problem to have.

다음에서, TDD 중계기(1)가 복수의 안테나들로부터 TDD 신호들을 입력받는 경우, 본 발명의 TDD 스위칭 신호 생성 장치가 단일한 기준 클럭을 이용하여 TDD 신호별 TDD 스위칭 신호를 생성하는 방법에 대해 설명한다.In the following, when the TDD repeater 1 receives TDD signals from a plurality of antennas, a method of generating a TDD switching signal for each TDD signal by using a single reference clock by the TDD switching signal generating apparatus of the present invention will be described. do.

도 3은 한 실시예에 따른 TDD 스위칭 신호 생성 장치의 구성도이고, 도 4는 비동기화된 복수의 TDD 신호들의 서로 다른 심볼 타이밍 오프셋을 설명하기 위한 클럭들의 예시이고, 도 5는 한 실시예에 따라 TDD 스위칭 신호 프레임의 주기를 조정하여 심볼 타이밍 오프셋을 보상하는 방법을 도식적으로 설명하는 도면이다.3 is a configuration diagram of an apparatus for generating a TDD switching signal according to an embodiment, FIG. 4 is an example of clocks for explaining different symbol timing offsets of a plurality of unsynchronized TDD signals, and FIG. 5 is Accordingly, a diagram schematically illustrating a method of compensating for a symbol timing offset by adjusting a period of a TDD switching signal frame.

도 3을 참고하면, TDD 스위칭 신호 생성 장치(100)는 기준 클럭을 이용하여 TDD 신호들(signal1, signal2, signal3)의 TDD 스위칭 신호(switching signal1, switching signal2, switching signal3)를 생성하는 신호처리기(110), 그리고 신호처리기(110)로 기준 클럭을 제공하는 VCO(120)를 포함할 수 있다. 이때, 신호처리기(110)는 병렬 처리를 통해 TDD 신호별로 TDD 스위칭 신호를 생성할 수 있다. 설명에서는 단일 신호처리기(110)가 복수의 TDD 신호들의 TDD 스위칭 신호들을 생성하는 것으로 설명하나, TDD 스위칭 신호 생성 장치(100)는 TDD 신호별 신호처리기(110)를 포함할 수 있고, 이때 신호처리기는 필요에 따라 TDD 스위칭 신호 생성 장치(100)에 추가되거나 TDD 스위칭 신호 생성 장치(100)에서 제거될 수 있는 탈착형으로 제작될 수 있다. 신호처리기(110)는 적어도 하나의 프로세서 및 메모리를 포함하고, 입력 TDD 신호 분석 및 TDD 스위칭 신호 생성에 필요한 소자들이 포함된 회로로 구현될 수 있다.Referring to FIG. 3, the TDD switching signal generating apparatus 100 uses a reference clock to generate a TDD switching signal 1, a switching signal 2, and a switching signal 3 of TDD signals signal1, signal2, and signal3. 110), and a VCO 120 that provides a reference clock to the signal processor 110. In this case, the signal processor 110 may generate a TDD switching signal for each TDD signal through parallel processing. In the description, a single signal processor 110 is described as generating TDD switching signals of a plurality of TDD signals, but the TDD switching signal generating apparatus 100 may include a signal processor 110 for each TDD signal, and at this time, the signal processor May be manufactured as a detachable type that can be added to the TDD switching signal generating apparatus 100 or removed from the TDD switching signal generating apparatus 100 as needed. The signal processor 110 includes at least one processor and a memory, and may be implemented as a circuit including elements necessary for analyzing an input TDD signal and generating a TDD switching signal.

도 4의 (a)를 참고하면, TDD 스위칭 신호 생성 장치(100)로 입력되는 TDD 신호들(signal1, signal2, signal3)은 프레임 시작점(다운링크 구간 시작점), 주기, 프레임을 구성하는 다운링크 구간 시간 및 업링크 구간 시간(TDD 스위칭 타이밍)이 서로 다를 수 있다. Referring to (a) of FIG. 4, the TDD signals (signal1, signal2, signal3) input to the TDD switching signal generating apparatus 100 are a frame starting point (downlink period starting point), a period, and a downlink period constituting the frame. The time and the uplink period time (TDD switching timing) may be different from each other.

또한, 도 4의 (b)를 참고하면, TDD 신호들(signal1, signal2, signal3)의 생성에 사용된 클럭들(clock1, clock2, clock3), 그리고 내부의 VCO(120)에 의해 제공되는 기준 클럭(reference clock)은 서로 동기되어 있지 않다. 즉, TDD 신호들이 동일 무선 규격의 신호라도, 각 TDD 신호의 생성에 사용된 클럭이 동기되지 않을 수 있다. 따라서, 각 TDD 신호와 TDD 스위칭 신호 생성 장치(100)의 기준 클럭의 차이에 의한 심볼 타이밍 오프셋(STO)은 TDD 신호에 따라 다르게 측정된다.In addition, referring to (b) of FIG. 4, the clocks (clock1, clock2, clock3) used to generate the TDD signals (signal1, signal2, signal3), and the reference clock provided by the internal VCO 120 (reference clock) are not synchronized with each other. That is, even if the TDD signals are signals of the same radio standard, the clocks used to generate each TDD signal may not be synchronized. Accordingly, a symbol timing offset (STO) due to a difference between each TDD signal and a reference clock of the TDD switching signal generating apparatus 100 is measured differently according to the TDD signal.

이때, TDD 스위칭 신호 생성 장치(100)는 TDD 신호별로 서로 다른 심볼 타이밍 오프셋(STO)을 VCO 제어하여 보상하는 대신, 신호처리기(110)가 주기적으로 TDD 스위칭 신호 프레임의 주기를 조정하여, 각 TDD 신호의 심볼 타이밍 오프셋(STO)을 보상한다.At this time, the TDD switching signal generating apparatus 100 compensates by controlling a different symbol timing offset (STO) for each TDD signal by controlling the VCO, but the signal processor 110 periodically adjusts the period of the TDD switching signal frame, Compensates for the symbol timing offset (STO) of the signal.

다음에서 신호처리기(110)가 주기적으로 TDD 스위칭 신호 프레임의 주기를 조정하여, 각 TDD 신호의 심볼 타이밍 오프셋(STO)을 보상하면서, 각 TDD 신호의 TDD 스위칭 신호를 생성하는 방법에 대해 설명한다. 이때, 신호처리기(110)는 TDD 신호별로 독립적으로 TDD 스위칭 신호를 생성하므로, 한 TDD 신호의 TDD 스위칭 신호를 생성하는 것으로 설명한다.Next, a description will be given of a method of generating a TDD switching signal of each TDD signal while the signal processor 110 periodically adjusts the period of the TDD switching signal frame to compensate the symbol timing offset (STO) of each TDD signal. At this time, since the signal processor 110 independently generates a TDD switching signal for each TDD signal, it will be described as generating a TDD switching signal of one TDD signal.

신호처리기(110)는 VCO(120)로부터 기준 클럭을 입력받고, 입력 TDD 신호와 같은 프레임 주기로 업링크 구간 및 다운링크 구간이 반복되는 내부 TDD 신호를 생성한다. 신호처리기(110)는, 입력 TDD 신호와 이에 대응하는 내부 TDD 신호의 프레임 시작점 차이(TDD Frame offset)를 분석한다. 또한, 신호처리기(110)는 입력 TDD 신호와 VCO(120)의 클럭 차이(clock offset)인 심볼 타이밍 오프셋(STO)을 측정한다.The signal processor 110 receives a reference clock from the VCO 120 and generates an internal TDD signal in which the uplink period and the downlink period are repeated in the same frame period as the input TDD signal. The signal processor 110 analyzes a TDD frame offset between an input TDD signal and an internal TDD signal corresponding thereto. In addition, the signal processor 110 measures a symbol timing offset (STO) that is a clock offset between the input TDD signal and the VCO 120.

신호처리기(110)는 프레임 시작점 차이를 기초로 내부 TDD 신호의 프레임 시작점을 입력 TDD 신호의 프레임 시작점에 동기시킨 후, 내부 TDD 신호의 다운링크 구간 및 업링크 구간에서 스위칭하는 TDD 스위칭 신호를 생성한다. The signal processor 110 synchronizes the frame start point of the internal TDD signal with the frame start point of the input TDD signal based on the frame start point difference, and then generates a TDD switching signal for switching in the downlink and uplink periods of the internal TDD signal. .

이때, 신호처리기(110)는 TDD 스위칭 신호의 모든 프레임을 동일한 프레임 주기로 생성하는 것이 아니라, 특정 프레임 주기만을 주기적으로 다르게 조정한다. 편의 상, 프레임 주기가 조정되는 프레임을 보상 프레임이라고 부르고, 보상 프레임은 측정한 심볼 타이밍 오프셋(STO)에 따라 다르게 결정될 수 있다. 보상 프레임의 프레임 주기는, TDD 신호의 프레임 주기보다 늘어나거나 줄어들 수 있다.In this case, the signal processor 110 does not generate all frames of the TDD switching signal in the same frame period, but periodically adjusts only a specific frame period differently. For convenience, a frame whose frame period is adjusted is called a compensation frame, and the compensation frame may be determined differently according to the measured symbol timing offset (STO). The frame period of the compensation frame may be longer or shorter than the frame period of the TDD signal.

도 5의 (a)를 참고하면, 주파수가 Fs(MHz)인 클럭으로, T(mS) 주기(프레임 주기)의 TDD 신호가 생성되는 경우, 한 프레임 주기에 해당하는 클럭 수(카운터 주기)(=Fs*T*1000)가 결정되고, 카운터 주기에 해당하는 클럭 수를 카운트해서 한 프레임이 생성된다. 하지만, 실제로 제작된 VCO는 기준 주파수 Fs(MHz)로부터 일정의 주파수 오차가 있다. 따라서, 서로 다른 장치에서 지정된 클럭 수를 카운트하여 생성되는 프레임 주기는 클럭 주파수 오차에 의해 차이가 발생한다. Referring to FIG. 5A, when a TDD signal of a T(mS) period (frame period) is generated with a clock having a frequency of Fs (MHz), the number of clocks corresponding to one frame period (counter period) ( =Fs*T*1000) is determined, and one frame is generated by counting the number of clocks corresponding to the counter period. However, the actually produced VCO has a certain frequency error from the reference frequency Fs (MHz). Accordingly, a frame period generated by counting the number of clocks specified by different devices differs due to a clock frequency error.

TDD 스위칭 신호 생성 장치(100)에서 측정되는 입력 TDD 신호의 심볼 타이밍 오프셋(STO)은 클럭 주파수 오차에 해당하는 “d(ppm)”라고 가정한다. ppm(parts per million)은 오실레이터 오차 단위로서, 1ppm이란 1MHz당 발생하는 주파수 오차(1 frequency error per 1MHz)를 의미한다.It is assumed that the symbol timing offset (STO) of the input TDD signal measured by the TDD switching signal generator 100 is “d (ppm)” corresponding to the clock frequency error. ppm (parts per million) is an oscillator error unit, and 1 ppm means a frequency error per 1 MHz (1 frequency error per 1 MHz).

신호처리기(110)는 입력받은 클럭을 카운트하면서 카운터 주기마다 프레임을 생성한다. 이때, 심볼 타이밍 오프셋(STO) d(ppm)에 의해 1초 동안 발생하는 TDD 스위칭 신호 생성 장치(100)와 입력 TDD 신호의 클럭 수 오차를 계산해 보면 d*Fs이고, 1초 동안 1000/T개의 TDD 프레임이 존재하므로, 생성되는 프레임마다 d*Fs*T/1000의 클럭 수 오차가 존재한다. 따라서, 심볼 타이밍 오프셋(STO) d(ppm)에 의해, TDD 스위칭 신호 생성 장치(100)에서 1000/(d*Fs*T)개(앞으로, N개라고 한다)의 프레임들이 생성되면, 입력 TDD 신호와는 한 클럭 오차가 존재한다. The signal processor 110 generates a frame every counter period while counting the input clock. At this time, if the error in the number of clocks between the TDD switching signal generator 100 and the input TDD signal generated for 1 second due to the symbol timing offset (STO) d (ppm) is calculated, it is d*Fs, and 1000/T for 1 second. Since TDD frames exist, there is an error in the number of clocks of d*Fs*T/1000 for each generated frame. Therefore, when 1000/(d*Fs*T) frames (referred to as N in the future) are generated in the TDD switching signal generating apparatus 100 by the symbol timing offset (STO) d (ppm), the input TDD There is one clock error from the signal.

따라서, 신호처리기(110)는 N개의 프레임들마다 한 클럭 오차만을 보정하면, 생성된 N개 프레임들의 주기가 TDD 신호에 일치하게 된다. 따라서, 신호처리기(110)는 N개의 프레임들 중에서 선택된 특정 프레임(보상 프레임이라고 함)의 카운터 주기를 변경하고, 이를 통해 N개 프레임들에 존재하는 한 클럭 오차를 보상한다. 여기서, N개의 프레임들이, 심볼 타이밍 오프셋(STO)에 의해 입력 TDD 신호의 프레임들과 한 클럭 오차가 발생하는 프레임 단위이다. 보상 프레임은 예를 들면, N개의 프레임들 중 마지막 프레임으로 선택될 수 있다.Accordingly, if the signal processor 110 corrects only one clock error for every N frames, the period of the generated N frames matches the TDD signal. Accordingly, the signal processor 110 changes the counter period of a specific frame (referred to as a compensation frame) selected from among the N frames, and compensates for a clock error that exists in the N frames through this. Here, the N frames are frame units in which one clock error occurs from the frames of the input TDD signal due to the symbol timing offset (STO). The compensation frame may be selected as the last frame among N frames, for example.

도 5의 (b)를 참고하면, 신호처리기(110)는 모든 프레임에 대해 동일한 카운터 주기를 적용해서 TDD 스위칭 신호 프레임을 생성하는 대신, 보상 프레임에 대해서는 기본 카운터 주기(Fs*T*1000)에서 클럭 수를 하나 줄인 보상용 카운터 주기(Fs*T*1000-1)를 설정하고, 보상용 카운터 주기로 클럭 수를 카운트해서 스위칭 신호를 생성한다. 여기서, 신호처리기(110)는 N개의 프레임들 중에서 보상 프레임 위치를 결정하는데, N번째 프레임을 보상 프레임으로 선택할 수 있다. 보상 프레임은 N개의 프레임들마다 주기적으로 선택될 수 있다. 이렇게, N번째 프레임의 카운터 주기를 조정해서 심볼 타이밍 오프셋(STO)을 보상하므로, VCO 제어 없이도, 입력 TDD 신호의 프레임과 동기된 TDD 스위칭 신호가 생성될 수 있다. Referring to (b) of FIG. 5, the signal processor 110 applies the same counter period to all frames to generate a TDD switching signal frame, but instead of generating a TDD switching signal frame, a basic counter period (Fs*T*1000) is used for the compensation frame. A compensation counter period (Fs*T*1000-1) is set in which the number of clocks is reduced by one, and a switching signal is generated by counting the number of clocks in the compensation counter period. Here, the signal processor 110 determines the position of the compensation frame among the N frames, and the N-th frame may be selected as the compensation frame. The compensation frame may be periodically selected every N frames. In this way, since the symbol timing offset (STO) is compensated by adjusting the counter period of the N-th frame, a TDD switching signal synchronized with the frame of the input TDD signal can be generated without VCO control.

예를 들어, 측정된 심볼 타이밍 오프셋(STO)이 1ppm이고, 기준 클럭 주파수가 10MHz이며, TDD 프레임 주기를 10mS라고 하면, 1초당 심볼 타이밍 오프셋(STO)에 의해 발생하는 클럭 수 오차는 10(=10MHz*1ppm)이다. 1초 동안 100개의 TDD 프레임이 생성되므로, 신호처리기(110)는 10 프레임마다 10번째 프레임의 카운터 주기를 (-1)만큼 조정해서 TDD 스위칭 신호를 생성한다. For example, if the measured symbol timing offset (STO) is 1 ppm, the reference clock frequency is 10 MHz, and the TDD frame period is 10 mS, the error in the number of clocks caused by the symbol timing offset (STO) per second is 10 (= 10MHz*1ppm). Since 100 TDD frames are generated for 1 second, the signal processor 110 generates a TDD switching signal by adjusting the counter period of the 10th frame by (-1) every 10 frames.

이와 같이, 신호처리기(110)는 입력 TDD 신호와의 심볼 타이밍 오프셋(STO)을 측정하고, 심볼 타이밍 오프셋(STO)을 기초로 결정된 보상 프레임의 프레임 주기/카운터 주기를 조정하기만 하면 되므로, 동기되지 않은 TDD 신호들이 입력되더라도 입력 TDD 신호별로 서로 다른 심볼 타이밍 오프셋(STO)을 보상할 수 있다. In this way, the signal processor 110 only needs to measure the symbol timing offset (STO) with the input TDD signal and adjust the frame period/counter period of the compensation frame determined based on the symbol timing offset (STO). Even if the TDD signals that are not unchanged are input, different symbol timing offsets (STOs) for each input TDD signal may be compensated.

도 6은 한 실시예에 따른 TDD 스위칭 신호 생성 방법의 흐름도이다.6 is a flowchart of a method of generating a TDD switching signal according to an embodiment.

도 6을 참고하면, TDD 스위칭 신호 생성 장치(100)는 TDD 신호를 입력받는다(S110). TDD 스위칭 신호 생성 장치(100)는 복수의 TDD 신호들을 입력받을 수 있는데, 각 TDD 신호에 대해 다음과 같이 병렬적으로 TDD 스위칭 신호를 생성할 수 있다.Referring to FIG. 6, the TDD switching signal generating apparatus 100 receives a TDD signal (S110). The TDD switching signal generating apparatus 100 may receive a plurality of TDD signals, and may generate a TDD switching signal in parallel for each TDD signal as follows.

TDD 스위칭 신호 생성 장치(100)는 입력 TDD 신호를 분석하여 프레임 시작점을 찾고, 입력 TDD 신호와 기준 클럭의 클럭 주파수 차이에 해당하는 심볼 타이밍 오프셋(STO)을 측정한다(S120).The TDD switching signal generation apparatus 100 analyzes the input TDD signal to find a frame start point, and measures a symbol timing offset (STO) corresponding to a clock frequency difference between the input TDD signal and a reference clock (S120).

TDD 스위칭 신호 생성 장치(100)는 입력 TDD 신호의 TDD 스위칭 신호를 생성할 때, 입력 TDD 신호와의 심볼 타이밍 오프셋(STO)을 보상하기 위해 프레임 주기가 조정되어야 하는 보상 프레임을 결정한다(S130). 즉, TDD 스위칭 신호 생성 장치(100)는 입력 TDD 신호와 동일한 프레임 주기로 생성되는 TDD 스위칭 신호 프레임들 중에서, 심볼 타이밍 오프셋(STO)을 보상하기 위해 프레임 주기가 조정되어야 하는 보상 프레임을 결정한다. 보상 프레임은 심볼 타이밍 오프셋(STO), 기준 클럭 주파수(Fs), 프레임 주기(T)를 이용하여 결정될 수 있다.When generating the TDD switching signal of the input TDD signal, the TDD switching signal generating apparatus 100 determines a compensation frame in which a frame period should be adjusted to compensate for a symbol timing offset (STO) with the input TDD signal (S130). . That is, the TDD switching signal generating apparatus 100 determines a compensation frame to which the frame period is adjusted to compensate for the symbol timing offset (STO) from among TDD switching signal frames generated with the same frame period as the input TDD signal. The compensation frame may be determined using a symbol timing offset (STO), a reference clock frequency (Fs), and a frame period (T).

TDD 스위칭 신호 생성 장치(100)는 TDD 신호의 프레임 주기에 해당하는 기준 카운터 주기와 보상 프레임의 조정된 프레임 주기에 해당하는 보상용 카운터 주기를 설정하고, 프레임 시작점부터 순차적으로 생성되는 프레임의 카운터 주기에 따라 해당 프레임의 스위칭 신호를 생성한다(S140).The TDD switching signal generation apparatus 100 sets a reference counter period corresponding to the frame period of the TDD signal and a compensation counter period corresponding to the adjusted frame period of the compensation frame, and the counter period of frames sequentially generated from the frame start point. In response, a switching signal of a corresponding frame is generated (S140).

TDD 스위칭 신호 생성 장치(100)는 생성된 TDD 스위칭 신호를 출력한다(S150).The TDD switching signal generating apparatus 100 outputs the generated TDD switching signal (S150).

도 7은 한 실시예에 따른 TDD 스위칭 신호 생성 장치의 하드웨어 구성도이다.7 is a hardware configuration diagram of an apparatus for generating a TDD switching signal according to an embodiment.

도 7을 참고하면, TDD 스위칭 신호 생성 장치(100a)는 (a)와 같이 FPGA(field programmable gate array) 칩과 별도의 하드웨어 프로세서로 구현될 수 있다. FPGA 칩으로 N:1 Mux 및 TDD 스위칭 신호 생성 로직을 구현하고, 하드웨어 프로세서로 신호 분석 처리를 할 수 있다. 여기서, 프로세서는 각 입력신호에 대해 순차적이고 반복적으로 신호 분석 처리한다. Referring to FIG. 7, the TDD switching signal generating apparatus 100a may be implemented with a field programmable gate array (FPGA) chip and a separate hardware processor as shown in (a). The FPGA chip implements the N:1 Mux and TDD switching signal generation logic, and the hardware processor can perform signal analysis processing. Here, the processor sequentially and repeatedly performs signal analysis and processing for each input signal.

또는 TDD 스위칭 신호 생성 장치(100b)는 (b)와 같이 FPGA 칩에서 제공하는 소프트-코어 프로세서(soft-core processor)를 이용하여 하드웨어 프로세서를 대신할 수 있다. 이와 같이, TDD 스위칭 신호 생성 장치(100)는 주기적으로 TDD 스위칭 신호 프레임의 주기를 조정하는 Digital Logic으로 심볼 타이밍 오프셋(STO)을 보상하므로, 다수의 TDD 신호들이 입력되더라도, 내부 클럭과의 심볼 타이밍 오프셋(STO)이 보상된 TDD 스위칭 신호를 동시에 생성할 수 있다. TDD 스위칭 신호 생성 장치(100)는 새로운 TDD 신호를 수용할 수 있어서, 장치 활용성을 높일 수 있다. TDD 중계기가 동기되지 않은 복수의 TDD 신호들을 입력받더라도, 단일한 클럭을 가지는 TDD 스위칭 신호 생성 장치(100)를 이용하여 TDD 스위칭 신호들을 동시에 생성할 수 있으므로, 장치 가격을 낮출 수 있고, 장치 크기를 줄일 수 있다.Alternatively, the TDD switching signal generating apparatus 100b may replace a hardware processor using a soft-core processor provided by an FPGA chip as shown in (b). As described above, since the TDD switching signal generating apparatus 100 compensates the symbol timing offset (STO) with digital logic that periodically adjusts the period of the TDD switching signal frame, even if a plurality of TDD signals are input, the symbol timing with the internal clock It is possible to simultaneously generate a TDD switching signal in which the offset (STO) is compensated. The apparatus 100 for generating a TDD switching signal can accommodate a new TDD signal, thereby improving device utilization. Even if the TDD repeater receives a plurality of unsynchronized TDD signals, it is possible to simultaneously generate TDD switching signals using the TDD switching signal generating device 100 having a single clock, thereby reducing the device cost and reducing the device size. Can be reduced.

이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있다.The embodiments of the present invention described above are not implemented only through an apparatus and a method, but may be implemented through a program that realizes a function corresponding to the configuration of the embodiment of the present invention or a recording medium in which the program is recorded.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements by those skilled in the art using the basic concept of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

Claims (15)

TDD 스위칭 신호 생성 장치의 동작 방법으로서,
입력 TDD 신호를 분석하여 프레임 시작점을 찾고, 기준 클럭과 상기 TDD 신호의 심볼 타이밍 오프셋을 측정하는 단계,
상기 입력 TDD 신호의 프레임 주기를 가지고 순차적으로 생성되는 스위칭 신호 프레임들 중에서, 상기 심볼 타이밍 오프셋을 보상하기 위해 프레임 주기가 조정되어야 하는 보상 프레임을 결정하는 단계,
기준 카운터 주기와 다른 클럭 수로 조정된 보상용 카운터 주기를 상기 보상 프레임에 설정하고, 상기 보상 프레임 이외의 프레임들에 상기 기준 카운터 주기를 설정하는 단계, 그리고
상기 프레임 시작점부터, 상기 스위칭 신호 프레임들에 설정된 카운터 주기에 따라 상기 기준 클럭을 카운트하여 스위칭 신호를 생성하는 단계를 포함하고,
상기 기준 카운터 주기는 상기 입력 TDD 신호의 프레임 주기에 해당하는 클럭 수인, 동작 방법.A method of operating a TDD switching signal generating apparatus, comprising:
Analyzing an input TDD signal to find a frame start point, and measuring a reference clock and a symbol timing offset of the TDD signal,
Determining a compensation frame whose frame period is to be adjusted to compensate for the symbol timing offset from among switching signal frames sequentially generated with the frame period of the input TDD signal,
Setting a compensation counter period adjusted to a clock number different from the reference counter period in the compensation frame, and setting the reference counter period in frames other than the compensation frame, and
From the start of the frame, counting the reference clock according to a counter period set in the switching signal frames to generate a switching signal,
The reference counter period is the number of clocks corresponding to the frame period of the input TDD signal. 제1항에서,
상기 보상 프레임을 결정하는 단계는
상기 심볼 타이밍 오프셋, 상기 기준 클럭의 주파수, 그리고 상기 입력 TDD 신호의 프레임 주기를 이용하여 상기 보상 프레임을 결정하는, 동작 방법.In claim 1,
The step of determining the compensation frame
Determining the compensation frame using the symbol timing offset, the frequency of the reference clock, and a frame period of the input TDD signal. 제2항에서,
상기 보상 프레임을 결정하는 단계는
상기 기준 카운터 주기에 해당하는 클럭 수를 카운트하여 상기 스위칭 신호 프레임들을 생성하는 경우, 상기 심볼 타이밍 오프셋에 의해, 상기 입력 TDD 신호의 프레임들과 상기 스위칭 신호 프레임들 사이에 존재하는 클럭 오차가 한 클럭이 되는 프레임 단위를 계산하고, 상기 프레임 단위 중 특정 프레임을 상기 보상 프레임으로 결정하는, 동작 방법.In paragraph 2,
The step of determining the compensation frame
When the switching signal frames are generated by counting the number of clocks corresponding to the reference counter period, a clock error existing between the frames of the input TDD signal and the switching signal frames is one clock due to the symbol timing offset. And calculating a unit of frames to be, and determining a specific frame among the frame units as the compensation frame. 제3항에서,
상기 보상 프레임을 결정하는 단계는
상기 프레임 단위 중 마지막 프레임을 상기 보상 프레임으로 결정하는, 동작 방법.In paragraph 3,
The step of determining the compensation frame
Determining a last frame among the frame units as the compensation frame. 제3항에서,
상기 보상 프레임을 결정하는 단계는
연속적으로 생성되는 상기 프레임 단위마다 상기 보상 프레임을 결정하는, 동작 방법.In paragraph 3,
The step of determining the compensation frame
Determining the compensation frame for each continuously generated frame unit. TDD 스위칭 신호 생성 장치의 동작 방법으로서,
복수의 TDD 신호들을 입력받는 단계,
입력받은 TDD 신호별로 기준 클럭과의 심볼 타이밍 오프셋을 측정하는 단계,
입력받은 TDD 신호별로 프레임 주기를 조정하여 해당 심볼 타이밍 오프셋을 보상하는 보상 프레임 위치를 결정하는 단계, 그리고
각 TDD 신호의 프레임 주기로 해당 TDD 신호의 스위칭 신호 프레임들을 순차적으로 생성하다가, 상기 보상 프레임 위치가 되면 해당 TDD 신호의 심볼 타이밍 오프셋에 의해 조정된 프레임 주기로 해당 스위칭 신호 프레임을 생성하는 동작을 반복하는 단계
를 포함하는, 동작 방법.A method of operating a TDD switching signal generating apparatus, comprising:
Receiving a plurality of TDD signals,
Measuring a symbol timing offset from a reference clock for each input TDD signal,
Determining a compensation frame position for compensating the corresponding symbol timing offset by adjusting the frame period for each received TDD signal, and
Repeating the operation of sequentially generating switching signal frames of the corresponding TDD signal with a frame period of each TDD signal, and generating the corresponding switching signal frame with a frame period adjusted by the symbol timing offset of the corresponding TDD signal when the compensation frame position is reached
Containing, operating method. 제6항에서,
상기 보상 프레임 위치는 각 TDD 신호의 심볼 타이밍 오프셋 및 각 TDD 신호의 프레임 주기에 따라 다르게 결정되는, 동작 방법.In paragraph 6,
The compensation frame position is determined differently according to a symbol timing offset of each TDD signal and a frame period of each TDD signal. 제6항에서,
상기 보상 프레임 위치를 결정하는 단계는
각 TDD 신호의 프레임 주기를 상기 기준 클럭으로 카운트하여 스위칭 신호 프레임들을 생성하는 경우, 해당 TDD 신호의 심볼 타이밍 오프셋에 의해, 해당 TDD 신호의 프레임들과의 클럭 오차가 한 클럭이 되는 프레임 단위를 계산하고, 상기 프레임 단위 중 특정 프레임의 위치를 해당 TDD 신호의 보상 프레임 위치로 결정하는, 동작 방법.In paragraph 6,
Determining the position of the compensation frame
In the case of generating switching signal frames by counting the frame period of each TDD signal with the reference clock, the frame unit in which the clock error with the frames of the corresponding TDD signal becomes one clock by the symbol timing offset of the corresponding TDD signal is calculated. And determining a location of a specific frame among the frame units as a compensation frame location of a corresponding TDD signal. 제8항에서,
상기 조정된 프레임 주기는 해당 TDD 신호의 프레임 주기보다 한 클럭 많거나 한 클럭 적은 값을 가지는, 동작 방법.In clause 8,
The adjusted frame period has a value that is one clock more or one clock less than the frame period of the corresponding TDD signal. 제8항에서,
상기 특정 프레임은 상기 프레임 단위 중 마지막 프레임인, 동작 방법.In clause 8,
The specific frame is the last frame among the frame units. 제6항에서,
상기 보상 프레임 위치는, 생성되는 스위칭 신호 프레임들 중에서 주기적으로 결정되는, 동작 방법.In paragraph 6,
The position of the compensation frame is periodically determined among generated switching signal frames. TDD 스위칭 신호 생성 장치로서,
기준 클럭을 생성하는 전압 제어 발진기 그리고
복수의 TDD 신호들을 입력받고, TDD 신호별로 상기 기준 클럭을 이용하여 해당 TDD 신호의 TDD 스위칭 신호를 생성하는 신호처리기를 포함하고,
상기 신호처리기는
각 TDD 신호를 분석하여 상기 기준 클럭과 해당 TDD 신호의 심볼 타이밍 오프셋을 측정하고, 상기 심볼 타이밍 오프셋에 의해 발생하는 프레임당 클럭 수 오차를 계산하며, 상기 프레임당 클럭 수 오차를 보상하기 위해 특정 프레임을 선택하고, 상기 특정 프레임의 주기를 해당 TDD 신호의 프레임 주기와 다르게 조정하면서 상기 TDD 스위칭 신호를 생성하는, TDD 스위칭 신호 생성 장치.A device for generating a TDD switching signal, comprising:
A voltage controlled oscillator that generates a reference clock and
A signal processor for receiving a plurality of TDD signals and generating a TDD switching signal of a corresponding TDD signal by using the reference clock for each TDD signal,
The signal processor is
By analyzing each TDD signal, measuring the reference clock and the symbol timing offset of the corresponding TDD signal, calculating an error in the number of clocks per frame caused by the symbol timing offset, and a specific frame to compensate for the error in the number of clocks per frame And generating the TDD switching signal while adjusting the period of the specific frame to be different from the frame period of the corresponding TDD signal. 제12항에서,
상기 프레임당 클럭 수 오차는
각 TDD 신호의 심볼 타이밍 오프셋, 상기 기준 클럭의 주파수, 그리고 해당 TDD 신호의 프레임 주기를 이용하여 계산되는, TDD 스위칭 신호 생성 장치.In claim 12,
The error of the number of clocks per frame is
The apparatus for generating a TDD switching signal is calculated using a symbol timing offset of each TDD signal, a frequency of the reference clock, and a frame period of the corresponding TDD signal. 제12항에서,
상기 신호처리기는
상기 프레임당 클럭 수 오차로부터, 입력 TDD 신호와 한 클럭 오차가 발생하는 프레임 단위를 계산하고, 상기 프레임 단위마다 해당 프레임 단위의 마지막 프레임을 상기 특정 프레임으로 선택한 후, 상기 특정 프레임의 주기를 조정하는, TDD 스위칭 신호 생성 장치.In claim 12,
The signal processor is
From the error in the number of clocks per frame, the input TDD signal and the frame unit in which one clock error occurs is calculated, the last frame of the frame unit is selected as the specific frame for each frame unit, and then the period of the specific frame is adjusted. , TDD switching signal generator. 제12항에서,
상기 특정 프레임의 주기는 해당 TDD 신호의 프레임 주기보다 한 클럭 많거나 한 클럭 적은 값을 가지는, TDD 스위칭 신호 생성 장치.In claim 12,
The TDD switching signal generation apparatus, wherein the specific frame period has a value that is one clock more or one clock less than the frame period of a corresponding TDD signal.
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