KR20210044489A - Semiconductor package - Google Patents

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KR20210044489A KR1020190127711A KR20190127711A KR20210044489A KR 20210044489 A KR20210044489 A KR 20210044489A KR 1020190127711 A KR1020190127711 A KR 1020190127711A KR 20190127711 A KR20190127711 A KR 20190127711A KR 20210044489 A KR20210044489 A KR 20210044489A
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Abstract

According to an embodiment of the present invention, provided is a semiconductor package capable of miniaturization of connection terminals. The semiconductor package comprises: a substrate; a semiconductor chip disposed on the substrate; a plurality of intermediate interposers disposed around the semiconductor chip, disposed to be spaced apart from each other on the same plane on the substrate, and electrically connected to the substrate; and an upper interposer covering the semiconductor chip and electrically connected to the plurality of intermediate interposers.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}Semiconductor package {SEMICONDUCTOR PACKAGE}

본 발명은 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor package.

전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 현재 반도체 실장 기술은 하나의 반도체 기판에 여러 반도체 칩들을 적층하여 실장하거나 패키지 위에 패키지를 적층하는 방법이 대두되고 있다.With the development of the electronic industry, demands for high functionality, high speed and miniaturization of electronic components are increasing. In response to this trend, in the current semiconductor mounting technology, a method of stacking and mounting several semiconductor chips on a single semiconductor substrate or stacking a package on a package is emerging.

특히, 하부 패키지(bottom package) 위에 상부 패키지(top package)를 실장하여 패키지 온 패키지(POP; Package-on-Package) 형태의 반도체 패키지를 제조하는 경우나, 하부 패키지의 인쇄회로기판(PCB; Printed Circuit Board)과 상부 패키지의 인쇄회로기판을 연결한 경우에, 인터포저(interposer)가 사용되고 있다.In particular, in the case of manufacturing a semiconductor package in the form of a package-on-package (POP) by mounting a top package on the bottom package, or a printed circuit board (PCB) of the lower package. Circuit Board) and the printed circuit board of the upper package are connected, an interposer is used.

본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 발열 특성이 향상되고, 접속 단자의 미세화가 가능한 반도체 패키지를 제공하는 것이다.One of the technical problems to be achieved by the technical idea of the present invention is to provide a semiconductor package capable of improving heat generation characteristics and miniaturization of connection terminals.

본 발명의 일 실시예는, 기판; 상기 기판 상에 배치된 반도체 칩; 상기 반도체 칩의 둘레에 배치되며, 상기 기판 상의 동일 평면 상에 서로 이격하여 배치되고, 상기 기판과 전기적으로 접속되는 복수의 중간 인터포저; 및 상기 반도체 칩을 덮으며, 상기 복수의 중간 인터포저와 전기적으로 접속되는 상부 인터포저;를 포함하는 반도체 패키지를 제공한다.An embodiment of the present invention, a substrate; A semiconductor chip disposed on the substrate; A plurality of intermediate interposers disposed around the semiconductor chip, spaced apart from each other on the same plane on the substrate, and electrically connected to the substrate; And an upper interposer covering the semiconductor chip and electrically connected to the plurality of intermediate interposers.

본 발명의 기술적 사상에 따른 반도체 패키지는, 발열 특성이 향상되고, 접속 단자의 미세화가 가능하다.In the semiconductor package according to the technical idea of the present invention, heat generation characteristics are improved, and connection terminals can be miniaturized.

본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.Various and beneficial advantages and effects of the present invention are not limited to the above description, and will be more easily understood in the course of describing specific embodiments of the present invention.

도 1은 본 발명의 일 실시예에 의한 반도체 패키지의 단면도이다.
도 2는 본 발명의 일 실시예에 의한 제1 반도체 패키지의 사시도이다.
도 3은 도 2의 제1 반도체 패키지의 상부 인터포저 및 봉지재를 제거하고 I방향에서 바라본 평면도이다.
도 4 내지 도 6은 도 3의 다양한 변형예이다.1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.
2 is a perspective view of a first semiconductor package according to an embodiment of the present invention.
3 is a plan view viewed from the direction I after removing the upper interposer and the encapsulant of the first semiconductor package of FIG. 2.
4 to 6 are various modifications of FIG. 3.

이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 다음과 같이 설명한다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.

도 1을 참조하여, 본 발명의 일 실시예에 의한 반도체 패키지에 대해 설명한다. 도 1은 본 발명의 일 실시예에 의한 반도체 패키지의 단면도이고, 도 2는 본 발명의 일 실시예에 의한 제1 반도체 패키지의 사시도이며, 도 3은 도 2의 제1 반도체 패키지의 상부 인터포저 및 봉지재를 제거하고 I방향에서 바라본 평면도이다.A semiconductor package according to an embodiment of the present invention will be described with reference to FIG. 1. 1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention, FIG. 2 is a perspective view of a first semiconductor package according to an embodiment of the present invention, and FIG. 3 is an upper interposer of the first semiconductor package of FIG. And a plan view viewed from the direction I after removing the encapsulant.

도 1을 참조하면, 반도체 패키지(1)는 제1 반도체 패키지(1-1) 위에 제2 반도체 패키지(2)를 실장한 패키지 온 패키지(POP; Package-on-Package) 형태의 반도체 패키지일 수 있다. 제1 반도체 패키지(10-1)는 인터포저(interposer)를 포함하는 하부 패키지(bottom package)일 수 있고, 제2 반도체 패키지(20)는 상부 패키지(top package)일 수 있다. 그리고, 제1 반도체 패키지(10-1)와 제2 반도체 패키지(20)는 제4 외부 접속 단자(190)에 의해 전기적으로 연결될 수 있다.Referring to FIG. 1, the semiconductor package 1 may be a package-on-package (POP) type semiconductor package in which a second semiconductor package 2 is mounted on a first semiconductor package 1-1. have. The first semiconductor package 10-1 may be a bottom package including an interposer, and the second semiconductor package 20 may be a top package. In addition, the first semiconductor package 10-1 and the second semiconductor package 20 may be electrically connected by a fourth external connection terminal 190.

제1 반도체 패키지(10-1)는 제1 기판(110), 제1 반도체 칩(140), 제1 및 제2 중간 인터포저(120-1, 120-2), 상부 인터포저(130)를 포함할 수 있다. The first semiconductor package 10-1 includes a first substrate 110, a first semiconductor chip 140, first and second intermediate interposers 120-1 and 120-2, and an upper interposer 130. Can include.

제1 기판(110)은 단층 또는 다층의 인쇄회로기판(printed circuit board)일 수 있으며, 상부에서 보았을 때, 사각형의 형상을 가질 수 있다. 도 3에 도시된 바와 같이, 제1 기판(110)의 각 측면은 제1 측면(1S), 제2 측면(2S), 제3 측면(3S) 및 제4 측면(4S)으로 정의될 수 있으며, 제1 측면(1S) 및 제2 측면(2S)은 서로 대향되며, 제3 측면(3S) 및 제4 측면(4S)은 서로 대향되며 제1 측면(1S) 및 제2 측면(2S)과는 이웃하도록 배치될 수 있다. The first substrate 110 may be a single-layer or multi-layer printed circuit board, and may have a rectangular shape when viewed from the top. As shown in FIG. 3, each side of the first substrate 110 may be defined as a first side (1S), a second side (2S), a third side (3S), and a fourth side (4S). , The first side (1S) and the second side (2S) are opposed to each other, the third side (3S) and the fourth side (4S) are opposed to each other, and the first side (1S) and the second side (2S) and Can be arranged to be adjacent.

제1 기판(110)의 상면에는 제1 반도체 칩(140) 및 제1 및 제2 중간 인터포저(120-1, 120-2)와 접속되는 제3 패드(112-1) 및 제4 패드(112-2)가 배치될 수 있다. 제3 패드(112-1)는 제1 기판(110)의 둘레 영역에 배치될 수 있으며, 제4 패드(112-2)는 제1 기판(110)의 중앙 영역에 배치될 수 있다. 제3 패드(112-1) 및 제4 패드(112-2)에는 각각 제2 외부 접속 단자(170)가 배치될 수 있다. 도 3을 참조하면, 실시예에 따라서는, 제1 기판(110)의 상면에는 제6 패드(123)가 제3 및 제4 패드(112-1, 112-2)와 중첩되지 않는 영역(A1, A2)에 배치될 수 있다. 제6 패드(123)의 크기(D2)는 제3 패드(112-1)의 크기보다 클 수 있다.A third pad 112-1 and a fourth pad connected to the first semiconductor chip 140 and the first and second intermediate interposers 120-1 and 120-2 are provided on the upper surface of the first substrate 110. 112-2) can be deployed. The third pad 112-1 may be disposed in the circumferential region of the first substrate 110, and the fourth pad 112-2 may be disposed in the central region of the first substrate 110. Second external connection terminals 170 may be disposed on the third pad 112-1 and the fourth pad 112-2, respectively. Referring to FIG. 3, according to an exemplary embodiment, a region A1 in which the sixth pad 123 does not overlap the third and fourth pads 112-1 and 112-2 on the upper surface of the first substrate 110. , Can be placed in A2). The size D2 of the sixth pad 123 may be larger than the size of the third pad 112-1.

제1 기판(110)의 하면에는 제5 패드(111)가 배치될 수 있다. 제5 패드(111)에는 제1 외부 접속 단자(160)가 배치될 수 있다. 제1 외부 접속 단자(160)는 전도성 볼 또는 솔더 볼(solder ball)일 수 있으나, 이에 한정되지 않는다.A fifth pad 111 may be disposed on the lower surface of the first substrate 110. A first external connection terminal 160 may be disposed on the fifth pad 111. The first external connection terminal 160 may be a conductive ball or a solder ball, but is not limited thereto.

제1 기판(110)의 상면에는 제1 반도체 칩(140)이 배치될 수 있다. 도 3을 참조하면, 제1 반도체 칩(140)은 제1 기판(110)의 중앙 영역에 배치될 수 있다. 제1 반도체 칩(140)은 실리콘, SOI(Silicon On Insulator), 실리콘 게르마늄 등을 이용하여 제조될 수 있으나, 이에 한정되지 않는다. 그리고, 제1 반도체 칩(140) 내에는, 예컨대, 다층의 배선, 다수의 트랜지스터, 및 다수의 수동 소자 등이 집적되어 있을 수 있다. 제1 반도체 칩(140)은 제2 외부 접속 단자(170)를 통해, 제1 기판(110)과 전기적으로 연결될 수 있다. 제2 외부 접속 단자(170)는 전도성 볼 또는 솔더 볼(solder ball)일 수 있으나, 이에 한정되지 않는다.A first semiconductor chip 140 may be disposed on the upper surface of the first substrate 110. Referring to FIG. 3, the first semiconductor chip 140 may be disposed in a central region of the first substrate 110. The first semiconductor chip 140 may be manufactured using silicon, silicon on insulator (SOI), silicon germanium, or the like, but is not limited thereto. In addition, in the first semiconductor chip 140, for example, multi-layered wiring, a plurality of transistors, and a plurality of passive elements may be integrated. The first semiconductor chip 140 may be electrically connected to the first substrate 110 through the second external connection terminal 170. The second external connection terminal 170 may be a conductive ball or a solder ball, but is not limited thereto.

도 1에 도시된 제1 반도체 칩(140)은 제2 외부 접속 단자(170)를 통해, 제1 기판(110)에 플립 칩(flip-chip) 본딩된 것으로 도시되었지만, 이에 제한되지 않고, 제1 반도체 칩(140)은 제1 기판(110)에 와이어 본딩(wire bonding)될 수도 있다. 또한, 도 1에는 한 개의 제1 반도체 칩(140)이 배치된 것으로 도시되었지만, 복수개가 배치될 수도 있다.The first semiconductor chip 140 shown in FIG. 1 is shown to be flip-chip bonded to the first substrate 110 through the second external connection terminal 170, but is not limited thereto. 1 The semiconductor chip 140 may be wire bonded to the first substrate 110. In addition, although FIG. 1 shows that one first semiconductor chip 140 is disposed, a plurality of first semiconductor chips 140 may be disposed.

도 1 및 도 3을 참조하면, 제1 반도체 칩(140)의 둘레에는 제1 및 제2 중간 인터포저(120-1, 120-2)가 제1 반도체 칩(140)을 중심으로 서로 마주보도록 배치될 수 있다. 일 실시예의 경우, 2개의 중간 인터포저가 배치된 경우를 예로 들어 설명하였으나, 3개 또는 4개의 중간 인터포저가 제1 반도체 칩(140)의 둘레에 배치될 수도 있다. 제1 및 제2 중간 인터포저(120-1, 120-2)는 서로 이격되어 배치될 수 있으며, 제1 반도체 칩(140)과도 이격되어 배치될 수 있다. 또한, 도 3에 도시된 바와 같이, 제1 및 제2 중간 인터포저(120-1, 120-2)의 길이(L2)는 제1 기판(110)의 길이(L1)보다 작을 수 있으나, 이에 한정하는 것은 아니다. 실시예에 따라서는, 도 4에 도시된 바와 같이, 제1 반도체 패키지(10-2)의 제1 및 제2 중간 인터포저(1120-1, 1120-2)는 각각 제1 기판(110)의 3개의 측면들과 공면을 이루도록, 제1 기판(110)과 동일한 길이(L3)로 배치될 수 있다. 따라서, 제1 및 제2 중간 인터포저(1120-1, 1120-2)는 제1 기판(110)과 동일한 길이(L3)를 가질 수도 있다. 도 2에 도시된 바와 같이, 제1 및 제2 중간 인터포저(120-1, 120-2)는 일 측면이 제1 기판(110)의 어느 하나의 측면과 공면(coplanar)을 이루어 제1 반도체 패키지(10-1)의 측면에 노출될 수 있다. 1 and 3, the first and second intermediate interposers 120-1 and 120-2 face each other around the first semiconductor chip 140. Can be placed. In the case of an exemplary embodiment, a case in which two intermediate interposers are disposed has been described as an example, but three or four intermediate interposers may be disposed around the first semiconductor chip 140. The first and second intermediate interposers 120-1 and 120-2 may be disposed to be spaced apart from each other, and may be disposed to be spaced apart from the first semiconductor chip 140. In addition, as shown in FIG. 3, the length L2 of the first and second intermediate interposers 120-1 and 120-2 may be smaller than the length L1 of the first substrate 110. It is not limiting. Depending on the embodiment, as shown in FIG. 4, the first and second intermediate interposers 1120-1 and 1120-2 of the first semiconductor package 10-2 are each of the first substrate 110. It may be disposed to have the same length L3 as the first substrate 110 so as to form coplanarity with the three side surfaces. Accordingly, the first and second intermediate interposers 1120-1 and 1120-2 may have the same length L3 as the first substrate 110. As shown in FIG. 2, the first and second intermediate interposers 120-1 and 120-2 form a first semiconductor in which one side is coplanar with any one side of the first substrate 110. It may be exposed on the side of the package 10-1.

또한, 실시예에 따라서는, 도 5에 도시된 바와 같이, 제1 반도체 패키지(10-3)에 제1 내지 제4 중간 인터포저(120-1 ~ 120-4)가 배치되어, 제1 기판(110)의 각각의 측면에 하나의 중간 인터포저가 배치될 수도 있다. 이 경우, 제3 및 제4 중간 인터포저(120-3, 120-4)의 패드(124)는 제1 및 제2 중간 인터포저(120-1, 120-2)의 크기(D3)는 제2 패드(122)보다 크기(D1) 보다 클 수 있다. 또한, 실시예에 따라서는, 도 6에 도시된 바와 같이, 제1 반도체 패키지(10-4)의 제1 및 제2 인터포저(2120-1, 2120-2)는 제1 기판(110)의 측면을 따라 돌출된 부분(A3)을 갖는 'ㄷ' 형태를 가질 수도 있다.In addition, according to the embodiment, as shown in FIG. 5, the first to fourth intermediate interposers 120-1 to 120-4 are disposed in the first semiconductor package 10-3, so that the first substrate One intermediate interposer may be disposed on each side of (110). In this case, the pads 124 of the third and fourth intermediate interposers 120-3 and 120-4 have a size D3 of the first and second intermediate interposers 120-1 and 120-2. 2 It may be larger than the size D1 than the pad 122. In addition, according to an embodiment, as shown in FIG. 6, the first and second interposers 212-1 and 2120-2 of the first semiconductor package 10-4 are It may have a'c' shape having a protruding portion A3 along the side.

제1 및 제2 중간 인터포저(120-1, 120-2)의 하면과 상면에는 각각 복수의 제1 패드(121)와 복수의 제2 패드(122)가 배치될 수 있다. 제1 및 제2 중간 인터포저(120-1, 120-2)의 내부에는 제1 패드(121)와 제2 패드(122)를 연결하는 비아 및 전기 배선이 배치될 수 있다. 일 실시예의 경우, 제1 패드(121)는 제2 패드(122)보다 작은 크기를 가질 수 있다. 제1 패드(121)는 제1 기판(110)의 제3 패드(112-1)에 대응되는 위치에 동일한 크기로 배치될 수 있다. 제2 패드(122)는 상부 인터포저(130)의 제7 패드(131)와 대응되는 위치에 동일한 크기로 배치될 수 있다. 따라서, 제1 및 제2 중간 인터포저(120-1, 120-2)는 제1 기판(110)과 상부 인터포저(130)의 사이에서 연결되는 패드의 개수를 증감시키거나 패드의 크기를 증감시키는 데에 사용될 수 있다. 또한, 패드의 개수를 증가시켜 미세화할 경우, 제1 반도체 칩(140)의 두께 감소가 동반되어야 하나, 제1 반도체 칩(140)의 두께가 감소하면 방열 특성이 저하되는 문제점이 발생할 수 있다. 제1 및 제2 중간 인터포저(120-1, 120-2)는 이와 같이, 패드의 개수를 증가시켜 미세화할 경우에 제1 기판(110)과 상부 인터포저(130)의 사이에 배치되어, 제1 반도체 칩(140)의 두께를 확보할 수 있으므로, 방열 특성이 확보되는 효과가 있다.A plurality of first pads 121 and a plurality of second pads 122 may be disposed on lower and upper surfaces of the first and second intermediate interposers 120-1 and 120-2, respectively. Vias and electrical wiring connecting the first pad 121 and the second pad 122 may be disposed inside the first and second intermediate interposers 120-1 and 120-2. In one embodiment, the first pad 121 may have a size smaller than that of the second pad 122. The first pad 121 may be disposed in the same size at a position corresponding to the third pad 112-1 of the first substrate 110. The second pad 122 may be disposed in the same size at a position corresponding to the seventh pad 131 of the upper interposer 130. Accordingly, the first and second intermediate interposers 120-1 and 120-2 increase or decrease the number of pads connected between the first substrate 110 and the upper interposer 130 or increase or decrease the size of the pads. Can be used to make. In addition, when the number of pads is increased and refined, a decrease in the thickness of the first semiconductor chip 140 must be accompanied, but when the thickness of the first semiconductor chip 140 decreases, a problem in that heat dissipation characteristics may be deteriorated. The first and second intermediate interposers 120-1 and 120-2 are disposed between the first substrate 110 and the upper interposer 130 when the number of pads is increased and refined as described above, Since the thickness of the first semiconductor chip 140 can be secured, heat dissipation characteristics can be secured.

제1 반도체 패키지(10-1)가 반도체 패키지(1)에 장착되어 사용되면, 열이 발생되며, 발생된 열로 인해 팽창 또는 수축이 발생하므로, 열응력(thermal stress)이 발생할 수 있다. 일 실시예는 중간 인터포저가 복수개로 이루어지므로, 각각의 제1 및 제2 중간 인터포저(120-1, 120-2)의 길이 또는 면적은 제1 반도체 칩(140)의 둘레에 하나의 중간 인터포저를 배치하는 경우에 비해 작아지게 된다. 따라서, 제1 반도체 패키지(10-1)에 열이 발생할 경우에, 각각의 제1 및 제2 중간 인터포저(120-1, 120-2)가 팽창 또는 수축하는 정도는 하나의 중간 인터포저를 배치한 경우에 비해 감소될 수 있다. 따라서, 제1 반도체 패키지(10-1)의 열응력이 감소할 수 있으며, 제1 반도체 패키지(10-1)가 장착된 반도체 패키지(1)의 전체 열응력이 감소될 수 있다. 따라서, 반도체 패키지(1)의 신뢰성을 확보할 수 있다.When the first semiconductor package 10-1 is mounted on the semiconductor package 1 and used, heat is generated, and since expansion or contraction occurs due to the generated heat, thermal stress may occur. In one embodiment, since a plurality of intermediate interposers are formed, the length or area of each of the first and second intermediate interposers 120-1 and 120-2 is one intermediate circumference of the first semiconductor chip 140. It becomes smaller compared to the case of arranging the interposer. Therefore, when heat is generated in the first semiconductor package 10-1, the degree of expansion or contraction of each of the first and second intermediate interposers 120-1 and 120-2 is determined by one intermediate interposer. It can be reduced compared to the case of placement. Accordingly, the thermal stress of the first semiconductor package 10-1 may be reduced, and the total thermal stress of the semiconductor package 1 in which the first semiconductor package 10-1 is mounted may be reduced. Accordingly, the reliability of the semiconductor package 1 can be secured.

상부 인터포저(130)는 제1 반도체 칩(140) 및 제1 및 제2 중간 인터포저(120-1, 120-2)를 덮도록 배치되며, 제1 기판(110)과 동일한 형상을 가질 수 있다. 상부 인터포저(130)의 상면에는 제2 반도체 패키지(20)와 접속되는 제4 외부 접속 단자(190)가 배치되는 복수의 제8 패드(132)가 배치될 수 있다. 상부 인터포저(130)의 하면에는 제1 및 제2 중간 인터포저(120-1, 120-2)의 제2 패드(122)와 제3 외부 접속 단자(180)를 통해 접속되는 제7 패드(131)가 배치될 수 있다.The upper interposer 130 is disposed to cover the first semiconductor chip 140 and the first and second intermediate interposers 120-1 and 120-2, and may have the same shape as the first substrate 110. have. A plurality of eighth pads 132 on which the fourth external connection terminals 190 connected to the second semiconductor package 20 are disposed may be disposed on the upper surface of the upper interposer 130. A seventh pad connected through the second pad 122 and the third external connection terminal 180 of the first and second intermediate interposers 120-1 and 120-2 is provided on the lower surface of the upper interposer 130. 131) can be placed.

제1 봉지재(150)는 제1 기판(110)과 제1 및 제2 중간 인터포저(120-1, 120-2)의 사이, 제1 반도체 칩(140)과 제1 기판(110) 사이, 제1 및 제2 중간 인터포저(120-1, 120-2)와 상부 인터포저(130)의 사이를 채울 수 있으며, 제1 및 제2 중간 인터포저(120-1, 120-2)의 사이를 채울 수 있다. 제1 봉지재(150)는 예컨대, 에폭시 몰딩 컴파운드(EMC; Epoxy Molding Compound) 또는 언더필(underfill) 물질일 수 있지만, 이에 제한되지 않고, 다양한 소재의 인캡슐런트(encapsulant)가 이용될 수 있다.The first encapsulant 150 is between the first substrate 110 and the first and second intermediate interposers 120-1 and 120-2, and between the first semiconductor chip 140 and the first substrate 110 , It is possible to fill between the first and second intermediate interposers 120-1 and 120-2 and the upper interposer 130, and the first and second intermediate interposers 120-1 and 120-2 You can fill the gap. The first encapsulant 150 may be, for example, an epoxy molding compound (EMC) or an underfill material, but is not limited thereto, and an encapsulant of various materials may be used.

제2 반도체 패키지(20)는 제2 기판(210), 제2 및 제3 반도체 칩(220-1, 220-2), 및 제2 봉지재(250)를 포함할 수 있다.The second semiconductor package 20 may include a second substrate 210, second and third semiconductor chips 220-1 and 220-2, and a second encapsulant 250.

제2 기판(210)은 하면에 제9 패드(211)가 배치되어 제1 반도체 패키지(10-1)와 제4 외부 접속 단자(190)를 통해 전기적으로 접속될 수 있다. 제2 기판(210)의 상면에는 제2 및 제3 반도체 칩(220-1, 220-2)과 전기적으로 접속하기 위한 제10 패드(212)가 배치될 수 있다.The second substrate 210 may be electrically connected through the first semiconductor package 10-1 and the fourth external connection terminal 190 by disposing the ninth pad 211 on the lower surface thereof. A tenth pad 212 for electrically connecting to the second and third semiconductor chips 220-1 and 220-2 may be disposed on the upper surface of the second substrate 210.

제2 기판(210) 상에는 제2 및 제3 반도체 칩(220-1, 220-2)이 배치될 수 있다. 제2 및 제3 반도체 칩(220-1, 220-2)은 제2 반도체 칩(220-1) 상에 제3 반도체 칩(220-2)이 적층되는 구조로 배치될 수 있다. 제2 및 제3 반도체 칩(220-1, 220-2)은 예컨대, 각각 제1 및 제2 와이어(230, 240)를 통해 제2 기판(210)에 와이어 본딩될 수 있지만, 이에 제한되지 않는다. 예컨대, 제1 및 제2 와이어(230, 220)는 제2 기판(210)의 제10 패드(212)에 플립 칩 본딩될 수도 있다.Second and third semiconductor chips 220-1 and 220-2 may be disposed on the second substrate 210. The second and third semiconductor chips 220-1 and 220-2 may be disposed in a structure in which a third semiconductor chip 220-2 is stacked on the second semiconductor chip 220-1. The second and third semiconductor chips 220-1 and 220-2 may be wire-bonded to the second substrate 210 through, for example, first and second wires 230 and 240, respectively, but are not limited thereto. . For example, the first and second wires 230 and 220 may be flip chip bonded to the tenth pad 212 of the second substrate 210.

제2 봉지재(250)는 제2 및 제3 반도체 칩(220-1, 220-2)을 덮도록 배치될 수 있다. 제2 봉지재(250)는 제1 봉지재(150)와 동일하게 에폭시 몰딩 컴파운드(EMC; Epoxy Molding Compound) 또는 언더필(underfill) 물질일 수 있다. 다만, 이에 제한되지 않고, 제1 봉지재(150)와 상이한 물질로 이루어질 수도 있다.The second encapsulant 250 may be disposed to cover the second and third semiconductor chips 220-1 and 220-2. The second encapsulant 250 may be an epoxy molding compound (EMC) or an underfill material in the same manner as the first encapsulant 150. However, the present invention is not limited thereto, and may be made of a material different from the first encapsulant 150.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.The present invention is not limited by the above-described embodiments and the accompanying drawings, but is intended to be limited by the appended claims. Therefore, various types of substitutions, modifications and changes will be possible by those of ordinary skill in the art within the scope not departing from the technical spirit of the present invention described in the claims, and this also belongs to the scope of the present invention. something to do.

1: 반도체 패키지
10-1: 제1 반도체 패키지
20: 제2 반도체 패키지
110: 제1 기판
120-1: 제1 중간 인터포저
120-2: 제2 중간 인터포저
130: 상부 인터포저
140: 제1 반도체 칩
150: 제1 봉지재
210: 제2 기판
220-1: 제2 반도체 패키지
220-2: 제2 반도체 패키지
230, 240: 제1 및 제2 와이어
250: 제2 봉지재 1: semiconductor package
10-1: first semiconductor package
20: second semiconductor package
110: first substrate
120-1: first intermediate interposer
120-2: second intermediate interposer
130: upper interposer
140: first semiconductor chip
150: first encapsulant
210: second substrate
220-1: second semiconductor package
220-2: second semiconductor package
230, 240: first and second wire
250: second encapsulant

Claims (10)

기판;
상기 기판 상에 배치된 반도체 칩;
상기 반도체 칩의 둘레에 배치되며, 상기 기판 상의 동일 평면 상에 서로 이격하여 배치되고, 상기 기판과 전기적으로 접속되는 복수의 중간 인터포저; 및
상기 반도체 칩을 덮으며, 상기 복수의 중간 인터포저와 전기적으로 접속되는 상부 인터포저;를 포함하는 반도체 패키지.
Board;
A semiconductor chip disposed on the substrate;
A plurality of intermediate interposers disposed around the semiconductor chip, spaced apart from each other on the same plane on the substrate, and electrically connected to the substrate; And
And an upper interposer covering the semiconductor chip and electrically connected to the plurality of intermediate interposers.
 제1항에 있어서,
상기 복수의 중간 인터포저는 각각 상기 기판의 측면과 공면(coplanar)을 이루는 측면을 갖는 반도체 패키지.
The method of claim 1,
Each of the plurality of intermediate interposers has a side surface coplanar with a side surface of the substrate.
 제1항에 있어서,
상기 복수의 중간 인터포저는 제1 중간 인터포저 및 제2 중간 인터포저를 포함하며,
상기 제1 중간 인터포저 및 상기 제2 중간 인터포저는 상기 반도체 칩과 서로 이격된 반도체 패키지.
The method of claim 1,
The plurality of intermediate interposers include a first intermediate interposer and a second intermediate interposer,
The first intermediate interposer and the second intermediate interposer are spaced apart from the semiconductor chip.
 제3항에 있어서,
상기 기판은 서로 대향하는 제1 및 제2 측면을 포함하며, 각각 상기 제1 및 제2 측면과 이웃하며 서로 대향하는 제3 및 제4 측면을 포함하고,
상기 제1 중간 인터포저의 적어도 일 측면 및 상기 제2 중간 인터포저의 적어도 일 측면은 각각 상기 제1 및 제2 측면과 공면을 이루는 반도체 패키지.
The method of claim 3,
The substrate includes first and second side surfaces opposite to each other, and includes third and fourth side surfaces adjacent to and opposite to each other with the first and second side surfaces, respectively,
At least one side surface of the first intermediate interposer and at least one side surface of the second intermediate interposer are coplanar with the first and second side surfaces, respectively.
 제3항에 있어서,
상기 제1 및 제2 중간 인터포저는 상기 제3 및 제4 측면으로 연장된 측면을 갖는 반도체 패키지.
The method of claim 3,
The first and second intermediate interposers have side surfaces extending to the third and fourth side surfaces.
 제3항에 있어서,
상기 제1 및 제2 중간 인터포저는, 상부에서 보았을 때, 상기 반도체 칩을 중심으로 대칭적으로 배열된 반도체 패키지.
The method of claim 3,
The first and second intermediate interposers are symmetrically arranged around the semiconductor chip when viewed from above.
 제3항에 있어서,
상기 제1 및 제2 중간 인터포저는 일 방향으로 긴 직사각형의 형상을 가지며, 상기 제1 및 제2 중간 인터포저의 길이는 상기 기판의 폭보다 작은 반도체 패키지.
The method of claim 3,
The first and second intermediate interposers have a rectangular shape that is elongated in one direction, and lengths of the first and second intermediate interposers are smaller than a width of the substrate.
 제3항에 있어서,
상기 제1 및 제2 중간 인터포저는,
각각 상기 기판과 접속되는 복수의 제1 패드; 및
상기 상부 인터포저와 접속되는 복수의 제2 패드;를 포함하며,
상기 복수의 제1 패드는 상기 복수의 제2 패드보다 각각 작은 크기를 갖는 반도체 패키지.
The method of claim 3,
The first and second intermediate interposers,
A plurality of first pads each connected to the substrate; And
Includes; a plurality of second pads connected to the upper interposer,
Each of the plurality of first pads has a size smaller than that of the plurality of second pads.
 제3항에 있어서,
상기 제1 및 제2 중간 인터포저는 일 방향으로 긴 직사각형의 형상을 가지며, 상기 제1 및 제2 중간 인터포저의 길이는 상기 기판의 폭보다 작은 반도체 패키지.
The method of claim 3,
The first and second intermediate interposers have a rectangular shape that is elongated in one direction, and lengths of the first and second intermediate interposers are smaller than a width of the substrate.
 제1항에 있어서,
상기 기판은 서로 대향하는 제1 및 제2 측면을 포함하며, 각각 상기 제1 및 제2 측면과 이웃하며 서로 대향하는 제3 및 제4 측면을 포함하고,
상기 복수의 중간 인터포저는 제1 중간 인터포저 내지 제4 중간 인터포저를 포함하며,
상기 제1 중간 인터포저 내지 제4 중간 인터포저는 각각 상기 제1 내지 제4 측면과 공면을 이루는 적어도 하나의 측면을 갖는 반도체 패키지.
The method of claim 1,
The substrate includes first and second side surfaces opposite to each other, and includes third and fourth side surfaces that are adjacent to and opposite to each other with the first and second side surfaces, respectively,
The plurality of intermediate interposers include first intermediate interposers to fourth intermediate interposers,
Each of the first to fourth intermediate interposers has at least one side surface coplanar with the first to fourth side surfaces.
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