KR20210038734A - Ultra-thin flexible device and manufacturing method thereof - Google Patents

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백기주
김용국
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(주)피코셈
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Abstract

A flexible capacitor comprises at least one first conductive layer and a second conductive layer having a predetermined thickness and length and alternately stacked with a dielectric layer interposed therebetween, but arranged so as not to overlap each other at both ends, a dielectric layer interposed between the first conductive layer and the second conductive layer, an insulating layer gap-filling a space between the first conductive layer and the second conductive layer, and the first through electrode and the second through electrode respectively connected to the first conductive layer and the second conductive layer through the insulating layer and the dielectric layer, at both ends of the first conductive layer and the second conductive layer. Capacitance or resistance can be easily increased.

Description

초박형 플렉서블 소자 및 그 제조방법{ULTRA-THIN FLEXIBLE DEVICE AND MANUFACTURING METHOD THEREOF}Ultra-thin flexible device and its manufacturing method {ULTRA-THIN FLEXIBLE DEVICE AND MANUFACTURING METHOD THEREOF}

본 발명은 플렉서블 전기 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 반도체 공정을 적용하여 정전용량 또는 저항을 쉽게 증가시킬 수 있는 초박형의 플렉서블(flexible) 소자 및 그 제조방법에 관한 것이다.The present invention relates to a flexible electric device and a method of manufacturing the same, and more particularly, to an ultra-thin flexible device capable of easily increasing capacitance or resistance by applying a semiconductor process, and a method of manufacturing the same.

액정 디스플레이(LCD), 플라즈마를 이용하는 디스플레이 장치, EL(electroluminescent) 디스플레이 등 평판 디스플레이 산업은 물론 유기 태양전지, 유기 반도체 등의 산업에서 기존보다 경쟁력을 확보하기 위해서 보다 얇고 유연하며, 여러 가지 기능이 복합적으로 부가된 기능성 소재 및 보다 간단한 공정기술을 필요로 하고 있다. 또한, 전자기기의 성능 발달로, 바이패스 캐패시터(by-pass capacitor), 디커플링 캐패시터(decoupling capcitor) 등으로 응용되는 대용량 캐패시터의 사용이 증가되고 있다. 최근에는 모바일 기기의 발전과 다양한 어플리케이션을 위해 플렉서블(flexible)한 전자기기의 요구가 증가되고 있으며, 그로 인해 플렉서블한 전자기기에 사용되는 수동 소자 또한 플렉서블한 형태를 갖는 것이 요구되고 있다.It is thinner and more flexible in order to secure competitiveness in industries such as organic solar cells and organic semiconductors as well as flat panel display industries such as liquid crystal displays (LCD), display devices using plasma, and electroluminescent (EL) displays. Functional materials and simpler process technology are required. In addition, with the development of the performance of electronic devices, the use of large-capacity capacitors applied as by-pass capacitors and decoupling capacitors is increasing. Recently, the demand for flexible electronic devices has been increasing for the development of mobile devices and various applications, and thus, passive elements used in flexible electronic devices are also required to have a flexible form.

캐패시터의 관점에서, 캐패시터의 용량 증대를 위하여 적층 세라믹 캐패시터(Multi Layer Ceramic Capacitor; MLCC)로 형성할 경우 크랙(crack) 발생, 고온 부하 신뢰성, DC 부하 신뢰성, 에이징(aging) 특성 등 신뢰성 확보가 쉽지 않다. 반도체 공정을 이용하여 트렌치(trench) 타입으로 캐패시터를 형성할 경우 공정 난이도가 높고, 트렌치 구조에 기인한 스트레스로 기판의 휨(Warpage) 또는 파손(broken) 등의 문제가 발생할 수 있으며, 플렉서블한 캐패시터의 제조는 어려운 실정이다. 저항 소자의 경우에도 다양한 형태로 발전하고 모바일 또는 웨어러블(wearable) 전자기기에 적용 가능한 플레서블 저항의 제조는 현실적으로 어려운 실정이다.From the viewpoint of capacitors, when forming a multilayer ceramic capacitor (MLCC) to increase the capacity of the capacitor, it is easy to secure reliability such as cracking, high temperature load reliability, DC load reliability, and aging characteristics. not. When forming a trench-type capacitor using a semiconductor process, the process is difficult, and the stress caused by the trench structure may cause problems such as warpage or breakage of the substrate, and a flexible capacitor It is difficult to manufacture. In the case of a resistance element, it is difficult to manufacture a flexible resistor that can be developed in various forms and applied to a mobile or wearable electronic device.

본 발명이 해결하고자 하는 과제는, 반도체 공정을 적용하여 정전용량 또는 저항을 쉽게 증가시킬 수 있는 초박형의 플렉서블(flexible) 소자 및 그 제조방법을 제공하는 데 있다.An object to be solved by the present invention is to provide an ultra-thin flexible device capable of easily increasing capacitance or resistance by applying a semiconductor process and a method of manufacturing the same.

본 발명의 일 측면에 따른 초박형 플렉서블 레지스터는 소정의 두께와 길이를 갖는 도전층, 상기 도전층을 감싸는 플렉서블 절연층, 및 상기 도전층의 양단에서, 상기 도전층 상부의 플렉서블 절연층을 관통하여 상기 도전층에 접속되도록 배치된 전극을 포함하는 것을 특징으로 한다.The ultra-thin flexible resistor according to an aspect of the present invention includes a conductive layer having a predetermined thickness and length, a flexible insulating layer surrounding the conductive layer, and at both ends of the conductive layer, passing through the flexible insulating layer above the conductive layer, It characterized in that it comprises an electrode arranged to be connected to the conductive layer.

상기 도전층은 구리(Cu)-망간(Mn)-니켈(Ni) 합금, 구리(Cu)-니켈(Ni) 합금, 니켈(Ni)-크롬(Cr) 합금, 또는 철(Fe)-크롬(Cr)-알루미늄(Al) 합금 중 적어도 어느 하나를 포함할 수 있다.The conductive layer is a copper (Cu)-manganese (Mn)-nickel (Ni) alloy, a copper (Cu)-nickel (Ni) alloy, a nickel (Ni)-chromium (Cr) alloy, or iron (Fe)-chromium ( Cr)-aluminum (Al) may include at least any one of the alloy.

상기 플렉서블 절연층은 폴리이미드(polyimide), 폴리카보네이트(plycarbonate), 폴리아크릴레이트(polyacylate), 폴리에테르이미드(polyether imide), 폴리에테르술폰(polyehtersulfone), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate) 및 폴리에틸렌 나프탈레이트(polyethylene naphthalate) 중 적어도 어느 하나의 물질을 포함할 수 있다.The flexible insulating layer includes polyimide, polycarbonate, polyacylate, polyether imide, polyehtersulfone, polyethylene terephthalate, and polyethylene naphthalate. polyethylene naphthalate).

상기 플렉서블 레지스터는 동작 전류가 1 암페어(A) 이하인 저전류용 회로에 사용되는 레지스터이고, 상기 전극을 포함하는 전체 두께는 10 ∼ 50㎛일 수 있다.The flexible resistor is a resistor used in a low current circuit having an operating current of 1 amp (A) or less, and the total thickness including the electrode may be 10 to 50 μm.

상기 전극은 솔더범프 형태일 수 있으며, 상기 솔더범프 하부에 개재된 배리어층을 더 포함할 수 있다.The electrode may be in the form of a solder bump, and may further include a barrier layer interposed under the solder bump.

상기 플렉서블 레지스터는 동작 전류가 1 암페어(A)를 초과하는 고전류용 회로에 사용되는 레지스터이고, 상기 전극을 포함하는 전체 두께는 150 ∼ 400㎛일 수 있다.The flexible resistor is a resistor used in a high current circuit having an operating current exceeding 1 ampere (A), and the total thickness including the electrode may be 150 to 400 μm.

본 발명의 다른 측면에 따른 초박형 플렉서블 레지스터의 제조방법은, 기판 상에 플렉서블 절연층을 형성하는 단계; 상기 플렉서블 절연층 상에, 소정의 두께 및 길이를 갖는 도전층 패턴을 형성하는 단계; 상기 도전층 패턴을 덮는 플렉서블 절연층을 형성하는 단계; 상기 도전층 패턴 양단의 플렉서블 절연층을 식각하여 상기 도전층 패턴을 노출하는 단계; 상기 도전층 패턴과 접속된 전극을 형성하여 플렉서블 레지스터 구조를 형성하는 단계; 및 상기 기판을 제거하는 단계를 포함하는 것을 특징으로 한다.A method of manufacturing an ultra-thin flexible resistor according to another aspect of the present invention includes forming a flexible insulating layer on a substrate; Forming a conductive layer pattern having a predetermined thickness and length on the flexible insulating layer; Forming a flexible insulating layer covering the conductive layer pattern; Exposing the conductive layer pattern by etching the flexible insulating layer at both ends of the conductive layer pattern; Forming an electrode connected to the conductive layer pattern to form a flexible resistor structure; And removing the substrate.

상기 도전층 패턴은 구리(Cu)-망간(Mn)-니켈(Ni) 합금, 구리(Cu)-니켈(Ni) 합금, 니켈(Ni)-크롬(Cr) 합금, 또는 철(Fe)-크롬(Cr)-알루미늄(Al) 합금 중 적어도 어느 하나로 형성할 수 있다.The conductive layer pattern is a copper (Cu)-manganese (Mn)-nickel (Ni) alloy, a copper (Cu)-nickel (Ni) alloy, a nickel (Ni)-chromium (Cr) alloy, or iron (Fe)-chromium It can be formed with at least any one of (Cr)-aluminum (Al) alloy.

상기 플렉서블 절연층은 폴리이미드(polyimide), 폴리카보네이트(plycarbonate), 폴리아크릴레이트(polyacylate), 폴리에테르이미드(polyether imide), 폴리에테르술폰(polyehtersulfone), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate) 및 폴리에틸렌 나프탈레이트(polyethylene naphthalate) 중 적어도 어느 하나의 물질로 형성할 수 있다.The flexible insulating layer includes polyimide, polycarbonate, polyacylate, polyether imide, polyehtersulfone, polyethylene terephthalate, and polyethylene naphthalate. polyethylene naphthalate).

상기 기판을 제거하는 단계는, 그 표면에 자외선 감응성 접착층이 형성된 투명한 캐리어 기판을 준비하는 단계; 상기 플렉서블 레지스터 구조가 형성된 상기 기판을, 상기 전극이 캐리어 기판을 향하도록 상기 접착층에 부착하는 단계; 상기 플렉서블 구조로부터 상기 기판을 제거하는 단계; 및 상기 캐리어 기판의 후면으로부터 자외선을 조사하여 상기 플렉서블 구조로부터 상기 캐리어 기판을 제거하는 단계를 포함할 수 있다.Removing the substrate may include: preparing a transparent carrier substrate having an ultraviolet-sensitive adhesive layer formed thereon; Attaching the substrate on which the flexible resistor structure is formed to the adhesive layer so that the electrode faces a carrier substrate; Removing the substrate from the flexible structure; And removing the carrier substrate from the flexible structure by irradiating ultraviolet rays from the rear surface of the carrier substrate.

상기 기판은 자외선을 투과시키는 투명 기판이고, 상기 기판 상에 플렉서블 절연층을 형성하는 단계 전에, 상기 기판 상에 자외선 감응성 접착층을 형성하는 단계를 더 포함할 수 있다.The substrate is a transparent substrate that transmits ultraviolet rays, and before forming the flexible insulating layer on the substrate, the step of forming an ultraviolet-sensitive adhesive layer on the substrate may be further included.

상기 자외선 감응성 접착층은 UV 감응형 에폭시를 사용하여 캐리어 기판의 표면에 마이크로컨택 프린팅(micro-contact printing) 방법을 사용하여 형성하거나, 폴리이미드 기본층과 그 상하부면에 형성된 자외선 감응 접착층을 포함하는 자외선 감응형 접착 테이프로 형성할 수 있다.The ultraviolet-sensitive adhesive layer is formed by using a micro-contact printing method on the surface of a carrier substrate using a UV-sensitive epoxy, or ultraviolet rays including a polyimide base layer and an ultraviolet-sensitive adhesive layer formed on the upper and lower surfaces thereof. It can be formed with a sensitive adhesive tape.

본 발명의 다른 측면에 따른 플렉서블 캐패시터는, 소정의 두께와 길이를 가지고, 그 사이에 유전체층을 개재하여 상호 교번적으로 적층되나 양 단부에서는 서로 중첩되지 않도록 배치된, 적어도 한 층 이상의 제1 도전층 및 제2 도전층; 상기 제1 도전층 및 제2 도전층 사이에 개재된 유전체층; 상기 제1 도전층 및 제2 도전층 사이의 공간을 갭필하는 절연층; 상기 제1 도전층 및 제2 도전층의 양 단부에서, 상기 절연층 및 유전체층을 관통하여 상기 제1 도전층 및 제2 도전층과 각각 접속된 제1 관통 전극 및 제2 관통 전극을 포함할 수 있다.A flexible capacitor according to another aspect of the present invention has at least one or more first conductive layers having a predetermined thickness and length, which are alternately stacked with a dielectric layer interposed therebetween, but are disposed so as not to overlap each other at both ends. And a second conductive layer. A dielectric layer interposed between the first conductive layer and the second conductive layer; An insulating layer gap-filling the space between the first conductive layer and the second conductive layer; At both ends of the first conductive layer and the second conductive layer, a first through electrode and a second through electrode penetrated through the insulating layer and the dielectric layer and connected to the first and second conductive layers, respectively, may be included. have.

상기 제1 도전층 및 제2 도전층은, 금(Au), 백금(Pt), 구리(Cu), 알루미늄(Al), 은(Ag), 루테늄(Ru), 티타늄(Ti), 이리듐(Ir), 텅스텐(W) 등의 금속, 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN), 텅스텐나이트라이드(WN) 등의 전도성 금속 질화물, 이리듐산화물, 루테늄 산화물(RuO2) 등의 전도성 금속 산화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드 또는 이들의 조합 또는 합금 중 적어도 어느 하나를 포함할 수 있다.The first and second conductive layers are gold (Au), platinum (Pt), copper (Cu), aluminum (Al), silver (Ag), ruthenium (Ru), titanium (Ti), and iridium (Ir). ), metals such as tungsten (W), conductive metal nitrides such as titanium nitride (TiN), tantalum nitride (TaN), and tungsten nitride (WN), conductive metal oxides such as iridium oxide and ruthenium oxide (RuO 2 ) , Tungsten carbide, titanium carbide, tungsten silicide, titanium silicide, tantalum silicide, or a combination or alloy thereof.

상기 플렉서블 절연층은 폴리이미드(polyimide), 폴리카보네이트(plycarbonate), 폴리아크릴레이트(polyacylate), 폴리에테르이미드(polyether imide), 폴리에테르술폰(polyehtersulfone), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate) 및 폴리에틸렌 나프탈레이트(polyethylene naphthalate) 중 적어도 어느 하나의 물질을 포함할 수 있다.The flexible insulating layer includes polyimide, polycarbonate, polyacylate, polyether imide, polyehtersulfone, polyethylene terephthalate, and polyethylene naphthalate. polyethylene naphthalate).

상기 제1 관통 전극 및 제2 관통 전극은,The first through electrode and the second through electrode,

상기 제1 도전층 및 제2 도전층의 양 단부에서, 상기 절연층 및 유전체층을 관통하는 비아홀; 상기 비아홀을 채우도록 형성된 도전재료층; 및 상기 비아홀과 도전재료층 사이에 형성된 배리어층을 포함할 수 있다.Via holes penetrating the insulating layer and the dielectric layer at both ends of the first conductive layer and the second conductive layer; A conductive material layer formed to fill the via hole; And a barrier layer formed between the via hole and the conductive material layer.

상기 제1 및 제2 관통 전극은, 금(Au), 백금(Pt), 구리(Cu), 알루미늄(Al), 은(Ag), 루테늄(Ru), 티타늄(Ti), 이리듐(Ir), 텅스텐(W), 질화티타늄(TiN), 질화탄탈륨(TaN), 및 루테늄 산화물(RuO2) 중의 적어도 어느 하나를 포함할 수 있다.The first and second through electrodes are gold (Au), platinum (Pt), copper (Cu), aluminum (Al), silver (Ag), ruthenium (Ru), titanium (Ti), iridium (Ir), It may include at least one of tungsten (W), titanium nitride (TiN), tantalum nitride (TaN), and ruthenium oxide (RuO 2 ).

본 발명의 또다른 측면에 따른 플렉서블 캐패시터의 제조방법은, 기판 상에 플렉서블 절연층을 형성하는 단계;A method of manufacturing a flexible capacitor according to another aspect of the present invention includes forming a flexible insulating layer on a substrate;

상기 플렉서블 절연층 상에, 소정의 두께와 길이를 가지고, 그 사이에 유전체층을 개재하여 상호 교번적으로 적층되나 양 단부에서는 서로 중첩되지 않도록 배치된, 적어도 한 층 이상의 제1 도전층 및 제2 도전층을 형성하는 단계; 상기 제1 및 제2 도전층을 덮는 플렉서블 절연층을 형성하는 단계; 상기 제1 및 제2 도전층 양단의 플렉서블 절연층, 유전체층 및 제1 및 제2 도전층을 식각하여 비아홀을 형성하는 단계; 상기 비아홀을 매립하여 상기 제1 및 도전과 각각 접속된 제1 및 제2 관통 전극을 형성하여 플렉서블 캐패시터 구조를 형성하는 단계; 및 상기 기판을 제거하는 단계를 포함하는 것을 특징으로 한다.At least one layer of a first conductive layer and a second conductive layer having a predetermined thickness and length on the flexible insulating layer and alternately stacked with a dielectric layer interposed therebetween but not overlapping each other at both ends Forming a layer; Forming a flexible insulating layer covering the first and second conductive layers; Forming a via hole by etching the flexible insulating layer, the dielectric layer, and the first and second conductive layers at both ends of the first and second conductive layers; Filling in the via hole to form first and second through electrodes connected to the first and conductive, respectively, to form a flexible capacitor structure; And removing the substrate.

상기 제1 도전층 및 제2 도전층은, 금(Au), 백금(Pt), 구리(Cu), 알루미늄(Al), 은(Ag), 루테늄(Ru), 티타늄(Ti), 이리듐(Ir), 텅스텐(W) 등의 금속, 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN), 텅스텐나이트라이드(WN) 등의 전도성 금속 질화물, 이리듐산화물, 루테늄 산화물(RuO2) 등의 전도성 금속 산화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드 또는 이들의 조합 또는 합금 중 적어도 어느 하나로 형성할 수 있다.The first and second conductive layers are gold (Au), platinum (Pt), copper (Cu), aluminum (Al), silver (Ag), ruthenium (Ru), titanium (Ti), and iridium (Ir). ), metals such as tungsten (W), conductive metal nitrides such as titanium nitride (TiN), tantalum nitride (TaN), and tungsten nitride (WN), conductive metal oxides such as iridium oxide and ruthenium oxide (RuO 2 ) , Tungsten carbide, titanium carbide, tungsten silicide, titanium silicide, tantalum silicide, or a combination or alloy thereof.

상기 플렉서블 절연층은 폴리이미드(polyimide), 폴리카보네이트(plycarbonate), 폴리아크릴레이트(polyacylate), 폴리에테르이미드(polyether imide), 폴리에테르술폰(polyehtersulfone), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate) 및 폴리에틸렌 나프탈레이트(polyethylene naphthalate) 중 적어도 어느 하나의 물질로 형성할 수 있다.The flexible insulating layer includes polyimide, polycarbonate, polyacylate, polyether imide, polyehtersulfone, polyethylene terephthalate, and polyethylene naphthalate. polyethylene naphthalate).

제1 및 제2 관통 전극을 형성하는 단계는, 상기 비아홀의 내벽에 배리어층을 형성하는 단계; 및 상기 비아홀을 도전재료층으로 매립하는 단계를 포함할 수 있다.The forming of the first and second through electrodes may include forming a barrier layer on an inner wall of the via hole; And filling the via hole with a conductive material layer.

상기 제1 및 제2 관통 전극은, 금(Au), 백금(Pt), 구리(Cu), 알루미늄(Al), 은(Ag), 루테늄(Ru), 티타늄(Ti), 이리듐(Ir), 텅스텐(W), 질화티타늄(TiN), 질화탄탈륨(TaN), 및 루테늄 산화물(RuO2) 중의 적어도 어느 하나로 형성할 수 있다.The first and second through electrodes are gold (Au), platinum (Pt), copper (Cu), aluminum (Al), silver (Ag), ruthenium (Ru), titanium (Ti), iridium (Ir), It may be formed of at least one of tungsten (W), titanium nitride (TiN), tantalum nitride (TaN), and ruthenium oxide (RuO 2 ).

상기 기판을 제거하는 단계는, 그 표면에 자외선 감응성 접착층이 형성된 투명한 캐리어 기판을 준비하는 단계; 상기 플렉서블 캐패시터 구조가 형성된 상기 기판을, 상기 제1 및 제2 관통 전극이 캐리어 기판을 향하도록 상기 접착층에 부착하는 단계; 상기 플렉서블 구조로부터 상기 기판을 제거하는 단계; 및 상기 캐리어 기판의 후면으로부터 자외선을 조사하여 상기 플렉서블 구조로부터 상기 캐리어 기판을 제거하는 단계를 포함할 수 있다.Removing the substrate may include: preparing a transparent carrier substrate having an ultraviolet-sensitive adhesive layer formed thereon; Attaching the substrate on which the flexible capacitor structure is formed to the adhesive layer so that the first and second through electrodes face a carrier substrate; Removing the substrate from the flexible structure; And removing the carrier substrate from the flexible structure by irradiating ultraviolet rays from the rear surface of the carrier substrate.

상기 기판은 자외선을 투과시키는 투명 기판이고, 상기 기판 상에 플렉서블 절연층을 형성하는 단계 전에, 상기 기판 상에 자외선 감응성 접착층을 형성하는 단계를 더 포함할 수 있다.The substrate is a transparent substrate that transmits ultraviolet rays, and before forming the flexible insulating layer on the substrate, the step of forming an ultraviolet-sensitive adhesive layer on the substrate may be further included.

상기 자외선 감응성 접착층은 UV 감응형 에폭시를 사용하여 캐리어 기판의 표면에 마이크로컨택 프린팅(micro-contact printing) 방법을 사용하여 형성하거나, 폴리이미드 기본층과 그 상하부면에 형성된 자외선 감응 접착층을 포함하는 자외선 감응형 접착 테이프로 형성할 수 있다.The ultraviolet-sensitive adhesive layer is formed by using a micro-contact printing method on the surface of a carrier substrate using a UV-sensitive epoxy, or ultraviolet rays including a polyimide base layer and an ultraviolet-sensitive adhesive layer formed on the upper and lower surfaces thereof. It can be formed with a sensitive adhesive tape.

본 발명에 따르면, 반도체 제조 공정을 이용하여 얇은 도전층, 유전체층, 및 플렉서블 절연층을 포함하는 레지스터 또는 캐패시터 등의 전기 소자를 구현함으로써 정전용량 또는 저항값을 쉽게 구현할 수 있고, 초박형 및 플렉서블한 전기 소자를 용이하게 제작 가능하다.According to the present invention, by implementing electrical elements such as resistors or capacitors including a thin conductive layer, a dielectric layer, and a flexible insulating layer using a semiconductor manufacturing process, it is possible to easily implement capacitance or resistance value, and ultra-thin and flexible electricity. The device can be easily manufactured.

도 1은 본 발명의 일 실시예에 따른 초박형 플렉서블 레지스터의 구조를 도시한 평면도이다.
도 2는 도 1에 도시된 본 발명의 일 실시예에 따른 초박형 플렉서블 레지스터의 A-A' 라인을 따른 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 플렉서블 레지스터의 구조를 도시한 평면도이다.
도 4는 도 3에 도시된 본 발명의 다른 실시예에 따른 초박형 플렉서블 레지스터의 B-B' 라인을 따른 단면도이다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 플렉서블 레지스터의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 6은 본 발명의 다른 실시예에 따른 초박형 플렉서블 레지스터의 제조방법을 설명하기 위하여 도시한 단면도이다.
도 7은 본 발명의 일 실시예에 따른 다층 플렉서블 캐패시터의 구조를 도시한 평면도이다.
도 8은 도 7에 도시된 본 발명의 일 실시예에 따른 다층 플렉서블 캐패시터의 C-C'선을 따른 단면도이다.
도 9는 도 8에 도시된 본 발명의 일 실시예에 따른 다층 플렉서블 캐패시터의 등가 회로도이다.
도 10a 내지 도 10f는 본 발명의 일 실시예에 따른 플렉서블 캐패시터의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 11은 본 발명의 다른 실시예에 따른 플렉서블 캐패시터의 제조방법을 설명하기 위하여 도시한 단면도이다.1 is a plan view showing the structure of an ultra-thin flexible resistor according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view taken along line AA′ of the ultra-thin flexible resistor according to the exemplary embodiment of the present invention shown in FIG. 1.
3 is a plan view showing a structure of a flexible resistor according to another embodiment of the present invention.
FIG. 4 is a cross-sectional view along line BB′ of the ultra-thin flexible resistor according to another embodiment of the present invention shown in FIG. 3.
5A to 5D are cross-sectional views illustrating a method of manufacturing a flexible resistor according to an embodiment of the present invention.
6 is a cross-sectional view illustrating a method of manufacturing an ultra-thin flexible resistor according to another embodiment of the present invention.
7 is a plan view showing the structure of a multilayer flexible capacitor according to an embodiment of the present invention.
FIG. 8 is a cross-sectional view taken along line C-C′ of the multilayer flexible capacitor according to the exemplary embodiment of the present invention shown in FIG. 7.
9 is an equivalent circuit diagram of a multilayer flexible capacitor according to an embodiment of the present invention shown in FIG. 8.
10A to 10F are cross-sectional views illustrating a method of manufacturing a flexible capacitor according to an embodiment of the present invention.
11 is a cross-sectional view illustrating a method of manufacturing a flexible capacitor according to another embodiment of the present invention.

이하, 첨부한 도면을 참고하여 본 출원이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 출원의 예의 기재에서 "제1" 및 "제2", "상부(top)"및 "하부(bottom or lower)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.Hereinafter, with reference to the accompanying drawings will be described in detail so that those of ordinary skill in the art to which the present application pertains can easily implement it. The terms used in the description of the examples in the present application are terms selected in consideration of functions in the presented embodiments, and the meaning of the terms may vary according to the intention or custom of users or operators in the technical field. The meaning of the terms used is according to the defined definition if it is specifically defined in the present specification, and if there is no specific definition, it may be interpreted as the meaning generally recognized by those skilled in the art. In the description of the examples of the present application, descriptions such as "first" and "second", "top" and "bottom or lower" are for distinguishing members, and limit the members themselves or specify a specific order. It is not used to mean.

명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.The same reference numerals may refer to the same constituent elements throughout the entire specification. The same reference numerals or similar reference numerals may be described with reference to other drawings, even if they are not mentioned or described in the corresponding drawings. Further, even if a reference numeral is not indicated, it may be described with reference to other drawings.

도 1은 본 발명의 일 실시예에 따른 초박형 플렉서블 레지스터(100) 구조를 도시한 평면도이고, 도 2는 도 1에 도시된 본 발명의 일 실시예에 따른 초박형 플렉서블 레지스터(100)의 A-A' 라인을 따른 단면도이다.1 is a plan view showing a structure of an ultra-thin flexible resistor 100 according to an embodiment of the present invention, and FIG. 2 is an AA′ line of the ultra-thin flexible register 100 according to an embodiment of the present invention shown in FIG. It is a cross-sectional view along the line.

도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 초박형 플렉서블 레지스터(100)는 소정 두께와 길이를 갖는 도전층(10)과, 상기 도전층(10)을 둘러싸도록 배치된 플렉서블 절연층(12)과, 상기 도전층(10)의 양단에서 상기 플렉서블 절연층(12)을 관통하여 상기 도전층(10)에 접속되도록 배치된 전극(14)을 포함한다.1 and 2, the ultra-thin flexible resistor 100 according to an embodiment of the present invention includes a conductive layer 10 having a predetermined thickness and length, and a flexible insulation disposed to surround the conductive layer 10. And an electrode 14 disposed at both ends of the conductive layer 10 to penetrate the flexible insulating layer 12 and connect to the conductive layer 10.

상기 도전층(10)은 저항층으로 사용가능한 물질, 예를 들어 구리(Cu)-망간(Mn)-니켈(Ni) 합금, 구리(Cu)-니켈(Ni) 합금, 니켈(Ni)-크롬(Cr) 합금, 또는 철(Fe)-크롬(Cr)-알루미늄(Al) 합금을 포함할 수 있다. 상기 도전층(10)은 일 예로서, 화학기상증착(CVD), 원자층 증착(ALD) 또는 스퍼터링(Sputtering) 법을 이용하여 형성된 도전층일 수 있다.The conductive layer 10 is a material usable as a resistive layer, for example, copper (Cu)-manganese (Mn)-nickel (Ni) alloy, copper (Cu)-nickel (Ni) alloy, nickel (Ni)-chromium (Cr) alloy, or iron (Fe)-chromium (Cr)-aluminum (Al) alloy may be included. The conductive layer 10 may be, for example, a conductive layer formed using a chemical vapor deposition (CVD), atomic layer deposition (ALD), or sputtering method.

상기 플렉서블 절연층(12)은 구부러질 수 있는 유연성있는 절연 물질로서, 예를 들어 열경화성 수지 또는 열가소성 수지로 형성될 수 있다. 상기 플렉서블 절연층(12)은 예를 들어, 폴리이미드(polyimide), 폴리카보네이트(plycarbonate), 폴리아크릴레이트(polyacylate), 폴리에테르이미드(polyether imide), 폴리에테르술폰(polyehtersulfone), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate) 및 폴리에틸렌 나프탈레이트(polyethylene naphthalate) 중 적어도 어느 하나의 물질로 이루어질 수 있다. 상기 플렉서블 절연층(12)은 유연함을 특징으로 한다. 특히 폴리이미드(PI)는 녹는점이 600℃ 정도로 높기 때문에 열적 안정성을 확보할 수 있으며 전기도금이 가능하여 캐패시터 제작에 사용되기에 적합하다.The flexible insulating layer 12 is a flexible insulating material that can be bent, and may be formed of, for example, a thermosetting resin or a thermoplastic resin. The flexible insulating layer 12 is, for example, polyimide, polycarbonate, polyacylate, polyether imide, polyehtersulfone, polyethylene terephthalate ( polyethyleneterephthalate) and polyethylene naphthalate. The flexible insulating layer 12 is characterized by being flexible. In particular, since polyimide (PI) has a high melting point of about 600°C, thermal stability can be secured and electroplating is possible, making it suitable for use in capacitor manufacturing.

상기 전극(14)은 반도체 공정에 응용 가능한 모든 전극 물질이 가능한데, 예를 들어, 금속, 전도성 금속 질화물, 전도성 금속 산화물 등을 포함할 수 있다. 상기 전극(30)은 예를 들어, 금(Au), 백금(Pt), 구리(Cu), 알루미늄(Al), 은(Ag), 루테늄(Ru), 티타늄(Ti), 이리듐(Ir), 텅스텐(W), 질화티타늄(TiN), 질화탄탈륨(TaN), 루테늄 산화물(RuO2) 등을 포함할 수 있다. 상기 전극(14)은 일 예로서, 화학기상증착(CVD), 원자층 증착(ALD) 또는 스퍼터링(Sputtering) 법을 이용하여 형성된 전극일 수 있다.The electrode 14 may be any electrode material applicable to a semiconductor process, and may include, for example, a metal, a conductive metal nitride, a conductive metal oxide, or the like. The electrode 30 is, for example, gold (Au), platinum (Pt), copper (Cu), aluminum (Al), silver (Ag), ruthenium (Ru), titanium (Ti), iridium (Ir), It may include tungsten (W), titanium nitride (TiN), tantalum nitride (TaN), ruthenium oxide (RuO 2 ), and the like. As an example, the electrode 14 may be an electrode formed using a chemical vapor deposition (CVD), atomic layer deposition (ALD), or sputtering method.

본 발명의 일 실시예에서, 상기 플렉서블 레지스터(100)는 동작 전류가 1 암페어(A) 이하인 저전류용 회로에 사용되는 레지스터일 수 있으며, 상기 전극(14)을 포함하는 전체 두께(h1)는 대략 10 ∼ 50㎛ 정도일 수 있다.In one embodiment of the present invention, the flexible resistor 100 may be a resistor used in a low-current circuit having an operating current of 1 amp (A) or less, and the total thickness h1 including the electrode 14 is It may be about 10 to 50 μm.

본 발명의 플렉서블 레지스터(100)에 따르면, 얇은 도전층을 플렉서블 절연층이 감싸는 구조로 이루어져 초박형의 플렉서블 레지스터를 구현할 수 있으며, 모바일 또는 웨어러블 기기 등의 플렉서블한 수동 소자를 필요로 하는 전자기기에 유효하게 활용가능하다.According to the flexible resistor 100 of the present invention, a thin conductive layer is surrounded by a flexible insulating layer to implement an ultra-thin flexible resistor, and is effective for electronic devices that require flexible passive elements such as mobile or wearable devices. It is possible to use it.

도 3은 본 발명의 다른 실시예에 따른 플렉서블 레지스터(101) 구조를 도시한 평면도이고, 도 4는 도 3에 도시된 본 발명의 다른 실시예에 따른 초박형 플렉서블 레지스터(101)의 B-B' 라인을 따른 단면도이다. 도 1 및 도 2와 동일한 참조번호는 동일한 부분을 나타낸다.3 is a plan view showing a structure of a flexible register 101 according to another embodiment of the present invention, and FIG. 4 is a line BB′ of the ultra-thin flexible register 101 according to another embodiment of the present invention shown in FIG. It is a cross-sectional view along. The same reference numerals as in FIGS. 1 and 2 denote the same parts.

도 3 및 도 4를 참조하면, 본 발명의 다른 실시예에 따른 플렉서블 레지스터(101)는 소정 두께와 길이를 갖는 도전층(10)과, 상기 도전층(10)을 둘러싸도록 배치된 플렉서블 절연층(12)과, 상기 도전층(10)의 양단에서 상기 플렉서블 절연층(12)을 관통하여 상기 도전층(10)에 접속되도록 배치된 전극(14), 및 상기 플렉서블 절연층(12)과 전극(14) 사이에 배치된 배리어층(16)을 포함한다.3 and 4, a flexible resistor 101 according to another embodiment of the present invention includes a conductive layer 10 having a predetermined thickness and length, and a flexible insulating layer disposed to surround the conductive layer 10. (12), an electrode 14 disposed to penetrate the flexible insulating layer 12 at both ends of the conductive layer 10 to be connected to the conductive layer 10, and the flexible insulating layer 12 and an electrode (14) It includes a barrier layer (16) disposed between.

상기 도전층(10)은 저항층으로 사용가능한 물질, 예를 들어 구리(Cu)-망간(Mn)-니켈(Ni) 합금, 구리(Cu)-니켈(Ni) 합금, 니켈(Ni)-크롬(Cr) 합금, 또는 철(Fe)-크롬(Cr)-알루미늄(Al) 합금을 포함할 수 있다. 상기 도전층(10)은 일 예로서, 화학기상증착(CVD), 원자층 증착(ALD) 또는 스퍼터링(Sputtering) 법을 이용하여 형성된 도전층일 수 있다.The conductive layer 10 is a material usable as a resistive layer, for example, copper (Cu)-manganese (Mn)-nickel (Ni) alloy, copper (Cu)-nickel (Ni) alloy, nickel (Ni)-chromium (Cr) alloy, or iron (Fe)-chromium (Cr)-aluminum (Al) alloy may be included. The conductive layer 10 may be, for example, a conductive layer formed using a chemical vapor deposition (CVD), atomic layer deposition (ALD), or sputtering method.

상기 플렉서블 절연층(12)은 구부러질 수 있는 유연성있는 절연 물질로서, 예를 들어 열경화성 수지 또는 열가소성 수지로 형성될 수 있다. 상기 플렉서블 절연층(12)은, 예를 들어, 폴리이미드(polyimide), 폴리카보네이트(plycarbonate), 폴리아크릴레이트(polyacylate), 폴리에테르이미드(polyether imide), 폴리에테르술폰(polyehtersulfone), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate) 및 폴리에틸렌 나프탈레이트(polyethylene naphthalate) 중 적어도 어느 하나의 물질로 이루어질 수 있다. 상기 플렉서블 절연층(12)은 유연함을 특징으로 한다. 특히 폴리이미드(PI)는 녹는점이 600℃ 정도로 높기 때문에 열적 안정성을 확보할 수 있으며 전기도금이 가능하여 캐패시터 제작에 사용되기에 적합하다.The flexible insulating layer 12 is a flexible insulating material that can be bent, and may be formed of, for example, a thermosetting resin or a thermoplastic resin. The flexible insulating layer 12 is, for example, polyimide, polycarbonate, polyacylate, polyether imide, polyehtersulfone, polyethylene terephthalate It may be made of at least one of (polyethyleneterephthalate) and polyethylene naphthalate. The flexible insulating layer 12 is characterized by being flexible. In particular, since polyimide (PI) has a high melting point of about 600°C, thermal stability can be secured and electroplating is possible, making it suitable for use in capacitor manufacturing.

상기 전극(14)은 솔더 범프(solder bump) 형태일 수 있으며, 반도체 공정에 응용 가능한 모든 전극 물질로 이루어질 수 있다. 상기 전극(14)은 예를 들어, 금속, 전도성 금속 질화물, 전도성 금속 산화물 등을 포함할 수 있다. 상기 전극(14)은 예를 들어, 금(Au), 백금(Pt), 구리(Cu), 알루미늄(Al), 은(Ag), 루테늄(Ru), 티타늄(Ti), 이리듐(Ir), 텅스텐(W), 질화티타늄(TiN), 질화탄탈륨(TaN), 루테늄 산화물(RuO2) 등을 포함할 수 있다. 상기 전극(14)은 일 예로서, 화학기상증착(CVD), 원자층 증착(ALD) 또는 스퍼터링(Sputtering) 법을 이용하여 형성된 전극일 수 있다.The electrode 14 may be in the form of a solder bump, and may be made of any electrode material applicable to a semiconductor process. The electrode 14 may include, for example, a metal, a conductive metal nitride, a conductive metal oxide, or the like. The electrode 14 is, for example, gold (Au), platinum (Pt), copper (Cu), aluminum (Al), silver (Ag), ruthenium (Ru), titanium (Ti), iridium (Ir), It may include tungsten (W), titanium nitride (TiN), tantalum nitride (TaN), ruthenium oxide (RuO 2 ), and the like. As an example, the electrode 14 may be an electrode formed using a chemical vapor deposition (CVD), atomic layer deposition (ALD), or sputtering method.

상기 플렉서블 절연층(12)과 전극(14) 사이에 배치된 배리어층(16)은 상기 전극(14) 형성 시 전극(14) 내의 금속 이온, 산소 또는 수분이 플렉서블 절연층(12)으로 확산됨으로써 플렉서블 절연층(12)이 오염되는 것을 방지하는 등의 배리어층 역할을 한다. 상기 배리어층(16)은 도전층(10)과 전극(14) 사이의 전류를 통하면서 확산방지가능한 물질로서, 예를 들어, 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 루테늄(Ru), 텅스텐 질화물(WN), 티타늄질화물(TiN), 탄탈륨질화물(TaN), 이리듐 산화물, 루테늄 산화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 또는 이들의 조합을 포함할 수 있다. 상기 배리어층(16)은 일 예로서, 화학기상증착(CVD), 원자층 증착(ALD) 또는 스퍼터링(Sputtering) 법을 이용하여 형성된 배리어층일 수 있다.The barrier layer 16 disposed between the flexible insulating layer 12 and the electrode 14 is formed by diffusion of metal ions, oxygen, or moisture in the electrode 14 to the flexible insulating layer 12 when the electrode 14 is formed. It serves as a barrier layer, such as preventing the flexible insulating layer 12 from being contaminated. The barrier layer 16 is a material capable of preventing diffusion while passing a current between the conductive layer 10 and the electrode 14, for example, titanium (Ti), tantalum (Ta), tungsten (W), ruthenium ( Ru), tungsten nitride (WN), titanium nitride (TiN), tantalum nitride (TaN), iridium oxide, ruthenium oxide, tungsten carbide, titanium carbide, tungsten silicide, titanium silicide, tantalum silicide, or a combination thereof. have. The barrier layer 16 may be, for example, a barrier layer formed using a chemical vapor deposition (CVD), atomic layer deposition (ALD), or sputtering method.

본 발명의 일 실시예에서, 상기 플렉서블 레지스터(101)는 동작전류가 1 암페어(A)를 초과하는 고전류용 회로에 사용되는 레지스터일 수 있으며, 상기 전극(16)을 포함하는 전체 두께는 대략 150 ∼ 400㎛ 정도일 수 있다.In one embodiment of the present invention, the flexible resistor 101 may be a resistor used in a high current circuit having an operating current exceeding 1 amp (A), and the total thickness including the electrode 16 is approximately 150 It may be about ~ 400㎛.

도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 플렉서블 레지스터의 제조방법을 설명하기 위하여 도시한 단면도들이다. 도 5a 내지 도 5d는 도 1 및 도 2에 도시된 플렉서블 레지스터에 대한 일 구현 방법일 수 있으며, 도 1 및 도 2와 동일한 참조번호는 동일한 부분을 나타낸다.5A to 5D are cross-sectional views illustrating a method of manufacturing a flexible resistor according to an embodiment of the present invention. 5A to 5D may be an implementation method for the flexible register shown in FIGS. 1 and 2, and the same reference numerals as in FIGS. 1 and 2 denote the same parts.

도 5a를 참조하면, 기판(1) 상에 하부 절연층(2)을 형성한다. 상기 기판(1)은 예를 들어 실리콘(Si), 갈륨비소(GaAs) 등의 반도체기판일 수 있지만, 반드시 이에 한정되는 것은 아니고, 반도체 공정이 가능한, 글래스(glass), 세라믹(ceramic), 폴리머(polymer), 또는 금속(metal) 재질의 기판 일 수도 있다.Referring to FIG. 5A, a lower insulating layer 2 is formed on a substrate 1. The substrate 1 may be, for example, a semiconductor substrate such as silicon (Si) or gallium arsenide (GaAs), but is not limited thereto, and a semiconductor process is possible, such as glass, ceramic, or polymer. It may be a substrate made of (polymer) or metal.

상기 하부 절연층(2)은 고내열성, 고굴곡성을 가진 플렉서블 절연성 필름, 예를 들어 열경화성 수지 또는 열가소성 수지로 형성할 수 있다. 상기 하부 절연층(2)은 예를 들어, 폴리이미드(polyimide), 폴리카보네이트(plycarbonate), 폴리아크릴레이트(polyacylate), 폴리에테르이미드(polyether imide), 폴리에테르술폰(polyehtersulfone), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate) 및 폴리에틸렌 나프탈레이트(polyethylene naphthalate) 중 적어도 어느 하나의 물질로 형성할 수 있다.The lower insulating layer 2 may be formed of a flexible insulating film having high heat resistance and high flexibility, for example, a thermosetting resin or a thermoplastic resin. The lower insulating layer 2 is, for example, polyimide, polycarbonate, polyacylate, polyether imide, polyethersulfone, polyethylene terephthalate ( polyethyleneterephthalate) and polyethylene naphthalate.

다음에, 상기 하부 절연층(2) 상에 레지스터용 도전층(10)을 형성한다. 상기 레지스터용 도전층(10)은 레지스터로 적용가능한 물질, 예를 들어 구리(Cu)-망간(Mn)-니켈(Ni) 합금, 구리(Cu)-니켈(Ni) 합금, 니켈(Ni)-크롬(Cr) 합금, 또는 철(Fe)-크롬(Cr)-알루미늄(Al) 합금을 포함할 수 있다. 상기 레지스터용 도전층(10)은 일 예로서, 화학기상증착(CVD), 원자층 증착(ALD) 또는 스퍼터링(Sputtering) 법을 이용하여 상기 물질 중 어느 하나를 적층한 후, 반도체 공정에서 주로 사용되는 적절한 패터닝 방법, 예를 들어 건식 식각 또는 습식 식각 방법으로 패터닝하여 형성할 수 있다.Next, a resist conductive layer 10 is formed on the lower insulating layer 2. The resist conductive layer 10 is a material applicable as a resist, for example, copper (Cu)-manganese (Mn)-nickel (Ni) alloy, copper (Cu)-nickel (Ni) alloy, nickel (Ni)- It may include a chromium (Cr) alloy, or an iron (Fe)-chromium (Cr)-aluminum (Al) alloy. The resist conductive layer 10 is mainly used in a semiconductor process after stacking any one of the above materials using a chemical vapor deposition (CVD), atomic layer deposition (ALD) or sputtering method as an example. It can be formed by patterning by an appropriate patterning method, for example, dry etching or wet etching.

도 5b를 참조하면, 레지스터용 도전층(10)이 형성된 기판(1)의 결과물 상에, 상기 레지스터용 도전층(10) 및 하부 절연층(2)을 덮는 상부 절연층(11)을 형성한다. 상기 상부 절연층(11)은 하부 절연층(2)과 마찬가지로 고내열성, 고굴곡성을 가진 플렉서블 절연성 필름, 예를 들어 열경화성 수지 또는 열가소성 수지로 형성될 수 있다. 상기 상부 절연층(11)은 예를 들어, 폴리이미드(polyimide), 폴리카보네이트(plycarbonate), 폴리아크릴레이트(polyacylate), 폴리에테르이미드(polyether imide), 폴리에테르술폰(polyehtersulfone), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate) 및 폴리에틸렌 나프탈레이트(polyethylene naphthalate) 중 적어도 어느 하나의 물질로 형성할 수 있다.5B, an upper insulating layer 11 covering the resist conductive layer 10 and the lower insulating layer 2 is formed on the result of the substrate 1 on which the resist conductive layer 10 is formed. . Like the lower insulating layer 2, the upper insulating layer 11 may be formed of a flexible insulating film having high heat resistance and high flexibility, for example, a thermosetting resin or a thermoplastic resin. The upper insulating layer 11 is, for example, polyimide, polycarbonate, polyacylate, polyether imide, polyethersulfone, polyethylene terephthalate ( polyethyleneterephthalate) and polyethylene naphthalate.

다음에, 상기 상부 절연층(11)을 패터닝하여 전극이 형성될 영역의 도전층(10)을 노출시키는 개구부를 형성한 다음, 개구부를 채우면서 도전층(10)과 전기적으로 연결되는 전극(14)을 형성한다. 상기 전극(14)은, 예를 들어 개구부가 형성된 기판의 결과물 상에 금속, 전도성 금속 질화물, 전도성 금속 산화물 등의 전극물질을 공지의 스퍼터링법, 원자층 증착법, 증발법, 화학기상증착법, 전자빔 증착법 등을 적용하여 형성한 다음 패터닝하여 형성할 수 있다. 상기 전극물질은 예를 들어, 금(Au), 백금(Pt), 구리(Cu), 알루미늄(Al), 은(Ag), 루테늄(Ru), 티타늄(Ti), 이리듐(Ir), 텅스텐(W), 질화티타늄(TiN), 질화탄탈륨(TaN), 루테늄 산화물(RuO2) 등을 포함할 수 있다.Next, the upper insulating layer 11 is patterned to form an opening exposing the conductive layer 10 in the region where the electrode is to be formed, and then an electrode 14 electrically connected to the conductive layer 10 while filling the opening. ) To form. The electrode 14 is, for example, a known sputtering method, an atomic layer deposition method, an evaporation method, a chemical vapor deposition method, an electron beam deposition method, on the resultant of a substrate having an opening formed thereon. It can be formed by applying such as, and then patterning. The electrode material is, for example, gold (Au), platinum (Pt), copper (Cu), aluminum (Al), silver (Ag), ruthenium (Ru), titanium (Ti), iridium (Ir), tungsten ( W), titanium nitride (TiN), tantalum nitride (TaN), ruthenium oxide (RuO 2 ), and the like.

이로써, 기판(1) 상에 도전층(10)과, 도전층을 둘러싸는 플렉서블 절연층(2, 11) 및 전극(14)으로 이루어진 레지스터 구조물이 형성된다. 다음에는, 레지스터 구조물로부터 기판(1)을 제거하여 플렉서블 레지스터를 완성하는 공정이 이루어진다.As a result, a resist structure including the conductive layer 10, the flexible insulating layers 2 and 11 surrounding the conductive layer, and the electrode 14 is formed on the substrate 1. Next, a process of completing the flexible resistor by removing the substrate 1 from the resistor structure is performed.

도 5c를 참조하면, 상기 레지스터 구조물로부터 기판(1)을 제거하기 위하여, 레지스터 구조물을 일시적으로 지지하기 위한 캐리어 기판(20)을 준비한다. 캐리어 기판(20)은 자외선을 통과시킬 수 있는 투명 기판일 수 있다. 바람직한 일 실시예에서, 상기 캐리어 기판(20)은 유리(glass) 기판일 수 있다.Referring to FIG. 5C, in order to remove the substrate 1 from the resistor structure, a carrier substrate 20 for temporarily supporting the resistor structure is prepared. The carrier substrate 20 may be a transparent substrate capable of passing ultraviolet rays. In a preferred embodiment, the carrier substrate 20 may be a glass substrate.

상기 캐리어 기판(20) 상에, 레지스터 구조물을 접착시키기 위한 접착층(22)을 형성한다. 상기 접착층(22)은 자외선(UV) 감응성 물질, 예를 들어 UV 감응형 에폭시(NOA 60, Norland)를 사용하여 캐리어 기판(20)의 표면에 마이크로컨택 프린팅(micro-contact printing) 방법을 사용하여 형성할 수 있다. 마이크로 컨택 프린팅 방법은 캐리어 기판(20)의 표면에 마이크로피펫을 사용하여 일정량의 에폭시를 떨어뜨린 후 힘을 가하면서 자외선 램프(UV-lamp)(365 nm)를 이용하여 패턴을 형성하는 방법이다. On the carrier substrate 20, an adhesive layer 22 for bonding the resist structure is formed. The adhesive layer 22 is made of an ultraviolet (UV) sensitive material, for example, a UV sensitive epoxy (NOA 60, Norland) on the surface of the carrier substrate 20 by using a micro-contact printing method. Can be formed. The micro-contact printing method is a method of forming a pattern using a UV-lamp (365 nm) while applying a force after dropping a certain amount of epoxy on the surface of the carrier substrate 20 using a micropipette.

또는, 상기 접착층(22)은 자외선 감응형 접착 테이프일 수 있다. 자외선 감응형 접착 데이프는 평소에는 종래의 양면 접착 테이프와 동일한 열적 특성과 접착성을 가지다가, 자외선의 영향을 받게되면 접착성을 잃어버려 쉽게 분리되는 특징을 가진다. 자외선 감응 접착 테이프는 폴리이미드 기본층과 그 상하부면에 형성된 자외선 감응 접착층을 포함하며, 일면은 캐리어 기판(20)에 부착되고 다른 일면은 다른 장치 또는 기구에 접착될 부분으로, 노출되어 있다. 자외선 감응 접착 테이프의 일면은 캐리어 기판(20)에 부착되는데, 종래의 양면 접착 테이프와 달리 별도의 열 압착 공정을 필요로 하지 않는다.Alternatively, the adhesive layer 22 may be an ultraviolet-sensitive adhesive tape. The UV-sensitive adhesive tape usually has the same thermal properties and adhesiveness as the conventional double-sided adhesive tape, but loses its adhesiveness when it is affected by UV rays and is easily separated. The ultraviolet-sensitive adhesive tape includes a polyimide base layer and an ultraviolet-sensitive adhesive layer formed on upper and lower surfaces thereof, and one surface is attached to the carrier substrate 20 and the other surface is exposed as a portion to be adhered to other devices or devices. One side of the UV-sensitive adhesive tape is attached to the carrier substrate 20, but unlike a conventional double-sided adhesive tape, a separate thermal compression process is not required.

다음에, 상기 자외선 감응성 접착층(22) 상에 도 5b의 단계에서 형성된 레지스터 구조물을 부착하는데, 도시된 바와 같이 전극(14)이 하부로 향하고 기판(1)이 상부로 향하도록 하여 자외선 감응성 접착층(22)에 부착한다.Next, on the UV-sensitive adhesive layer 22, the resist structure formed in the step of FIG. 5B is attached. As shown, the electrode 14 faces downward and the substrate 1 faces upward, so that the UV-sensitive adhesive layer ( 22).

도 5d를 참조하면, 노출된 기판(도 5c의 1)을 결과물로부터 제거한다. 실리콘기판의 경우, 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 실시하여 실리콘기판의 대부분의 두께를 결과물로부터 제거한 다음, 실리콘 식각제, 예를 들어 수산화칼륨(KOH) 또는 TMAH(Tetramethyl ammonium hydroxide)를 사용한 습식 식각 방식으로 나머지 실리콘기판을 제거할 수 있다.Referring to FIG. 5D, the exposed substrate (1 in FIG. 5C) is removed from the result. In the case of a silicon substrate, a chemical mechanical polishing (CMP) process is performed to remove most of the thickness of the silicon substrate from the resultant, and then a silicon etchant such as potassium hydroxide (KOH) or TMAH (Tetramethyl ammonium hydroxide) The remaining silicon substrate can be removed by a wet etching method using.

이어서, 상기 캐리어 기판(20)의 후면으로부터 자외선을 조사한다. 자외선은 투명한 캐리어 기판(20)을 통과하여 캐리어 기판(20)의 상면, 그리고 캐리어 기판(20)과 전극(14) 사이의 자외선 감응성 접착층(22)에 조사된다. 자외선 감응성 에폭시 또는 자외선 감응성 접착 테이프에 자외선이 조사되면, 자외선 감응성 에폭시 또는 접착층의 성질이 변하게 되어 원래 가지고 있던 접착성을 잃어버리게 된다. 따라서, 자외선 감응성 접착층은 캐리어 기판(20) 뿐만 아니라 전극층(14)으로부터도 쉽게 분리가 되어, 최종적으로 도 1 및 도 2에 도시된 초박형 플렉서블 레지스터(100)가 완성된다.Subsequently, ultraviolet rays are irradiated from the rear surface of the carrier substrate 20. The ultraviolet rays pass through the transparent carrier substrate 20 and are irradiated to the upper surface of the carrier substrate 20 and the ultraviolet-sensitive adhesive layer 22 between the carrier substrate 20 and the electrode 14. When ultraviolet rays are irradiated to the ultraviolet-sensitive epoxy or ultraviolet-sensitive adhesive tape, the properties of the ultraviolet-sensitive epoxy or adhesive layer are changed and the original adhesiveness is lost. Accordingly, the ultraviolet-sensitive adhesive layer is easily separated from not only the carrier substrate 20 but also the electrode layer 14, and finally, the ultra-thin flexible resistor 100 shown in FIGS. 1 and 2 is completed.

도 6은 본 발명의 다른 실시예에 따른 초박형 플렉서블 레지스터의 제조방법을 설명하기 위하여 도시한 단면도이다. 도 6은 도 1 및 도 2에 도시된 플렉서블 레지스터(100)에 대한 다른 구현 방법일 수 있으며, 도 1 및 도 2와 동일한 참조번호는 동일한 부분을 나타낸다.6 is a cross-sectional view illustrating a method of manufacturing an ultra-thin flexible resistor according to another embodiment of the present invention. 6 may be another implementation method for the flexible register 100 illustrated in FIGS. 1 and 2, and the same reference numerals as in FIGS. 1 and 2 denote the same parts.

도 6을 참조하면, 레지스터 구조물을 형성하기 위한 토대가 되는 기판(20)으로 자외선이 투과할 수 있는 투명한 글래스(glass) 기판을 사용할 경우, 기판(20) 상에 자외선 감응성 접착층(22)을 먼저 형성한 후에 하부 절연층(2), 도전층(10), 상부 절연층(11) 및 전극(14)을 도 5a 및 도 5b에 도시된 것과 같은 방법으로 형성한다. 상기 자외선 감응성 접착층(22)은 도 5c를 참조하여 설명한 바와 같이, 예를 들어 UV 감응형 에폭시(NOA 60, Norland)를 사용하여 기판(1a)의 표면에 마이크로컨택 프린팅(micro-contact printing) 방법으로 형성할 수 있다. 또는, 폴리이미드 기본층과 그 상, 하부면에 형성된 자외선 감응 접착층을 포함하는 자외선 감응성 접착 테이프로 형성할 수 있다.Referring to FIG. 6, when a transparent glass substrate capable of transmitting ultraviolet rays is used as the substrate 20 that is the basis for forming the resist structure, the ultraviolet-sensitive adhesive layer 22 is first formed on the substrate 20. After formation, the lower insulating layer 2, the conductive layer 10, the upper insulating layer 11, and the electrode 14 are formed in the same manner as shown in Figs. 5A and 5B. The UV-sensitive adhesive layer 22 is a micro-contact printing method on the surface of the substrate 1a using, for example, a UV-sensitive epoxy (NOA 60, Norland) as described with reference to FIG. 5C. It can be formed by Alternatively, it may be formed of an ultraviolet-sensitive adhesive tape including a polyimide base layer and an ultraviolet-sensitive adhesive layer formed on the upper and lower surfaces thereof.

다음에, 도시된 바와 같이 기판(1a)의 후면으로부터 자외선을 조사하면, 자외선은 투명한 기판(1a)을 통과하여 기판(1a)과 하부 절연층(2) 사이의 자외선 감응성 접착층(22)에 조사된다. 자외선 감응성 에폭시 또는 자외선 감응성 접착 테이프에 자외선이 조사되면, 자외선 감응성 에폭시 또는 접착층의 성질이 변하게 되어 원래 가지고 있던 접착성을 잃어버리게 된다. 따라서, 상기 자외선 감응성 접착층은 기판(1a) 뿐만 아니라 하부 절연층(2)으로부터도 쉽게 분리가 되어, 최종적으로 도 2에 도시된 초박형 플렉서블 레지스터(100)가 완성된다.Next, as shown, when ultraviolet rays are irradiated from the rear surface of the substrate 1a, the ultraviolet rays pass through the transparent substrate 1a and are irradiated to the ultraviolet sensitive adhesive layer 22 between the substrate 1a and the lower insulating layer 2 do. When ultraviolet rays are irradiated to the ultraviolet-sensitive epoxy or ultraviolet-sensitive adhesive tape, the properties of the ultraviolet-sensitive epoxy or adhesive layer are changed and the original adhesiveness is lost. Accordingly, the ultraviolet-sensitive adhesive layer is easily separated from not only the substrate 1a but also the lower insulating layer 2, and finally, the ultra-thin flexible resistor 100 shown in FIG. 2 is completed.

이와 같이, 레지스터 구조물을 형성하기 위한 토대가 되는 기판(1a)으로, 자외선이 투과할 수 있는 투명한 글래스(glass) 기판을 사용할 경우, 별도의 캐리어 기판을 준비하고 반도체기판을 제거하는 공정을 생략할 수 있어 공정을 단순화할 수 있다.In this way, when a transparent glass substrate capable of transmitting ultraviolet rays is used as the substrate 1a that is the basis for forming the resistor structure, a separate carrier substrate is prepared and the process of removing the semiconductor substrate is omitted. Can simplify the process.

도 7은 본 발명의 일 실시예에 따른 다층 플렉서블 캐패시터의 구조를 도시한 평면도이고, 도 8은 도 7에 도시된 본 발명의 일 실시예에 따른 다층 플렉서블 캐패시터의 C-C'선을 따른 단면도이고, 도 9는 도 8에 도시된 본 발명의 일 실시예에 따른 다층 플렉서블 캐패시터의 등가 회로도이다.7 is a plan view showing a structure of a multilayer flexible capacitor according to an embodiment of the present invention, and FIG. 8 is a cross-sectional view taken along line C-C′ of the multilayer flexible capacitor according to the embodiment of the present invention shown in FIG. 7. And FIG. 9 is an equivalent circuit diagram of a multilayer flexible capacitor according to an embodiment of the present invention shown in FIG. 8.

도 7 내지 도 9를 참조하면, 본 발명의 일 실시예에 따른 플렉서블 캐패시터(200)는 각각 소정의 두께와 길이를 가지며 적어도 한 층 이상의 제1 도전층(40) 및 제2 도전층(50)과, 상기 제1 도전층(40) 및 제2 도전층(50) 사이에 개재된 유전체층(60)과, 상기 제1 도전층(40) 및 제2 도전층(50) 사이의 공간에 배치된 절연층(70)과, 상기 절연층(70), 유전체층(60), 제1 도전층(40) 및 제2 도전층(50)을 관통하면서 상기 제1 도전층(40) 및 제2 도전층(50)과 전기적으로 접속된 관통전극(81, 82), 및 상기 관통전극과 접속된 금속 배선층(85, 86)을 포함한다.7 to 9, the flexible capacitor 200 according to an embodiment of the present invention each has a predetermined thickness and length, and at least one layer of the first conductive layer 40 and the second conductive layer 50 And, the dielectric layer 60 interposed between the first conductive layer 40 and the second conductive layer 50, and disposed in the space between the first conductive layer 40 and the second conductive layer 50 The first conductive layer 40 and the second conductive layer while passing through the insulating layer 70, the insulating layer 70, the dielectric layer 60, the first conductive layer 40, and the second conductive layer 50 50 and through electrodes 81 and 82 electrically connected to the through electrodes, and metal wiring layers 85 and 86 connected to the through electrodes.

상기 제1 도전층(40) 및 제2 도전층(50)은 반도체 공정에 응용가능한 모든 도전 재료로 이루어질 수 있다. 이러한 도전 재료로는, 금(Au), 백금(Pt), 구리(Cu), 알루미늄(Al), 은(Ag), 루테늄(Ru), 티타늄(Ti), 이리듐(Ir), 텅스텐(W) 등의 금속, 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN), 텅스텐나이트라이드(WN) 등의 전도성 금속 질화물, 이리듐산화물, 루테늄 산화물(RuO2) 등의 전도성 금속 산화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드 또는 이들의 조합 또는 합금을 포함할 수 있다. 상기 제1 도전층(40)과 제2 도전층(50)은 서로 동일한 물질로 이루어질 수도 있고, 또는 서로 다른 물질로 이루어질 수도 있다.The first conductive layer 40 and the second conductive layer 50 may be made of any conductive material applicable to a semiconductor process. Such conductive materials include gold (Au), platinum (Pt), copper (Cu), aluminum (Al), silver (Ag), ruthenium (Ru), titanium (Ti), iridium (Ir), and tungsten (W). Metals such as titanium nitride (TiN), conductive metal nitrides such as tantalum nitride (TaN), tungsten nitride (WN), conductive metal oxides such as iridium oxide and ruthenium oxide (RuO 2 ), tungsten carbide, titanium carbide , Tungsten silicide, titanium silicide, tantalum silicide, or a combination or alloy thereof. The first conductive layer 40 and the second conductive layer 50 may be made of the same material or different materials.

도면에서는, 도시 및 설명의 편의를 위하여 제1 도전층(40) 및 제2 도전층(50)이 각각 세 층의 도전 재료층으로 구성된 예를 도시하였으나, 상기 도전 재료층의 개수는 구현하고자 하는 캐패시터의 용량에 따라 달라질 수 있다.In the drawings, for convenience of illustration and description, an example in which the first conductive layer 40 and the second conductive layer 50 are each composed of three conductive material layers is shown, but the number of conductive material layers is intended to be implemented. It may vary depending on the capacity of the capacitor.

상기 제1 도전층(40)과 제2 도전층(50)은 관통전극(81, 82)과 접속되는 단부를 제외하고는 유전층(60)을 개재하여 서로 교대로 적층되어 있으며, 양측 단부에서는 서로 중첩되지 않는다. 즉, 제1 전극(81) 측에서는 유전체층(60) 및 절연층(70)에 의해 서로 절연되는 세 층의 제1 도전층 패턴(41, 42, 43)을 포함하는 제1 도전층(40)이 배치되고, 제2 전극(82) 측에서는 유전체층(60) 및 절연층(70)에 의해 서로 절연되는 세 층의 제2 도전층 패턴(51, 52, 53)을 포함하는 제2 도전층(50)이 배치된다. 제1 도전층(40)은, 절연층(70), 유전체층(60) 및 제1 도전층 패턴(41, 42, 43)을 관통하도록 배치된 제1 관통전극(81)과 전기적으로 접속되고, 제2 도전층(50)은, 절연층(70), 유전체층(60) 및 제2 도전층 패턴(51, 52, 53)을 관통하도록 배치된 제2 관통전극(82)과 전기적으로 접속된다.The first conductive layer 40 and the second conductive layer 50 are alternately stacked with each other through the dielectric layer 60 except for the ends connected to the through electrodes 81 and 82, and are stacked alternately at both ends. Do not overlap. That is, on the side of the first electrode 81, the first conductive layer 40 including the three first conductive layer patterns 41, 42, and 43 insulated from each other by the dielectric layer 60 and the insulating layer 70 is formed. The second conductive layer 50 is disposed and includes three second conductive layer patterns 51, 52, 53 that are insulated from each other by the dielectric layer 60 and the insulating layer 70 on the side of the second electrode 82 Is placed. The first conductive layer 40 is electrically connected to the insulating layer 70, the dielectric layer 60, and the first through electrode 81 disposed to penetrate the first conductive layer patterns 41, 42, and 43, The second conductive layer 50 is electrically connected to the insulating layer 70, the dielectric layer 60, and the second through electrode 82 disposed to penetrate the second conductive layer patterns 51, 52, and 53.

상기 유전체층(60)은 반도체 공정에서 널리 사용되는, 유전율이 큰(high-k) 물질로 이루어질 수 있다. 상기 유전율이 큰 물질은, 예를 들어, BaTiO3, PZT, Al2O3, Ta2O3, HfO2 등을 포함할 수 있다.The dielectric layer 60 may be made of a material having a high dielectric constant (high-k), which is widely used in a semiconductor process. The material having a high dielectric constant may include, for example, BaTiO 3 , PZT, Al 2 O 3 , Ta 2 O 3 , HfO 2 , and the like.

상기 절연층(70)은 양단부에서 제1 도전층(40) 또는 제2 도전층(50)과 유전체층(60) 사이의 공간(gap)을 채우는 역할을 한다. 일 실시예에서, 상기 절연층(70)은 구부러질 수 있는 유연성있는 절연 물질로서, 예를 들어 열경화성 수지 또는 열가소성 수지를 포함할 수 있다. 상기 절연층(70)은 예를 들어, 폴리이미드(polyimide), 폴리카보네이트(plycarbonate), 폴리아크릴레이트(polyacylate), 폴리에테르이미드(polyether imide), 폴리에테르술폰(polyehtersulfone), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate) 및 폴리에틸렌 나프탈레이트(polyethylene naphthalate) 중 적어도 어느 하나를 포함할 수 있다.The insulating layer 70 serves to fill a gap between the first conductive layer 40 or the second conductive layer 50 and the dielectric layer 60 at both ends. In one embodiment, the insulating layer 70 is a flexible insulating material that can be bent, and may include, for example, a thermosetting resin or a thermoplastic resin. The insulating layer 70 is, for example, polyimide, polycarbonate, polyacylate, polyether imide, polyehtersulfone, polyethylene terephthalate (polyethyleneterephthalate). ) And polyethylene naphthalate.

상기 관통전극(81, 82)을 구성하는 물질로는, 반도체 공정에 응용 가능한 모든 전극 물질이 가능한데, 예를 들어, 금속, 전도성 금속 질화물, 전도성 금속 산화물 등을 포함할 수 있다. 상기 관통전극(81, 82)은 예를 들어, 금(Au), 백금(Pt), 구리(Cu), 알루미늄(Al), 은(Ag), 루테늄(Ru), 티타늄(Ti), 이리듐(Ir), 텅스텐(W), 질화티타늄(TiN), 질화탄탈륨(TaN), 루테늄 산화물(RuO2) 등을 포함할 수 있다.As the material constituting the through electrodes 81 and 82, any electrode material applicable to a semiconductor process may be used, and may include, for example, a metal, a conductive metal nitride, a conductive metal oxide, and the like. The through electrodes 81 and 82 are, for example, gold (Au), platinum (Pt), copper (Cu), aluminum (Al), silver (Ag), ruthenium (Ru), titanium (Ti), and iridium ( Ir), tungsten (W), titanium nitride (TiN), tantalum nitride (TaN), ruthenium oxide (RuO 2 ), and the like.

금속 배선층(85, 86)은 관통전극(81, 82)을 외부 회로와 전기적으로 접속시키기 위한 것으로, 반도체 공정에 응용 가능한 모든 전극 물질이 가능한데, 예를 들어, 금속, 전도성 금속 질화물, 전도성 금속 산화물 등을 포함할 수 있다. The metal wiring layers 85 and 86 are for electrically connecting the through electrodes 81 and 82 to an external circuit, and any electrode material applicable to a semiconductor process is possible. For example, metal, conductive metal nitride, conductive metal oxide And the like.

상기 제1 및 제2 도전층(40, 50)과 유전체층(60)은 도 9의 등가회로에 도시된 바와 같이, 다층 금속-유전체-금속 구조의 MIM 캐패시터를 구성할 수 있다. 도 9를 참조하면, 다섯 개의 MIM 캐패시터가 병렬로 연결된 구조를 나타내고 있다. 도면에는 다섯개의 캐패시터가 병렬로 연결된 구조를 예시하고 있지만, 이는 일 예일뿐, 구현하고자 하는 캐패시터의 용량에 따라 상기 캐패시터의 수가 결정될 수 있다. 본 발명에 따르면, 캐패시터를 구성하는 얇은 다층의 도전층 사이를 플렉서블 절연층으로 매립하여 절연하는 구조로 이루어져 대용량 플렉서블 캐패시터를 구현할 수 있으며, 모바일 또는 웨어러블 기기 등의 플렉서블한 수동 소자를 필요로 하는 전자기기에 유효하게 활용가능하다.The first and second conductive layers 40 and 50 and the dielectric layer 60 may constitute a multilayer metal-dielectric-metal MIM capacitor as shown in the equivalent circuit of FIG. 9. Referring to FIG. 9, a structure in which five MIM capacitors are connected in parallel is shown. Although the drawing illustrates a structure in which five capacitors are connected in parallel, this is only an example, and the number of capacitors may be determined according to the capacity of the capacitor to be implemented. According to the present invention, it is possible to implement a large-capacity flexible capacitor by insulating by filling between thin multi-layer conductive layers constituting a capacitor with a flexible insulating layer, and an electronic device that requires a flexible passive element such as a mobile or wearable device. It can be effectively used in devices.

도 10a 내지 도 10d는 본 발명의 일 실시예에 따른 플렉서블 캐패시터의 제조방법을 설명하기 위하여 도시한 단면도들이다. 도 10a 내지 도 10d는 도 7 및 도 8에 도시된 플렉서블 캐패시터에 대한 일 구현 방법일 수 있으며, 도 7 및 도 8과 동일한 참조번호는 동일한 부분을 나타낸다.10A to 10D are cross-sectional views illustrating a method of manufacturing a flexible capacitor according to an embodiment of the present invention. 10A to 10D may be an implementation method for the flexible capacitor illustrated in FIGS. 7 and 8, and the same reference numerals as in FIGS. 7 and 8 denote the same parts.

도 10a를 참조하면, 기판(30) 상에 절연층(70)을 형성한다. 상기 기판(30)은 예를 들어 실리콘(Si), 갈륨비소(GaAs) 등의 반도체 기판일 수 있지만, 반드시 이에 한정되는 것은 아니고 반도체 공정이 가능한, 글래스(glass), 세라믹(ceramic), 폴리머(polymer), 또는 금속(metal) 재질의 기판일 수도 있다.Referring to FIG. 10A, an insulating layer 70 is formed on the substrate 30. The substrate 30 may be, for example, a semiconductor substrate such as silicon (Si) or gallium arsenide (GaAs), but is not limited thereto, and a semiconductor process is possible, such as glass, ceramic, or polymer ( polymer), or a metal substrate.

상기 절연층(70)은 고내열성, 고굴곡성을 가진 플렉서블 절연성 필름으로, 예를 들어 열경화성 수지 또는 열가소성 수지로 형성할 수 있다. 바람직한 실시예에서, 상기 절연층(70)은 예를 들어, 폴리이미드(polyimide), 폴리카보네이트(plycarbonate), 폴리아크릴레이트(polyacylate), 폴리에테르이미드(polyether imide), 폴리에테르술폰(polyehtersulfone), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate) 및 폴리에틸렌 나프탈레이트(polyethylene naphthalate) 중 적어도 어느 하나의 물질로 형성할 수 있다.The insulating layer 70 is a flexible insulating film having high heat resistance and high flexibility, and may be formed of, for example, a thermosetting resin or a thermoplastic resin. In a preferred embodiment, the insulating layer 70 is, for example, polyimide, polycarbonate, polyacylate, polyether imide, polyethersulfone, It may be formed of at least one of polyethylene terephthalate and polyethylene naphthalate.

다음에, 상기 절연층(70) 상에 도전재료를 증착한 후, 사진식각 공정을 사용하여 도 7에 도시된 평면도의 제1 도전층(도 7의 40)의 레이아웃으로 패터닝함으로써 제1 도전층 패턴(41)을 형성한다. 제1 도전층 패턴(41)을 형성하기 위한 패터닝 공정은 건식식각, 습식식각 등의 잘 알려진 식각 방법으로 진행될 수 있다. 상기 제1 도전층 패턴(41)은 반도체 공정에 응용가능하며 캐패시터의 전극층으로 사용가능한 모든 물질, 예를 들어 금속, 전도성 금속 질화물, 전도성 금속 산화물 등을 공지의 적층 방법, 예를 들어 스퍼터링법, 원자층 증착법, 증발법, 화학기상증착법, 전자빔 증착법 등을 적용하여 형성할 수 있다. 상기 제1 도전층 패턴(41)을 형성하기 위한 상기 도전재료는, 예를 들어, 금(Au), 백금(Pt), 구리(Cu), 알루미늄(Al), 은(Ag), 루테늄(Ru), 티타늄(Ti), 이리듐(Ir), 텅스텐(W), 질화티타늄(TiN), 질화탄탈륨(TaN), 루테늄 산화물(RuO2) 등을 포함할 수 있다.Next, after depositing a conductive material on the insulating layer 70, the first conductive layer is patterned in a layout of the first conductive layer (40 in Fig. 7) of the plan view shown in Fig. 7 using a photolithography process. A pattern 41 is formed. The patterning process for forming the first conductive layer pattern 41 may be performed by a well-known etching method such as dry etching or wet etching. The first conductive layer pattern 41 is applicable to a semiconductor process, and all materials that can be used as an electrode layer of a capacitor, for example, a metal, a conductive metal nitride, a conductive metal oxide, etc., are used in a known lamination method, for example, a sputtering method, It can be formed by applying an atomic layer deposition method, an evaporation method, a chemical vapor deposition method, an electron beam deposition method, and the like. The conductive material for forming the first conductive layer pattern 41 is, for example, gold (Au), platinum (Pt), copper (Cu), aluminum (Al), silver (Ag), ruthenium (Ru). ), titanium (Ti), iridium (Ir), tungsten (W), titanium nitride (TiN), tantalum nitride (TaN), ruthenium oxide (RuO 2 ), and the like.

도 10b를 참조하면, 제1 도전층 패턴(41)이 형성된 기판(30)의 결과물 상에, 상기 제1 도전층 패턴(41)을 덮는 유전체층(61)을 형성한다. 상기 유전체층(61)은 반도체 공정에서 널리 사용되는, 유전율이 큰(high-k) 물질을, 예를 들어 원자층 증착(ALD) 방식으로 형성할 수 있다. 상기 유전율이 큰 물질로는, 예를 들어, BaTiO3, PZT, Al2O3, Ta2O3, HfO2 등이 있다.Referring to FIG. 10B, a dielectric layer 61 covering the first conductive layer pattern 41 is formed on the result of the substrate 30 on which the first conductive layer pattern 41 is formed. The dielectric layer 61 may be formed of a material having a high dielectric constant (high-k) that is widely used in a semiconductor process, for example, by an atomic layer deposition (ALD) method. Examples of the material having a high dielectric constant include BaTiO 3 , PZT, Al 2 O 3 , Ta 2 O 3 , and HfO 2 .

다음에, 유전체층(61)이 형성된 기판의 결과물 상에, 제1 도전층 패턴(41) 및 유전체층(61)에 의해 발생된 굴곡진 표면을 평탄화하고 후속 단계에서 적층되는 제2 도전층 패턴과의 갭필(gap-fill)을 위한 절연층(70)을 형성한다. 상기 절연층(70)은 제1 도전층 패턴(41) 하부의 절연층(70)과 마찬가지로 고내열성, 고굴곡성을 가진 플렉서블 절연성 필름, 예를 들어 열경화성 수지 또는 열가소성 수지로 형성될 수 있다. 바람직한 실시예에서, 상기 절연층(70)은 예를 들어, 폴리이미드(polyimide), 폴리카보네이트(plycarbonate), 폴리아크릴레이트(polyacylate), 폴리에테르이미드(polyether imide), 폴리에테르술폰(polyehtersulfone), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate) 및 폴리에틸렌 나프탈레이트(polyethylene naphthalate) 중 적어도 어느 하나의 물질로 형성할 수 있다. 일 실시예에서, 상기 절연층(70)은 유전층(61)이 형성된 기판의 결과물 상에 상기한 플렉서블 절연성 필름 중 어느 하나, 예를 들어 폴리이미드(PI) 필름을 전면에 코팅한 다음, 제1 도전층 패턴(41)의 상부의 폴리이미드(PI) 필름을 제거한 후 경화시키는 방식으로 형성할 수 있다.Next, on the result of the substrate on which the dielectric layer 61 is formed, the first conductive layer pattern 41 and the curved surface generated by the dielectric layer 61 are planarized, and the second conductive layer pattern is stacked in a subsequent step. An insulating layer 70 for a gap-fill is formed. Like the insulating layer 70 under the first conductive layer pattern 41, the insulating layer 70 may be formed of a flexible insulating film having high heat resistance and high flexibility, for example, a thermosetting resin or a thermoplastic resin. In a preferred embodiment, the insulating layer 70 is, for example, polyimide, polycarbonate, polyacylate, polyether imide, polyethersulfone, It may be formed of at least one of polyethylene terephthalate and polyethylene naphthalate. In one embodiment, the insulating layer 70 is coated with any one of the above-described flexible insulating films, for example, a polyimide (PI) film, on the entire surface of the substrate on which the dielectric layer 61 is formed, and then the first The polyimide (PI) film on the conductive layer pattern 41 may be removed and then cured.

이어서, 절연층(70)이 형성된 기판의 결과물 상에 도전재료를 증착한 후, 사진식각 공정을 사용하여 도 7에 도시된 평면도의 제2 도전층(도 7의 50)의 레이아웃으로 패터닝함으로써 제2 도전층 패턴(51)을 형성한다. 제2 도전층 패턴(51)을 형성하기 위한 패터닝 공정은 건식식각, 습식식각 등의 잘 알려진 식각 방법으로 진행될 수 있다. 상기 제2 도전층 패턴(51)은 반도체 공정에 응용 가능하며 캐패시터의 전극층으로 사용가능한 모든 물질, 예를 들어 금속, 전도성 금속 질화물, 전도성 금속 산화물 등을 공지의 스퍼터링법, 원자층 증착법, 증발법, 화학기상증착법, 전자빔 증착법 등을 적용하여 형성할 수 있다. 상기 제2 도전층 패턴(51)을 형성하기 위한 도전재료는, 예를 들어, 금(Au), 백금(Pt), 구리(Cu), 알루미늄(Al), 은(Ag), 루테늄(Ru), 티타늄(Ti), 이리듐(Ir), 텅스텐(W), 질화티타늄(TiN), 질화탄탈륨(TaN), 루테늄 산화물(RuO2) 등을 포함할 수 있다. 상기 제1 도전층 패턴(41)과 제2 도전층 패턴(51)은 동일한 물질로 형성하거나, 또는 서로 다른 물질로 형성할 수 있다.Subsequently, after depositing a conductive material on the resulting substrate on which the insulating layer 70 is formed, patterning is performed in a layout of the second conductive layer (50 in FIG. 7) of the plan view shown in FIG. 7 using a photolithography process. Two conductive layer patterns 51 are formed. The patterning process for forming the second conductive layer pattern 51 may be performed by a well-known etching method such as dry etching or wet etching. The second conductive layer pattern 51 can be applied to a semiconductor process, and all materials that can be used as an electrode layer of a capacitor, for example, metal, conductive metal nitride, conductive metal oxide, etc., are used in a known sputtering method, an atomic layer deposition method, an evaporation method. , Chemical vapor deposition method, electron beam deposition method, etc. can be applied. The conductive material for forming the second conductive layer pattern 51 is, for example, gold (Au), platinum (Pt), copper (Cu), aluminum (Al), silver (Ag), and ruthenium (Ru). , Titanium (Ti), iridium (Ir), tungsten (W), titanium nitride (TiN), tantalum nitride (TaN), ruthenium oxide (RuO 2 ), and the like. The first conductive layer pattern 41 and the second conductive layer pattern 51 may be formed of the same material or different materials.

제1 도전층 패턴(41)과 제2 도전층 패턴(51)은 중심부에서 유전체층(61)을 사이에 두고 서로 중첩되어 도전층-유전체층-도전층으로 이루어지는 캐패시터를 구성하게 된다.The first conductive layer pattern 41 and the second conductive layer pattern 51 are overlapped with each other at the center with the dielectric layer 61 interposed therebetween to form a capacitor composed of a conductive layer-dielectric layer-conductive layer.

도 10c를 참조하면, 제2 도전층 패턴(51)이 형성된 기판의 결과물 상에, 유전체층, 층간절연 및 갭필을 위한 절연층, 도전층 패턴을 형성하기 위한 공정을 진행하여 유전체층(62, 63, 64, 65), 절연층(70), 제1 도전층 패턴(42, 43) 및 제2 도전층 패턴(52, 53)을 형성한다. 그리하여, 도시된 바와 같이, 제1 도전층 패턴(42, 42, 43)-유전체층(61, 62, 63, 64, 65)-제2 도전층 패턴(51, 52, 53)으로 구성되며, 플렉서블 절연층(70)에 의해 서로 분리되는 캐패시터 구조가 형성된다.Referring to FIG. 10C, a process for forming a dielectric layer, an insulating layer for interlayer insulation and a gap fill, and a conductive layer pattern on the resultant of the substrate on which the second conductive layer pattern 51 is formed is performed. 64 and 65, the insulating layer 70, the first conductive layer patterns 42 and 43, and the second conductive layer patterns 52 and 53 are formed. Thus, as shown, consisting of a first conductive layer pattern (42, 42, 43)-dielectric layers (61, 62, 63, 64, 65)-second conductive layer patterns (51, 52, 53), flexible Capacitor structures separated from each other by the insulating layer 70 are formed.

본 실시예에서는, 도시 및 설명의 편의를 위하여 각각 상호 교번하여 적층된 세 층의 제1 도전층 패턴(41, 42, 43) 및 제2 도전층 패턴(51, 52, 53)과, 그 사이에 개재된 유전체층(61, 62, 63, 64, 65)을 형성하는 과정을 설명하였으나, 제1 도전층 패턴, 제2 도전층 패턴 및 유전체층의 개수는 요구되는 캐패시터의 정전 용량에 따라 결정될 수 있으며, 본 실시예에 한정되지 않는다.In this embodiment, for convenience of illustration and description, three layers of first conductive layer patterns 41, 42, and 43 and the second conductive layer patterns 51, 52, and 53 are alternately stacked, respectively, and therebetween. The process of forming the dielectric layers 61, 62, 63, 64, and 65 interposed therein has been described, but the number of the first conductive layer pattern, the second conductive layer pattern, and the dielectric layer may be determined according to the required capacitance of the capacitor. , It is not limited to this embodiment.

도 10d를 참조하면, 상기 제1 도전층 패턴들(41, 42, 43) 사이, 그리고 제2 도전층 패턴들(51, 52, 53) 사이를 서로 전기적으로 연결하는 전극(81, 82)을 형성한다. 구체적으로, 제1 도전층 패턴들(41, 42, 43) 사이를 전기적으로 연결하는 제1 전극(81), 그리고 제2 도전층 패턴들(51, 52, 53) 사이를 서로 전기적으로 연결하는 제2 전극(82)을 형성한다. 상기 제1 전극(81) 및 제2 전극(82)은 반도체 공정에서 널리 사용되고 있는, 적층된 반도체 구조물을 수직으로 관통하는 비아홀(via hole)을 형성하고 그 내부를 전극 물질로 매립하여 전극을 형성하는 관통 실리콘 비아(Through Silicon Via) 기술을 적용하여 형성할 수 있다.Referring to FIG. 10D, electrodes 81 and 82 electrically connecting between the first conductive layer patterns 41, 42 and 43 and between the second conductive layer patterns 51, 52 and 53 are provided. To form. Specifically, the first electrode 81 electrically connecting the first conductive layer patterns 41, 42, and 43, and the second conductive layer patterns 51, 52, 53, which are electrically connected to each other. The second electrode 82 is formed. The first electrode 81 and the second electrode 82 form an electrode by forming a via hole vertically penetrating the stacked semiconductor structure, which is widely used in a semiconductor process, and filling the inside with an electrode material. It can be formed by applying a through silicon via technology.

일 실시예에서, 최상부 절연층(70) 상에 관통 전극이 형성될 영역을 한정하는 마스크 패턴, 예를 들어 포토레지스트 패턴을 형성한다. 이 마스크 패턴을 식각 마스크로 이용하여, 노출된 영역의 절연층(70), 제1 도전층 패턴들(41, 42, 43), 유전체층(61, 62, 63, 64, 65) 및 제2 도전층 패턴들(51, 52, 53)을 각각 식각하여 제1 전극(81)이 형성될 제1 비아홀과 제2 전극(82)이 형성될 제2 비아홀을 형성한다. 상기 제1 및 제2 비아홀을 형성하기 위하여 이방성 식각 공정 또는 레이저 드릴링(laser drilling) 기술을 이용할 수 있다. 상기 제1 및 제2 비아홀의 폭 및 깊이는 필요에 따라 다양한 치수로 형성될 수 있다.In one embodiment, a mask pattern, for example, a photoresist pattern, is formed on the uppermost insulating layer 70 to define a region in which the through electrode is to be formed. Using this mask pattern as an etching mask, the insulating layer 70, the first conductive layer patterns 41, 42, 43, the dielectric layers 61, 62, 63, 64, 65, and the second conductive layer in the exposed area The layer patterns 51, 52, and 53 are respectively etched to form a first via hole in which the first electrode 81 is to be formed and a second via hole in which the second electrode 82 is to be formed. In order to form the first and second via holes, an anisotropic etching process or a laser drilling technique may be used. Widths and depths of the first and second via holes may be formed in various dimensions as necessary.

비아홀이 형성된 후, 상기 마스크 패턴을 제거하고, 제1 및 제2 비아홀을 전극용 도전재료로 매립하여 제1 도전층 패턴들(41, 42, 43)과 전기적으로 접속하는 제1 전극(81)과, 제2 도전층 패턴들(51, 52, 53)과 전기적으로 접속하는 제2 전극(82)을 형성한다.After the via hole is formed, the first electrode 81 is electrically connected to the first conductive layer patterns 41, 42, 43 by removing the mask pattern and filling the first and second via holes with an electrode conductive material And, a second electrode 82 electrically connected to the second conductive layer patterns 51, 52, and 53 is formed.

상기 비아홀을 도전재료로 매립하기 전에, 상기 제1 및 제2 비아홀의 내면에, 비교적 낮은 배선 저항을 가지는 도전층으로 이루어진 도전성 배리어층(도시되지 않음)을 형성할 수 있다. 예를 들면, 상기 도전성 배리어층은 텅스텐(W), 텅스텐질화물(WN), 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 및 루테늄(Ru) 중에서 선택되는 적어도 하나를 포함하는 단일막 또는 다중막으로 형성할 수 있다. 상기 도전성 배리어층은 비아홀의 내면을 대략 균일한 두께로 덮도록 형성될 수 있는데, 이를 위하여 원자층증착법(ALD) 또는 화학기상증착법(CVD)을 이용할 수 있다.Before filling the via hole with a conductive material, a conductive barrier layer (not shown) made of a conductive layer having a relatively low wiring resistance may be formed on the inner surfaces of the first and second via holes. For example, the conductive barrier layer is selected from tungsten (W), tungsten nitride (WN), titanium (Ti), titanium nitride (TiN), tantalum (Ta), tantalum nitride (TaN), and ruthenium (Ru). It may be formed as a single layer or multiple layers including at least one. The conductive barrier layer may be formed to cover the inner surface of the via hole with an approximately uniform thickness, and for this, an atomic layer deposition method (ALD) or a chemical vapor deposition method (CVD) may be used.

상기 제1 전극(81)과 제2 전극(82)은, 예를 들어 전기도금(electoplating) 공정으로 형성할 수 있다. 구체적으로, 먼저, 상기 도전성 배리어층(도시되지 않음)의 표면에 금속 시드층(seed layer, 도시되지 않음)을 형성한 후, 전기도금 공정에 의해 상기 금속 시드층으로부터 금속막을 성장시켜 상기 제1 및 제2 비아홀을 각각 채우는 제1 전극(81) 및 제2 전극(82)을 형성한다.The first electrode 81 and the second electrode 82 may be formed by, for example, an electroplating process. Specifically, first, a metal seed layer (not shown) is formed on the surface of the conductive barrier layer (not shown), and then a metal film is grown from the metal seed layer by an electroplating process. And a first electrode 81 and a second electrode 82 respectively filling the second via hole.

상기 금속 시드층(도시되지 않음)은 구리(Cu), 구리(Cu) 합금, 코발트(Co), 니켈(Ni), 루테늄(Ru), 코발트(Co)/구리(Cu), 또는 루테늄(Ru)/구리(Cu)로 형성할 수 있다. 상기 금속 시드층을 형성하기 위하여 물리기상증착(PVD) 공정을 이용할 수 있다. 상기 제1 전극(81) 및 제2 전극(82)의 주 재료는 구리(Cu) 또는 텅스텐(W)으로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 전극(81) 및 제2 전극(82)은 구리(Cu), CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW 등의 구리 합금, 텅스텐(W), 또는 텅스텐 합금으로 형성할 수 있으나, 이에 제한되는 것은 아니다.The metal seed layer (not shown) is copper (Cu), copper (Cu) alloy, cobalt (Co), nickel (Ni), ruthenium (Ru), cobalt (Co) / copper (Cu), or ruthenium (Ru ) / Can be formed of copper (Cu). In order to form the metal seed layer, a physical vapor deposition (PVD) process may be used. The main material of the first electrode 81 and the second electrode 82 may be made of copper (Cu) or tungsten (W). In some embodiments, the first electrode 81 and the second electrode 82 are copper alloys such as copper (Cu), CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, and CuW, tungsten (W) , Or a tungsten alloy, but is not limited thereto.

다음에, 상기 제1 전극(81) 및 제2 전극(82)과 접속되는 금속 배선층(85, 86)을 형성한다. 상기 금속 배선층(85, 86)은 배선금속층 증착 및 사진식각 공정을 차례로 수행하여 형성할 수 있다. 그리하여, 도시된 바와 같이, 제1 도전층 패턴(41, 42, 43), 유전체층(61, 62, 63, 64, 65), 및 제2 도전층 패턴(51, 52, 53)으로 이루어진 복수층의 캐패시터가 제1 전극(81) 및 제2 전극(82) 사이에 병렬로 접속된 구조가 형성된다. 다음에는, 캐패시터 구조물로부터 기판(30)을 제거하여 플렉서블 캐패시터를 완성하는 공정이 이루어진다.Next, metal wiring layers 85 and 86 connected to the first electrode 81 and the second electrode 82 are formed. The metal wiring layers 85 and 86 may be formed by sequentially performing a wiring metal layer deposition and photolithography process. Thus, as shown, a plurality of layers consisting of the first conductive layer patterns 41, 42, 43, the dielectric layers 61, 62, 63, 64, 65, and the second conductive layer patterns 51, 52, 53 A structure in which a capacitor of is connected in parallel between the first electrode 81 and the second electrode 82 is formed. Next, a process of completing the flexible capacitor by removing the substrate 30 from the capacitor structure is performed.

도 10e를 참조하면, 상기 캐패시터 구조물을 일시적으로 지지하기 위한 캐리어 기판(90)을 준비한다. 캐리어 기판(90)은 자외선을 통과시킬 수 있도록 투명 기판일 수 있다. 바람직한 일 실시예에서, 상기 캐리어 기판(90)은 유리(glass) 기판일 수 있다.Referring to FIG. 10E, a carrier substrate 90 for temporarily supporting the capacitor structure is prepared. The carrier substrate 90 may be a transparent substrate to allow ultraviolet rays to pass therethrough. In a preferred embodiment, the carrier substrate 90 may be a glass substrate.

상기 캐리어 기판(90) 상에, 레지스터 구조물을 접착시키기 위한 접착층(92)을 형성한다. 상기 접착층(92)은 자외선(UV) 감응성 물질, 예를 들어 UV 감응형 에폭시(NOA 60, Norland)를 사용하여 캐리어 기판(90)의 표면에 마이크로컨택 프린팅(micro-contact printing) 방법을 사용하여 형성할 수 있다. 마이크로 컨택 프린팅 방법은 캐리어 기판(90) 표면에 마이크로피펫을 사용하여 일정량의 에폭시를 떨어뜨린 후 힘을 가하면서 자외선 램프(UV-lamp)(365 nm)를 이용하여 패턴을 형성하는 방법이다. On the carrier substrate 90, an adhesive layer 92 for bonding the resist structure is formed. The adhesive layer 92 is made of an ultraviolet (UV) sensitive material, for example, a UV sensitive epoxy (NOA 60, Norland) on the surface of the carrier substrate 90 by using a micro-contact printing method. Can be formed. The micro contact printing method is a method of forming a pattern using a UV-lamp (365 nm) while applying a force after dropping a certain amount of epoxy on the surface of the carrier substrate 90 using a micropipette.

또는, 상기 접착층(92)은 자외선 감응형 접착 테이프일 수 있다. 자외선 감응 접착 데이프는 평소에는 종래의 양면 접착 테이프와 동일한 열적 특성과 접착성을 가지다가, 자외선의 영향을 받게되면 접착성을 잃어버려 쉽게 분리되는 특징을 가진다. 자외선 감응 접착 테이프는 폴리이미드 기본층과 그 상하부면에 형성된 자외선 감응 접착층을 포함하며, 일면은 캐리어 기판(90)에 부착되고 다른 일면은 다른 장치 또는 기구에 접착될 부분으로, 노출되어 있다. 자외선 감응 접착 테이프의 일면은 캐리어 기판(90)에 부착되는데, 종래의 양면 접착 테이프와 달리 별도의 열 압착 공정을 필요로 하지 않는다.Alternatively, the adhesive layer 92 may be an ultraviolet-sensitive adhesive tape. The UV-sensitive adhesive tape usually has the same thermal properties and adhesiveness as the conventional double-sided adhesive tape, but loses its adhesiveness when it is affected by UV rays and is easily separated. The ultraviolet-sensitive adhesive tape includes a polyimide base layer and an ultraviolet-sensitive adhesive layer formed on the upper and lower surfaces thereof, and one surface is attached to the carrier substrate 90 and the other surface is exposed as a portion to be adhered to other devices or devices. One side of the UV-sensitive adhesive tape is attached to the carrier substrate 90, and unlike a conventional double-sided adhesive tape, a separate thermal compression process is not required.

다음에, 상기 자외선 감응성 접착층(92) 상에 도 10d에서 형성된 캐패시터 구조물을 부착하는데, 도시된 바와 같이 금속 배선층(85, 86)이 하부로 향하도록 하여 자외선 감응성 접착층(92)에 부착한다.Next, the capacitor structure formed in FIG. 10D is attached on the UV-sensitive adhesive layer 92. As shown, the metal wiring layers 85 and 86 are attached to the UV-sensitive adhesive layer 92 with the metal wiring layers 85 and 86 facing downward.

도 10f를 참조하면, 노출된 기판(도 10e의 30)을 결과물로부터 제거한다. 실리콘(Si) 기판의 경우, 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 실시하여 실리콘(Si) 기판의 대부분의 두께를 결과물로부터 제거한 다음, 실리콘 식각제, 예를 들어 수산화칼륨(KOH) 또는 TMAH(Tetramethyl ammonium hydroxide)를 사용한 습식 식각 방식으로 나머지 실리콘기판을 제거할 수 있다.Referring to FIG. 10F, the exposed substrate (30 in FIG. 10E) is removed from the result. In the case of a silicon (Si) substrate, a chemical mechanical polishing (CMP) process is performed to remove most of the thickness of the silicon (Si) substrate from the resultant, and then a silicon etchant such as potassium hydroxide (KOH) or The remaining silicon substrate can be removed by wet etching using TMAH (tetramethyl ammonium hydroxide).

이어서, 상기 캐리어 기판(90)의 후면으로부터 자외선을 조사한다. 자외선은 투명한 캐리어 기판(90)을 통과하여 캐리어 기판(90)의 상면, 그리고 캐리어 기판(90)과 금속 배선층(85, 86) 사이의 자외선 감응성 접착층(92)에 조사된다. 자외선 감응성 에폭시 또는 자외선 감응성 접착 테이프에 자외선이 조사되면, 자외선 감응성 에폭시 또는 접착층의 성질이 변하게 되어 원래 가지고 있던 접착성을 잃어버리게 된다. 따라서, 자외선 감응성 접착층은 캐리어 기판(90) 뿐만 아니라 금속 배선층(85, 86)으로부터도 쉽게 분리가 되어, 최종적으로 도 8에 도시된 초박형 플렉서블 캐패시터가 완성된다.Subsequently, ultraviolet rays are irradiated from the rear surface of the carrier substrate 90. The ultraviolet rays pass through the transparent carrier substrate 90 and are irradiated to the upper surface of the carrier substrate 90 and the ultraviolet-sensitive adhesive layer 92 between the carrier substrate 90 and the metal wiring layers 85 and 86. When ultraviolet rays are irradiated to the ultraviolet-sensitive epoxy or ultraviolet-sensitive adhesive tape, the properties of the ultraviolet-sensitive epoxy or adhesive layer are changed and the original adhesiveness is lost. Accordingly, the ultraviolet-sensitive adhesive layer is easily separated from not only the carrier substrate 90 but also the metal wiring layers 85 and 86, and finally, the ultra-thin flexible capacitor shown in FIG. 8 is completed.

본 발명의 일 실시예에 따른 플렉서블 캐패시터의 제조방법에 따르면, 반도체 제조공정을 사용하여 다층 플렉서블 캐패시터를 형성함으로써, 대용량 구현이 가능하고 높은 신뢰성을 확보할 수 있으며, 초박형으로 플렉서블한 캐패시터를 구현할 수 있다. 따라서, 모바일 또는 웨어러블 기기 등의 플렉서블한 수동 소자를 필요로 하는 전자기기에 우효하게 활용가능하다.According to the method of manufacturing a flexible capacitor according to an embodiment of the present invention, by forming a multilayer flexible capacitor using a semiconductor manufacturing process, a large capacity can be implemented, high reliability can be secured, and an ultra-thin flexible capacitor can be implemented. have. Therefore, it can be effectively utilized in electronic devices that require flexible passive elements such as mobile or wearable devices.

도 11은 본 발명의 다른 실시예에 따른 플렉서블 캐패시터의 제조방법을 설명하기 위하여 도시한 단면도이다.11 is a cross-sectional view illustrating a method of manufacturing a flexible capacitor according to another embodiment of the present invention.

도 11을 참조하면, 다층의 캐패시터 구조물을 형성하기 위한 토대가 되는 기판(90)으로, 자외선이 투과할 수 있는 투명한 글래스(glass) 기판을 사용할 경우, 기판(90) 상에 자외선 감응성 접착층(92)을 먼저 형성한 후에 절연층(70), 제1 도전층 패턴(41, 42, 43), 유전체층(61, 62, 63), 제2 도전층 패턴(51, 52, 53) 및 제1 및 제2 전극(81, 82)을 도 10a 내지 도 10d을 참조하여 설명한 것과 같은 방법으로 형성한다. 상기 자외선 감응성 접착층(92)은 도 10e를 참조하여 설명한 바와 같이, 예를 들어 UV 감응형 에폭시(NOA 60, Norland)를 사용하여 기판(90)의 표면에 마이크로컨택 프린팅(micro-contact printing) 방법으로 형성할 수 있다. 또는, 폴리이미드 기본층과 그 상, 하부면에 형성된 자외선 감응 접착층을 포함하는 자외선 감응성 접착 테이프로 형성할 수 있다.Referring to FIG. 11, when a transparent glass substrate capable of transmitting ultraviolet rays is used as a substrate 90 that is a basis for forming a multilayer capacitor structure, an ultraviolet-sensitive adhesive layer 92 on the substrate 90 is used. ) After first forming the insulating layer 70, the first conductive layer patterns 41, 42, 43, the dielectric layers 61, 62, 63, the second conductive layer patterns 51, 52, 53, and the first and The second electrodes 81 and 82 are formed in the same manner as described with reference to FIGS. 10A to 10D. The UV-sensitive adhesive layer 92 is a micro-contact printing method on the surface of the substrate 90 using, for example, a UV-sensitive epoxy (NOA 60, Norland) as described with reference to FIG. 10E. It can be formed by Alternatively, it may be formed of an ultraviolet-sensitive adhesive tape including a polyimide base layer and an ultraviolet-sensitive adhesive layer formed on the upper and lower surfaces thereof.

다음에, 기판(90)의 후면으로부터 자외선을 조사하면, 자외선은 투명한 기판(90)을 통과하여 기판(90)과 절연층(70) 사이의 자외선 감응성 접착층(92)에 조사된다. 자외선 감응성 에폭시 또는 자외선 감응성 접착 테이프에 자외선이 조사되면, 자외선 감응성 에폭시 또는 접착층의 성질이 변하게 되어 원래 가지고 있던 접착성을 잃어버리게 된다. 따라서, 상기 자외선 감응성 접착층은 기판(90) 뿐만 아니라 절연층(70)으로부터도 쉽게 분리가 되어, 최종적으로 도 8에 도시된 초박형 플렉서블 캐패시터가 완성된다.Next, when ultraviolet rays are irradiated from the rear surface of the substrate 90, the ultraviolet rays pass through the transparent substrate 90 and are irradiated to the ultraviolet sensitive adhesive layer 92 between the substrate 90 and the insulating layer 70. When ultraviolet rays are irradiated to the ultraviolet-sensitive epoxy or ultraviolet-sensitive adhesive tape, the properties of the ultraviolet-sensitive epoxy or adhesive layer are changed and the original adhesiveness is lost. Accordingly, the ultraviolet-sensitive adhesive layer is easily separated from not only the substrate 90 but also the insulating layer 70, and finally, the ultra-thin flexible capacitor shown in FIG. 8 is completed.

이와 같이, 캐패시터 구조물을 형성하기 위한 토대가 되는 기판(90)으로, 자외선이 투과할 수 있는 투명한 글래스(glass) 기판을 사용할 경우, 별도의 캐리어 기판을 준비하고 반도체기판을 제거하는 공정을 생략할 수 있어 공정을 단순화할 수 있다.In this way, when a transparent glass substrate capable of transmitting ultraviolet rays is used as the substrate 90 that is the basis for forming the capacitor structure, a separate carrier substrate is prepared and the process of removing the semiconductor substrate is omitted. Can simplify the process.

상술한 바와 같이, 본 발명에 따르면 반도체 제조 공정을 이용하여 얇은 도전층, 유전체층, 및 플렉서블 절연층을 포함하는 레지스터 또는 캐패시터 등의 전기 소자를 구현함으로써 정전용량 또는 저항값을 쉽게 구현할 수 있고, 초박형 및 플렉서블한 전기 소자를 용이하게 제작 가능하다.As described above, according to the present invention, capacitance or resistance value can be easily implemented by implementing electrical elements such as resistors or capacitors including a thin conductive layer, a dielectric layer, and a flexible insulating layer using a semiconductor manufacturing process. And it is possible to easily manufacture a flexible electric device.

이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 당업자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 이러한 변경과 변형이 본 발명의 범위를 벗어나지 않는 한 본 발명에 속한다고 할 수 있다. 따라서 본 발명의 권리범위는 이하에 기재되는 청구범위에 의해 판단되어야 할 것이다.In the above, the embodiments of the present invention have been described mainly, but various changes or modifications may be made at the level of those skilled in the art. These changes and modifications can be said to belong to the present invention as long as they do not depart from the scope of the present invention. Therefore, the scope of the present invention should be determined by the claims set forth below.

Claims (25)

소정의 두께와 길이를 갖는 도전층;
상기 도전층을 감싸는 플렉서블 절연층; 및
상기 도전층의 양단에서, 상기 도전층 상부의 플렉서블 절연층을 관통하여 상기 도전층에 접속되도록 배치된 전극을 포함하는,
플렉서블 레지스터.A conductive layer having a predetermined thickness and length;
A flexible insulating layer surrounding the conductive layer; And
At both ends of the conductive layer, including electrodes disposed to penetrate the flexible insulating layer above the conductive layer and to be connected to the conductive layer,
Flexible register. 제1항에 있어서,
상기 도전층은 구리(Cu)-망간(Mn)-니켈(Ni) 합금, 구리(Cu)-니켈(Ni) 합금, 니켈(Ni)-크롬(Cr) 합금, 또는 철(Fe)-크롬(Cr)-알루미늄(Al) 합금 중 적어도 어느 하나를 포함하는,
플렉서블 레지스터.The method of claim 1,
The conductive layer is a copper (Cu)-manganese (Mn)-nickel (Ni) alloy, a copper (Cu)-nickel (Ni) alloy, a nickel (Ni)-chromium (Cr) alloy, or iron (Fe)-chromium ( Including at least any one of Cr)-aluminum (Al) alloy,
Flexible register. 제1항에 있어서,
상기 플렉서블 절연층은 폴리이미드(polyimide), 폴리카보네이트(plycarbonate), 폴리아크릴레이트(polyacylate), 폴리에테르이미드(polyether imide), 폴리에테르술폰(polyehtersulfone), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate) 및 폴리에틸렌 나프탈레이트(polyethylene naphthalate) 중 적어도 어느 하나의 물질을 포함하는,
플렉서블 레지스터.The method of claim 1,
The flexible insulating layer includes polyimide, polycarbonate, polyacylate, polyether imide, polyehtersulfone, polyethylene terephthalate, and polyethylene naphthalate. polyethylene naphthalate) containing at least one material,
Flexible register. 제1항에 있어서,
상기 플렉서블 레지스터는 동작 전류가 1 암페어(A) 이하인 저전류용 회로에 사용되는 레지스터이고,
상기 전극을 포함하는 전체 두께는 10 ∼ 50㎛인,
플렉서블 레지스터.The method of claim 1,
The flexible resistor is a resistor used in a low current circuit having an operating current of 1 amp (A) or less,
The total thickness including the electrode is 10 to 50 μm,
Flexible register. 제1항에 있어서,
상기 전극은 솔더범프 형태일 수 있으며,
상기 솔더범프 하부에 개재된 배리어층을 더 포함하는,
플렉서블 레지스터.The method of claim 1,
The electrode may be in the form of a solder bump,
Further comprising a barrier layer interposed under the solder bump,
Flexible register. 제5항에 있어서,
상기 플렉서블 레지스터는 동작 전류가 1 암페어(A)를 초과하는 고전류용 회로에 사용되는 레지스터이고,
상기 전극을 포함하는 전체 두께는 150 ∼ 400㎛인,
플렉서블 레지스터.The method of claim 5,
The flexible resistor is a resistor used in a high current circuit having an operating current exceeding 1 amp (A),
The total thickness including the electrode is 150 to 400 μm,
Flexible register. 기판 상에 플렉서블 절연층을 형성하는 단계;
상기 플렉서블 절연층 상에, 소정의 두께 및 길이를 갖는 도전층 패턴을 형성하는 단계;
상기 도전층 패턴을 덮는 플렉서블 절연층을 형성하는 단계;
상기 도전층 패턴 양단의 플렉서블 절연층을 식각하여 상기 도전층 패턴을 노출하는 단계;
상기 도전층 패턴과 접속된 전극을 형성하여 플렉서블 레지스터 구조를 형성하는 단계; 및
상기 기판을 제거하는 단계를 포함하는,
플렉서블 레지스터의 제조방법.Forming a flexible insulating layer on the substrate;
Forming a conductive layer pattern having a predetermined thickness and length on the flexible insulating layer;
Forming a flexible insulating layer covering the conductive layer pattern;
Exposing the conductive layer pattern by etching the flexible insulating layer at both ends of the conductive layer pattern;
Forming an electrode connected to the conductive layer pattern to form a flexible resistor structure; And
Comprising the step of removing the substrate,
Method of manufacturing a flexible resistor. 제7항에 있어서,
상기 도전층 패턴은 구리(Cu)-망간(Mn)-니켈(Ni) 합금, 구리(Cu)-니켈(Ni) 합금, 니켈(Ni)-크롬(Cr) 합금, 또는 철(Fe)-크롬(Cr)-알루미늄(Al) 합금 중 적어도 어느 하나로 형성하는,
플렉서블 레지스터의 제조방법.The method of claim 7,
The conductive layer pattern is a copper (Cu)-manganese (Mn)-nickel (Ni) alloy, a copper (Cu)-nickel (Ni) alloy, a nickel (Ni)-chromium (Cr) alloy, or iron (Fe)-chromium (Cr)-formed by at least any one of aluminum (Al) alloy,
Method of manufacturing a flexible resistor. 제7항에 있어서,
상기 플렉서블 절연층은 폴리이미드(polyimide), 폴리카보네이트(plycarbonate), 폴리아크릴레이트(polyacylate), 폴리에테르이미드(polyether imide), 폴리에테르술폰(polyehtersulfone), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate) 및 폴리에틸렌 나프탈레이트(polyethylene naphthalate) 중 적어도 어느 하나의 물질로 형성하는,
플렉서블 레지스터의 제조방법.The method of claim 7,
The flexible insulating layer includes polyimide, polycarbonate, polyacylate, polyether imide, polyehtersulfone, polyethylene terephthalate, and polyethylene naphthalate. polyethylene naphthalate) formed of at least one material,
Method of manufacturing a flexible resistor. 제7항에 있어서,
상기 기판을 제거하는 단계는,
그 표면에 자외선 감응성 접착층이 형성된 투명한 캐리어 기판을 준비하는 단계;
상기 플렉서블 레지스터 구조가 형성된 상기 기판을, 상기 전극이 캐리어 기판을 향하도록 상기 접착층에 부착하는 단계;
상기 플렉서블 구조로부터 상기 기판을 제거하는 단계; 및
상기 캐리어 기판의 후면으로부터 자외선을 조사하여 상기 플렉서블 구조로부터 상기 캐리어 기판을 제거하는 단계를 포함하는,
플렉서블 레지스터의 제조방법.The method of claim 7,
The step of removing the substrate,
Preparing a transparent carrier substrate having an ultraviolet-sensitive adhesive layer formed thereon;
Attaching the substrate on which the flexible resistor structure is formed to the adhesive layer so that the electrode faces a carrier substrate;
Removing the substrate from the flexible structure; And
Including the step of removing the carrier substrate from the flexible structure by irradiating ultraviolet rays from the rear surface of the carrier substrate,
Method of manufacturing a flexible resistor. 제7항에 있어서,
상기 기판은 자외선을 투과시키는 투명 기판이고,
상기 기판 상에 플렉서블 절연층을 형성하는 단계 전에,
상기 기판 상에 자외선 감응성 접착층을 형성하는 단계를 더 포함하는,
플렉서블 레지스터의 제조방법.The method of claim 7,
The substrate is a transparent substrate that transmits ultraviolet rays,
Before the step of forming a flexible insulating layer on the substrate,
Further comprising the step of forming an ultraviolet-sensitive adhesive layer on the substrate,
Method of manufacturing a flexible resistor. 제10항 및 제11항 중의 적어도 어느 한 항에 있어서,
상기 자외선 감응성 접착층은 UV 감응형 에폭시를 사용하여 캐리어 기판의 표면에 마이크로컨택 프린팅(micro-contact printing) 방법을 사용하여 형성하거나,
폴리이미드 기본층과 그 상하부면에 형성된 자외선 감응 접착층을 포함하는 자외선 감응형 접착 테이프로 형성하는,
플렉서블 레지스터의 제조방법.The method according to any one of claims 10 and 11,
The UV-sensitive adhesive layer is formed using a micro-contact printing method on the surface of a carrier substrate using UV-sensitive epoxy, or
Formed from an ultraviolet-sensitive adhesive tape comprising a polyimide base layer and an ultraviolet-sensitive adhesive layer formed on the upper and lower surfaces thereof,
Method of manufacturing a flexible resistor. 소정의 두께와 길이를 가지고, 그 사이에 유전체층을 개재하여 상호 교번적으로 적층되나 양 단부에서는 서로 중첩되지 않도록 배치된, 적어도 한 층 이상의 제1 도전층 및 제2 도전층;
상기 제1 도전층 및 제2 도전층 사이에 개재된 유전체층;
상기 제1 도전층 및 제2 도전층 사이의 공간을 갭필하는 절연층;
상기 제1 도전층 및 제2 도전층의 양 단부에서, 상기 절연층 및 유전체층을 관통하여 상기 제1 도전층 및 제2 도전층과 각각 접속된 제1 관통 전극 및 제2 관통 전극을 포함하는,
플렉서블 캐패시터.At least one or more first conductive layers and second conductive layers having a predetermined thickness and length and alternately stacked with dielectric layers interposed therebetween, but disposed so as not to overlap each other at both ends;
A dielectric layer interposed between the first conductive layer and the second conductive layer;
An insulating layer gap-filling the space between the first conductive layer and the second conductive layer;
At both ends of the first conductive layer and the second conductive layer, including a first through electrode and a second through electrode penetrating through the insulating layer and the dielectric layer and connected to the first and second conductive layers, respectively,
Flexible capacitor. 제13항에 있어서,
상기 제1 도전층 및 제2 도전층은,
금(Au), 백금(Pt), 구리(Cu), 알루미늄(Al), 은(Ag), 루테늄(Ru), 티타늄(Ti), 이리듐(Ir), 텅스텐(W) 등의 금속, 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN), 텅스텐나이트라이드(WN) 등의 전도성 금속 질화물, 이리듐산화물, 루테늄 산화물(RuO2) 등의 전도성 금속 산화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드 또는 이들의 조합 또는 합금 중 적어도 어느 하나를 포함하는,
플렉서블 캐패시터.The method of claim 13,
The first conductive layer and the second conductive layer,
Metals such as gold (Au), platinum (Pt), copper (Cu), aluminum (Al), silver (Ag), ruthenium (Ru), titanium (Ti), iridium (Ir), tungsten (W), titanium nitride Conductive metal nitrides such as ride (TiN), tantalum nitride (TaN), and tungsten nitride (WN), conductive metal oxides such as iridium oxide and ruthenium oxide (RuO 2 ), tungsten carbide, titanium carbide, tungsten silicide, titanium silicide , Tantalum silicide, or a combination or alloy thereof, including at least any one of,
Flexible capacitor. 제13항에 있어서,
상기 플렉서블 절연층은 폴리이미드(polyimide), 폴리카보네이트(plycarbonate), 폴리아크릴레이트(polyacylate), 폴리에테르이미드(polyether imide), 폴리에테르술폰(polyehtersulfone), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate) 및 폴리에틸렌 나프탈레이트(polyethylene naphthalate) 중 적어도 어느 하나의 물질을 포함하는,
플렉서블 캐패시터.The method of claim 13,
The flexible insulating layer includes polyimide, polycarbonate, polyacylate, polyether imide, polyehtersulfone, polyethylene terephthalate, and polyethylene naphthalate. polyethylene naphthalate) containing at least one material,
Flexible capacitor. 제13항에 있어서,
상기 제1 관통 전극 및 제2 관통 전극은,
상기 제1 도전층 및 제2 도전층의 양 단부에서, 상기 절연층 및 유전체층을 관통하는 비아홀;
상기 비아홀을 채우도록 형성된 도전재료층; 및
상기 비아홀과 도전재료층 사이에 형성된 배리어층을 포함하는,
플렉서블 캐패시터.The method of claim 13,
The first through electrode and the second through electrode,
Via holes penetrating the insulating layer and the dielectric layer at both ends of the first conductive layer and the second conductive layer;
A conductive material layer formed to fill the via hole; And
Including a barrier layer formed between the via hole and the conductive material layer,
Flexible capacitor. 제16항에 있어서,
상기 제1 및 제2 관통 전극은,
금(Au), 백금(Pt), 구리(Cu), 알루미늄(Al), 은(Ag), 루테늄(Ru), 티타늄(Ti), 이리듐(Ir), 텅스텐(W), 질화티타늄(TiN), 질화탄탈륨(TaN), 및 루테늄 산화물(RuO2) 중의 적어도 어느 하나를 포함하는,
플렉서블 캐패시터.The method of claim 16,
The first and second through electrodes,
Gold (Au), platinum (Pt), copper (Cu), aluminum (Al), silver (Ag), ruthenium (Ru), titanium (Ti), iridium (Ir), tungsten (W), titanium nitride (TiN) , Containing at least one of tantalum nitride (TaN), and ruthenium oxide (RuO 2 ),
Flexible capacitor. 기판 상에 플렉서블 절연층을 형성하는 단계;
상기 플렉서블 절연층 상에, 소정의 두께와 길이를 가지고, 그 사이에 유전체층을 개재하여 상호 교번적으로 적층되나 양 단부에서는 서로 중첩되지 않도록 배치된, 적어도 한 층 이상의 제1 도전층 및 제2 도전층을 형성하는 단계;
상기 제1 및 제2 도전층을 덮는 플렉서블 절연층을 형성하는 단계;
상기 제1 및 제2 도전층 양단의 플렉서블 절연층, 유전체층 및 제1 및 제2 도전층을 식각하여 비아홀을 형성하는 단계;
상기 비아홀을 매립하여 상기 제1 및 도전과 각각 접속된 제1 및 제2 관통 전극을 형성하여 플렉서블 캐패시터 구조를 형성하는 단계; 및
상기 기판을 제거하는 단계를 포함하는,
플렉서블 캐패시터터의 제조방법.Forming a flexible insulating layer on the substrate;
At least one layer of a first conductive layer and a second conductive layer having a predetermined thickness and length on the flexible insulating layer and alternately stacked with a dielectric layer interposed therebetween but not overlapping each other at both ends Forming a layer;
Forming a flexible insulating layer covering the first and second conductive layers;
Forming a via hole by etching the flexible insulating layer, the dielectric layer, and the first and second conductive layers at both ends of the first and second conductive layers;
Filling in the via hole to form first and second through electrodes connected to the first and conductive, respectively, to form a flexible capacitor structure; And
Comprising the step of removing the substrate,
Method of manufacturing a flexible capacitor. 제18항에 있어서,
상기 제1 도전층 및 제2 도전층은,
금(Au), 백금(Pt), 구리(Cu), 알루미늄(Al), 은(Ag), 루테늄(Ru), 티타늄(Ti), 이리듐(Ir), 텅스텐(W) 등의 금속, 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN), 텅스텐나이트라이드(WN) 등의 전도성 금속 질화물, 이리듐산화물, 루테늄 산화물(RuO2) 등의 전도성 금속 산화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드 또는 이들의 조합 또는 합금 중 적어도 어느 하나를 포함하는,
플렉서블 캐패시터의 제조방법.The method of claim 18,
The first conductive layer and the second conductive layer,
Metals such as gold (Au), platinum (Pt), copper (Cu), aluminum (Al), silver (Ag), ruthenium (Ru), titanium (Ti), iridium (Ir), tungsten (W), titanium nitride Conductive metal nitrides such as ride (TiN), tantalum nitride (TaN), and tungsten nitride (WN), conductive metal oxides such as iridium oxide and ruthenium oxide (RuO 2 ), tungsten carbide, titanium carbide, tungsten silicide, titanium silicide , Tantalum silicide, or a combination or alloy thereof, including at least any one of,
A method of manufacturing a flexible capacitor. 제18항에 있어서,
상기 플렉서블 절연층은 폴리이미드(polyimide), 폴리카보네이트(plycarbonate), 폴리아크릴레이트(polyacylate), 폴리에테르이미드(polyether imide), 폴리에테르술폰(polyehtersulfone), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate) 및 폴리에틸렌 나프탈레이트(polyethylene naphthalate) 중 적어도 어느 하나의 물질을 포함하는,
플렉서블 캐패시터의 제조방법.The method of claim 18,
The flexible insulating layer includes polyimide, polycarbonate, polyacylate, polyether imide, polyehtersulfone, polyethylene terephthalate, and polyethylene naphthalate. polyethylene naphthalate) containing at least one material,
A method of manufacturing a flexible capacitor. 제18항에 있어서,
제1 및 제2 관통 전극을 형성하는 단계는,
상기 비아홀의 내벽에 배리어층을 형성하는 단계; 및
상기 비아홀을 도전재료층으로 매립하는 단계를 포함하는,
플렉서블 캐패시터의 제조방법.The method of claim 18,
Forming the first and second through electrodes,
Forming a barrier layer on the inner wall of the via hole; And
Including the step of filling the via hole with a conductive material layer,
A method of manufacturing a flexible capacitor. 제21항에 있어서,
상기 제1 및 제2 관통 전극은,
금(Au), 백금(Pt), 구리(Cu), 알루미늄(Al), 은(Ag), 루테늄(Ru), 티타늄(Ti), 이리듐(Ir), 텅스텐(W), 질화티타늄(TiN), 질화탄탈륨(TaN), 및 루테늄 산화물(RuO2) 중의 적어도 어느 하나를 포함하는,
플렉서블 캐패시터의 제조방법.The method of claim 21,
The first and second through electrodes,
Gold (Au), platinum (Pt), copper (Cu), aluminum (Al), silver (Ag), ruthenium (Ru), titanium (Ti), iridium (Ir), tungsten (W), titanium nitride (TiN) , Containing at least one of tantalum nitride (TaN), and ruthenium oxide (RuO 2 ),
A method of manufacturing a flexible capacitor. 제18항에 있어서,
상기 기판을 제거하는 단계는,
그 표면에 자외선 감응성 접착층이 형성된 투명한 캐리어 기판을 준비하는 단계;
상기 플렉서블 캐패시터 구조가 형성된 상기 기판을, 상기 제1 및 제2 관통 전극이 캐리어 기판을 향하도록 상기 접착층에 부착하는 단계;
상기 플렉서블 구조로부터 상기 기판을 제거하는 단계; 및
상기 캐리어 기판의 후면으로부터 자외선을 조사하여 상기 플렉서블 구조로부터 상기 캐리어 기판을 제거하는 단계를 포함하는,
플렉서블 캐패시터의 제조방법.The method of claim 18,
The step of removing the substrate,
Preparing a transparent carrier substrate having an ultraviolet-sensitive adhesive layer formed thereon;
Attaching the substrate on which the flexible capacitor structure is formed to the adhesive layer so that the first and second through electrodes face a carrier substrate;
Removing the substrate from the flexible structure; And
Including the step of removing the carrier substrate from the flexible structure by irradiating ultraviolet rays from the rear surface of the carrier substrate,
A method of manufacturing a flexible capacitor. 제18항에 있어서,
상기 기판은 자외선을 투과시키는 투명 기판이고,
상기 기판 상에 플렉서블 절연층을 형성하는 단계 전에,
상기 기판 상에 자외선 감응성 접착층을 형성하는 단계를 더 포함하는,
플렉서블 레지스터의 제조방법.The method of claim 18,
The substrate is a transparent substrate that transmits ultraviolet rays,
Before the step of forming a flexible insulating layer on the substrate,
Further comprising the step of forming an ultraviolet-sensitive adhesive layer on the substrate,
Method of manufacturing a flexible resistor. 제23항 및 제24항 중의
적어도 어느 한 항에 있어서,
상기 자외선 감응성 접착층은 UV 감응형 에폭시를 사용하여 캐리어 기판의 표면에 마이크로컨택 프린팅(micro-contact printing) 방법을 사용하여 형성하거나,
폴리이미드 기본층과 그 상하부면에 형성된 자외선 감응 접착층을 포함하는 자외선 감응형 접착 테이프로 형성하는,
플렉서블 캐패시터의 제조방법.Of paragraphs 23 and 24
The method of at least one of claims,
The UV-sensitive adhesive layer is formed using a micro-contact printing method on the surface of a carrier substrate using UV-sensitive epoxy, or
Formed from an ultraviolet-sensitive adhesive tape comprising a polyimide base layer and an ultraviolet-sensitive adhesive layer formed on the upper and lower surfaces thereof,
A method of manufacturing a flexible capacitor.
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