WO2019167456A1 - Thin-film capacitor and method of manufacturing same - Google Patents

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Abstract

Provided is a thin-film capacitor 10 in which an upper surface 22a of a lower electrode 22 and an upper surface 30a of a lower insulating layer 30 constitute the same plane. Accordingly, a lower surface 21b of a dielectric film 21 comprises a flat surface throughout the dielectric film 21. In other words, on the lower surface 21b of the dielectric film 21, a step that could cause stress concentration is not formed. Accordingly, in the thin-film capacitor 10, stress concentration in the dielectric film 21 is suppressed. Accordingly, in the thin-film capacitor 10, cracking, chipping and the like due to stress concentration are suppressed and reliability is improved.

Description

薄膜キャパシタおよびその製造方法Thin film capacitor and manufacturing method thereof

 本開示は、薄膜キャパシタおよびその製造方法に関する。 The present disclosure relates to a thin film capacitor and a manufacturing method thereof.

 従来、薄膜キャパシタとして、様々なキャパシタ構造を有する薄膜キャパシタが用いられてきた。たとえば、下記特許文献1や下記特許文献2には、基板上の下部電極層の外表面を沿うようにして誘電体膜を設けるとともに、誘電体膜を介して下部電極層上に上部電極層を設けたキャパシタ構造が開示されている。 Conventionally, thin film capacitors having various capacitor structures have been used as thin film capacitors. For example, in Patent Document 1 and Patent Document 2 below, a dielectric film is provided along the outer surface of the lower electrode layer on the substrate, and the upper electrode layer is provided on the lower electrode layer via the dielectric film. A provided capacitor structure is disclosed.

特開2007-123690号公報JP 2007-123690 A 特開2010-232282号公報JP 2010-232282 A

 発明者らは、薄膜キャパシタに適用されるキャパシタ構造について研究を重ね、誘電体膜の厚さを均一化することで割れや欠け等が抑えられ、素子の信頼性向上を図ることができるとの知見を得た。そして、鋭意研究の末、薄膜キャパシタにおいて誘電体膜の厚さを均一化することができる新たな技術を見出した。 The inventors have conducted research on capacitor structures applied to thin film capacitors, and by making the thickness of the dielectric film uniform, cracks and chips can be suppressed, and the reliability of the device can be improved. Obtained knowledge. As a result of intensive research, they discovered a new technology that can make the thickness of the dielectric film uniform in a thin film capacitor.

 本開示は、信頼性の向上が図られた薄膜キャパシタおよびその製造方法を提供することを目的とする。 The present disclosure is intended to provide a thin film capacitor with improved reliability and a method for manufacturing the same.

 本開示の一形態に係る薄膜キャパシタは、下部電極層と、該下部電極層の上面に接するように設けられた誘電体膜と、該誘電体膜上に設けられた複数の上部電極層とを有する容量部を備える薄膜キャパシタであって、下部電極層の下面および側面と接するようにして下部電極層を収容するキャビティを有する下部絶縁層を備え、下部電極層の上面が、下部絶縁層から露出するとともに、下部絶縁層の上面と同一面を構成しており、誘電体膜が、下部絶縁層から露出した下部電極層の上面の全面を覆っている。 A thin film capacitor according to an embodiment of the present disclosure includes a lower electrode layer, a dielectric film provided in contact with the upper surface of the lower electrode layer, and a plurality of upper electrode layers provided on the dielectric film. A thin-film capacitor having a capacitor having a lower insulating layer having a cavity for accommodating the lower electrode layer so as to be in contact with a lower surface and a side surface of the lower electrode layer, wherein the upper surface of the lower electrode layer is exposed from the lower insulating layer In addition, it forms the same surface as the upper surface of the lower insulating layer, and the dielectric film covers the entire upper surface of the lower electrode layer exposed from the lower insulating layer.

 上記薄膜キャパシタにおいては、下部電極層の上面と下部絶縁層の上面とが同一面を構成しており、誘電体膜の下面は、誘電体膜の全体に亘って平坦な面となっている。そのため、誘電体膜では応力集中が生じにくくなっており、応力集中に起因する割れや欠け等が抑制されることで、薄膜キャパシタの信頼性向上が図られている。 In the above thin film capacitor, the upper surface of the lower electrode layer and the upper surface of the lower insulating layer constitute the same surface, and the lower surface of the dielectric film is a flat surface over the entire dielectric film. Therefore, stress concentration is less likely to occur in the dielectric film, and the reliability of the thin film capacitor is improved by suppressing cracks, chips and the like due to the stress concentration.

 他の形態に係る薄膜キャパシタは、上部電極層を覆う上部絶縁層と、上部絶縁層上に設けられ、複数の上部電極層にそれぞれ電気的に接続された複数の端子とをさらに備え、上部絶縁層の側面と下部絶縁層の側面とで素子側面が構成されている。 A thin film capacitor according to another embodiment further includes an upper insulating layer that covers the upper electrode layer, and a plurality of terminals that are provided on the upper insulating layer and are electrically connected to the plurality of upper electrode layers, respectively. The side surface of the layer and the side surface of the lower insulating layer constitute an element side surface.

 他の形態に係る薄膜キャパシタは、容量部の積層方向から見て、誘電体膜の端部が下部電極層の外縁を越えて延びており、誘電体膜の端面が、素子側面から露出している。この場合、誘電体膜の端部と、上部絶縁層および下部絶縁層との接触面積が増加するため、誘電体膜の剥離が抑制される。 In a thin film capacitor according to another embodiment, the end of the dielectric film extends beyond the outer edge of the lower electrode layer when viewed from the stacking direction of the capacitor portion, and the end face of the dielectric film is exposed from the element side surface. Yes. In this case, since the contact area between the end portion of the dielectric film and the upper insulating layer and the lower insulating layer is increased, peeling of the dielectric film is suppressed.

 他の形態に係る薄膜キャパシタは、容量部の積層方向から見て、誘電体膜の端部が下部電極層の外縁を越えて延びており、誘電体膜の端面が、素子側面から退行する位置にあって素子側面から露出していない。この場合、誘電体膜の端部と、上部絶縁層および下部絶縁層との接触面積が増加するため、誘電体膜の剥離が抑制される。 In the thin film capacitor according to another embodiment, the end of the dielectric film extends beyond the outer edge of the lower electrode layer when viewed from the stacking direction of the capacitor, and the end face of the dielectric film retreats from the side surface of the element. And not exposed from the side of the element. In this case, since the contact area between the end portion of the dielectric film and the upper insulating layer and the lower insulating layer is increased, peeling of the dielectric film is suppressed.

 一形態において、薄膜キャパシタは、上部絶縁層と下部絶縁層とが同一材料で構成されていてもよく、上部絶縁層と下部絶縁層とが異なる材料で構成されていてもよい。 In one embodiment, in the thin film capacitor, the upper insulating layer and the lower insulating layer may be made of the same material, and the upper insulating layer and the lower insulating layer may be made of different materials.

 他の形態に係る薄膜キャパシタは、上部電極層が、容量部の積層方向から見たときに、下部電極層の外縁よりも内側に位置している。この場合、上部電極層の形成位置に関する位置精度が十分に高くない場合であっても、所望の容量を有する薄膜キャパシタを得ることができる。 In the thin film capacitor according to another embodiment, the upper electrode layer is located inside the outer edge of the lower electrode layer when viewed from the stacking direction of the capacitor portion. In this case, a thin film capacitor having a desired capacitance can be obtained even when the positional accuracy regarding the formation position of the upper electrode layer is not sufficiently high.

 他の形態に係る薄膜キャパシタは、下部電極層が、上面の全面に亘って形成された下部電極バッファ層を含み、該下部電極バッファ層において誘電体膜と接しており、下部電極バッファ層が均一厚さを有する。この場合、薄膜キャパシタにおける破壊電圧の向上が図られる。 In a thin film capacitor according to another embodiment, the lower electrode layer includes a lower electrode buffer layer formed over the entire upper surface, the lower electrode buffer layer is in contact with the dielectric film, and the lower electrode buffer layer is uniform Has a thickness. In this case, the breakdown voltage in the thin film capacitor can be improved.

 他の形態に係る薄膜キャパシタは、上部電極層が、下面の全面に亘って形成された上部電極バッファ層を含み、該上部電極バッファ層において誘電体膜と接しており、上部電極バッファ層が均一厚さを有する。この場合、薄膜キャパシタにおける破壊電圧の向上が図られる。 In a thin film capacitor according to another embodiment, the upper electrode buffer layer includes an upper electrode buffer layer formed over the entire lower surface, and the upper electrode buffer layer is in contact with the dielectric film, and the upper electrode buffer layer is uniform. Has a thickness. In this case, the breakdown voltage in the thin film capacitor can be improved.

 本開示の一形態に係る薄膜キャパシタの製造方法は、下部電極層と、該下部電極層の上面に接するように設けられた誘電体膜と、該誘電体膜上に設けられた複数の上部電極層とを有する容量部を備える薄膜キャパシタの製造方法であって、第1の基板上に誘電体膜を形成する誘電体膜形成工程と、誘電体膜の上面に複数の上部電極層を形成する上部電極層形成工程と、第1の基板に上部電極層側から第2の基板を貼り付けるとともに第1の基板を除去して、第2の基板に誘電体膜および上部電極層を転写する転写工程と、転写工程において露出した誘電体膜の下面に、下部電極層を形成する下部電極層形成工程と、下部電極層が形成された誘電体膜の下面に、下部電極層を覆う下部絶縁層を形成する下部絶縁層形成工程とを含む。 A manufacturing method of a thin film capacitor according to an embodiment of the present disclosure includes a lower electrode layer, a dielectric film provided in contact with an upper surface of the lower electrode layer, and a plurality of upper electrodes provided on the dielectric film A method of manufacturing a thin film capacitor including a capacitor portion having a layer, wherein a dielectric film forming step of forming a dielectric film on a first substrate, and forming a plurality of upper electrode layers on the upper surface of the dielectric film Upper electrode layer forming step and transfer for attaching the second substrate from the upper electrode layer side to the first substrate and removing the first substrate to transfer the dielectric film and the upper electrode layer to the second substrate A lower electrode layer forming step for forming a lower electrode layer on the lower surface of the dielectric film exposed in the transfer step, and a lower insulating layer covering the lower electrode layer on the lower surface of the dielectric film on which the lower electrode layer is formed Forming a lower insulating layer.

 上記薄膜キャパシタの製造方法においては、下部電極層の上面と下部絶縁層の上面とが同一面を構成する薄膜キャパシタが得られ、誘電体膜の下面は、誘電体膜の全体に亘って平坦な面となる。そのため、薄膜キャパシタの誘電体膜では応力集中が生じにくくなっており、応力集中に起因する割れや欠け等が抑制されることで、薄膜キャパシタの信頼性向上が図られる。 In the thin film capacitor manufacturing method, a thin film capacitor is obtained in which the upper surface of the lower electrode layer and the upper surface of the lower insulating layer constitute the same surface, and the lower surface of the dielectric film is flat over the entire dielectric film. It becomes a surface. For this reason, stress concentration is unlikely to occur in the dielectric film of the thin film capacitor, and cracks and chips caused by the stress concentration are suppressed, thereby improving the reliability of the thin film capacitor.

 他の形態に係る薄膜キャパシタの製造方法においては、下部電極層形成工程が、誘電体膜の下面の全面に亘って、均一厚さを有する下部電極バッファ層を形成する工程を含む。この場合、本製造方法により作製される薄膜キャパシタにおける破壊電圧の向上が図られる。 In the method for manufacturing a thin film capacitor according to another embodiment, the lower electrode layer forming step includes a step of forming a lower electrode buffer layer having a uniform thickness over the entire lower surface of the dielectric film. In this case, the breakdown voltage of the thin film capacitor manufactured by this manufacturing method can be improved.

 他の形態に係る薄膜キャパシタの製造方法においては、上部電極層形成工程が、誘電体膜の上面に均一厚さを有する上部電極バッファ層を形成する工程を含む。この場合、本製造方法により作製される薄膜キャパシタにおける破壊電圧の向上が図られる。 In the method for manufacturing a thin film capacitor according to another embodiment, the upper electrode layer forming step includes a step of forming an upper electrode buffer layer having a uniform thickness on the upper surface of the dielectric film. In this case, the breakdown voltage of the thin film capacitor manufactured by this manufacturing method can be improved.

 本開示の一形態に係る薄膜キャパシタの製造方法は、下部電極層と、該下部電極層の上面に接するように設けられた誘電体膜と、該誘電体膜上に設けられた複数の上部電極層とを有する容量部を備える薄膜キャパシタの製造方法であって、キャビティを有する下部絶縁層を準備する下部絶縁層準備工程と、下部絶縁層のキャビティ内を充たし、下部絶縁層のキャビティから露出するとともに下部絶縁層の上面と同一面を構成する上面を有する下部電極層を形成する下部電極層形成工程と、下部絶縁層のキャビティから露出した下部電極層の上面の全面を覆う誘電体膜を形成する誘電体膜形成工程と、誘電体膜の上面に複数の上部電極層を形成する上部電極層形成工程とを含む。 A manufacturing method of a thin film capacitor according to an embodiment of the present disclosure includes a lower electrode layer, a dielectric film provided in contact with an upper surface of the lower electrode layer, and a plurality of upper electrodes provided on the dielectric film A method of manufacturing a thin film capacitor including a capacitor portion having a layer, a lower insulating layer preparation step of preparing a lower insulating layer having a cavity, and filling the cavity of the lower insulating layer and exposing from the cavity of the lower insulating layer A lower electrode layer forming step for forming a lower electrode layer having an upper surface that is coplanar with the upper surface of the lower insulating layer, and a dielectric film covering the entire upper surface of the lower electrode layer exposed from the cavity of the lower insulating layer is formed. A dielectric film forming step, and an upper electrode layer forming step of forming a plurality of upper electrode layers on the upper surface of the dielectric film.

 上記薄膜キャパシタの製造方法においては、下部電極層の上面と下部絶縁層の上面とが同一面を構成する薄膜キャパシタが得られ、誘電体膜の下面は、誘電体膜の全体に亘って平坦な面となる。そのため、薄膜キャパシタの誘電体膜では応力集中が生じにくくなっており、応力集中に起因する割れや欠け等が抑制されることで、薄膜キャパシタの信頼性向上が図られる。 In the thin film capacitor manufacturing method, a thin film capacitor is obtained in which the upper surface of the lower electrode layer and the upper surface of the lower insulating layer constitute the same surface, and the lower surface of the dielectric film is flat over the entire dielectric film. It becomes a surface. For this reason, stress concentration is unlikely to occur in the dielectric film of the thin film capacitor, and cracks and chips caused by the stress concentration are suppressed, thereby improving the reliability of the thin film capacitor.

 本開示によれば、信頼性の向上が図られた薄膜キャパシタおよびその製造方法が提供される。 According to the present disclosure, a thin film capacitor with improved reliability and a method for manufacturing the same are provided.

本開示の一実施形態に係る薄膜キャパシタの概略断面図である。1 is a schematic cross-sectional view of a thin film capacitor according to an embodiment of the present disclosure. 図1に示した薄膜キャパシタの製造方法の各工程を示した図である。It is the figure which showed each process of the manufacturing method of the thin film capacitor shown in FIG. 図1に示した薄膜キャパシタの製造方法の各工程を示した図である。It is the figure which showed each process of the manufacturing method of the thin film capacitor shown in FIG. 異なる態様の薄膜キャパシタを示した概略断面図である。It is the schematic sectional drawing which showed the thin film capacitor of a different aspect. 異なる態様の薄膜キャパシタを示した概略断面図である。It is the schematic sectional drawing which showed the thin film capacitor of a different aspect. 異なる態様の薄膜キャパシタを示した概略断面図である。It is the schematic sectional drawing which showed the thin film capacitor of a different aspect. 異なる態様の製造方法の各工程を示した図である。It is the figure which showed each process of the manufacturing method of a different aspect. 異なる態様の薄膜キャパシタを示した概略断面図である。It is the schematic sectional drawing which showed the thin film capacitor of a different aspect. 図8に示した薄膜キャパシタの製造方法の各工程を示した図である。It is the figure which showed each process of the manufacturing method of the thin film capacitor shown in FIG. 図8に示した薄膜キャパシタの製造方法の各工程を示した図である。It is the figure which showed each process of the manufacturing method of the thin film capacitor shown in FIG. 破壊電圧に係る実験の結果を示した表である。It is the table | surface which showed the result of the experiment which concerns on a breakdown voltage. 従来技術に係る薄膜キャパシタを示した概略断面図である。It is the schematic sectional drawing which showed the thin film capacitor which concerns on a prior art. 破壊電圧に係る実験の結果を示した表である。It is the table | surface which showed the result of the experiment which concerns on a breakdown voltage. 従来技術に係る薄膜キャパシタを示した概略断面図である。It is the schematic sectional drawing which showed the thin film capacitor which concerns on a prior art.

 以下、図面を参照して種々の実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を付し、重複する説明を省略する。 Hereinafter, various embodiments will be described in detail with reference to the drawings. In addition, in each drawing, the same code | symbol is attached | subjected to the same or an equivalent part, and the overlapping description is abbreviate | omitted.

 図1に示すように、本開示の一実施形態に係る薄膜キャパシタ10は、容量部20と、下部絶縁層30と、上部絶縁層40とを備えて構成されている。薄膜キャパシタ10の寸法は、一例として厚さ0.125mm、平面寸法が0.25mm×0.125mmである。 As shown in FIG. 1, a thin film capacitor 10 according to an embodiment of the present disclosure includes a capacitance unit 20, a lower insulating layer 30, and an upper insulating layer 40. As an example, the thin film capacitor 10 has a thickness of 0.125 mm and a planar size of 0.25 mm × 0.125 mm.

 容量部20は、誘電体膜21と、下部電極22(下部電極層)と、上部電極23の電極層24(上部電極層)とを備えて構成されている。容量部20は、誘電体膜21を介して下部電極22と上部電極23の電極層24とが対向する構成を有している。 The capacitor unit 20 includes a dielectric film 21, a lower electrode 22 (lower electrode layer), and an electrode layer 24 (upper electrode layer) of the upper electrode 23. The capacitor unit 20 has a configuration in which the lower electrode 22 and the electrode layer 24 of the upper electrode 23 face each other with the dielectric film 21 interposed therebetween.

 誘電体膜21は、たとえばSiN等の誘電体材料で構成されており、実質的に均一な厚さを有し、かつ、平坦な層状を呈する。誘電体膜21の厚さは、たとえば0.1~3.0μmである。 The dielectric film 21 is made of a dielectric material such as SiN, has a substantially uniform thickness, and has a flat layer shape. The thickness of the dielectric film 21 is, for example, 0.1 to 3.0 μm.

 下部電極22は、金属材料で構成されており、一例としてCuで構成されている。下部電極22は層状を呈し、その厚さはたとえば0.1~20μmである。下部電極22は、後述する下部絶縁層30のキャビティ32内を充たすように形成されている。 The lower electrode 22 is made of a metal material, and is made of Cu as an example. The lower electrode 22 has a layer shape, and its thickness is, for example, 0.1 to 20 μm. The lower electrode 22 is formed so as to fill the cavity 32 of the lower insulating layer 30 described later.

 上部電極23は、第1の上部電極23Aと第2の上部電極23Bとで構成されている。第1の上部電極23Aおよび第2の上部電極23Bはいずれも、電極層24と、ビア導体25と、端子26とを備えて構成されている。電極層24、ビア導体25および端子26は、金属材料で構成されており、一例としてCuで構成されている。第1の上部電極23Aの電極層24Aおよび第2の上部電極23Bの電極層24Bはいずれも、誘電体膜21の上面21aに接するように設けられ、層状を呈する。第1の上部電極23Aのビア導体25Aおよび第2の上部電極23Bのビア導体25Bはいずれも、後述する上部絶縁層40に貫設されて、電極層24から上部絶縁層40の上面に設けられた端子26まで延びている。第1の上部電極23Aの端子26Aおよび第2の上部電極23Bの端子26Bはいずれも、上部絶縁層40の上面に設けられており、ビア導体25を介して電極層24と電気的に接続されている。なお、本実施形態では、各端子26の表面にはめっき層28が形成されており、めっき層28はNi下地層とAu表面層の2層で構成されている。 The upper electrode 23 includes a first upper electrode 23A and a second upper electrode 23B. Each of the first upper electrode 23A and the second upper electrode 23B includes an electrode layer 24, a via conductor 25, and a terminal 26. The electrode layer 24, the via conductor 25, and the terminal 26 are made of a metal material, and are made of Cu as an example. The electrode layer 24A of the first upper electrode 23A and the electrode layer 24B of the second upper electrode 23B are both provided so as to be in contact with the upper surface 21a of the dielectric film 21 and have a layered shape. The via conductor 25A of the first upper electrode 23A and the via conductor 25B of the second upper electrode 23B are both provided in the upper insulating layer 40 described later and provided on the upper surface of the upper insulating layer 40 from the electrode layer 24. Extending to the terminal 26. Both the terminal 26A of the first upper electrode 23A and the terminal 26B of the second upper electrode 23B are provided on the upper surface of the upper insulating layer 40, and are electrically connected to the electrode layer 24 through the via conductor 25. ing. In the present embodiment, a plating layer 28 is formed on the surface of each terminal 26, and the plating layer 28 is composed of two layers, a Ni underlayer and an Au surface layer.

 下部絶縁層30は、絶縁材料で構成されており、下部絶縁層30の絶縁材料としては公知の無機材料や有機材料、セラミック材料、ガラス材料を用いることができる。下部絶縁層30には、上述した下部電極22を収容するキャビティ32を有する。キャビティ32は、全体的に下部電極22で充たされており、下部電極22はその上面22aのみがキャビティ32から露出している。そのため、キャビティ32の内側寸法と下部電極22の外形寸法とは実質的に同一である。下部絶縁層30の上面30aは、下部電極22の上面22aと同一面を構成しており(すなわち、面一となっており)、下部絶縁層30の上面30aと下部電極22の上面22aとで平坦面が構成されている。 The lower insulating layer 30 is made of an insulating material, and a known inorganic material, organic material, ceramic material, or glass material can be used as the insulating material of the lower insulating layer 30. The lower insulating layer 30 has a cavity 32 that houses the lower electrode 22 described above. The cavity 32 is entirely filled with the lower electrode 22, and only the upper surface 22 a of the lower electrode 22 is exposed from the cavity 32. Therefore, the inner dimension of the cavity 32 and the outer dimension of the lower electrode 22 are substantially the same. The upper surface 30a of the lower insulating layer 30 is flush with the upper surface 22a of the lower electrode 22 (that is, is flush with the upper surface 30a of the lower insulating layer 30 and the upper surface 22a of the lower electrode 22). A flat surface is constructed.

 上部絶縁層40は、絶縁材料で構成されており、上部絶縁層40の絶縁材料としては公知の無機材料や有機材料、セラミック材料、ガラス材料を用いることができる。上部絶縁層40は、上部電極23の電極層24を覆っている。上部絶縁層40の上面40aには端子26が設けられており、上部絶縁層40には電極層24から端子26まで延びるビア導体25が貫設されている。上部絶縁層40の側面40bは、下部絶縁層30の側面30bと同一面内に存在している。 The upper insulating layer 40 is made of an insulating material, and a known inorganic material, organic material, ceramic material, or glass material can be used as the insulating material of the upper insulating layer 40. The upper insulating layer 40 covers the electrode layer 24 of the upper electrode 23. A terminal 26 is provided on the upper surface 40 a of the upper insulating layer 40, and a via conductor 25 extending from the electrode layer 24 to the terminal 26 is provided through the upper insulating layer 40. The side surface 40 b of the upper insulating layer 40 is in the same plane as the side surface 30 b of the lower insulating layer 30.

 なお、下部絶縁層30と上部絶縁層40とは、同一材料で構成されていてもよく、異なる材料で構成されていてもよい。 Note that the lower insulating layer 30 and the upper insulating layer 40 may be made of the same material or different materials.

 薄膜キャパシタ10は、1枚の下部電極22に誘電体膜21を介して一対の上部電極23A、23Bが対向しているため、2つのキャパシタが直列接続された回路として機能する。すなわち、上部電極23A、誘電体膜21および下部電極22により一方のキャパシタが構成されており、上部電極23B、誘電体膜21および下部電極22でもう一方のキャパシタが構成されている。なお、図1に二点鎖線で示したように、上部電極23Bの電極層24Bと下部電極22との間において誘電体膜21を貫通する貫通配線27を設けることで、1つのキャパシタを備えた薄膜キャパシタ10とすることもできる。 The thin film capacitor 10 functions as a circuit in which two capacitors are connected in series because a pair of upper electrodes 23A and 23B are opposed to a single lower electrode 22 via a dielectric film 21. That is, the upper electrode 23A, the dielectric film 21 and the lower electrode 22 constitute one capacitor, and the upper electrode 23B, the dielectric film 21 and the lower electrode 22 constitute the other capacitor. In addition, as shown with the dashed-two dotted line in FIG. 1, by providing the penetration wiring 27 which penetrates the dielectric film 21 between the electrode layer 24B and the lower electrode 22 of the upper electrode 23B, one capacitor was provided. A thin film capacitor 10 may also be used.

 次に、誘電体膜21の形状について説明する。 Next, the shape of the dielectric film 21 will be described.

 図1に示すように、誘電体膜21は、下部絶縁層30の上面30aと下部電極22の上面22aとで構成された平坦面に設けられている。より具体的には、誘電体膜21は、下部絶縁層30の上面30aの全面を覆うとともに、下部絶縁層30の上面30aと下部電極22の上面22aとに亘って設けられている。換言すると、誘電体膜21は、下部絶縁層30のキャビティ32を閉蓋するように設けられている。 As shown in FIG. 1, the dielectric film 21 is provided on a flat surface constituted by the upper surface 30 a of the lower insulating layer 30 and the upper surface 22 a of the lower electrode 22. More specifically, the dielectric film 21 covers the entire upper surface 30 a of the lower insulating layer 30 and is provided across the upper surface 30 a of the lower insulating layer 30 and the upper surface 22 a of the lower electrode 22. In other words, the dielectric film 21 is provided so as to close the cavity 32 of the lower insulating layer 30.

 誘電体膜21の端部は、容量部20の積層方向から見て、下部電極22の外縁(キャビティ32の縁)を越えて延びており、誘電体膜21の端面21cが下部電極22の側面30bまで達している。そして、誘電体膜21の端面21cが、下部絶縁層30の側面30bと上部絶縁層40の側面40bとで構成された素子側面から露出している。このとき、誘電体膜21の端部は、容量部20の積層方向から下部絶縁層30と上部絶縁層40とに挟まれている。 The end portion of the dielectric film 21 extends beyond the outer edge (the edge of the cavity 32) of the lower electrode 22 when viewed from the stacking direction of the capacitor portion 20, and the end face 21 c of the dielectric film 21 is the side surface of the lower electrode 22. It has reached 30b. The end face 21 c of the dielectric film 21 is exposed from the element side face constituted by the side face 30 b of the lower insulating layer 30 and the side face 40 b of the upper insulating layer 40. At this time, the end portion of the dielectric film 21 is sandwiched between the lower insulating layer 30 and the upper insulating layer 40 from the stacking direction of the capacitor portion 20.

 続いて、上述した薄膜キャパシタ10を製造する製造方法について、図2、3を参照しつつ説明する。 Subsequently, a manufacturing method for manufacturing the above-described thin film capacitor 10 will be described with reference to FIGS.

 薄膜キャパシタ10を製造する際には、図2(a)に示すように、まず、第1の基板50を準備する。第1の基板50は、本実施形態では、厚さ725μmのSi基板上に、厚さ200nmのSiO2膜51が成膜された構成を有する。次に、図2(b)に示すように、第1の基板50の上面50aに接するように上面50aの全面に誘電体膜21を形成する(誘電体膜形成工程)。さらに、誘電体膜21の上面21aに上部電極23を形成する(上部電極層形成工程)。上部電極層形成工程では、具体的には、図2(c)に示すように誘電体膜21上に各電極層24を形成した後、図2(d)に示すようにビア導体25を形成するための開口42が設けられた上部絶縁層40を形成し、図2(e)に示すようにビア導体25、端子26およびめっき層28を形成する。 When manufacturing the thin film capacitor 10, first, the first substrate 50 is prepared as shown in FIG. In the present embodiment, the first substrate 50 has a configuration in which a 200 nm thick SiO 2 film 51 is formed on a 725 μm thick Si substrate. Next, as shown in FIG. 2B, the dielectric film 21 is formed on the entire upper surface 50a so as to be in contact with the upper surface 50a of the first substrate 50 (dielectric film forming step). Further, the upper electrode 23 is formed on the upper surface 21a of the dielectric film 21 (upper electrode layer forming step). Specifically, in the upper electrode layer forming step, after forming each electrode layer 24 on the dielectric film 21 as shown in FIG. 2C, a via conductor 25 is formed as shown in FIG. An upper insulating layer 40 provided with an opening 42 is formed, and a via conductor 25, a terminal 26, and a plating layer 28 are formed as shown in FIG.

 次に、図3(a)に示すように、第1の基板50に上部電極23側から接着材52を用いて第2の基板54を貼り付けるとともに第1の基板50をエッチング除去して、第2の基板54に誘電体膜21および上部電極23を転写する(転写工程)。第2の基板54には高い剛性を有しており、高い剛性を実現することができる構成材料や厚さ寸法が採用され得る。転写工程により、誘電体膜21の下面21bが露出する。 Next, as shown in FIG. 3A, the second substrate 54 is attached to the first substrate 50 from the upper electrode 23 side using the adhesive 52, and the first substrate 50 is removed by etching. The dielectric film 21 and the upper electrode 23 are transferred to the second substrate 54 (transfer process). The second substrate 54 has high rigidity, and a constituent material and a thickness dimension that can realize high rigidity can be adopted. The lower surface 21b of the dielectric film 21 is exposed by the transfer process.

 さらに、図3(b)に示すように、転写工程において露出した誘電体膜21の下面21bに、下部電極22を形成する(下部電極層形成工程)。このとき、下部電極22は、誘電体膜21の外形寸法より小さい寸法となるように形成され、誘電体膜21の下面21bの外縁が下部電極22から露出している。 Further, as shown in FIG. 3B, the lower electrode 22 is formed on the lower surface 21b of the dielectric film 21 exposed in the transfer process (lower electrode layer forming process). At this time, the lower electrode 22 is formed to have a size smaller than the outer dimension of the dielectric film 21, and the outer edge of the lower surface 21 b of the dielectric film 21 is exposed from the lower electrode 22.

 その後、図3(c)に示すように、下部電極22が形成された誘電体膜21の下面21bに、下部電極22を覆う下部絶縁層30を形成する(下部絶縁層形成工程)。それにより、下部電極22の側面および下面が下部絶縁層30により覆われるとともに、下部絶縁層30のキャビティ32が形成される。また、誘電体膜21の外縁において、下部絶縁層30が誘電体膜21の下面21bと接する。その結果として、下部電極22の上面22aと下部絶縁層30の上面30aとが同一面を構成することとなる。 Thereafter, as shown in FIG. 3C, a lower insulating layer 30 covering the lower electrode 22 is formed on the lower surface 21b of the dielectric film 21 on which the lower electrode 22 is formed (lower insulating layer forming step). Thereby, the side surface and the lower surface of the lower electrode 22 are covered with the lower insulating layer 30, and the cavity 32 of the lower insulating layer 30 is formed. Further, the lower insulating layer 30 is in contact with the lower surface 21 b of the dielectric film 21 at the outer edge of the dielectric film 21. As a result, the upper surface 22a of the lower electrode 22 and the upper surface 30a of the lower insulating layer 30 constitute the same surface.

 最後に、転写工程で用いた接着材52および第2の基板54を除去することで、上述した薄膜キャパシタ10が得られる。 Finally, the above-described thin film capacitor 10 is obtained by removing the adhesive 52 and the second substrate 54 used in the transfer process.

 以上において説明したとおり、薄膜キャパシタ10においては、下部電極22の上面22aと下部絶縁層30の上面30aとが同一面を構成している。そのため、誘電体膜21の下面21bは、誘電体膜21全体に亘って平坦な面になっている。換言すると、誘電体膜21の下面21bには、応力集中が生じ得る段差が形成されていない。そのため、薄膜キャパシタ10では、誘電体膜21における応力集中の抑制が図られている。そのため、薄膜キャパシタ10においては、上記応力集中に起因する割れや欠け等が抑制されており、信頼性向上が実現されている。 As described above, in the thin film capacitor 10, the upper surface 22a of the lower electrode 22 and the upper surface 30a of the lower insulating layer 30 constitute the same surface. Therefore, the lower surface 21 b of the dielectric film 21 is a flat surface over the entire dielectric film 21. In other words, the lower surface 21b of the dielectric film 21 is not formed with a step that may cause stress concentration. Therefore, in the thin film capacitor 10, the stress concentration in the dielectric film 21 is suppressed. Therefore, in the thin film capacitor 10, cracks, chips and the like due to the stress concentration are suppressed, and reliability is improved.

 また、薄膜キャパシタ10では、下部電極22の上面22aのみが下部絶縁層30のキャビティ32から露出しており、下部電極22の側面や下面は下部絶縁層30で覆われている。そのため、誘電体膜21は、下部電極22の上面22aを覆う一方、下部電極22の側面は覆わない。ここで、従来技術に係る誘電体膜では、平坦な基板上に設けられた下部電極の上面および側面に沿うように設けられるため、下部電極の厚さが厚くなるほど、下部電極の側面に対する誘電体膜の付き回りが徐々に低下して、その結果、誘電体膜の割れや欠け等が生じやすくなる。薄膜キャパシタ10の誘電体膜21は、下部電極22の側面は覆わないため、下部電極22の側面に対する誘電体膜21の付き回りを考慮する必要がなく、下部電極22の厚さを所望の素子特性が得られる厚さまで厚くすることができる。たとえば、下部電極22の厚さを厚くすることで、薄膜キャパシタ10を高いQ値を有するキャパシタ(いわゆる、Hi-Qキャパシタ)として利用することができる。この場合、下部電極22の厚さは、上部電極23の電極層24の厚さの10倍程度とすることができる。 In the thin film capacitor 10, only the upper surface 22 a of the lower electrode 22 is exposed from the cavity 32 of the lower insulating layer 30, and the side surface and the lower surface of the lower electrode 22 are covered with the lower insulating layer 30. Therefore, the dielectric film 21 covers the upper surface 22 a of the lower electrode 22, but does not cover the side surface of the lower electrode 22. Here, in the dielectric film according to the prior art, the dielectric film is provided along the upper surface and the side surface of the lower electrode provided on the flat substrate. Therefore, as the thickness of the lower electrode is increased, the dielectric with respect to the side surface of the lower electrode is increased. As a result, the contact of the film gradually decreases, and as a result, the dielectric film is easily cracked or chipped. Since the dielectric film 21 of the thin film capacitor 10 does not cover the side surface of the lower electrode 22, there is no need to consider the surrounding of the dielectric film 21 with respect to the side surface of the lower electrode 22, and the thickness of the lower electrode 22 can be set to a desired element. The thickness can be increased to a thickness where the characteristics can be obtained. For example, by increasing the thickness of the lower electrode 22, the thin film capacitor 10 can be used as a capacitor having a high Q value (so-called Hi-Q capacitor). In this case, the thickness of the lower electrode 22 can be about 10 times the thickness of the electrode layer 24 of the upper electrode 23.

 さらに、薄膜キャパシタ10では、誘電体膜21の端面21cが下部絶縁層30の側面30bと上部絶縁層40の側面40bとで構成された素子側面から露出している。そのため、誘電体膜21の端面21cの位置が下部電極22の外縁の位置と同じであり、誘電体膜21の端面21cのみにおいて下部絶縁層30または上部絶縁層40と接している場合に比べて、誘電体膜21の端部と下部絶縁層30および上部絶縁層40との接触面積が増加している。したがって、薄膜キャパシタ10では、誘電体膜21の下部絶縁層30および上部絶縁層40からの剥離が抑制されている。 Furthermore, in the thin film capacitor 10, the end face 21 c of the dielectric film 21 is exposed from the element side face constituted by the side face 30 b of the lower insulating layer 30 and the side face 40 b of the upper insulating layer 40. Therefore, the position of the end face 21 c of the dielectric film 21 is the same as the position of the outer edge of the lower electrode 22, compared with the case where only the end face 21 c of the dielectric film 21 is in contact with the lower insulating layer 30 or the upper insulating layer 40. The contact area between the end portion of the dielectric film 21 and the lower insulating layer 30 and the upper insulating layer 40 is increased. Therefore, in the thin film capacitor 10, peeling of the dielectric film 21 from the lower insulating layer 30 and the upper insulating layer 40 is suppressed.

 以下、薄膜キャパシタ10の異なる態様について、図4~6を参照しつつ説明する。 Hereinafter, different aspects of the thin film capacitor 10 will be described with reference to FIGS.

 図4に示した薄膜キャパシタ10Aは、誘電体膜21の端面21cが、下部絶縁層30の側面30bと上部絶縁層40の側面40bとで構成された素子側面から退行する位置(すなわち、素子側面から素子内側に入りこんだ位置)にあって素子側面から露出していない点において薄膜キャパシタ10の構成とは異なるが、その他の構成は薄膜キャパシタ10の構成と同様である。 In the thin film capacitor 10A shown in FIG. 4, the end face 21c of the dielectric film 21 retreats from the element side face constituted by the side face 30b of the lower insulating layer 30 and the side face 40b of the upper insulating layer 40 (that is, the element side face). The configuration of the thin film capacitor 10 is different from the configuration of the thin film capacitor 10 in that it is not exposed from the side surface of the device.

 薄膜キャパシタ10Aにおいても、下部電極22の上面22aと下部絶縁層30の上面30aとが同一面を構成しているため、誘電体膜21Aの下面21bは、誘電体膜21全体に亘って平坦な面になっている。そのため、薄膜キャパシタ10Aにおいても、上述した薄膜キャパシタ10同様、信頼性向上が実現されている。また、薄膜キャパシタ10Aは、薄膜キャパシタ10同様、誘電体膜21の端面21cの位置が下部電極22の外縁の位置と同じであり、誘電体膜21の端面21cのみにおいて下部絶縁層30または上部絶縁層40と接している場合に比べて、誘電体膜21Aの端部と下部絶縁層30および上部絶縁層40との接触面積が増加しているため、誘電体膜21Aの下部絶縁層30および上部絶縁層40からの剥離が抑制されている。 Also in the thin film capacitor 10A, since the upper surface 22a of the lower electrode 22 and the upper surface 30a of the lower insulating layer 30 constitute the same surface, the lower surface 21b of the dielectric film 21A is flat across the entire dielectric film 21. It is a surface. Therefore, also in the thin film capacitor 10 </ b> A, the reliability improvement is realized like the thin film capacitor 10 described above. Further, in the thin film capacitor 10A, like the thin film capacitor 10, the position of the end face 21c of the dielectric film 21 is the same as the position of the outer edge of the lower electrode 22, and only the end face 21c of the dielectric film 21 has the lower insulating layer 30 or the upper insulating layer. Since the contact area between the end portion of the dielectric film 21A and the lower insulating layer 30 and the upper insulating layer 40 is increased as compared with the case where it is in contact with the layer 40, the lower insulating layer 30 and the upper portion of the dielectric film 21A are increased. Peeling from the insulating layer 40 is suppressed.

 図5に示した薄膜キャパシタ10Bは、上部電極23A、23Bの各電極層24が、容量部20の積層方向から見たときに、下部電極22の外縁よりも所定距離dだけ内側に位置している点において薄膜キャパシタ10の構成とは異なるが、その他の構成は薄膜キャパシタ10の構成と同様である。距離dは、上部電極23A、23Bの並び方向における下部電極22の長さをFとしたときに、0<d<F/2を満たすように設計することができる。 In the thin film capacitor 10B shown in FIG. 5, each electrode layer 24 of the upper electrodes 23A and 23B is located inside a predetermined distance d from the outer edge of the lower electrode 22 when viewed from the stacking direction of the capacitor portion 20. However, the other configuration is the same as the configuration of the thin film capacitor 10. The distance d can be designed to satisfy 0 <d <F / 2, where F is the length of the lower electrode 22 in the direction in which the upper electrodes 23A and 23B are arranged.

 薄膜キャパシタ10Bにおいても、下部電極22の上面22aと下部絶縁層30の上面30aとが同一面を構成しているため、誘電体膜21Aの下面21bは、誘電体膜21全体に亘って平坦な面になっている。そのため、薄膜キャパシタ10Bにおいても、上述した薄膜キャパシタ10同様、信頼性向上が実現されている。 Also in the thin film capacitor 10B, since the upper surface 22a of the lower electrode 22 and the upper surface 30a of the lower insulating layer 30 constitute the same surface, the lower surface 21b of the dielectric film 21A is flat over the entire dielectric film 21. It is a surface. Therefore, also in the thin film capacitor 10B, the reliability improvement is implement | achieved similarly to the thin film capacitor 10 mentioned above.

 また、上部電極23の電極層24が、下部電極22に対して、下部電極22の外縁側にズレて形成された場合であっても、そのズレ量が距離d以下であれば、薄膜キャパシタ10の容量は変化しない。したがって、薄膜キャパシタ10Bでは、上部電極23の電極層24の形成位置に関する位置精度が十分に高くない場合であっても、上部電極23の電極層24の形成時の位置ズレをある程度許容することができ、所望の容量を有する薄膜キャパシタを得ることができる。 Further, even when the electrode layer 24 of the upper electrode 23 is formed to be shifted to the outer edge side of the lower electrode 22 with respect to the lower electrode 22, the thin film capacitor 10 can be used as long as the shift amount is equal to or less than the distance d. The capacity of is not changed. Therefore, in the thin film capacitor 10B, even when the positional accuracy regarding the formation position of the electrode layer 24 of the upper electrode 23 is not sufficiently high, the positional deviation at the time of forming the electrode layer 24 of the upper electrode 23 can be allowed to some extent. Thus, a thin film capacitor having a desired capacity can be obtained.

 図6に示した薄膜キャパシタ10Cは、下部絶縁層30の下面30cの全面に板部材56が設けられている点において薄膜キャパシタ10の構成とは異なるが、その他の構成は薄膜キャパシタ10の構成と同様である。板部材56は、たとえばSiで構成することができる。 The thin film capacitor 10C shown in FIG. 6 is different from the structure of the thin film capacitor 10 in that the plate member 56 is provided on the entire lower surface 30c of the lower insulating layer 30, but the other structure is the same as the structure of the thin film capacitor 10. It is the same. The plate member 56 can be made of Si, for example.

 薄膜キャパシタ10Cにおいても、下部電極22の上面22aと下部絶縁層30の上面30aとが同一面を構成しているため、誘電体膜21Aの下面21bは、誘電体膜21全体に亘って平坦な面になっている。そのため、薄膜キャパシタ10Cにおいても、上述した薄膜キャパシタ10同様、信頼性向上が実現されている。 Also in the thin film capacitor 10C, since the upper surface 22a of the lower electrode 22 and the upper surface 30a of the lower insulating layer 30 constitute the same surface, the lower surface 21b of the dielectric film 21A is flat across the entire dielectric film 21. It is a surface. Therefore, also in the thin film capacitor 10 </ b> C, as in the thin film capacitor 10 described above, an improvement in reliability is realized.

 薄膜キャパシタ10Cは、板部材56により素子の剛性が高められているため、上述した薄膜キャパシタ10、10A、10Bのような極めて薄い素子よりも、取扱い性の向上が図られている。 In the thin film capacitor 10C, since the rigidity of the element is enhanced by the plate member 56, the handleability is improved compared to the extremely thin elements such as the thin film capacitors 10, 10A, and 10B described above.

 なお、薄膜キャパシタ10は、上述した製造方法ではなく、その他の製造方法によって製造することができる。たとえば、図7に示した製造方法によっても、薄膜キャパシタ10の構成を実現することができる。以下、図7に示した製造方法により、薄膜キャパシタ10を製造する手順について説明する。 The thin film capacitor 10 can be manufactured by other manufacturing methods instead of the manufacturing method described above. For example, the structure of the thin film capacitor 10 can also be realized by the manufacturing method shown in FIG. Hereinafter, a procedure for manufacturing the thin film capacitor 10 by the manufacturing method shown in FIG. 7 will be described.

 図7に示した薄膜キャパシタ10の製造方法では、図7(a)に示すように、まず、キャビティ32を有する下部絶縁層30を準備する(下部絶縁層準備工程)。本実施形態では、下部絶縁層30の材料にはSiが用いられ、下部絶縁層30は、上面30aおよびキャビティ32の内面を構成するSiN膜34を有する。キャビティ32は、たとえば反応性イオンエッチング(RIE)により形成することができる。次に、図7(b)に示すように、下部絶縁層30のキャビティ32内を充たし、下部絶縁層30のキャビティから露出するとともに下部絶縁層30の上面30aと同一面を構成する上面22aを有する下部電極22を形成する(下部電極層形成工程)。下部電極22は、たとえばCuめっきにより構成される。めっき後は、下部電極22の上面22aと下部絶縁層30の上面30aとを面一とするために、CMP等の研磨処理をおこなうことができる。 In the method of manufacturing the thin film capacitor 10 shown in FIG. 7, first, the lower insulating layer 30 having the cavity 32 is prepared (lower insulating layer preparing step) as shown in FIG. In the present embodiment, Si is used as the material of the lower insulating layer 30, and the lower insulating layer 30 has an upper surface 30 a and an SiN film 34 that constitutes the inner surface of the cavity 32. The cavity 32 can be formed by, for example, reactive ion etching (RIE). Next, as shown in FIG. 7B, an upper surface 22a that fills the cavity 32 of the lower insulating layer 30, is exposed from the cavity of the lower insulating layer 30, and forms the same surface as the upper surface 30a of the lower insulating layer 30 is formed. The lower electrode 22 is formed (lower electrode layer forming step). The lower electrode 22 is configured by Cu plating, for example. After plating, polishing treatment such as CMP can be performed so that the upper surface 22a of the lower electrode 22 and the upper surface 30a of the lower insulating layer 30 are flush with each other.

 さらに、図7(c)に示すように、下部絶縁層30のキャビティ32から露出した下部電極22の上面22aの全面を覆う誘電体膜21を形成する(誘電体膜形成工程)。誘電体膜形成工程では、容量部20の積層方向から見て(すなわち、図7(c)の平面視において)、誘電体膜21の端部が下部電極22の外縁(キャビティ32の縁)を越えて延び、誘電体膜21の端面21cが下部電極22の側面30bまで達するように、誘電体膜21が形成される。本実施形態では、誘電体膜21は真空成膜法によって形成される。なお、誘電体膜21は、MOD等の液体系材料の塗布および焼成によっても形成することができ、その場合は誘電体膜形成工程において誘電体膜21を形成する前にアッシング処理をおこなってもよい。 Further, as shown in FIG. 7C, a dielectric film 21 covering the entire upper surface 22a of the lower electrode 22 exposed from the cavity 32 of the lower insulating layer 30 is formed (dielectric film forming step). In the dielectric film forming step, when viewed from the stacking direction of the capacitor portion 20 (that is, in a plan view of FIG. 7C), the end portion of the dielectric film 21 forms the outer edge of the lower electrode 22 (the edge of the cavity 32). The dielectric film 21 is formed so as to extend beyond the end face 21c of the dielectric film 21 to the side face 30b of the lower electrode 22. In the present embodiment, the dielectric film 21 is formed by a vacuum film forming method. The dielectric film 21 can also be formed by applying and firing a liquid material such as MOD. In that case, ashing may be performed before the dielectric film 21 is formed in the dielectric film forming step. Good.

 最後に、誘電体膜21の上面21aに上部電極23を形成して(上部電極層形成工程)、上述した薄膜キャパシタ10が得られる。上部電極層形成工程では、具体的には、図7(d)に示すように誘電体膜21上に各電極層24を形成した後、図7(e)に示すようにビア導体25を形成するための開口42が設けられた上部絶縁層40を形成し、図7(f)に示すようにビア導体25、端子26およびめっき層28を形成する。本実施形態では、上部絶縁層40は、ポリイミドの塗布、露光および現像により形成することができる。また、本実施形態では、端子26は、スパッタ膜を成膜した後、所定のレジストの塗布、露光、現像およびめっきによるパターンニングで形成することができる。 Finally, the upper electrode 23 is formed on the upper surface 21a of the dielectric film 21 (upper electrode layer forming step), and the above-described thin film capacitor 10 is obtained. Specifically, in the upper electrode layer forming step, after forming each electrode layer 24 on the dielectric film 21 as shown in FIG. 7D, a via conductor 25 is formed as shown in FIG. 7E. The upper insulating layer 40 provided with the opening 42 is formed, and the via conductor 25, the terminal 26, and the plating layer 28 are formed as shown in FIG. In the present embodiment, the upper insulating layer 40 can be formed by applying polyimide, exposing and developing. In the present embodiment, the terminal 26 can be formed by patterning by applying a predetermined resist, exposing, developing, and plating after forming a sputtered film.

 なお、下部電極22が、上面22a側にバッファ層を備える態様であってもよい。すなわち、図8に示した薄膜キャパシタ10Dのように、下部電極22の上面22aが下部電極バッファ層61で構成されており、下部電極22が下部電極バッファ層61において誘電体膜21と接する態様であってもよい。下部電極バッファ層61は、下部電極22のCuとは異なる材料で構成されており、たとえばTiまたはCrのスパッタ層によって構成され得る。下部電極バッファ層61は、後述するとおり誘電体膜21の下面21bを成膜面として成膜され、下部電極22の上面22aの全面に亘って均一厚さで設けられている。下部電極バッファ層61の厚さは、5~20nm程度であり、一例として10nmである。下部電極22が下部電極バッファ層61を備えることで、下部電極22と誘電体膜21との間の密着性が向上して、破壊電圧の向上が図られる。また、下部電極バッファ層61が、下部電極22の上面22aの全面に亘って5~20nm程度の均一厚さで設けられることで、下部電極バッファ層61の電気抵抗の増加を抑えつつ、高い破壊電圧を実現することができる。 The lower electrode 22 may be provided with a buffer layer on the upper surface 22a side. That is, as in the thin film capacitor 10D shown in FIG. 8, the upper surface 22a of the lower electrode 22 is constituted by the lower electrode buffer layer 61, and the lower electrode 22 is in contact with the dielectric film 21 in the lower electrode buffer layer 61. There may be. The lower electrode buffer layer 61 is made of a material different from Cu of the lower electrode 22 and can be made of, for example, a sputtered layer of Ti or Cr. The lower electrode buffer layer 61 is formed using the lower surface 21b of the dielectric film 21 as a film formation surface as described later, and is provided with a uniform thickness over the entire upper surface 22a of the lower electrode 22. The thickness of the lower electrode buffer layer 61 is about 5 to 20 nm, for example, 10 nm. Since the lower electrode 22 includes the lower electrode buffer layer 61, the adhesion between the lower electrode 22 and the dielectric film 21 is improved, and the breakdown voltage is improved. Further, the lower electrode buffer layer 61 is provided with a uniform thickness of about 5 to 20 nm over the entire upper surface 22a of the lower electrode 22, so that an increase in electric resistance of the lower electrode buffer layer 61 is suppressed and high breakdown is achieved. Voltage can be realized.

 同様に、上部電極23が、下面23a側にバッファ層を備える態様であってもよい。すなわち、図8に示すように、各上部電極23の下面23aが上部電極バッファ層62で構成されており、上部電極23が上部電極バッファ層62において誘電体膜21と接する態様であってもよい。上部電極バッファ層62は、上部電極23のCuとは異なる材料で構成されており、たとえばTiまたはCrのスパッタ層によって構成され得る。上部電極バッファ層62は、後述するとおり誘電体膜21の上面21aを成膜面として成膜され、上部電極23の下面23aの全面に亘って均一厚さで設けられている。上部電極バッファ層62の厚さは、5~20nm程度であり、一例として10nmである。各上部電極23が上部電極バッファ層62を備えることで、上部電極23と誘電体膜21との間の密着性が向上して、破壊電圧の向上が図られる。また、上部電極バッファ層62が、上部電極23の下面23aの全面に亘って5~20nm程度の均一厚さで設けられることで、上部電極バッファ層62の電気抵抗の増加を抑えつつ、高い破壊電圧を実現することができる。 Similarly, the upper electrode 23 may be provided with a buffer layer on the lower surface 23a side. That is, as shown in FIG. 8, the lower surface 23 a of each upper electrode 23 may be configured by the upper electrode buffer layer 62, and the upper electrode 23 may be in contact with the dielectric film 21 in the upper electrode buffer layer 62. . The upper electrode buffer layer 62 is made of a material different from Cu of the upper electrode 23 and can be made of, for example, a sputtered layer of Ti or Cr. The upper electrode buffer layer 62 is formed with the upper surface 21a of the dielectric film 21 as a film formation surface as described later, and is provided with a uniform thickness over the entire lower surface 23a of the upper electrode 23. The thickness of the upper electrode buffer layer 62 is about 5 to 20 nm, for example, 10 nm. Since each upper electrode 23 includes the upper electrode buffer layer 62, the adhesion between the upper electrode 23 and the dielectric film 21 is improved, and the breakdown voltage is improved. Further, since the upper electrode buffer layer 62 is provided with a uniform thickness of about 5 to 20 nm over the entire lower surface 23a of the upper electrode 23, high breakdown is suppressed while suppressing an increase in electric resistance of the upper electrode buffer layer 62. Voltage can be realized.

 以下では、下部電極バッファ層61および上部電極バッファ層62を備える薄膜キャパシタ10Dの製造方法について、図9、10を参照しつつ説明する。 Hereinafter, a manufacturing method of the thin film capacitor 10D including the lower electrode buffer layer 61 and the upper electrode buffer layer 62 will be described with reference to FIGS.

 まず、上述した製造方法の図2(b)に示した工程と同様にして、図9(a)に示すように、第1の基板50の上面50aに誘電体膜21を形成する(誘電体膜形成工程)。次に、図9(b)に示すように、誘電体膜21の下面21b上に、下部電極バッファ層61を含む下部電極22を形成する(下部電極層形成工程)。下部電極層形成工程では、スパッタリングにより下部電極バッファ層61となるTi層を形成した後、Cuめっきをおこなう。そして、第1の基板50の上面50aを、上面50aに形成された誘電体膜21および下部電極22とともに、下部絶縁層30の一部となるポリイミド膜35で覆う。さらに、図9(c)に示すように第1の基板50に下部電極22側から、下部絶縁層30の一部となる接着材36を用いて基板60を貼り付けるとともに、図9(d)に示すように、第1の基板50をエッチング除去して、基板60に誘電体膜21および下部電極22を転写する(転写工程)。 First, as shown in FIG. 9A, the dielectric film 21 is formed on the upper surface 50a of the first substrate 50 in the same manner as the process shown in FIG. Film formation step). Next, as shown in FIG. 9B, the lower electrode 22 including the lower electrode buffer layer 61 is formed on the lower surface 21b of the dielectric film 21 (lower electrode layer forming step). In the lower electrode layer forming step, a Cu layer is formed after forming a Ti layer to be the lower electrode buffer layer 61 by sputtering. Then, the upper surface 50 a of the first substrate 50 is covered with a polyimide film 35 that becomes a part of the lower insulating layer 30 together with the dielectric film 21 and the lower electrode 22 formed on the upper surface 50 a. Further, as shown in FIG. 9C, the substrate 60 is attached to the first substrate 50 from the lower electrode 22 side by using an adhesive 36 which becomes a part of the lower insulating layer 30, and FIG. As shown in FIG. 2, the first substrate 50 is removed by etching, and the dielectric film 21 and the lower electrode 22 are transferred to the substrate 60 (transfer process).

 そして、誘電体膜21の上面21aに、上部電極バッファ層62を含む上部電極23を形成する(上部電極層形成工程)。上部電極層形成工程では、具体的には、図10(a)に示すように、誘電体膜21の上面21a上にスパッタリングにより上部電極バッファ層62となるTi層を形成するとともに各電極層24を形成した後、図10(b)に示すようにビア導体25を形成するための開口42が設けられた上部絶縁層40を形成し、図10(c)に示すようにビア導体25および端子26を形成し、さらに、図10(d)に示すように端子26の表面にめっき層28を形成する。それにより、上述した薄膜キャパシタ10Dが得られる。 Then, the upper electrode 23 including the upper electrode buffer layer 62 is formed on the upper surface 21a of the dielectric film 21 (upper electrode layer forming step). Specifically, in the upper electrode layer forming step, as shown in FIG. 10A, a Ti layer that becomes the upper electrode buffer layer 62 is formed on the upper surface 21a of the dielectric film 21 by sputtering, and each electrode layer 24 is formed. 10 (b), an upper insulating layer 40 having an opening 42 for forming the via conductor 25 is formed, and the via conductor 25 and the terminal are formed as shown in FIG. 10 (c). 26, and a plating layer 28 is formed on the surface of the terminal 26 as shown in FIG. Thereby, the above-described thin film capacitor 10D is obtained.

 薄膜キャパシタ10Dは、下部電極バッファ層61および上部電極バッファ層62のいずれか一方を備える態様であってもよい。 The thin film capacitor 10 </ b> D may include any one of the lower electrode buffer layer 61 and the upper electrode buffer layer 62.

 発明者らは、上述した下部電極バッファ層および上部電極バッファ層を備える薄膜キャパシタの破壊電圧の効果を確認するために、以下に示す実験をおこなった。 The inventors conducted the following experiment in order to confirm the effect of the breakdown voltage of the thin film capacitor including the lower electrode buffer layer and the upper electrode buffer layer described above.

 すなわち、薄膜キャパシタ10Dの構成と同様の構成を有する薄膜キャパシタであって、下部電極バッファ層の構成材料が異なる試料を複数して、各試料について破壊電圧を測定した。各試料は、下部電極バッファ層の構成材料以外は同じ材料(すなわち、上部電極バッファ層の構成材料がTi、下部電極および上部電極の構成材料がCu、誘電体膜の構成材料がSiN)とした。その結果は、図11の表に示すとおりであった。 That is, a plurality of samples each having a configuration similar to that of the thin film capacitor 10D and having different constituent materials for the lower electrode buffer layer were measured, and the breakdown voltage was measured for each sample. Each sample was made of the same material except for the constituent material of the lower electrode buffer layer (that is, the constituent material of the upper electrode buffer layer was Ti, the constituent material of the lower electrode and the upper electrode was Cu, and the constituent material of the dielectric film was SiN). . The results were as shown in the table of FIG.

 図11の表に示したとおり、下部電極バッファ層および上部電極バッファ層を備える薄膜キャパシタの全て(試料No.1~13)において、高い破壊電圧(1150V/μm超)が得られることが確認された。特に、下部電極バッファ層がTiで構成された試料No.13および下部電極バッファ層がWで構成された試料No.5においては、極めて高い破壊電圧(1300V/μm以上)が得られることが確認された。 As shown in the table of FIG. 11, it was confirmed that a high breakdown voltage (greater than 1150 V / μm) was obtained in all the thin film capacitors (sample Nos. 1 to 13) including the lower electrode buffer layer and the upper electrode buffer layer. It was. In particular, Sample No. 2 in which the lower electrode buffer layer is made of Ti. 13 and the lower electrode buffer layer made of W. In No. 5, it was confirmed that an extremely high breakdown voltage (1300 V / μm or more) was obtained.

 また、発明者らは、比較のために、図12に示した構成を有する従来技術に係る薄膜キャパシタ110の破壊電圧の測定をおこなった。 In addition, the inventors measured the breakdown voltage of the conventional thin film capacitor 110 having the configuration shown in FIG. 12 for comparison.

 薄膜キャパシタ110は、基板60上に、下部電極122、誘電体膜121および上部電極123が順次形成された構成を有する。下部電極122は、上述した下部電極バッファ層61と同様の下部電極バッファ層161を有し、上部電極123は、上述した上部電極バッファ層62と同様の上部電極バッファ層162を有する。下部電極バッファ層161および上部電極バッファ層162は、たとえばTiまたはCrのスパッタ層によって構成され得る。 The thin film capacitor 110 has a configuration in which a lower electrode 122, a dielectric film 121, and an upper electrode 123 are sequentially formed on a substrate 60. The lower electrode 122 has a lower electrode buffer layer 161 similar to the lower electrode buffer layer 61 described above, and the upper electrode 123 includes an upper electrode buffer layer 162 similar to the upper electrode buffer layer 62 described above. The lower electrode buffer layer 161 and the upper electrode buffer layer 162 can be formed of, for example, a sputtered layer of Ti or Cr.

 薄膜キャパシタ110では、上述した薄膜キャパシタ10、10A~10Dとは異なり、下部電極122の外表面を沿うように誘電体膜121が設けられており、誘電体膜121が凹部や凸部を含む。そのため、誘電体膜121において応力集中が生じやすく、応力集中に起因する割れや欠け等が生じ得る。その上、薄膜キャパシタ110は、その構成から、下部電極122を形成した後に、誘電体膜121を形成するため、MOD等の液体系材料の塗布および焼成によっても誘電体膜121を形成する場合には、その焼成時に下部電極122が高温に曝される。この場合、下部電極122が酸化されたり、下部電極バッファ層161の構成材料(たとえば、Ti)が下部電極122内に拡散したりする等の不具合が生じ得る。 In the thin film capacitor 110, unlike the above-described thin film capacitors 10, 10A to 10D, a dielectric film 121 is provided along the outer surface of the lower electrode 122, and the dielectric film 121 includes a concave portion and a convex portion. Therefore, stress concentration is likely to occur in the dielectric film 121, and cracks, chips, etc. due to the stress concentration may occur. In addition, the thin film capacitor 110 has a configuration in which the dielectric film 121 is formed after the lower electrode 122 is formed. Therefore, the dielectric film 121 is also formed by applying and firing a liquid material such as MOD. The lower electrode 122 is exposed to a high temperature during firing. In this case, problems such as oxidation of the lower electrode 122 and diffusion of the constituent material (for example, Ti) of the lower electrode buffer layer 161 into the lower electrode 122 may occur.

 発明者らは、薄膜キャパシタ110の構成と同様の構成を有する薄膜キャパシタであって、下部電極バッファ層の構成材料が異なる試料を複数準備して、各試料について破壊電圧を測定した。各試料は、下部電極バッファ層の構成材料以外は同じ材料(すなわち、上部電極バッファ層の構成材料がTi、下部電極および上部電極の構成材料がCu、誘電体膜の構成材料がSiN)とした。その結果は、図13の表に示すとおりであった。 The inventors prepared a plurality of samples each having a configuration similar to that of the thin film capacitor 110 and having different constituent materials for the lower electrode buffer layer, and measured the breakdown voltage for each sample. Each sample was made of the same material except for the constituent material of the lower electrode buffer layer (that is, the constituent material of the upper electrode buffer layer was Ti, the constituent material of the lower electrode and the upper electrode was Cu, and the constituent material of the dielectric film was SiN). . The results were as shown in the table of FIG.

 なお、図13における試料No.5は、図14に示すように、薄膜キャパシタ110の構成から下部電極バッファ層を除いた構成を有する。 Note that the sample No. in FIG. As shown in FIG. 14, 5 has a configuration in which the lower electrode buffer layer is removed from the configuration of the thin film capacitor 110.

 図13の表に示したとおり、従来技術に係る薄膜キャパシタの全て(試料No.1~5)において、実用上十分ではない破壊電圧(1100V/μm未満)が得られることが確認された。 As shown in the table of FIG. 13, it was confirmed that a breakdown voltage (less than 1100 V / μm) that is not practically sufficient can be obtained in all the thin film capacitors according to the related art (sample Nos. 1 to 5).

 試料No.1~4については、下部電極バッファ層161の成膜時における成膜面が平坦ではないために、下部電極バッファ層161の厚さが不均一になり、局所的に薄くなった箇所や欠陥箇所において絶縁破壊が生じた結果、破壊電圧が低下したと考えられる。 Sample No. With respect to 1 to 4, since the film formation surface at the time of film formation of the lower electrode buffer layer 161 is not flat, the thickness of the lower electrode buffer layer 161 is non-uniform, and a locally thinned part or a defective part It is considered that the breakdown voltage was lowered as a result of the dielectric breakdown occurring at.

 試料No.5については、下部電極バッファ層を備えていないことで、誘電体膜121と下部電極122との密着が十分に図れていないため、最も低い破壊電圧(1000V/μm以上)が得られたと考えられる。 Sample No. Regarding No. 5, since the lower electrode buffer layer was not provided, the dielectric film 121 and the lower electrode 122 were not sufficiently adhered to each other, so that the lowest breakdown voltage (1000 V / μm or more) was obtained. .

 以上の実験結果から明らかなように、上述した薄膜キャパシタ10Dの構成によれば、下部電極バッファ層61および上部電極バッファ層62が所定の面内に延在し、かつ、均一厚さで設けられることで、高い破壊電圧を実現することができる。それにより、高い信頼性を有する薄膜キャパシタが得られる。 As is clear from the above experimental results, according to the configuration of the thin film capacitor 10D described above, the lower electrode buffer layer 61 and the upper electrode buffer layer 62 extend in a predetermined plane and are provided with a uniform thickness. Thus, a high breakdown voltage can be realized. Thereby, a thin film capacitor having high reliability can be obtained.

 また、上述した薄膜キャパシタ10、10A~10Dの構成によれば、従来技術に係る薄膜キャパシタ110の構成とは異なり、特に下部電極22を形成する前に誘電体膜21を形成する手順で製造することができるため、下部電極22が高温に曝される事態を回避することができる。そのため、下部電極22および下部電極バッファ層61の構成材料として、多種多様な材料(たとえば電気抵抗が比較的低い材料)を採用することができる。 Further, according to the configuration of the above-described thin film capacitors 10, 10A to 10D, unlike the configuration of the thin film capacitor 110 according to the prior art, it is manufactured by the procedure of forming the dielectric film 21 before the lower electrode 22 is formed. Therefore, the situation where the lower electrode 22 is exposed to a high temperature can be avoided. Therefore, a wide variety of materials (for example, materials having a relatively low electrical resistance) can be employed as the constituent material of the lower electrode 22 and the lower electrode buffer layer 61.

 以上、本開示の実施形態について説明してきたが、本開示は上記の実施形態に限定されず、種々の変更を行うことができる。たとえば、上部電極23の数は、2つに限らず、たとえば4つ等に適宜増やすことができる。この場合、下部電極22を複数に分割することができる。 The embodiments of the present disclosure have been described above. However, the present disclosure is not limited to the above-described embodiments, and various changes can be made. For example, the number of upper electrodes 23 is not limited to two, and can be appropriately increased to, for example, four. In this case, the lower electrode 22 can be divided into a plurality of parts.

 10、10A、10B、10C 薄膜キャパシタ
 20 容量部
 21、21A 誘電体膜
 22 下部電極
 23、23A、23B 上部電極
 24 電極層
 26 端子
 30 下部絶縁層
 32 キャビティ
 40 上部絶縁層
 50 第1の基板
 54 第2の基板
 61 下部電極バッファ層
 62 上部電極バッファ層
10, 10A, 10B, 10C Thin film capacitor 20 Capacitance part 21, 21A Dielectric film 22 Lower electrode 23, 23A, 23B Upper electrode 24 Electrode layer 26 Terminal 30 Lower insulating layer 32 Cavity 40 Upper insulating layer 50 First substrate 54 First Two substrates 61 Lower electrode buffer layer 62 Upper electrode buffer layer

Claims (13)

  1.  下部電極層と、該下部電極層の上面に接するように設けられた誘電体膜と、該誘電体膜上に設けられた複数の上部電極層とを有する容量部を備える薄膜キャパシタであって、
     前記下部電極層の下面および側面と接するようにして前記下部電極層を収容するキャビティを有する下部絶縁層を備え、
     前記下部電極層の上面が、前記下部絶縁層から露出するとともに、前記下部絶縁層の上面と同一面を構成しており、
     前記誘電体膜が、前記下部絶縁層から露出した前記下部電極層の上面の全面を覆っている、薄膜キャパシタ。
    A thin film capacitor comprising a capacitor portion having a lower electrode layer, a dielectric film provided in contact with the upper surface of the lower electrode layer, and a plurality of upper electrode layers provided on the dielectric film,
    A lower insulating layer having a cavity for accommodating the lower electrode layer so as to be in contact with a lower surface and a side surface of the lower electrode layer;
    The upper surface of the lower electrode layer is exposed from the lower insulating layer and constitutes the same surface as the upper surface of the lower insulating layer,
    The thin film capacitor, wherein the dielectric film covers the entire upper surface of the lower electrode layer exposed from the lower insulating layer.
  2.  前記上部電極層を覆う上部絶縁層と、
     前記上部絶縁層上に設けられ、前記複数の上部電極層にそれぞれ電気的に接続された複数の端子と
    をさらに備え、
     前記上部絶縁層の側面と前記下部絶縁層の側面とで素子側面が構成されている、請求項1に記載の薄膜キャパシタ。
    An upper insulating layer covering the upper electrode layer;
    A plurality of terminals provided on the upper insulating layer and electrically connected to the plurality of upper electrode layers, respectively.
    2. The thin film capacitor according to claim 1, wherein an element side surface is constituted by a side surface of the upper insulating layer and a side surface of the lower insulating layer.
  3.  前記容量部の積層方向から見て、前記誘電体膜の端部が前記下部電極層の外縁を越えて延びており、
     前記誘電体膜の端面が、前記素子側面から露出している、請求項2に記載の薄膜キャパシタ。
    The end of the dielectric film extends beyond the outer edge of the lower electrode layer when viewed from the stacking direction of the capacitor portion,
    The thin film capacitor according to claim 2, wherein an end surface of the dielectric film is exposed from a side surface of the element.
  4.  前記容量部の積層方向から見て、前記誘電体膜の端部が前記下部電極層の外縁を越えて延びており、
     前記誘電体膜の端面が、前記素子側面から退行する位置にあって前記素子側面から露出していない、請求項2に記載の薄膜キャパシタ。
    The end of the dielectric film extends beyond the outer edge of the lower electrode layer when viewed from the stacking direction of the capacitor portion,
    3. The thin film capacitor according to claim 2, wherein an end face of the dielectric film is located at a position retracting from the element side face and is not exposed from the element side face.
  5.  前記上部絶縁層と前記下部絶縁層とが同一材料で構成されている、請求項2~4のいずれか一項に記載の薄膜キャパシタ。 The thin film capacitor according to any one of claims 2 to 4, wherein the upper insulating layer and the lower insulating layer are made of the same material.
  6.  前記上部絶縁層と前記下部絶縁層とが異なる材料で構成されている、請求項2~4のいずれか一項に記載の薄膜キャパシタ。 The thin film capacitor according to any one of claims 2 to 4, wherein the upper insulating layer and the lower insulating layer are made of different materials.
  7.  前記上部電極層が、前記容量部の積層方向から見たときに、前記下部電極層の外縁よりも内側に位置している、請求項1~6のいずれか一項に記載の薄膜キャパシタ。 The thin film capacitor according to any one of claims 1 to 6, wherein the upper electrode layer is located on an inner side than an outer edge of the lower electrode layer when viewed from a stacking direction of the capacitor portion.
  8.  前記下部電極層が、上面の全面に亘って形成された下部電極バッファ層を含み、該下部電極バッファ層において前記誘電体膜と接しており、
     前記下部電極バッファ層が均一厚さを有する、請求項1~7のいずれか一項に記載の薄膜キャパシタ。
    The lower electrode layer includes a lower electrode buffer layer formed over the entire upper surface, and is in contact with the dielectric film in the lower electrode buffer layer;
    The thin film capacitor according to any one of claims 1 to 7, wherein the lower electrode buffer layer has a uniform thickness.
  9.  前記上部電極層が、下面の全面に亘って形成された上部電極バッファ層を含み、該上部電極バッファ層において前記誘電体膜と接しており、
     前記上部電極バッファ層が均一厚さを有する、請求項1~8のいずれか一項に記載の薄膜キャパシタ。
    The upper electrode layer includes an upper electrode buffer layer formed over the entire lower surface, and is in contact with the dielectric film in the upper electrode buffer layer;
    The thin film capacitor according to any one of claims 1 to 8, wherein the upper electrode buffer layer has a uniform thickness.
  10.  下部電極層と、該下部電極層の上面に接するように設けられた誘電体膜と、該誘電体膜上に設けられた複数の上部電極層とを有する容量部を備える薄膜キャパシタの製造方法であって、
     第1の基板上に誘電体膜を形成する誘電体膜形成工程と、
     前記誘電体膜の上面に複数の上部電極層を形成する上部電極層形成工程と、
     前記第1の基板に前記上部電極層側から第2の基板を貼り付けるとともに前記第1の基板を除去して、前記第2の基板に前記誘電体膜および前記上部電極層を転写する転写工程と、
     前記転写工程において露出した前記誘電体膜の下面に、下部電極層を形成する下部電極層形成工程と、
     前記下部電極層が形成された前記誘電体膜の下面に、前記下部電極層を覆う下部絶縁層を形成する下部絶縁層形成工程と
    を含む、薄膜キャパシタの製造方法。
    A method of manufacturing a thin film capacitor comprising a capacitor portion having a lower electrode layer, a dielectric film provided in contact with the upper surface of the lower electrode layer, and a plurality of upper electrode layers provided on the dielectric film. There,
    A dielectric film forming step of forming a dielectric film on the first substrate;
    An upper electrode layer forming step of forming a plurality of upper electrode layers on the upper surface of the dielectric film;
    A transfer step of attaching the second substrate to the first substrate from the upper electrode layer side, removing the first substrate, and transferring the dielectric film and the upper electrode layer to the second substrate When,
    A lower electrode layer forming step of forming a lower electrode layer on the lower surface of the dielectric film exposed in the transfer step;
    And a lower insulating layer forming step of forming a lower insulating layer covering the lower electrode layer on a lower surface of the dielectric film on which the lower electrode layer is formed.
  11.  前記下部電極層形成工程が、前記誘電体膜の下面の全面に亘って、均一厚さを有する下部電極バッファ層を形成する工程を含む、請求項10に薄膜キャパシタの製造方法。 The method of manufacturing a thin film capacitor according to claim 10, wherein the lower electrode layer forming step includes a step of forming a lower electrode buffer layer having a uniform thickness over the entire lower surface of the dielectric film.
  12.  前記上部電極層形成工程が、前記誘電体膜の上面に均一厚さを有する上部電極バッファ層を形成する工程を含む、請求項10または11に薄膜キャパシタの製造方法。 The method for manufacturing a thin film capacitor according to claim 10 or 11, wherein the upper electrode layer forming step includes a step of forming an upper electrode buffer layer having a uniform thickness on an upper surface of the dielectric film.
  13.  下部電極層と、該下部電極層の上面に接するように設けられた誘電体膜と、該誘電体膜上に設けられた複数の上部電極層とを有する容量部を備える薄膜キャパシタの製造方法であって、
     キャビティを有する下部絶縁層を準備する下部絶縁層準備工程と、
     前記下部絶縁層のキャビティ内を充たし、前記下部絶縁層のキャビティから露出するとともに前記下部絶縁層の上面と同一面を構成する上面を有する下部電極層を形成する下部電極層形成工程と、
     前記下部絶縁層のキャビティから露出した前記下部電極層の上面の全面を覆う誘電体膜を形成する誘電体膜形成工程と、
     前記誘電体膜の上面に複数の上部電極層を形成する上部電極層形成工程と
    を含む、薄膜キャパシタの製造方法。
    A method of manufacturing a thin film capacitor comprising a capacitor portion having a lower electrode layer, a dielectric film provided in contact with the upper surface of the lower electrode layer, and a plurality of upper electrode layers provided on the dielectric film. There,
    A lower insulating layer preparation step of preparing a lower insulating layer having a cavity;
    A lower electrode layer forming step of filling the inside of the cavity of the lower insulating layer, forming a lower electrode layer having an upper surface exposed from the cavity of the lower insulating layer and constituting the same surface as the upper surface of the lower insulating layer;
    Forming a dielectric film covering the entire upper surface of the lower electrode layer exposed from the cavity of the lower insulating layer; and
    An upper electrode layer forming step of forming a plurality of upper electrode layers on the upper surface of the dielectric film.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0722725A (en) * 1993-06-22 1995-01-24 Shinko Electric Ind Co Ltd Circuit board with thin-film capacitor and its manufacture
JP2007116177A (en) * 2005-10-21 2007-05-10 E I Du Pont De Nemours & Co Power core device and its manufacturing method
JP2014222656A (en) * 2010-04-28 2014-11-27 株式会社村田製作所 Dielectric material and thin-film capacitor using the same
WO2017026233A1 (en) * 2015-08-10 2017-02-16 株式会社村田製作所 Capacitor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0722725A (en) * 1993-06-22 1995-01-24 Shinko Electric Ind Co Ltd Circuit board with thin-film capacitor and its manufacture
JP2007116177A (en) * 2005-10-21 2007-05-10 E I Du Pont De Nemours & Co Power core device and its manufacturing method
JP2014222656A (en) * 2010-04-28 2014-11-27 株式会社村田製作所 Dielectric material and thin-film capacitor using the same
WO2017026233A1 (en) * 2015-08-10 2017-02-16 株式会社村田製作所 Capacitor

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