KR20210035653A - 전압 트래킹을 이용한 적응적 ctat 바이어싱 기능을 갖는 증폭 장치 - Google Patents

전압 트래킹을 이용한 적응적 ctat 바이어싱 기능을 갖는 증폭 장치 Download PDF

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Abstract

본 발명의 일 실시 예에 따른 증폭 장치는, 내부전압에 기초해 내부 전류를 생성하는 전류 생성 회로; 상기 내부 전류를 증폭하여 생성된 바이어스 전류를 파워 증폭회로에 출력하는 바이어스 증폭회로; 상기 파워 증폭회로의 바이어스 전압에 기초해, 상기 내부전압을 조절하는 보상회로; 를 포함한다.

Description

전압 트래킹을 이용한 적응적 CTAT 바이어싱 기능을 갖는 증폭 장치{AMPLIFYING DEVICE WITH ADAPTIVE CTAT BIASING CAPABILITY USING VOLTAGE TRACKING}
본 발명은 전압 트래킹을 이용한 적응적 CTAT(Complementary to Absolute Temperature) 바이어싱 기능을 갖는 증폭 장치에 관한 것이다.
일반적으로, 휴대폰 등의 모바일 기기와 같은 통신 시스템은 신호를 증폭하기 위해 증폭 장치를 포함한다.
통상, 증폭 장치는 바이어스 회로와 증폭회로를 포함할 수 있고, 바이어스 회로는 증폭회로에 공급하기 위한 바이어스 전압 또는 바이어스 전류를 생성하며, 증폭회로는 바이어스 전류 또는 바이어스 전압을 공급받고, 입력되는 신호를 증폭할 수 있다.
기존의 증폭 장치에서, 증폭회로는 파워 트랜지스터를 포함하고, 바이어스 회로는 바이어스 트랜지스터를 포함한다. 상기 증폭 장치가 동작하는 동안에는 시간의 경과에 따라 온도가 상승하게 되는데, 파워 트랜지스터가 바이어스 트랜지스터보다 더 많은 전류를 생성하므로, 파워 트랜지스터의 온도가 바이어스 트랜지스터의 온도보다 더 높이 상승하는 경우가 발생될 수 있다.
이와 같은 온도 상승으로, 바이어스 트랜지스터의 베이스-에미터 전압(Vbe)이 낮아지는 것보다 파워 트랜지스터의 문턱 전압(Vth)이 상대적으로 더 낮아지게 되고, 이에 따라 바이어스 트랜지스터의 베이스-에미터 전압(Vbe)과 파워 트랜지스터의 문턱 전압(Vth)의 차전압에 대응되는 오버드라이브 전압(Vov)이 증가하게 될 수 있다. 상기 오버드라이브 전압(Vov)의 증가에 따라 바이어스 전류가 증가되어, 증폭회로의 컬렉터 전류(Quiescent current 또는 Collect current)도 증가되며, 결국 증폭회로에서 전류 소모가 증가되는 문제점이 있다.
(선행기술문헌)
(특허문헌 1) KR 10-2002-0081655 (2002.10.30)
본 발명의 일 실시 예는, 증폭 장치가 동작중에 온도가 증가되는 경우에도 바이어스 회로의 바이어스 전류 또는 증폭회로의 컬렉터 전류의 상승을 억제할 수 있는 증폭 장치를 제공한다.
본 발명의 일 실시 예에 의해, 내부전압에 기초해 내부 전류를 생성하는 전류 생성 회로; 상기 내부 전류를 증폭하여 생성된 바이어스 전류를 파워 증폭회로에 출력하는 바이어스 증폭회로; 상기 파워 증폭회로의 바이어스 전압에 기초해, 상기 내부전압을 조절하는 보상회로; 를 포함하는 증폭 장치가 제안된다.
또한, 본 발명의 다른 일 실시 예에 의해, 내부전압에 기초해 내부 전류를 생성하는 전류 생성 회로; 상기 내부 전류를 증폭하여 생성된 바이어스 전류를 출력하는 바이어스 증폭회로; 상기 바이어스 증폭회로로부터 상기 바이어스 전류를 공급받고, 입력신호를 증폭하는 파워 증폭회로; 및 온도 변화에 관계없이 상기 바이어스 전류가 일정하도록, 상기 파워 증폭회로의 바이어스 전압에 기초해 상기 내부전압을 조절하는 보상회로; 를 포함하는 증폭 장치가 제안된다.
본 발명의 일 실시 예에 의하면, 증폭 장치가 동작중에 온도가 증가되는 경우에도 바이어스 회로의 바이어스 전류 또는 증폭회로의 컬렉터 전류의 상승을 억제할 수 있고, 이에 따라 전류 소모를 저감시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 증폭 장치의 일 예시도이다.
도 2는 본 발명의 일 실시 예에 따른 증폭 장치의 회로 예시도이다.
도 3은 도 2의 전류 생성 회로의 일 예시도이다.
도 4는 본 발명의 일 실시 예에 따른 증폭 장치의 일 적용 예시도이다.
도 5는 파워 증폭회로의 온도-바이어스 트랜지스터의 Vbe의 그래프이다.
도 6은 파워 증폭회로의 온도-파워 트랜지스터의 Ic의 그래프이다.
이하에서는, 본 발명은 설명되는 실시 예에 한정되지 않으며, 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다.
또한, 본 발명의 각 실시 예에 있어서, 하나의 예로써 설명되는 구조, 형상 및 수치는 본 발명의 기술적 사항의 이해를 돕기 위한 예에 불과하므로, 이에 한정되는 것이 아니라 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다. 본 발명의 실시 예들은 서로 조합되어 여러 가지 새로운 실시 예가 이루어질 수 있다.
그리고, 본 발명에 참조된 도면에서 본 발명의 전반적인 내용에 비추어 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위해서, 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 증폭 장치의 일 예시도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 증폭 장치는, 일 예로, 전류 생성 회로(100), 바이어스 증폭회로(200), 및 보상회로(400)를 포함할 수 있다.
또한, 상기 증폭 장치는, 다른 일 예로, 전류 생성 회로(100), 바이어스 증폭회로(200), 파워 증폭회로(300) 및 보상회로(400)를 포함할 수 있다.
상기 전류 생성 회로(100)는, 내부전압(Vint)에 기초해 내부 전류(Iint)를 생성할 수 있다.
일 예로, 상기 전류 생성 회로(100)는, 기준 전류원(Iref)의 단자와 접지 사이에 직렬로 접속된 제1 정전압 소자(D1)와 접지 저항(RG)을 포함할 수 있다.
상기 제1 정전압 소자(D1)는, 상기 기준 전류원(Iref)의 단자에 접속된 애노드(anode)와, 상기 접지 저항(RG)에 접속된 캐소드(cathode)를 포함할 수 있다. 상기 접지 저항(RG)은 상기 제1 정전압 소자(D1)의 캐소드와 접지 사이에 접속될 수 있다. 이 경우, 상기 내부전압(Vint)은, 상기 제1 정전압 소자(D1)의 애노드(제1 노(N1))에서 출력될 수 있다.
상기 바이어스 증폭회로(200)는, 상기 전류 생성 회로(100)의 제1 노드(N1)에 접속되어, 상기 전류 생성 회로(100)로부터 입력받은 내부 전류(Iint)를 증폭하여 바이어스 전류(Ib)를 생성하여 파워 증폭회로(300)에 출력할 수 있다. 일 예로, 상기 바이어스 증폭회로(200)는 바이어스 트랜지스터(M2)를 포함할 수 있다.
상기 파워 증폭회로(300)는, 상기 바이어스 증폭회로(200)로부터 상기 바이어스 전류(Ib)를 공급받고, 입력단(IN) 및 입력 블록킹 커패시터(CB1)를 순차로 통해 입력되는 입력신호를 증폭하고, 증폭된 신호를 출력 블록킹 커패시터(CB2) 및 출력단(OUT)을 순차로 통해 출력할 수 있다. 일 예로, 상기 파워 증폭회로(300)는 파워 트랜지스터(M3)를 포함할 수 있다.
도 1에서, 상기 입력 블록킹 커패시터(CB1) 및 출력 블록킹 커패시터(CB2)는 교류 신호에 대해서는 낮은 임피던스를 가지므로 교류 신호를 통과시키고 직류 성분에 대해서는 높은 임피던스를 가지므로 직류 성분을 차단하는 기능을 수행한다. RB는 파워 증폭회로(300)의 베이스 저항이다.
상기 보상회로(400)는, 상기 파워 증폭회로(300)의 입력노드(NB)에서의 바이어스 전압(Vb)을 상기 전류 생성 회로(100)의 제2 노드(N2)(제1 정전압 소자(D1의 캐소드))에 전달하여, 상기 바이어스 전압(Vb)에 기초하여 상기 전류 생성 회로(100)의 내부전압(Vint)을 조절할 수 있다.
일 예로, 상기 보상회로(400)는, 상기 바이어스 전류(Ib)가 공급되는 상기 파워 증폭회로(300)의 입력 노드(NB)와 상기 제1 정전압 소자(D1)의 캐소드에 해당되는 제2 노드(N2) 사이에 접속될 수 있다. 이에 따라, 상기 보상회로(400)는, 상기 파워 증폭회로(300)의 입력 노드(NB)에서의 베이스 전압(Vb)을 상기 제2 노드(N2)에 전달할 수 있다.
본 발명의 각 도면에 대해, 동일한 부호 및 동일한 기능의 구성요소에 대해서는 가능한 불필요한 중복 설명은 생략될 수 있고, 각 도면에 대해 가능한 차이점에 대한 사항이 설명될 수 있다.
도 2는 본 발명의 일 실시 예에 따른 증폭 장치의 회로 예시도이다.
도 2를 참조하면, 상기 바이어스 증폭회로(200)는, 일 예로, 바이어스 트랜지스터(M2)와 커패시터(C2)를 포함할 수 있다. 상기 바이어스 트랜지스터(M2)는 일 예로 BJT(Bipolar Junction Transistor) 또는 HBT(Hetero-junction Bipolar Transistor)가 될 수 있으며, 이에 한정되지 않는다.
예를 들어, 상기 바이어스 트랜지스터(M2)는, 동작전압(Vcc2) 단자에 접속된 컬렉터와, 상기 제1 정전압 소자(D1)의 애노드에 해당되는 제1 노드(N1)에 접속된 베이스와, 상기 파워 증폭회로(300)의 입력 노드(NB)에 접속된 에미터를 포함할 수 있다. 상기 커패시터(C2)는, 상기 바이어스 트랜지스터(M2)의 베이스와 접지 사이에 접속될 수 있다.
상기 커패시터(C2)의 상기 바이어스 트랜지스터(M2)의 베이스 전압을 안정화 시킬 수 있다. 상기 바이어스 트랜지스터(M2)는, 상기 전류 생성 회로(100)로부터 입력되는 내부전류(Iint)를 증폭하여 바이어스 전류(Ib)를 생성하여 상기 파워 증폭회로(300)의 입력 노드(NB)에 공급할 수 있다.
예를 들어, 상기 파워 증폭회로(300)는, 파워 트랜지스터(M3)를 포함할 수 있다. 상기 파워 트랜지스터(M3)는 일 예로, BJT(Bipolar Junction Transistor) 또는 HBT(Hetero-junction Bipolar Transistor)가 될 수 있으며, 이에 한정되지는 않는다.
상기 피워 트랜지스터(M3)는 동작전압(Vcc1) 단자에 접속된 컬렉터와, 상기 파워 증폭회로(300)의 입력 노드(NB)에 베이스 저항(RB)을 통해 접속된 베이스와, 접지에 접속된 에미터를 포함할 수 있다.
상기 파워 트랜지스터(M3)는, 상기 바이어스 증폭회로(200)로부터 상기 바이어스 전류(Ib)를 공급받고, 입력단(IN)을 통해 베이스로 입력되는 입력신호를 증폭할 수 있다.
상기 보상회로(400)는, 직류 성분을 통과하고 교류 성분을 차단하는 RC 필터와 같은 저역 통과 필터를 포함할 수 있다.
상기 보상회로(400)는, 일 예로, 저항 소자(R41)와 커패시터 소자(C41)를 포함할 수 있다. 상기 저항 소자(R41)는, 상기 바이어스 전류(Ib)가 공급되는 상기 파워 증폭회로(300)의 입력 노드(NB)와, 상기 제1 정전압 소자(D1)의 애노드(제1 노드(N1))의 사이에 접속될 수 있다. 그리고, 상기 커패시터 소자(C41)는, 상기 저항 소자(R41)의 양측 단자중 하나와 접지 사이에 접속될 수 있다.
일반적으로, 온도가 상승하면 파워 트랜지스터(M3)의 문턱전압이 낮아지는데, 파워 트랜지스터(M3)의 문턱전압이 낮아지면 파워 트랜지스터(M3)의 베이스 전압(Vb)도 낮아지고, 이 베이스 전압(Vb)이 보상회로(400)에 의해 상기 전류 생성 회로(100)의 제2 노드(N2)에 전달되면, 상기 내부전압(Vint)도 낮아진다.
이에 따라, 상기 내부전압(Vint)도 낮아지면, 바이어스 트랜지스터(M2)의 베이스-에미터 전압(Vbe)과 파워 트랜지스터(M3)의 문턱 전압(Vth)의 차전압에 대응되는 오버드라이브 전압(Vov)의 증가를 억제함으로써 내부 전류(Iint)의 증가가 억제될 수 있다.
이에 따라, 상기 보상회로(400)는, 온도 변화에 관계없이 상기 바이어스 전류(Ib)가 일정하도록, 상기 파워 증폭회로(300)의 바이어스 전압(Vb)에 기초해 상기 내부전압(Vint)을 조절할 수 있고, 결국 바이어스 전류를 일정하도록 조절할 수 있다.
한편, 상기 보상회로(400)의 저항소자(R41)는 DC적으로 전류가 흐르지 못할 정도로 높은 저항값을 가질 수 있으며, 이 경우, DC 전류인 상기 바이어스 전류(Ib)는 파워 트랜지스터(M3)의 베이스로 흐르고, 보상회로(400)를 통해 흐르지 않게 되므로, 보상회로(400)에서의 전압 강하는 없다.
이에 따라 보상회로(400)는 상기 베이스 전압(Vb)을 상기 전류 생성 회로(100)의 제2 노드(N2)에 전달할 수 있다.
도 3은 도 2의 전류 생성 회로의 일 예시도이다.
도 3을 참조하면, 일 예로, 상기 전류 생성 회로(100)는, 기준 전류원(Iref)의 단자와 접지 사이에 직렬로 접속된 소스 저항(RS), 제1 정전압 소자(D1), 제2 정전압 소자(D2), 및 접지 저항(RG)을 포함할 수 있다.
상기 소스 저항(RS)은, 기준 전류원(Iref)의 단자에 접속된 일단과 상기 제1 정전압 소자(D1)의 애노드에 접속된 타단을 포함한다.
상기 제1 정전압 소자(D1)는, 상기 소스 저항(RS)의 타단에 접속된 애노드와 상기 제2 정전압 소자(D2)의 애노드에 접속된 캐소드를 포함한다.
상기 제2 정전압 소자(D2)는, 상기 제1 정전압 소자(D1)의 캐소드에 접속된 애노드와, 상기 접지 저항(RG)에 접속된 캐소드를 포함한다. 일 예로, 상기 제1 정전압 소자(D1) 및 제2 정전압 소자(D2)는 다이오드가 될 수 있고, 다이오드 결선 트랜지스터가 될 수 있으며, 이에 한정되지 않고, 정전압 기능을 갖는 소자 또는 회로로 대체 가능하다.
그리고 상기 접지 저항(RG)은, 상기 제2 정전압 소자(D2)의 캐소드와 접지 사이에 접속된다.
상기 내부전압(Vint)은, 상기 제1 정전압 소자(D2)의 애노드(제1 노드(N1))에서 출력될 수 있다.
이 경우, 상기 보상회로(400)는, 상기 바이어스 전류(Ib)가 공급되는 상기 파워 증폭회로(300)의 입력 노드(NB)와 상기 제1 정전압 소자(D1)의 캐소드(제1 정전압 소자(D1)와 제2 정전압 소자(D2) 사이의 접속노도인 제2 노드(N2))와의 사이에 접속된다.
본 서류에서, 상기 보상회로(400)가 접속되는 노드가 입력 노드(NB, 도2) 및 제2 노드(N2, 도 2 또는 도 3)에 한정되는 것은 아니고, 입력 노드(NB) 대신에 파워 트랜지스터(M3)의 문턱전압을 검출할 수 있는 노드가 될 수 있고, 제2 노드(N2) 대신에 내부전압(Vint)을 공급하는 제1 노드와 다른 노드이면서 상기 내부전압(Vint)을 조절할 수 있는 노드가 될 수 있다.
이에 따라, 상기 보상회로(400)는, 상기 파워 증폭회로(300)의 입력노드(NB)에서의 바이어스 전압(Vb)을, 제1 정전압 소자(D1)와 제2 정전압 소자(D2) 사이의 접속노도인 제2 노드(N2)에 전달하여, 상기 바이어스 전압(Vb)에 기초하여 상기 전류 생성 회로(100)의 내부전압(Vint)을 조절할 수 있다.
부연하면, 보상회로(400)는, 온도 증가 시 낮아지는 파워 증폭회로(300)의 문턱전압에 대응되는 베이스 전압(Vb)을, 전류 생성 회로(100)의 제2 노드(N2)에 전달하여, 전류 생성 회로(100)의 제1 노드(N1)의 내부전압(Vint)을 조절할 수 있고, 이어서 전류 생성 회로(100)의 제1 노드(N1)의 내부전압(Vint)은 파워 증폭회로(300)의 문턱전압을 트래킹(Tracking)하여, 바이어스 증폭회로(200)의 베이스-에미터(base-emitter)전압 또한 상기 파워 증폭회로(300)의 문턱전압을 트래킹하므로, 파워 증폭회로(300)의 문턱전압과 바이어스 증폭회로(200)의 베이스-에미터(base-emitter)전압과의 차이 전압인 Vov전압이 점점 커지는 것이 억제될 수 있다. 이에 따라 파워 증폭회로(300)의 컬렉터 전류(quiescent current 또는 collect current)의 증가가 억제 될 수 있다.
도 4는 본 발명의 일 실시 예에 따른 증폭 장치의 일 적용 예시도이다.
도 4를 참조하면, 본 발명의 일 실시 예에 따른 증폭 장치는 복수의 증폭회로(300-1,300-2,300-3) 및 복수의 바이어스 회로(250-1,250-2,250-3)를 포함할 수 있다. 이 경우, 상기 복수의 증폭회로(300-1,300-2,300-3)는 복수의 바이어스 회로(250-1,250-2,250-3) 각각으로부터 바이어 전류를 공급받을 수 있다.
일 예로, 복수의 증폭회로(300-1,300-2,300-3)는 제1 드라이브 증폭기(DA1)(300-1), 제2 드라이브 증폭기(DA2)(300-2), 및 파워 증폭기(PA)(300-3)가 될 수 있다. 이 경우, 전술한 바와같은 보상회로(400)는 제1 드라이브 증폭기(DA1)(300-1), 제2 드라이브 증폭기(DA2)(300-2), 및 파워 증폭기(PA)(300-3) 각각에 적용될 수 있으며, 일 예로, 도 4에 도시된 바와 같이, 파워 소모가 가장 많은 파워 증폭기(PA)(300-3)에만 적용될 수도 있다.
도 5는 파워 증폭회로의 온도-바이어스 트랜지스터의 Vbe의 그래프이다.
도 5에서, G11은 보상회로가 없는 기존의 파워 증폭회로의 온도-바이어스 트랜지스터의 Vbe의 그래프이고, G12는 보상회로를 갖는 본 발명의 파워 증폭회로의 온도-바이어스 트랜지스터의 Vbe의 그래프이다.
G11과 G12를 참조하면, 기존의 파워 증폭회로 대비 본 발명의 파워 증폭회로에서, 온도가 상승되는 경우에 바이어스 트랜지스터의 Vbe가 상대적으로 낮아졌음을 알 수 있고, 이는 본 발명의 보상회로에 의해서, 파워 증폭회로(300)의 문턱전압과 바이어스 증폭회로(200)의 베이스-에미터(base-emitter) 전압과의 차이 전압인 Vov전압이 커지는 것이 억제될 수 있음을 알 수 있다.
상기 Vov전압이 커지는 것이 억제되면, 바이어스 전류가 상승되는 것이 억제되는 효과가 있다.
도 6은 파워 증폭회로의 온도-파워 트랜지스터의 Ic의 그래프이다.
도 6에서, G21은 보상회로가 없는 기존의 파워 증폭회로의 온도-파워 트랜지스터의 Ic의 그래프이고, G22는 보상회로가 갖는 본 발명의 파워 증폭회로의 온도-파워 트랜지스터의 Ic의 그래프이다.
G21과 G22를 참조하면, 기존의 파워 증폭회로 대비 본 발명의 파워 증폭회로에서, 온도가 상승되는 경우에 파워 트랜지스터의 Ic가 증가되지 않고 비교적 일정하게 유지되고 있음을 알 수 있다.
이에 따르면, 온도가 상승하더라도, 본 발명의 보상회로에 의해서 파워 증폭회로의 컬렉터 전류가 상승하는 것이 억제되어, 전류 소모의 증가가 방지될 수 있음을 알 수 있다.
이상에서는 본 발명을 실시 예로써 설명하였으나, 본 발명은 상기한 실시 예에 한정되지 아니하며, 특허 청구 범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형이 가능할 것이다.
100: 전류 생성 회로
200: 바이어스 증폭회로
300: 파워 증폭회로
400: 보상회로
RS: 소스 저항
D1: 제1 정전압 소자
D2: 제2 정전압 소자
RG: 접지 저항
M2: 바이어스 트랜지스터
M3: 파워 트랜지스터

Claims (16)

  1. 내부전압에 기초해 내부 전류를 생성하는 전류 생성 회로;
    상기 내부 전류를 증폭하여 생성된 바이어스 전류를 파워 증폭회로에 출력하는 바이어스 증폭회로;
    상기 파워 증폭회로의 바이어스 전압에 기초해, 상기 내부전압을 조절하는 보상회로;
    를 포함하는 증폭 장치.
  2. 제1항에 있어서, 상기 전류 생성 회로는,
    기준 전류원의 단자에 접속된 애노드를 갖는 제1 정전압 소자; 및
    상기 제1 정전압 소자의 캐소드와 접지 사이에 접속된 접지 저항; 를 포함하고,
    상기 내부전압은, 상기 제1 정전압 소자의 애노드에서 출력되는
    증폭 장치.
  3. 제2항에 있어서, 상기 보상회로는,
    상기 바이어스 전류가 공급되는 상기 파워 증폭회로의 입력 노드와 상기 제1 정전압 소자의 캐소드 사이에 접속되는
    증폭 장치.
  4. 제1항에 있어서, 상기 전류 생성 회로는,
    기준 전류원의 단자에 접속된 일단을 갖는 소스 저항;
    상기 소스 저항의 타단에 접속된 애노드를 갖는 제1 정전압 소자;
    상기 제1 정전압 소자의 캐소드에 접속된 애노드를 갖는 제2 정전압 소자;
    상기 제2 정전압 소자의 캐소드와 접지 사이에 접속된 접지 저항; 를 포함하고,
    상기 내부전압은, 상기 제1 정전압 소자의 애노드에서 출력되는
    증폭 장치.
  5. 제4항에 있어서, 상기 보상회로는,
    상기 바이어스 전류가 공급되는 상기 파워 증폭회로의 입력 노드와 상기 제1 정전압 소자의 캐소드 사이에 접속되는
    증폭 장치.
  6. 제1항에 있어서, 상기 보상회로는,
    직류 성분을 통과하고 교류 성분을 차단하는 저역 통과 필터를 포함하는
    증폭 장치.
  7. 제1항에 있어서, 상기 보상회로는,
    직류 성분을 통과하고 교류 성분을 차단하는 RC 필터를 포함하는
    증폭 장치.
  8. 제4항에 있어서, 상기 보상회로는,
    상기 바이어스 전류가 공급되는 상기 파워 증폭회로의 입력 노드와 상기 제1 정전압 소자의 캐소드 사이에 접속된 저항 소자; 및
    상기 저항 소자의 양측 단자중 하나와 접지 사이에 접속된 커패시터 소자;
    를 포함하는 증폭 장치.
  9. 내부전압에 기초해 내부 전류를 생성하는 전류 생성 회로;
    상기 내부 전류를 증폭하여 생성된 바이어스 전류를 출력하는 바이어스 증폭회로;
    상기 바이어스 증폭회로로부터 상기 바이어스 전류를 공급받고, 입력신호를 증폭하는 파워 증폭회로; 및
    온도 변화에 관계없이 상기 바이어스 전류가 일정하도록, 상기 파워 증폭회로의 바이어스 전압에 기초해 상기 내부전압을 조절하는 보상회로;
    를 포함하는 증폭 장치.
  10. 제9항에 있어서, 상기 전류 생성 회로는,
    기준 전류원의 단자에 접속된 애노드를 갖는 제1 정전압 소자; 및
    상기 제1 정전압 소자의 캐소드와 접지 사이에 접속된 접지 저항; 를 포함하고,
    상기 내부전압은, 상기 제1 정전압 소자의 애노드에서 출력되는
    증폭 장치.
  11. 제10항에 있어서, 상기 보상회로는,
    상기 바이어스 전류가 공급되는 상기 파워 증폭회로의 입력 노드와 상기 제1 정전압 소자의 캐소드 사이에 접속되는
    증폭 장치.
  12. 제9항에 있어서, 상기 전류 생성 회로는,
    기준 전류원의 단자에 접속된 일단을 갖는 소스 저항;
    상기 소스 저항의 타단에 접속된 애노드를 갖는 제1 정전압 소자;
    상기 제1 정전압 소자의 캐소드에 접속된 애노드를 갖는 제2 정전압 소자;
    상기 제2 정전압 소자의 캐소드와 접지 사이에 접속된 접지 저항; 를 포함하고,
    상기 내부전압은, 상기 제2 정전압 소자의 애노드에서 출력되는
    증폭 장치.
  13. 제12항에 있어서, 상기 보상회로는,
    상기 바이어스 전류가 공급되는 상기 파워 증폭회로의 입력 노드와 상기 제1 정전압 소자의 캐소드 사이에 접속되는
    증폭 장치.
  14. 제9항에 있어서, 상기 보상회로는,
    직류 성분을 통과하고 교류 성분을 차단하는 저역 통과 필터를 포함하는
    증폭 장치.
  15. 제9항에 있어서, 상기 보상회로는,
    직류 성분을 통과하고 교류 성분을 차단하는 RC 필터를 포함하는
    증폭 장치.
  16. 제12항에 있어서, 상기 보상회로는,
    상기 바이어스 전류가 공급되는 상기 파워 증폭회로의 입력 노드와 상기 제2 정전압 소자의 애노드 사이에 접속된 저항 소자; 및
    상기 저항 소자의 양측 단자중 하나와 접지 사이에 접속된 커패시터 소자;
    를 포함하는 증폭 장치.

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