KR20210033056A - 다중 레벨 시그널링을 위한 사전 왜곡 - Google Patents

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Abstract

다중 레벨 시그널링의 사전 왜곡을 위한 방법, 시스템, 및 디바이스가 설명된다. 디바이스는 2개의 송신 라인을 통해 동시에 송신될 2개의 다중 레벨 신호를 식별할 수 있다. 디바이스는 전파 동안 다중 레벨 신호 중 하나에 의해 다른 하나에 대해 야기될 것으로 예상된 크로스토크를 추정할 수 있다. 예상된 크로스토크에 기초하여, 디바이스는 예상된 크로스토크를 보상하는 신호를 생성할 수 있다. 일부 예에서, 신호는 제1 신호 및 소거 신호의 조합일 수 있다. 일부 예에서, 일단 보상된 신호가 생성되면, 보상된 신호는 다른 다중 레벨이 다른 다중 레벨의 각각의 송신 라인을 통해 송신되는 것과 동시에 보상된 신호의 각각의 송신 라인을 통해 송신된다.

Description

다중 레벨 시그널링을 위한 사전 왜곡
상호 참조
본 특허 출원은 미국 특허 출원 제16/538,301호(발명자: Spirkl et al., 출원일: 2019년 8월 12일, 발명의 명칭: "PRE-DISTORTION FOR MULTI-LEVEL SIGNALING"), 및 미국 가특허 출원 제62/720,813호(발명자: Spirkl et al., 출원일: 2018년 8월 21일, 발명의 명칭: "PRE-DISTORTION FOR MULTI-LEVEL SIGNALING")에 대한 우선권을 주장하며, 이 기초 출원의 각각은 양수인에게 양도되고 이 기초 출원의 각각은 본 명세서에 전문이 참조에 의해 명백하게 원용된다.
다음의 내용은 일반적으로, 적어도 하나의 메모리 디바이스를 포함하는 시스템에 관한 것이고 더 구체적으로, 다중 레벨 시그널링을 위한 사전 왜곡에 관한 것이다.
메모리 디바이스는 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이, 등과 같은 다양한 전자 디바이스에서 정보를 저장하기 위해 널리 사용된다. 정보는 메모리 디바이스의 상이한 상태를 프로그래밍함으로써 저장된다. 예를 들면, 이진 디바이스는 종종 논리 1 또는 논리 0으로 표시된 2개의 상태 중 하나를 저장할 수 있다. 다른 디바이스에서, 2개보다 많은 상태가 저장될 수 있다. 저장된 정보에 액세스하기 위해, 디바이스의 구성요소는 메모리 디바이스에서 적어도 하나의 저장된 상태를 판독하거나, 감지할 수 있다. 정보를 저장하기 위해, 디바이스의 구성요소는 메모리 디바이스에 상태를 기록하거나, 프로그래밍할 수 있다.
자기 하드 디스켓, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전성 RAM(FeRAM), 자기 RAM(MRAM), 저항성 RAM(RRAM), 플래시 메모리, 상 변화 메모리(PCM), 등을 포함하는 다양한 유형의 메모리 디바이스가 존재한다. 메모리 디바이스는 휘발성이거나 비휘발성일 수 있다. 비휘발성 메모리, 예컨대, FeRAM은 심지어 외부 전력원이 없는 경우에도 장기간 동안 이들의 저장된 논리 상태를 유지할 수 있다. 휘발성 메모리 디바이스, 예컨대, DRAM은 외부 전력원에 의해 주기적으로 리프레시(refresh)되지 않는 한 시간이 지남에 따라 이들의 저장된 상태를 잃을 수 있다.
변조 심볼이 각각 1 비트보다 많은 정보를 표현하는 비 이진 변조 방식은 다중 레벨 변조 방식으로서 언급될 수 있으며 이러한 변조 방식에 따른 시그널링 기법은 다중 레벨 시그널링으로서 언급될 수 있다. 일부 메모리 디바이스는 다른 디바이스와 정보를 교환하기 위해 다중 레벨 시그널링을 사용할 수 있다. 다중 레벨 시그널링을 위해 사용된 송신 라인 사이의 크로스토크(crosstalk) 또는 다른 형태의 간섭을 완화하기 위한 해결책이 필요할 수 있다.
도 1은 본 발명의 예에 따라 다중 레벨 시그널링을 위한 사전 왜곡을 지원하는 메모리 디바이스의 일례를 도시한 도면.
도 2는 본 발명의 예에 따라 다중 레벨 시그널링을 위한 사전 왜곡을 지원하는 회로의 일례를 도시한 도면.
도 3은 본 발명의 예에 따라 다중 레벨 시그널링을 위한 사전 왜곡을 지원하는 시스템의 일례를 도시한 도면.
도 4는 본 발명의 다양한 예에 따라 사전 왜곡을 지원하는 다중 레벨 신호의 일례를 도시한 도면.
도 5는 본 발명의 다양한 예에 따라 사전 왜곡을 지원하는 다중 레벨 신호의 일례를 도시한 도면.
도 6은 본 발명의 다양한 예에 따라 다중 레벨 시그널링을 위한 사전 왜곡을 지원하는 프로세스 흐름의 일례를 도시한 도면.
도 7은 본 발명의 다양한 예에 따라 다중 레벨 시그널링을 위한 사전 왜곡을 지원하는 프로세스 흐름의 일례를 도시한 도면.
도 8은 본 발명의 다양한 예에 따라 다중 레벨 시그널링을 위한 사전 왜곡을 지원할 수 있는 디바이스의 블록도.
도 9 및 도 10은 본 발명의 다양한 예에 따라 다중 레벨 시그널링을 위한 사전 왜곡을 지원하는 방법 또는 방법들을 도시하는 흐름도.
다중레벨 시그널링을 이용하는 디바이스는 호스트와 메모리 사이의 송신 라인 사이의 크로스토크를 동적으로 완화할 수 있다. 이러한 완화는 데이터 송신 전에 적용된 간섭 추정치에 기초하는 크로스토크 소거를 포함할 수 있다.
예로서, 일부 시스템 또는 디바이스에서, 저장될 데이터 또는 저장장치로부터 검색된 데이터는 하나 이상의 송신 라인을 통해 처리 장치(예컨대, 그래픽 처리 장치(GPU), 범용 GPU(GPGPU), 중앙 처리 장치(CPU))와 메모리 디바이스(예컨대, DRAM))사이에서 교환된다. 그러나, 일부 경우에, 송신 라인의 근접성은 전파 동안 일부 데이터 신호에 대한 원하지 않는 기여도(예컨대, 간섭)를 야기한다. 예를 들면, 가깝게 이격된 송신 라인을 통해 다수의 신호가 동시에 전송될 때 크로스토크가 발생할 수 있다. 교차 결합으로서 또한 언급될 수 있는 이러한 크로스토크는 신호에 악영향을 미치거나 이를 손상시키거나 신호를 수신하는 디바이스에서 하나 이상의 데이터 오류를 야기할 수 있고, 따라서 잘못된 데이터가 저장되거나 검색된 것으로서 해석되는 것을 야기할 수 있고 - 그에 의해, 성능에 부정적인 영향을 미친다.
송신 라인 사이의 간격이 감소됨에 따라 크로스토크가 증가하기 때문에, 입력/출력(I/Os)의 양이 증가하거나 I/O의 근접성이 증가함에 따라 디바이스의 성능이 저하될 수 있다. 이 I/O가 차동 라인과 달리 본질적으로 크로스토크를 완화하지 않는 단일 종단 송신 라인을 사용하는 경우 이 문제가 악화될 수 있다.
다중 레벨 변조 방식(예컨대, 펄스 진폭 변조 4(PAM4)와 같은 변조 심볼 당 1 비트보다 많은 정보를 인코딩하기 위해 적어도 3개의 레벨을 포함하는 변조 방식)이 단일 종단 송신 라인에 걸쳐 다중 레벨 신호를 전송하기 위해 사용된 경우, 크로스토크 기여도는 더 악화될 수 있다. 예를 들면, 최소 및 최대 전압 레벨 사이의 일정한 차이(예컨대, 양의 공급 전압과 음의 공급 전압 또는 접지 기준 사이의 일정한 차이)를 가정하면, 변조 방식에서 전압 레벨 수가 증가함에 따라, 상이한 전압 레벨(심볼) 사이의 감지 윈도우가 감소하고, 따라서 오류를 야기할 수 있는 크로스토크 유도 전압의 크기가 또한 감소한다. 구체적인 예로서, PAM4의 전압 레벨 사이의 전압 스윙이 PAM2에 대한 전압 스윙의 1/3이기 때문에(최고 및 최저 전압 레벨 사이의 동일한 전체 스윙을 가정함), PAM4 신호에 대해 크로스토크가 PAM2 신호보다 3배 더 나빠질 수 있다.
송신 라인을 통해 데이터 신호를 전송하기 전에, 디바이스는 신호의 송신(예컨대, 동시 송신)으로부터 발생할 수 있는 크로스토크를 보상할 수 있다. 예를 들면, 신호를 전송하기 전에, 디바이스는 동일한 시간 동안 이웃하는 송신 라인을 통해 송신될 다른 신호로부터의 크로스토크 기여도를 추정할 수 있다. 일단 디바이스가 크로스토크 기여도를 결정하면, 디바이스는 (예컨대, 크로스토크의 영향을 받을 신호에 소거 신호를 부가함으로써) 기여도의 영향을 보상할 수 있다. 소거 신호가 적용되는 신호는 희생자 신호(victim signal) 또는 "희생자"로서 언급될 수 있다. 희생자 신호에 대한 크로스토크 기여도가 산출되는 신호는 공격자 신호(aggressor signals) 또는 "공격자"로서 언급될 수 있다.
일부 경우에, 디바이스는 예상된 크로스토크의 심각도에 기초하여 크로스토크를 보상할지(예컨대, 소거 신호를 적용할지)의 여부를 결정할 수 있다. 크로스토크가 하나의 변조 심볼로부터 다음까지의 전압 변화로부터 발생하므로, 디바이스는 공격자 신호의 전압 변화가 상대적으로 클 때(예컨대, 전압 변화가 특정 임계치를 만족할 때) 보상을 적용하기로 결정할 수 있다. 작은 전압 변화로부터 발생하는 크로스토크를 무시함으로써, 디바이스는 전력 및 프로세싱 리소스를 절약하고 오버헤드(overhead)를 감소시킬 수 있다. 이러한 경우에, 디바이스는 또한, 인접한 심볼 기간 사이의 전압 차를 고려함으로써 공격자에 대한 크로스토크 기여도 산출을 단순화할 수 있다.
디바이스는 공격자 신호에 의해 표현된 심볼의 최상위 비트(MSBs)를 모니터링함으로써 예상된 크로스토크가 심각하다고(예컨대, 특정 임계치보다 높음) 결정할 수 있다. 예를 들면, 디바이스는 공격자 신호의 MSB의 변화를 검출할 때 예상된 크로스토크가 심각하다고 결정할 수 있다. 예를 들면, 디바이스는 MBS가 0으로부터 1로, 또는 1로부터 0으로 변경되는 시기를 식별할 수 있는데, 이는 이것이 공격자 신호의 심볼에 의해 표시된 덜 중요한 비트의 변경보다 전압의 더 큰 변화에 대응할 수 있기 때문이다. 예를 들면, PAM4에서, 최하위 비트(LSB)의 변경이 신호의 1 레벨 전압의 변화에 대응하는 반면에, MSB의 변경은 신호의 2 레벨 전압의 변화에 대응하고, 따라서 디바이스는 일부 경우에 공격자 신호에서 큰 전압 변화를 검출하기 위해 (덜 중요한 비트의 변경과 연관된 변화와 관련하여) 공격자 신호에 의해 표현된 심볼의 MSB의 변경을 사용할 수 있다.
상기 도입된 본 발명의 특징은 다중 레벨 신호를 위한 사전 왜곡을 지원하는 메모리 디바이스, 시스템, 및 회로의 맥락에서 도 1 내지 도 3을 참조하여 더 설명된다. 특정 예가 그 다음, 도 4 및 도 5를 참조하여 설명되고, 이는 사전 왜곡을 지원하는 다중 레벨 신호를 도시한다. 본 발명의 이 및 다른 특징은 도 6 내지 도 10과 관련하여 더 설명되고, 이는 다중 레벨 시그널링을 위한 소스 사전 왜곡 기법을 지원하는 프로세스 흐름, 장치 다이어그램, 및 흐름도를 도시한다.
도 1은 본 명세서에 개시된 양태에 따른 하나 이상의 메모리 디바이스를 사용하는 시스템(100)의 일례를 도시한다. 시스템(100)은 외부 메모리 제어기(105), 메모리 디바이스(110), 및 외부 메모리 제어기(105)와 메모리 디바이스(110)를 결합하는 복수의 채널(115)을 포함할 수 있다. 시스템(100)은 하나 이상의 메모리 디바이스를 포함할 수 있지만, 설명의 용이를 위해, 하나 이상의 메모리 디바이스는 단일 메모리 디바이스(110)로서 설명될 수 있다.
시스템(100)은 컴퓨팅 디바이스, 모바일 컴퓨팅 디바이스, 무선 디바이스, 또는 그래픽 처리 디바이스와 같은 전자 디바이스의 양태를 포함할 수 있다. 시스템(100)은 휴대용 전자 디바이스의 일례일 수 있다. 시스템(100)은 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 스마트폰, 휴대폰, 착용 가능한 디바이스, 인터넷 연결 디바이스, 등의 일례일 수 있다. 메모리 디바이스(110)는 시스템(100)의 하나 이상의 다른 구성요소에 대한 데이터를 저장하도록 구성된 시스템의 구성요소일 수 있다. 일부 예에서, 시스템(100)은 기지국 또는 액세스 지점을 사용하여 다른 시스템 또는 디바이스와의 양방향 무선 통신을 위해 구성된다. 일부 예에서, 시스템(100)은 기계 유형 통신(MTC), 기계 대 기계(M2M) 통신, 또는 디바이스 대 디바이스(D2D) 통신을 할 수 있다.
시스템(100)의 적어도 일부는 호스트 디바이스의 예일 수 있다. 이러한 호스트 디바이스는 컴퓨팅 디바이스, 모바일 컴퓨팅 디바이스, 무선 디바이스, 그래픽 처리 디바이스, 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 스마트폰, 휴대폰, 착용가능한 디바이스, 인터넷 연결 디바이스, 일부 다른 고정식 또는 휴대용 전자 디바이스, 등과 같은 프로세스를 실행하기 위해 메모리를 사용하는 디바이스의 일례일 수 있다. 일부 경우에, 호스트 디바이스는 외부 메모리 제어기(105)의 기능을 구현하는 하드웨어, 펌웨어, 소프트웨어, 또는 이들의 조합을 언급할 수 있다. 일부 경우에, 외부 메모리 제어기(105)는 호스트 또는 호스트 디바이스로서 언급될 수 있다. 일부 예에서, 시스템(100)은 그래픽 카드이다.
일부 경우에, 메모리 디바이스(110)는 시스템(100)의 다른 구성요소와 통신하고 시스템(100)에 의해 잠재적으로 사용되거나 참조될 물리적 메모리 주소/공간을 제공하도록 구성되는 독립 디바이스 또는 구성요소일 수 있다. 일부 예에서, 메모리 디바이스(110)는 적어도 하나 또는 복수의 상이한 유형의 시스템(100)과 함께 작동하도록 구성 가능할 수 있다. 시스템(100)의 구성요소와 메모리 디바이스(110) 사이의 시그널링은 신호를 변조하기 위한 변조 방식, 신호를 전달하기 위한 상이한 핀 설계, 시스템(100) 및 메모리 디바이스(110)의 별개의 패키징, 시스템(100)과 메모리 디바이스(110) 사이의 클록 시그널링 및 동기화, 타이밍 규정, 및/또는 다른 인자를 지원하도록 동작 가능할 수 있다.
메모리 디바이스(110)는 시스템(100)의 구성요소에 대한 데이터를 저장하도록 구성될 수 있다. 일부 경우에, 메모리 디바이스(110)는 시스템(100)에 대해 슬레이브형 디바이스의 역할을 할 수 있다(예컨대, 외부 메모리 제어기(105)를 통해 시스템(100)에 의해 제공된 명령에 응답하고 이를 실행한다). 이러한 명령은 기록 동작을 위한 기록 명령, 판독 동작을 위한 판독 명령, 리프레시 동작을 위한 리프레시 명령, 또는 다른 명령과 같은, 액세스 동작을 위한 액세스 명령을 포함할 수 있다. 메모리 디바이스(110)는 데이터 저장을 위해 원하는 또는 명시된 용량을 지원하기 위해 2개 이상의 메모리 다이(160)(예컨대, 메모리 칩)를 포함할 수 있다. 2개 이상의 메모리 다이를 포함하는 메모리 디바이스(110)는 다중 다이 메모리 또는 패키지(다중 칩 메모리 또는 패키지로서 또한 언급됨)로서 언급될 수 있다.
시스템(100)은 프로세서(120), 기본 입력/출력 시스템(BIOS) 구성요소(125), 하나 이상의 주변 구성요소(130), 및 입력/출력(I/O) 제어기(135)를 더 포함할 수 있다. 시스템(100)의 구성요소는 버스(140)를 사용하여 서로 결합되거나 전자 통신할 수 있다.
프로세서(120)는 시스템(100)의 적어도 일부를 제어하도록 구성될 수 있다. 프로세서(120)는 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 반도체(ASIC), 필드 프로그래밍 가능한 게이트 어레이(FPGA) 또는 다른 프로그래밍 가능한 논리 디바이스, 별개의 게이트 또는 트랜지스터 로직, 별개의 하드웨어 구성요소일 수 있거나, 이 유형의 구성요소의 조합일 수 있다. 이러한 경우에, 프로세서(120)는 다른 예 중에서, 중앙 처리 장치(CPU), GPU, GPGPU, 또는 시스템 온 칩(system on a chip: SoC)의 일례일 수 있다.
일부 경우에, 프로세서(120)는 외부 메모리 제어기(105)에 통합되거나 이의 일부일 수 있다. 일부 경우에, 프로세서(120)는 출력 구동기(예컨대, 온 칩 구동기(OCDs))를 갖는 I/O 섹션을 포함하는 GPU일 수 있다. 대안적으로, GPU는 OCD를 교체하거나, 이에 대해 보완적일 수 있는 DSP를 포함하거나 이에 연결될 수 있다. 프로세서(120)는 본 명세서에서 설명된 사전 왜곡 기법의 양태를 수행할 수 있다. 예를 들면, 프로세서(120)는 채널(115)을 통해 전송되는 다중 레벨 신호를 사전 왜곡할 수 있다(또는 이의 사전 왜곡을 용이하게 한다). 신호를 사전 왜곡하는 것은 이를 송신하기 전에 신호에 소거 신호를 부가하는 것을 포함할 수 있다. 다른 경우에, 프로세서(120)는 (예컨대, 메모리 디바이스(110)로부터) 사전 왜곡된 다중 레벨 신호를 수신할 수 있다.
BIOS 구성요소(125)는 시스템(100)의 다양한 하드웨어 구성요소를 초기화하고 실행할 수 있는 펌웨어로서 동작된 BIOS를 포함하는 소프트웨어 구성요소일 수 있다. BIOS 구성요소(125)는 또한, 프로세서(120)와 시스템(100)의 다양한 구성요소, 예컨대, 주변 구성요소(130), I/O 제어기(135), 등 사이의 데이터 흐름을 관리할 수 있다. BIOS 구성요소(125)는 판독 전용 메모리(ROM), 플래시 메모리, 또는 임의의 다른 비휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
주변 구성요소(들)(130)는 임의의 입력 디바이스 또는 출력 디바이스, 또는 시스템(100)에 또는 이와 통합될 수 있는 이러한 디바이스에 대한 인터페이스일 수 있다. 예는 디스켓 제어기, 사운드 제어기, 그래픽 제어기, 이더넷 제어기, 모뎀, 범용 직렬 버스(USB) 제어기, 직렬 또는 병렬 포트, 또는 주변 구성요소 상호 연결부(PCI) 또는 가속된 그래픽 포트(AGP) 슬롯과 같은 주변 카드 슬롯을 포함할 수 있다. 주변 구성요소(들)(130)는 당업자에 의해 주변 장치로서 이해될 바와 같이 다른 구성요소일 수 있다.
I/O 제어기(135)는 프로세서(120)와 주변 구성요소(들)(130), 입력 디바이스(145), 또는 출력 디바이스(150) 사이의 데이터 통신을 관리할 수 있다. I/O 제어기(135)는 시스템(100)에 또는 이와 통합되지 않은 주변 장치를 관리할 수 있다. 일부 경우에, I/O 제어기(135)는 외부 주변 구성요소에 대한 물리적 연결 또는 포트를 표현할 수 있다.
입력부(145)는 시스템(100) 또는 이의 구성요소에 정보, 신호, 또는 데이터를 제공할 수 있는 시스템(100) 외부의 디바이스 또는 신호를 표현할 수 있다. 이것은 다른 디바이스와의 또는 이 사이의 사용자 인터페이스 또는 인터페이스를 포함할 수 있다. 일부 경우에, 입력부(145)는 하나 이상의 주변 구성요소(130)를 통해 시스템(100)과 인터페이싱하는 주변 장치일 수 있거나 I/O 제어기(135)에 의해 관리될 수 있다.
출력부(150)는 시스템(100) 또는 이의 구성요소 중 임의의 것으로부터 출력을 수신하도록 구성된 시스템(100) 외부의 디바이스 또는 신호를 표현할 수 있다. 출력부(150)의 예는 디스플레이, 오디오 스피커, 인쇄 디바이스, 또는 인쇄 회로 기판의 또 다른 프로세서, 등을 포함할 수 있다. 일부 경우에, 출력부(150)는 하나 이상의 주변 구성요소(130)를 통해 시스템(100)과 인터페이싱하는 주변 장치일 수 있거나 I/O 제어기(135)에 의해 관리될 수 있다.
시스템(100)의 구성요소는 이의 기능을 수행하도록 설계된 범용 또는 특수 목적 회로로 구성될 수 있다. 이것은 본 명세서에서 설명된 기능을 수행하도록 구성된 출력 구동기 회로 및 다양한 다른 회로 요소 예를 들면, 전도성 라인, 트랜지스터, 커패시터, 인덕터, 저항기, 증폭기, 또는 다른 능동 또는 수동 요소를 포함할 수 있다.
메모리 디바이스(110)는 디바이스 메모리 제어기(155) 및 하나 이상의 메모리 다이(160)를 포함할 수 있다. 각각의 메모리 다이(160)는 로컬 메모리 제어기(165)(예컨대, 로컬 메모리 제어기(165-a), 로컬 메모리 제어기(165-b), 및/또는 로컬 메모리 제어기(165-N)) 및 메모리 어레이(170)(예컨대, 메모리 어레이(170-a), 메모리 어레이(170-b) 및/또는 메모리 어레이(170-N))를 포함할 수 있다. 메모리 어레이(170)는 메모리 셀의 집합(예컨대, 그리드)일 수 있으며, 각각의 메모리 셀은 적어도 1 비트의 디지털 데이터를 저장하도록 구성된다. 메모리 어레이(170) 및/또는 메모리 셀의 특징은 도 2를 참조하여 더 설명된다.
메모리 어레이(170)는 메모리 셀의 2차원(2D) 어레이의 예일 수 있거나 메모리 셀의 3차원(3D) 어레이의 예일 수 있다. 예를 들면, 2D 메모리 디바이스는 단일 메모리 다이(160)를 포함할 수 있다. 3D 메모리 디바이스는 2개 이상의 메모리 다이(160)(예컨대, 메모리 다이(160-a), 메모리 다이(160-b), 및/또는 임의의 양의 메모리 다이(160-N))를 포함할 수 있다. 3D 메모리 디바이스에서, 다중 메모리 다이(160-N)는 서로의 상단에 적층될 수 있다. 일부 경우에, 3D 메모리 디바이스의 메모리 다이(160-N)는 데크(deck), 레벨, 층 또는 다이로서 언급될 수 있다. 3D 메모리 디바이스는 임의의 양의 적층된 메모리 다이(160-N)(예컨대, 2개의 하이, 3개의 하이, 4개의 하이, 5개의 하이, 6개의 하이, 7개의 하이, 8개의 하이)를 포함할 수 있다. 이것은 단일 2D 메모리 디바이스와 비교하여 기판에 배치될 수 있는 메모리 셀의 양을 증가시킬 수 있으며, 이는 결과적으로 생산 비용을 감소시키고, 메모리 어레이의 성능을 증가시키거나, 둘 모두를 수행할 수 있다. 일부 3D 메모리 디바이스에서, 상이한 데크는 일부 데크가 워드 라인, 디지트 라인 및/또는 플레이트 라인 중 적어도 하나를 공유할 수 있도록 적어도 하나의 공통 액세스 라인을 공유할 수 있다.
디바이스 메모리 제어기(155)는 메모리 디바이스(110)의 동작을 제어하도록 구성된 회로 또는 구성요소를 포함할 수 있다. 이와 같이, 디바이스 메모리 제어기(155)는 메모리 디바이스(110)가 명령을 수행하는 것을 가능하게 하는 하드웨어, 펌웨어, 및 소프트웨어를 포함할 수 있고 메모리 디바이스(110)와 관련된 명령, 데이터, 또는 제어 정보를 수신, 송신, 또는 실행하도록 구성될 수 있다. 디바이스 메모리 제어기(155)는 본 명세서에서 설명된 사전 왜곡 기법의 양태를 수행하거나, 용이하게 할 수 있다. 예를 들면, 디바이스 메모리 제어기(155)는 - 자체적으로 또는 다른 구성요소의 제어를 통해 - 채널(115)을 통한 송신을 위해 다중 레벨 신호를 사전 왜곡할 수 있다. 디바이스 메모리 제어기(155)는 또한, (예컨대, 프로세서(120) 또는 외부 메모리 제어기(105)에 의해) 사전 왜곡된 다중 레벨 신호를 수신할 수 있다.
디바이스 메모리 제어기(155)는 외부 메모리 제어기(105), 하나 이상의 메모리 다이(160), 또는 프로세서(120)와 통신하도록 구성될 수 있다. 일부 경우에, 메모리 디바이스(110)는 외부 메모리 제어기(105)로부터 데이터 및/또는 명령을 수신할 수 있다. 예를 들면, 메모리 디바이스(110)는 메모리 디바이스(110)가 시스템(100)의 구성요소(예컨대, 프로세서(120))를 대신하여 특정 데이터를 저장한다는 것을 나타내는 기록 명령 또는 메모리 디바이스(110)가 메모리 다이(160)에 저장된 특정 데이터를 시스템(100)의 구성요소(예컨대, 프로세서(120))에 제공한다는 것을 나타내는 판독 명령을 수신할 수 있다. 일부 경우에, 디바이스 메모리 제어기(155)는 메모리 다이(160)의 로컬 메모리 제어기(165)와 결부하여 본 명세서에서 설명된 메모리 디바이스(110)의 동작을 제어할 수 있다. 디바이스 메모리 제어기(155) 및/또는 로컬 메모리 제어기(165)에 포함된 구성요소의 예는 외부 메모리 제어기(105)로부터 수신된 신호를 복조하기 위한 수신기, 신호를 변조하고 이를 외부 메모리 제어기(105)로 송신하기 위한 디코더, 로직, 디코더, 증폭기, 필터, 등을 포함할 수 있다.
로컬 메모리 제어기(165)(예컨대, 메모리 다이(160)에 로컬임)는 메모리 다이(160)의 동작을 제어하도록 구성될 수 있다. 또한, 로컬 메모리 제어기(165)는 디바이스 메모리 제어기(155)와 통신하도록(예컨대, 데이터 및/또는 명령을 수신하고 송신하도록) 구성될 수 있다. 로컬 메모리 제어기(165)는 본 명세서에서 설명된 메모리 디바이스(110)의 동작을 제어하기 위해 디바이스 메모리 제어기(155)를 지원할 수 있다. 일부 경우에, 메모리 디바이스(110)는 디바이스 메모리 제어기(155)를 포함하지 않으며, 로컬 메모리 제어기(165) 또는 외부 메모리 제어기(105)는 본 명세서에서 설명된 다양한 기능을 수행할 수 있다. 이와 같이, 로컬 메모리 제어기(165)는 디바이스 메모리 제어기(155)와, 다른 로컬 메모리 제어기(165)와, 또는 외부 메모리 제어기(105) 또는 프로세서(120)와 직접적으로 통신하도록 구성될 수 있다.
외부 메모리 제어기(105)는 시스템(100)의 구성요소(예컨대, 프로세서(120))와 메모리 디바이스(110) 사이로의 정보, 데이터, 및/또는 명령의 전달을 가능하게 하도록 구성될 수 있다. 외부 메모리 제어기(105)는 시스템(100)의 구성요소가 메모리 디바이스의 동작의 상세를 알 필요가 없을 수 있도록 시스템(100)의 구성요소와 메모리 디바이스(110) 사이의 연락자(liaison)의 역할을 할 수 있다. 시스템(100)의 구성요소는 외부 메모리 제어기(105)가 만족하는 요청(예컨대, 판독 명령 또는 기록 명령)을 외부 메모리 제어기(105)에 제공할 수 있다. 외부 메모리 제어기(105)는 시스템(100)의 구성요소와 메모리 디바이스(110) 사이에서 교환된 통신을 변환 또는 전환할 수 있다. 일부 경우에, 외부 메모리 제어기(105)는 공통(소스) 시스템 클록 신호를 생성하는 시스템 클록을 포함할 수 있다. 일부 경우에, 외부 메모리 제어기(105)는 공통(소스) 데이터 클록 신호를 생성하는 공통 데이터 클록을 포함할 수 있다. 데이터 클록 신호는 채널(115)을 통해 전송된 다중 레벨 신호에 대한 타이밍을 제공할 수 있다. 예를 들면, 데이터 클록은 다중 레벨 신호의 심볼 기간의 지속기간을 결정하기 위한 타이밍 정보를 제공할 수 있다.
일부 경우에, 외부 메모리 제어기(105) 또는 시스템(100)의 다른 구성요소, 또는 본 명세서에서 설명된 이의 기능은 프로세서(120)에 의해 구현될 수 있다. 예를 들면, 외부 메모리 제어기(105)는 프로세서(120) 또는 시스템(100)의 다른 구성요소에 의해 구현된 하드웨어, 펌웨어, 또는 소프트웨어, 또는 이의 일부 조합일 수 있다. 외부 메모리 제어기(105)가 메모리 디바이스(110) 외부에 있는 것으로서 묘사되었지만, 일부 경우에, 외부 메모리 제어기(105), 또는 본 명세서에서 설명된 이의 기능은 메모리 디바이스(110)에 의해 구현될 수 있다. 예를 들면, 외부 메모리 제어기(105)는 디바이스 메모리 제어기(155) 또는 하나 이상의 로컬 메모리 제어기(165)에 의해 구현된 하드웨어, 펌웨어, 또는 소프트웨어, 또는 이의 일부 조합일 수 있다. 일부 경우에, 외부 메모리 제어기(105)는 외부 메모리 제어기(105)의 일부가 프로세서(120)에 의해 구현되고 다른 부분이 디바이스 메모리 제어기(155) 또는 로컬 메모리 제어기(165)에 의해 구현되도록 프로세서(120) 및 메모리 디바이스(110)에 걸쳐 분산될 수 있다. 마찬가지로, 일부 경우에, 본 명세서에서 디바이스 메모리 제어기(155) 또는 로컬 메모리 제어기(165)에 속하는 하나 이상의 기능은 일부 경우에 외부 메모리 제어기(105)(프로세서(120)와 분리되거나 이에 포함된 것과 같은)의해 수행될 수 있다.
시스템(100)의 구성요소는 복수의 채널(115)을 사용하여 메모리 디바이스(110)와 정보를 교환할 수 있다. 일부 예에서, 채널(115)은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이의 통신을 가능하게 할 수 있다. 각각의 채널(115)은 시스템(100)의 구성요소와 연관된 단자 사이의 하나 이상의 신호 경로 또는 송신 매체(예컨대, 전도체)를 포함할 수 있다. 예를 들면, 채널(115)은 외부 메모리 제어기(105)에 있는 하나 이상의 핀 또는 패드 및 메모리 디바이스(110)에 있는 하나 이상의 핀 또는 패드를 포함하는 제1 단자를 포함할 수 있다. 핀은 시스템(100)의 디바이스의 전도성 입력 또는 출력 지점의 일례일 수 있고, 핀은 채널의 일부의 역할을 하도록 구성될 수 있다. 일부 경우에, 단자의 핀 또는 패드는 채널(115)의 신호 경로의 일부일 수 있다.
부가적인 신호 경로는 시스템(100)의 구성요소 내에서 신호를 라우팅하기 위한 채널의 단자와 결합될 수 있다. 예를 들면, 메모리 디바이스(110)는 채널(115)의 단자로부터 메모리 디바이스(110)의 다양한 구성요소(예컨대, 디바이스 메모리 제어기(155), 메모리 다이(160), 로컬 메모리 제어기(165), 메모리 어레이(170))로 신호를 라우팅하는 신호 경로(예컨대, 메모리 다이(160) 내부와 같은, 메모리 디바이스(110) 또는 이의 구성요소 내부의 신호 경로)를 포함할 수 있다. 신호 경로는 차동 송신 라인 및 단일 종단 송신 라인을 포함하는 하나 이상의 유형의 송신 라인을 사용하여 구현될 수 있다.
채널(115)(및 연관된 신호 경로 및 단자)은 특정 유형의 정보를 전달하는데 지정될 수 있다. 일부 경우에, 채널(115)은 통합된 채널일 수 있고 따라서, 다수의 개별적인 채널을 포함할 수 있다. 예를 들면, 데이터 채널(190)은 x4(예컨대, 4개의 신호 경로를 포함함), x8(예컨대, 8개의 신호 경로를 포함함), x16(16개의 신호 경로를 포함함), 등일 수 있다.
일부 경우에, 채널(115)은 하나 이상의 명령 및 주소(CA) 채널(186)을 포함할 수 있다. CA 채널(186)은 명령(예컨대, 주소 정보)과 연관된 제어 정보를 포함하는 메모리 디바이스(110)와 외부 메모리 제어기(105) 사이에 명령을 전달하도록 구성될 수 있다. 예를 들면, CA 채널(186)은 원하는 데이터의 주소와 함께 판독 명령을 포함할 수 있다. 일부 경우에, CA 채널(186)은 상승 클록 신호 에지 및/또는 하강 클록 신호 에지에 대해 등록될 수 있다. 일부 경우에, CA 채널(186)은 8개 또는 9개의 신호 경로를 포함할 수 있다.
일부 경우에, 채널(115)은 하나 이상의 클록 신호(CK) 채널(188)을 포함할 수 있다. CK 채널(188)은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에 하나 이상의 공통 클록 신호를 전달하도록 구성될 수 있다. 각각의 클록 신호는 하이 상태와 로우 상태 사이에서 조정(예컨대, 발진)하고 외부 메모리 제어기(105) 및 메모리 디바이스(110)의 동작을 조정하도록 구성될 수 있다. 일부 경우에, 클록 신호는 차동 출력일 수 있고(예컨대, CK_t 신호 및 CK_c 신호) CK 채널(188)의 신호 경로는 그에 따라 구성될 수 있다. 일부 경우에, 클럭 신호는 단일 종단일 수 있다. 일부 경우에, 클럭 신호는 1.5GHz 신호일 수 있다. CK 채널(188)은 임의의 양의 신호 경로를 포함할 수 있다. 일부 경우에, 클록 신호(CK)(예컨대, CK_t 신호 및 CK_c 신호)는 메모리 디바이스(110)에 대한 명령 및 주소지정 동작, 또는 메모리 디바이스(110)에 대한 다른 시스템 전반의 동작에 대한 타이밍 기준을 제공할 수 있다. 클록 신호(CK)는 따라서, 제어 클록 신호(CK), 명령 클록 신호(CK) 또는 시스템 클록 신호(CK)로서 다양하게 언급될 수 있다. 시스템 클록 신호(CK)는 하나 이상의 하드웨어 구성요소(예컨대, 발진기, 수정, 논리 게이트, 트랜지스터 등)를 포함할 수 있는 시스템 클록에 의해 생성될 수 있다.
일부 경우에, 채널(115)은 하나 이상의 데이터(DQ) 채널(190)을 포함할 수 있다. 예를 들면, 채널(115)은 데이터 채널(190-1 내지 190-n)을 포함할 수 있다. 각각의 데이터 채널은 하나 이상의 송신 라인과 연관되거나 이를 포함할 수 있다. 데이터 채널(190)은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에 데이터 및/또는 제어 정보를 전달하도록 구성될 수 있다. 예를 들면, 데이터 채널(190)은 메모리 디바이스(110)에 기록될 정보(예컨대, 양방향) 또는 메모리 디바이스(110)로부터 판독된 정보를 전달할 수 있다. 데이터 채널(190)은 다양한 상이한 변조 방식(예컨대, NRZ, PAM4)을 사용하여 변조될 수 있는 신호를 전달할 수 있다.
일부 경우에, 채널(115)은 다른 목적에 지정될 수 있는 하나 이상의 다른 채널(192)을 포함할 수 있다. 이 다른 채널(192)은 임의의 양의 신호 경로를 포함할 수 있다. 일부 경우에, 다른 채널(192)은 하나 이상의 기록 클록 신호(WCK) 채널을 포함할 수 있다. WCK의 'W'가 명목상 "기록"을 의미할 수 있지만, 기록 클록 신호(WCK)(예컨대, WCK_t 신호 및 WCK_c 신호)는 일반적으로 메모리 디바이스(110)에 액세스 동작을 위한 타이밍 기준(예컨대, 판독 및 기록 동작 둘 모두를 위한 타이밍 기준)을 제공할 수 있다. 그에 따라, 기록 클록 신호(WCK)는 데이터 클록 신호(WCK)로서 또한 언급될 수 있다.
WCK 채널은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에 공통 데이터 클록 신호를 전달하도록 구성될 수 있다. 데이터 클록 신호는 외부 메모리 제어기(105) 및 메모리 디바이스(110)의 액세스 동작(예컨대, 기록 동작 또는 판독 동작)을 조정하도록 구성될 수 있다. 일부 경우에, 기록 클록 신호는 차동 출력(예컨대, WCK_t 신호 및 WCK_c 신호)일 수 있고 WCK 채널의 신호 경로는 그에 따라 구성될 수 있다. WCK 채널은 임의의 양의 신호 경로를 포함할 수 있다. 데이터 클록 신호(WCK)는 데이터 클록에 의해 생성될 수 있으며, 이는 하나 이상의 하드웨어 구성요소(예컨대, 발진기, 수정, 논리 게이트, 트랜지스터, 등)를 포함할 수 있다.
일부 경우에, 다른 채널(192)은 하나 이상의 오류 검출 부호(EDC) 채널을 포함할 수 있다. EDC 채널은 시스템 신뢰성을 개선하기 위해 체크섬(checksum)과 같은 오류 검출 신호를 전달하도록 구성될 수 있다. EDC 채널은 임의의 양의 신호 경로를 포함할 수 있다.
채널(115)(및 이의 연관된 송신 라인)을 통해 전달된 신호는 다양한 상이한 변조 방식을 사용하여 변조될 수 있다. 일부 경우에, 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에 전달된 신호를 변조하기 위해 이진 심볼(또는 이진 레벨) 변조 방식이 사용될 수 있다. 이진 심볼 변조 방식은 M이 2와 같은 M-진 변조 방식의 일례일 수 있다. 이진 심볼 변조 방식의 각각의 심볼은 1 비트의 디지털 데이터를 표현하도록 구성될 수 있다(예컨대, 심볼은 논리 1 또는 논리 0을 표현할 수 있다). 이진 심볼 변조 방식의 예는 비 제로 복귀(non-return-to-zero: NRZ), 유니폴라 인코딩, 바이폴라 인코딩, 맨체스터 인코딩, 2개의 심볼을 가지는 펄스 진폭 변조(PAM)(예컨대, PAM2), PAM4 등을 포함하지만, 이들로 제한되지 않는다.
일부 경우에, 다중 심볼(또는 다중 레벨) 변조 방식은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에 전달된 신호를 변조하기 위해 사용될 수 있다. 다중 심볼 변조 방식은 M이 3보다 크거나 같은 M-진 변조 방식의 일례일 수 있다. 다중 심볼 변조 방식의 각각의 심볼은 1 비트보다 많은 디지털 데이터를 표현하도록 구성될 수 있다(예컨대, PAM4 심볼은 논리 00, 논리 01, 논리 10 또는 논리 11을 표현할 수 있다). 다중 심볼 변조 방식의 예는 PAM4, PAM8, 직교 진폭 변조(QAM), 직교 위상 편이 변조(QPSK), 등을 포함하지만, 이들로 제한되지 않는다. 다중 심볼 신호(예컨대, PAM4 신호)는 1 비트보다 많은 정보를 인코딩하기 위해 적어도 3개의 레벨을 포함하는 변조 방식을 사용하여 변조되는 신호일 수 있다. 다중 심볼 변조 방식 및 심볼은 대안적으로 비 이진, 다중 비트, 또는 고차 변조 방식 및 심볼로서 언급될 수 있다.
일부 경우에, 다중 레벨 변조 방식(예컨대, 외부 메모리 제어기(105) 또는 메모리 디바이스(110))을 사용하여 채널(115)을 통해 전달하는 송신 디바이스는 다른 신호에 의해 도입된 예상된 크로스토크를 상쇄하기 위해 다중 레벨 신호를 사전 왜곡할 수 있다. 예를 들면, 송신 디바이스는 하나 이상의 다른 다중 레벨 신호(공격자)를 식별하고, 다른 다중 레벨 신호의 크로스토크 기여도를 추정하며, 다른 다중 레벨 신호의 추정된 크로스토크 기여도에 기초하여 수정된 버전의 다중 레벨 신호(희생자)를 생성하고 송신할 수 있다.
도 2는 본 발명의 다양한 예에 따른 메모리 다이(200)의 일례를 도시한다. 메모리 다이(200)는 도 1을 참조하여 설명된 메모리 다이(160)의 일례일 수 있다. 일부 경우에, 메모리 다이(200)는 메모리 칩, 메모리 디바이스, 또는 전자 메모리 장치로서 언급될 수 있다. 메모리 다이(200)는 상이한 논리 상태를 저장하도록 프로그래밍 가능한 하나 이상의 메모리 셀(205)을 포함할 수 있다. 각각의 메모리 셀(205)은 2개 이상의 상태를 저장하도록 프로그래밍 가능할 수 있다. 예를 들면, 메모리 셀(205)은 한 번에 1 비트의 디지털 논리(예컨대, 논리 0 및 논리 1)를 저장하도록 구성될 수 있다. 일부 경우에, 단일 메모리 셀(205)(예컨대, 다중 레벨 메모리 셀)은 한 번에 1비트보다 많은 디지털 논리(예컨대, 논리 00, 논리 01, 논리 10 또는 논리 11)를 저장하도록 구성될 수 있다.
메모리 셀(205)은 커패시터에 프로그램 가능한 상태를 나타내는 전하를 저장할 수 있다. DRAM 아키텍처에서, 메모리 셀(205)은 프로그래밍 가능한 상태를 나타내는 전하를 저장하기 위해 유전체 재료를 포함하는 커패시터를 포함할 수 있다. 다른 메모리 아키텍처에서, 다른 저장 디바이스 및 구성요소가 가능하다. 예를 들면, 비선형 유전체 재료가 이용될 수 있다.
판독 및 기록과 같은 동작은 워드 라인(210) 및/또는 디지트 라인(215)과 같은 액세스 라인을 활성화하거나 선택함으로써 메모리 셀(205)에 대해 수행될 수 있다. 일부 경우에, 디지트 라인(215)은 비트 라인으로서 또한 언급될 수 있다. 액세스 라인, 워드 라인 및 디지트 라인, 또는 이와 유사한 것에 대한 참조는 이해 또는 동작의 손실 없이 상호 교환 가능하다. 워드 라인(210) 또는 디지트 라인(215)을 활성화하거나 선택하는 것은 각각의 라인에 전압을 인가하는 것을 포함할 수 있다.
메모리 다이(200)는 그리드형 패턴으로 배열된 액세스 라인(예컨대, 워드 라인(210) 및 디지트 라인(215))을 포함할 수 있다. 메모리 셀(205)은 워드 라인(210)과 디지트 라인(215)의 교차점에 배치될 수 있다. 워드 라인(210) 및 디지트 라인(215)을 바이어싱함으로써(예컨대, 워드 라인(210) 또는 디지트 라인(215)에 전압을 인가함), 단일 메모리 셀(205)은 이들의 교차점에서 액세스될 수 있다.
메모리 셀(205)에 액세스하는 것은 행 디코더(220) 또는 열 디코더(225)를 통해 제어될 수 있다. 예를 들면, 행 디코더(220)는 로컬 메모리 제어기(260)로부터 행 주소를 수신하고 수신된 행 주소에 기초하여 워드 라인(210)을 활성화시킬 수 있다. 열 디코더(225)는 로컬 메모리 제어기(260)로부터 열 주소를 수신할 수 있고 수신된 열 주소에 기초하여 디지트 라인(215)을 활성화시킬 수 있다. 예를 들면, 메모리 다이(200)는 WL_1 내지 WL_M으로 라벨링된 다수의 워드 라인(210), 및 DL_1 내지 DL_N으로 라벨링된 다수의 디지트 라인(215)을 포함할 수 있으며, 여기서 M 및 N은 메모리 어레이의 크기에 의존한다. 따라서, 워드 라인(210) 및 디지트 라인(215), 예컨대, WL_1 및 DL_3을 활성화함으로써, 이들의 교차점에 있는 메모리 셀(205)이 액세스될 수 있다. 2차원 또는 3차원 구성에서, 워드 라인(210)과 디지트 라인(215)의 교차점은 메모리 셀(205)의 주소로서 언급될 수 있다.
메모리 셀(205)은 커패시터(230) 및 스위칭 구성요소(235)와 같은 논리 저장 구성요소를 포함할 수 있다. 커패시터(230)는 유전체 커패시터 또는 강유전체 커패시터의 일례일 수 있다. 커패시터(230)의 제1 노드는 스위칭 구성요소(235)와 결합될 수 있고 커패시터(230)의 제2 노드는 전압 소스(240)와 결합될 수 있다. 일부 경우에, 전압 소스(240)는 Vss와 같은 접지이다. 일부 경우에, 전압원(240)은 플레이트 라인 구동기와 결합된 플레이트 라인의 일례일 수 있다. 스위칭 구성요소(235)는 2개의 구성요소 사이의 전자 통신을 선택적으로 확립하거나 확립 해제(예컨대, 중단)하는 트랜지스터 또는 임의의 다른 유형의 스위치 디바이스의 일례일 수 있다.
메모리 셀(205)을 선택하거나 선택 해제하는 것은 스위칭 구성요소(235)를 활성화하거나 활성화 해제함으로써 달성될 수 있다. 커패시터(230)는 스위칭 구성요소(235)를 사용하여 디지트 라인(215)과 전자 통신할 수 있다. 예를 들면, 커패시터(230)는 스위칭 구성요소(235)가 활성화 해제될 때 디지트 라인(215)으로부터 분리될 수 있고, 커패시터(230)는 스위칭 구성요소(235)가 활성화될 때 디지트 라인(215)과 결합될 수 있다. 일부 경우에, 스위칭 구성요소(235)는 트랜지스터이거나 이를 포함할 수 있고 이의 동작은 트랜지스터 게이트에 전압을 인가함으로써 제어될 수 있으며, 여기서 트랜지스터 게이트와 트랜지스터 소스 사이의 전압 차이는 트랜지스터의 임계 전압보다 크거나 그 미만일 수 있다. 일부 경우에, 스위칭 구성요소(235)는 p형 트랜지스터 또는 n형 트랜지스터이거나 이를 포함할 수 있다. 워드 라인(210)은 스위칭 구성요소(235)의 게이트와 전자 통신할 수 있고 워드 라인(210)에 인가되는 전압에 기초하여 스위칭 구성요소(235)를 활성화/활성화 해제할 수 있다.
워드 라인(210)은 메모리 셀(205)에 대한 액세스 동작을 수행하기 위해 사용될 수 있는 메모리 셀(205)과 전자 통신하는 전도성 라인일 수 있다. 일부 아키텍처에서, 워드 라인(210)은 메모리 셀(205)의 스위칭 구성요소(235)의 게이트와 전자 통신할 수 있고 메모리 셀의 스위칭 구성요소(235)를 제어하도록 구성될 수 있다. 일부 아키텍처에서, 워드 라인(210)은 메모리 셀(205)의 커패시터의 노드와 전자 통신할 수 있고 메모리 셀(205)은 스위칭 구성요소를 포함하지 않을 수 있다.
디지트 라인(215)은 메모리 셀(205)을 감지 구성요소(245)와 연결하는 전도성 라인일 수 있다. 일부 아키텍처에서, 메모리 셀(205)은 액세스 동작의 부분 동안 디지트 라인(215)과 선택적으로 결합될 수 있다. 예를 들면, 메모리 셀(205)의 스위칭 구성요소(235) 및 워드 라인(210)은 메모리 셀(205) 및 디지트 라인(215)의 커패시터(230)를 결합하고/하거나 분리하도록 구성될 수 있다. 일부 아키텍처에서, 메모리 셀(205)은 디지트 라인(215)과 전자 통신할 수 있다.
감지 구성요소(245)는 메모리 셀(205)의 커패시터(230)에 저장된 상태(예컨대, 전하)를 검출하고 저장된 상태에 기초하여 메모리 셀(205)의 논리 상태를 결정하도록 구성될 수 있다. 메모리 셀(205)에 의해 저장된 전하는 일부 경우에 작을 수 있다. 이와 같이, 감지 구성요소(245)는 메모리 셀(205)에 의해 출력된 신호를 증폭하기 위해 하나 이상의 감지 증폭기를 포함할 수 있다. 감지 증폭기는 판독 동작 동안 디지트 라인(215)의 전하의 작은 변화를 검출할 수 있고 검출된 전하에 기초하여 논리 상태(0) 또는 논리 상태(1)에 대응하는 신호를 생성할 수 있다.
판독 동작 동안, 메모리 셀(205)의 커패시터(230)는 신호를 이의 대응하는 디지트 라인(215)에 출력할 수 있다(예컨대, 전하를 방전할 수 있다). 신호는 디지트 라인(215)의 전압으로 하여금 변화하게 할 수 있다. 감지 구성요소(245)는 디지트 라인(215)에 걸쳐 메모리 셀(205)로부터 수신된 신호를 기준 신호(250)(예컨대, 기준 전압)와 비교하도록 구성될 수 있다. 감지 구성요소(245)는 비교에 기초하여 메모리 셀(205)의 저장된 상태를 결정할 수 있다. 예를 들면, 이진 시그널링에서, 디지트 라인(215)이 기준 신호(250)보다 높은 전압을 갖는 경우, 감지 구성요소(245)는 메모리 셀(205)의 저장된 상태가 논리 1라고 결정할 수 있고 디지트 라인(215)이 기준 신호(250)보다 낮은 전압을 갖는 경우, 감지 구성요소(245)는 메모리 셀(205)의 저장된 상태가 논리 0이라고 결정할 수 있다.
감지 구성요소(245)는 신호의 차를 검출하고 증폭하기 위해 다양한 트랜지스터 또는 증폭기를 포함할 수 있다. 일부 경우에, 감지 구성요소(245)는 또 다른 구성요소(예컨대, 열 디코더(225), 행 디코더(220))의 일부일 수 있다. 일부 경우에, 감지 구성요소(245)는 행 디코더(220) 또는 열 디코더(225)와 전자 통신할 수 있다.
감지 구성요소(245)에 의해 결정된 바와 같이, 메모리 셀(205)의 검출된 논리 상태는 출력부(255)로서 열 디코더(225)를 통해 출력될 수 있다. 출력부(255)는 하나 이상의 채널을 통한 전송을 위해(예컨대, 하나 이상의 송신 라인을 통한 전송을 위해) 검출된 논리 상태를 하나 이상의 중간 구성요소(예컨대, 로컬 메모리 제어기)로 이동시킬 수 있다. 따라서, 메모리 셀(205)의 검출된 논리 상태는 메모리 다이(200) 외부의 디바이스 또는 구성요소로 전달될 수 있다.
로컬 메모리 제어기(260)는 다양한 구성요소(예컨대, 행 디코더(220), 열 디코더(225), 및 감지 구성요소(245))를 통해 메모리 셀(205)의 동작을 제어할 수 있다. 로컬 메모리 제어기(260)는 도 1을 참조하여 설명된 로컬 메모리 제어기(165)의 일례일 수 있다. 일부 경우에, 행 디코더(220), 열 디코더(225), 및 감지 구성요소(245) 중 하나 이상은 로컬 메모리 제어기(260)와 함께 위치될 수 있다. 로컬 메모리 제어기(260)는 외부 메모리 제어기(105)(또는 도 1을 참조하여 설명된 디바이스 메모리 제어기(155))로부터 명령 및/또는 데이터를 수신하고, 명령 및/또는 데이터를 메모리 다이(200)에 의해 사용될 수 있는 정보로 전환하고, 메모리 다이(200)에 대해 하나 이상의 동작을 수행하며, 하나 이상의 동작을 수행한 것에 응답하여 메모리 다이(200)로부터 외부 메모리 제어기(105)(또는 디바이스 메모리 제어기(155))로 데이터를 전달하도록 구성될 수 있다.
로컬 메모리 제어기(260)는 송신 라인을 통해 외부 디바이스로 데이터를 전송하고, 그로부터 데이터를 수신할 수 있다. 본 명세서에서 설명된 바와 같이, 로컬 메모리 제어기(260)는 사전 왜곡된 다중 레벨 신호의 형태(예컨대, 이에 의해 표현됨)인 데이터를 외부 디바이스로부터 수신할 수 있다. 반대로, 로컬 메모리 제어기(260)는 사전 왜곡된 다중 레벨 신호의 형태인 데이터를 외부 디바이스로 전송할 수 있다. 사전 왜곡의 일례에서, 로컬 메모리 제어기(260)는 희생자 신호의 전파 동안 발생할 것으로 예상된 크로스토크를 추정할 수 있다. 크로스토크를 추정한 후에, 로컬 메모리 제어기(260)는 추정된 크로스토크에 기초하는 소거 신호를 생성하고 이것을 희생자 신호에 부가할 수 있다. 소거 신호가 크로스토크의 영향을 보상하는 방식으로 희생자 신호를 수정하기 때문에, 희생자 신호는 수신 디바이스에서 더 신뢰 가능하게 수신될 수 있다(예컨대, 감소된 오류 레이트를 갖는다).
로컬 메모리 제어기(260)는 타깃 워드 라인(210) 및 타깃 디지트 라인(215)을 활성화하기 위해 행 및 열 주소 신호를 생성할 수 있다. 로컬 메모리 제어기(260)는 또한, 메모리 다이(200)의 동작 동안 사용된 다양한 전압 또는 전류를 생성하고 제어할 수 있다. 일반적으로, 본 명세서에서 논의된 인가된 전압 또는 전류의 진폭, 형상, 또는 지속기간은 조정되거나 달라질 수 있고 메모리 다이(200)를 동작시키는데 논의된 다양한 동작에 대해 상이할 수 있다.
일부 경우에, 로컬 메모리 제어기(260)는 메모리 다이(200)의 하나 이상의 메모리 셀(205)에 대해 기록 동작(예컨대, 프로그래밍 동작)을 수행하도록 구성될 수 있다. 기록 동작은 외부 디바이스로부터 수신된 데이터에 대한 것일 수 있다. 기록 동작 동안, 메모리 다이(200)의 메모리 셀(205)은 원하는 논리 상태를 저장하도록 프로그래밍될 수 있다. 일부 경우에, 복수의 메모리 셀(205)은 단일 기록 동작 동안 프로그래밍될 수 있다. 로컬 메모리 제어기(260)는 기록 동작을 수행할 타깃 메모리 셀(205)을 식별할 수 있다. 로컬 메모리 제어기(260)는 타깃 메모리 셀(205)(예컨대, 타깃 메모리 셀(205)의 주소)과 전자 통신하는 타깃 워드 라인(210) 및 타깃 디지트 라인(215)을 식별할 수 있다. 로컬 메모리 제어기(260)는 타깃 메모리 셀(205)에 액세스하기 위해 타깃 워드 라인(210) 및 타깃 디지트 라인(215)을 활성화시킬 수 있다(예컨대, 워드 라인(210) 또는 디지트 라인(215)에 전압을 인가한다). 로컬 메모리 제어기(260)는 메모리 셀(205)의 커패시터(230)에 제1 상태(예컨대, 전하)를 저장하기 위해 기록 동작 동안 디지트 라인(215)에 제1 신호(예컨대, 전압)를 인가할 수 있고, 제1 상태(예컨대, 전하)는 원하는 논리 상태를 나타낼 수 있다.
일부 경우에, 로컬 메모리 제어기(260)는 메모리 다이(200)의 하나 이상의 메모리 셀(205)에 대해 판독 동작(예컨대, 감지 동작)을 수행하도록 구성될 수 있다. 판독 동작은 외부 디바이스에 의해 요청되거나, 이를 위해 의도된 데이터에 대한 것일 수 있다. 판독 동작 동안, 메모리 다이(200)의 메모리 셀(205)에 저장된 논리 상태가 결정될 수 있다. 일부 경우에, 복수의 메모리 셀(205)은 단일 판독 동작 동안 감지될 수 있다. 로컬 메모리 제어기(260)는 판독 동작을 수행할 타깃 메모리 셀(205)을 식별할 수 있다. 로컬 메모리 제어기(260)는 타깃 메모리 셀(205)(예컨대, 타깃 메모리 셀(205)의 주소)과 전자 통신하는 타깃 디지트 라인(215) 및 타깃 워드 라인(210)을 식별할 수 있다. 로컬 메모리 제어기(260)는 타깃 메모리 셀(205)에 액세스하기 위해 타깃 워드 라인(210) 및 타깃 디지트 라인(215)을 활성화시킬 수 있다(예컨대, 워드 라인(210) 또는 디지트 라인(215)에 전압을 인가한다).
타깃 메모리 셀(205)은 액세스 라인을 바이어싱한 것에 응답하여 신호를 감지 구성요소(245)로 전송할 수 있다. 감지 구성요소(245)는 신호를 증폭할 수 있다. 로컬 메모리 제어기(260)는 감지 구성요소(245)를 활성화하고(예컨대, 감지 구성요소를 래치함) 그에 의해, 메모리 셀(205)로부터 수신된 신호를 기준 신호(250)와 비교할 수 있다. 그 비교에 기초하여, 감지 구성요소(245)는 메모리 셀(205)에 저장되는 논리 상태를 결정할 수 있다. 로컬 메모리 제어기(260)는 메모리 셀(205)에 저장된 논리 상태를 판독 동작의 일부로서 외부 메모리 제어기(105)(또는 디바이스 메모리 제어기(155))에 전달할 수 있다.
일부 메모리 아키텍처에서, 메모리 셀(205)에 액세스하는 것은 메모리 셀(205)에 저장된 논리 상태를 저하시키거나 파괴할 수 있다. 예를 들면, DRAM 아키텍처에서 수행된 판독 동작은 타깃 메모리 셀의 커패시터를 부분적으로 또는 완전히 방전시킬 수 있다. 로컬 메모리 제어기(260)는 메모리 셀을 이의 원래의 논리 상태로 되돌리기 위해 재기록 동작 또는 리프레시 동작을 수행할 수 있다. 로컬 메모리 제어기(260)는 판독 동작 후에 논리 상태를 타깃 메모리 셀에 재기록할 수 있다. 일부 경우에, 재기록 동작은 판독 동작의 일부로 고려될 수 있다. 부가적으로, 워드 라인(210)과 같은 단일 액세스 라인을 활성화하는 것은 그 액세스 라인과 전자 통신하는 일부 메모리 셀에 저장된 상태를 방해할 수 있다. 따라서, 재기록 동작 또는 리프레시 동작은 액세스되지 않았을 수 있는 하나 이상의 메모리 셀에 대해 수행될 수 있다.
메모리 다이(200)는 메모리 셀의 2차원(2D) 어레이를 도시한다. 일부 경우에, 메모리 디바이스는 3차원(3D) 어레이 또는 메모리 셀을 포함할 수 있다. 3D 메모리 어레이는 서로의 상단에 적층된 2개 이상의 2D 메모리 어레이를 포함할 수 있다. 일부 경우에, 3D 메모리 어레이의 2D 메모리 어레이는 데크, 레벨, 층, 또는 다이로서 언급될 수 있다. 3D 메모리 어레이는 임의의 양의 적층된 2D 메모리 어레이(예컨대, 2개의 하이, 3개의 하이, 4개의 하이, 5개의 하이, 6개의 하이, 7개의 하이, 8개의 하이)를 포함할 수 있다. 이것은 단일 2D 메모리 어레이와 비교하여 단일 다이 또는 기판에 배치될 수 있는 메모리 셀의 양을 증가시킬 수 있으며, 이는 결과적으로 생산 비용을 감소시키고, 메모리 어레이의 성능을 증가시키거나, 둘 모두를 수행할 수 있다. 일부 3D 메모리 어레이에서, 상이한 데크는 일부 데크가 워드 라인(210) 또는 디지트 라인(215) 중 적어도 하나를 공유할 수 있도록 적어도 하나의 공통 액세스 라인을 공유할 수 있다.
도 3은 본 발명의 다양한 예에 따른 시스템(300)의 일례를 도시한다. 시스템(300)은 도 1을 참조하여 설명된 시스템(100)의 일례일 수 있다. 시스템(300)은 송신기(305) 및 수신기(310)를 포함할 수 있다. 송신기(305)는 송신기의 동작의 양태를 지시하거나 제어할 수 있는 제어기(315)와 전자 통신하거나 이와 결합될 수 있다. 제어기(315)는 도 1을 참조하여 설명된 바와 같이, 외부 메모리 제어기(105)(호스트 또는 호스트 디바이스로서 또한 언급됨), 프로세서(120)(예컨대, GPU, GPGPU, CPU), 로컬 메모리 제어기(165), 또는 메모리 디바이스(110)의 일례일 수 있다. 수신기(310)는 수신기의 동작의 양태를 지시하거나 제어할 수 있는 제어기(320)와 전자 통신하거나 이와 결합될 수 있다.
제어기(320)는 도 1을 참조하여 설명된 바와 같이, 외부 메모리 제어기(105)(호스트 또는 호스트 디바이스로서 또한 언급됨), 프로세서(120), 로컬 메모리 제어기(165)(예컨대, DRAM을 위한), 또는 메모리 디바이스(110)의 일례일 수 있다. 일부 경우에, 송신기(305)는 메모리 제어기(예컨대, GPU 또는 호스트 디바이스일 수 있는 외부 메모리 제어기(105))일 수 있고 수신기(310)는 메모리 디바이스(예컨대, 메모리 디바이스(110))이다. 또는 수신기(310)는 메모리 제어기(예컨대, GPU 또는 호스트 디바이스일 수 있는 외부 메모리 제어기(105))일 수 있고 송신기(305)는 메모리 디바이스(예컨대, 메모리 디바이스(110))일 수 있다.
송신기(305)는 송신 라인(335)에서(예컨대, 제1 송신 라인(335-b), 제2 송신 라인(335-a), 및 제3 송신 라인(335-c)에서) 다중 레벨 데이터 신호를 구동(예컨대, 출력)할 수 있는 출력 구동기(325)를 포함할 수 있다. 출력 구동기(325)는 가변 구동 강도(예컨대, 임피던스)를 특징으로 할 수 있고, 본 명세서에서 설명된 사전 왜곡 기법을 용이하게 하거나 구현하기 위한 회로를 포함할 수 있다. 예를 들면, 출력 구동기(325)는 제어기(315)로부터의 명령어에 기초하여 이들의 구동 강도를 수정하도록 구성될 수 있다. 일부 경우에, 출력 구동기(325)는 제어기(315)로부터의 명령어에 기초하여 임피던스(예컨대, 이들의 출력 및/또는 부하 임피던스)를 수정함으로써 이들의 구동 강도를 수정하도록 구성될 수 있다.
일부 경우에, 출력 구동기(325)는 소거 신호를 생성하고 이것을 다중 레벨 데이터 신호(예컨대, 희생자 신호)와 조합함으로써 사전 왜곡을 구현하도록 구성될 수 있다. 따라서, 출력 구동기(325)는 소거 신호와 다중 레벨 신호의 조합에 기초하여 송신 라인(335)을 구동할 수 있다. 또 다른 예에서, 소거 신호는 다중 레벨 데이터 신호를 데이터 신호와 용량성으로 결합함으로써 다중 레벨 데이터 신호와 조합(예컨대, 혼합)될 수 있다. 따라서, 본 명세서에서 설명된 기법에 따라, 출력 구동기(325)는 송신 라인(335)을 통해 사전 왜곡된 다중 레벨 신호를 송신할 수 있다.
다른 경우에, DSP에 의해 사전 왜곡이 수행된다. 예를 들면, DSP는 예상된 크로스토크를 추정하고 다중 레벨 신호의 심볼을 위해 사용될 전압값을 결정할 수 있어서 크로스토크가 보상되게 한다. DSP는 다중 레벨 신호 자체를 생성하거나(예컨대, 결정 값에 따라 다중 레벨 신호의 구동 강도를 수정함), 결정 값을 다중 레벨 신호를 생성하는 또 다른 구성요소로 이동시킬 수 있다.
송신기(305)는 가깝게 이격될 수 있는 송신 라인(335)에서 동시에 다수의 신호를 송신함으로써 발생하는 크로스토크를 보상하기 위해 신호를 사전 왜곡할 수 있다. 예를 들면, 송신기(305)가 송신 라인(335-a), 송신 라인(335-b), 및 송신 라인(335-c)에서 신호를 동시에 구동할 때, 송신 라인(335-a)의 신호 및 송신 라인(335-c)의 신호는 송신 라인(335-b)의 신호와 간섭할 수 있다. 이러한 간섭은 본 명세서에서 크로스토크 또는 교차 결합으로서 언급될 수 있다.
송신 라인(335-b)의 관점에서 고려할 때, 송신 라인(335-a) 및 송신 라인(335-c)은 공격자 송신 라인(및 이들의 신호는 공격자 신호로도 지칭함)이라고 하며 송신 라인(335-b)는 희생자 라인(및 이의 신호는 희생자 신호로도 지칭함)이라고 한다. 송신 라인(335-b)의 신호가 또한, 송신 라인(335-a 및 335-c)의 신호와 간섭할지라도, 예시의 용이를 위해, 크로스토크는 단일 송신 라인(335)의 관점에서 단지 논의될 것이다. 그러나, 본 명세서에서 설명된 기법은 크로스토크를 경험하는 각각의 송신 라인(335)에 대해 구현될 수 있다. 본 명세서에서 설명된 기법은 또한, 임의의 양(예컨대, 임의의 수, 1 내지 N)의 공격자 신호 또는 공격자 송신 라인을 보상하기 위해 사용될 수 있다.
송신 라인(335)은 각각 도 1을 참조하여 설명된 바와 같이 데이터 채널(190)과 같은 채널(115)에 포함될 수 있다. 희생자 송신 라인(335)의 임계 거리 내에 있는 송신 라인(335)은 공격자 송신 라인(335)으로 고려될 수 있다. 임계 거리는 바로 인접한 송신 라인(예컨대, 그 사이에 배치된 어떠한 중개 송신 라인도 없는 송신 라인) 사이의 거리 또는 일부 다른 거리일 수 있다. 일부 경우에, 임계 거리는 송신 라인의 양에 기초하여 결정될 수 있다(예컨대, 희생자 송신 라인의 어느 하나의 측에 적어도 2개 또는 일부 다른 수의 가장 가까운 송신 라인을 포함하는 것으로서 결정될 수 있다).
또 다른 예에서, 하나의 송신 라인에서의 시그널링이 다른 송신 라인에서 임계 레벨(예컨대, 에너지의 임계 양)을 초과하는 크로스토크를 생성하는 경우 2개의 송신 라인이 공격자 송신 라인(335)으로 고려될 수 있다. 2개의 바로 인접한 공격자 송신 라인을 참조하여 설명되었지만, 본 명세서에서 설명된 기법은 임의의 방위 또는 구성에서 임의의 양의 공격자 송신 라인에 적용 가능하다.
시스템(300)에 도시된 바와 같이, 송신 라인(335)은 하나의 구성요소(예컨대, 송신기(305))에서 시작되고 동일한 디바이스 내에 있거나 없을 수 있는 또 다른 구성요소(예컨대, 수신기(310))에서 종료될 수 있다. 시작 및 종료 지점은 노드(핀, 패드, 단자, 송신 라인 인터페이스, 인터페이스 구성요소, 또는 연결 지점)로서 언급될 수 있으며 송신 라인(335)과 송신 및 수신 디바이스 사이에 인터페이스를 제공할 수 있다. 예를 들면, 노드는 송신 라인(335) 및 송신기(305)(또는 수신기(310))로 및 그로부터 전하를 전송할 수 있는 전도성 재료로 만들어질 수 있다. 따라서, 노드는 송신 라인(335)을 송신기(305) 및 수신기(310)의 더 큰 전기 네트워크에 (예컨대, 물리적으로 및 전기적으로) 연결할 수 있다.
송신 라인(335)은 차동 송신 라인 또는 단일 종단 송신 라인일 수 있다. 따라서, 송신 라인(335)은 차동 시그널링 또는 단일 종단 시그널링을 구현하기 위해 사용될 수 있다. 차동 시그널링에서, 2개의 차동 송신 라인이 송신기로부터 수신기로 단일 전기 신호를 전달하기 위해 사용된다. 하나의 송신 라인은 신호를 전달하고 다른 송신 라인은 반전된 버전의 신호를 전달한다. 수신기는 반전된 신호와 비 반전된 신호 사이의 전위 차를 검출함으로써 신호로부터 정보를 추출한다. 단일 종단 시그널링에서, 단일 종단 송신 라인은 송신기로부터 수신기로 단일 전기 신호를 전달하기 위해 사용된다. 이 경우에, 수신기는 신호와 기준 신호 사이의 전위 차(예컨대, 또 다른 송신 라인 또는 공급 장치에 의해 제공된 접지 기준)를 검출함으로써 신호로부터 정보를 추출한다.
상기 설명된 바와 같이, 다수의 신호가 동시에 상이한 송신 라인에 송신될 때 크로스토크가 발생할 수 있다. 이러한 크로스토크는 그 신호의 전압을 증가시키거나 감소시킴으로써 영향을 받는 신호의 무결성에 영향을 미칠 수 있다. 크로스토크가 임계량을 초과하여 전압을 변경하는 경우(예컨대, 의도된 심볼에 대한 데이터 아이 또는 심볼 마진 외부에 있도록), 신호에 의해 전달된 데이터가 손상되거나 손실될 수 있다. 이를 방지하기 위해, 송신기는 소거 신호를 생성하고 송신 전에 소거 신호를 데이터 신호에 부가함으로써 예상된 크로스토크를 보상할 수 있다. 소거 신호는 데이터 신호를 수정할 수 있어서 데이터 신호에 의해 경험된 크로스토크가 감소되거나 소거되게 한다(예컨대, 데이터 신호에 의해 경험된 크로스토크가 신호의 전압을 원하는 값에 더 가깝게 한다).
보상은 차동 신호가 크로스토크에 본질적으로 저항할 수 있기 때문에(특정 범위에 대해) 단일 종단 시그널링에 특히 유리할 수 있다. 예를 들면, 외부 소스로부터의 간섭 또는 잡음(예컨대, 다른 송신 라인으로부터의 크로스토크)이 차동 시그널링에서 사용된 반전된 및 비 반전된 신호에 동일하게 부가되기 때문에 - 그리고 수신기가 2개의 신호 사이의 전압 차에 반응하기 때문에 - 크로스토크의 영향이 완화될 수 있다. 단일 종단 송신은 수신기가 수신된 신호와 기준 신호 사이의 차에 반응하기 때문에 이러한 고유 크로스토크 저항을 특징으로 하지 않으며, 여기서 크로스토크는 수신된 신호에 영향을 미치지만 기준 신호에 영향을 미치지 않을 수 있다.
별개의 개체로서 도시되었지만, 일부 경우에, 송신기(305)는 수신기와 함께 위치될 수 있다. 예를 들면, 송신기(305)는 GPU, GPGPU, CPU, 또는 DRAM(또는 다른 메모리 디바이스), 등과 결합된 트랜시버의 일부일 수 있다. 이러한 경우에, 트랜시버는 송신 전에 신호를 사전 왜곡할 뿐만 아니라, 수신된 신호(예컨대, 트랜시버가 송신 디바이스보다 많은 프로세싱 능력을 가질 때)에 대해 소거(예컨대, 사후 왜곡)를 수행할 수 있다. 예를 들면, 트랜시버는 송신 라인을 통한 전파 동안 크로스토크에 의해 영향을 받은 다중 레벨 신호를 수신할 수 있다. 트랜시버는 또한, 상이한 송신 라인을 통해 공격자 다중 레벨을 수신할 수 있다.
수신된 신호에 기초하여(예컨대, 인접한 심볼 기간에서 서로에 대한 신호의 천이에 기초하거나, 심볼 기간 사이의 공격자 신호의 전압의 변화에 기초하여), 트랜시버는 소거 신호를 생성하고 이것을 수신된 희생자 신호와 조합할 수 있다. 수신된 신호 및 소거 신호를 조합한 후에, 트랜시버는 이의 데이터를 결정하기 위해 결과적인 신호를 프로세싱할 수 있다. 따라서, 디바이스(예컨대, GPU, DSP, 메모리 디바이스 또는 메모리 제어기)는 송신하는 신호에 대해 사전 왜곡을 수행할 수 있고 수신하는 신호에 대해 소거(예컨대, 사후 왜곡)를 수행할 수 있다.
도 4는 본 발명의 다양한 예에 따라 사전 왜곡을 지원하는 다중 레벨 신호(400)의 일례를 도시한다. 다중 레벨 신호(400)는 도 3을 참조하여 설명된 바와 같이, 송신기(305)에 의해 송신되고 수신기(310)에 의해 수신된 신호의 일례일 수 있다. 다중 레벨 신호(400)는 3개 이상의 레벨을 포함하는 변조 방식에 따라 변조될 수 있다. 예를 들면, 다중 레벨 신호(400)는 각각이 다수의 비트를 표현하는 심볼에 대응하는 4개의 전압 레벨을 사용하는 PAM4 방식에 따라 변조될 수 있다. 예를 들면, PAM4의 심볼은 2개의 비트: 최상위 비트(MSB) 및 최하위 비트(LSB)를 표현할 수 있다.
다중 레벨 신호(400)는 4개의 전압 레벨: 제1 전압 레벨(405), 제2 전압 레벨(410), 제3 전압 레벨(415), 및 제4 전압 레벨(420)을 포함할 수 있다. 제1 전압 레벨(405)은 (변조 방식에서 사용된 다른 레벨에 비해) 최저 전압 레벨일 수 있고 값('00')을 표현하는 심볼에 대응할 수 있다. 일부 경우에, 제1 전압 레벨은 0V, 또는 접지, 또는 공급 전압의 절반일 수 있다. 제2 전압 레벨(410)은 제2 최저 전압 레벨일 수 있으며 값('01')을 표현하는 심볼에 대응할 수 있다. 제3 전압 레벨(415)은 제2 최고 전압 레벨일 수 있으며 값('10')을 표현하는 심볼에 대응할 수 있다. 제4 전압 레벨(420)은 최고 전압 레벨일 수 있으며 값('11')을 표현하는 심볼에 대응할 수 있다. 일부 경우에, 제4 전압 레벨은 공급 전압에 대응할 수 있다.
다중 레벨 신호(400)의 각각의 심볼은 심볼 기간(425)의 지속기간에 걸쳐 있을 수 있다. 도시된 바와 같이, 심볼 기간 인덱스는 시간이 진행됨에 따라 1 씩 증가할 수 있다. 따라서, 심볼 기간(n)은 심볼 기간(n+1)보다 시간적으로 늦게(예컨대, 그 이후에) 발생할 수 있고, 심볼 기간(n-1)보다 시간적으로 일찍(예컨대, 그 이전에) 발생할 수 있다. 2개의 심볼 기간이 시간 도메인에서 서로 바로 옆에 있을 때(예컨대, 2개의 심볼 기간 사이에 어떠한 개입 심볼 기간이 존재하지 않음), 심볼 기간은 인접하다고 한다. 따라서 심볼 기간(n+2 및 n+3)은 인접한 심볼 기간이다. 달리 말하면, 심볼 기간(n+2)은 심볼 기간(n+3) 직전에 있다고 할 수 있다.
다중 레벨 신호(400)가 10개의 심볼을 포함하고, 각각의 심볼이 2 비트의 데이터를 표현하기 때문에, 도 4에 도시된 다중 레벨 신호(400)는 20 비트 데이터 시퀀스를 표현할 수 있다. 이러한 데이터 시퀀스는 각각이 단일 비트를 표현하는 2개의 전압 레벨을 사용하는 PAM2 변조 방식을 사용하여 표현될 수 있다. 그러나, 동일한 데이터 레이트를 얻기 위해, PAM2 심볼은 PAM4 심볼의 레이트의 2배로 전송될 필요가 있을 것이다. 예를 들면, 20Gb의 데이터 레이트를 얻기 위해, PAM4 심볼은 100ps의 기간 지속기간으로 전송될 수 있지만, PAM2 심볼은 50ps의 기간 지속기간으로 전송될 필요가 있을 것이다. 따라서, PAM2 시그널링(또는 일부 다른 이진 변조 방식)보다 PAM4 시그널링(또는 일부 다른 다중 레벨 변조 방식)의 사용은 향상된 데이터 레이트, 상대적으로 완화된 타이밍 요구조건, 또는 둘 모두를 용이하게 할 수 있다.
그러나, PAM4 구현(또는 일부 다른 다중 레벨 변조 방식에 기초한 구현)은 PAM2 구현(또는 일부 다른 이진 변조 방식에 기초한 구현)보다 크로스토크를 더 많이 겪을 수 있다. 예를 들면, PAM2에 비해 PAM4에 대해 전압 레벨 사이의 차가 감소될 수 있다. 예를 들면, 2개의 변조 방식에 대해 최고 및 최저 레벨 사이의 전압 스윙이 동일하면, PAM4 심볼 사이의 전압 차는 PAM2 심볼 사이의 전압 차의 1/3이 될 것이다. 이것은 PAM4 신호가 크로스토크에 의해 야기된 오류에 더 취약할 수 있음을 의미하는데, 이는 크로스토크로 인한 전압의 작은 변화조차도 PAM4 심볼로 하여금 전압 레벨을 변화(예컨대, 제3 전압 레벨(415)로부터 제4 전압 레벨(420)로 점프)시킬 수 있기 때문이다. 따라서, 본 명세서에서 설명된 사전 왜곡 기법은 PAM4 또는 다른 형태의 다중 레벨 시그널링에 특히 유용할 수 있다.
일부 경우에, 디바이스는 다중 레벨 신호를 송신하기 전에 이를 식별할 수 있다. 예를 들면, 디바이스는 다중 레벨 신호(400)를 식별할 수 있다. 식별된 다중 레벨 신호는 공격자 신호 또는 희생자 신호일 수 있다. 디바이스는 다중 레벨 신호를 식별할 수 있어서 디바이스가 다중 레벨 신호에 의해 가해지거나, 그에 대해 가해진 예상된 크로스토크를 결정할 수 있게 한다. 디바이스는 2개의 인접한 심볼 기간 사이의 전압의 변화를 평가함으로써 다중 레벨 신호에 의해 가해진 예상된 크로스토크를 결정할 수 있다. 예를 들면, 디바이스는 심볼 기간(n+2 및 n+3) 사이의 다중 레벨 신호(400)에서 전압 변화(430)를 결정할 수 있다. 일단 공격자 신호에 대한 예상된 크로스토크가 산출되면, 디바이스는 희생자 신호의 사전 왜곡을 위한 소거 신호를 생성하기 위해 예상된 크로스토크를 사용할 수 있다.
일부 경우에, 디바이스는 예상된 크로스토크의 심각도(예컨대, 예상된 영향)에 기초하여 크로스토크를 보상할지의 여부를 결정할 수 있다. 예를 들면, 디바이스는 고 레벨의 크로스토크를 보상하지만 저 레벨의 크로스토크를 보상하지 않기로 선택할 수 있다. 보상을 선택적으로 적용함으로써, 디바이스는 신호의 무결성을 손상시키지 않고, 프로세싱 오버헤드를 감소시키고, 프로세싱 리소스 뿐만 아니라, 전력을 절약할 수 있다.
전압 변화가 증가함에 따라 크로스토크가 증가하기 때문에(예컨대, 더 큰 전압 변화는 더 작은 전압 변화와 비교하여 더 심한 크로스토크를 야기함), 디바이스는 공격자 신호에 대한 예상된 전압 변화를 평가함으로써 크로스토크가 보상을 보장하는지의 여부를 결정할 수 있다. 전압 변화가 큰 경우(예컨대, 임계치를 만족함), 디바이스는 희생자 데이터 신호에 보상을 적용할 수 있다(예컨대, 디바이스는 데이터 신호를 소거 신호와 조합함으로써 보상된 데이터 신호를 생성할 수 있다). 전압 변화가 작은 경우(예컨대, 임계치 아래로 떨어지는 경우), 디바이스는 보상을 적용하는 것을 자제할 수 있다(예컨대, 디바이스는 보상되지 않은 버전의 데이터 신호를 송신할 수 있다).
일부 경우에, 디바이스는 공격자 신호의 MSB를 평가함으로써 공격자 전압 변화가 보상을 정당화하기에 충분히 큰지의 여부를 결정할 수 있다. 신호의 MSB의 변경이 적어도 2 레벨 전압 변화(예컨대, '00'을 표현하는 제1 전압 레벨(405)로부터 '10'을 표현하는 제3 전압 레벨로의 변화)를 표현하기 때문에, 디바이스는 공격자 신호의 MSB가 토글링(toggling)할 때(예컨대, 0으로부터 1로, 또는 그 반대로 변경됨) 보상이 정당하다고 결정할 수 있다. 따라서, 디바이스는 신호 전체, 또는 신호의 일부(예컨대, 신호의 선택 심볼 기간에 대해)에 대한 보상을 적용할 수 있다.
도 5는 본 발명의 다양한 예에 따라 사전 왜곡을 지원하는 다중 레벨 신호(500)의 일례를 도시한다. 다중 레벨 신호(500)는 희생자 신호(505)(예컨대, 제1 신호) 및 공격자 신호(510)(예컨대, 제2 신호)를 포함할 수 있다. 다중 레벨 신호(500)는 수신기에서 수신하기 위해 의도된 이상적인 신호를 표현할 수 있다. 단지 2개의 신호가 도시되었지만, 본 명세서에서 설명된 기법은 임의의 양의 신호에 적용될 수 있다.
송신 디바이스는 다중 레벨 신호(500)를 송신하기 전에 이를 식별할 수 있다. 예를 들면, 디바이스는 제1 송신 라인을 통해 전송될 희생자 신호(505)를 식별할 수 있다. 디바이스는 또한, 제2 송신 라인을 통해 전송될 공격자 신호(510)를 식별할 수 있다. 신호를 식별하는 것은 디바이스가 본 명세서에서 설명된 사전 왜곡 기법을 구현하는 것을 허용할 수 있다. 예를 들면, 디바이스는 식별된 신호의 예상된 진폭에 기초하여 크로스토크를 보상할 시기를 결정할 수 있다. 디바이스는 또한, 식별된 신호의 진폭에 기초하여 크로스토크를 산출(및 소거 신호를 결정)할 수 있다.
일부 경우에, 디바이스는 각각의 공격자 신호로부터의 크로스토크 기여도를 추정함으로써 희생자 신호에 대한 예상된 크로스토크를 산출할 수 있다. 예를 들면, 디바이스는 다음 방정식을 사용하여 희생자 신호(505(v))에 대한 예상된 크로스토크(Cexp)를 산출할 수 있다:
Figure pct00001
여기서, A(v)는 공격자 신호의 세트(예컨대, 2개의 공격자 신호에 대해 A(v)={1,2})이고, n은 이산 시간(예컨대, 0, 100ps, 200ps, 등)이고, τ는 공격자 신호와 희생자 신호 사이의 시간 지연이고, cvaτ는 시간 지연(τ)을 통한 희생자 라인(v)에 대한 공격자 라인(a)의 결합 계수이며, Ta(n-τ)는 송신기에서 시간(n-τ)에서의 공격자 라인의 신호이다. 제2 합산의 각각의 항은 특정한 시간 기간 동안 특정한 공격자의 크로스토크 기여도를 표현할 수 있으며, 공격자로부터의 총 크로스토크 기여도는 시간에 걸친 모든 기여도의 합일 수 있다.
총 예상된 크로스토크(Cexp)는 각각의 공격자로부터의 크로스토크 기여도의 합계일 수 있다. 방정식(1)에서 도시된 바와 같이, 공격자에 대한 크로스토크 기여도는 결합 계수(cvaτ)의 함수일 수 있으며, 이는 차동 시그널링 및 단일 종단 시그널링에 대해 상이할 수 있다. 결합 계수는 룩업 테이블로부터 결정될 수 있으며, 이는 미리 채워지거나(예컨대, 시뮬레이션 또는 랩 테스트 결과를 통해) 부팅 시에 (예컨대, 트레이닝의 결과를 통해) 채워질 수 있다.
그래서 도 5에 대해, 디바이스는 제1 심볼 기간(예컨대, 심볼 기간(2)) 동안 공격자 신호(510)의 제1 값(예컨대, 전압값)을 결정하고 적절한 결합 계수로 그 값의 곱을 산출함으로써 (방정식(1)에 따라) 제1 시간 기간(예컨대, (n+n)-τ)) 동안 공격자 신호(510)(제2 다중 레벨 신호로서 언급될 수 있음)에 대한 크로스토크 기여도를 추정할 수 있다. 디바이스는 제2 심볼 기간(예컨대, 심볼 기간(1)) 동안 공격자 신호(510)의 제2 값을 결정하고 적절한 결합 계수로 제2 값의 곱을 산출함으로써 제2 시간 기간(예컨대, n-τ) 동안 공격자 신호(510)에 대한 크로스토크 기여도를 추정할 수 있다. 기타 등등. 따라서, 공격자 신호의 총 크로스토크 기여도는 1) 제2 값과 결합 계수의 곱 및 2) 제1 값과 결합 계수의 곱의 합에 기초할 수 있다.
희생자 신호에 대한 크로스토크의 영향은 다음으로서 표현될 수 있다:
Figure pct00002
여기서, Rv(n)은 수신기에서 시간(n)에서의 희생자 라인(v)의 신호이고 Tv(n)은 송신기에서 시간(n)에서의 희생자 라인(v)의 신호이다. 방정식(2)가 도시한 바와 같이, 수신기는 이상적인 데이터 신호(송신기에 의해 송신된 바와 같음) 플러스 레이버링 공격자 라인(laboring aggressor line)(방정식(1)에서 산출된 바와 같음)으로부터의 원하지 않는 크로스토크 기여도를 수신한다.
따라서, 공격자 라인으로부터의 크로스토크를 보상하기 위해, 디바이스는 데이터 신호를 송신하기 전에 소거 신호를 생성하고 이를 데이터 신호에 적용할 수 있다. 소거 신호(Csig)는 예상된 크로스토크의 역일 수 있으며 다음에 의해 표현될 수 있다:
Figure pct00003
소거 신호(Csig)를 생성한 후에, 디바이스는 방정식(4)에 도시된 바와 같이 소거 신호를 적용함으로써 보상된 신호(Tv'(n))를 생성할 수 있다.
Figure pct00004
여기서, Tv'(n)은 송신기에 의해 송신된 보상된 신호이고 Tv(n)은 원하는 신호이다.
따라서, 디바이스는 다가오는 송신을 위해 제1 다중 레벨 신호(예컨대, 희생자 신호(505))에 대한 제2 다중 레벨 신호(예컨대, 공격자 신호(510))의 크로스토크 기여도를 (예컨대, 방정식(1)을 사용하여) 추정할 수 있다. 크로스토크 기여도를 추정한 후에, 디바이스는 소거 신호를 생성할 수 있다. 디바이스는 그 다음, (예컨대, 방정식(3)에서 정의된 바와 같이) 제1 다중 레벨 신호를 소거 신호와 조합함으로써 수정된 버전의 제1 다중 레벨 신호를 생성할 수 있다. 일단 수정된 버전의 제1 다중 레벨 신호가 생성되면(예컨대, 일단 Tv'(n)이 생성되면), 디바이스는 수정된 버전의 제1 다중 레벨 신호의 대응하는 송신 라인을 통해 이를 송신할 수 있다.
일부 경우에, 디바이스는 크로스토크를 보상할 시기를 동적으로 결정할 수 있다. 예를 들면, 디바이스는 그 심볼 기간 동안 예상된 크로스토크의 심각도에 기초하여 데이터 신호의 특정 심볼 기간을 보상할지의 여부를 결정할 수 있다. 디바이스는 그, 또는 이전 심볼 기간 동안 공격자 신호의 전압 변화를 평가함으로써 예상된 크로스토크의 심각도를 결정할 수 있다. 예를 들면, 디바이스는 심볼 기간(6 내지 3) 사이에 공격자 신호(510)의 전압 변화를 결정할 수 있다. 디바이스가 공격자 신호의 전압이 2개의 심볼 사이의 임계량만큼(예컨대, 2개의 전압 레벨만큼) 변화한다고 결정하는 경우, 디바이스는 전압 변화로부터 발생하는 크로스토크를 보상할 수 있다. 디바이스가 공격자 신호의 전압이 임계량만큼 변하지 않는다고 결정하는 경우, 디바이스는 전압 변화로부터 발생하는 크로스토크를 보상하지 않기로 선택할 수 있다. 따라서, 디바이스는 전압 변화(515)로부터 발생하는 크로스토크를 보상할 수 있지만(이는 그것이 2 레벨 전압 변화를 표현하기 때문임) 전압 변화(520)로부터 발생하는 크로스토크는 보상하지 않을 수 있다(이는 그것이 1 레벨 전압 변화를 표현하기 때문이다).
일부 예에서, 디바이스는 2개의 인접한 심볼에 대한 공격자 신호(510)의 전압 스윙에 대한 희생자 신호(505)의 전압 스윙을 비교함으로써 보상을 적용할지의 여부를 결정할 수 있다. 예를 들면, 디바이스는 제1 심볼 기간 동안 희생자 신호(505)와 공격자 신호(510) 사이의 전압 차이(예컨대, 전압 차)를 결정할 수 있다. 그리고 디바이스는 제1 심볼 기간에 인접한 제2 심볼 기간 동안 희생자 신호(505)와 공격자 신호(510) 사이의 전압 차이를 결정할 수 있다.
제1 심볼 기간으로부터 제2 심볼 기간까지의 전압 차이의 변화가 임계치(예컨대, ±3 전압 레벨)을 만족하는 경우, 디바이스는 전압 변화로부터 발생하는 크로스토크를 보상하기로 결정할 수 있다. 제1 심볼 기간으로부터 제2 심볼 기간까지의 전압 차이의 변화가 임계치를 만족하는데 실패하는 경우(예컨대, ±2 전압 레벨임), 디바이스는 전압 변화로부터 발생하는 크로스토크를 보상하지 않기로 결정할 수 있다.
따라서, 이 방식이 사용될 때, 디바이스는 심볼 기간(7 및 6) 사이에 발생하는 전압 차이의 변화와 연관된 크로스토크를 보상하지만 심볼 기간(4 및 3) 사이에 발생하는 전압 차이의 변화와 연관된 크로스토크를 보상하지 않을 수 있다. 이것은 심볼 기간(7 및 6) 동안의 전압 차이의 변화가 +3 전압 레벨이지만(희생자 신호(505)는 심볼(7)의 공격자 신호(510)보다 높은 3개의 전압 레벨인 것으로부터 심볼 기간(6)에서 동일한 전압을 갖는 것으로 이동함) 심볼 기간(4 및 3) 동안의 전압 차의 변화가 제로이기(희생자 신호(505)는 공격자 신호(510)보다 하나의 전압 레벨 위에 머물러 있기) 때문이다.
일부 예에서, 디바이스는 공격자 신호(510)의 MSB를 모니터링함으로써 보상이 보장되는지의 여부(예컨대, 전압의 변화가 해로운 레벨의 크로스토크를 생성하기에 충분히 큰지의 여부)를 결정할 수 있다. MSB의 변경이 적어도 2 레벨 전압(예컨대, '00' 또는 '01'로부터 '10' 또는 '11'로 이동함)을 표현하기 때문에, 이러한 변화는 크로스토크가 보상하기에 충분히 심각한 시기를 나타낼 수 있다. 따라서, 디바이스는 2개의 인접한 심볼 기간에서 2개의 심볼에 의해 표현된 MSB를 비교하고 MSB가 상이한 경우, MSB를 토글링하는 것과 연관된 전압의 변화로부터 발생하는 크로스토크를 보상할 수 있다.
그러나, MSB가 상이하지 않은 경우(예컨대, 전압이 기껏해야 하나의 전압 레벨만큼 변화한 경우), 디바이스는 임의의 연관된 크로스토크를 보상하지 않기로 선택할 수 있다. 따라서, 이 방식이 사용될 때, 디바이스는 심볼 기간(9 및 8) 사이의 MSB 변경(MSB가 '1'('11'의)로부터 '0'('00'의)으로 변경될 때)로부터 발생하는 크로스토크를 보상하지만, 심볼 기간(2 및 1) 사이의 LSB 변경(MSB가 1로 유지될 때)으로부터 발생하는 크로스토크를 보상하지 않을 수 있다. 따라서 일부 경우에, 디바이스는 제1 심볼 기간 동안 스케줄링된 MSB가 제2(예컨대, 인접한) 심볼 기간 동안 스케줄링된 MSB와 상이하다고 결정할 때 보상을 적용하기로 선택할 수 있다.
일부 경우에(예컨대, 공격자 MSB가 2개의 심볼 기간 사이에 변경된 것으로 결정될 때), 디바이스는 MSB의 변경으로부터 발생하는 크로스토크 기여도만을 고려함으로써 이의 크로스토크 산출을 단순화할 수 있다. 예를 들면, 디바이스는 시간(n)에서 희생자 신호에 대한 예상된 크로스토크(Cexp)를 결정하기 위해 다음 방정식을 사용할 수 있다:
Figure pct00005
여기서, cvaτ는 단일(예컨대, 1)의 시간 지연(τ)을 통한 희생자 라인(v)에 대한 공격자 라인(a)의 결합 계수이고, Ta(n)은 송신기에서 시간(n)에서의 공격자 라인(a)의 신호이며 Ta(n-1)은 송신기에서 시간(n-1)에서의 공격자 라인(a)의 신호이다.
따라서, 시간(n)에서 제1 공격자(예컨대, a=1)의 추정된 크로스토크 기여도는 1) 그 공격자에 대한 결합 계수 및 2) 2개의 인접한 심볼 기간 동안 공격자 신호 사이의 차의 곱(예컨대, cv11(T1(n)-T1(n-1))일 수 있다. 그리고 시간(n)에서 제2 공격자(예컨대, a=2)의 크로스토크 기여도는 1) 그 공격자에 대한 결합 계수 및 2) 2개의 인접한 심볼 기간 동안 공격자 신호 사이의 차의 곱(예컨대, cv21(T2(n)-T2(n-1))일 수 있다. 기타 등등. 따라서, 시간(n)에서 총 예상된 크로스토크(Cexp(n))는 각각의 공격자로부터의 크로스토크 기여도의 합계일 수 있다.
일단 예상된 크로스토크가 추정되면, 디바이스는 방정식(6)에 도시된 바와 같이 시간(n)에 대해 보상된 신호
Figure pct00006
를 결정할 수 있다:
Figure pct00007
여기서, Tv(n)는 원하는 신호(예컨대, 식별된 희생자 신호)이다.
도 6은 본 발명의 다양한 예에 따라 다중 레벨 시그널링을 위한 사전 왜곡을 지원하는 프로세스 흐름(600)의 일례를 도시한다. 프로세스 흐름(600)의 양태는 송신기(605) 및 수신기(610)에 의해 수행되거나 용이해질 수 있다. 송신기(605)는 도 3을 참조하여 설명된 송신기(305)의 일례일 수 있다. 그리고 수신기(610)는 도 3을 참조하여 설명된 수신기(310)의 일례일 수 있다.
(615)에서, 송신기(605)는 제1 다가오는 송신에서 제1 송신 라인을 통해 전송될 제1 신호를 식별할 수 있다. 일부 예에서, 송신기(605)는 수신기(610)에 제1 다중 레벨 신호로서 전달될 비트의 제1 시퀀스를 식별할 수 있다. (620)에서, 송신기(605)는 제2 다가오는 송신에서 제2 송신 라인을 통해 전송될 제2 신호를 식별할 수 있다. 예를 들면, 송신기(605)는 수신기(610)에 제2 다중 레벨 신호로서 전달될 비트의 제2 시퀀스를 식별할 수 있다. 따라서, 제1 및 제2 신호는 최소한 3개의 상이한 레벨을 포함하는 변조 방식(예컨대, PAM4)에 따라 변조되는 다중 레벨 신호일 수 있다. 그리고 신호를 식별하는 것은 수신기로 전송될 비트의 시퀀스를 결정하고/하거나 선택된 변조 방식에 의해 정의된 바와 같이 그 비트에 대응하는 심볼 기간 및 전압 레벨(또는 심볼)을 결정하는 것을 포함할 수 있다. 일부 경우에, 송신기(605)는 다가오는 송신을 위한 신호가 매우 근접한(예컨대, 서로의 임계 거리 내에 있는) 송신 라인을 통해 발생하는 것으로 결정할 수 있다. 송신기(605)는 부가적으로 또는 대안적으로, 다가오는 송신이 시간 상 중첩한다고 결정할 수 있다. 이 결정 중 어느 하나 또는 둘 모두는 크로스토크 기여도를 산출하기 위한 기초의 역할을 할 수 있다.
(620)에서, 송신기(605)는 제1 신호의 다가오는 송신을 위해 제1 신호에 대한 제2 신호의 크로스토크 기여도를 추정할 수 있다. 크로스토크 기여도를 추정하는 것은 방정식(1) 또는 (5)의 하나 이상의 항을 산출하는 것을 수반할 수 있다. 일부 경우에, 크로스토크 기여도를 추정하는 것은 방정식(1)에서 도시된 바와 같이 제1 심볼 기간 동안 제2 신호의 제1 값(예컨대, 전압값)을 결정하고 제1 값과 결합 계수의 곱을 산출하는 것(예컨대, Cv11(T1(n-1))을 산출함)을 포함한다. 일부 경우에, 크로스토크 기여도를 추정하는 것은 방정식(1)에서 도시된 바와 같이 제2 심볼 기간 동안 제2 신호의 제2 값을 결정하고 제2 값과 결합 계수의 곱을 산출하는 것(예컨대, Cv12(T1(n-2))을 산출함)을 포함한다. 예를 들면, 추정된 크로스토크는 1) 제2 값과 결합 계수의 곱 및 2) 제1 값과 결합 계수의 곱의 합(예컨대, Cv12(T1(n-2))+Cv11(T1(n-1)))일 수 있다.
일부 경우에, 크로스토크를 추정하는 것은 2개의 인접한 심볼 기간 사이(예컨대, 제2 심볼 기간과 제2 심볼 기간 직전에 있는 제1 심볼 기간 사이)의 제2 신호의 전압 레벨의 차를 결정하는 것을 포함한다. 예를 들면, 크로스토크를 추정하는 것은 방정식(5)에서 도시된 바와 같이, Cv11(T1(n))-T1(n-1)을 산출하는 것을 포함할 수 있다.
(625)에서, 송신기(605)는 산출된 예상된 크로스토크를 보상하는 소거 신호를 결정할 수 있다. 일부 경우에, 소거 신호는 각각이 산출된 크로스토크 기여도의 역인 다수의 항으로 구성될 수 있다. 따라서, 소거 신호는 제2 신호의 추정된 크로스토크 기여도에 기초할 수 있다.
(630)에서, 송신기(605)는 송신을 위해 보상된(예컨대, 수정된) 제1 신호를 생성할 수 있다. 보상된 제1 신호는 식별된 제1 신호를 표현하는 다중 레벨 신호를 결정된 소거 신호를 표현하는 또 다른 신호와 조합(예컨대, 부가)함으로써 생성될 수 있다. 일부 경우에, 수정된 신호는 제1 송신 라인과 연관된(예컨대, 이를 구동하기 위해 사용된) 하나 이상의 출력 구동기의 구동 강도를 수정함으로써 생성된다. 일부 경우에, 수정된 신호는 하나 이상의 출력 구동기의 임피던스를 수정함으로써 생성된다. 또는, 수정된 신호는 소거 신호를 제1 신호와 용량성으로 결합함으로써 생성될 수 있다.
(635)에서, 송신기(605)는 제2 신호 및 보상된 제1 신호를 송신할 수 있고, 수신기(610)는 제2 신호 및 보상된 제1 신호를 수신할 수 있다. 송신은 시간 상 적어도 부분적으로 중첩할 수 있으며 상이한 송신 라인을 통해 발생할 수 있다. 예를 들면, 보상된 제1 신호는 제1 송신 라인을 통해 전송될 수 있고 제2 신호는 제2 송신 라인을 통해 전송될 수 있다. 일부 경우에, 제2 신호가 또한 보상될 수 있다.
도 7은 본 발명의 다양한 예에 따라 다중 레벨 시그널링을 위한 사전 왜곡을 지원하는 프로세스 흐름(700)의 일례를 도시한다. 프로세스 흐름(700)의 양태는 송신기, 트랜시버, 또는 메모리 제어기와 같은 디바이스에 의해 수행되거나 용이해질 수 있다.
(705)에서, 디바이스는 제1 송신 라인(예컨대, 단일 종단 송신 라인)을 통해 전송될 제1 신호를 식별할 수 있다. (710)에서, 디바이스는 제2 송신 라인을 통해 전송될 제2 신호를 식별할 수 있다. (715)에서, 디바이스는 2개의 심볼 기간(예컨대, 2개의 인접한 심볼 기간) 사이의 제2 신호의 전압의 변화가 임계치를 만족하는지의 여부를 결정할 수 있다. 전압의 변화가 임계치를 만족하는 경우, 디바이스는 제1 신호를 보상하기로 결정할 수 있다. 따라서, (720)에서, 디바이스는 보상된 제1 신호를 송신할 수 있다.
제1 신호를 보상하는 것은 제2 신호의 크로스토크 기여도를 결정하는 것, 크로스토크 기여도에 기초하여 소거 신호를 생성하는 것, 및 소거 신호를 제1 신호와 조합하는 것을 포함할 수 있다. 전압의 변화가 임계치를 만족하지 않는 경우, 디바이스는 보상 없이 신호를 송신하기로 결정할 수 있다. 따라서, 디바이스는 예상된 크로스토크 또는 소거 신호를 결정하지 않고 (725)에서 보상되지 않은 제1 신호를 송신할 수 있다.
일부 경우에, 디바이스는 인접한 심볼 기간 동안 스케줄링된 심볼과 연관된 전압을 비교함으로써 전압 변화가 임계치를 만족하는지의 여부를 결정할 수 있다. 예를 들면, 디바이스는 제1 심볼과 연관된 전압과 제2 심볼과 연관된 전압 사이의 차가 미리 결정된 값보다 큰지의 여부를 결정할 수 있다.
대안적으로, 디바이스는 2개의 연이은 심볼에 대한 MSB가 상이한지의 여부를 결정함으로써 전압 변화가 임계치를 만족하는지(예컨대, 더 큰지)의 여부를 결정할 수 있다. 예를 들면, 디바이스는 (730)에서, 제1 심볼 기간에서 제1 심볼에 의해 표현된 제1 MSB에 대한 값을 결정할 수 있다. 예를 들면, 디바이스는 MSB가 '0' 또는 '1'을 표현하는지의 여부를 결정할 수 있다. (735)에서 디바이스는 제1 심볼에 바로 이어지는 제2 심볼 기간에서 제2 심볼에 의해 표현된 제2 MSB에 대한 값을 결정할 수 있다.
예를 들면, 디바이스는 MSB가 '0' 또는 '1'을 표현하는지의 여부를 결정할 수 있다. (740)에서 디바이스는 MSB가 상이한지의 여부를 결정하기 위해 2개의 MSB 값을 비교할 수 있다. MSB가 상이한 경우, 디바이스는 신호를 보상하기로 결정할 수 있다. MSB가 동일한 경우, 디바이스는 신호를 보상하지 않기로 결정할 수 있다.
도 8은 본 발명의 다양한 예에 따라 다중 레벨 시그널링을 위한 사전 왜곡을 지원할 수 있는 디바이스(805)의 블록도(800)를 도시한다. 디바이스(805)는 도 1을 참조하여 설명된 외부 메모리 제어기(105)(호스트 또는 호스트 디바이스로서 또한 언급됨) 또는 로컬 메모리 제어기(165) 또는 메모리 디바이스(110), 도 2를 참조하여 설명된 로컬 메모리 제어기(260), 또는 도 3을 참조하여 설명된 제어기(315 또는 320)의 일례일 수 있다. 디바이스(805)는 바이어싱 구성요소(810) 및 타이밍 구성요소(815)를 포함할 수 있다. 디바이스(805)는 또한, 신호 구성요소(820), 크로스토크 구성요소(825), 소거 구성요소(830), 및 트랜시버(835)를 포함할 수 있다. 이 모듈의 각각은 서로 직접적으로 또는 간접적으로 (예컨대, 하나 이상의 버스를 통해) 통신할 수 있다.
바이어싱 구성요소(810)는 본 명세서에서 설명된 바와 같이 사전 왜곡을 구현하기 위한 바이어싱 전압을 (예컨대, 하나 이상의 전압 소스를 통해) 제공하거나 공급할 수 있다. 예를 들면, 바이어싱 구성요소(810)는 출력 구동기(325-b)와 같은 하나 이상의 출력 구동기(325)의 구성요소 또는 서브 회로를 바이어싱하기 위해 사용된 전압을 생성할 수 있다. 일부 경우에, 바이어싱 구성요소(810)는 또한, 수신 회로(330)의 다양한 구성요소를 활성화 또는 활성화 해제하기 위해 사용된 전압을 제공할 수 있다.
타이밍 구성요소(815)는 디바이스(805)의 다양한 구성요소의 동작 및 전압 인가(또는 제거)의 타이밍을 제어할 수 있다. 예를 들면, 타이밍 구성요소(815)는 특정 회로, 스위칭 구성요소, 또는 노드에 인가된 전압이 수정(예컨대, 적용 또는 제거, 증가 또는 감소)될 시기를 결정할 수 있다.
일부 경우에, 디바이스(805)는 (예컨대, 예상된 크로스토크의 심각도에 관계 없이) 사전 왜곡을 무차별적으로 적용할 수 있다. 이 경우에, 신호 구성요소(820)는 제1 송신 라인(예컨대, 송신 라인(335-b))에서(또는 이를 통해 전송될) 제1 다중 레벨 신호를 식별할 수 있다. 제1 다중 레벨 신호는 3개 이상의 전압 레벨을 포함하는 변조 방식에 따라 변조될 수 있다(예컨대, 변조 방식은 각각이 심볼 대표 또는 1보다 많은 비트에 대응하는 4개의 전압 레벨을 갖는 PAM4 방식일 수 있다). 신호 구성요소(820)는 제2 송신 라인에서(또는 이를 통해 전송될) 제2 다중 레벨 신호를 식별할 수 있다. 제2 다중 레벨 신호는 제1 다중 레벨 신호와 동일한 변조 방식에 따라 변조될 수 있다. 일부 경우에, 신호를 식별하는 것은 송신을 위한 비트의 시퀀스를 결정하는 것을 포함할 수 있다. 제1 다중 레벨 신호 및 제2 다중 레벨 신호는 각각 단일 종단 신호일 수 있다.
크로스토크 구성요소(825)는 제1 다중 레벨 신호에 대한 제2 다중 레벨 신호의 크로스토크 기여도를 추정할 수 있다. 일부 경우에, 크로스토크 구성요소(825)는 제1 심볼 기간 동안 제2 다중 레벨 신호의 제1 값을 결정할 수 있다. 크로스토크 구성요소(825)는 또한, 제1 값과 결합 계수(예컨대, 제2 송신 라인 및 제1 송신 라인에 대응하는 결합 계수)의 곱을 산출할 수 있다. 그 다음, 크로스토크 구성요소(825)는 제1 값과 결합 계수의 곱에 적어도 부분적으로 기초하여 크로스토크 기여도를 추정할 수 있다.
일부 경우에, 크로스토크 구성요소(825)는 제2 심볼 기간 동안 제2 다중 레벨 신호의 제2 값을 결정할 수 있다. 크로스토크 구성요소(825)는 또한, 제2 값과 결합 계수의 곱을 산출할 수 있다. 그 다음, 크로스토크 구성요소(825)는 제2 값과 결합 계수의 곱 및 제1 값과 결합 계수의 곱의 합에 적어도 부분적으로 기초하여 크로스토크 기여도를 추정할 수 있다.
일부 경우에, 크로스토크 구성요소(825)는 제2 심볼 기간과 제2 심볼 기간 직전에 있는 제1 심볼 기간 사이의 제2 다중 레벨 신호의 전압 레벨의 차를 결정할 수 있다. 이러한 경우에, 크로스토크 구성요소(825)는 전압 레벨의 결정된 차에 적어도 부분적으로 기초하여 크로스토크 기여도를 추정할 수 있다. 일부 예에서, 크로스토크 구성요소(825)는 제1 심볼 기간에서의(또는 그 기간 동안 스케줄링되거나 그 기간에서 송신될) 제1 MSB가 제2 심볼 기간에서의(또는 그 기간 동안 스케줄링되거나 그 기간에서 송신될) 제2 MSB와 상이하다고 결정함으로써 전압 레벨의 차를 결정할 수 있다. 일부 경우에, 크로스토크 구성요소(825)는 추정된 크로스토크가 임계치를 만족한다고 결정하고 결정의 표시를 디바이스(805)의 다른 구성요소로(예컨대, 소거 구성요소(830)로) 전송할 수 있다.
소거 구성요소(830)는 추정된 크로스토크 기여도에 기초하는 소거 신호를 생성할 수 있다. 일부 경우에, 추정된 크로스토크가 임계 레벨을 만족할 때 소거 신호가 생성될 수 있다. 소거 구성요소(830)는 전체 데이터 신호에 대해 또는 데이터 신호의 일부에 대해 하나 이상의 소거 신호를 생성할 수 있다. 소거 구성요소(830)는 또한, 제1 다중 레벨 신호 및 소거 신호를 포함하는 수정된 제1 다중 레벨 신호를 생성할 수 있다. 수정된 제1 다중 레벨 신호는 신호 구성요소(820)에 의해 식별된 이의 시퀀스를 나타내는 신호일 수 있다. 일부 경우에, 소거 구성요소(830)는 전압 레벨(예컨대, 제2 다중 레벨 신호에 대한 2개의 인접한 심볼 기간의 전압 레벨)의 차가 임계치를 만족한다는 결정(예컨대, 크로스토크 구성요소(825)에 의해 표시된 바와 같이)에 기초하여 수정된 신호를 생성할 수 있다.
일부 경우에, 소거 구성요소(830)는 하나 이상의 출력 구동기의 구동 강도를 수정함으로써 소거 신호를 생성한다. 일부 경우에, 소거 구성요소(830)는 하나 이상의 출력 구동기의 임피던스를 수정함으로써 소거 신호를 생성한다. 일부 경우에, 소거 구성요소(830)는 소거 신호를 제1 다중 레벨 신호와(예컨대, 신호 구성요소(820)에 의해 식별된 비트의 시퀀스를 나타내는 신호와) 용량성으로 결합함으로써 수정된 제1 다중 레벨 신호를 생성한다.
일부 경우에, 소거 구성요소(830)는 제1 심볼 기간으로부터 제1 심볼 기간에 바로 후속하는 제2 심볼 기간까지의(예컨대, 2개의 인접한 심볼 기간 사이의) 전압 차이의 변화를 결정한다. 전압 차이는 제1 다중 레벨 신호와 제2 다중 레벨 신호 사이에 있을 수 있다. 이러한 경우에, 소거 구성요소(830)는 전압 차이의 변화가 임계치를 만족한다고 결정하고 전압 차이의 변화가 임계치를 만족한다고 결정한 것에 적어도 부분적으로 기초하여 수정된 제1 다중 레벨 신호를 생성할 수 있다.
트랜시버(835)는 제1 송신 라인을 통해 수정된 제1 다중 레벨 신호를 송신할 수 있다. 트랜시버(835)는 또한, 제2 송신 라인을 통해 제2 다중 레벨 신호를 송신할 수 있다. 일부 경우에, 제2 다중 레벨 신호는 본 명세서에서 설명된 사전 왜곡 기법에 따라 수정된 제2 다중 레벨 신호의 일 버전이다.
일부 경우에, 디바이스(805)는 보상을 선택적으로 적용할 수 있다(예컨대, 디바이스(805)는 크로스토크가 심할 때 소거 신호를 적용하지만 크로스토크가 무시 가능할 때 적용할 수 없다). 이 사례에서(예컨대, 보상이 동적 기반으로 적용될 때), 신호 구성요소(820)는 호스트 디바이스와 메모리 디바이스 사이에 있는 제1 송신 라인에서(또는 이를 통해 전달될) 제1 신호를 식별할 수 있다. 신호 구성요소(820)는 또한, 호스트 디바이스와 메모리 디바이스 사이에 있는 제2 송신 라인에서(또는 이를 통해 전달될) 제2 신호를 또한 식별할 수 있다. 제2 송신 라인은 제1 송신 라인에 인접할 수 있다.
크로스토크 구성요소(825)는 심볼 기간으로부터 후속 심볼 기간까지의 제2 신호의 전압 변화가 임계치를 만족한다고 결정할 수 있다. 일부 경우에, 크로스토크 구성요소(825)는 심볼 기간에서의(또는 그 동안 스케줄링된) 제1 심볼에 의해 표현된 제1 MSB가 후속 심볼 기간에서의(또는 그 동안 스케줄링된) 제2 심볼에 의해 표현된 제2 MSB와 상이하다고 결정함으로써 전압 변화가 임계치를 만족한다고 결정할 수 있다.
일부 경우에, 크로스토크 구성요소(825)는 심볼 기간으로부터 후속 심볼 기간까지의 제3 신호의 전압 변화를 결정할 수 있다. 크로스토크 구성요소(825)는 제3 신호의 전압 변화에 적어도 부분적으로 기초하여 제1 신호에 대한 제3 신호로부터의 크로스토크 기여도를 추정할 수 있다. 일부 경우에, 크로스토크 구성요소(825)는 크로스토크의 표시를 제3 신호로부터 소거 구성요소(830)로 전송할 수 있어서 소거 구성요소가 제3 신호로부터의 크로스토크 기여도와 제2 신호로부터의 크로스토크 기여도의 합에 적어도 부분적으로 기초하는 소거 신호를 생성할 수 있게 한다. 제3 신호는 호스트 디바이스와 메모리 디바이스 사이에 있는 제3 송신 라인에 있을 수 있다(또는 이를 통한 송신을 위해 스케줄링될 수 있다). 제3 송신 라인은 또한, 제1 송신 라인에 인접할 수 있다.
일부 경우에, 크로스토크 구성요소(825)는 제2 신호의 전압 변화에 적어도 부분적으로 기초하여 제1 신호에 대한 제2 신호로부터의 크로스토크 기여도를 추정할 수 있다. 일부 경우에, 크로스토크 구성요소(825)는 추정된 크로스토크 기여도의 표시를 소거 구성요소(830)로 이동시킬 수 있다.
소거 구성요소(830)는 제2 신호로부터의 크로스토크 기여도에 적어도 부분적으로 기초하여 소거 신호를 생성할 수 있다. 소거 구성요소(830)는 그 다음, (제2 신호의 전압 변화가 임계치를 만족한다는) 결정 및 소거 신호에 적어도 부분적으로 기초하여 수정된 제1 신호를 생성할 수 있다.
트랜시버(835)는 전압 변화가 임계치를 만족할 때, 호스트 디바이스와 메모리 디바이스 사이의 제1 송신 라인을 통해 수정된 제1 신호를 송신할 수 있다. 트랜시버(835)는 또한, 제2 송신 라인을 통해 제2 신호를 송신하고/하거나, 제3 송신 라인을 통해 제3 신호를 송신할 수 있다.
도 9는 본 발명의 다양한 예에 따라 다중 레벨 시그널링을 위한 사전 왜곡을 지원하는 방법(900)을 도시하는 흐름도를 도시한다. 방법(900)의 동작은 본 명세서에서 설명된 바와 같이 장치 또는 이의 구성요소에 의해 구현될 수 있다. 예를 들면, 방법(900)의 동작은 도 1 내지 도 7을 참조하여 설명된 바와 같이 메모리 디바이스에 의해 수행될 수 있다. 일부 예에서, 메모리 제어기는 하기에 설명된 기능을 수행하기 위해 메모리 디바이스의 기능적 요소를 제어하기 위한 명령어의 세트를 실행할 수 있다. 부가적으로 또는 대안적으로, 메모리 디바이스는 특수 목적 하드웨어를 사용하여 하기에 설명된 기능의 양태를 수행할 수 있다.
(905)에서, 장치는 제1 송신 라인에서(또는 이를 통해 전송될) 제1 다중 레벨 신호(예컨대, 희생자 신호)를 식별할 수 있다. 제1 다중 레벨 신호는 3개 이상의 전압 레벨을 포함하는 변조 방식에 따라 변조될 수 있다. 일부 경우에, 변조 방식은 각각이 심볼 대표 또는 1보다 많은 비트에 대응하는 4개의 전압 레벨을 가지는 PAM4 방식이다. (905)의 동작은 도 3 내지 도 7을 참조하여 설명된 방법에 따라 수행될 수 있다. 일부 예에서, (905)의 동작의 양태는 도 8을 참조하여 설명된 바와 같이 신호 구성요소(820)에 의해 수행될 수 있다.
(910)에서, 장치는 제2 송신 라인을 통해 전송될 제2 다중 레벨 신호(예컨대, 공격자 신호)를 식별할 수 있다. 제2 다중 레벨 신호는 제1 다중 레벨 신호와 동일한 변조 방식에 따라 변조될 수 있다. 일부 경우에, 제1 다중 레벨 신호 및 제2 다중 레벨 신호는 단일 종단 신호이다. (910)의 동작은 도 3 내지 도 7을 참조하여 설명된 방법에 따라 수행될 수 있다. 일부 예에서, (910)의 동작의 양태는 도 8을 참조하여 설명된 바와 같이 신호 구성요소(820)에 의해 수행될 수 있다.
(915)에서, 장치는 다가오는 송신을 위해 제1 다중 레벨 신호에 대한 제2 다중 레벨 신호의 크로스토크 기여도를 추정할 수 있다. (915)의 동작은 도 3 내지 도 7을 참조하여 설명된 방법에 따라 수행될 수 있다. 일부 예에서, (915)의 동작의 양태는 도 8을 참조하여 설명된 바와 같이 크로스토크 구성요소(825)에 의해 수행될 수 있다.
(920)에서, 장치는 추정된 크로스토크 기여도에 기초하는 소거 신호와 제1 다중 레벨 신호를 조합함으로써 수정된 제1 다중 레벨 신호(예컨대, 보상된 희생자 신호)를 생성할 수 있다. (920)의 동작은 도 3 내지 도 7을 참조하여 설명된 방법에 따라 수행될 수 있다. 일부 예에서, (920)의 동작의 양태는 도 8을 참조하여 설명된 바와 같이 소거 구성요소(830)에 의해 수행될 수 있다.
(925)에서, 장치는 제1 송신 라인을 통해 수정된 제1 다중 레벨 신호를 송신할 수 있다. (925)의 동작은 도 3 내지 도 7을 참조하여 설명된 방법에 따라 수행될 수 있다. 일부 예에서, (925)의 동작의 양태는 도 8을 참조하여 설명된 바와 같이 트랜시버(835)에 의해 수행될 수 있다.
일부 예에서, 본 명세서에서 설명된 바와 같이 장치는 방법(900)과 같은 방법 또는 방법들을 수행할 수 있다. 장치는: 제1 송신 라인에서 제1 다중 레벨 신호를 식별하기 위한 수단으로서, 제1 다중 레벨 신호는 3개 이상의 전압 레벨을 포함하는 변조 방식에 따라 변조되는, 상기 제1 다중 레벨 신호를 식별하기 위한 수단; 제2 송신 라인에서 제2 다중 레벨 신호를 식별하기 위한 수단으로서, 제2 다중 레벨 신호는 변조 방식에 따라 변조되는, 상기 제2 다중 레벨 신호를 식별하기 위한 수단; 제1 다중 레벨 신호에 대한 제2 다중 레벨 신호의 크로스토크 기여도를 추정하기 위한 수단; 제1 다중 레벨 신호 및 추정된 크로스토크 기여도에 적어도 부분적으로 기초하는 소거 신호를 포함하는 수정된 제1 다중 레벨 신호를 생성하기 위한 수단; 및 제1 송신 라인을 통해 수정된 제1 다중 레벨 신호를 송신하기 위한 수단을 포함할 수 있다.
장치는 제2 심볼 기간과 제2 심볼 기간 직전에 있는 제1 심볼 기간 사이의 제2 다중 레벨 신호의 전압 레벨의 차를 결정(예컨대, T1(n)-T1(n-1)를 결정)하기 위한 특징, 수단, 또는 명령어(예컨대, 프로세서에 의해 실행 가능한 명령어를 저장하는 비일시적 컴퓨터 판독 가능한 매체)를 포함할 수 있다. 달리 말하면, 장치는 제2 심볼 및 제2 심볼 직전에 있는 제1 심볼에 대한 제2 다중 레벨 신호의 전압 레벨의 차를 결정할 수 있다. 이러한 경우에, 장치는 전압 레벨의 차에 적어도 부분적으로 기초하여 크로스토크 기여도를 추정하기 위한 특징, 수단, 또는 명령어를 포함할 수 있다.
일부 예에서, 장치는 전압 레벨의 차가 임계치를 만족한다고 결정하고 전압 레벨의 차가 미리 결정된 임계치를 만족한다고 결정한 것에 적어도 부분적으로 기초하여 수정된 제1 다중 레벨 신호를 생성하기 위한 특징, 수단, 또는 명령어를 포함할 수 있다. 본 명세서에서 설명된 방법, 장치, 및 비일시적 컴퓨터 판독 가능한 매체의 일부 예에서, 전압 레벨의 차를 결정하는 것은 제1 심볼 기간 동안 스케줄링된 MSB가 제2 심볼 기간 동안 스케줄링된 제2 MSB와 상이할 수 있다고 결정하기 위한 동작, 특징, 수단, 또는 명령어를 포함할 수 있다. 따라서, 장치는 제1 심볼의(또는 이에 의해 표현된) 제1 MSB가 제2 심볼의(또는 이에 의해 표현된) 제2 MSB와 상이하다고 결정할 수 있다.
장치는 또한, 출력 구동기의 구동 강도를 수정한 것에 적어도 부분적으로 기초하여 수정된 제1 다중 레벨 신호를 생성하기 위한 특징, 수단, 또는 명령어(예컨대, 프로세서에 의해 실행 가능한 명령어를 저장하는 비일시적 컴퓨터 판독 가능한 매체)를 포함할 수 있다. 부가적으로 또는 대안적으로, 장치는 출력 구동기의 임피던스를 수정한 것에 적어도 부분적으로 기초하여 수정된 제1 다중 레벨 신호를 생성하기 위한 특징, 수단, 또는 명령어(예컨대, 프로세서에 의해 실행 가능한 명령어를 저장하는 비일시적 컴퓨터 판독 가능한 매체)를 포함할 수 있다. 부가적으로 또는 대안적으로, 장치는 소거 신호를 제1 다중 레벨 신호와 용량성으로 결합한 것에 적어도 부분적으로 기초하여 소거 신호를 생성하고 수정된 제1 다중 레벨 신호를 생성하기 위한 특징, 수단, 또는 명령어(예컨대, 프로세서에 의해 실행 가능한 명령어를 저장하는 비일시적 컴퓨터 판독 가능한 매체)를 포함할 수 있다.
본 명세서에서 설명된 방법, 장치, 및 비일시적 컴퓨터 판독 가능한 매체의 일부 예는 제1 심볼 기간 동안 제2 다중 레벨 신호의 제1 값을 결정하고, 제1 값과 제2 송신 라인 및 제1 송신 라인에 대응하는 결합 계수의 곱을 산출하며, 제1 값과 결합 계수의 곱에 기초하여 크로스토크 기여도를 추정하기 위한 동작, 특징, 수단, 또는 명령어를 더 포함할 수 있다.
본 명세서에서 설명된 방법, 장치, 및 비일시적 컴퓨터 판독 가능한 매체의 일부 예는 제2 심볼 기간 동안 제2 다중 레벨 신호의 제2 값을 결정하고, 제2 값과 결합 계수의 곱을 산출하며, 제2 값과 결합 계수의 곱 및 제1 값과 결합 계수의 곱의 합에 기초하여 크로스토크 기여도를 추정하기 위한 동작, 특징, 수단, 또는 명령어를 더 포함할 수 있다.
본 명세서에서 설명된 방법, 장치, 및 비일시적 컴퓨터 판독 가능한 매체의 일부 예는 제1 심볼 기간으로부터 제1 심볼 기간에 바로 후속할 수 있는 제2 심볼 기간까지의 전압 차이의 변화를 결정하기 위한 동작, 특징, 수단, 또는 명령어를 더 포함할 수 있다. 전압 차이는 제1 다중 레벨 신호와 제2 다중 레벨 신호 사이에 있을 수 있다. 본 명세서에서 설명된 방법, 장치, 및 비일시적 컴퓨터 판독 가능한 매체의 일부 예는 전압 차이의 변화가 임계치를 만족한다고 결정하고 전압 차이의 변화가 임계치를 만족한다고 결정한 것에 기초하여 수정된 제1 다중 레벨 신호를 생성하기 위한 동작, 특징, 수단, 또는 명령어를 더 포함할 수 있다.
도 10은 본 발명의 다양한 예에 따라 다중 레벨 시그널링을 위한 사전 왜곡을 지원하는 방법(1000)을 도시하는 흐름도를 도시한다. 방법(1000)의 동작은 본 명세서에서 설명된 바와 같이 장치 또는 이의 구성요소에 의해 구현될 수 있다. 예를 들면, 방법(1000)의 동작은 도 1 내지 도 7을 참조하여 설명된 바와 같이 메모리 디바이스에 의해 수행될 수 있다. 일부 예에서, 메모리 제어기는 하기에 설명된 기능을 수행하기 위해 메모리 디바이스의 기능적 요소를 제어하기 위한 명령어의 세트를 실행할 수 있다. 부가적으로 또는 대안적으로, 메모리 디바이스는 특수 목적 하드웨어를 사용하여 하기에 설명된 기능의 양태를 수행할 수 있다.
(1005)에서, 장치는 제1 송신 라인에서(또는 이를 통해 전송될) 제1 신호를 식별할 수 있다. 제1 송신 라인은 호스트 디바이스와 메모리 디바이스 사이에 있을 수 있다. (1005)의 동작은 도 3 내지 도 7을 참조하여 설명된 방법에 따라 수행될 수 있다. 일부 예에서, (1005)의 동작의 양태는 도 8을 참조하여 설명된 바와 같이 신호 구성요소(820)에 의해 수행될 수 있다.
(1010)에서, 장치는 제2 송신 라인에서(또는 이를 통해 전송될) 제2 신호를 식별할 수 있다. 제1 송신 라인과 마찬가지로, 제2 송신 라인은 호스트 디바이스와 메모리 디바이스 사이에 있을 수 있다. 제2 송신 라인은 제1 송신 라인에 인접할 수 있다. (1010)의 동작은 도 3 내지 도 7을 참조하여 설명된 방법에 따라 수행될 수 있다. 일부 예에서, (1010)의 동작의 양태는 도 8을 참조하여 설명된 바와 같이 신호 구성요소(820)에 의해 수행될 수 있다.
(1015)에서, 장치는 심볼 기간으로부터 후속 심볼 기간까지의 제2 신호의 전압 변화가 임계치를 만족한다고 결정할 수 있다. (1015)의 동작은 도 3 내지 도 7을 참조하여 설명된 방법에 따라 수행될 수 있다. 일부 예에서, (1015)의 동작의 양태는 도 8을 참조하여 설명된 바와 같이 크로스토크 구성요소(825)에 의해 수행될 수 있다.
(1020)에서, 장치는 결정에 기초하여, 전기 소거 신호를 제1 신호에 부가함으로써 수정된 제1 신호를 생성할 수 있다. (1020)의 동작은 도 3 내지 도 7을 참조하여 설명된 방법에 따라 수행될 수 있다. 일부 예에서, (1020)의 동작의 양태는 도 8을 참조하여 설명된 바와 같이 소거 구성요소(830)에 의해 수행될 수 있다.
(1025)에서, 장치는 전압 변화가 임계치를 만족할 때, 수정된 제1 신호를 송신할 수 있다. (1025)의 동작은 도 3 내지 도 7을 참조하여 설명된 방법에 따라 수행될 수 있다. 일부 예에서, (1025)의 동작의 양태는 도 8을 참조하여 설명된 바와 같이 트랜시버(835)에 의해 수행될 수 있다.
일부 예에서, 본 명세서에서 설명된 바와 같이 장치는 방법(1000)과 같은 방법 또는 방법을 수행할 수 있다. 장치는: 호스트 디바이스와 메모리 디바이스 사이의 제1 송신 라인에서 제1 신호를 식별하기 위한 수단; 호스트 디바이스와 메모리 디바이스 사이의 제2 송신 라인에서 제2 신호를 식별하기 위한 수단으로서, 제2 송신 라인은 제1 송신 라인에 인접하는, 상기 제2 신호를 식별하기 위한 수단; 심볼 기간으로부터 후속 심볼 기간까지의 제2 신호의 전압 변화가 임계치를 만족한다고 결정하기 위한 수단; 결정 및 소거 신호에 적어도 부분적으로 기초하여 수정된 제1 신호를 생성하기 위한 수단; 및 전압 변화가 임계치를 만족할 때, 호스트 디바이스와 메모리 디바이스 사이의 제1 송신 라인을 통해 수정된 제1 신호를 송신하기 위한 수단을 포함할 수 있다.
장치는 제2 신호의 전압 변화에 적어도 부분적으로 기초하여 제1 신호에 대한 제2 신호로부터의 크로스토크 기여도를 추정하고 제2 신호로부터의 크로스토크 기여도에 적어도 부분적으로 기초하여 전기 소거 신호를 생성하기 위한 특징, 수단, 또는 명령어(예컨대, 프로세서에 의해 실행 가능한 명령어를 저장하는 비일시적 컴퓨터 판독 가능한 매체)를 포함할 수 있다.
본 명세서에서 설명된 방법, 장치, 및 비일시적 컴퓨터 판독 가능한 매체의 일부 예는 심볼 기간으로부터 후속 심볼 기간까지의, 제3 송신 라인을 통해 전송될 제3 신호의 전압 변화를 결정하기 위한 동작, 특징, 수단, 또는 명령어를 더 포함할 수 있다. 본 명세서에서 설명된 방법, 장치, 및 비일시적 컴퓨터 판독 가능한 매체의 일부 예는 제3 신호의 전압 변화에 적어도 부분적으로 기초하여 제1 신호에 대한 제3 신호로부터의 크로스토크 기여도를 추정하기 위한 동작, 특징, 수단, 또는 명령어를 더 포함할 수 있다. 본 명세서에서 설명된 방법, 장치, 및 비일시적 컴퓨터 판독 가능한 매체의 일부 예는 제3 신호로부터의 크로스토크 기여도 및 제2 신호로부터의 크로스토크 기여도의 합에 적어도 부분적으로 기초하여 전기 소거 신호를 생성하기 위한 동작, 특징, 수단, 또는 명령어를 더 포함할 수 있다.
본 명세서에서 설명된 방법, 장치, 및 비일시적 컴퓨터 판독 가능한 매체의 일부 예에서, 전압 변화가 임계치를 만족한다고 결정하는 것은 심볼 기간 동안 스케줄링된 제1 심볼에 의해 표현된 제1 MSB가 후속 심볼 기간 동안 스케줄링된 제2 심볼에 의해 표현된 제2 MSB와 상이할 수 있다고 결정하기 위한 동작, 특징, 수단, 또는 명령어를 포함할 수 있다.
상기 설명된 방법이 가능한 구현을 설명하고, 동작 및 단계가 재배열되거나 그렇지 않으면 수정될 수 있고 다른 구현이 가능하다는 것을 유의해야 한다. 또한, 방법 중 2개 이상으로부터의 양태가 조합될 수 있다.
일부 예에서, 장치 또는 디바이스는 범용 또는 특수 목적 하드웨어를 사용하여 본 명세서에서 설명된 기능의 양태를 수행할 수 있다. 장치 또는 디바이스는 제1 송신 라인을 통해 메모리 디바이스와 통신하도록 구성된 제1 노드를 포함할 수 있다. 장치 또는 디바이스는 또한, 제2 송신을 통해 메모리 디바이스와 통신하도록 구성된 제2 노드를 포함할 수 있다. 제2 송신 라인은 제1 송신 라인에 인접할 수 있다. 제1 송신 라인 및 제2 송신 라인은 단일 종단 송신 라인일 수 있다.
장치 또는 디바이스는 3개 이상의 전압 레벨을 포함하는 변조 방식에 따라 제1 송신 라인에서(또는 이를 통해 전송될) 제1 다중 레벨 신호를 식별하도록 구성된 메모리 제어기를 포함할 수 있다. 메모리 제어기는 또한, 변조 방식에 따라 제2 송신 라인에서(또는 이를 통해 전송될) 제2 다중 레벨 신호를 식별하도록 구성될 수 있다. 메모리 제어기는 또한, 다가오는 송신을 위해 제1 다중 레벨 신호에 대한 제2 다중 레벨 신호의 크로스토크 기여도를 추정하도록 구성될 수 있다. 메모리 제어기는 또한, 추정된 크로스토크 기여도에 적어도 부분적으로 기초하는 소거 신호와 제1 다중 레벨 신호를 조합함으로써 수정된 제1 다중 레벨 신호를 생성하도록 구성될 수 있다. 메모리 제어기는 또한, 제1 송신 라인을 통해 수정된 제1 다중 레벨 신호를 송신하도록 구성될 수 있다.
일부 경우에, 장치는 또한, 제1 송신 라인과 결합된 출력 구동기를 포함한다. 이러한 경우에, 메모리 제어기는 출력 구동기의 구동 강도를 수정한 것에 적어도 부분적으로 기초하여 수정된 제1 다중 레벨 신호를 생성하도록 구성될 수 있다.
일부 경우에, 메모리 제어기는 1) 제2 심볼 기간과 제2 심볼 기간 직전에 있는 제1 심볼 기간 사이의 제2 다중 레벨 신호의 전압 레벨의 차를 결정하고 2) 전압 레벨의 차에 적어도 부분적으로 기초하여 크로스토크 기여도를 추정하도록 구성된다.
일부 예에서, 메모리 제어기는 전압 레벨의 차가 임계치를 만족한다고 결정하고 전압 레벨의 차가 미리 결정된 임계치를 만족한다고 결정한 것에 적어도 부분적으로 기초하여 수정된 제1 다중 레벨 신호를 생성하도록 구성된다. 일부 예에서, 메모리 제어기는 제1 심볼 기간 동안 스케줄링된 제1 대부분의 MSB가 제2 심볼 기간 동안 스케줄링된 제2 MSB와 상이하다고 결정하도록 구성됨으로써 전압의 차를 결정하도록 구성된다.
일부 경우에, 메모리 제어기는 1) 제1 심볼 기간 동안 제2 다중 레벨 신호의 제1 값을 결정하고, 2) 제1 값과 결합 계수(예컨대, 제2 송신 라인 및 제1 송신 라인에 대응하는 결합 계수)의 곱을 산출하며, 3) 제1 값과 결합 계수의 곱에 적어도 부분적으로 기초하여 크로스토크 기여도를 추정하도록 구성된다.
일부 경우에, 메모리 제어기는 제2 심볼 기간 동안 제2 다중 레벨 신호의 제2 값을 결정하고 제2 값과 결합 계수의 곱을 산출하도록 구성된다. 일부 경우에, 메모리 제어기는 제2 값과 결합 계수의 곱 및 제1 값과 결합 계수의 곱의 합에 적어도 부분적으로 기초하여 크로스토크 기여도를 추정하도록 구성된다.
일부 경우에, 메모리 제어기는 1) 제1 및 제2 다중 레벨 신호 사이의, 제1 심볼 기간 동안의 제1 전압 차이를 결정하고, 2) 제1 및 제2 다중 레벨 신호 사이의, 제2 심볼 기간 동안의 제2 전압 차이를 결정하며, 3) 차가 임계치를 만족한 것에 적어도 부분적으로 기초하여 수정된 제1 다중 레벨 신호를 생성하도록 구성된다.
본 명세서에서 설명된 정보 및 신호는 다양한 상이한 기술 및 기법 중 임의의 것을 사용하여 표현될 수 있다. 예를 들면, 상기 설명에 걸쳐 참조될 수 있는 데이터, 명령어, 명령, 정보, 신호, 비트, 심볼, 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자, 또는 이의 임의의 조합에 의해 표현될 수 있다. 일부 도면은 신호를 단일 신호로서 도시할 수 있다; 그러나, 신호가 신호의 버스를 표현할 수 있고, 여기서 버스는 다양한 비트 폭을 가질 수 있음이 당업자에 의해 이해될 것이다.
일부 예에서, 장치는 본 명세서에서 설명된 기능의 양태를 수행할 수 있다. 장치는 제1 송신 라인을 통해 메모리 디바이스와 통신하도록 구성된 제1 노드 및 제1 송신 라인에 인접한 제2 송신 라인을 통해 메모리 디바이스와 통신하도록 구성된 제2 노드를 포함할 수 있다. 장치는 또한,: 3개 이상의 전압 레벨을 포함하는 변조 방식에 따라 제1 송신 라인에서 제1 다중 레벨 신호를 식별하기 위한 수단; 변조 방식에 따라 제2 송신 라인에서 제2 다중 레벨 신호를 식별하기 위한 수단; 다가오는 송신을 위해 제1 다중 레벨 신호에 대한 제2 다중 레벨 신호의 크로스토크 기여도를 추정하기 위한 수단; 추정된 크로스토크 기여도에 적어도 부분적으로 기초하는 소거 신호와 제1 다중 레벨 신호를 조합함으로써 수정된 제1 다중 레벨 신호를 생성하기 위한 수단; 및 제1 송신 라인을 통해 수정된 제1 다중 레벨 신호를 송신하기 위한 수단을 포함할 수 있다. 일부 예에서, 제1 송신 라인 및 제2 송신 라인은 단일 종단 송신 라인을 포함한다.
일부 예에서, 장치는 제2 심볼 기간과 제2 심볼 기간 직전에 있는 제1 심볼 기간 사이의 제2 다중 레벨 신호의 전압 레벨의 차를 결정하기 위한 수단을 포함할 수 있다. 장치는 또한, 전압 레벨의 차에 적어도 부분적으로 기초하여 크로스토크 기여도를 추정하기 위한 수단을 포함할 수 있다.
일부 예에서, 장치는 전압 레벨의 차가 임계치를 만족한다고 결정하기 위한 수단 및 전압 레벨의 차가 미리 결정된 임계치를 만족한다고 결정한 것에 적어도 부분적으로 기초하여 수정된 제1 다중 레벨 신호를 생성하기 위한 수단을 포함할 수 있다.
일부 예에서, 전압 레벨의 차를 결정하기 위한 수단은 제1 심볼 기간 동안 스케줄링된 제1 MSB가 제2 심볼 기간 동안 스케줄링된 제2 MSB와 상이하다고 결정하기 위한 수단을 포함한다.
일부 예에서, 장치는: 제1 심볼 기간 동안 제2 다중 레벨 신호의 제1 값을 결정하기 위한 수단; 제1 값과 제2 송신 라인 및 제1 송신 라인에 대응하는 결합 계수의 곱을 산출하기 위한 수단; 및 제1 값과 결합 계수의 곱에 적어도 부분적으로 기초하여 크로스토크 기여도를 추정하기 위한 수단을 포함할 수 있다.
일부 예에서, 장치는: 제2 심볼 기간 동안 제2 다중 레벨 신호의 제2 값을 결정하기 위한 수단; 제2 값과 결합 계수의 곱을 산출하기 위한 수단; 및 제2 값과 결합 계수의 곱 및 제1 값과 결합 계수의 곱의 합에 적어도 부분적으로 기초하여 크로스토크 기여도를 추정하기 위한 수단을 포함할 수 있다.
일부 예에서, 장치는: 제1 및 제2 다중 레벨 신호 사이의, 제1 심볼 기간 동안의 제1 전압 차이를 결정하기 위한 수단; 제1 및 제2 다중 레벨 신호 사이의, 제2 심볼 기간 동안의 제2 전압 차이를 결정하기 위한 수단; 제1 전압 차이와 제2 전압 차이 사이의 차가 임계치를 만족한다고 결정하기 위한 수단; 및 차가 임계치를 만족한 것에 적어도 부분적으로 기초하여 수정된 제1 다중 레벨 신호를 생성하기 위한 수단을 포함할 수 있다.
일부 예에서, 장치는 제1 송신 라인과 결합된 출력 구동기를 포함할 수 있다. 이러한 예에서, 장치는 출력 구동기의 구동 강도를 수정한 것에 적어도 부분적으로 기초하여 수정된 제1 다중 레벨 신호를 생성하기 위한 수단을 포함할 수 있다.
본 명세서에서 사용된 바와 같이, 용어 "가상 접지"는 대략 제로 볼트(0V)의 전압으로 유지되지만 접지와 직접적으로 결합되지 않은 전기 회로의 노드를 언급한다. 그에 따라, 가상 접지의 전압은 일시적으로 변동하고 정상 상태에서 대략 0V로 되돌아갈 수 있다. 가상 접지는 연산 증폭기 및 저항기로 구성된 전압 분배기와 같은 다양한 전자 회로 요소를 사용하여 구현될 수 있다. 다른 구현이 또한 가능하다. "가상 접지하는" 또는 "가상 접지된"은 대략 0V에 연결됨을 의미한다.
용어 "전자 통신", "전도성 접촉부", "연결된", 및 "결합된" 및 "~와 결합된"은 구성요소 사이의 신호의 흐름을 지원하는 구성요소 사이의 관계를 언급할 수 있다. 구성요소 사이의 신호의 흐름을 언제든지 지원할 수 있는 구성요소 사이에 임의의 전도성 경로가 존재하는 경우 구성요소는 서로 전자 통신하는(또는 전도성 접촉하거나 연결되거나 결합된) 것으로 고려된다. 임의의 주어진 시간에, 서로 전자 통신하는(또는 전도성 접촉하거나 연결되거나 결합된) 구성요소 사이의 전도성 경로는 연결된 구성요소를 포함하는 디바이스의 동작에 기초한 개방된 회로 또는 폐쇄된 회로일 수 있다. 연결된 구성요소 사이의 전도성 경로는 구성요소 사이의 직접 전도성 경로일 수 있거나 연결된 구성요소 사이의 전도성 경로는 스위치, 트랜지스터, 또는 다른 구성요소와 같은 중간 구성요소를 포함할 수 있는 간접 전도성 경로일 수 있다. 일부 경우에, 연결된 구성요소 사이의 신호의 흐름은 예를 들면, 스위치 또는 트랜지스터와 같은 하나 이상의 중간 구성요소를 사용하여 잠시 동안 중단될 수 있다.
용어 "결합하는"은 신호가 현재 전도성 경로를 통해 구성요소 사이에 전달될 수 없는 구성요소 사이의 개방된 회로 관계로부터 신호가 전도성 경로를 통해 구성요소 사이에 전달될 수 있는 구성요소 사이의 폐쇄된 회로 관계로 이동하는 조건을 언급한다. 제어기와 같은 구성요소가 다른 구성요소를 함께 결합할 때, 구성요소는 이전에 신호가 흐르는 것을 허용하지 않은 전도성 경로를 통해 다른 구성요소 사이에 신호가 흐르는 것을 허용하는 변경을 개시한다.
용어 "분리된"은 신호가 현재 구성요소 사이를 흐를 수 없는 구성요소 사이의 관계를 언급한다. 그 사이에 개방된 회로가 존재하면 구성요소가 서로 분리된다. 예를 들면, 구성요소 사이에 배치되는 스위치에 의해 분리된 2개의 구성요소는 스위치가 개방될 때 서로 분리된다. 제어기가 2개의 구성요소를 분리할 때, 제어기는 이전에 신호가 흐르는 것을 허용한 전도성 경로를 사용하여 구성요소 사이에 신호가 흐르는 것을 방지하는 변경에 영향을 준다.
본 명세서에서 사용된 바와 같이, 용어 "실질적으로"는 수정된 특성(예로서, 용어 실질적으로에 의해 수정된 동사 또는 형용사)이 절대적일 필요는 없지만 특성의 장점을 성취할 만큼 충분히 가깝다는 것을 의미한다.
본 명세서에서 사용된 바와 같이, 용어 "전극"은 전기 전도체를 언급할 수 있으며, 일부 경우에 메모리 어레이의 다른 구성요소 또는 메모리 셀에 대한 전기적 접촉부로서 이용될 수 있다. 전극은 메모리 어레이의 요소 또는 구성요소 사이에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층, 등을 포함할 수 있다.
메모리 어레이를 포함하는 본 명세서에서 논의된 디바이스는 실리콘, 게르마늄, 실리콘 게르마늄 합금, 갈륨 비소, 질화 갈륨, 등과 같은 반도체 기판에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 실리콘 온 글래스(SOG) 또는 실리콘 온 사파이어(SOP)와 같은 실리콘 온 절연체(SOI) 기판, 또는 또 다른 기판의 반도체 재료의 에피택셜 층일 수 있다. 기판의 전도성, 또는 기판의 서브 영역은 인, 붕소, 또는 비소를 포함하지만 이로 제한되지 않는 다양한 화학 종을 사용하여 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해, 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본 명세서에서 논의된 스위칭 구성요소 또는 트랜지스터는 전계 효과 트랜지스터(FET)를 표현하고 소스, 드레인, 및 게이트를 포함하는 3 단자 디바이스를 포함할 수 있다. 단자는 전도성 재료 예로서, 금속을 통해 다른 전자 요소에 연결될 수 있다. 소스 및 드레인은 전도성일 수 있으며 고농도로 도핑된, 예컨대, 축퇴된 반도체 영역을 포함할 수 있다. 소스 및 드레인은 약하게 도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n형(즉, 대부분의 캐리어가 신호임)이면, FET는 n형 FET로서 언급될 수 있다. 채널이 p형(즉, 대부분의 캐리어가 홀임)이면, FET는 p형 FET로서 언급될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑(capping)될 수 있다. 채널 전도성은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들면, n형 FET 또는 p형 FET에 각각 양의 전압 또는 음의 전압을 인가하는 것은 채널이 전도성이 되는 것을 야기할 수 있다. 트랜지스터의 임계 전압보다 크거나 같은 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "온" 또는 "활성화"될 수 있다. 트랜지스터의 임계 전압 미만의 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "오프" 또는 "활성화 해제"될 수 있다.
첨부된 도면과 관련하여 본 명세서에서 제시된 설명은 예시적인 구성을 설명하며 구현될 수 있거나 청구항의 범위 내에 있는 모든 예를 표현하지 않는다. 본 명세서에서 사용된 용어 "예시적인"은 "일례, 사례, 또는 예시의 역할을 하는 것"을 의미하고, "선호된" 또는 "또 다른 예에 비해 유리함"을 의미하지 않는다. 상세한 설명은 설명된 기법의 이해를 제공하는 것에 대한 특정 상세를 포함한다. 이 기법은 그러나, 이 특정 상세 없이 실행될 수 있다. 일부 사례에서, 잘 알려진 구조 및 디바이스는 설명된 예의 개념을 모호하게 하는 것을 회피하기 위해 블록 다이어그램 형태로 도시된다.
첨부된 도면에서, 유사한 구성요소 또는 특징은 동일한 참조 라벨을 가질 수 있다. 게다가, 동일한 유형의 다양한 구성요소는 유사한 구성요소 사이를 구별하는 제2 라벨 및 대시에 의한 참조 라벨을 따름으로써 구별될 수 있다. 명세서에서 제1 참조 라벨만 사용되면, 설명은 제2 참조 라벨에 관계 없이 동일한 제1 참조 라벨을 가지는 유사한 구성요소 중 임의의 하나에 적용 가능하다.
본 명세서에서 설명된 정보 및 신호는 다양한 상이한 기술 및 기법 중 임의의 것을 사용하여 표현될 수 있다. 예를 들면, 상기 설명에 걸쳐 참조될 수 있는 데이터, 명령어, 명령, 정보, 신호, 비트, 심볼, 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자, 또는 이의 임의의 조합에 의해 표현될 수 있다.
본 명세서에서의 개시와 관련하여 설명된 다양한 예시적인 블록 및 모듈은 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그래밍 가능한 논리 디바이스, 별개의 게이트 또는 트랜지스터 로직, 별개의 하드웨어 구성요소, 또는 본 명세서에서 설명된 기능을 수행하도록 설계된 이의 임의의 조합으로 구현되거나 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 기계일 수 있다. 프로세서는 또한, 컴퓨팅 디바이스의 조합(예로서, DSP 및 마이크로프로세서, 다수의 마이크로프로세서, DSP 코어와 결부된 하나 이상의 마이크로프로세서, 또는 임의의 다른 이러한 구성의 조합)으로서 구현될 수 있다.
본 명세서에서 설명된 기능은 하드웨어, 프로세서에 의해 실행된 소프트웨어, 펌웨어, 또는 이의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행된 소프트웨어로 구현되면, 기능은 컴퓨터 판독 가능한 매체의 하나 이상의 명령어 또는 부호에 저장되거나 하나 이상의 명령어 또는 부호로서 송신될 수 있다. 다른 예 및 구현은 본 발명 및 첨부된 청구항의 범위 내에 있다. 예를 들면, 소프트웨어의 본질로 인해, 상기 설명된 기능은 프로세서, 하드웨어, 펌웨어, 하드와이어링, 또는 이들 중 임의의 것의 조합에 의해 실행된 소프트웨어를 사용하여 구현될 수 있다. 기능을 구현하는 특징은 또한, 기능의 일부가 상이한 물리적 위치에서 구현되도록 분산되는 것을 포함하는 다양한 위치에 물리적으로 위치될 수 있다. 또한, 청구항에서를 포함하는 본 명세서에서 사용된 바와 같이, 항목의 목록(예를 들면, "~중 적어도 하나" 또는 "~중 하나 이상"과 같은 문구가 앞에 있는 항목의 목록)에서 사용된 바와 같이 "또는"은 예를 들면, A, B, 또는 C 중 적어도 하나의 목록이 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 포괄적 목록을 나타낸다. 또한, 본 명세서에 사용된 바와 같이, 문구 "~에 기초하여"는 폐쇄된 세트의 조건에 대한 참조로서 해석되지 않을 것이다. 예를 들면, "조건(A)에 기초하여"로서 설명되는 일 예시적인 단계는 본 발명의 범위를 벗어나지 않고 조건(A) 및 조건(B) 둘 모두에 기초할 수 있다. 즉, 본 명세서에서 사용된 바와 같이, 문구 "~에 기초하여"는 문구 "~에 적어도 부분적으로 기초하여"와 동일한 방식으로 해석될 것이다.
컴퓨터 판독가능한 매체는 하나의 장소로부터 또 다른 장소로의 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체를 포함하는 통신 매체 및 비일시적 컴퓨터 저장 매체 둘 모두를 포함한다. 비일시적 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 예로서, 그리고 제한이 아닌 것으로서, 비일시적 컴퓨터 판독 가능한 매체는 RAM, ROM, 전기 소거 가능한 프로그래밍 가능한 판독 전용 메모리(EEPROM), 콤팩트 디스켓(CD) ROM 또는 다른 광학 디스켓 저장장치, 자기 디스켓 저장장치 또는 다른 자기 저장 디바이스, 또는 원하는 프로그램 부호 수단을 명령어 또는 데이터 구조의 형태로 운반하거나 저장하기 위해 사용될 수 있고 범용 또는 특수 목적 컴퓨터, 또는 범용 또는 특수 목적 프로세서에 의해 액세스될 수 있는 임의의 다른 비일시적 매체를 포함할 수 있다. 또한, 임의의 연결부는 컴퓨터 판독 가능한 매체로 적절하게 칭해진다. 예를 들면, 소프트웨어가 동축 케이블, 광섬유 케이블, 꼬임 쌍선(twisted pair), 디지털 가입자 회선(DSL), 또는 적외선, 무선, 및 마이크로파와 같은 무선 기술을 사용하여 웹사이트, 서버, 또는 다른 원격 소스로부터 송신되는 경우, 동축 케이블, 광섬유 케이블, 꼬임 쌍선, 디지털 가입자 회선(DSL), 또는 적외선, 무선, 및 마이크로파와 같은 무선 기술이 매체의 정의에 포함된다. 본 명세서에서 사용된 바와 같이, 디스켓 및 디스크는 CD, 레이저 디스크, 광학 디스크, 디지털 다기능 디스크(DVD), 플로피 디스켓 및 블루레이 디스크를 포함하고 여기서, 디스켓은 일반적으로, 데이터를 자기적으로 재생하고, 디스크는 레이저를 사용하여 데이터를 광학적으로 재생한다. 상기 언급한 것의 조합은 또한, 컴퓨터 판독 가능한 매체의 범위 내에 포함된다.
본 명세서에서의 설명은 당업자가 본 발명을 하거나 사용하는 것을 가능하게 하기 위해 제공된다. 본 발명에 대한 다양한 수정은 당업자에게 용이하게 명백할 것이며, 본 명세서에서 정의된 일반적인 원리는 본 발명의 범위를 벗어나지 않고 다른 변형에 적용될 수 있다. 따라서, 본 발명은 본 명세서에서 설명된 예 및 설계로 제한되지 않지만, 본 명세서에 개시된 원리 및 신규 특징과 일치하는 가장 넓은 범위에 부합되어야 한다.

Claims (25)

  1. 방법으로서,
    제1 송신 라인에서 제1 다중 레벨 신호를 식별하는 단계로서, 상기 제1 다중 레벨 신호는 3개 이상의 전압 레벨을 포함하는 변조 방식에 따라 변조되는, 상기 제1 다중 레벨 신호를 식별하는 단계;
    제2 송신 라인에서 제2 다중 레벨 신호를 식별하는 단계로서, 상기 제2 다중 레벨 신호는 상기 변조 방식에 따라 변조되는, 상기 제2 다중 레벨 신호를 식별하는 단계;
    상기 제1 다중 레벨 신호에 대한 상기 제2 다중 레벨 신호의 크로스토크(crosstalk) 기여도를 추정하는 단계;
    상기 추정된 크로스토크 기여도에 적어도 부분적으로 기초하는 소거 신호 및 상기 제1 다중 레벨 신호를 포함하는 수정된 제1 다중 레벨 신호를 생성하는 단계; 및
    상기 수정된 제1 다중 레벨 신호를 상기 제1 송신 라인을 통해 송신하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서,
    제2 심볼과 상기 제2 심볼 직전에 있는 제1 심볼에 대한 상기 제2 다중 레벨 신호의 전압 레벨의 차를 결정하는 단계; 및
    상기 전압 레벨의 차에 적어도 부분적으로 기초하여 상기 크로스토크 기여도를 추정하는 단계를 더 포함하는, 방법.
  3. 제2항에 있어서,
    상기 전압 레벨의 차가 임계치를 만족한다고 결정하는 단계; 및
    상기 전압 레벨의 차가 상기 임계치를 만족한다고 결정한 것에 적어도 부분적으로 기초하여 상기 수정된 제1 다중 레벨 신호를 생성하는 단계를 더 포함하는, 방법.
  4. 제2항에 있어서, 상기 전압 레벨의 차를 결정하는 단계는,
    상기 제1 심볼의 제1 최상위 비트(MSB)가 상기 제2 심볼의 제2 MSB과 상이하다고 결정하는 단계를 포함하는, 방법.
  5. 제1항에 있어서, 상기 제1 다중 레벨 신호 및 상기 제2 다중 레벨 신호는 각각 단일 종단 신호를 포함하는, 방법.
  6. 제1항에 있어서,
    출력 구동기의 구동 강도를 수정한 것에 적어도 부분적으로 기초하여 상기 수정된 제1 다중 레벨 신호를 생성하는 단계를 더 포함하는, 방법.
  7. 제1항에 있어서,
    출력 구동기의 임피던스를 수정한 것에 적어도 부분적으로 기초하여 상기 수정된 제1 다중 레벨 신호를 생성하는 단계를 더 포함하는, 방법.
  8. 제1항에 있어서,
    상기 소거 신호를 상기 제1 다중 레벨 신호와 용량성으로 결합한 것에 적어도 부분적으로 기초하여 상기 수정된 제1 다중 레벨 신호를 생성하는 단계를 더 포함하는, 방법.
  9. 제1항에 있어서,
    제1 심볼 기간 동안 상기 제2 다중 레벨 신호의 제1 값을 결정하는 단계;
    상기 제1 값과 결합 계수의 곱을 산출하는 단계로서, 상기 결합 계수는 상기 제2 송신 라인 및 상기 제1 송신 라인에 대응하는, 상기 제1 값과 결합 계수의 곱을 산출하는 단계; 및
    상기 제1 값과 상기 결합 계수의 곱에 적어도 부분적으로 기초하여 상기 크로스토크 기여도를 추정하는 단계를 더 포함하는, 방법.
  10. 제9항에 있어서,
    제2 심볼 기간 동안 상기 제2 다중 레벨 신호의 제2 값을 결정하는 단계;
    상기 제2 값과 상기 결합 계수의 곱을 산출하는 단계; 및
    상기 제2 값과 상기 결합 계수의 곱 및 상기 제1 값과 상기 결합 계수의 곱의 합에 적어도 부분적으로 기초하여 상기 크로스토크 기여도를 추정하는 단계를 더 포함하는, 방법.
  11. 제1항에 있어서,
    제1 심볼 기간으로부터 상기 제1 심볼 기간에 바로 후속하는 제2 심볼 기간까지의 전압 차이의 변화를 결정하는 단계로서, 상기 전압 차이는 상기 제1 다중 레벨 신호와 상기 제2 다중 레벨 신호 사이에 있는, 상기 전압 차의 변화를 결정하는 단계;
    상기 전압 차이의 변화가 임계치를 만족한다고 결정하는 단계; 및
    상기 전압 차이의 변화가 상기 임계치를 만족한다고 결정한 것에 적어도 부분적으로 기초하여 상기 수정된 제1 다중 레벨 신호를 생성하는 단계를 더 포함하는, 방법.
  12. 제1항에 있어서, 상기 변조 방식은 각각이 심볼 대표 또는 1보다 많은 비트에 대응하는 4개의 전압 레벨을 포함하는 펄스 진폭 변조 4(PAM4) 방식을 포함하는, 방법.
  13. 방법으로서,
    호스트 디바이스와 메모리 디바이스 사이의 제1 송신 라인에서 제1 신호를 식별하는 단계;
    상기 호스트 디바이스와 상기 메모리 디바이스 사이의 제2 송신 라인에서 제2 신호를 식별하는 단계로서, 상기 제2 송신 라인은 상기 제1 송신 라인에 인접하는, 상기 제2 신호를 식별하는 단계;
    심볼 기간으로부터 후속 심볼 기간까지의 상기 제2 신호의 전압 변화가 임계치를 만족한다고 결정하는 단계;
    상기 결정 및 소거 신호에 적어도 부분적으로 기초하여 수정된 제1 신호를 생성하는 단계; 및
    상기 전압 변화가 상기 임계치를 만족할 때, 상기 호스트 디바이스와 상기 메모리 디바이스 사이의 상기 제1 송신 라인을 통해 상기 수정된 제1 신호를 송신하는 단계를 포함하는, 방법.
  14. 제13항에 있어서,
    상기 제2 신호의 전압 변화에 적어도 부분적으로 기초하여 상기 제1 신호에 대한 상기 제2 신호로부터의 크로스토크 기여도를 추정하는 단계; 및
    상기 제2 신호로부터의 상기 크로스토크 기여도에 적어도 부분적으로 기초하여 상기 소거 신호를 생성하는 단계를 더 포함하는, 방법.
  15. 제14항에 있어서,
    상기 심볼 기간으로부터 상기 후속 심볼 기간까지의 제3 신호의 전압 변화를 결정하는 단계로서, 상기 제3 신호는 상기 호스트 디바이스와 상기 메모리 디바이스 사이의 제3 송신 라인에 있고, 상기 제3 송신 라인은 상기 제1 송신 라인에 인접하는, 상기 제3 신호의 전압 변화를 결정하는 단계;
    상기 제3 신호의 전압 변화에 적어도 부분적으로 기초하여 상기 제1 신호에 대한 상기 제3 신호로부터의 크로스토크 기여도를 추정하는 단계; 및
    상기 제3 신호로부터의 상기 크로스토크 기여도 및 상기 제2 신호로부터의 상기 크로스토크 기여도의 합에 적어도 부분적으로 기초하여 상기 소거 신호를 생성하는 단계를 더 포함하는, 방법.
  16. 제13항에 있어서, 상기 전압 변화가 상기 임계치를 만족한다고 결정하는 단계는,
    상기 심볼 기간 동안 스케줄링된 제1 심볼에 의해 표현된 제1 최상위 비트(MSB)가 상기 후속 심볼 기간 동안 스케줄링된 제2 심볼에 의해 표현된 제2 MSB와 상이하다고 결정하는 단계를 포함하는, 방법.
  17. 장치로서,
    제1 송신 라인을 통해 메모리 디바이스와 통신하도록 구성된 제1 노드;
    상기 제1 송신 라인에 인접한 제2 송신 라인을 통해 상기 메모리 디바이스와 통신하도록 구성된 제2 노드; 및
    메모리 제어기를 포함하되, 상기 메모리 제어기는,
    3개 이상의 전압 레벨을 포함하는 변조 방식에 따라 상기 제1 송신 라인에서 제1 다중 레벨 신호를 식별하고;
    상기 변조 방식에 따라 상기 제2 송신 라인에서 제2 다중 레벨 신호를 식별하고;
    다가오는 송신을 위해 상기 제1 다중 레벨 신호에 대한 상기 제2 다중 레벨 신호의 크로스토크 기여도를 추정하고;
    상기 추정된 크로스토크 기여도에 적어도 부분적으로 기초하는 소거 신호와 상기 제1 다중 레벨 신호를 조합함으로써 수정된 제1 다중 레벨 신호를 생성하고; 그리고
    상기 수정된 제1 다중 레벨 신호를 상기 제1 송신 라인을 통해 송신하도록 구성되는, 장치.
  18. 제17항에 있어서, 상기 메모리 제어기는,
    제2 심볼 기간과 상기 제2 심볼 기간 직전에 있는 제1 심볼 기간 사이의 상기 제2 다중 레벨 신호의 전압 레벨의 차를 결정하고; 그리고
    상기 전압 레벨의 차에 적어도 부분적으로 기초하여 상기 크로스토크 기여도를 추정하도록 구성되는, 장치.
  19. 제18항에 있어서, 상기 메모리 제어기는,
    상기 전압 레벨의 차가 임계치를 만족한다고 결정하고; 그리고
    상기 전압 레벨의 차가 미리 결정된 임계치를 만족한다고 결정한 것에 적어도 부분적으로 기초하여 상기 수정된 제1 다중 레벨 신호를 생성하도록 구성되는, 장치.
  20. 제18항에 있어서, 상기 메모리 제어기는,
    상기 제1 심볼 기간 동안 스케줄링된 제1 최상위 비트(MSB)가 상기 제2 심볼 기간 동안 스케줄링된 제2 MSB와 상이하다고 결정함으로써 상기 전압 레벨의 차를 결정하도록 구성되는, 메모리 제어기.
  21. 제17항에 있어서, 상기 메모리 제어기는,
    제1 심볼 기간 동안 상기 제2 다중 레벨 신호의 제1 값을 결정하고;
    상기 제1 값과 결합 계수의 곱을 산출하는 것으로서, 상기 결합 계수는 상기 제2 송신 라인 및 상기 제1 송신 라인에 대응하는, 상기 제1 값과 상기 결합 계수의 곱을 산출하고; 그리고
    상기 제1 값과 상기 결합 계수의 곱에 적어도 부분적으로 기초하여 상기 크로스토크 기여도를 추정하도록 구성되는, 장치.
  22. 제21항에 있어서, 상기 메모리 제어기는,
    제2 심볼 기간 동안 상기 제2 다중 레벨 신호의 제2 값을 결정하고;
    상기 제2 값과 상기 결합 계수의 곱을 산출하고; 그리고
    상기 제2 값과 상기 결합 계수의 곱 및 상기 제1 값과 상기 결합 계수의 곱의 합에 적어도 부분적으로 기초하여 상기 크로스토크 기여도를 추정하도록 구성되는, 장치.
  23. 제17항에 있어서, 상기 메모리 제어기는,
    상기 제1 및 제2 다중 레벨 신호 사이의, 제1 심볼 기간 동안의 제1 전압 차이를 결정하고;
    상기 제1 및 제2 다중 레벨 신호 사이의, 제2 심볼 기간 동안의 제2 전압 차이를 결정하고;
    상기 제1 전압 차이와 상기 제2 전압 차이 사이의 차가 임계치를 만족한다고 결정하고; 그리고
    상기 임계치를 만족하는 상기 차에 적어도 부분적으로 기초하여 상기 수정된 제1 다중 레벨 신호를 생성하도록 구성되는, 장치.
  24. 제17항에 있어서, 상기 제1 송신 라인 및 상기 제2 송신 라인은 단일 종단 송신 라인을 포함하는, 장치.
  25. 제17항에 있어서,
    상기 제1 송신 라인과 결합된 출력 구동기를 더 포함하되, 상기 메모리 제어기는 상기 출력 구동기의 구동 강도를 수정한 것에 적어도 부분적으로 기초하여 상기 수정된 제1 다중 레벨 신호를 생성하도록 구성되는, 장치.
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