KR20210021889A - 프로브 카드, 반도체 소자 제조 시스템 및 반도체 소자 제조 방법 - Google Patents

프로브 카드, 반도체 소자 제조 시스템 및 반도체 소자 제조 방법 Download PDF

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KR20210021889A
KR20210021889A KR1020190141897A KR20190141897A KR20210021889A KR 20210021889 A KR20210021889 A KR 20210021889A KR 1020190141897 A KR1020190141897 A KR 1020190141897A KR 20190141897 A KR20190141897 A KR 20190141897A KR 20210021889 A KR20210021889 A KR 20210021889A
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박경원
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Abstract

프로브 카드, 반도체 소자 제조 시스템 및 반도체 소자 제조 방법이 제공된다. 상기 프로브 카드는, 피 시험 소자의 제1 그라운드 패드에 접촉하도록 구성된 제1 프로브; 제1 단자 및 제2 단자를 포함하고, 상기 제1 프로브에 연결된 기준 저항; 및 상기 피 시험 소자의 제2 그라운드 패드에 접촉하도록 구성된 제2 프로브;를 포함하되, 상기 제2 프로브는 기준 전위를 인가하는 그라운드 노드에 연결되도록 구성되고; 상기 기준 저항의 제1 단자는 상기 제1 프로브에 연결되고, 상기 기준 저항의 제2 단자는 입력 전위가 인가되도록 구성된다.

Description

프로브 카드, 반도체 소자 제조 시스템 및 반도체 소자 제조 방법{Probe cards, semiconductor device manufacturing system and semiconductor device manufacturing methods}
본 발명의 기술적 사상은 프로브 카드, 반도체 소자 제조 시스템 및 반도체 소자 제조 방법에 관한 것이다.
반도체 소자의 제조 공정을 통해 웨이퍼 상에 복수의 반도체 소자들이 형성한 후, 각각의 반도체 소자에 전기적 특성 테스트가 수행된다. 상기 전기적 특성 테스트는, 웨이퍼 상의 반도체 소자들에 전기적 신호를 인가하고, 인가된 전기적 신호에 대응하여 출력되는 신호를 독출하는 방식으로 수행될 수 있다. 이때 이러한 전기적 신호의 인가 및 독출은, 복수의 프로브들을 포함하는 프로브 카드에 의해 수행될 수 있다. 상기 복수의 프로브들은 반도체 소자들의 검사를 의해 반도체 소자에 형성된 패드들과 접촉하도록 구성된다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 신뢰성이 제고된 프로브 카드, 반도체 소자 제조 시스템 및 반도체 소자 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 과제를 해결하기 위한 예시적인 실시예들에 따르면, 프로브 카드가 제공된다. 상기 프로브 카드는, 피 시험 소자의 제1 그라운드 패드에 접촉하도록 구성된 제1 프로브; 제1 단자 및 제2 단자를 포함하고, 상기 제1 프로브에 연결된 기준 저항; 및 상기 피 시험 소자의 제2 그라운드 패드에 접촉하도록 구성된 제2 프로브;를 포함하되, 상기 제2 프로브는 기준 전위를 인가하는 그라운드 노드에 연결되도록 구성되고; 상기 기준 저항의 상기 제1 단자는 상기 제1 프로브에 연결되고, 상기 기준 저항의 상기 제2 단자는 입력 전위가 인가되도록 구성된다.
예시적인 실시예들에 따르면, 복수의 프로브들을 포함하는 프로브 카드, 기준 전위를 제공하는 그라운드 노드를 포함하는 테스터 헤드, 및 테스트 신호를 생성하고 상기 테스트 신호를 상기 테스터 헤드에 전달하도록 구성된 테스터 서버를 포함하는 반도체 소자 제조 시스템이 제공된다. 상기 복수의 프로브들은, 피 시험 소자의 제1 그라운드 패드에 접촉하도록 구성된 제1 프로브; 상기 피 시험 소자의 제2 그라운드 패드에 접촉하도록 구성된 제2 프로브; 상기 피 시험 소자의 동작 전원이 공급되는 전원 패드에 접촉하도록 구성된 제3 프로브; 상기 피 시험 소자에 AC 테스트를 수행하기 위한 AC 패드에 접촉하도록 구성된 제4 프로브; 상기 피 시험 소자의 데이터 패드와 접촉하도록 구성된 제5 프로브; 및 상기 피 시험 소자의 설정된 위치의 전위 레벨을 측정하기 위한 DC 패드에 접촉하도록 구성된 제6 프로브;를 포함하되, 상기 제2 프로브는 상기 그라운드 노드에 연결되고, 및 상기 제1 프로브는 상기 기준 전위와 다른 입력 전위가 인가되도록 구성된다.
예시적인 실시예들에 따르면, 프로브 카드, 상기 프로브 카드를 제어하도록 구성되는 테스터 헤드, 및 상기 테스터 헤드에 테스트 신호를 전달하도록 구성된 테스터 서버를 포함하는 반도체 소자 제조 시스템이 제공된다. 상기 프로브 카드는, 피 시험 소자의 제1 그라운드 패드에 접촉하도록 구성된 제1 프로브; 상기 제1 프로브에 연결된 기준 저항; 및 상기 피 시험 소자의 제2 그라운드 패드에 접촉하도록 구성된 제2 프로브;를 포함하되, 상기 제2 프로브는 기준 전위가 인가되도록 구성되고, 상기 기준 저항의 제1 단자는 상기 제1 프로브에 연결되고, 상기 기준 저항의 상기 제1 단자의 반대인 제2 단자에 상기 기준 전위와 다른 입력 전위가 인가되도록 구성된다.
예시적인 실시예들에 따르면, 반도체 소자 제조 방법이 제공된다. 상기 반도체 소자 제조 방법은, 제1 프로브 및 제2 프로브를 각각 피 시험 소자의 그라운드 패드들에 접촉시켜 상기 제1 프로브의 콘택 저항을 결정하는 단계; 상기 제1 프로브의 상기 콘택 저항이 임계치 미만인 경우 피 시험 소자에 대해 EDS(Electronic Die Sorting) 테스트를 수행하는 단계; 및 상기 EDS 테스트 결과가 정상인 경우 상기 피 시험 소자를 패키징하는 단계를 포함하되, 상기 제1 프로브의 콘택 저항을 결정하는 단계는, 상기 제2 프로브에 기준 전위를 인가하고, 상기 제1 프로브에 상기 기준 전위와 다른 입력 전위를 인가하는 단계를 포함한다.
일부 실시예들에 따르면, ESD(Electro-Static Discharge) 다이오드의 임계 전압에 의한 영향을 받지 않으므로, 프로브 콘택 저항을 정밀하게 측정 가능하다. 프로브 콘택 저항에 따라, 프로브 연마 공정을 수행할 수 있는바 최적의 시점에 프로브를 연마하여 프로브 카드의 사용 기간을 연장할 수 있다. 나아가, 측정된 콘택 저항 수치를 이용하여 EDS(Electric Die Sorting) 공정 결과를 보정할 수 있는바, EDS 공정의 신뢰성이 제고될 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 소자 제조 시스템의 개략적인 도면이다.
도 2 내지 도 4b는 예시적인 실시예들에 따른 반도체 소자 제조 시스템을 설명하기 위한 개략적인 도면이다.
도 5 내지 도 7은 예시적인 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 순서도들이다.
도 8 내지 도 10은 일부 실시예들에 따른 반도체 소자 제조 장치의 효과를 설명하기 위한 그래프들이다.
도 11은 예시적인 실시예들에 따른 반도체 소자 제조 시스템을 포함하는 반도체 모듈 테스트 시스템을 설명하기 위한 개략도이다.
도 12는 예시적인 실시예들에 따른 반도체 소자 제조 시스템을 설명하기 위한 사시도이다.
도 13은 도 12의 반도체 소자 제조 시스템에 포함된 소켓을 도시한 사시도이다.
도 14는 일부 실시예들에 따른 소켓에 삽입될 수 있는 피 시험 소자인 반도체 모듈을 사시도이다.
도 15은 도 13의 소켓에 도 14의 반도체 모듈이 삽입되는 것을 설명하기 위한 사시도이다.
도 16은 도 15의 절단선 A-A'을 따라 취한 단면도이다.
도 17은 예시적인 실시예들에 따른, 반도체 모듈의 검사를 설명하기 위한 개략적인 도면이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 일부 실시예들에 따른 반도체 소자 제조 시스템을 설명하기 위한 개략적인 단면도이다.
도 1을 참조하면, 반도체 소자 제조 시스템(10)은 검사 챔버(100), 프로브 카드(200) 및 테스트 장치(300)를 포함할 수 있다.
검사 챔버(100) 내에 척 구동 장치(110), 척(120), 및 기판(W)이 배치될 수 있다. 기판(W)은 척(120) 상에 배치될 수 있다. 여기서 기판(W)은 복수 개의 피 시험 소자들(DUT(Device Under Test)1, DUT2, 도 2 참조)이 형성된 반도체 웨이퍼일 수 있다.
일부 실시예들에 따르면, 기판(W)은 피 시험 소자들(DUT1, DUT2, 도 2 참조)의 패드들(DQ, AC, DC, P, G1, G2)이 프로브 카드(200)를 향하도록 척(120) 상에 배치될 수 있다.
반도체 소자 제조 시스템(10)은 검사 챔버(100)에서 피 시험 소자의 전기적 특성을 테스트할 수 있다. 일부 실시예들에 따르면, 검사 챔버(100)에서 EDS(Electric Die Sorting) 공정이 수행될 수 있다. 일부 실시예들에 따르면, 검사 챔버(100)에서 프로브 카드(200)의 프로브들(231~236)이 검사될 수 있다.
여기서 EDS 공정은, 기판(W)에 형성된 반도체 소자들에 전기적 신호를 인가하고, 인가된 전기적 신호에 대응하여 반도체 소자들에서 출력되는 신호를 독출한 후, 상기 독출된 신호에 기초하여 반도체 소자들의 불량 여부를 결정하기 위한 공정을 지칭한다.
일부 실시예들에 따르면, 피 시험 소자의 전기적 특성을 테스트하기 위하여, 반도체 소자 제조 시스템(10)은 기판(W)에 DC 테스트(Direct Current) 및 AC(Alternating Current) 테스트 중 적어도 어느 하나를 수행할 수 있다. 여기서 DC 테스트는 기판(W)의 입력 패드에 소정의 전위를 인가하고, 개방/단락(open/short), 입력전류, 출력 전위, 전원전류 등의 DC 특성을 측정함으로써, 피 시험 소자의 불량 여부를 판정하는 테스트이다. 또한 AC 테스트는 기판(W)의 입력 패드에 펄스 신호를 인가하고, 입출력 운반 지연 시간, 출력 신호의 시작/종료 시간 등의 동작 특성을 측정함으로써, 피 시험 소자의 불량 여부를 판정하는 테스트이다.
일부 실시예들에 따르면, 반도체 소자 제조 시스템(10)은 프로브 카드(200)의 불량 여부를 검사하기 위하여, 프로브들(231~236) 중 어느 하나를 이용하여 기판(W)의 도전성 패턴에 설정된 입력 신호(예컨대, 전류 또는 전압)를 인가하고, 프로브들(231~236) 중 다른 하나를 이용하여 전송된 출력 신호(예컨대, 전류 또는 전압)를 검출할 수 있다.
척(120)은 척 구동 장치(110) 상에 배치될 수 있다. 척(120)은 정전기 흡착, 진공 흡착 등의 방법으로 기판(W)을 고정시킬 수 있다. 척(120)의 일 측면에 소정의 거칠기를 갖는 샌드 페이퍼가 더 배치될 수 있다. 프로브들(231~236)이 이물질 등에 의해 오염된 경우에, 오염된 프로브들(231~236)을 샌드 페이퍼에 샌딩시킴으로써 이물질 등을 제거할 수 있다. 이에 따라 프로브들(231~236)의 콘택 저항이 개선(예컨대, 감소)될 수 있으며, 이러한 공정을 프로브 연마라고 한다.
척 구동 장치(110)는 척(120) 아래에 배치되며 척(120)과 연결될 수 있다. 척 구동 장치(110)는 척(120)을 제1 내지 제3 방향(X, Y, Z)으로 병진 이동시킬 수 있다. 또한, 척 구동 장치(110)는 척(120)을 회전시킬 수도 있다. 여기서, 제1 및 제2 방향(X, Y)은 기판(W)의 상면과 평행하고 서로 실질적으로 수직한 두 방향이고, 제3 방향은 기판(W)의 상면에 실질적으로 수직한 방향을 지칭한다. 특별한 언급이 없는 한, 방향에 대한 정의는 이하 모든 도면에 대해서 동일하다. 예컨대, 반도체 소자 제조 시스템(10) 중 일부만 도시된 경우에도, 기판(W)의 상면을 기준으로 한 제1 내지 제3 방향(X, Y, Z 방향)의 정의는 동일하다. 이에 따라, 척(120)에 고정된 기판(W)은, 수평 방향(X, Y) 또는 수직 방향(Z)으로 직선 이동하거나 회전할 수 있다.
일부 실시예들에 따르면, 척 구동 장치(110)는 기판(W)에 형성된 피 시험 소자들(DUT1, DUT2, 도 2 참조)의 패드들(DQ, AC, DC, P, G1, G2, 도 2 참조)의 배열 방향이 프로브들(231~236)의 배열 방향과 정렬되도록 척(120)을 회전시킬 수 있다. 일부 실시예들에 따르면, 척 구동 장치(110)는, 기판(W)에 형성된 피 시험 소자들(DUT1, DUT2)의 패드들(DQ, AC, DC, P, G1, G2, 도 2 참조)이 프로브들(231~236)과 수직으로 정렬되도록 척(120)을 제1 및 제2 방향(X 방향, Y 방향)으로 이동시킬 수 있다. 일부 실시예들에 따르면, 척 구동 장치(110)가 기판(W)에 형성된 피 시험 소자들(DUT1, DUT2)의 패드들(DQ, AC, DC, P, G1, G2, 도 2 참조)이 프로브들(231~236)에 전기적, 또는 물리적으로 연결될 수 있도록 척(120)을 제3 방향(Z 방향)으로 이동시킬 수 있다.
일부 실시예들에 따르면, 프로브 카드(200)는 인쇄 회로 기판(210; Printed Circuit Board), 타일 고정 기판(220), 및 복수의 세라믹 타일들(230)을 포함할 수 있다. 일부 실시예들에 따르면, 세라믹 타일들(230)은 제3 방향(Z 방향)으로 복수 개의 돌출된 프로브들(231~236)을 포함할 수 있다. 일부 실시예들에 따르면 세라믹 타일들(230) 각각은 하나의 피 시험 소자들(DUT1, DUT2, 도 2 참조)에 대응될 수 있다. 하지만 이에 제한되는 것은 아니고, 복수 개의 세라믹 타일들(230)이 피 시험 소자들(DUT1, DUT2, 도 2 참조) 중 어느 하나에 대응되거나, 세라믹 타일들(230) 중 어느 하나에 복수의 피 시험 소자들(DUT1, DUT2, 도 2 참조)이 대응되는 것도 가능하다.
일부 실시예들에 따르면, 테스트 장치(300)는 테스터 서버(310), 테스터 헤드(320), 및 베이스(330)를 포함할 수 있다. 베이스(330)는 프로브 카드(200)와 연결될 수 있다. 일부 실시예들에 따르면, 베이스(330)는 프로브 카드(200)의 인쇄 회로 기판(210)과 연결될 수 있다.
일부 실시예들에 따르면, 테스터 헤드(320)는 베이스(330)를 통해 프로브 카드(200)와 전기적으로 연결될 수 있다. 또한, 테스터 헤드(320)는 테스터 서버(310)에 전기적으로 연결되어, 테스터 서버(310)에서 발생된 전기적 신호를 프로브 카드(200)에 전달할 수 있다. 하지만 이에 제한되는 것은 아니고, 테스터 서버(310)가 직접 프로브 카드(200)에 신호를 전달할 수도 있다.
테스터 서버(310)는 검사를 위한 전기적 신호를 출력하고, 검사 결과의 전기적 신호를 독출할 수 있다. 일부 실시예들에 따르면, 테스터 서버(310)는 기판(W)에 형성된 피 시험 소자들(DUT1, DUT2, 도 2 참조)의 정상 동작 여부를 결정할 수 있다. 일부 실시예들에 따르면, 테스터 서버(310)는 프로브 카드(200)의 정상 동작 여부를 결정할 수 있다.
일부 실시예들에 따르면, 테스터 서버(310)는 기판(W)에 형성된 피 시험 소자들(DUT1, DUT2, 도 2 참조)의 전기적 특성 검사에 필요한 전기적 신호를 출력할 수 있다. 일부 실시예들에 따르면, 테스터 서버(310)에 의해 출력된 전기적 신호는 테스터 헤드(320) 및 프로브 카드(200)를 통해 기판(W) 상에 형성된 피 시험 소자들(DUT1, DUT2, 도 2 참조)에 인가될 수 있다. 피 시험 소자들(DUT1, DUT2, 도 2 참조)은 인가된 전기적 신호에 따른 동작을 수행하고, 검사 결과의 전기적 신호를 패드들(DQ, AC, DC, P, G1, G2, 도 2 참조) 중 어느 하나를 통해 출력할 수 있다. 패드들(DQ, AC, DC, P, G1, G2, 도 2 참조) 중 어느 하나에서 출력된 검사 결과는 프로브 카드(200) 및 테스터 헤드(320)를 통해 테스터 서버(310)는 테스터 헤드(320)에 전달될 수 있다. 이에 따라, 테스트 장치(300)는 기판(W)에 형성된 피 시험 소자들(DUT1, DUT2, 도 2 참조)의 정상 또는 불량 여부를 결정할 수 있다.
도 2 내지 도 5b는 예시적인 실시예들에 따른 반도체 소자 제조 시스템을 설명하기 위한 개략적인 도면이다.
도 2를 참조하면, 기판(W)은 복수의 피 시험 소자들(DUT1, DUT2)을 포함할 수 있다. 기판(W)은 후속하는 개별화 공정에서 피 시험 소자들(DUT1, DUT2)을 분리하는 기준선이 되는 스크라이브 레인(SL)을 포함할 수 있다.
피 시험 소자들(DUT1, DUT2)은, 예컨대, 반도체 소자들일 수 있다. 여기서 반도체 소자는, 메모리 소자 및 비메모리 소자 또는 이들의 조합일 수 있다. 일부 실시예들에 따르면, 메모리 소자는, 비 휘발성 낸드 플래시 메모리(NAND-type Flash memory)일 수 있다. 일부 실시예에 따르면, 피 시험 소자들(DUT1, DUT2)은 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등을 포함할 수도 있다. 또한, 피 시험 소자들(DUT1, DUT2)은 DRAM, 및 SRAM 등과 같이, 전원이 차단되면 데이터가 손실되는 휘발성 메모리 소자(volatile memory device)일 수도 있다. 일부 실시예에 따르면, 피 시험 소자들(DUT1, DUT2)은 로직 칩이나 계측 소자, 통신 소자, 디지털 신호 프로세서(Digital Signal Processor: DSP) 또는 시스템-온-칩(System-On-Chip: SOC) 등일 수 있다.
피 시험 소자들(DUT1, DUT2)은 복수의 패드들(DQ, AC, DC, P, G1, G2)을 포함할 수 있다. 복수의 패드들(DQ, AC, DC, P, G1, G2)은 예컨대, 그라운드 패드들(G1, G2), 전원 패드들(P), AC 패드들(AC), 데이터 패드들(DQ), 및 DC 패드들(DC)을 포함할 수 있다. 그라운드 패드들(G1, G2)은 후술하는 콘택 저항 검사 프로브들(235)에 대응되는 제1 그라운드 패드들(G1) 및 후술하는 그라운드 프로브들(236)에 대응되는 제2 그라운드 패드들(G1)을 포함할 수 있다.
그라운드 패드들(G1, G2)은 피 시험 소자들(DUT1, DUT2)의 회로 동작을 위한 기준 전위를 제공하기 위한 패드일 수 있다. 전원 패드들(P)은 회로 동작을 위한 전원을 공급하기 위한 패드일 수 있다. AC 패드들(A)은 피 시험 소자들(DUT1, DUT2)에 AC의 전원을 공급하거나, 또는 전술한 AC 테스트를 수행하기 위한 신호를 수신하는 패드일 수 있다. DC 패드들(DC)은 피 시험 소자들(DUT1, DUT2)의 특정 위치의 전위 레벨을 측정하기 위한 패드일 수 있다. 보다 구체적으로 DC 패드들(DC)은 피 시험 소자들(DUT1, DUT2)에 구동 전위가 인가됐을 때 피 시험 소자들(DUT1, DUT2) 내의 설정된 위치에 설정된 전위 값이 인가되는지 검사하기 위한 패드들일 수 있다. 데이터 패드들(DQ)은 논리 신호, 또는 데이터의 입/출력을 위한 패드들일 수 있다.
상술한 바와 같이 피 시험 소자들(DUT1, DUT2)의 종류에 따라 서로 다른 구성의 패드들이 제공될 수 있다. 프로브 카드(200)는 피 시험 소자들(DUT1, DUT2)의 검사를 위해, 프로브 카드(200)는 피 시험 소자들(DUT1, DUT2)에 형성된 복수의 패드들에 대응되는 복수의 프로브들(231~236)을 포함할 수 있다. 복수의 프로브들(231~236)은 I/O 프로브들(231), AC 프로브들(232), DC 프로브들(233), VCC 프로브들(234), 콘택 저항 검사 프로브들(235) 및 그라운드 프로브들(236)을 포함할 수 있다.
테스터 헤드(320)는 테스트를 위한 전기적 신호(예컨대, 전압 및/또는 전류)를 생성하거나 전기적 신호를 독출하기 위한 복수 개의 노드들을 포함할 수 있다. 상기 복수의 노드들은 DC 테스트 노드(DCT), I/O 테스트 노드들(I/OT1, I/OT2), AC 테스트 노드(ACT), 저항 테스트 입력 노드들(RTI1, RTI2) 및 저항 테스트 출력 노드들(RTO1, RTO2) 및 그라운드 노드(GND)를 포함할 수 있다. 복수 개의 노드들은 실선으로 표시된 복수 개의 신호 라인들을 통해 복수의 프로브들(231~236)에 연결될 수 있다. 신호 라인들 중 일부는 검사 속도의 향상을 위해 프로브 카드(200) 내에서 각각 다수개의 프로브들(232~234)에 연결될 수 있다. 도 2에서는 도시의 편의상 신호 라인들이 두 개의 프로브들(232, 233, 234)로 연결된 것으로 표시되었으나, 세 개 이상의 프로브들에 연결될 수도 있다. 이에 따라, 도 2에서는, 비제한적 실시예로서, DC 테스트 노드(DCT), I/O 테스트 노드들(I/OT1, I/OT2) 및 AC 테스트 노드(ACT)의 테스트 신호를 전달하는 테스트 라인들이 둘로 분할된 것으로 도시되었으나, 본 발명의 기술적 사상은 이에 제한되는 것은 아니다.
각각의 신호 라인들에 경로 저항(Rpath)이 형성될 수 있다. 경로 저항(Rpath)은 DC 테스트 노드(DCT), I/O 테스트 노드들(I/OT1, I/OT2), AC 테스트 노드(ACT), 저항 테스트 입력 노드들(RTI1, RTI2), 저항 테스트 출력 노드들(RTO1, RTO2) 및 그라운드 노드(GND) 각각으로부터 대응되는 프로브들(231~236)까지 발생하는 전체 저항을 나타내는 값으로써, 높은 정확도로 미리 알려지거나, 무시할 수 있을 정도로 작은 값을 가질 수 있다. 따라서 경로 저항(Rpath)은 별도의 소자가 아닌, 테스터 헤드(320)로부터 피 시험 소자들(DUT1, DUT2)까지의 전기적 경로에서 기생적으로 발생하는 저항을 의미한다.
I/O 프로브들(231)은 DQ 패드들(DQ)의 검사를 위한 프로브들일 수 있다. I/O 프로브들(231)은 DQ 패드들(DQ)과 접촉하도록 구성될 수 있다. AC 프로브들(232)은 AC 패드들(AC)의 검사를 위한 프로브들일 수 있다. AC 프로브들(232)은 AC 패드들(AC)과 접촉하도록 구성될 수 있다. DC 프로브들(233)은 DC 패드들(DC)의 검사를 위한 프로브들일 수 있다. DC 프로브들(233)은 DC 패드들(DC)과 접촉하도록 구성될 수 있다. VCC 프로브들(234)은 전원 패드들(P)의 검사를 위한 프로브들일 수 있다. VCC 프로브들(234)은 전원 패드들(P)과 접촉하도록 구성될 수 있다. 콘택 저항 검사 프로브들(235) 각각은 제1 그라운드 패드들(G1)과 접촉하도록 구성될 수 있다. 콘택 저항 검사 프로브들(235)은 콘택 저항(Rcnt)을 검사할 수 있다. 그라운드 프로브들(236)은 제2 그라운드 패드들(G2)의 검사를 위한 프로브들일 수 있다. 그라운드 프로브들(236)은 제2 그라운드 패드들(G2)과 콘택하도록 구성될 수 있다.
도 2에서, i) 입출력 프로브들(231)은 스위치 소자에 연결되지 않고, 각각 별도의 입 출력 테스트 노드들(I/OT1, I/OT2)에 연결되며, ii) AC 프로브들(232)은 보호 저항(Rp)에 연결되고, 스위치 소자에 연결되지 않으며, 동일한 AC 테스트 노드(ACT)에 연결되고, iii) DC 프로브들(233)은 보호 저항(Rp)에 연결되지 않고, 각각 스위치 소자들(SW)과 연결되고, 각각 상기 스위치 소자들(SW)들을 통해 동일한 DC 테스트 노드(DCT)에 연결되며, iv) VCC 프로브들(234)은 보호 저항(Rp)에 연결되지 않고, 각각 스위치 소자들(SW)과 연결되며, 각각 상기 스위치 소자들(SW)을 통해 동일한 VCC 테스트 노드(VCCT)에 연결된 것으로 도시되었으나, 이는 예시적인 것으로서 어떠한 의미에서도 본 발명의 기술적 사상을 제한하지 않는다. 피 시험 소자들(DUT1, DUT2)의 회로 동작 방식 및 복수의 패드들(DQ, AC, DC, P, G1, G2)의 기능에 따라, 이에 대응하여 프로브들의 구성 및 연결 방식이 달라질 수 있다.
일 예로, AC 프로브들 중 일부는 스위치 소자와 연결되고, 다른 일부는 스위치 소자들에 연결되지 않을 수 있다. 다른 예로, DQ 프로브들 중 일부는 단일의 노드에 연결되나, 다른 일부는 동일한 노드에 통합되어 연결될 수 있다.
여기서 보호 저항은, 서로 다른 피 시험 소자들(DUT1, DUT2)을 병렬로 검사하는 중 어느 하나의 피 시험 소자에 단락 불량이 발생한 경우 다른 피 시험 소자에 데미지가 발생하는 것을 방지하기 위한 저항으로서, 기준 저항(Rref)보다 큰 저항 값(예컨대, 약 100 Ω 내지 약 300 Ω)을 가질 수 있다.
도 2에서 콘택 저항들(Rcnt)의 배치는 개념적인 것으로서, 프로브들(231~236)은 패드들(DQ, AC, DC, P, G1, G2)과 직접 접촉할 수 있다. 복수의 프로브들(231~236)이 패드들(DQ, AC, DC, P, G1, G2)과 접촉함으로써, 콘택 저항들(Rcnt)이 형성될 수 있다. 콘택 저항들(Rcnt)의 값은, 프로브들(231~236)의 사용 정도(프로브 연마 이후 사용 횟수 및 방식)에 따라 달라질 수 있다. 보다 구체적으로, 프로브 카드(200)로 기판(W)의 테스트를 수행함에 따라, 복수의 프로브들(231~236)에 패드들의 잔해(예컨대, 알루미늄 잔해)가 복수의 프로브들(231~236)에 부착되고 이들이 산화되어 프로브들(231~236)의 콘택 저항이 상승할 수 있다. 콘택 저항(Rcnt)이 상승하는 경우 정상 동작하는 피 시험 소자들(DUT1, DUT2)을 불량으로 결정할 위험이 있으므로, 종래에는 특정 주기마다 프로브들(231~236)을 연마하는 프로브 연마 공정이 수행되었다.
일부 실시예들에 따르면 테스터 헤드(320)는 프로브 카드(200)의 그라운드 프로브들(236)을 통해 제2 그라운드 패드들(G2) 및 피 시험 소자들(DUT) 내에 형성된 웰(WE)에 기준 전위를 인가할 수 있다. 여기서, 제2 그라운드 패드들(G2)과 그라운드 프로브들(236) 사이의 콘택 저항(Rcnt)은 다수가 병렬로 연결되는바 매우 작은 값을 가질 수 있다. 예컨대, 도 2에 도시된 것과 같이 3개의 제2 그라운드 패드들(G2) 각각에 대응되는 콘택 저항들(Rcnt)이 약 3 Ω 정도인 경우, 웰(WE)과 그라운드 프로브들(236) 사이의 등가 콘택 저항(Rcnt)의 크기는 약 1 Ω 정도로 무시 가능한 수준이다. 도 2의 프로브 카드 및 피 시험 소자의 구성은 도시와 설명의 편의를 위한 것이고, 실제로, 다수 개(예컨대, 8개 이상)의 그라운드 프로브들이 병렬로 연결되는바, 그라운드 프로브들의 콘택 저항들은 실질적으로 무시될 수 있다.
여기서 웰(WE)은 P 형 도판트 또는 N형 도판트들에 의해 고농도로 도핑된 영역일 수 있다. 일부 실시예들에 따르면, 그라운드 패드들(G1, G2)은 웰(WE)에 전기적으로 단락될 수 있다. 여기서 그라운드 패드들(G1, G2)과 웰(WE)이 전기적으로 단락되었음은, 통전시(예컨대, 피 시험 소자들(DUT1, DUT2)이 프로브 카드등(200)에 의해 검사되거나, 피 시험 소자들(DUT1, DUT2)이 동작할 때) 그라운드 패드들(G1, G2)과 웰(WE) 사이에 실질적인 전위차가 발생하지 않음을 의미한다.
저항 테스트 입력 노드들(RTI1, RTI2)을 통해 콘택 저항 측정을 위한 신호들(예컨대, 전위)을 인가할 수 있다. 일부 실시예들에 따르면 상기 콘택 저항 측정을 위한 신호는 입력 전위 Vin일 수 있다. 이 경우, 저항 테스트 출력 노드들(RTO1, RTO2)을 통해 독출되는 측정 전위 Vmeas와 입력 전위 Vin은 아래의 식 1을 만족할 수 있다.
[식 1]
Figure pat00001
이를 정리하면, 콘택 저항(Rcnt)은 아래와 식 2에 의해 결정될 수 있다.
[식 2]
Figure pat00002
여기서 입력 전위 Vin은 피 시험 소자들(DUT1, DUT2)의 동작 전위의 한계치보다 작을 수 있다. 일부 실시예들에 따르면, 상기 동작 전위의 한계치는 TZDB(time zero dielectric breakdown)에 대한 데이터 베이스로부터 결정될 수 있으나 이에 제한되지 않는다. 일부 실시예들에 따르면, 입력 전위 Vin의 절댓값은 0V보다 크고, 5V 이하일 수 있다. 일부 실시예들에 따르면, 입력 전위 Vin은 음의 전위이거나, 양의 전위일 수 있다. 입력 전위 Vin이 음의 전위인 것은, 입력 전위 Vin이 프로브 카드(200)의 그라운드 단자(GND)의 전위보다 상대적으로 낮음을 의미한다. 입력 전위 Vin이 양의 전위인 것은, 입력 전위 Vin이 프로브 카드(200)의 그라운드 단자(GND)의 전위보다 상대적으로 높음을 의미한다. 다른 일부 실시예들에 따르면, 입력 전위 Vin은 상기 기준 저항(Rref)의 전압 용량 및 전력 용량으로부터 결정될 수 있다. 일부 실시예들에 따르면, 기준 저항(Rref)은 칩 저항으로 구성될 수 있다. 기준 저항(Rref)은 약 10 Ω 내지 약 50 Ω 정도의 저항 값을 가질 수 있다.
일 예에서, 경로 저항(Rpath)은 기준 저항(Rref)에 비해 작은 저항 값(예컨대, 약 3 Ω 이하의 저항 값)을 가질 수 있다. 이에 따라, 식 2의 근사식이 성립할 수 있다. 하지만 이에 제한되는 것은 아니고, 정확하게 알려진(또는 측정된) 경로 저항(Rpath) 값을 이용하여 콘택 저항(Rcnt)을 산출할 수도 있다.
프로브들(231~236)에 잔해물이 퇴적되고 산화되어 콘택 저항이 높아진 경우, EDS 검사 결과에 영향을 주어 EDS 검사의 신뢰성이 저하될 수 있다. 이러한 잔해물을 제거하기 위한 프로브 연마 공정으로 프로브 콘택 저항을 낮출 수 있다. 하지만. 프로브 연마 작업이 반복될수록 프로브들(231~236)이 마모되어 그 수명이 단축되게 된다. 일부 실시예들에 따르면, 프로브들(231~236)의 콘택 저항(Rcnt)을 정밀하게 측정함으로써, 프로브 카드(200)의 사용 주기를 최대화할 수 있다. 이에 따라, 고가의 프로브 카드(200)의 제조 비용을 절약할 수 있다.
종래의 반도체 소자 제조 시스템은 프로브 카드의 프로브들의 콘택 저항을 측정하기 위해, I/O 패드 및 전원 단자 등을 활용하였다. 이 경우, 컨택 저항을 측정하기 위한 프로브가 I/O 패드 및 전원 패드 등과 전기적으로 연결되고, 피 시험 소자에 형성된 ESD(Electro Static Discharge) 다이오드의 임계 전압(threshold voltage)의 공정 산포에 의해 콘택 저항을 정밀하게 측정할 수 없었다.
보다 구체적으로, 종래에는 I/O 패드 및 전원 패드 중 어느 하나에 전류를 인가하여 ESD 다이오드를 턴 온 시키고, 상기 I/O 패드 및 전원 단자 중 어느 하나의 전위를 측정하는 방식을 통해 콘택 저항을 측정하였다. 이때 출력 전압에서 ESD 다이오드들의 임계 전압이 각 소자마다 달라져서 I/O 패드 및 전원 단자 중 어느 하나 전위 값에 임의적인 영향을 미치는 바, 측정 전압에서 ESD 다이오드의 임계 전압의 기여분을 알 수 없는 문제점이 있었다. 이에 따라, 콘택 저항(Rcnt)의 측정치의 정밀도 및 신뢰성이 낮았다.
일부 실시예들에 따르면, 그라운드 패드들(G1, G2)과 연결된 전압 분배 회로를 활용함으로써, ESD 다이오드들의 임계 전압의 공정 산포에 의한 영향을 받지 않는바 높은 정밀도로 콘택 저항(Rcnt)을 측정할 수 있다. 이에 따라, EDS 공정의 신뢰성, 이를 이용한 반도체 소자 제조 공정 및 이에 따라 제조된 반도체 소자의 신뢰성이 제고될 수 있다
도 3a 내지 도 4b는 다른 일부 실시예들에 따른 반도체 소자 제조 시스템들(10a, 10b, 10c, 10d)을 설명하기 위한 개략적인 도면들이다.
설명의 편의상 하나의 피 시험 소자(DUT) 및 이에 대응하는 부분의 프로브 카드(200)만이 도시되었으나, 당업계의 통상의 기술자는 여기에 설명된 내용으로부터 다수의 피 시험 소자들을 검사하기 위한 프로브 카드를 포함하는 시스템을 용이하게 구현할 수 있을 것이다.
설명의 편의상 도 2를 참조하여 설명한 것과 중복되는 것을 생략하고 차이점을 위주로 설명하도록 한다.
도 3a를 참조하면, 도 3a의 반도체 소자 제조 시스템(10a)에 포함된 테스터 헤드(320)는 도 2에 포함된 테스터 헤드(320)와 달리 저항 테스트 입력 노드가 생략될 수 있다.
일부 실시예들에 따르면, 프로브 카드(200)는 전환 스위치 소자(CSW)를 포함할 수 있다. 전환 스위치 소자(CSW)의 동작에 의해 테스트 노드들 중 어느 하나(예컨대, VCC 테스트 노드(VCT))가 대안적으로(Alternatively) 콘택 저항 검사 프로브(235) 및 VCC 프로브(234)에 연결될 수 있다.
일부 실시예들에 따르면, 전환 스위치 소자(CSW)는 예컨대 릴레이일 수 있으나 이에 제한되지 않는다. 전환 스위치 소자(CSW)는 콘택 저항 검사 프로브(235)의 콘택 저항(Rcnt)을 측정하는 단계에서, VCC 테스트 노드(VCT)와 연결된 노드(a)를 기준 저항(Rref)의 일 단자가 연결된 노드(c)에 연결시킬 수 있다. 콘택 저항(Rcnt) 검사 이후, 전환 스위치 소자(CSW)는 후술하는 EDS 검사 단계에서, VCC 테스트 노드(VCT)와 연결된 노드(a)를 VCC 프로브(234)가 연결된 노드(b)에 연결시킬 수 있다.
이에 따라 콘택 저항(Rcnt) 측정을 위한 입력 전위(Vin)가 인가되는 별도의 노드가 필요하지 않으므로, 테스터 헤드(320)의 노드들의 활용성이 제고될 수 있다. 기준 저항(Rref)의 일 단자는 스위치 소자에 연결될 수 있고, 타 단자는 저항 테스트 출력 노드(RTO)에 연결될 수 있다.
도 3b를 참조하면, 도 3b의 반도체 소자 제조 시스템(10b)의 테스터 헤드(200)는 도 3a의 테스터 헤드와 유사하되, 기준 저항(Rref)이 생략될 수 있다. 이 경우, 전환 스위치 소자(CSW)의 저항이 높은 정밀도로 알려져 있을 수 있고, 전환 스위치 소자(CSW)의 상기 높은 정밀도로 알려진 저항이 기준 저항(Rref, 도 3a 참조)의 역할을 대체할 수 있다. 이에 따라, 식 2에서 기준 저항(Rref)이 스위치 소자(SW) 저항으로 대체될 수 있다.
도 4a를 참조하면, 저항 테스트 입력 노드 및 저항 테스트 출력 노드가 생략될 수 있다. 이에 따라 콘택 저항 측정을 위한 입력 전위가 인가되는 별도의 노드 및 측정을 위한 별도의 노드가 필요하지 않으므로, 테스터 헤드(320)의 노드들의 활용성이 제고될 수 있다.
도 4a의 실시예에서, 프로브 카드(200)는 전압 생성기(VRM), ADC(Analgue to Digital Converter)(240) 및 FPGA(Field Programmable Gate Array)(250)를 더 포함할 수 있다.
전압 생성기(VRM)는 도 2에서 저항 테스트 입력 노드(RTI)의 역할을 수행할 수 있다. 전압 생성기(VRM)은 외부로부터 전력을 공급 받아 입력 전위 Vin을 생성할 수 있다. 전압 생성기(VRM)는 입력 전위 Vin을 기준 저항(Rref)의 일 단자에 제공할 수 있다.
ADC(240)는 기준 저항(Rref)의 타 단자의 측정 전위 Vmeas를 디지털 신호로 변환할 수 있다. FPGA(250)는 상기 변환된 디지털 신호를 테스터 헤드(320)에 전달하거나, 상기 디지털 신호를 기반으로 소정의 연산을 수행한 이후 그 결과를 테스터 헤드(320)에 전달할 수 있다. 상기 소정의 연산은 도 2를 참조하여 설명한 콘택 저항(Rcnt)을 산출하기 위한 연산을 포함할 수 있다.
도 4b에서, 도 4a와 달리 FPGA(250)는 테스터 서버(310)에 직접 측정 데이터 및 연산 결과를 주고 받을 수 있다.
도 5 내지 도 7은 예시적인 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 순서도들이다. 보다 구체적으로 도 6은 도 5의 반도체 소자 검사(P120)를 설명하기 위한 순서도이고, 도 7은 도 5의 반도체 패키지 검사(P140)를 설명하기 위한 순서도이다.
도 5를 참조하면 P110에서 반도체 소자를 형성할 수 있다.
P110에서 반도체 소자를 형성하는 공정은, i) 기판 제조 공정, ii) 산화막을 형성하기 위한 산화 공정, iii) 스핀 코팅, 노광 및 현상을 포함하는 리소그래피 공정, iv) 박막 퇴적 공정, v) 건식 또는 습식 식각 공정 및 vi)금속 배선 공정을 포함할 수 있다.
기판 제조 공정은 다결정 실리콘을 융해시켜 실리콘 잉곳을 형성하고, 상기 잉곳을 쿨링하고 절단하여 기판을 형성하는 것을 포함할 수 있다. 기판 제조 공정은 잉곳의 절단 공정을 통해 형성된 상기 기판의 표면을 연마하고 세척하며 및 검사하는 공정들을 포함할 수 있다.
반도체 소자 형성의 베이스가 되는 기판은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 기판은 게르마늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체를 포함할 수 있다.
산화공정은 800에서 1200도의 고온에서 산소나 수증기를 실리콘 기판 표면과 화학 반응시켜 얇고 균일한 실리콘 산화막을 형성시키는 공정이다. 산화 공정은 건식 산화, 습식 산화를 포함할 수 있다. 건식 산화는 산소 기체와 반응 시켜 산화막을 형성할 수 있고, 습식 산화는 산소와 수증기를 반응시켜 산화막을 형성할 수 있다.
일부 실시예들에 따르면, 산화 공정에 의해 기판 상에 SOI(silicon on insulator) 구조가 형성될 수 있다. 기판은 매립 산화물 층(buried oxide layer)을 포함할 수도 있다. 일부 실시예들에 따르면, 기판은 STI(shallow trench isolation)와 같은 다양한 소자분리 구조를 가질 수 있다.
리소그래피 공정은 리소그래피 마스크에 미리 형성해둔 회로 패턴을 노광을 통해 기판에 전사시키는 공정이다. 리소그래피 공정은　스핀 코팅,　노광 및　현상 공정의 순서로 수행될 수 있다.
박막 퇴적 공정은, 예를 들어, ALD(Atomic layer deposition), CVD(Chemical vapor deposition), PECVD(plasma-enhanced CVD), MOCVD(Metal Organic CVD), PVD(physical vapor deposition), 반응성 펄스 레이저 퇴적법(reactive pulsed laser deposition), 분자 빔 에피택시(molecular beam epitaxy) 및 DC 마그네트론 스퍼터링(magnetron sputtering) 중 어느 하나일 수 있다.
건식 식각 공정은, 예를 들어, RIE(reactive ion etching), DRIE(Deep RIE), IBE(ion beam etching) 및 Ar 밀링(milling) 중 어느 하나일 수 있다. 다른 예로, 기판(W)에 수행될 수 있는 건식 식각 공정은, ALE(Atomic Layer Etching)일 수 있다. 또한, 기판(W)에 수행될 수 있는 습식 식각 공정은, Cl2, HCl, CHF3, CH2F2, CH3F, H2, BCL3, SiCl4, Br2, HBr, NF3, CF4, C2F6, C4F8, SF6, O2, SO2 및 COS 중 적어도 어느 하나를 에천트 가스로 하는 식각 공정일 수 있다.
금속 배선 공정은 반도체 소자의 동작을 위한 회로 패턴을 구현하기 위해 도전성 배선(금속 선)을 형성하는 공정일 수 있다. 금속 배선 공정에 의해, 반도체 소자들을 동작시키기 위한 그라운드, 파워 및 신호의 전달 경로들이 형성될 수 있다. 금속 배선은 금, 백금, 은, 알루미늄 및 텅스텐 등을 포함할 수 있다.
일부 실시예들에 따르면, 반도체 소자 형성 공정에서, 화학 기계적 연마(Chemical Mechanical Polish: CMP) 공정과 같은 평탄화 공정, 이온 주입 공정, 등이 수행되는 것도 가능하다.
이어서 P120에서 반도체 소자를 검사할 수 있다. 반도체 소자의 검사는, 예컨대 전술한 EDS 검사를 포함할 수 있다.
도 1, 도 2 및 도 7을 참조하면, P121에서 기판(W)이 챔버(100) 내에 배치된 이후 기판(W)에 포함된 피 시험 소자들(DUT1, DUT2)들에 프로브 콘택 저항 검사가 수행될 수 있다. 프로브 콘택 저항 검사는 도 2를 참조하여 설명한 것과 실질적으로 동일하다.
프로브의 콘택 저항(Rcnt)의 검사는, 프로브 카드(200)를 피 시험 소자들(DUT1, DUT2)을 포함하는 기판(W)에 접촉하도록 시키는 것을 포함할 수 있다. 프로브의 콘택 저항(Rcnt)의 검사는, 테스터 헤드(320)의 저항 테스트 입력 노드들(RTI1, RTI2)을 통하여 기준 저항(Rref)의 일단자에 입력 전위를 인가하는 것을 포함할 수 있다. 프로브의 콘택 저항(Rcnt)의 검사는, 테스터 헤드(320)의 저항 테스트 출력 노드들(RTO1, RTO2)을 통해 기준 저항(Rref)의 타 단자에 인가된 전위를 측정하는 것을 포함할 수 있다.
프로브들(231~236)의 콘택 저항(Rcnt) 검사 결과, 콘택 저항(Rcnt) 값이 임계치를 초과하지 않는 경우(G) P125에서 기판(W) 검사를 수행할 수 있다.
프로브들(231~236)의 콘택 저항(Rcnt) 값이 임계치를 초과하는 경우(NG), P123에서 프로브를 연마한 이후에 P125에서 기판(W) 검사를 수행할 수 있다.
또한, 기판(W) 검사 시, 피 시험 소자들(DUT1, DUT2)의 전기적 특성을 결정할 때, P121에서 측정된 콘택 저항(Rcnt)의 값을 이용하여 상기 전기적 특성을 보정할 수 있다. 이에 따라 반도체 소자 검사의 신뢰성이 제고될 수 있다.
일부 실시예들에 따르면, 프로브들(231~236) 연마 여부에 대한 결정은, 측정된 프로브의 콘택 저항들의 합, 평균, 중앙 값, 평균 값에 의존할 수 있으나 이에 제한되지 않는다.
P130에서 패키징 공정을 수행할 수 있다. 패키징 공정은, 웨이퍼 백그라인딩 공정, 웨이퍼 쏘잉 공정, 다이 어태치 공정, 와이어 본딩 공정, 몰딩 공정, 마킹 공정, 솔더 볼 마운트 공정, 개별화 공정을 포함할 수 있다.
P140에서 패키지 테스트가 더 수행될 수 있다. 상기 패키지 테스트는 어셈블리 아웃, DC 테스트, 번인 테스트, 모니터링 번인 테스트, 포스트 번 인 테스트 및 최종 테스트 등을 포함할 수 있다.
P140의 패키지 테스트는 도 11 내지 도 16을 참조하여 설명된 반도체 소자 제조 시스템(20)에 의해 테스트될 수 있다.
어셈블리 아웃 테스트는　반도체 패키지의 종류,　수량, I/O　수(Bit　수)등을 확인해　제품 검사지(Lot Card)를　작성하는　공정이다.
DC 테스트는 FAB 및 조립공정을 거치면서 발생된 불량을 선별하기 위한 공정이다.
번인 테스트는 불량 가능성이 있는 제품을 사전에 제거하기 위한 공정으로서, TDBB(time dependent dielectric breakdown), TZDB등을 포함할 수 있다.
모니터링 번 인 테스트는 공정은　번인 테스트에 대해 모니터링 기능을 추가된 것으로서, 번인 테스트에 비해 불량 분석 기간을 단축할 수　있고,　품질 불량에 대한 검사를 보다 강화할 수 있다.
상술한 테스트들을 통과한 반도체 패키지에 포스트 번 인 테스트가 수행될 수 있다. 포스트 번인 테스트는 반도체 패키지의 상온 및 저온 공간에서 전기적 특성 및 기능을 검사할 수 있다.
포스트 번인 테스트를 통과한 반도체 패키지는 고온의 최종 검사를 수행하게 되며, 이 단계에서 고온에서 반도체의 전기적 특성 및 기능을 검사될 수 있다.
도 7을 참조하면, P140의 반도체 패키지의 검사는 콘택 저항을 검사하고(P141) 콘택 저항이 양호(G)한 경우(예컨대 임계 저항 미만인 경우) P145에서 반도체 패키지의 상술한 전기적 특성을 검사하는 것을 포함할 수 있다.
예시적인 실시예들에 따르면, 패키지 테스트는 테스트용 기판 상에 배치된 소켓에 반도체 패키지(또는 반도체 모듈)를 삽입한 이후에 동작 특성과 같은 전기적인 특성을 검사함으로써 수행될 수 있다.
예시적인 실시예들에 따르면, 반도체 소켓(1200, 도 16 참조)은 반도체 패키지(또는 반도체 모듈)의 외부 접속 단자들과 전기적 연결을 위한 복수의 소켓 핀들(1220, 도 16 참조)을 포함할 수 있다. 소켓 핀들은 반도체 패키지(또는 반도체 모듈)의 외부 접속 단자들을 가압함으로써, 상기 반도체 패키지(또는 반도체 모듈)를 지지하는 동시에 상기 반도체 패키지(또는 반도체 모듈)와 전기적 연결과 확실히 할 수 있다.
P141의 콘택 저항은 예컨대, 상기 반도체 패키지(또는 반도체 모듈)에 형성된 외부 접속 단자들과 복수의 소켓 핀들 사이의 콘택 저항을 지칭할 수 있으나 이에 제한되는 것은 아니다. P141의 콘택 저항은 반도체 패키지(또는 반도체 모듈)의 외부 접속 단자와 전기적 접속을 형성하는 임의의 요소에 대한 콘택 저항을 지칭한다.
P141에서 검사된 콘택 저항이 양호하지 않은(NG) 경우(예컨대 임계 저항 이상인 경우) P143에서 반도체 패키지(또는 반도체 모듈)와의 콘택 저항을 개선할 수 있다. 콘택 저항의 개선은 소켓(1200, 도 16 참조)의 교체, 소켓(1200, 도 16 참조) 내의 소켓 핀(1220, 도 16 참조)의 교체 및 연마 등을 포함할 수 있다.
도 8 및 도 10은 일부 실시예들에 따른 반도체 소자 제조 장치(10, 도 2 참조)의 효과를 설명하기 위한 그래프들이다.
보다 구체적으로 도 8은 종래 프로브 카드 및 이를 이용한 콘택 저항 검사 방법의 결과를 도시하며, 도 9 및 10은 일부 실시예들에 따른 프로브 카드 및 이를 이용한 콘택 저항 검사 방법의 결과를 도시한다.
도 8 및 도 9의 가로축은 프로브 카드를 이용한 검사 실시 횟수를 나타내고 세로축은 콘택 저항(임의 단위로 도시)을 나타낸다.
도 10의 가로 축은 프로브 카드가 웨이퍼를 가압하는 압력(임의 단위로 도시)을 나타내고, 세로축은 프로브의 콘택 저항(임의 단위로 도시)을 나타낸다.
도 8을 참조하면, 종래의 프로브 콘택 저항 검사는, ESD 다이오드의 임계 전압 값의 산포로 인해, 프로브 카드의 검사 실시 횟수와 콘택 저항 사이의 상관 관계를 나타내지 않는다. 도 8에서 NP(needle polishing)의 실행은 프로브 연마를 실행하였음을 의미하며, NP 실행 이후에도 콘택 저항의 개선을 확인하기 어려운 문제점이 있다.
도 9를 참조하면, 프로브 카드의 검사 실시 횟수와 콘택 저항이 명확한 양의 상관 관계를 갖는다. 도 9에서, 프로브 연마 이후, 콘택 저항이 개선되었음을 확인되었다.
또한, 도 10을 참조하면, 프로브 카드가 기판에 가하는 압력과 콘택 저항이 명확한 양의 상관 관계를 갖는 것을 확인할 수 있다.
반면 도 9 및 도 10에 도시된 파라미터들(예컨대, 프로브 카드의 검사 실시 횟수 및 웨이퍼 가압 압력등)과 콘택 저항 사이의 상관 관계로부터, ESD 다이오드의 동작 전압의 산포에 의해 영향 받지 않는 프로브의 콘택 저항 검사를 제공되었음을 알 수 있다. 이에 따라, 신뢰성이 제고된 프로브 카드, 이를 포함하는 반도체 소자 제조 시스템 및 이를 이용한 제조 방법을 제공할 수 있다.
도 11은 예시적인 실시예들에 따른 반도체 소자 테스트 장치(1000)를 포함하는 반도체 소자 제조 시스템(20)을 설명하기 위한 개략도이다.
도 11을 참조하면, 반도체 소자 제조 시스템(20)은 반도체 소자 테스트 장치(1000), 온도 제어부(2000), 유체 공급로(3000), 제어 인터페이스(4000) 및 테스트 장치 실장부(5000)를 포함할 수 있다.
반도체 소자 제조 시스템(20)은 반도체 패키지들(1320, 도 14 참조)을 포함하는 반도체 모듈(1300, 도 14 참조)을 테스트 하기 위한 시스템일 수 있다. 반도체 소자 제조 시스템(20)에 의한 테스트는, 전술한 어셈블리 아웃, DC 테스트, 번인 테스트, 모니터링 번인 테스트, 포스트 번 인 테스트 및 최종 테스트 등을 포함할 수 있다. 반도체 소자 테스트 장치(1000)에 제공된 테스트 보드 상에는, 반도체 패키지들(1320, 도 14 참조) 및 또는 반도체 소자 테스트 장치(1000) 내부의 온도를 실시간으로 계측하기 위한 복수개의 온도 센서들이 제공될 수 있다. 또는, 반도체 소자 테스트 장치(1000)에 의해 테스트되는 반도체 모듈(1300)은 내부에 자체 온도센서가 제공된 반도체 패키지를 포함할 수도 있다. 예컨대 반도체 스택은 RTD(Resistance Temperature Detector)를 포함할 수 있다.
온도 제어부(2000)는 소정의 온도 제어 프로그램을 수행하여 반도체 소자 테스트 장치(1000) 내부 온도 및 반도체 모듈들(1300, 도 14 참조)의 온도를 사전에 프로그래밍 된 목표 온도로 가열 및 냉각 시키도록 유체 공급로(3000)를 제어할 수 있다.
온도 제어부(2000)는 복수개의 온도 센서들(미도시)과 연결되어, 복수개의 온도 센서들에 의해 측정된 온도를 목표 온도와 비교하여 반도체 소자 테스트 장치(1000) 내부 및 반도체 패키지들(1320, 도 14 참조)의 냉각 및 가열 여부를 결정할 수 있다. 이어서 유체 공급로(3000)를 구동시켜, 반도체 소자 테스트 장치(1000)에 냉각 또는 가열용 유체(FL)를 공급할 수 있다.
제어 인터페이스(4000)는 퍼스널 컴퓨터 또는 중앙 컴퓨터 등을 포함할 수 있다. 제어 인터페이스(4000)는 온도에 따른 소자의 동작 성능을 테스트 하기 위한 테스트 명령을 피측정 소자들에 제공할 수 있다. 제어 인터페이스(4000)는 테스트 방법(test recipe)를 온도 제어부(2000)에 입력, 업데이트 및 수정할 수 있다. 또는 제어 인터페이스(4000)는 온도 센서에 의해 측정된 온도에 기반하여 테스트 상황에 따른 온도 제어부(2000)에 개별 명령을 제공할 수 있다.
테스트 장치 실장부(5000)는 반도체 소자 제조 시스템(20)의 각 구성요소들을 지지하고 연결하도록 구성될 수 있다. 테스트 장치 실장부(5000)에 반도체 소자 제조 시스템들(1000)이 실장될 수 있다. 반도체 테스트 장치 실장부(5000)는 실장된 반도체 소자 테스트 장치(1000)가 외부 이물질이나 충격에 노출되지 않도록 반도체 소자 제조 시스템의 측면 및 하부를 커버할 수 있다. 모듈 테스트 장치 실장부(5000)는 개별 반도체 소자 테스트 장치(1000)를 제어할 수 있도록 구성된 복수의 CPU 보드들을 포함할 수 있다.
도 12는 예시적인 실시예들에 따른 반도체 소자 테스트 장치(1000)를 설명하기 위한 사시도이다. 도 13은 도 12의 반도체 소자 제조 시스템에 포함된 소켓(1200)을 도시한 사시도이다.
도 12 및 도 13를 참조하면, 반도체 소자 테스트 장치(1000)는 테스트 보드(1100) 및 소켓들(1200)을 포함할 수 있다. 반도체 소자 테스트 장치(1000)는 테스트 보드(1100) 상에 배치되어 테스트 보드(1100)를 외부의 충격 및 이물질 등으로부터 보호하기 위한 탑 플레이트를 더 포함할 수 있다.
도 12 내지 도 14에서, 테스트 보드(1100)의 상면에 기판 상면에 평행하면서 서로 직교하는 두 방향을 각각 X 방향 및 Y 방향으로, 실질적으로 수직인 방향을 Z 방향으로 정의한다.
또한 테스트 보드(1100)와 결합하기 전의 각 구성 요소를 설명하는 경우에도, 테스트 보드(1100)와의 결합 후를 고려하여, 상술된 내용과 동일하게 방향을 지칭하도록 한다.
복수개의 소켓들(1200)은 테스트 보드(1100) Y 방향을 따라 소정의 거리만큼 이격되어 배치될 수 있다. 테스트 보드(1100)는 반도체 소자 테스트 장치(1000)의 기본회로와 부품들을 실장하고 있다. 테스트 보드(1100)는 반도체 소자 테스트 장치(1000) 전체를 지지하면서 반도체 소자 테스트 장치(1000)가 안정적으로 구동하도록 할 수 있다.
피 시험 소자인 반도체 모듈(1300, 도 14 참조)은 복수의 소켓들(1200)에 삽입될 수 있다. 복수의 소켓들(1200) 내부에는 삽입되는 반도체 모듈(1300, 도 14 참조)의 외부 접속 단자(1330, 도 14 참조) 들에 대응되는 다수의 소켓 핀들(1220)이 형성될 수 있다.
도 13은 일부 실시예들에 따른 소켓(1200)을 설명하기 위한 사시도이다.
도 13을 참조하면, 소켓(1200)은 소켓 프레임(1210), 복수의 소켓 핀들(1220) 및 모듈 결합부(1230)를 포함할 수 있다.
상기 소켓 프레임(1210)은 길이 방향인 X 방향을 따라 긴 막대 형상을 가지고, 내측 바디(1212)와 외측 바디(1214)를 포함할 수 있다. 내측 바디(1212)는 상기 소켓 프레임(1210)의 길이 방향과 수직한 Y 방향으로 마주보도록 양측으로 각각 하나씩 형성되고, 절연물질을 포함할 수 있다.
상기 내측 바디(1212)의 양측면의 중심부에는 X 방향으로 연장된 슬롯(216)이 형성될 수 있다. 슬롯(1216)에 반도체 모듈(1300, 도 14 참조)의 인쇄 회로 기판(1310, 도 14 참조)의 하단부가 삽입될 수 있다. 상기 슬롯(1216)의 양 측면에는 복수의 외부 접속 단자(1330, 도 14 참조)와 각각 접촉하도록 구성된 복수의 소켓 핀들(1220)이 배치될 수 있다. 복수의 소켓 핀들(1220)은 소켓 프레임(1210)의 길이 방향인 X 방향으로 배열되어 있다. 복수의 소켓 핀들(1220)은 내측 바디(1212)에 결합되어 지지될 수 있다. 소켓(1200)이 테스트 보드(1100, 도 12 참조)상에 설치될 때, 복수의 소켓 핀들(1220)은 테스트 보드(1100, 도 12 참조)에 설치된 회로에 전기적으로 연결되도록 구성될 수 있다.
외측 바디(1214)는 내측 바디(1212)의 외부를 커버할 수 있다. 상기 외측 바디(1214)의 X 방향의 양 단부에 반도체 모듈(1300, 도 12 참조)을 고정하기 위한 모듈 결합부(1230)가 배치될 수 있다.
도 14는 일부 실시예들에 따른 소켓(1200)에 삽입될 수 있는 피 시험 소자인 반도체 모듈(1300)을 사시도이다.
도 14를 참조하면, 반도체 모듈(1300)은 인쇄 회로 기판(1310), 반도체 패키지들(1320), 외부 접속 단자들(1330)을 포함할 수 있다.
일부 실시예들에 따르면, 반도체 모듈(1300)은 메모리 모듈일 수 있다. 예컨대 반도체 모듈(1300)은 DIMM(Dual Inline Memory Module), SO-DIMM(Small Outline DIMM), Unbuffered-DIMM 또는 FB-DIMM(Fully Buffered DIMM)등을 포함할 수 있다. 하지만 이에 제한되는 것은 아니고, 반도체 모듈(1300)은 메모리 모듈일 수도 있다.
인쇄 회로 기판은 직사각형 플레이트 형상을 가질 수 있다. 인쇄 회로 기판(1310)의 X 방향에 따른 양단에 소켓(1200, 도 13 참조)에 결합되는 소켓 결착부(1340)가 형성될 수 있다. 소켓 결착부(1340) 중간 부분에 소켓(1200, 도 13 참조)과의 더욱 안정적으로 결합할 수 있도록 하는 후크 삽입홈(1350)이 형성될 수 있다.
인쇄 회로 기판(1310)은 복수의 반도체 패키지들(1320)이 실장하기 위한 기판일 수 있다. 인쇄 회로 기판(1310)은, PCB(Printed Circuit Board) Card, 플라스틱 기판, 또는 다른 구조의 반도체 기판일 수 있다. 인쇄 회로 기판(1310)은 다수의 금속 배선층들과 다수의 절연층들이 교대로 적층된 구조를 가질 수 있다.
반도체 패키지들(1320)은 비휘발성 반도체 소자(non-volatile memory device)일 수 있다. 일 예에서 따르면, 반도체 패키지들(1320)은 낸드 플래시 메모리(NAND-type Flash memory)일 수 있다. 다른 예에서, 반도체 패키지들(1320)은 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등일 수도 있다. 또한, 반도체 패키지들(1320)은 DRAM, 및 SRAM 등과 같은 발성 반도체 소자(volatile memory device)일 수도 있다.
경우에 따라, 반도체 모듈(1300)은 레지스터를 더 포함할 수 있다. 레지스터는 극히 소량의 데이터나 처리중인 중간 결과를 일시적으로 기억해 두는 고속의 전용 영역일 수 있다. 레지스터는 누산기(accumulator), 연산 레지스터(arithmetic register), 명령 레지스터(instruction register), 자리 이동 레지스터(shift register), 지표 레지스터(index register)등을 포함할 수 있다.
인쇄 회로 기판(1310)의 하단부에는 인쇄 회로 기판(1310)의 길이 방향(즉, X 방향)으로 복수의 외부 접속 단자(1330)가 일렬로 배열되어 있다. 외부 접속 단자(1330)는 그라운드 단자, 전원 단자 및 신호 단자를 포함할 수 있다. 신호 단자는 어드레스 신호가 입력되는 어드레스 단자, 커맨드 신호가 입력되는 커맨드 단자, 클록(clock) 신호가 입력되는 클록 단자, 데이터가 입력 또는 출력 되는 데이터 단자를 포함할 수 있다. 예시적인 실시예들에 있어서, 외부 접속 단자(1330)는 패드(pad), 핀(pin) 또는 탭(tab)을 중 어느 하나일 수 있다.
도 15은 도 13의 소켓(1200)에 도 14의 반도체 모듈(1300)이 삽입되는 것을 설명하기 위한 사시도이다.
도 16은 도 15의 절단선 A-A'을 따라 취한 단면도이다. 도 15는, 결합 이후의 소켓(1200) 및 반도체 모듈(1300)을 나타낸다.
도 15 내지 도 18을 참조하면, 복수의 소켓(1200)은 테스트 보드(1100) 상에 지지되어 형성되고, 반도체 모듈(1300)은 상기 복수의 소켓(1200)에 결합되어 지지된다. 구체적으로, 상기 반도체 모듈(1300)의 인쇄 회로 기판(1310)의 하단부는 상기 복수의 소켓(1200)의 소켓 프레임(1210)에 형성된 슬롯(216)에 삽입될 수 있다. 이로써, 인쇄 회로 기판(1310)의 하단부에 배열된 외부 접속 단자(1330)와 슬롯(1216)의 양측에 배열된 복수의 소켓 핀들(1220) 사이의 물리적 및/또는 전기적 접촉이 이루어진다.
반도체 모듈(1300)이 복수의 소켓(1200)에 삽입되는 경우 소켓 핀들(1220)과 외부 접속 단자(1330)의 마찰로 인해, 소켓 핀들(1220)에 외부 접속 단자(1330) 잔해가 묻어 나와 소켓 핀들(1220)의 접촉 저항이 증가할 수 있다.
도 17은 예시적인 실시예들에 따른, 반도체 모듈(1300)의 검사를 설명하기 위한 개략적인 도면이다.
도 17은 결합 이후 소켓, 하나의 반도체 패키지(1320)에 대응되는 반도체 모듈(1300), 소켓(1200), 테스트 보드(1100), 및 제어 인터페이스(4000)의 회로 구성을 개략적으로 도시한다. 도 17을 참조하면, 도 2와 유사한 전압 분배 회로가 구성될 수 있다.
외부 접속 단자(1330)는 데이터 패드(DQ), 전원 패드(P), 제1 그라운드 패드(G1) 및 제2 그라운드 패드들(G2)을 포함할 수 있다.
테스트 보드(1100)는 I/O 테스트 노드(I/OT), VCC 테스트 노드(VCCT), 저항 테스트 입력 노드(RTI) 및 저항 테스트 출력 노드(RTO)를 포함할 수 있다. I/O 테스트 노드(I/OT), VCC 테스트 노드(VCCT), 저항 테스트 입력 노드(RTI) 및 저항 테스트 출력 노드(RTO)는 도 2를 참조하여 설명한 것과 실질적으로 동일하다.
소켓(1200)은 기준 저항(Rref)을 포함할 수 있다. 기준 저항(Rref)의 제1 단자는 및 그라운드 패드(G1)에 연결되는 소켓 핀(1220) 중 어느 하나에 연결될 수 있다. 기준 저항(Rref)의 제1 단자는 저항 테스트 출력 노드(RTO)에 더 연결될 수 있다. 기준 저항(Rref)의 제2 단자는 테스트 보드(1200)의 저항 테스트 입력 노드(RTI)에 연결될 수 있다.
이에 따라, 도 2를 참조하여 설명한 것과 마찬가지로, 제1 그라운드 패드(G1)에 접촉하는 소켓 핀(1220)의 컨택 저항을 높은 정밀도로 측정할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 피 시험 소자의 제1 그라운드 패드에 접촉하도록 구성된 제1 프로브;
    제1 단자 및 제2 단자를 포함하고, 상기 제1 프로브에 연결된 기준 저항; 및
    상기 피 시험 소자의 제2 그라운드 패드에 접촉하도록 구성된 제2 프로브;를 포함하되,
    상기 제2 프로브는 기준 전위를 인가하는 그라운드 노드에 연결되도록 구성되고;
    상기 기준 저항의 상기 제1 단자는 상기 제1 프로브에 연결되고, 상기 기준 저항의 상기 제2 단자는 입력 전위가 인가되도록 구성된 것을 특징으로 하는 프로브 카드.
  2. 제1항에 있어서,
    상기 기준 저항은 10 Ω 내지 50 Ω의 저항 값을 갖는 것을 특징으로 하는 프로브 카드.
  3. 제1항에 있어서,
    상기 입력 전위와 상기 기준 전위의 차이는 0V보다 크고, 5V 이하인 것을 특징으로 하는 프로브 카드.
  4. 제1항에 있어서,
    상기 입력 전위는 상기 기준 저항의 전력 용량 및 전위 용량에 기초하여 결정되는 것을 특징으로 하는 프로브 카드.
  5. 제1항에 있어서,
    상기 제1 그라운드 패드 및 상기 제2 그라운드 패드는 상기 피 시험 소자의 웰과 전기적으로 단락된 것을 특징으로 하는 프로브 카드.
  6. 제1항에 있어서,
    상기 피 시험 소자의 AC 패드에 접촉하도록 구성된 제3 프로브들; 및
    상기 제3 프로브들에 연결된 보호 저항을 더 포함하되,
    상기 보호 저항은 상기 기준 저항보다 높은 저항 값을 갖는 것을 특징으로 하는 프로브 카드.
  7. 제7항에 있어서,
    상기 보호 저항은 100 Ω 내지 300 Ω의 저항 값을 갖는 것을 특징으로 하는 프로브 카드.
  8. 제1항에 있어서,
    상기 피 시험 소자의 전원 패드들에 접촉하도록 구성된 제4 프로브들을 더 포함하되,
    상기 입력 전위는 상기 제4 프로브들을 통해 상기 전원 패드들에 인가될 수 있는 최대 동작 전위 이하인 것을 특징으로 하는 프로브 카드.
  9. 제1항에 있어서,
    상기 입력 전위를 생성하도록 구성된 전압 생성기를 더 포함하는 것을 특징으로 하는 프로브 카드.
  10. 제1항에 있어서,
    상기 기준 저항의 상기 제1 단자에 인가되는 전압에 기초한 디지털 신호를 생성하도록 구성된 ADC(Analogue to Digital Converter); 및
    상기 디지털 신호를 독출하고, 외부로 송신할 수 있도록 구성된 FPGA(Field Programmable Gate Array)를 더 포함하는 것을 특징으로 하는 프로브 카드.
  11. 복수의 프로브들을 포함하는 프로브 카드, 기준 전위를 제공하는 그라운드 노드를 포함하는 테스터 헤드, 및 테스트 신호를 생성하고 상기 테스트 신호를 상기 테스터 헤드에 전달하도록 구성된 테스터 서버를 포함하는 반도체 소자 제조 시스템으로서,
    상기 복수의 프로브들은,
    피 시험 소자의 제1 그라운드 패드에 접촉하도록 구성된 제1 프로브;
    상기 피 시험 소자의 제2 그라운드 패드에 접촉하도록 구성된 제2 프로브;
    상기 피 시험 소자의 동작 전원이 공급되는 전원 패드에 접촉하도록 구성된 제3 프로브;
    상기 피 시험 소자에 AC 테스트를 수행하기 위한 AC 패드에 접촉하도록 구성된 제4 프로브;
    상기 피 시험 소자의 데이터 패드와 접촉하도록 구성된 제5 프로브; 및
    상기 피 시험 소자의 설정된 위치의 전위 레벨을 측정하기 위한 DC 패드에 접촉하도록 구성된 제6 프로브;를 포함하되,
    상기 제2 프로브는 상기 그라운드 노드에 연결되고, 및
    상기 제1 프로브는 상기 기준 전위와 다른 입력 전위가 인가되도록 구성된 것을 특징으로 하는 반도체 소자 제조 시스템.
  12. 제11항에 있어서,
    상기 프로브 카드는 제1 단자, 제2 단자 및 제3 단자를 포함하는 전환 스위치 소자를 더 포함하되,
    상기 전환 스위치 소자의 상기 제1 단자는 상기 제1 프로브에 연결되고,
    상기 전환 스위치 소자의 상기 제2 단자는 상기 제3 내지 제6 프로브들 중 어느 하나에 연결되며,
    상기 전환 스위치 소자는 상기 제3 단자를 상기 제1 단자 및 제2 단자 중 어느 하나에 택일적으로 연결시키도록 구성된 것을 특징으로 하는 반도체 소자 제조 시스템.
  13. 제12항에 있어서,
    상기 프로브 카드는 상기 제1 프로브와 상기 전환 스위치 소자 사이에 연결되고, 10 Ω 내지 50 Ω의 저항 값을 갖는 기준 저항을 더 포함하되,
    상기 기준 저항의 제1 단자는 상기 전환 스위치 소자에 연결되고, 상기 기준 저항의 제2 단자는 상기 프로브에 연결되는 것을 특징으로 하는 반도체 소자 제조 시스템.
  14. 제12항에 있어서,
    상기 전환 스위치 소자의 상기 제1 단자는 상기 제1 프로브와 직접 연결된 것을 특징으로 하는 반도체 소자 제조 시스템.
  15. 프로브 카드, 상기 프로브 카드를 제어하도록 구성되는 테스터 헤드, 및 상기 테스터 헤드에 테스트 신호를 전달하도록 구성된 테스터 서버를 포함하는 반도체 소자 제조 시스템으로서,
    상기 프로브 카드는,
    피 시험 소자의 제1 그라운드 패드에 접촉하도록 구성된 제1 프로브;
    상기 제1 프로브에 연결된 기준 저항; 및
    상기 피 시험 소자의 제2 그라운드 패드에 접촉하도록 구성된 제2 프로브;를 포함하되,
    상기 제2 프로브는 기준 전위가 인가되도록 구성되고,
    상기 기준 저항의 제1 단자는 상기 제1 프로브에 연결되고, 상기 기준 저항의 상기 제1 단자의 반대인 제2 단자에 상기 기준 전위와 다른 입력 전위가 인가되도록 구성된 것을 특징으로 반도체 소자 제조 시스템.
  16. 제15항에 있어서,
    상기 테스터 헤드는, 상기 입력 전위를 제공하도록 구성된 저항 테스트 입력 노드; 및
    상기 제2 프로브에 상기 기준 전위를 제공하도록 구성된 그라운드 노드를 포함하는 것을 특징으로 하는 반도체 소자 제조 시스템.
  17. 제15항에 있어서,
    상기 테스터 헤드는, 상기 기준 저항의 제1 단자의 전위를 독출하도록 구성된 저항 테스트 출력 노드를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 시스템.
  18. 제15항에 있어서,
    상기 프로브 카드는,
    상기 입력 전위를 생성하도록 구성된 전압 생성기;
    상기 기준 저항의 상기 제1 단자의 전위에 기초하여 디지털 신호를 생성하도록 구성된 ADC를 더 포함하는 프로브 카드; 및
    상기 디지털 신호를 독출할 수 있도록 구성된 FPGA를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 시스템.
  19. 제1 프로브 및 제2 프로브를 각각 피 시험 소자의 그라운드 패드들에 접촉시켜 상기 제1 프로브의 콘택 저항을 결정하는 단계;
    상기 제1 프로브의 상기 콘택 저항이 임계치 미만인 경우 피 시험 소자에 대해 EDS(Electronic Die Sorting) 테스트를 수행하는 단계; 및
    상기 EDS 테스트 결과가 정상인 경우 상기 피 시험 소자를 패키징하는 단계를 포함하되,
    상기 제1 프로브의 콘택 저항을 결정하는 단계는,
    상기 제2 프로브에 기준 전위를 인가하고, 상기 제1 프로브에 상기 기준 전위와 다른 입력 전위를 인가하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  20. 제19항에 있어서,
    상기 제1 프로브의 상기 콘택 저항이 임계치 이상인 경우, 상기 제1 프로브 및 상기 제2 프로브를 연마하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.

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* Cited by examiner, † Cited by third party
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CN116864408A (zh) * 2022-07-29 2023-10-10 广州嘀嘀康科技有限公司 一种基于晶圆测试的探针对位方法及探针对位装置

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