KR20210021709A - 초고해상도 평판표시장치용 박막 트랜지스터 기판 - Google Patents

초고해상도 평판표시장치용 박막 트랜지스터 기판 Download PDF

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KR20210021709A
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원규식
이종범
이병현
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엘지디스플레이 주식회사
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Abstract

본 발명은 평판표시장치용 박막 트랜지스터 기판에 관한 발명으로, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 화소 내에 구비되는 박막 트랜지스터, 상기 박막 트랜지스터를 포함하는 기판 위에 배치되며, 표면에 돌기 패턴을 포함하는 유기 절연층, 상기 유기 절연층 위에 배치되는 제1 전극 및 상기 제1 전극 위에 절연층을 개재하여 배치되는 제2 전극을 포함하며, 상기 제1, 제2 전극은 상기 돌기 패턴에 의해 상기 돌기 패턴에 대응하는 톱니 모양의 수직 단차를 가지며, 상기 수직 단차의 경사면을 따라 스토리지 커패시터가 구성될 수 있다. 따라서, 초고해상도 모델에서 마스크 수 증가 없이 스토리지 용량을 확보할 수 있으며, 구동전압 감소 및 동등 수준의 투과율을 구현할 수 있다.

Description

초고해상도 평판표시장치용 박막 트랜지스터 기판{THIN FILM TRANSISTOR SUBSTRATE FOR ULTRA HIGH DENSITY FLAT PANEL DISPLAY}
본 발명은 박막 트랜지스터 기판에 관한 것이다. 보다 상세하게 본 발명은 초고해상도 평판표시장치용 박막 트랜지스터 기판에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박막형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다.
평판표시장치 중 액정표시장치(Liquid Crystal Display device; LCD)는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 해상도와 컬러표시 및 화질 등에서 우수하여 노트북이나 데스크톱 모니터 등에 활발하게 적용되고 있다.
액정표시장치는, 크게 컬러필터(color filter) 기판과 어레이(array) 기판 및 컬러필터 기판과 어레이 기판 사이에 형성된 액정층(liquid crystal layer)으로 구성된다. 이러한 액정표시장치에 일반적으로 사용되는 구동방식으로 네마틱상의 액정분자를 기판에 대해 수직 방향으로 구동시키는 트위스티드 네마틱(Twisted Nematic; TN) 모드가 있으나, TN 모드의 액정표시장치는 시야각이 90도 정도로 좁다는 단점을 가지고 있다.
이에, 액정분자를 기판에 대해 수평한 방향으로 구동시켜 시야각을 170도 이상으로 향상시킨 횡전계(In Plane Switching; IPS) 모드의 액정표시장치가 개발 되었으며, 이중 화소전극과 공통전극 사이에 형성되는 프린지 필드가 슬릿을 관통하여 화소영역 및 화소전극 상에 위치하는 액정분자를 구동시켜 화상을 구현하는 프린지 필드 스위칭(Fringe Field Switching; FFS) 모드가 있다.
한편, 초고해상도 액정표시장치는, 화소 크기가 감소되기 때문에 개구율의 축소 없이 스토리지 용량을 확보하는 것이 중요하다. 스토리지 용량을 확보하기 위해 스토리지 커패시터(storage capacitor)를 2층 이상의 구조로 형성하고 있으나, 이 경우 마스크 수가 증가하는 단점이 발생한다.
이에, 본 발명이 해결하고자 하는 과제는, 초고해상도 모델에서 마스크 수의 증가 없이 스토리지 용량을 확보할 수 있는 박막 트랜지스터 기판을 제공하려는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 기판 위에 제1 방향으로 배치되는 복수의 게이트라인, 상기 기판 위에 제2 방향으로 배치되어, 상기 복수의 게이트라인과 함께 복수의 화소를 정의하는 복수의 데이터라인, 상기 화소 내에 구비된 박막 트랜지스터, 상기 박막 트랜지스터를 포함하는 상기 기판 위에 제3 방향으로 배치되며, 표면에 돌기 패턴을 포함하는 유기 절연층, 상기 유기 절연층 위에 배치되는 제1 전극 및 상기 제1 전극 위에 절연층을 개재하여 배치되는 제2 전극을 포함하며, 상기 제1, 제2 전극은 상기 돌기 패턴에 대응하는 수직 단차를 가질 수 있다.
본 발명의 다른 일 실시예에 따른 박막 트랜지스터 기판은, 화소 내에 구비되는 박막 트랜지스터, 상기 박막 트랜지스터를 포함하는 기판 위에 배치되며, 표면에 돌기 패턴을 포함하는 유기 절연층, 상기 유기 절연층 위에 배치되는 제1 전극 및 상기 제1 전극 위에 절연층을 개재하여 배치되는 제2 전극을 포함하며, 상기 제1, 제2 전극은 상기 돌기 패턴에 의해 상기 돌기 패턴에 대응하는 톱니 모양의 수직 단차를 가지며, 상기 수직 단차의 경사면을 따라 스토리지 커패시터가 구성될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은, 초고해상도 모델에서 마스크 수의 증가 없이 스토리지 용량을 확보할 수 있게 된다. 이에 구동전압 감소에 따른 소비전력이 개선되는 효과를 제공한다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 평판표시장치의 구조를 설명하기 위한 블록도이다.
도 2는 본 발명의 일 실시예에 따른 평판표시장치를 예시적으로 보여주는 평면도이다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판에 있어, 화소영역의 일부를 예시적으로 보여주는 평면도이다.
도 4는 도 3에 도시된 박막 트랜지스터 기판에 있어, A-A'선에 따라 절단한 단면을 개략적으로 보여주는 도면이다.
도 5는 도 3에 도시된 박막 트랜지스터 기판에 있어, B-B'선에 따라 절단한 단면을 개략적으로 보여주는 도면이다.
도 6 및 도 7은 본 발명의 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면을 개략적으로 보여주는 도면들이다.
도 8 및 도 9는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면을 개략적으로 보여주는 도면들이다.
도 10a는 비교예에 따른 평판표시장치에 있어, 전압에 따른 투과율의 변화를 예로 들어 보여주는 그래프이다.
도 10b는 본 발명의 일 실시예에 따른 평판표시장치에 있어, 전압에 따른 투과율의 변화를 예로 들어 보여주는 그래프이다.
도 11은 본 발명의 일 실시예에 따른 평판표시장치의 투과율과 구동전압 및 스토리지 용량을 비교예와 비교하여 보여주는 표다.
도 12는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판에 있어, 화소영역의 일부를 예시적으로 보여주는 평면도이다.
도 13은 도 12에 도시된 박막 트랜지스터 기판에 있어, C-C'선에 따라 절단한 단면을 개략적으로 보여주는 도면이다.
도 14a는 비교예에 따른 평판표시장치에 있어, 전압에 따른 투과율의 변화를 예로 들어 보여주는 그래프이다.
도 14b는 본 발명의 또 다른 일 실시예에 따른 평판표시장치에 있어, 전압에 따른 투과율의 변화를 예로 들어 보여주는 그래프이다.
도 15는 본 발명의 또 다른 일 실시예에 따른 평판표시장치의 투과율과 구동전압 및 스토리지 용량을 비교예와 비교하여 보여주는 표다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐리게 할 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어 '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 위(on)로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 당업자가 충분히 이해할 수 있듯이 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 평판표시장치의 구조를 설명하기 위한 블록도이다.
도 2는 본 발명의 일 실시예에 따른 평판표시장치를 예시적으로 보여주는 평면도이다.
이하에서, 평판표시장치로 액정표시장치를 예로 들고 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 액정표시장치는, 크게 표시영역(AA)과 비표시영역(NA)으로 구분되어, 표시영역(AA)에 화소들(SP)이 매트릭스 형태(matrix type)로 배열되는 액정패널(100)과 액정패널(100)의 하부에 배치되어 광원을 제공하는 백라이트(170) 및 액정패널(100)의 비표시영역(NA)에 실장 되어 화소들(SP)을 구동하기 위한 구동부와 전원부(160)로 구성될 수 있다.
구동부는, 게이트구동부(140)와 데이터구동부(130) 및 타이밍구동부(150)로 구성될 수 있고, 액정패널(100)의 데이터라인들(DL)과 게이트라인들(GL) 각각에 데이터신호와 게이트신호를 인가하기 위한 구동 집적회로(Integrated Circuit; IC)를 포함하는데, 구동 IC를 액정패널(100)에 실장(mount)시키는 방법에 따라, 칩 온 글라스(Chip On Glass; COG), 테이프 캐리어 패키지(Tape Carrier Package; TCP), 칩 온 필름(Chip On Film; COF) 등으로 나누어진다. 또한, 구동부는 GIP(Gate In Panel) 형태로 액정패널(100) 위에 형성될 수도 있다.
타이밍구동부(150)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable; DE), 클럭신호(CLK), 데이터신호(DATA)를 공급받을 수 있다.
타이밍구동부(150)는, 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable; DE), 클럭신호(CLK) 등의 타이밍신호를 이용하여 데이터구동부(130)와 게이트구동부(140)의 동작 타이밍을 제어할 수 있다. 한편, 타이밍구동부(150)는 1 수평기간의 데이터 인에이블 신호(DE)를 카운트하여 프레임기간을 판단할 수 있으므로, 외부로부터 공급되는 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수도 있다. 타이밍구동부(150)에서 생성되는 제어신호들에는 게이트구동부(140)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터구동부(130)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)가 포함될 수 있다.
게이트 타이밍 제어신호(GDC)에는 게이트 스타트 펄스(Gate Start Pulse; GSP), 게이트 시프트 클럭(Gate Shift Clock; GSC), 게이트 출력 인에이블신호(Gate Output Enable; GOE) 등이 포함될 수 있다. 게이트 스타트 펄스(GSP)는 첫 번째 게이트신호가 발생하는 게이트 드라이브 IC(Integrated Circuit)에 공급될 수 있다. 게이트 시프트 클럭(GSC)은 게이트 드라이브 IC들에 공통으로 입력되는 클럭신호로써 게이트 스타트 펄스(GSP)를 시프트(shift)시키기 위한 클럭신호이다. 게이트 출력 인에이블신호(GOE)는 게이트 드라이브 IC들의 출력을 제어할 수 있다.
그리고, 데이터 타이밍 제어신호(DDC)에는 소스 스타트 펄스(Source Start Pulse; SSP), 소스 샘플링 클럭(Source Sampling Clock; SSC), 소스 출력 인에이블신호(Source Output Enable; SOE) 등이 포함될 수 있다. 소스 스타트 펄스(SSP)는 데이터구동부(130)의 데이터 샘플링 시작 시점을 제어할 수 있다. 소스 샘플링 클럭(SSC)은 라이징(rising) 또는 폴링(falling) 에지(edge)에 기준하여 데이터구동부(130) 내에서 데이터의 샘플링 동작을 제어하는 클럭신호이다. 소스 출력 인에이블신호(SOE)는 데이터구동부(130)의 출력을 제어할 수 있다. 한편, 데이터구동부(130)에 공급되는 소스 스타트 펄스(SSP)는 데이터전송 방식에 따라 생략될 수도 있다.
액정패널(100)은, 박막 트랜지스터 기판(이하, 어레이 기판이라 함)(110)과 컬러필터 기판 및 이들 사이에 위치하는 액정층을 포함할 수 있으며, 매트릭스 형태로 배치된 화소들(SP)을 포함할 수 있다.
이중 어레이 기판(110)에는 데이터라인들(DL), 게이트라인들(GL), TFT들, 스토리지 커패시터들 등이 형성될 수 있고, 컬러필터 기판에는 블랙매트릭스들, 컬러필터들 등이 형성될 수 있다.
하나의 화소(SP)는, 상호 교차하는 데이터라인(DL)과 게이트라인(GL)에 의해 정의될 수 있다.
하나의 화소(SP)에는 게이트라인(GL)을 통해 공급된 게이트신호에 의해 구동하는 TFT, 데이터라인(DL)을 통해 공급된 데이터신호를 데이터전압으로 저장하는 스토리지 커패시터, 스토리지 커패시터에 저장된 데이터전압에 의해 구동하는 액정 셀이 포함될 수 있다. 액정 셀은 화소전극에 공급된 데이터전압과 공통전극에 공급된 공통전압에 의해 구동될 수 있다. 공통전극은 TN 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서는 컬러필터 기판 위에 형성되며, IPS 모드와 FFS 모드와 같은 수평전계 구동방식에서는 화소전극과 함께 어레이 기판(110) 위에 형성될 수 있다. 공통 전극은 공통전압배선(165)으로부터 공통전압을 공급받을 수 있다.
이와 같이 구성된 액정패널(100)의 어레이 기판(110)과 컬러필터 기판에는 편광판이 부착되고, 액정의 프리틸트 각(pre-tilt angle)을 설정하기 위한 배향막이 형성될 수 있다. 액정패널(100)의 액정모드는 전술한 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다.
게이트구동부(140)는, 타이밍구동부(150)로부터 공급되는 게이트 타이밍 제어신호(GDC)에 응답하여 액정패널(100)에 포함된 화소들(SP)의 TFT들이 동작 가능한 게이트 구동전압의 스윙 폭으로 신호의 레벨을 시프트(shift)시키면서 게이트신호를 순차적으로 생성한다. 게이트구동부(140)는 게이트라인들(GL)을 통해 생성된 게이트신호를 액정패널(100)에 포함된 화소들(SP)에 공급할 수 있다. 상술한 바와 같이 게이트구동부(140)는 IC 형태로 액정패널(100) 상에 실장 되거나 GIP 형태로 액정패널(100) 위에 형성될 수 있다.
데이터구동부(130)는, 타이밍구동부(150)로부터 공급되는 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍구동부(150)로부터 공급된 데이터신호(DATA)를 샘플링하고 래치(latch)하여 병렬 데이터 체계의 데이터로 변환할 수 있다. 병렬 데이터 체계의 데이터로 변환할 때, 데이터신호(DATA)를 감마 기준전압으로 변환할 수 있다.
데이터구동부(130)는 데이터라인들(DL)을 통해 변환된 데이터신호(DATA)를 액정패널(100)에 포함된 화소들(SP)에 공급할 수 있다. 데이터구동부(130)는 IC 형태로 액정패널(100) 상에 실장 되거나 GIP 형태로 액정패널(100) 위에 형성될 수 있다.
비표시영역(NA)에는 데이터라인(DL)과 게이트라인(GL)에 각각 연결되는 데이터 링크라인과 게이트 링크라인이 형성될 수 있다. 데이터 링크라인과 게이트 링크라인의 끝단에는 데이터 패드와 게이트 패드가 각각 연결될 수 있다.
데이터 패드와 게이트 패드는 어레이 기판(110)에 실장된 데이터 구동 IC와 게이트 구동 IC에 각각 연결될 수 있다.
데이터 구동 IC와 게이트 구동 IC는 FPC를 통해 외부의 인쇄회로기판과 연결될 수 있다. 이 인쇄회로기판은 타이밍구동부(150)와 전원부(160)를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
백라이트(170)는 액정패널(100)에 광을 제공할 수 있다. 백라이트(170)는 광을 출사하는 광원(light source), 광을 액정패널(100)에 안내하는 도광판, 광을 집광 및 확산하는 광학시트 등을 포함하여 구성될 수 있다.
전원부(160)는, 외부로부터 공급된 입력전원(Vin)을 직류전원으로 변환하여 공통전압(Vcom), 제1 고전압(Vdd) 및 제2 고전압(Vcc) 등을 출력할 수 있다.
공통전압(Vcom)은 공통전압배선(165)에 공급되는 반면, 제1 고전압(Vdd)은 게이트구동부(140) 및 데이터구동부(130)에 공급될 수 있고, 제2 고전압(Vcc)은 타이밍구동부(150)에 공급될 수 있다. 전원부(160)는 액정패널(100)과 연결되는 인쇄회로기판 위에 실장 될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 2를 참조하면, 액정패널(100)은, 표시영역(AA)과 표시영역(AA) 주위의 비표시영역(NA)으로 구분되는 어레이 기판(110)을 포함할 수 있다.
표시영역(AA)은 영상을 표시하는 영역으로 정의되고, 비표시영역(NA)은 영상을 비표시하는 영역으로 베젤영역으로 정의될 수 있다.
표시영역(AA)에는 매트릭스 형태로 형성된 화소들(SP)이 형성될 수 있다.
반면에, 비표시영역(NA)에는 데이터 링크라인과 게이트 링크라인 및 공통전압배선(165) 등의 각종 배선들, 게이트구동부(140), 데이터구동부(130) 및 접속부(135)가 형성될 수 있다.
도 2에서는 게이트구동부(140)가 액정패널(100)의 양측에 형성되는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 게이트구동부(140)는 액정패널(100)의 일측에 형성될 수도 있다.
데이터 링크라인은 데이터구동부(130)로부터 출력된 데이터신호들이 화소들(SP)의 데이터라인에 공급되도록 배치될 수 있고, 게이트 링크라인은 게이트구동부(140)로부터 출력된 게이트신호들이 화소들(SP)의 게이트라인에 공급되도록 배치될 수 있다. 그리고, 공통전압배선(165)은 전원부로부터 출력된 공통전압이 화소들(SP)의 공통전극에 공급되도록 배선될 수 있다.
한편, 비표시영역(NA)에 형성된 데이터 링크라인과 게이트 링크라인 및 공통전압배선(165)이 각각 표시영역(AA)에 형성된 데이터라인과 게이트라인 및 공통전극에 연결되는 방식은 다양하므로 이에 대한 도시 및 설명은 생략한다.
접속부(135)는 외부로부터 공급된 각종 전원 및 신호들이 구동부 및 공통전압배선(165) 등에 공급되도록 외부 인쇄회로기판 등에 전기적으로 연결될 수 있다.
한편, 본 발명에서는 표시영역(AA)에 절연층으로 톱니 모양의 수직 단차, 예로 표면에 돌기 패턴(180)을 형성하고 화소전극과 공통전극 사이에 돌기 패턴(180)의 경사면을 따라 스토리지 커패시터를 구성함으로써 초고해상도 모델에서 마스크 수의 증가 없이 스토리지 용량을 확보할 수 있는 것을 특징으로 한다.
이하, 돌기 패턴(180)를 포함하는 화소(SP)의 구조에 대해 상세히 설명한다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판에 있어, 화소영역의 일부를 예시적으로 보여주는 평면도이다.
특히, 도 3은 FFS 모드의 액정표시장치 일부를 예시적으로 보여주고 있다. 다만, 본 발명이 FFS 모드의 액정표시장치에 한정되는 것은 아니다. FFS 모드는 화소전극과 공통전극 사이에 형성되는 프린지 필드가 슬릿을 관통하여 화소영역 및 화소전극 상에 위치하는 액정분자를 구동시켜 화상을 구현하는 방식이다.
FFS 모드의 액정표시장치는 액정분자가 수평으로 배향되어 있는 상태에서 하부에 공통전극(108)이 형성되고, 상부에 슬릿(118S)을 가진 화소전극(118)이 형성됨에 따라 전계가 수평 및 수직 방향으로 발생하여 액정분자가 트위스트와 틸트(tilt)되어 구동될 수 있다.
한편, 도 3에서는 편의상 공통전극을 도시하지 않았다. 이는, FFS 모드의 액정표시장치에서 공통전극이 컨택 영역 등 일부를 제외한 표시영역 전체에 걸쳐 형성되기 때문이다.
도 4는 도 3에 도시된 박막 트랜지스터 기판에 있어, A-A'선에 따라 절단한 단면을 개략적으로 보여주는 도면이다.
도 5는 도 3에 도시된 박막 트랜지스터 기판에 있어, B-B'선에 따라 절단한 단면을 개략적으로 보여주는 도면이다.
상술한 바와 같이 본 발명의 일 실시예에 따른 액정표시장치는, 화상을 표시하는 영역인 표시영역과 표시영역 외곽부의 비표시영역으로 구분될 수 있다.
도 3 내지 도 5를 참조하면, 표시영역에는 복수의 게이트라인(GL)과 복수의 데이터라인(DL)이 교차 형성되어 화소영역을 정의할 수 있다. 그리고, 화소영역 내에는 스위칭소자로서 박막 트랜지스터가 형성되고, 전계 형성을 위한 화소전극(118)과 공통전극(108)이 형성될 수 있다.
어레이 기판(110) 위에 버퍼층(115a)이 배치될 수 있다. 버퍼층(115a)은 어레이 기판(110)으로부터 수분 또는 불순물의 침투를 최소화할 수 있다.
버퍼층(115a)은 일 예로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
도시하지 않았지만, 어레이 기판(110)과 버퍼층(115a) 사이에는 차광층이 배치될 수도 있다. 차광층은 박막 트랜지스터의 하부에서 박막 트랜지스터의 액티브층(124)으로 입사하는 광을 차단한다. 박막 트랜지스터의 액티브층(124)에 광이 조사되면 누설 전류가 발생하여 박막 트랜지스터의 신뢰성이 저감될 수 있다. 따라서, 차광층은 박막 트랜지스터의 액티브층(124) 하부에 배치되어, 박막 트랜지스터로 입사하는 광을 차단하여 누설 전류를 최소화할 수 있다.
차광층은 불투명한 도전성 물질로 이루어질 수 있다. 차광층은 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
버퍼층(115a) 위에 박막 트랜지스터가 배치될 수 있다. 박막 트랜지스터는 액정표시장치의 구동 소자로 사용될 수 있다. 박막 트랜지스터는 액티브층(124), 게이트전극(121), 소스전극(122) 및 드레인전극(123)을 포함할 수 있다.
먼저, 버퍼층(115a) 위에 게이트전극(121)이 배치되고, 게이트전극(121) 위에 게이트절연층(115b)이 배치될 수 있다.
게이트전극(121)과 동일 층에 제1 방향으로 게이트라인(GL)이 배치될 수 있다.
게이트전극(121)과 게이트라인(GL)은, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나, 또는 이들의 2 이상의 조합, 또는 다른 적절한 물질을 포함하여 구성될 수 있다.
게이트절연층(115b)으로는, 실리콘(Si) 계열의 산화막, 질화막, 또는 이를 포함하는 화합물과, Al2O3를 포함하는 금속산화막(metal oxide), 유기절연막, 낮은 유전 상수(low-k) 값을 갖는 재료를 포함할 수 있다. 게이트절연층(115b)은 일 예로, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나, 또는 이들의 2 이상의 조합, 또는 다른 적절한 물질을 포함하여 구성될 수 있다.
게이트절연층(115b) 위에 액티브층(124)이 배치되고, 액티브층(124) 위에는 데이터라인(DL)에서 연장된 소스전극(122) 및 소스전극(122)과 마주하면서 이격 되는 드레인전극(123)이 배치될 수 있다.
데이터라인(DL)은 제1 방향과 교차하는 제2 방향으로 배치될 수 있으며, 게이트라인(GL)과 함께 화소영역을 구획할 수 있다.
액티브층(124)은 채널 영역, 소스 영역 및 드레인 영역을 포함할 수 있다. 채널 영역은 게이트전극(121)에 중첩하는 영역으로, 게이트전극(121)에 전압이 인가될 시, 채널이 형성되어 소스 영역 및 드레인 영역을 전기적으로 연결할 수 있다. 소스 영역 및 드레인 영역은 각각 소스전극(122) 및 드레인전극(123)에 전기적으로 연결되는 영역이다.
액티브층(124)은, 일 예로 데이터라인(DL) 및 소스/드레인전극(122, 123)과 동시에 패터닝 될 수 있으며, 이 경우 소스/드레인전극(122, 123)과 동일한 형태를 가지도록 패터닝 될 수 있다.
본 발명의 일 실시예에 따른 액티브층(124)은 산화물 반도체로 구성될 수 있다.
산화물 반도체로는, 게르마늄(Ge), 주석(Sn), 납(Pb), 인듐(In), 티타늄(Ti), 갈륨(Ga) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택된 하나 이상의 물질 및 아연(Zn)을 포함하는 산화물 반도체에 실리콘(Si)이 첨가된 물질로 이루어질 수 있다. 일 예로, 액티브층(124)은 인듐아연 복합 산화물(InZnO)에 실리콘 이온이 첨가된 실리콘 산화인듐아연(Si-InZnO: SIZO)으로 이루어질 수도 있다.
액티브층(124)이 SIZO로 이루어지는 경우, 액티브층(124)에서 아연(Zn), 인듐(In) 및 실리콘(Si) 원자의 전체 함량 대비 실리콘(Si) 원자 함량의 조성비는 약 0.001 중량%(wt%) 내지 약 30 wt%일 수도 있다. 실리콘(Si) 원자 함량이 높아질수록 전자 생성을 제어하는 역할이 강해져서, 이동도가 낮아질 수 있으나, 그 소자의 안정성은 더 좋아질 수 있다.
산화물 반도체로는, 전술한 물질 외에 리튬(Li) 또는 칼륨(K)과 같은 I족 원소, 마그네슘(Mg), 칼슘(Ca) 또는 스트론튬(Sr)과 같은 Ⅱ족 원소, 갈륨(Ga), 알루미늄(Al), 인듐(In) 또는 이트륨(Y)과 같은 Ⅲ족 원소, 티타늄(Ti), 지르코늄(Zr), 실리콘(Si), 주석(Sn) 또는 게르마늄(Ge)과 같은 Ⅳ족 원소, 탄탈륨(Ta), 바나듐(V), 니오븀(Nb) 또는 안티몬(Sb)과 같은 Ⅴ족 원소, 또는 란티늄(La), 세륨(Ce), 프라세오디뮴(Pr), 터븀(Tb), 네오디뮴(Nd), 프로메튬(Pm), 사마륨(Sm), 유로퓸(Eu), 가돌리듐(Gd), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb) 또는 루테듐(Lu)과 같은 란탄(Ln) 계열 원소 등이 더 포함될 수 있다.
소스/드레인전극(122, 123) 및 데이터라인(DL)은, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나, 또는 이들의 2 이상의 조합, 또는 다른 적절한 물질을 포함하여 구성될 수 있다.
소스/드레인전극(122, 123) 및 데이터라인(DL)을 포함하는 어레이 기판(110) 위에 제1 보호층(115c)이 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 제1 보호층(115c)이 배치되지 않을 수도 있다.
제1 보호층(115c)은 실리콘(Si) 계열의 산화막, 질화막, 또는 이를 포함하는 화합물과, Al2O3를 포함하는 금속산화막(metal oxide), 유기절연막, 낮은 유전 상수(low-k) 값을 갖는 재료를 포함할 수 있다. 제1 보호층(115c)은 일 예로, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나, 또는 이들의 2 이상의 조합, 또는 다른 적절한 물질을 포함하여 구성될 수 있다.
그리고, 제1 보호층(115c) 위에 유기 절연층(115d)이 배치될 수 있다.
유기 절연층(115d)은 소스전극(122) 또는 드레인전극(123)을 노출시키는 컨택 홀을 갖도록 형성될 수 있다. 유기 절연층(115d)은 저유전율 특성을 가지고, 건식 식각이 가능한 유기물질로 이루어질 수 있다.
유기 절연층(115d)은, PAC(photo acryl)이나 OC(overcoat) 등의 저유전율의 유기절연물질로 이루어져 데이터라인(DL)과 공통전극(108) 사이의 커플링을 방지하는 역할을 할 수 있다.
한편, 본 발명의 일 실시예에 따른 유기 절연층(115d)은, 표시영역에 톱니 모양의 수직 단차, 예로 그 표면에 돌기 패턴(180)이 구비된 것을 특징으로 한다.
돌기 패턴(180)은 게이트라인(GL)과 나란한 방향, 즉 제1 방향으로 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 상부의 화소전극(118)의 배열방향과 엇갈리기만 하면 제1 방향 이외의 다른 방향으로도 배치될 수 있다.
돌기 패턴(180)은 제1 방향으로 나란하게 배치될 수 있다. 즉, 복수의 돌기가 제1 방향으로 나란하게 배치되어 돌기 패턴(180)을 구성할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
유기 절연층(115d) 위에 공통전극(108)이 배치될 수 있다.
공통전극(108)은 투명 도전성 물질로 이루어질 수 있다. 공통전극(108)은 예를 들어, 주석 산화물(Tin Oxide; TO), 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zinc Oxide; IZO), 인듐 주석 아연 산화물(Indium Zinc Tin Oxide; ITZO) 등으로 이루어질 수 있으나, 이에 제한되지 않는다.
공통전극(108)은 화소영역 내에서 판 형상을 가질 수 있지만, 소정 영역에 제1 개구부를 구비할 수 있다. 이러한 제1 개구부는 드레인전극(123)이 노출되는 컨택 홀 영역에 형성될 수 있다. 이는, 컨택 홀(140)을 통해 드레인전극(123)과 화소전극(118) 사이의 전기적 연결 시 쇼트(short)가 발생하는 것을 방지하기 위함이다. 즉, 공통전극(108)이 제1 개구부를 구비하지 않으면, 화소전극(118)과 드레인전극(123) 사이의 전기적 연결 시 공통전극(108)과 화소전극(118) 사이에 쇼트가 발생하기 때문에, 이를 방지하기 위해서 공통전극(108)은 컨택 홀 영역에 제1 개구부가 구비될 수 있다.
또한, 공통전극(108)은 박막 트랜지스터 영역에 제2 개구부를 구비할 수도 있다. 이는, 공통전극(108)이 박막 트랜지스터 영역에 형성되면, 액티브층(124)의 채널영역에서 전자의 이동에 간섭이 될 수도 있기 때문이다. 다만, 본 발명이 이에 한정되는 것은 아니다.
또한, 공통전극(108)은 비표시영역 내에 제3 개구부를 구비할 수도 있다.
한편, 공통전극(108)은 그 하부의 유기 절연층(115d)의 돌기 패턴(180)에 의해 돌기 패턴(180)에 대응하는 톱니 모양의 수직 단차가 형성될 수 있다.
그리고, 공통전극(108) 위에 제2 보호층(115e)이 배치될 수 있다.
제2 보호층(115e)은 실리콘(Si) 계열의 산화막, 질화막, 또는 이를 포함하는 화합물과, Al2O3를 포함하는 금속산화막(metal oxide), 유기절연막, 낮은 유전 상수(low-k) 값을 갖는 재료를 포함할 수 있다. 그리고, 제2 보호층(115e)은 일 예로, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나, 또는 이들의 2 이상의 조합, 또는 다른 적절한 물질을 포함하여 구성될 수 있다.
제2 보호층(115e) 위에 화소전극(118)이 배치될 수 있다.
화소전극(118)은 투명 도전성 물질로 이루어질 수 있다. 화소전극(118)은 예를 들어, 주석 산화물(Tin Oxide; TO), 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zinc Oxide; IZO), 인듐 주석 아연 산화물(Indium Zinc Tin Oxide; ITZO) 등으로 이루어질 수 있으나, 이에 제한되지 않는다.
화소전극(118)은 컨택 홀(140)을 통해 드레인전극(123)과 연결될 수 있다. 컨택 홀(140)은 드레인전극(123)이 노출되도록 제1 보호층(115c), 제2 보호층(115e) 및 유기 절연층(115d)의 소정 영역에 형성될 수 있다.
화소전극(118) 내에 복수의 슬릿(118S)이 구비되어, 공통전극(108)과 함께 프린지 필드(fringe field)를 형성할 수 있다.
한편, 화소전극(118)은 그 하부의 유기 절연층(115d)의 돌기 패턴(180)에 의해, 공통전극(108)과 동일하게, 돌기 패턴(180)에 대응하는 톱니 모양의 수직 단차가 형성될 수 있다.
이에, 화소전극(118)과 공통전극(108) 사이에 돌기 패턴(180)의 경사면을 따라 스토리지 커패시터가 구성되며, 따라서 초고해상도 모델에서 마스크 수의 증가 없이 스토리지 용량을 확보할 수 있게 된다. 즉, 기존에는 화소전극과 공통전극 사이의 평평한 표면에서만 스토리지 커패시터가 구성되는 반면, 본 발명의 일 실시예에서와 같이 화소전극(118)과 공통전극(108)이 돌기 패턴(180)에 대응하는 톱니 모양으로 웨이브가 형성됨에 따라, 화소전극(118)과 공통전극(108) 사이의 평평한 표면에서뿐만 아니라 화소전극(118)과 공통전극(108) 사이의 경사면에서도 스토리지 커패시터가 구성되어 충분한 스토리지 용량을 확보할 수 있게 된다. 이에 구동전압 감소에 따른 소비전력이 개선되는 효과를 제공한다.
이와 같이 본 발명은, 화소영역에 유기 절연층(115d)으로 수직 단차를 이용한 톱니 모양의 돌기 패턴(180)을 형성함으로써, 초고해상도 FFS 모드에서 충분한 스토리지 용량을 확보할 수 있게 된다.
한편, 본 발명은, 어레이 기판에 컬러필터가 구성된 COT(color filter on TFT) 구조의 액정표시장치에서도 적용될 수 있으며, 이를 다음의 다른 일 실시예를 통해 상세히 설명한다.
도 6 및 도 7은 본 발명의 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면을 개략적으로 보여주는 도면들이다.
도 6은 본 발명의 다른 일 실시예에 따른 박막 트랜지스터 기판에 있어, 도 4에 대응하는 단면을 예로 들어 보여주고 있으며, 도 7은 본 발명의 다른 일 실시예에 따른 박막 트랜지스터 기판에 있어, 도 5에 대응하는 단면을 예로 들어 보여주고 있다.
도 6 및 도 7에 도시된 본 발명의 다른 일 실시예는, 어레이 기판에 컬러필터가 구성된 COT 구조를 제외하고는 전술한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 구조와 실질적으로 동일한 구조로 이루어져 있다.
도 6 및 도 7은 FFS 모드의 액정표시장치 일부를 예시적으로 보여주고 있다. 다만, 본 발명이 FFS 모드의 액정표시장치에 한정되는 것은 아니다.
전술한 본 발명의 일 실시예와 같이, 표시영역에는 복수의 게이트라인과 복수의 데이터라인이 교차 형성되어 화소영역을 정의할 수 있다. 또한, 화소영역 내에는 박막 트랜지스터가 형성되고, 전계 형성을 위한 화소전극과 공통전극이 형성될 수 있다.
도 6 및 도 7을 참조하면, 어레이 기판(210) 위에 버퍼층(215a)이 배치될 수 있다.
버퍼층(215a)은 일 예로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
도시하지 않았지만, 어레이 기판(210)과 버퍼층(215a) 사이에는 차광층이 배치될 수도 있다.
차광층은 불투명한 도전성 물질로 이루어질 수 있다. 차광층은 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
버퍼층(215a) 위에 박막 트랜지스터가 배치될 수 있다. 박막 트랜지스터는 액정표시장치의 구동 소자로 사용될 수 있다. 박막 트랜지스터는 액티브층(224), 게이트전극(221), 소스전극(222) 및 드레인전극(223)을 포함할 수 있다.
버퍼층(215a) 위에 게이트전극(221)이 배치되고, 게이트전극(221) 위에 게이트절연층(215b)이 배치될 수 있다.
게이트전극(221)과 동일 층에 제1 방향으로 게이트라인이 배치될 수 있다.
게이트전극(221)과 게이트라인은, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나, 또는 이들의 2 이상의 조합, 또는 다른 적절한 물질을 포함하여 구성될 수 있다.
게이트절연층(215b)으로는, 실리콘(Si) 계열의 산화막, 질화막, 또는 이를 포함하는 화합물과, Al2O3를 포함하는 금속산화막(metal oxide), 유기절연막, 낮은 유전 상수(low-k) 값을 갖는 재료를 포함할 수 있다. 게이트절연층(215b)은 일 예로, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나, 또는 이들의 2 이상의 조합, 또는 다른 적절한 물질을 포함하여 구성될 수 있다.
게이트절연층(215b) 위에 액티브층(224)이 배치되고, 액티브층(224) 위에는 데이터라인에서 연장된 소스전극(222) 및 소스전극(222)과 마주하면서 이격 되는 드레인전극(223)이 배치될 수 있다.
데이터라인은 제1 방향과 교차하는 제2 방향으로 배치되며, 게이트라인과 함께 화소영역을 구획할 수 있다.
액티브층(224)은 채널 영역, 소스 영역 및 드레인 영역을 포함할 수 있다. 채널 영역은 게이트전극(221)에 중첩하는 영역으로, 게이트전극(221)에 전압이 인가될 시, 채널이 형성되어 소스 영역 및 드레인 영역을 전기적으로 연결할 수 있다. 소스 영역 및 드레인 영역은 각각 소스전극(222) 및 드레인전극(223)에 전기적으로 연결되는 영역이다.
본 발명의 다른 일 실시예에 따른 액티브층(224)은 산화물 반도체로 구성될 수 있다.
산화물 반도체로는, 게르마늄(Ge), 주석(Sn), 납(Pb), 인듐(In), 티타늄(Ti), 갈륨(Ga) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택된 하나 이상의 물질 및 아연(Zn)을 포함하는 산화물 반도체에 실리콘(Si)이 첨가된 물질로 이루어질 수 있다. 일 예로, 액티브층(224)은 인듐아연 복합 산화물(InZnO)에 실리콘 이온이 첨가된 실리콘 산화인듐아연(Si-InZnO: SIZO)으로 이루어질 수도 있다.
산화물 반도체로는, 전술한 물질 외에 리튬(Li) 또는 칼륨(K)과 같은 I족 원소, 마그네슘(Mg), 칼슘(Ca) 또는 스트론튬(Sr)과 같은 Ⅱ족 원소, 갈륨(Ga), 알루미늄(Al), 인듐(In) 또는 이트륨(Y)과 같은 Ⅲ족 원소, 티타늄(Ti), 지르코늄(Zr), 실리콘(Si), 주석(Sn) 또는 게르마늄(Ge)과 같은 Ⅳ족 원소, 탄탈륨(Ta), 바나듐(V), 니오븀(Nb) 또는 안티몬(Sb)과 같은 Ⅴ족 원소, 또는 란티늄(La), 세륨(Ce), 프라세오디뮴(Pr), 터븀(Tb), 네오디뮴(Nd), 프로메튬(Pm), 사마륨(Sm), 유로퓸(Eu), 가돌리듐(Gd), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb) 또는 루테듐(Lu)과 같은 란탄(Ln) 계열 원소 등이 더 포함될 수 있다.
소스/드레인전극(222, 223) 및 데이터라인은, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나, 또는 이들의 2 이상의 조합, 또는 다른 적절한 물질을 포함하여 구성될 수 있다.
소스/드레인전극(222, 223) 및 데이터라인을 포함하는 어레이 기판(210) 위에 제1 보호층(215c)이 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 제1 보호층(215c)이 배치되지 않을 수도 있다.
제1 보호층(215c)은 실리콘(Si) 계열의 산화막, 질화막, 또는 이를 포함하는 화합물과, Al2O3를 포함하는 금속산화막(metal oxide), 유기절연막, 낮은 유전 상수(low-k) 값을 갖는 재료를 포함할 수 있다. 제1 보호층(215c)은 일 예로, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나, 또는 이들의 2 이상의 조합, 또는 다른 적절한 물질을 포함하여 구성될 수 있다.
그리고, 제1 보호층(215c) 위에 컬러필터층(206R, 206G)이 배치될 수 있다.
이러한 컬러필터층(206R, 206G)은 드레인전극(223)을 노출시키는 컨택 홀을 갖도록 형성될 수 있다. 컬러필터층(206R, 206G)은 저유전율 특성을 가지고, 건식 식각이 가능한 유기물질로 이루어질 수 있다.
컬러필터층(206R, 206G)은, PAC(photo acryl)이나 OC(overcoat) 등의 저유전율 유기절연물질로 이루어져 데이터라인과 공통전극(208) 사이의 커플링을 방지하는 역할을 할 수 있다.
또한, 본 발명의 다른 일 실시예에 따른 컬러필터층(206R, 206G)은, 단위 화소마다 적, 녹, 청색 중 어느 하나의 서브 컬러필터층이 형성되어 구성되는데, 컬러필터층(206R, 206G)은 게이트라인 및 데이터라인의 상부에는 형성되지 않는다.
컬러필터층(206R, 206G)은 감광성의 컬러필터 물질을 제1 보호층(215c) 위에 도포한 다음, 포토 마스크공정을 통해 단위화소마다 적, 녹, 청색의 서브 컬러필터층을 형성하여 구성할 수 있다.
한편, 본 발명의 다른 일 실시예에 따른 컬러필터층(206R, 206G)은, 표시영역에 톱니 모양의 수직 단차, 예로 그 표면에 돌기 패턴(280)이 구비된 것을 특징으로 한다.
돌기 패턴(280)은 게이트라인과 나란한 방향, 즉 제1 방향으로 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 화소전극(218)의 배열방향과 엇갈리기만 하면 제1 방향 이외의 다른 방향으로도 배치될 수 있다.
돌기 패턴(280)은 제1 방향으로 나란하게 배치될 수 있다. 즉, 복수의 돌기가 제1 방향으로 나란하게 배치되어 돌기 패턴(280)을 구성할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
컬러필터층(206R, 206G) 위에 공통전극(208)이 배치될 수 있다.
공통전극(208)은 투명 도전성 물질로 이루어질 수 있다. 공통전극(208)은 예를 들어, 주석 산화물(Tin Oxide; TO), 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zinc Oxide; IZO), 인듐 주석 아연 산화물(Indium Zinc Tin Oxide; ITZO) 등으로 이루어질 수 있으나, 이에 제한되지 않는다.
공통전극(208)은 화소영역 내에서 판 형상을 가질 수 있지만, 소정 영역에 제1 개구부를 구비할 수 있다. 이러한 제1 개구부는 드레인전극(223)이 노출되는 컨택 홀 영역에 형성될 수 있다.
또한, 공통전극(208)은 박막 트랜지스터 영역에 제2 개구부를 구비할 수도 있다.
또한, 공통전극(208)은 비표시영역 내에 제3 개구부를 구비할 수도 있다.
한편, 공통전극(208)은, 컬러필터층(206R, 206G)의 돌기 패턴(280)에 의해 돌기 패턴(280)에 대응하는 톱니 모양의 수직 단차가 형성될 수 있다.
그리고, 공통전극(208) 위에 제2 보호층(215e)이 배치될 수 있다.
제2 보호층(215e)은 실리콘(Si) 계열의 산화막, 질화막, 또는 이를 포함하는 화합물과, Al2O3를 포함하는 금속산화막(metal oxide), 유기절연막, 낮은 유전 상수(low-k) 값을 갖는 재료를 포함할 수 있다. 그리고, 제2 보호층(215e)은 일 예로, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나, 또는 이들의 2 이상의 조합, 또는 다른 적절한 물질을 포함하여 구성될 수 있다.
제2 보호층(215e) 위에 화소전극(218)이 배치될 수 있다.
화소전극(218)은 투명 도전성 물질로 이루어질 수 있다. 화소전극(218)은 예를 들어, 주석 산화물(Tin Oxide; TO), 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zinc Oxide; IZO), 인듐 주석 아연 산화물(Indium Zinc Tin Oxide; ITZO) 등으로 이루어질 수 있으나, 이에 제한되지 않는다.
화소전극(218)은 컨택 홀(240)을 통해 드레인전극(223)과 연결될 수 있다. 컨택 홀(240)은 드레인전극(223)이 노출되도록 제1 보호층(215c), 제2 보호층(215e) 및 컬러필터층(206R, 206G)의 소정 영역에 형성될 수 있다.
화소전극(218) 내에 복수의 슬릿(218S)이 구비되어, 공통전극(208)과 함께 프린지 필드(fringe field)를 형성할 수 있다.
한편, 화소전극(218)은, 컬러필터층(206R, 206G)의 돌기 패턴(280)에 의해, 공통전극(208)과 동일하게, 돌기 패턴(280)에 대응하는 톱니 모양의 수직 단차가 형성될 수 있다.
이에, 화소전극(218)과 공통전극(208) 사이에 돌기 패턴(280)의 경사면을 따라 스토리지 커패시터가 구성되며, 따라서 초고해상도 모델에서 마스크 수의 증가 없이 스토리지 용량을 확보할 수 있게 된다. 이에 구동전압 감소에 따른 소비전력이 개선되는 효과를 제공한다.
이와 같이, 화소영역에 컬러필터층(206R, 206G)으로 수직 단차를 이용한 톱니 모양의 돌기 패턴(280)을 형성함으로써, 초고해상도 FFS 모드에서 충분한 스토리지 용량을 확보할 수 있게 된다.
또한, 본 발명의 다른 일 실시예는, 어레이 기판(210)에 컬러필터층(206R, 206G)을 직접 구성하기 때문에 합착마진을 고려하지 않아도 되므로 개구율이 개선되며, 컬러필터층(206R, 206G)으로 유기 절연층을 대신할 수 있어 마스크 수를 감소시킬 수 있는 장점이 있다.
한편, 본 발명은, 전술한 실시예들과는 달리 공통전극을 화소전극 상부에 배치할 수도 있으며, 이를 다음의 또 다른 일 실시예를 통해 상세히 설명한다.
도 8 및 도 9는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면을 개략적으로 보여주는 도면들이다.
도 8은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판에 있어, 도 4에 대응하는 단면을 예로 들어 보여주고 있으며, 도 9는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판에 있어, 도 5에 대응하는 단면을 예로 들어 보여주고 있다.
도 8 및 도 9에 도시된 본 발명의 또 다른 일 실시예는, 화소전극과 공통전극의 배치 순서를 제외하고는 전술한 본 발명의 일 실시예 및 다른 일 실시예에 따른 박막 트랜지스터 기판과 실질적으로 동일한 구조로 이루어져 있다.
도 8 및 도 9는 FFS 모드의 액정표시장치 일부를 예시적으로 보여주고 있다. 다만, 본 발명이 FFS 모드의 액정표시장치에 한정되는 것은 아니다.
전술한 본 발명의 일 실시예 및 다른 일 실시예와 같이, 표시영역에는 복수의 게이트라인과 복수의 데이터라인이 교차 형성되어 화소영역을 정의할 수 있다. 또한, 화소영역 내에는 박막 트랜지스터가 형성되고, 전계 형성을 위한 화소전극과 공통전극이 형성될 수 있다.
도 8 및 도 9를 참조하면, 어레이 기판(310) 위에 버퍼층(315a)이 배치될 수 있다.
버퍼층(315a)은 일 예로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
도시하지 않았지만, 어레이 기판(310)과 버퍼층(315a) 사이에는 차광층이 배치될 수도 있다.
차광층은 불투명한 도전성 물질로 이루어질 수 있다. 차광층은 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
버퍼층(315a) 위에 박막 트랜지스터가 배치될 수 있다. 박막 트랜지스터는 액정표시장치의 구동 소자로 사용될 수 있다. 박막 트랜지스터는 액티브층(324), 게이트전극(321), 소스전극(322) 및 드레인전극(323)을 포함할 수 있다.
버퍼층(315a) 위에 게이트전극(321)이 배치되고, 게이트전극(321) 위에 게이트절연층(315b)이 배치될 수 있다.
게이트전극(321)과 동일 층에 제1 방향으로 게이트라인이 배치될 수 있다.
게이트전극(321)과 게이트라인은, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나, 또는 이들의 2 이상의 조합, 또는 다른 적절한 물질을 포함하여 구성될 수 있다.
게이트절연층(315b)으로는, 실리콘(Si) 계열의 산화막, 질화막, 또는 이를 포함하는 화합물과, Al2O3를 포함하는 금속산화막(metal oxide), 유기절연막, 낮은 유전 상수(low-k) 값을 갖는 재료를 포함할 수 있다. 게이트절연층(315b)은 일 예로, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나, 또는 이들의 2 이상의 조합, 또는 다른 적절한 물질을 포함하여 구성될 수 있다.
게이트절연층(315b) 위에 액티브층(324)이 배치되고, 액티브층(324) 위에는 데이터라인에서 연장된 소스전극(322) 및 소스전극(322)과 마주하면서 이격 되는 드레인전극(323)이 배치될 수 있다.
데이터라인은 제1 방향과 교차하는 제2 방향으로 배치되며, 게이트라인과 함께 화소영역을 구획할 수 있다.
액티브층(324)은 채널 영역, 소스 영역 및 드레인 영역을 포함할 수 있다. 채널 영역은 게이트전극(321)에 중첩하는 영역으로, 게이트전극(321)에 전압이 인가될 시, 채널이 형성되어 소스 영역 및 드레인 영역을 전기적으로 연결할 수 있다. 소스 영역 및 드레인 영역은 각각 소스전극(322) 및 드레인전극(323)에 전기적으로 연결되는 영역이다.
본 발명의 또 다른 일 실시예에 따른 액티브층(324)은 산화물 반도체로 구성될 수 있다.
산화물 반도체로는, 게르마늄(Ge), 주석(Sn), 납(Pb), 인듐(In), 티타늄(Ti), 갈륨(Ga) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택된 하나 이상의 물질 및 아연(Zn)을 포함하는 산화물 반도체에 실리콘(Si)이 첨가된 물질로 이루어질 수 있다. 일 예로, 액티브층(324)은 인듐아연 복합 산화물(InZnO)에 실리콘 이온이 첨가된 실리콘 산화인듐아연(Si-InZnO: SIZO)으로 이루어질 수도 있다.
산화물 반도체로는, 전술한 물질 외에 리튬(Li) 또는 칼륨(K)과 같은 I족 원소, 마그네슘(Mg), 칼슘(Ca) 또는 스트론튬(Sr)과 같은 Ⅱ족 원소, 갈륨(Ga), 알루미늄(Al), 인듐(In) 또는 이트륨(Y)과 같은 Ⅲ족 원소, 티타늄(Ti), 지르코늄(Zr), 실리콘(Si), 주석(Sn) 또는 게르마늄(Ge)과 같은 Ⅳ족 원소, 탄탈륨(Ta), 바나듐(V), 니오븀(Nb) 또는 안티몬(Sb)과 같은 Ⅴ족 원소, 또는 란티늄(La), 세륨(Ce), 프라세오디뮴(Pr), 터븀(Tb), 네오디뮴(Nd), 프로메튬(Pm), 사마륨(Sm), 유로퓸(Eu), 가돌리듐(Gd), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb) 또는 루테듐(Lu)과 같은 란탄(Ln) 계열 원소 등이 더 포함될 수 있다.
소스/드레인전극(322, 323) 및 데이터라인은, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나, 또는 이들의 2 이상의 조합, 또는 다른 적절한 물질을 포함하여 구성될 수 있다.
소스/드레인전극(322, 323) 및 데이터라인을 포함하는 어레이 기판(310) 위에 제1 보호층(315c)이 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 제1 보호층(315c)이 배치되지 않을 수도 있다.
제1 보호층(315c)은 실리콘(Si) 계열의 산화막, 질화막, 또는 이를 포함하는 화합물과, Al2O3를 포함하는 금속산화막(metal oxide), 유기절연막, 낮은 유전 상수(low-k) 값을 갖는 재료를 포함할 수 있다. 제1 보호층(315c)은 일 예로, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나, 또는 이들의 2 이상의 조합, 또는 다른 적절한 물질을 포함하여 구성될 수 있다.
그리고, 제1 보호층(315c) 위에 유기 절연층(315d)이 배치될 수 있다.
이러한 유기 절연층(315d)은 드레인전극(323)을 노출시키는 컨택 홀을 갖도록 형성될 수 있다. 유기 절연층(315d)은 저유전율 특성을 가지고, 건식 식각이 가능한 유기물질로 이루어질 수 있다.
유기 절연층(315d)은, PAC(photo acryl)이나 OC(overcoat) 등의 저유전율의 유기절연물질로 이루어질 수 있다.
본 발명의 또 다른 실시예에 따른 유기 절연층(315d)은 컬러필터층으로 구성될 수도 있다. 이 경우, 단위 화소마다 적, 녹, 청색 중 어느 하나의 서브 컬러필터층이 형성되어 구성되는데, 컬러필터층은 게이트라인 및 데이터라인의 상부에는 형성되지 않는다.
한편, 본 발명의 또 다른 일 실시예에 따른 유기 절연층(315d)은, 표시영역에 톱니 모양의 수직 단차, 예로 그 표면에 돌기 패턴(380)이 구비된 것을 특징으로 한다.
돌기 패턴(380)은 게이트라인과 나란한 방향, 즉 제1 방향으로 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 화소전극(318)의 배열방향과 엇갈리기만 하면 제1 방향 이외의 다른 방향으로도 배치될 수 있다.
돌기 패턴(380)은 제1 방향으로 나란하게 배치될 수 있다. 즉, 복수의 돌기가 제1 방향으로 나란하게 배치되어 돌기 패턴(380)을 구성할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
유기 절연층(315d) 위에 화소전극(318)이 배치될 수 있다.
화소전극(318)은 투명 도전성 물질로 이루어질 수 있다. 화소전극(318)은 예를 들어, 주석 산화물(Tin Oxide; TO), 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zinc Oxide; IZO), 인듐 주석 아연 산화물(Indium Zinc Tin Oxide; ITZO) 등으로 이루어질 수 있으나, 이에 제한되지 않는다.
화소전극(318)은 컨택 홀(340)을 통해 드레인전극(323)과 연결될 수 있다. 컨택 홀(340)은 제1 보호층(315c) 및 유기 절연층(315d)의 소정 영역에 형성되어 드레인전극(323)을 노출시킬 수 있다.
화소전극(318) 내에 복수의 슬릿(318S)이 구비되어, 공통전극(308)과 함께 프린지 필드(fringe field)를 형성할 수 있다.
화소전극(318)은 박막 트랜지스터 영역에 제2 개구부를 구비할 수도 있다.
또한, 화소전극(318)은 비표시영역 내에 제3 개구부를 구비할 수도 있다.
한편, 화소전극(318)은, 하부의 유기 절연층(315d)의 돌기 패턴(380)에 의해 돌기 패턴(380)에 대응하는 톱니 모양의 수직 단차가 형성될 수 있다.
그리고, 화소전극(318) 위에 제2 보호층(315e)이 배치될 수 있다.
제2 보호층(315e)은 실리콘(Si) 계열의 산화막, 질화막, 또는 이를 포함하는 화합물과, Al2O3를 포함하는 금속산화막(metal oxide), 유기절연막, 낮은 유전 상수(low-k) 값을 갖는 재료를 포함할 수 있다. 그리고, 제2 보호층(315e)은 일 예로, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나, 또는 이들의 2 이상의 조합, 또는 다른 적절한 물질을 포함하여 구성될 수 있다.
제2 보호층(315e) 위에 공통전극(308)이 배치될 수 있다.
공통전극(308)은 투명 도전성 물질로 이루어질 수 있다. 공통전극(308)은 예를 들어, 주석 산화물(Tin Oxide; TO), 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zinc Oxide; IZO), 인듐 주석 아연 산화물(Indium Zinc Tin Oxide; ITZO) 등으로 이루어질 수 있으나, 이에 제한되지 않는다.
공통전극(308)은 화소영역 내에서 판 형상을 가질 수 있지만, 소정 영역에 제1 개구부를 구비할 수 있다. 이러한 제1 개구부는 컨택 홀 영역에 형성될 수 있다.
또한, 공통전극(308)은 박막 트랜지스터 영역에 제2 개구부를 구비할 수도 있다.
또한, 공통전극(308)은 비표시영역 내에 제3 개구부를 구비할 수도 있다.
한편, 공통전극(308)은, 하부의 유기 절연층(315d)의 돌기 패턴(380)에 의해, 화소전극(318)과 동일하게, 돌기 패턴(380)에 대응하는 톱니 모양의 수직 단차가 형성될 수 있다.
이에, 화소전극(318)과 공통전극(308) 사이에 돌기 패턴(380)의 경사면을 따라 스토리지 커패시터가 구성되며, 따라서 초고해상도 모델에서 마스크 수의 증가 없이 스토리지 용량을 확보할 수 있게 된다. 이에 구동전압 감소에 따른 소비전력이 개선되는 효과를 제공한다.
도 10a는 비교예에 따른 평판표시장치에 있어, 전압에 따른 투과율의 변화를 예로 들어 보여주는 그래프이다.
도 10b는 본 발명의 일 실시예에 따른 평판표시장치에 있어, 전압에 따른 투과율의 변화를 예로 들어 보여주는 그래프이다.
도 11은 본 발명의 일 실시예에 따른 평판표시장치의 투과율과 구동전압 및 스토리지 용량(Cst)을 비교예와 비교하여 보여주는 표다.
도 10a 및 도 10b는 일 예로, 266PPI(Pixel per Inch) 모델에서의 전압에 따른 투과율의 시뮬레이션(simulation) 결과를 보여주고 있다.
도 10a 및 도 10b는 전압을 4.0V에서 7.0V로 증가시킴에 따른 투과율의 변화를 예로 들어 보여주고 있다.
최대 투과율을 나타낼 때의 전압을 구동전압으로 볼 수 있다.
여기서, 스토리지 용량(Cst)은 10-13pF의 단위를 가진다.
도 10a와 도 10b 및 도 11을 참조하면, 비교예에 따른 평판표시장치에 비해 본 발명의 일 실시예에 따른 평판표시장치는 스토리지 용량(Cst)이 약 15% 상승한 것을 알 수 있다.
또한, 비교예에 따른 평판표시장치에 비해 본 발명의 일 실시예에 따른 평판표시장치는 투과율이 약 1% 상승하고, 구동전압이 약 0.2V 낮아진 것을 알 수 있다.
구체적으로, 도 10a와 도 11을 참조하면, 비교예에 따른 평판표시장치의 경우, 투과율과 구동전압 및 스토리지 용량은 각각 0.092271과 5.8V 및 5.47x10-13pF인 것을 알 수 있다.
다음으로, 도 10b와 도 11을 참조하면, 본 발명의 일 실시예에 따른 평판표시장치의 경우, 투과율과 구동전압 및 스토리지 용량은 각각 0.093097과 5.6V 및 6.31x10-13pF인 것을 알 수 있다.
따라서, 비교예에 따른 평판표시장치에 비해 본 발명의 일 실시예에 따른 평판표시장치는 투과율이 약 1% 상승하고, 구동전압이 약 0.2V 낮아진 것을 알 수 있다. 즉, 투과율은 유사한 수준으로 유지되고, 수직 단차에 의한 셀 갭 등으로 인하여 구동전압이 낮아진 것을 알 수 있다.
또한, 비교예에 따른 평판표시장치에 비해 본 발명의 일 실시예에 따른 평판표시장치는 스토리지 용량이 약 15% 상승한 것을 알 수 있다.
한편, 본 발명은 2500PPI 모델과 같이 초고해상도 평판표시장치에 적용될 수 있으며, 이를 다음의 또 다른 일 실시예를 통해 상세히 설명한다.
도 12는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판에 있어, 화소영역의 일부를 예시적으로 보여주는 평면도이다.
특히, 도 12는 FFS 모드의 액정표시장치 일부를 예시적으로 보여주고 있다. 다만, 전술한 바와 같이 본 발명이 FFS 모드의 액정표시장치에 한정되는 것은 아니다.
한편, 도 12에서는 편의상 제2 공통전극을 도시하지 않았다. 이는, FFS 모드의 액정표시장치에서 제2 공통전극이 표시영역 전체에 걸쳐 형성되기 때문이다.
도 13은 도 12에 도시된 박막 트랜지스터 기판에 있어, C-C'선에 따라 절단한 단면을 개략적으로 보여주는 도면이다.
상술한 바와 같이 본 발명의 또 다른 일 실시예에 따른 액정표시장치는, 화상을 표시하는 영역인 표시영역과 표시영역 외곽부의 비표시영역으로 구분될 수 있다.
도 12 및 도 13을 참조하면, 표시영역에는 복수의 게이트라인(GL)과 복수의 데이터라인(DL)이 교차 형성되어 화소영역을 정의할 수 있다. 그리고, 화소영역 내에는 스위칭소자로서 박막 트랜지스터가 형성되고, 전계 형성을 위한 화소전극(418)과 제1, 제2 공통전극(408', 408)이 형성될 수 있다.
어레이 기판(410) 위에 버퍼층(415a)이 배치될 수 있다. 버퍼층(415a)은 어레이 기판(410)으로부터 수분 또는 불순물의 침투를 최소화할 수 있다.
버퍼층(415a)은 일 예로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
어레이 기판(410)과 버퍼층(415a) 사이에는 차광층(LS)이 배치될 수 있다. 차광층(LS)은 박막 트랜지스터의 하부에서 박막 트랜지스터의 액티브층(424)으로 입사하는 광을 차단한다.
차광층(LS)은 불투명한 도전성 물질로 이루어질 수 있다. 차광층(LS)은 일 예로, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
버퍼층(415a) 위에 박막 트랜지스터가 배치될 수 있다. 박막 트랜지스터는 액정표시장치의 구동 소자로 사용될 수 있다. 박막 트랜지스터는 액티브층(424), 게이트전극(421), 소스전극(422) 및 드레인전극(423)을 포함할 수 있다.
구체적으로, 버퍼층(415a) 위에 액티브층(424)이 배치되고, 액티브층(424) 위에 제1 층간 절연층(415b)이 배치될 수 있다.
도 12를 참조하면, 예를 들어, 액티브층(424)은 "U"자형으로 형성될 수 있으나, 이에 제한되는 것은 아니다.
액티브층(424)은 채널 영역, 소스 영역 및 드레인 영역을 포함할 수 있다. 채널 영역은 게이트전극(421)에 중첩하는 영역으로, 게이트전극(421)에 전압이 인가될 시, 채널이 형성되어 소스 영역 및 드레인 영역을 전기적으로 연결할 수 있다. 소스 영역 및 드레인 영역은 각각 소스전극(422) 및 드레인전극(423)에 전기적으로 연결되는 영역이다. 소스전극(422)은 제1 컨택 홀(440a)을 통해 액티브층(424)의 소스 영역에 전기적으로 접속하며, 드레인전극(423)은 제2 컨택 홀(440b)을 통해 액티브층(424)의 드레인 영역에 전기적으로 접속할 수 있다.
본 발명의 또 다른 일 실시예에 따른 액티브층(424)은 산화물 반도체로 구성될 수 있다.
산화물 반도체로는, 게르마늄(Ge), 주석(Sn), 납(Pb), 인듐(In), 티타늄(Ti), 갈륨(Ga) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택된 하나 이상의 물질 및 아연(Zn)을 포함하는 산화물 반도체에 실리콘(Si)이 첨가된 물질로 이루어질 수 있다. 일 예로, 액티브층(424)은 인듐아연 복합 산화물(InZnO)에 실리콘 이온이 첨가된 실리콘 산화인듐아연(Si-InZnO: SIZO)으로 이루어질 수도 있다.
액티브층(424)이 SIZO로 이루어지는 경우, 액티브층(424)에서 아연(Zn), 인듐(In) 및 실리콘(Si) 원자의 전체 함량 대비 실리콘(Si) 원자 함량의 조성비는 약 0.001 중량%(wt%) 내지 약 30 wt%일 수도 있다. 실리콘(Si) 원자 함량이 높아질수록 전자 생성을 제어하는 역할이 강해져서, 이동도가 낮아질 수 있으나, 그 소자의 안정성은 더 좋아질 수 있다.
산화물 반도체로는, 전술한 물질 외에 리튬(Li) 또는 칼륨(K)과 같은 I족 원소, 마그네슘(Mg), 칼슘(Ca) 또는 스트론튬(Sr)과 같은 Ⅱ족 원소, 갈륨(Ga), 알루미늄(Al), 인듐(In) 또는 이트륨(Y)과 같은 Ⅲ족 원소, 티타늄(Ti), 지르코늄(Zr), 실리콘(Si), 주석(Sn) 또는 게르마늄(Ge)과 같은 Ⅳ족 원소, 탄탈륨(Ta), 바나듐(V), 니오븀(Nb) 또는 안티몬(Sb)과 같은 Ⅴ족 원소, 또는 란티늄(La), 세륨(Ce), 프라세오디뮴(Pr), 터븀(Tb), 네오디뮴(Nd), 프로메튬(Pm), 사마륨(Sm), 유로퓸(Eu), 가돌리듐(Gd), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb) 또는 루테듐(Lu)과 같은 란탄(Ln) 계열 원소 등이 더 포함될 수 있다.
제1 층간절연층(415b)은 실리콘(Si) 계열의 산화막, 질화막, 또는 이를 포함하는 화합물과, Al2O3를 포함하는 금속산화막(metal oxide), 유기절연막, 낮은 유전 상수(low-k) 값을 갖는 재료를 포함할 수 있다. 제1 층간절연층(415b)은 일 예로, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나, 또는 이들의 2 이상의 조합, 또는 다른 적절한 물질을 포함하여 구성될 수 있다.
제1 층간절연층(415b) 위에 게이트전극(421)이 배치되고, 게이트전극(421) 위에 게이트절연층(415c)이 배치될 수 있다.
게이트전극(421)과 동일 층에 제1 방향으로 게이트라인(GL)이 배치될 수 있다. 게이트라인(GL)은 "U"자형의 액티브층(424)의 중앙을 가로질러 배치될 수 있으며, 게이트라인(GL)의 일부가 게이트전극(421)을 구성할 수 있다.
게이트전극(421)과 게이트라인(GL)은, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나, 또는 이들의 2 이상의 조합, 또는 다른 적절한 물질을 포함하여 구성될 수 있다.
게이트절연층(415c)으로는, 실리콘(Si) 계열의 산화막, 질화막, 또는 이를 포함하는 화합물과, Al2O3를 포함하는 금속산화막(metal oxide), 유기절연막, 낮은 유전 상수(low-k) 값을 갖는 재료를 포함할 수 있다. 게이트절연층(415c)은 일 예로, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나, 또는 이들의 2 이상의 조합, 또는 다른 적절한 물질을 포함하여 구성될 수 있다.
게이트절연층(415c) 위에는 데이터라인(DL)에서 연장된 소스전극(422) 및 소스전극(422)과 마주하면서 이격 되는 드레인전극(423)이 배치될 수 있다.
소스전극(422)은 제1 컨택 홀(440a)을 통해 액티브층(424)의 소스 영역에 전기적으로 접속할 수 있으며, 드레인전극(423)은 제2 컨택 홀(440b)을 통해 액티브층(424)의 드레인 영역에 전기적으로 접속할 수 있다.
도 12를 참조하면, 소스전극(422)은 데이터라인(DL)의 일부를 구성하고, 드레인전극(423)은 데이터라인(DL) 사이에 배치될 수 있으나, 이에 제한되는 것은 아니다.
도 13은 소스전극(422)과 드레인전극(423)이 다른 층, 즉 소스전극(422)과 드레인전극(423) 사이에 제2 층간 절연층(415d) 개재되어 있는 예를 보여주고 있으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명은, 소스전극(422)과 드레인전극(423)은 동일 층에 배치될 수도 있다.
데이터라인(DL)은 제1 방향과 교차하는 제2 방향으로 배치될 수 있으며, 게이트라인(GL)과 함께 화소영역을 구획할 수 있다.
소스/드레인전극(422, 423) 및 데이터라인(DL)은, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나, 또는 이들의 2 이상의 조합, 또는 다른 적절한 물질을 포함하여 구성될 수 있다.
소스전극(422)과 드레인전극(423)이 서로 다른 층에 배치되는 경우에는, 소스전극(422)과 드레인전극(423)은 서로 다른 물질로 구성될 수도 있다.
제2 층간 절연층(415d)은 실리콘(Si) 계열의 산화막, 질화막, 또는 이를 포함하는 화합물과, Al2O3를 포함하는 금속산화막(metal oxide), 유기절연막, 낮은 유전 상수(low-k) 값을 갖는 재료를 포함할 수 있다. 제2 층간 절연층(415d)은 일 예로, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나, 또는 이들의 2 이상의 조합, 또는 다른 적절한 물질을 포함하여 구성될 수 있다.
소스/드레인전극(422, 423) 및 데이터라인(DL)을 포함하는 어레이 기판(410) 위에 유기 절연층(415e)이 배치될 수 있다.
유기 절연층(415e)은 소스전극(422) 또는 드레인전극(423)을 노출시키는 제3 컨택 홀(440)을 갖도록 형성될 수 있다. 유기 절연층(415e)은 저유전율 특성을 가지고, 건식 식각이 가능한 유기물질로 이루어질 수 있다.
유기 절연층(415e)은, PAC(photo acryl)이나 OC(overcoat) 등의 저유전율의 유기절연물질로 이루어져 데이터라인(DL)과 공통전극(108) 사이의 커플링을 방지하는 역할을 할 수 있다.
본 발명의 또 다른 일 실시예에 따른 유기 절연층(415e)은, 표시영역에 톱니 모양의 수직 단차, 예로 그 표면에 돌기 패턴(480)이 구비된 것을 특징으로 한다.
돌기 패턴(480)은 게이트라인(GL)과 나란한 방향, 즉 제1 방향으로 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 상부의 화소전극(418)의 배열방향과 엇갈리기만 하면 제1 방향 이외의 다른 방향으로도 배치될 수 있다.
돌기 패턴(480)은 제1 방향으로 나란하게 배치될 수 있다. 즉, 복수의 돌기가 제1 방향으로 나란하게 배치되어 돌기 패턴(480)을 구성할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
유기 절연층(415e) 위에는 제3 컨택 홀(440)을 통해 드레인전극(423)과 전기적으로 접속하는 연결전극(425)이 배치될 수 있다.
연결전극(425)은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나, 또는 이들의 2 이상의 조합, 또는 다른 적절한 물질을 포함하여 구성될 수 있다.
연결전극(425)을 포함하는 어레이 기판(410) 위에는 제1 보호층(415f)이 배치될 수 있다.
제1 보호층(415f)은 실리콘(Si) 계열의 산화막, 질화막, 또는 이를 포함하는 화합물과, Al2O3를 포함하는 금속산화막(metal oxide), 유기절연막, 낮은 유전 상수(low-k) 값을 갖는 재료를 포함할 수 있다. 제1 보호층(415f)은 일 예로, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나, 또는 이들의 2 이상의 조합, 또는 다른 적절한 물질을 포함하여 구성될 수 있다.
그리고, 제1 보호층(415f) 위에 제1 공통전극(408')이 배치될 수 있다.
제1 공통전극(408')은 투명 도전성 물질로 이루어질 수 있다. 제1 공통전극(408')은 예를 들어, 주석 산화물(Tin Oxide; TO), 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zinc Oxide; IZO), 인듐 주석 아연 산화물(Indium Zinc Tin Oxide; ITZO) 등으로 이루어질 수 있으나, 이에 제한되지 않는다.
제1 공통전극(408')은 화소영역 내에서 판 형상을 가질 수 있지만, 소정 영역에 제1 개구부를 구비할 수 있다. 이러한 제1 개구부는 드레인전극(423)이 노출되는 컨택 홀 영역에 형성될 수 있다.
또한, 제1 공통전극(408')은 박막 트랜지스터 영역에 제2 개구부를 구비할 수도 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 공통전극(408')은 비표시영역 내에 제3 개구부를 구비할 수도 있다.
한편, 제1 공통전극(408')은 유기 절연층(415e)의 돌기 패턴(480)에 의해 돌기 패턴(480)에 대응하는 톱니 모양의 수직 단차가 형성될 수 있다.
그리고, 제1 공통전극(408') 위에 제2 보호층(415g)이 배치될 수 있다.
제2 보호층(415g)은 실리콘 계열의 산화막, 질화막, 또는 이를 포함하는 화합물과, Al2O3를 포함하는 금속산화막(metal oxide), 유기절연막, 낮은 유전 상수(low-k) 값을 갖는 재료를 포함할 수 있다. 그리고, 제2 보호층(415g)은 일 예로, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나, 또는 이들의 2 이상의 조합, 또는 다른 적절한 물질을 포함하여 구성될 수 있다.
제2 보호층(415g) 위에 화소전극(418)이 배치될 수 있다.
화소전극(418)은 투명 도전성 물질로 이루어질 수 있다. 화소전극(418)은 예를 들어, 주석 산화물(Tin Oxide; TO), 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zinc Oxide; IZO), 인듐 주석 아연 산화물(Indium Zinc Tin Oxide; ITZO) 등으로 이루어질 수 있으나, 이에 제한되지 않는다.
화소전극(418)은 제4 컨택 홀(440')을 통해 드레인전극(423)과 연결될 수 있다. 제4 컨택 홀(440')은 드레인전극(423)이 노출되도록 제1 보호층(415f), 제2 보호층(415g) 및 유기 절연층(415e)의 소정 영역에 형성될 수 있다.
한편, 화소전극(418)은 그 하부의 유기 절연층(415e)의 돌기 패턴(480)에 의해, 제1 공통전극(408')과 동일하게, 돌기 패턴(480)에 대응하는 톱니 모양의 수직 단차가 형성될 수 있다.
이에, 화소전극(418)과 제1 공통전극(408') 사이에 돌기 패턴(480)의 경사면을 따라 제1 스토리지 커패시터가 구성되며, 따라서 초고해상도 모델에서 마스크 수의 증가 없이 스토리지 용량을 확보할 수 있게 된다. 즉, 기존에는 화소전극과 공통전극 사이의 평평한 표면에서만 스토리지 커패시터가 구성되는 반면, 본 발명의 또 다른 일 실시예에서는 화소전극(418)과 제1 공통전극(408')이 돌기 패턴(480)에 대응하는 톱니 모양으로 웨이브가 형성되어, 화소전극(418)과 제1 공통전극(408') 사이의 평평한 표면에서뿐만 아니라 화소전극(418)과 제1 공통전극(408') 사이의 경사면에서도 제1 스토리지 커패시터가 구성되어 충분한 스토리지 용량을 확보할 수 있게 된다. 이에 구동전압 감소에 따른 소비전력이 개선되는 효과를 제공한다.
화소전극(418)을 포함하는 어레이 기판(410) 위에 제3 보호층(415h)이 배치될 수 있다.
제3 보호층(415h)은 실리콘 계열의 산화막, 질화막, 또는 이를 포함하는 화합물과, Al2O3를 포함하는 금속산화막(metal oxide), 유기절연막, 낮은 유전 상수(low-k) 값을 갖는 재료를 포함할 수 있다. 제3 보호층(415h)은 일 예로, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나, 또는 이들의 2 이상의 조합, 또는 다른 적절한 물질을 포함하여 구성될 수 있다.
그리고, 제3 보호층(415h) 위에 제2 공통전극(408)이 배치될 수 있다.
제2 공통전극(408)은 투명 도전성 물질로 이루어질 수 있다. 제2 공통전극(408)은 일 예로, 주석 산화물(Tin Oxide; TO), 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zinc Oxide; IZO), 인듐 주석 아연 산화물(Indium Zinc Tin Oxide; ITZO) 등으로 이루어질 수 있으나, 이에 제한되지 않는다.
제2 공통전극(408)은 화소영역 내에서 판 형상을 가질 수 있지만, 소정 영역에 개구부를 구비할 수 있다. 이러한 개구부는 화소영역에 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
또한, 제2 공통전극(408)은 비표시영역 내에 다른 개구부를 구비할 수도 있다.
한편, 제2 공통전극(408)은 그 하부의 평탄화층(415e)의 돌기 패턴(480)에 의해, 제1 공통전극(408') 및 화소전극(418)과 함께, 돌기 패턴(480)에 대응하는 톱니 모양의 수직 단차가 형성될 수 있다.
이에, 추가로 화소전극(418)과 제2 공통전극(408) 사이에 돌기 패턴(480)의 경사면을 따라 제2 스토리지 커패시터가 구성되며, 따라서 초고해상도 모델에서 마스크 수의 증가 없이 스토리지 용량을 충분히 확보할 수 있게 된다. 이에 구동전압 감소에 따른 소비전력이 개선되는 효과를 제공한다.
도 14a는 비교예에 따른 평판표시장치에 있어, 전압에 따른 투과율의 변화를 예로 들어 보여주는 그래프이다.
도 14b는 본 발명의 또 다른 일 실시예에 따른 평판표시장치에 있어, 전압에 따른 투과율의 변화를 예로 들어 보여주는 그래프이다.
도 15는 본 발명의 또 다른 일 실시예에 따른 평판표시장치의 투과율과 구동전압 및 스토리지 용량(Cst)을 비교예와 비교하여 보여주는 표다.
도 14a 및 도 14b는 일 예로, 2500PPI(Pixel per Inch) 모델에서의 전압에 따른 투과율의 시뮬레이션(simulation) 결과를 보여주고 있다.
도 14a 및 도 14b는 전압을 4.0V에서 8.0V로 증가시킴에 따른 투과율의 변화를 예로 들어 보여주고 있다.
최대 투과율을 나타낼 때의 전압을 구동전압으로 볼 수 있다.
여기서, 스토리지 용량(Cst)은 10-13pF의 단위를 가진다.
도 14a와 도 14b 및 도 15를 참조하면, 비교예에 따른 평판표시장치에 비해 본 발명의 또 다른 일 실시예에 따른 평판표시장치는 스토리지 용량이 약 13% 상승한 것을 알 수 있다.
비교예에 따른 평판표시장치에 비해 본 발명의 또 다른 일 실시예에 따른 평판표시장치는 투과율이 약 2% 감소하고, 구동전압이 약 1.0V 낮아진 것을 알 수 있다.
구체적으로, 도 14a와 도 15를 참조하면, 비교예에 따른 평판표시장치의 경우, 투과율과 구동전압 및 스토리지 용량은 각각 0.0477934와 7.2V 및 7.17x10-13pF인 것을 알 수 있다.
다음으로, 도 14b와 도 15를 참조하면, 본 발명의 또 다른 일 실시예에 따른 평판표시장치의 경우, 투과율, 구동전압 및 스토리지 용량은 각각 0.04664, 6.2V 및 8.07x10-13pF인 것을 알 수 있다.
따라서, 비교예에 따른 평판표시장치에 비해 본 발명의 또 다른 일 실시예에 따른 평판표시장치는 투과율이 약 2% 감소하고, 구동전압이 약 1.0V 낮아진 것을 알 수 있다. 즉, 투과율은 유사한 수준으로 유지되고, 수직 단차에 의한 셀 갭 등으로 인하여 구동전압이 낮아진 것을 알 수 있다.
또한, 비교예에 따른 평판표시장치에 비해 본 발명의 또 다른 일 실시예에 따른 평판표시장치는 스토리지 용량이 약 13% 상승한 것을 알 수 있다.
본 발명의 예시적인 실시예는 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 기판 위에 제1 방향으로 배치되는 복수의 게이트라인, 상기 기판 위에 제2 방향으로 배치되어, 상기 복수의 게이트라인과 함께 복수의 화소를 정의하는 복수의 데이터라인, 상기 화소 내에 구비된 박막 트랜지스터, 상기 박막 트랜지스터를 포함하는 상기 기판 위에 제3 방향으로 배치되며, 표면에 돌기 패턴을 포함하는 유기 절연층, 상기 유기 절연층 위에 배치되는 제1 전극 및 상기 제1 전극 위에 절연층을 개재하여 배치되는 제2 전극을 포함하며, 상기 제1, 제2 전극은 상기 돌기 패턴에 대응하는 수직 단차를 가질 수 있다.
본 발명의 다른 특징에 따르면, 상기 돌기 패턴은 톱니나 물결 모양을 가질 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제1, 제2 전극은, 상기 돌기 패턴에 의해 상기 돌기 패턴에 대응하는 톱니 모양의 수직 단차를 가질 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제1, 제2 전극의 평평한 표면 사이에 제1 스토리지 커패시터가 구성되고, 상기 제1, 제2 전극의 수직 단차의 경사면을 따라 제2 스토리지 커패시터가 구성될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제3 방향은 상기 제1 방향과 나란할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제3 방향은 상기 제2 전극의 배열방향과 엇갈릴 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 돌기 패턴은, 상기 제3 방향으로 복수의 돌기가 나란하게 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제1 전극은 공통전극을 구성하고, 상기 제2 전극은 화소전극을 구성할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제1 전극은 화소전극을 구성하고, 상기 제1 전극은 공통전극을 구성할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제1 전극은 제1 공통전극을 구성하고, 상기 제2 전극은 화소전극을 구성하며, 상기 제2 전극 위에 다른 절연층을 개재하여 구비된 제2 공통전극을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 유기 절연층은 컬러필터층을 구성할 수 있다.
본 발명의 다른 일 실시예에 따른 박막 트랜지스터 기판은, 화소 내에 구비되는 박막 트랜지스터, 상기 박막 트랜지스터를 포함하는 기판 위에 배치되며, 표면에 돌기 패턴을 포함하는 유기 절연층, 상기 유기 절연층 위에 배치되는 제1 전극 및 상기 제1 전극 위에 절연층을 개재하여 배치되는 제2 전극을 포함하며, 상기 제1, 제2 전극은 상기 돌기 패턴에 의해 상기 돌기 패턴에 대응하는 톱니 모양의 수직 단차를 가지며, 상기 수직 단차의 경사면을 따라 스토리지 커패시터가 구성될 수 있다. 따라서, 초고해상도 모델에서 마스크 수 증가 없이 스토리지 용량을 확보할 수 있으며, 구동전압 감소 및 동등 수준의 투과율을 구현할 수 있다.
본 발명의 다른 특징에 따르면, 상기 돌기 패턴은, 일 방향으로 복수의 돌기가 나란하게 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 돌기 패턴은 상기 제2 전극의 배열방향과 엇갈리는 방향으로 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 유기 절연층은 컬러필터층을 구성할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
108, 208, 308, 408, 408': 공통전극
110, 210, 310, 410: 어레이 기판
115d, 315d, 415e: 유기 절연층
118, 218, 318, 418: 화소전극
121, 221, 321, 421: 게이트전극
122, 222, 322, 422: 소스전극
123, 223, 323, 423: 드레인전극
124, 224, 324, 424: 액티브층
180, 208, 380, 480: 돌기 패턴
206R, 206G: 컬러필터층
GL: 게이트라인
DL: 데이터라인

Claims (15)

  1. 기판 위에 제1 방향으로 배치되는 복수의 게이트라인;
    상기 기판 위에 제2 방향으로 배치되어, 상기 복수의 게이트라인과 함께 복수의 화소를 정의하는 복수의 데이터라인;
    상기 화소 내에 구비된 박막 트랜지스터;
    상기 박막 트랜지스터를 포함하는 상기 기판 위에 제3 방향으로 배치되며, 표면에 돌기 패턴을 포함하는 유기 절연층;
    상기 유기 절연층 위에 배치되는 제1 전극; 및
    상기 제1 전극 위에 절연층을 개재하여 배치되는 제2 전극을 포함하며,
    상기 제1, 제2 전극은 상기 돌기 패턴에 대응하는 수직 단차를 가지는, 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 돌기 패턴은 톱니나 물결 모양을 가지는, 박막 트랜지스터 기판.
  3. 제 1 항에 있어서,
    상기 제1, 제2 전극은, 상기 돌기 패턴에 의해 상기 돌기 패턴에 대응하는 톱니 모양의 수직 단차를 가지는, 박막 트랜지스터 기판.
  4. 제 1 항에 있어서,
    상기 제1, 제2 전극의 평평한 표면 사이에 제1 스토리지 커패시터가 구성되고, 상기 제1, 제2 전극의 수직 단차의 경사면을 따라 제2 스토리지 커패시터가 구성되는, 박막 트랜지스터 기판.
  5. 제 1 항에 있어서,
    상기 제3 방향은 상기 제1 방향과 나란한, 박막 트랜지스터 기판.
  6. 제 1 항에 있어서,
    상기 제3 방향은 상기 제2 전극의 배열방향과 엇갈리는, 박막 트랜지스터 기판.
  7. 제 1 항에 있어서,
    상기 돌기 패턴은, 상기 제3 방향으로 복수의 돌기가 나란하게 배치되는, 박막 트랜지스터 기판.
  8. 제 1 항에 있어서,
    상기 제1 전극은 공통전극을 구성하고, 상기 제2 전극은 화소전극을 구성하는, 박막 트랜지스터 기판.
  9. 제 1 항에 있어서,
    상기 제1 전극은 화소전극을 구성하고, 상기 제1 전극은 공통전극을 구성하는, 박막 트랜지스터 기판.
  10. 제 1 항에 있어서,
    상기 제1 전극은 제1 공통전극을 구성하고, 상기 제2 전극은 화소전극을 구성하며, 상기 제2 전극 위에 다른 절연층을 개재하여 구비된 제2 공통전극을 더 포함하는, 박막 트랜지스터 기판.
  11. 제 1 항에 있어서,
    상기 유기 절연층은 컬러필터층을 구성하는, 박막 트랜지스터 기판.
  12. 화소 내에 구비되는 박막 트랜지스터;
    상기 박막 트랜지스터를 포함하는 기판 위에 배치되며, 표면에 돌기 패턴을 포함하는 유기 절연층;
    상기 유기 절연층 위에 배치되는 제1 전극; 및
    상기 제1 전극 위에 절연층을 개재하여 배치되는 제2 전극을 포함하며,
    상기 제1, 제2 전극은 상기 돌기 패턴에 의해 상기 돌기 패턴에 대응하는 톱니 모양의 수직 단차를 가지며, 상기 수직 단차의 경사면을 따라 스토리지 커패시터가 구성되는, 박막 트랜지스터 기판.
  13. 제 12 항에 있어서,
    상기 돌기 패턴은, 일 방향으로 복수의 돌기가 나란하게 배치되는, 박막 트랜지스터 기판.
  14. 제 12 항에 있어서,
    상기 돌기 패턴은 상기 제2 전극의 배열방향과 엇갈리는 방향으로 배치된, 박막 트랜지스터 기판.
  15. 제 12 항에 있어서,
    상기 유기 절연층은 컬러필터층을 구성하는, 박막 트랜지스터 기판.
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* Cited by examiner, † Cited by third party
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WO2024087176A1 (zh) * 2022-10-28 2024-05-02 华为技术有限公司 集成装置、制作方法、集成电路、探测装置及终端

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