KR20210021435A - 격자-정합 희석 질화물 접합을 포함하는 가요성 박막 멀티-접합 광전자 장치 및 그 제조 방법 - Google Patents

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알타 디바이씨즈, 인크.
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Abstract

멀티-접합 광전자 장치 및 그 제조 방법이 개시된다. 본 발명의 한 특징에 따라, 본 발명 방법은 기판상에 제1 p-n 구조를 형성함을 포함하고, 상기 제1 p-n 구조는 기판의 격자 상수와 일치하는 격자 상수를 갖는 반도체를 포함하며, 제1 p-n 구조상에 하나 이상의 추가 p-n 구조를 형성함을 더욱 포함하며, 상기 하나 이상의 추가 p-n 구조 각각이 상기 기판의 격자 상수와 일치하는 격자 상수를 갖는 반도체를 더욱 포함하고, 상기 형성된 하나 이상의 추가 p-n 구조 중 마지막 구조의 반도체가 희석 질화물을 포함하며, 그리고 상기 멀티-접합 광전자 장치가 제1 p-n 구조와 하나 이상의 추가 p-n 구조를 포함하고, 상기 방법이 기판으로부터 멀티-접합 광전자 장치를 분리시킴을 더욱 포함한다. 본원 발명 실시 예에서, IV족 p-n 구조다음에 희석 질화물에 뒤이어 올 수 있다.

Description

격자-정합 희석 질화물 접합을 포함하는 가요성 박막 멀티-접합 광전자 장치 및 그 제조 방법
본 출원은 "단일 격자-정합 희석 질화물 접합을 포함하는 가요성 박막 광전자 장치 및 그 제조 방법"이라는 명칭으로 2018년 6월 18일 출원된 미국 특허 출원 16/011,531에 관련한 것이다. 이들의 전체 내용은 본원에 참고로 포함된다. 본 출원은 "격자-정합 희석 질화물 접합을 포함하는 가요성 박막 멀티-접합 광전자 장치 및 그 제조 방법"이라는 명칭으로 2018년 6월 18일 출원된 미국 특허 출원 번호 16/011,516의 우선권을 주장하며, 본 명세서에 참고로 포함된다.
본원 발명 개시의 한 특징은 일반적으로 멀티-접합 광전자 장치에 관한 것이며, 보다 구체적으로는 격자 정합 희석 질화물 접합을 포함하는 박막 가요성 멀티-접합 광전자 장치 및 멀티-접합 광전자 장치를 제조하는 방법에 관한 것이다.
종래의 광전자 장치의 효율과 비교할 때보다 개선된 에너지 포집 효율을 갖는 광전자 장치(예를 들어, 광전지)를 제공할 필요가 있다. 그러나 이러한 개선된 장치는 비용 효율적이고, 쉽게 구현 및/또는 기존 환경에 적응할 수 있어야 한다. 본원 발명 개시는 그러한 요구를 해결하는 기술 솔루션의 다양한 측면을 기술한다.
다음은 설명은 본원 발명의 특징에 대한 기본적인 이해를 제공하기 위해 하나 이상의 특징들의 단순화된 요약을 제공한다. 이 같은 요약은 고려된 모든 측면에 대한 포괄적인 개요가 아니며, 모든 측면의 핵심 또는 중요한 요소를 식별하거나 임의의 또는 모든 측면의 범위를 나타내는 것이 아니다. 본원 발명을 설명하는 목적은 본원 발명의 하나 이상의 특징 또는 측면의 일부 개념을 이후에 상세한 설명하는 것에 대한 서두로서 단순화된 형태로 제시하는 것이다.
본원 발명의 개시는 격자 정합 희석 질화물 접합을 포함하는 가요성 박막의 멀티-접합 광전자 장치 및 멀티-접합 광전자 장치를 제조하는 방법을 기술한다. 예를 들어, 본원 발명의 개시는4개 이상의 접합으로 확장될 수 있으며, GaAs 기판 또는 Ge 기판에 격자 정합될 수 있는 멀티-접합 태양 전지 디자인의 다양한 양태를 설명하며, 에피텍셜 리프트 오프(ELO) 또는 유사한 기판 재사용 기술(스폴링, 레이저 리프트 오프, 각질 제거 등과 같은)과 호환 가능하다. 또한, 본원 발명 명세서에 기술된 기술은 반대방향으로 멀티-접합 광전자 장치의 성장을 허용한다.
본원 발명의 한 특징에 따라, 멀티-접합 광전자 장치를 제조하는 방법이 설명되며, 기판상에 제1 p-n 구조를 형성함을 포함하고, 상기 제1 p-n 구조는 기판의 격자 상수와 일치하는 격자 상수를 갖는 반도체를 포함한다. 상기 방법은 제1 p-n 구조상에 하나 이상의 추가 p-n 구조를 형성함을 더욱 포함하며, 상기 하나 이상의 추가 p-n 구조 각각이 상기 기판의 격자 상수와 일치하는 격자 상수를 갖는 반도체를 포함하고, 상기 형성된 하나 이상의 추가 p-n 구조 중 마지막 구조의 반도체가 희석 질화물을 포함하며, 그리고 상기 멀티-접합 광전자 장치가 제1 p-n 구조와 하나 이상의 추가 p-n 구조를 포함한다. 또한, 상기 방법이 기판으로부터 멀티-접합 광전자 장치를 분리시킴을 포함한다.
본 발명의 한 특징에 따라, 기판상에 제1 p-n 구조를 형성함을 포함하는, 멀티-접합 광전자 장치를 제조하는 다른 방법이 설명된다. 상기 제1 p-n 구조는 상기 기판의 격자 상수와 일치하는 격자 상수를 갖는 반도체를 포함한다. 상기 방법은 제1 p-n 구조상에 하나 이상의 추가 p-n 구조를 형성함을 추가로 포함하며, 상기 하나 이상의 추가 p-n 구조 각각은 기판의 격자 상수와 일치하는 격자 상수를 갖는 반도체를 포함하고, 형성된 하나 이상의 추가 p-n 구조 마지막 구조에 인접한 반도체가 희석 질화물을 포함하고, 형성된 하나 이상의 추가 p-n 구조의 마지막 구조 반도체가 IV 족 반도체를 포함하며, 그리고 멀티-접합 광전자 장치가 제1 p-n 구조 및 하나 이상의 추가 p-n 구조를 포함한다. 또한 본 발명 방법은 멀티-접합 광전자 장치를 기판으로부터 분리시킴을 포함한다.
하부 접합으로서 희석 질화물 또는 IV족으로 종료되는 본원 명세서에서 설명된 멀티-접합 광전자 장치는 백 리플렉터 및/또는 다른 선택적 엔지니어 구조 또는 층을 포함하도록 구성될 수 있으며, 다양한 p-n 구조 또는 멀티-접합 광전자 장치의 댜양한 p-n 구조 또는 서브셀과함께 성장, 증착 또는 형성될 수 있다.
격자-정합 희석 질화물 접합을 포함하는 가요성 박막 멀티-접합 광전자 장치 및 이들 멀티-접합 광전자 장치 제조 방법과 관련된 추가 특징들이 또한 설명된다.
첨부된 도면은 일부 실현만을 예시하므로, 본원 발명범위를 제한하는 것으로 간주 되지 않아야 한다
도 1A 및 도 1B는 본 발명 특징에 따른 하부 접합으로서 희석 질화물이 있으며, p-n 구조 또는 3개 접합(3J)을 갖는 멀티-접합 광전자 장치의 예를 도시하는 도면이다.
도 1C 내지 도 1D는 본 발명 개시의 특징에 따라 하부 접합으로서 희석 질화물을 갖는 2개의 접합(2J) 또는 p-n 구조(이중-접합 장치)를 갖는 멀티-접합 광전자 장치의 예를 도시하는 도면이다.
도 2A 및 2B는 본 발명 개시의 특징에 따른 하부 접합으로서 희석 질화물 및/또는 IV 족 반도체 재료를 갖는 멀티-접합 광전자 장치의 예를 도시하는 도면이다.
도 3A 및 3B는 본 발명 개시의 특징에 따라, 하부 접합으로서 희석 질화물을 갖는 4 개 이상의 접합(4J+) 또는 p-n 구조를 갖는 멀티-접합 광전자 장치의 예를 도시하는 도면이다.
도 4A 및 4B는 본 발명 개시의 특징에 따라, 하부 접합으로서 희석 질화물 및/또는 IV족 반도체 재료를 갖는 4 개 이상의 접합(4J+) 또는 p-n 구조를 갖는 멀티-접합 광전자 장치의 예를 도시하는 도면이다.
도 5A 및 5B는 본 발명 개시의 특징에 따라, 하부 접합부로서 희석 질화물을 갖는 3개의 접합(3J+) 또는 p-n 구조를 갖는 멀티-접합 광전자 장치 그리고 상기 기판으로부터의 분리에 대한 특정구성을 도시하는 도면이다.
도 6A 및 6B는 본 발명 개시의 특징에 따라, 하부 접합으로서 희석 질화물 및/또는 IV족 반도체 재료를 갖는 멀티-접합 광전자 장치 그리고 상기 기판으로부터의 분리에 대한 특정구성을 도시하는 도면이다.
도 7, 8 및 9는 본 발명 개시의 특징에 따라, 하부 접합으로서 희석 질화물 및/또는 IV족 반도체 재료를 갖는 멀티-접합 광전자 장치의 예를 도시하는 도면이다.
도 10, 11 및 12는 본 발명 특징에 따라, 멀티-접합 광전자 장치를 제조하는 방법의 예를 도시하는 흐름도이다.
첨부된 도면과 관련하여 아래에 설명되는 상세한 설명은 다양한 구성의 설명으로서 의도되며 본 명세서에 설명된 개념이 실시될 수 있는 유일한 구성을 나타내도록 의도하는 것은 아니다. 상세한 설명은 다양한 개념의 철저한 이해를 제공하기 위한 특정 세부 사항을 포함한다. 그러나 이들 개념은 이러한 특정 세부 사항 없이도 실시될 수 있다는 것이 당업자에게 명백한 것이다. 어떤 경우에는, 이러한 개념을 모호하게 하지 않기 위해 잘 알려진 구성 요소가 블록도 형태로 도시되어 있다.
전술한 바와 같이, 본 발명은 격자 정합 희석 질화물 접합을 포함하는 멀티-접합 광전자 장치 및 이러한 멀티-접합 광전자 장치를 형성하기 위한 제조 공정에 관한 것이다. 따라서, 본 발명은 본 명세서에 기술된 멀티-접합 광전자 장치로서 사용될 수 있는 광 기전력 장치, 발광 다이오드(LED), 또는 다른 광전자 장치와 같은 박막 장치의 제조의 다양한 실시한 특징을 설명한다.
광전지 또는 LED와 같은 광전자 장치의 성능을 개선하여, 예를 들어, 장치의 비용에 큰 영향을 미치거나 장치의 전체 크기를 추가하지 않고 그 효율을 향상시키는 것이 바람직하다. 따라서 이러한 장치는 비용 효율적이고 기존 환경에 쉽게 구현 및/또는 적응할 수 있어야 한다. 본 발명은 그러한 요구를 해결하는 기술 솔루션의 다양한 특징들을 설명한다.
일반적으로, 광전지(예를 들어, 태양 전지) 또는 LED와 같은 광전자 장치의 성능은 전지의 광 흡수/변환 효율 또는 LED의 광 발생 효율을 개선함으로써 개선된다. 고효율 광전지는 상이한 밴드 갭을 갖는 재료를 성장시킴으로써 제조될 수 있어서, 가장 높은 밴드 갭 재료는 광 프런트 측면 (예를 들어, 전면)에 있고 가장 낮은 밴드 갭 재료는 그 반대 측면(예, 배면) 위에 있다. 이것은 상이한 층들에 의해 상이한 에너지를 갖는 광자들의 흡수를 초래하고, 그와 같은 배열은 광전지의 효율을 향상시킨다. 적층된 광전지(예를 들어, 인접한 p-n 구조 또는 멀티-접합 광전자 장치 서브 셀)의 직렬 조합을 가짐으로써, 각각은 동일한 전류를 가질 수 있고, 이들 각각의 전압은 선형적으로 더해져서 전체적으로 더 높은 효율 및 전력을 제공한다. 이것은 상이한 접근법(예를 들어, 격자 매칭, 변성(metamorphic), 본딩 등)을 사용하여 달성될 수 있으며; 그러나 각 접근 방법에는 고유한 장단점이 있다.
상이한 밴드 갭 재료(즉, 상이한 에너지 갭을 갖는 재료)의 멀티 층을 성장시키는 것은 효율을 개선하기 위해 바람직하며, 그러나 최적의 밴드 갭 조합을 달성하기 위해 상이한 격자 상수의 재료를 필요할 수 있다. 성장 기판과 상이한 층들 사이의 격자 부정합은 결과로 발생 되는 광전지의 전체 효율을 저하 시킬 수 있다(발광 다이오드의 동작에서 유사한 비 효율성이 발생 될 수 있다). 다른 접근법은 예를 들어 하부 접합으로서 InGaAs를 사용하여 격자 상수의 차이를 허용하기 위해 변성 등급화된 층(metamorphic graded layer)을 사용하여 격자 부정합 멀티-접합 광전자 장치(예를 들어, 격자 부정합 멀티-접합 광전지)를 성장시키는 것이다. 변성 접근법은 많은 낭비된 금속 유기 화학 기상 증착(MOCVD) 프리커서 재료 및 줄어든 MOCVD 툴 스루풋 뿐만 아니라 부피가 크고 두꺼운 장치로 이어진다.
광전지(예를 들어, 태양광 전지) 및 LED와 같은 광전자 장치의 경우, (AlGaIn) (PAsSb)와 같은 표준 합금을 사용하는 III-V 족 반도체 재료에 기초한 격자 정합 시스템은 격자-정합 재료를 GaAs 밴드 갭(~ 1.41 eV) 아래로 성장시킬 수 없다. 상기 설명하는 바와 같이, 광전자 장치의 효율을 증가시키기 위해, 멀티-접합이 상이한 밴드 갭과 함께 사용되어서 스펙트럼의 상이한 부분으로부터 에너지를 포착 또는 수집하도록 한다.
따라서, 최첨단 격자 정합 GaInP/GaAs(32.8%)의 효율을 능가하기 위해, ~ 1.0 eV 부근의 밴드 갭을 갖는 제3 접합이 일반적으로 바람직하다. 이것은 GaAs로부터GaInAs까지 격자-상수를 브리지 하기 위해 조성 등급 버퍼(compositionally graded buffer)를 사용하여 상기 설명된 변성(또는 격자-미스 매치) GaInAs 접합(~1 eV의 밴드 갭을 갖는)을 성장시킴으로써 달성될 수 있다. 그러나 이 방법은 비싸고 부피가 큰 변성 버퍼가 필요하다. 또한, 이상적인 직렬연결 이중-접합 태양 전지 (밴드 갭이 ~ 1.7eV 및 ~ 1.1eV 인 경우)의 경우에도, 최적의 밴드 갭 조합은 1.4eV 미만의 밴드 갭을 갖는 하단 셀 또는 접합을 필요로 하며, 이는 표준 III-V족 반도체 재료(AlGaIn)(PAsSb)의 팔레트(palate)로는 달성할 수 없다.
희석 질화물 합금 또는 단순히 희석 질화물(예를 들어, GaInAsN(Sb) 합금)은 밴드 갭이 1.4 eV 이하(예를 들어, 0.8 eV-1.43 eV)로 조정 가능한 밴드 갭을 갖는 GaAs 기판에 격자 정합되어 성장될 수 있다. 따라서, 희석 질화물 합금은 38-39%에 근접하는 AM 1. 5G 효율을 갖는 4개 접합 또는 p-n 구조를 넘어서도 격자 정합(lattice-matched) 태양 전지를 허용할 수 있다. 이와 같은 접근법은 여러 가지 이유로 매력적이다. 예를 들어, 기존의 에피텍셜 리프트 오프(ELO) 공정을 보완하기 위해 광전자 장치 격자 정합의 전체 스택 또는 층들을 에피텍셜 성장시킬 수 있으며, 역방향으로 성장시킬 수 있다. 상기 제안된 접근 방식은 두껍고 비싼 변성 버퍼가 필요 없이 가볍고 유연한 멀티-접합 광전자 장치(예를 들면, 멀티-접합 태양 전지)를 가능하게 한다.
따라서, 본 발명은 역방향으로 그리고 리프트 오프 공정을 사용하여 희석 질화물 접합부 또는 p-n 구조를 갖는 멀티-접합 광전자 장치의 제조를 제안한다.
이러한 접근법은 가볍고 유연한 박막 멀티-접합 광전자 장치의 제조를 가능하게 하며, 3개 이상의 접합을 포함함으로써 높은 효율을 제공할 수 있다. 예를 들어, 멀티-접합 광전자 장치는 1cm 내지 850cm의 곡률 반경을 지지할 수 있도록 가요성인 것으로 만들 수 있다. 또한, 이들 멀티-접합 광전자 장치는 예를 들어 500W/kg 내지 5000W/kg의 특정 전력(또는 에너지 밀도), 200W/m2 내지 500W/m2의 면적 에너지 밀도 및 0.05 kg/m2 내지 0.5 kg/m2의 면적 질량 밀도(중량/면적)을 가질 수 있다는 점에서 경량 일 수 있다. 또한 이들 멀티-접합 광전자 장치는 AM0에서 AM1.5까지의 스펙트럼을 지원한다.
본 명세서에 기재된 박막 장치(예를 들어, 멀티-접합 광전지 또는 LED와 같은 광전자 장치)는 일반적으로 지지 기판 또는 웨이퍼 상에 배치된 릴리스 또는 희생 층 상에 형성된 에피텍셜 성장층을 포함한다. 이와 같이 형성된 박막 장치는 가요성 단 결정 장치일 수 있다. 일단 박막 장치가 에피텍시 공정에 의해 형성되면, 박막 장치는 예를 들어 에피텍셜 리프트 오프(ELO) 공정, 레이저 리프트 오프(LLO) 공정, 또는 스폴링(spalling) 공정 동안 지지 기판 또는 웨이퍼로부터 제거되거나 분리된다.
본 명세서에서 사용된 바와 같이, 층은 하나 이상의 다른 층들 "상"에 또는 그 "위에" 증착되거나 성장되는 것으로 설명될 수 있다. 이와 같은 용어는 상기 층이 다른 층(들) 위에 직접 증착되거나 성장될 수 있음을 나타내거나, 일부 실시 예 또는 구현 예에서 하나 이상의 추가 층이 그와 같은 층과 다른 층(들) 사이에 증착될 수 있음을 나타낼 수 있다. 또한, 다른 층(들)은 임의의 순서로 배열될 수 있다. 본 발명의 특징을 보다 상세하게 설명하기 위해 첨부 도면과 관련하여 다음의 논의가 제공된다.
도 1A는 3개 접합 또는 p-n 구조(예를 들어, 3J 멀티-접합 광전자 장치)를 갖는 멀티-접합 광전자 장치의 일반적인 예를 도시하는 다이어그램(100a)을 도시한다. 이 같은 예에서, 릴리스 층(115)이 배치되는 기판 또는 웨이퍼(110)가 존재한다. 기판(110)은 단일 층으로 도시되어 있지만, 멀티 층을 포함할 수 있다. 기판(110)은 예를 들어 GaAs 또는 Ge로 이루어질 수 있다.
때때로 희생 층으로 지칭되는 릴리스 층(115)은 기판(100)으로부터 멀티-접합 광전자 장치의 리프트 오프 또는 분리를 가능하게 하기 위해 제공될 수 있다. 일부 구현 예에서, 릴리스 층(115)은 p-n 구조의 증착 이전에 기판상에 배치되어서, 예를 들어, 에피텍셜 리프트 오프(ELO) 공정 또는 다른 유사한 공정을 사용함으로써 p-n 구조의 리프트 오프 또는 분리를 가능하게 할 수 있다. 상기 릴리스 층(115)은 AlAs, AlGaAs, AlGaInP, 또는 AllnP, 또는 Al 함량이 높은 다른 층 또는 이들의 조합을 포함할 수 있고, 멀티-접합 광전자 장치 내에 포함된 다양한 층에 대한 격자 구조를 형성하고, ELO 공정 중에 에칭되고 제거된다. 다른 구현 예에서, 매립 산화물 층 또는 매립 다공성 층의 에칭에 의해 레이저 리프트 오프(LLO), 이온 주입 및 리프트 오프와 같은 선택적인 리프트 오프 공정이 사용될 수 있으며, 또는 스폴링이 사용될 수 있다. 릴리스 층(115)의 Al 함량은 다양할 수 있다. 예를 들어, 릴리스 층(115)이 AlGaAs를 포함하는 경우, 농도는 AlxGa1-xAs (여기서 x = 1 내지 0.3) 일 수 있다. 다른 예에서, 릴리스 층(115)이 AlGaInP를 포함하는 경우, 농도는 (AlxGa1-x) 0.5In0.5P (여기서 x = 1 내지 0)일 수 있다.
이어서, 멀티-접합 광전자 장치는 릴리스 층(115) 위에 성장, 또는 증착된다(이러한 용어는 상호 교환적으로 사용될 수 있다). 예를 들어, 본 발명 실시 예의 멀티-접합 광전자 장치는 전술한 바와 같이 3개 접합 또는 p-n 구조를 포함한다. 제1 p-n 구조(120)가 릴리스 층(115) 상에 에피텍셜 성장되며, 제2 p-n 구조(130)는 제1 p-n 구조(120) 상에 에피텍셜 성장되고, 그리고 제3 p-n 구조, 희석 질화물 p-n 구조(140)가 제2 p-n 구조(130) 상에 에피텍셜 성장된다.
하나의 p-n구조는 하나 이상의 반도체 층을 갖는 구조를 지칭할 수 있으며, 하나 이상의 p-n 접합이 하나 이상의 반도체 층으로 형성된다. 따라서, 다이어그램(100a)의 멀티-접합 광전자 장치에서 각각의 p-n 구조는 하나 이상의 p-n 접합을 포함할 수 있다. 상기 접합의 위치(각 p-n 구조에서의 p-n 접합의 위치)는 장치의 프런트 측면 근처(내부 광) 또는 광선의 입사 측면으로부터 더 멀리 형성될 수 있다(일반적으로 후면 이종 접합 장치로 지칭 됨). 각각의 p-n 구조는 동종 접합 일 수 있거나(즉, p-n 구조에서 접합부의 양 측면이 동일한 재료로 구성됨) 또는 이종 접합일 수 있다(즉, p-n 구조에서 접합의 일측이 두꺼운 흡수체/베이스 층보다 더 큰 밴드 갭의 재료로 구성됨).
더욱이, 다이어그램(100a)의 멀티-접합 광전자 장치에서 p-n 구조 각각은 기판(110)에 격자 정합 된다. 즉, p-n 구조가 만들어지는 재료의 격자 상수는 상기 기판이 만들어지는 재료의 격자 상수와 동일하다. 당업자는 격자 상수의 이러한 매칭은 거의 (실질적으로) 서로 일치하는 격자 상수를 갖는 재료를 포함한다는 것을 알 수 있다. 격자 상수의 정합 또는 실질적인 정합은 결정 구조의 변화를 도입하지 않고 2개의 상이한 인접 반도체 재료에 밴드 갭 변화 영역이 형성될 수 있게 하는 것을 말한다. 일 예에서, p-n 구조 각각의 재료 또는 반도체의 격자 상수는 0.4 % 미만의 불일치 또는 미스 매치를 갖는 기판(110)의 격자 상수와 일치한다.
이 예에서, 멀티-접합 광전자 장치는 제1 p-n 구조(120)로부터 희석 질화물 p-n 구조(140)로 밴드 갭이 감소함에 따라 광을 수신하는 측면을 아래로 하여(sunny side down)(예를 들어, 광을 수신하는 측면이 먼저 성장됨) 에피텍셜 성장된다. 즉, 제1 p-n 구조(120)가 만들어지는 재료는 제2 p-n 구조(130)가 만들어지는 재료 보다 더 큰 밴드 갭을 가지며, 이는 결국 희석 질화물 p-n 구조(140)가 만들어진 희석 질화물 보다 더 큰 밴드 갭을 갖는다. 도 1A의 멀티-접합 광전자 장치를 제조하는데 사용되는 광을 수신하는 측면을 아래로 하는(sunny side down) 성장 접근법으로 인해, 상부 접합 또는 상부 p-n 구조로 성장된 희석 질화물 p-n 구조(140)는 멀티-접합 광전자 장치의 동작 동안 에너지 소스에 대한 위치 때문에 하부 접합 또는 하부 p-n 구조로 지칭된다.
일정 실시 예에서, 제1 p-n 구조(120) 및 제2 p-n 구조(130)는 예를 들면 InGaP 또는 GaAs 와 같은 III-V 족 반도체 재료로 만들어질 수 있다. 제3 p-n 구조, 즉 희석 질화물 p-n 구조(140)는 일반적으로 GaInAsN(Sb)으로 지칭되는 GaInNAs 또는 GaInNAsSb, 또는 이들의 유도체와 같은 희석 질화물 합금으로 만들어질 수 있다. 일 구성 예에서, 희석 질화물 p-n 구조(140)는 Ga1-yInyAs1-x-zNxSbz를 포함하며, 여기서 In의 농도 y는 0 내지 20%의 범위이고, N의 농도 x는0 내지 6%의 범위이다. 그리고 Sb의 농도 z는 0 내지 8%의 범위이다.
제1 p-n 구조(120) 그리고 제2 p-n 구조(130)는 다양한 기술, 예를 들어 금속 유기 화학 기상 증착(MOCVD), 분자 빔 에피택시(MBE), 금속 유기 기상 에피택시(MOVPE 또는 OMVPE), 액상 에피택시(LPE), 수소화물 기상 에피택시(HVPE), 근접 간격 증기 수송(CSVT) 에피택시 등을 사용하여 에피텍셜 성장에 의해 형성될 수 있다. 일부 구현에서, 제1 p-n 구조(120) 그리고 제2 p-n 구조(130)는 실질적으로 단결정이다. 즉, 제1 p-n 구조(120) 그리고 제2 p-n 구조(130)는 단 결정 반도체 재료를 포함할 수 있다.
일정 실시 예에서, III-V 족 반도체 재료의 에피텍셜 성장층은 높은 성장 속도 증착 공정(가령, 높은 성장 속도 증기 증착 공정)을 사용하여 형성될 수 있다. 높은 성장 속도 증착 공정은 성장된 재료가 본원 명세서에 기술된 광전자 장치 유형에 사용하기에 충분한 품질을 갖도록 하는 것이다. 높은 성장 속도 증착 공정은 약 10μm/hr 이상, 또는 약 100μm/hr 이상과 같은, 1μm/hr 이상의 높은 성장 속도를 허용한다. 예를 들어, 성장 속도는 약 10 μm/hr, 약 20m/hr, 약 30 μm/hr, 약 40 μm/hr, 약 50 μm/hr, 약 60 μm/hr, 약 70 μm/hr, 약 80 μm/hr, 약 90 μm/hr 또는 약 100 μm/hr, 이들 값 중 임의의 두 값 사이의 일부 특정 비율(예를 들면, 약 25 μm/hr - 20 μm/hr 와 30 μm/hr 사이), 또는 이들 값 중 임의의 두 값 사이의 일부 범위 (예를 들어, 약 20 μm/hr 내지 약 30 μm/hr의 범위)일 수 있다. 일부 구현 예들에서, 높은 성장 속도 증착 공정은 약 120 μm/hr의 성장 속도를 포함하여 100 μm/hr 보다 큰 성장 속도를 허용한다. 본 출원발명 개시에서 사용되는 용어 "약"은 예를 들어 공칭 값으로부터 1%, 2%, 3%, 4%, 5% 또는 10%의 변화를 나타낼 수 있다.
고 성장률 증착 공정은 프로세싱 시스템 내에서, 기판 또는 웨이퍼를 약 550℃ 이상의 증착 온도(예를 들어, 증착 온도는 750℃ 또는 850℃만큼 높을 수 있음)로 가열하는 단계, III 족 함유 프리커서 가스 및 V 족 함유 프리커서 가스와 같은 화학 프리커서(chemical precursor)를 함유하는 증착 가스에 웨이퍼를 노출시키는 단계, 그리고 기판 또는 웨이퍼 상에 III -V족 반도체 재료를 함유하는 층을 증착 가스로 증착하는 단계를 포함한다. III 족 함유 프리커서 가스는 개별 또는 조합된 프리커서 가스로서 인듐, 갈륨 또는 알루미늄과 같은 III 족 원소를 함유할 수 있다.
예를 들어, III족 함유 프리커서 가스는 트리메틸 알루미늄, 트리 에틸 알루미늄, 트리메틸 갈륨, 트리 에틸 갈륨, 트리메틸 인듐, 트리 에틸 인듐, 디-이소 프로필 메틸 인듐 또는 에틸 디메틸 인듐 중 하나일 수 있다. V족 함유 프리커서 가스는 V 족 원소 또는 개별 또는 조합된 프리커서 가스로서 질소, 인, 비소 또는 안티몬의 조합을 함유할 수 있다. 예를 들어, V족 함유 프리커서 기체는 페닐 히드라진, 디메틸 히드라진, 3 급 부틸 아민, 암모니아, 포스핀, 3 급 부틸 포스핀, 비스 포스피노 에탄, 아르신, 3 급 부틸 아르신, 모노 에틸 아르신, 트리메틸 아르신, 트리메틸 안티몬, 트리 에틸 안티몬 또는 트리 이소 프로필 안티몬, 스티 빈 중 하나일 수 있다. 이 같은 프리커서 목록은 완전한 목록이 아니며, Al, Ga, In, As, P, N, Sb를 대신하는 합금을 증착하는데 사용될 수 있는 임의의 프리커서를 포함할 수 있다.
실시 예에서, 제1 p-n 구조(120) 및 제2 p-n 구조(130) 각각은 다수의 p-n 접합, 예를 들어, 제1 p-n 접합, 제2 p-n 접합, N 번째 p-n 접합까지를 포함할 수 있다. 즉, 제1 p-n 구조(120) 및/또는 제2 p-n 구조(130)는 하나, 둘 또는 그 이상의 p-n 접합을 포함할 수 있다. N번째 p-n 접합이 p-n 구조에 포함되는 경우, 제1 내지 N-1 번째 p-n 접합 각각은 AlGaAs, InGaAs, AlInGaAsP, AlInP, InGaP, AlInGaP, 이들의 합금, 이들의 유도체, 또는 이들의 조합과 같은 다양한 비화물, 인화물 및 질화물 층을 포함할 수 있다. 예를 들어, 질화물 및 인화물 층은 InGaP, AlInGaP, GaN, InGaN, AIGaN, AlInGaN, GaP, 이들 중 어느 것의 합금, 이들 중 어느 것의 유도체 중 하나 이상을 포함할 수 있다. n번째 p-n 접합은 GaAs, AlGaAs, InGaAs, AlInGaAs, InGaAsP, AlInGaAsP, 이들의 합금, 이들의 유도체 및 이들의 조합과 같은 다양한 비화물, 인화물 및 질화물 층을 함유할 수 있다. 일반적으로 이들 p-n 접합 각각은 III-V 족 반도체 재료를 포함하고, 갈륨, 알루미늄, 인듐, 인, 질소 또는 비소 중 적어도 하나를 포함한다.
일부 구현 예들에서, 제1 p-n 구조(120) 및 제2 p-n 구조는 이미터 층과 베이스 층 사이(예를 들어, p-n 접합 또는 p-n 구조에서 이미터와 베이스 층 사이)에 형성된 인터페이스 또는 중간 층을 가질 수 있다. 상기 중간층은 GaAs, AlGaAs, InGaP, AlInGaP, InGaAsP, AlInGaAsP, AlInP, 또는 이들의 조합과 같은 임의의 적절한 III-V족 반도체 재료를 포함할 수 있다. 상기 중간층은 n-도핑, p-도핑 또는 의도적으로 도핑 되지 않을 수 있다. 중간층의 두께는 예를 들어 약 5 nm 내지 약 400 nm의 범위일 수 있다. 중간층은 p-도핑 층과 n-도핑 층 사이에 위치하며, n-도핑 층 또는 p-도핑 층과 동일한 재료로 구성될 수 있거나, 또는 다른 재료로 구성될 수 있다. n-도핑 층 또는 p-도핑 층, 및/또는 등급화된 조성물의 층일 수 있다. 따라서 형성된 중간층은 대응하는 p-n 접합으로부터 하나 이상의 이종 접합에 대한 위치 오프셋을 제공할 수 있다. 이러한 오프셋은 장치 내에서 암 전류(dark current)를 감소시켜 성능을 향상시킬 수 있다.
제1 p-n 구조(120) 및 제2 p-n 구조(130)와 같이, 희석 질화물 p-n 구조(140)는 전술한 것과 동일하거나 상이한 기술을 사용하여 에피텍셜 성장에 의해 형성될 수 있다. 일부 구현들에서, 희석 질화물 p-n 구조(140)는 실질적으로 단 결정이다. 또한, 제1 p-n 구조(120) 및 제2 p-n 구조(130)와 같이, 희석 질화물 p-n 구조(140)는 다수의 p-n 접합, 예를 들어, 제1 p-n 접합, 제2 p-n 접합, N 번째 p-n 접합까지를 포함할 수 있다. 즉, 희석 질화물 p-n 구조(140)는 하나, 둘 또는 그 이상의 p-n 접합을 포함할 수 있다. 또한, 희석 질화물 p-n 구조(140)는 이미터 층과 베이스 층 사이(예를 들어, p-n 접합 또는 p-n 구조에서 이미터 층과 베이스 층 사이)에 형성된 인터페이스 또는 중간층을 가질 수 있다.
본 명세서에 기술된 바와 같이, 제1 p-n 구조(120) 및 제2 p-n 구조(130)를 위한 III-V족 반도체 재료를 증착 또는 형성하기 위한 증착 공정은 다양한 유형의 증착 챔버에서 수행될 수 있다. 예를 들어, III-V족 반도체 재료를 성장, 증착 또는 형성하는데 하나의 연속 공급 증착 챔버가 이용될 수 있다. 희석 질화물 p-n 구조(140)에 사용된 희석 질화물 합금에 대한 증착 공정은 다양한 증착 챔버에서 수행될 수 있고, 일부 구현에서, III-V족 반도체 재료를 증착 또는 형성하기 위해 사용된 것과는 별도의 및/또는 다른 챔버에서 수행될 수 있다.
도 1B는 도 1A의 멀티-접합 광전자 장치를 도시한 다이어그램(100b)을 도시하며, 선택적 터널 접합이 p-n 구조들 사이에 제공된다. 예를 들어, 터널 접합(150a)은 제1 p-n 구조(120)와 제2 p-n 구조(130) 사이에서 성장, 증착 또는 배치된다. 유사하게, 터널 접합(150b)은 제2 p-n 구조(130)와 희석 질화물 p-n 구조(140) 사이에서 성장, 증착 또는 배치된다.
제1 p-n 구조(120), 제2 p-n 구조(130) 및 희석 질화물 p-n 구조(140) 각각 내의 p-n 접합은 멀티-접합 광전자 장치의 p-n 접합을 생성시키는 전압이다. 터널 접합(150a 및 150b)은 제1 p-n 구조(120) 또는 제2 p-n구조(130)를 성장시키기 위해 본원 명세서에 기재된 것과 동일하거나 유사한 장비 및 기술을 사용함으로써 III-V족 반도체 재료 (예를 들어, GaAs, AlGaAs 또는 AlGaInP)에 기초하여 성장될 수 있다. 터널 접합(150a 및 150b)은 p-n 구조 내의 다수의 p-n 구조 및/또는 다수의 p-n 접합 사이에서 전기적 결합을 제공하기 위해 사용될 수 있다.
도 1C는 도 1A와 관련하여 전술 한 기판(110), 릴리스 층(115), 제1 p-n 구조(120) 및 희석 질화물 p-n 구조(140)를 갖는 이중-접합 광전자 장치의 일반적인 예를 도시하는 다이어그램(100c)을 도시한다. 또한, 도 1D는 도 1C의 이중-접합 광전자 장치를 나타내는 다이어그램(100d)을 도시하며, 선택적 터널 접합(예를 들어, 터널 접합 (150a))이 p-n 구조 사이에 제공된다. 도 1C 및 1D의 이중-접합 광전자 장치는 다른 멀티-접합 광전자 장치에 대해 본 명세서에 기술된 유사한 재료, 공정 및 기술을 사용하여 성장, 구조화, 처리 및 최종적으로 리프트 오프 될 수 있다. 희석 질화물을 갖는 이중 접합의 하부 접합은 본원 명세서의 다른 곳에 기술된 바와 같이 향상된 광 흡수를 위해 후방 반사기 및 광학 엔지니어링을 이용할 수 있다.
이중-접합 광전자 장치의 예에서, 제1 p-n 구조(120)는 AlGaInP, AlGaAs 또는 GaInAsP와 같은 III-V족 반도체 재료로 제조될 수 있고 1.6eV - 1.8 eV 범위의 밴드 갭을 갖는다. 이때 희석 질화물 p-n 구조(140)는 본원에 기술된 임의의 희석 질화물 합금으로 제조될 수 있고 0.9 eV-1.2 eV 범위의 밴드 갭을 가질 수 있다.
위에서 언급한 바와 같이, 도 1A, 1B, 1C 및 1D 각각의 구조는 도 7, 8 및 9에 관련하여 아래에 더 상세히 설명된 바와 같이 후면 반사기 및/또는 다른 광학 엔지니어링 층과 같은 추가 층으로 구현될 수 있다.
도 1A는 희석 질화물 p-n 구조 및 IV족 반도체 재료 p-n 구조를 하부 접합으로서 갖는 멀티-접합 광전자 장치의 일반적인 예를 도시하는 다이어그램(200a)을 도시한다. 이 예에서, IV족 p-n 구조(160)는 희석 질화물 p-n 구조(140) 상에 선택적으로 성장 또는 증착될 수 있다(점선으로 도시됨). 희석 질화물 p-n 구조(140)는 마지막 이전에 성장되고 IV족 p-n 구조(160)는 마지막으로 성장되어, 이들 두 개의 p-n 구조를 다이어그램(200a)에 도시된 멀티-접합 광전자 장치의 하부 접합으로 만든다. 이 같은 예에서, 도 1A에 도시된 바와 같이, 멀티-접합 광전자 장치는 제1 p-n 구조(120)로부터 선택적인 IV족 p-n 구조(160)로 밴드 갭이 감소함에 따라 광을 수신하는 측면으로 아래로(sunny side down)(예를 들어, 측면 수신 광이 먼저 성장됨) 에피텍셜 성장된다.
IV 족 p-n 구조(160)는 IV 족 반도체 재료로 만들어진 박막으로서 에피텍셜 성장 층을 포함할 수 있다. IV 족 p-n 구조(160)는 제1 p-n 구조(120), 제2 p-n 구조(130), 및 희석 질화물 p-n 구조(140)에 사용 된 것과 상이한 에피텍셜 성장에 의해 형성될 수 있다. 예를 들어, 플라즈마 강화 화학 기상 증착(PECVD), 물리적 기상 증착(PVD), 또는 기압 화학 기상 증착(APCVD)가 IV족 p-n 구조(160)를 형성하기 위해 사용될 수 있다. IV족 p-n 구조(160)를 형성하기 위해 사용될 수 있는 다른 기술로는 스퍼터링, 원자 층 증착 (ALD), 수소화물 기상 에피텍시(HVPE), 금속 유기 기상 에피텍시(MOVPE 또는 OMVPE), 금속 유기 화학 기상 증착(MOCVD), 유도 결합 플라즈마 강화 화학 기상 증착(ICP-CVD), 열선 화학 기상 증착(HWCVD) , 저압 화학 기상 증착(LPCVD) 및 다른 형태의 화학 기상이 있다.
일부 구현 예에서, IV족 p-n 구조(160)는 실질적으로 단 결정이다(예를 들어, IV족 p-n 구조(160)는 단 결정 반도체 재료를 포함할 수 있다). 이를 달성하기 위해, 다른 p-n 구조를 갖는 성장 기판(110)은 PECVD, PVD 또는 APCVD와 같은 다른 성장 공정을 사용하여 IV족 p-n 구조(160)를 상부에서 성장시키기 위해 다른 성장 챔버로 이송될 수 있다. 높은 성장 속도 증착 공정이, 약 10 μm/hr 이상, 또는 약 100μm/hr 이상과 같이, 1μm/hr 이상의 높은 성장 속도를 허용하기 위해 또한 사용될 수 있다. 예를 들어, 성장 속도는 약 10 μm/hr, 약 20 μm/hr, 약 30 μm/hr, 약 40 μm/hr, 약 50 μm/hr, 약 60 μm/hr, 약 70 μm/hr, 약 80 μm/hr, 약 90 μm/hr 또는 약 100 μm/hr, 이들 값 중 임의의 두 값 사이의 일부 특정 속도(예를 들어, 약 25 μm/hr - 20 μm/hr와 30 μm/hr 사이 값), 또는 이들 값 중 임의의 두 값 사이의 일부 속도 범위(예를 들어, 약 20 μm/hr 내지 약 30 μm/h의 속도 범위)이다. 일부 구현 예에서, 높은 성장 속도 증착 공정은 약 120 μm/hr의 성장 속도를 포함하여 100 μm/hr보다 큰 성장 속도를 허용한다.
또 다른 실시 태양에서, IV족 p-n 구조(160)는 도 1A와 관련하여 위에서 설명된 p-n 구조와 마찬가지로 다수의 p-n 접합을 포함할 수 있다. p-n 접합 각각은 이소 부틸 게르만, 알킬 게르마늄 삼 염화물, 디메틸 아미노 게르마늄 삼 염화물, 게르만, 실란, 디 실란, 사염화 규소, 카르보 테트라 브로마이드, 삼 브로마이드 염화 탄소 등을 포함 하나 이에 제한되지 않는 상이한 소스 재료를 사용하여 성장될 수 있는 IV 족 반도체 재료의 다양한 층을 함유할 수 있다. 이 같은 프리커서의 목록은 완전한 목록이 아니며, Si, Ge, Sn, C로 구성된 합금을 증착시키는데 사용될 수 있는 임의의 프리커서를 포함할 수 있다. 일반적으로, p-n 접합 각각은 IV 족 반도체 재료를 포함하고, 실리콘, 게르마늄, 주석 및 탄소 중 하나 이상, 그리고 이들 재료의 둘 이상의 혼합을 포함한다.
도 2B는 도 2A에서의 멀티-접합 광전자 장치를 예시하는 다이어그램(200b)을 도시하며, 선택적 터널 접합이 p-n 구조들 사이에 제공된다. 예를 들어, 도 1B에 도시 된 터널 접합(150a 및 150b) 외에, 터널 접합(150c)은 희석 질화물 p-n 구조(140)와 IV 족 p-n 구조(160) 사이에서 성장, 증착 또는 다른 방식으로 만들어진다.
터널 접합(150a 및 150b)은 III-V족 반도체 재료(예를 들어, GaAs, AlGaAs 또는 AlGaInP)에 기초하여 성장될 수 있지만, 터널 접합(150c)은 III-V족 반도체 및/또는 IV 족 반도체 재료에 기초하여 성장될 수 있다.
도 3A는 4 개 이상의(4+) 접합 또는 p-n 구조(예를 들어, 4J + 멀티-접합 광전자 장치)를 갖는 멀티-접합 광전자 장치의 일반적인 예를 도시하는 다이어그램(300a)을 도시한다. 이 예에서, 기판(110), 릴리스 층(115), 제1 p-n 구조(120), 제2 p-n 구조(130) 및 희석 질화물 p-n 구조(140) 외에, 제2 p-n 구조(130)와 희석 질화물 p-n 구조(140) 사이에 하나 이상의 추가 p-n 구조가 성장될 수 있다.
전체적으로, 도 3A의 멀티-접합 광전자 장치는 예를 들어, 4 개의 p-n 구조/접합(4J 멀티-접합 광전자 장치), 5 개의 p-n 구조/접합(5J 멀티-접합 광전자 장치) 또는 5 개 이상의 p-n 구조/접합을 가질 수 있다. 이 같은 예에서 멀티-접합 광전자 장치는 또한 제1 p-n 구조(120)로부터 희석 질화물 p-n 구조(140)로 밴드 갭이 감소함에 따라 광을 수신하는 측면을 아래로 하여(예를 들어, 측면 수신 광이 먼저 성장됨) 에피텍셜 성장된다. 즉, 하나 이상의 추가의 p-n 구조가 제2 p-n 구조(130)가 만들어지는 재료보다 밴드 갭이 작은, 그러나 희석 질화물 p-n 구조(140)가 만들어지는 재료보다는 밴드 갭이 더 큰 격자 정합 재료로 만들어진다.
상기 하나 이상의 추가 p-n 구조는 III-V족 반도체 재료로 만들어 질 수 있으며, 제1 p-n 구조(120) 및 제2 p-n 구조(130)와 관련하여 전술한 것과 동일하거나 유사한 기술을 사용하여 제조될 수 있다. 또한 제1 p-n 구조(120) 및 제2 p-n 구조(130)에서와 같이, 상기 하나 이상의 추가 p-n 구조는 하나 이상의 p-n 접합을 포함할 수 있다.
도 3B는 상기 p-n 구조들 사이에 제공된 선택적 터널 접합을 구비한 도 3A의 멀티-접합 광전자 장치를 도시하는 다이어그램(300b)을 도시한다. 이 같은 예에서, 터널 접합(150a 및 150b) 외에, 제2 p-n 구조(130)와 희석 질화물 p-n 구조(140) 사이에 형성된 하나 이상의 추가 p-n 구조로 인해 다른 터널 접합이 제공될 수 있다.
도 4A 내지 도 4B는 각각 도 3A(터널 접합을 도시하지 않음) 및 도 3B(터널 접합을 도시함)에서의 멀티-접합 광전자 장치를 도시하는 다이어그램(400a 및 400b)을 도시하며, 희석 질화물 p-n 구조(140) 상에 성장 또는 증착된 선택적 IV족 p-n 구조(160)를 갖는다.
도 5A는 3 개의 p-n 구조/접합을 갖는 멀티-접합 광전자 장치에 대한 특정 구성을 도시 한 다이어그램(500a)을 도시하며, 희석 질화물 p-n 구조/접합을 하부 접합으로서 사용한다.
제1 예에서, 도 5A에서의 멀티-접합 광전자 장치는 GaAs 또는 Ge로 만들어진 기판 (다이어그램 500a에서 GaAs 또는 Ge 기판(510)으로 지칭 됨), 전술한 릴리스 층 (115)과 실질적으로 유사한 릴리스 층(515), 그리고 대략 1.75eV - 1.95eV의 밴드 갭을 갖는 GaInP(다이어그램 500a에서 GaInP p-n 구조(520)로 지칭 됨)로 이루어진 제1 p-n 구조를 포함한다. 상기 멀티-접합 광전자 장치는 또한 GaInP p-n 구조(520) 상에 성장 또는 증착된 2 개의 추가 p-n 구조를 포함한다. 상기 추가의 p-n 구조는 GaInP p-n 구조(520) 이후에 형성되고, GaAs로 만들어지며, 대략 1.4 eV의 밴드 갭을 갖는 제2 p-n 구조(도 500a에서 GaAs p-n 구조(530)로 지칭 됨) 및 GaAs p-n 구조(530) 이후에 형성된 제3 p-n 구조를 포함한다. 상기 제3 p-n 구조는 추가의 p-n 구조의 마지막 구조이며, 대략 0.9 eV - 1.1 eV 밴드 갭을 갖는 희석 질화물(GaInAsN (Sb) p-n 구조(540) 이라 칭해짐)로 이루어진다.
제2 예에서, 도 5A의 멀티-접합 광전자 장치는 GaAs 또는 Ge 기판(510), 릴리스 층 (515), AlGaInP로 이루어지며 대략 1.75 eV - 1.95eV의 밴드 갭을 갖는 GaInP p-n 구조(520), GaAs, AlInGaAs 또는 GaInAsP로 이루어지며 대략 1.3 eV - 1.5 eV의 밴드 갭을 갖는 GaAs p-n 구조(530) 그리고 대략 0.9 eV - 1.1 eV의 밴드 갭을 갖는 희석 질화물로 이루어진 GaInAsN (Sb) p-n 구조 (540)를 포함한다.
도 5B는 본원 명세서에 기술된 임의의 상이한 리프트 오프 기술을 사용하여, 예를 들어 ELO 공정을 포함하여 기판(510)으로부터 도 5A에서의 멀티-접합 광전자 장치의 분리를 도시한 다이어그램(500b)을 도시한다. 다이어그램(500b)은 도 5A로부터의 층들의 스택을 광을 수신하는 측면을 위로 하여(sunny side up)(예를 들어, 상부에서 광을 수신하는 측면) 도시한다. GaAs 또는 Ge 기판(510)이 멀티-접합 광전자 장치로부터 제거 또는 분리되며, 이는 GaInP p-n 구조(520)(상부 접합)로부터 GaInAsN(Sb) p-n 구조(540)(하부 접합)로 내려가며 밴드 갭이 감소하는 구성을 갖는다.
도 5A 및 5B에 기술된 구조 각각은 도 7, 8 및 9와 관련하여 아래에서 더 상세히 설명되는 바와 같이 후면 반사기 및/또는 다른 광학 엔지니어링 층과 같은 추가 층으로 구현될 수 있다.
도 6A는 멀티 p-n 구조/접합을 가지며, 하부 접합으로서 희석 질화물 p-n 구조/접합을 갖고, 또는 선택적으로, 하부 접합으로서 희석 질화물 p-n 구조/접합과 IV족 p-n 구조/접합을 갖는 멀티-접합 광전자 장치에대한 특정 구성을 도시하는 다이어그램 (600a)을 도시한다.
이 같은 예에서, 도 6A 의 멀티-접합 광전자 장치는 GaAs 또는 Ge로 이루어진 기판(다이어그램 600a에서 GaAs 또는 Ge 기판(610)으로 지칭 됨), 전술한 릴리스 층 (115)과 실질적으로 유사한 릴리스 층(615), 그리고 대략 2.0 eV - 2.2 eV의 밴드 갭을 갖는 AlGaInP 로 이루어진 제1 p-n 구조(다이어그램 600a에서 AlGaInP p-n 구조(620)로 지칭됨)를 포함한다.
도 6A 의 멀티-접합 광전자 장치는 또한 적어도 3 개의 추가적인 p-n 구조를 포함한다. 예를 들어, 멀티-접합 광전자 장치는 AlGaInP p-n 구조(620) 이후에 형성되고 GaInP, GaInAsP 또는 AlGaAs로 이루어지며, 대략 1.6 eV-1.9 eV의 밴드 갭을 갖는 제2 p-n 구조(다이어그램 600a에서 GaInP, GaInAsP, 또는 AlGaAs p-n 구조(630)로 칭하여짐)를 포함한다.
멀티-접합 광전자 장치는 또한 GaInP, GaInAsP 또는 AlGaAs p-n 구조(630) 이후에 형성되고 GaAs, AlInGaAs 또는 GaInAsP로 이루어지며, 대략 1.3 eV-1.5 eV의 밴드 갭을 갖는 제3 p-n 구조(다이어그램 600a에서 (AlIn)GaAs 또는 GaInAsP p-n 구조(640)라 칭하여짐)를 포함한다.
멀티-접합 광전자 장치는 또한 (AlIn) GaAs 또는 GaInAsP p-n 구조(630) 이후에 형성된 제4 p-n 구조를 포함하며, 여기서 제4 p-n 구조는 추가의 p-n 구조의 마지막이고 대략 1.1 eV - 1.3 eV의 밴드 갭을 갖는 희석 질화물(다이어그램 600a에서 GaInAsN (Sb) p-n 구조(650)로 지칭됨)로 구성된다.
AlGaInP p-n 구조(620), GaInP, GaInAsP 또는 AlGaAs p-n 구조(630), (AlIn) GaAs 또는 GaInAsP p-n 구조(640), 및 GaInAsN (Sb) p-n 구조(650) 각각은 GaAs 또는 Ge 기판(610)에 격자 정합된다.
선택적으로(점선으로 도시된 바와 같이), 멀티-접합 광전자 장치는 GaInAsN (Sb) p-n 구조(650) 상에 제5 p-n 구조를 포함할 수 있으며, 여기서 제5 p-n 구조는 GaAs 또는 Ge 기판(610)에 격자 정합되며, 대략 0.8 eV-1.1 eV의 밴드 갭을 갖는 희석 질화물로 구성된다(다이어그램 600a에서 GaInAsN(Sb) p-n 구조(660)로 지칭됨). 이 같은 경우, GaInAsN (Sb) p-n 구조(660)는 추가 p-n 구조의 마지막으로 간주 된다.
선택적으로(점선으로 도시된 바와 같이), 멀티-접합 광전자 장치는 GaInAsN(Sb) p-n 구조(660)상의 제6 p-n 구조를 포함할 수 있으며, 여기서 제6 p-n 구조는 GaAs 또는 Ge 기판(610)에 격자 정합되고 대략 0.7 eV의 밴드 갭을 갖는 Ge로 만들어진다(다이어그램 600a에서 Ge p-n 구조(670)로 지칭됨).
또한 다이어그램(600a)에는 p-n 구조들 사이의 멀티 터널 접합이 도시된다. 예를 들어, AlGaInP p-n 구조(620)와 GaInP, GaInAsP 또는 AlGaAs p-n 구조(630) 사이에 터널 접합 (650a)이 선택적으로 존재한다. GaInP, GaInAsP 또는 AlGaAs p-n 구조(630)와 (AlIn)GaAs 또는 GaInAsP p-n 구조(640) 사이에 터널 접합(650b)이 또한 선택적으로 존재한다. (AlIn) GaAs 또는 GaInAsP p-n 구조(640)와 GaInAsN (Sb) p-n 구조(650) 사이에 선택적으로 터널 접합(650c)이 또한 있다. GaInAsN (Sb) p-n 구조(650)와 GaInAsN (Sb) p-n 구조(660) 사이에는 선택적으로 터널 접합(650d)이 또한 있다. 또한, GaInAsN (Sb) p-n 구조(660)와 Ge p-n 구조(670) 사이에는 선택적으로 터널 접합(650e)이 존재한다. 각각의 터널 접합(650a 내지 650e)은 예를 들어 AlGaAs, GaAs 또는 AlGaInP로 만들어질 수 있다.
도 6B는 예를 들어, ELO 공정을 포함하여 본원 명세서에 기술된 임의의 상이한 리프트 오프 기술을 사용하여 GaAs 또는 Ge 기판(610)으로부터 도 6A 의 멀티-접합 광전자 장치의 분리를 도시한 다이어그램(600b)을 도시한다. 다이어그램(600b)은 도 6A 로부터의 층들의 스택을 광을 수신하는 측면으로 위로하여(sunny side up)(예를 들어, 상부에서 광을 수신하는 측면) 도시한다. GaAs 또는 Ge 기판(610)이 멀티-접합 광전자 장치로부터 제거 또는 분리되며, 이는 AlGaInP p-n 구조(620)(상부 접합)로부터 GaInAsN(Sb) p-n 구조(650)(하부 접합)로 내려가며 밴드 갭이 감소하는 제1 구성(4J 구성), 또는 AlGaInP p-n 구조(620)(상부 접합)로부터 GaInAsN(Sb) p-n 구조(660)(하부 접합)로 내려가며 밴드 갭이 감소하는 제2 구성(5J 구성), 또는 AlGaInP p-n 구조(620)(상부 접합)로부터 GaInAsN(Sb) p-n 구조(650)(하부 접합 이전) 그리고 Ge p-n 구조(670)(하부 접합)로 내려가며 밴드 갭이 감소하는 제3 구성(6J 구성)을 갖는다.
도 7은 멀티-접합 광전자 장치의 또 다른 일반적인 예를 도시하는 다이어그램(700)을 도시한다. 이 실시 예에서, GaAs로 만들어질 때 기판(110)에 대응하는 GaAs 웨이퍼(710)가 존재한다. GaAs 웨이퍼(710) 상에 GaAs 버퍼(720)가 배치되고, GaAs 버퍼(720) 상에 릴리스 층(115)이 배치된다. 릴리스 층(115) 상에 접촉 층(730)이 형성되고 접촉 층(730) 상에 프런트 윈도우(740)가 형성된다.
접촉 층(730)은 심하게 n-도핑될 수 있다. 일부 구현 예들에서, 도핑 농도는 약 5x1018 cm-3 이상이고, 약 5x1018 cm-3 내지 5 x1019 cm-3일 수 있다. 접촉 층(730)의 높은 도핑은 이러한 저항 접촉을 형성하기 위해 어닐링 단계가 수행되지 않고 나중에 증착된 금속 층으로 저항 접촉이 형성되게 한다.
접촉 층(730)은 실리콘(Si)으로 도핑된 GaAs일 수 있다. 예를 들어, 전술한 바와 같이 고 성장률이 멀티-접합 광전자 소자의 층을 형성하는 데 사용되는 일부 실현 예에서, (n-도펀트로서) 실리콘 도펀트가 5x1018 cm-3 또는 그 이상의 도핑 농도에 도달하기 위해 사용될 수 있다. 예를 들어, 프리커서 실란이 빠른 성장 속도 공정으로 도입되어, 실리콘 도펀트를 증착시킬 수 있다. 다른 실시 예에서, 셀레늄(Se) 또는 텔 루륨(Te)은 다중-접합 광전자 장치 층들의 적어도 일부의 형성에서 도펀트로서 사용될 수 있다.
다이어그램(700)에 도시된 예에서, 접촉 층(730)은 멀티-접합 광전자 장치가 GaAs 웨이퍼(710) 및 GaAs 버퍼(720)로부터 제거되거나 분리되기 전에 형성된다. 도시된 구조의 나머지 부분은 도 4A 및 도4B와 관련하여 상기 설명한 바와 같은 동일 또는 유사한 층들을 포함한다. 예를 들어, 제1 p-n 구조(120)는 프런트 윈도우(740) 상에 형성되며, 제2 p-n 구조(130)는 제1 p-n 구조(120) 상에 형성되고, 희석 질화물 p-n 구조(140)는 제2 p-n 구조(130) 상에 형성되며, 선택적으로 IV 족 p-n 구조(160)는 희석 질화물 p-n 구조(140) 상에 형성된다. 또한 하나 이상의 추가 p-n 구조가 제2 p-n 구조(130)와 희석 질화물 p-n 구조(140) 사이에 형성 될 수 있다. 또한, 선택적으로, 터널 접합(150a, 150b 및 150c)은 각각의 p-n 구조 사이에 형성되어 전기 결합을 제공할 수 있다.
선택적으로, 리플렉터(750)(후면 리플렉터라고도 함) 및/또는 다른 선택적으로 엔지니어된 층들이 하부 희석 질화물 p-n 구조(140) 또는 IV족 p-n 구조(160)(존재하는 때) 상에 형성될 수 있다.
지지층(도시되지 않음)은 멀티-접합 광전자 장치(가령, 접촉 층(730)으로부터 희석 질화물 p-n 구조(140) 또는 선택적 IV족 p-n 구조(160)로)가 GaAs 웨이퍼(710)로부터 분리되기 전 또는 그 후에 마지막으로 성장된 p-n 구조상에 증착될 수 있다. 상기 분리 전에 증착될 때, 멀티-접합 광전자 장치 및 지지층이 GaAs 웨이퍼(710) 및 GaAs 버퍼(720)로부터 함께 리프트 오프(예를 들어, 분리, 제거)될 수 있다.
지지층은 유전체 층, 반도체 접촉 층(또는 단순히 접촉 층), 패시베이션 층, 투명 전도성 산화물 층, 반사 방지 코팅, 금속 코팅, 접착제 층,.에폭시 층, 또는 플라스틱 코팅 중 하나 이상을 포함할 수 있다. 실시 예 또는 구현 예에서, 지지층은 산, 예를 들어 리프트 오프 공정 (예를 들어, ELO)의 일부로 사용되는 산에 대한 내 화학성을 갖는 하나 이상의 재료로 구성된다. 유전층이 지지층의 일부로서 포함되는 경우에, 유전층은 유기 또는 무기 유전체 재료를 포함한다. 유기 유전체 재료는 폴리올레핀, 폴리 카보네이트, 폴리 에스테르, 에폭시, 플루오르 폴리머, 이들의 유도체 및 이들의 조합 중 임의의 것을 포함하고, 무기 유전체 재료는 트리 설파이드 비소, 셀렌화 비소, α 알루미나(사파이어), 플루오르화 마그네슘, 이들의 유도체 및 이들의 조합 중 임의의 것을 포함한다. 접촉 층(또는 다중 접촉 층)이 지지층의 일부로서 포함되는 경우, 접촉 층은 최종 멀티-접합 광전자 장치의 원하는 조성에 따라 GaAs와 같은 III-V 족 반도체 재료를 함유 할 수 있다.
도 8은 상기 GaAs 웨이퍼(810) 및 GaAs 버퍼(720)로부터 분리된 후에 도 7의 멀티-접합 광전자 장치를 도시한 다이어그램(800)을 도시한다. 상기 다이어그램(800)에서, 멀티-접합 광전자 장치는 리플렉터(810)가 후면 상에 추가되고 금속(830) 및 반사 방지(AR) 코팅(820)이 전면에 추가되며, 광선 입사 측면이 상측으로 도시되어 있다. 리플렉터(810)는 도 7에서의 리플렉터(750)에 해당한다.
반사성 후면 접촉부로 지칭될 수도 있는 리플렉터(810)는 금속성 리플렉터 또는 금속-유전체 리플렉터다. 이들 반사성 후면 접촉부는 멀티-접합 광전자 장치가 리프팅 되기 전 또는 후에 증착될 수 있고, 은, 알루미늄, 금, 백금, 구리, 니켈, 몰리브덴 또는 이들의 합금 중 하나 이상을 포함할 수 있다. 반사성 후면 접촉부를 갖는 층은 물리 기상 증착(PVD), 스퍼터링, 전자빔 증착(e- 빔), ALD, CVD, PE-ALD 또는 PE-CVD와 같은 기상 증착 공정에 의해 증착될 수 있거나, 잉크젯 인쇄, 스크린 인쇄, 증발, 전기 도금, 무전 해 증착(e-less) 또는 이들의 조합을 포함하는 다른 증착 공정에 의해 수행될 수 있다.
도 9는 후면에 추가된 리플렉터(810) 및 전면에 추가된 금속(830) 및 AR 코팅(820)을 포함하는 도 8의 멀티-접합 광전자 장치를 도시하는 다이어그램(900)을 도시한다. 또한, 리플렉터(810)와 희석 질화물 p-n 구조(140)( IV족 p-n 구조(160), 만약 존재한다면) 사이에, 텍스처 층(920), 텍스처 층(920)에 인접한 선택적 AR 코팅(930), 리플렉터(810)와 접촉하는 하나 이상의 금속(910), 그리고 하나 이상의 금속(940) 일측 단에 위치한 선택적 접촉 층(940)이 있다. 텍스쳐 층(920) 및/또는 인접한 선택적인 AR 코팅(930)에 의해 제공되는 표면 텍스쳐링은 그와 같은 표면에서 광 산란을 개선 할뿐만 아니라 금속 및 유전 층 둘 모두에 대한 접착성을 향상시킬 수 있다.
멀티-접합 광전자 장치와 관련된 텍스쳐링은 텍스처 층(920) 및/또는 선택적인 인접 AR 코팅(930)으로 제한될 필요는 없다. 표면의 텍스쳐링은 p-n 구조를 포함하는 재료의 성장 동안 달성될 수 있다. 이것은 재료들 사이의 계면에서 텍스쳐링을 생성하기 위해, 예를 들어 Stranski-Krastanov 공정 또는 Volmer-Weber 공정에서 p-n 구조에서 2 개 이상의 재료 사이의 격자 부정합을 사용함으로써 적어도 부분적으로 달성될 수 있다. 다른 실시 예에서, p-n 구조 내에 또는 그 위에 있는 층은 에칭 마스크로서 작용할 수 있고, 에칭 공정에 의해 텍스쳐링이 제공될 수 있다. 또 다른 실시 예에서, 텍스쳐링은 샌드페이퍼 또는 샌드 블라스팅 또는 입자 블라스팅 또는 유사한 공정과 같은 물리적 마모에 의해 제공 될 수 있다. 또 다른 실시 예에서, 표면 상에 미세하게 불 균일한 특징을 생성하는 불 균일한 습윤 및 건조 에칭 공정에 의해 텍스쳐링이 제공될 수 있다. 더욱이, 텍스쳐링은 예를 들어 KOH를 사용한 "랜덤 피라미드"또는 "역 피라미드 형" 에칭을 포함하여, 실리콘 텍스쳐링에 사용된 것과 유사한 기술을 사용하여 달성될 수 있다.
p-n 구조의 후면(본 발명 실시 예에서와 같이) 및/또는 전면(예를 들어, 광이 광전지에 의해 수광되거나 LED에 의해 방출되는 위치에 가장 가까운 면)이 장치 내로 및/또는 장치로부터 광 산란되는 것을 개선하도록 텍스처링 될 수 있다. 도 9에 도시된 바와 같이 후면 텍스처링에서, 희석 질화물 재료 및/또는 선택적 IV족 반도체는 전술한 하나 이상의 텍스쳐링 기술을 사용하여 텍스처링 될 수 있다.
도 10은 본 발명 실시 예의 특징에 따라 멀티-접합 광전자 장치를 제조하기 위한 방법(1000)을 도시한 흐름도이다.
블록(1010)에서, 본 발명 방법(1000)은 기판(예를 들어, 기판(110)) 상에 제1 p-n 구조(예를 들어, 제1 p-n 구조(120))를 형성(예를 들어, 에피텍셜 성장, 증착)하는 단계를 포함하고, 상기 제1 p-n 구조는 상기 기판의 격자 상수와 일치하는 격자 상수를 갖는 반도체를 포함한다.
블록(1020)에서, 상기 방법(1000)은 하나 이상의 추가 p-n 구조(예를 들어, 제2 p-n 구조 (120),…, 희석 질화물 p-n 구조(140))를 제1 p-n 구조상에 형성함을 포함하며, 상기 하나 이상의 추가 p-n 구조 각각은 기판의 격자 상수와 일치하는 격자 상수를 갖는 반도체, 형성된 상기 하나 이상의 추가 p-n 구조의 마지막 구조 반도체, 그리고 제1 p-n 구조와 하나 이상의 추가 p-n 구조를 포함하는 멀티-접합 광전자 장치를 포함 한다.
블록(1030)에서, 상기 방법(1000)은 선택적으로 하나 이상의 추가 p-n 구조의 마지막 구조 후에 다음 p-n 구조를 형성함을 포함하며, 상기 다음 p-n 구조는 상기 기판의 격자 상수와 일치하는 격자 상수를 갖는 반도체, IV족 반도체(예를 들어, IV족 p-n 구조(160))를 포함하는 상기 다음 p-n 구조의 반도체, 그리고 제1 p-n 구조, 하나 이상의 추가 p-n 구조 및 다음 p-n 구조를 포함하는 상기 멀티-접합 광 전자 장치를 포함한다. 상기 다음 p-n 구조의 IV 족 반도체는 Ge, Si, Sn, C, 이들의 합금 또는 이들의 유도체 중 하나 이상을 포함한다.
블록(1040)에서, 본 발명 방법(1000)은 멀티-접합 광전자 장치를 기판으로부터 분리하는 단계를 포함한다(도 5B, 6B 참조).
본 발명 방법(1000)의 한 특징에서, 하나 이상의 추가 p-n 구조를 형성하는 단계는 제1 p-n 구조 후에 제2 p-n 구조를 형성하는 단계 및 마지막으로 제3 p-n 구조를 형성하는 단계를 포함한다.
본 발명 방법(1000)의 한 특정 태양에서, 하나 이상의 추가 p-n 구조를 형성하는 단계는 제1 p-n 구조 후에 제2 p-n 구조를 형성하는 단계, 제2 p-n 구조 후에 제3 p-n 구조를 형성하는 단계 및 마지막으로 제4 p-n 구조를 형성하는 단계를 포함한다.
본 발명 방법(1000)의 한 특정 태양에서, 하나 이상의 추가 p-n 구조를 형성하는 단계는 4 개 또는 5 개의 p-n 구조를 연속적으로 형성하는 단계(예를 들어, 터널 접합이 없이)를 포함한다.
본 발명 방법(1000)의 한 특정 태양에서, 상기 방법은 제1 p-n 구조와 하나 이상의 추가 p-n 구조(예를 들어, 도 1B, 2B, 3B, 4B, 6A, 6B 참조) 중 임의의 2개 사이의 터널 접합을 형성하는 단계를 더욱 포함한다.
본 발명 방법(1000)의 한 특징에서, 멀티-접합 광전자 장치를 기판으로부터 분리하는 단계는 제1 p-n 구조가 광선이 입사하는 멀티-접합 광전자 장치의 표면에 가장 근접한 한 p-n 구조 이고, 하나 이상의 추가 p-n 구조의 마지막 구조가 그 같은 표면으로부터 가장 멀리 형성된 하나의 p-n 이도록(예를 들어, 광을 수신하는 측면을 위로하는) 멀티-접합 광전자 장치를 배향시키는 단계를 포함한다.
본 발명 방법(1000)의 한 특징에서, 본 발명 방법은 후면 처리의 일부로서, 하나 이상의 추가의 p-n 구조의 마지막 구조 가장 가까운 곳의 멀티-접합 광전자 장치 표면 상에 추가의 층들을 형성하는 단계를 더욱 포함한다.
본 발명 방법(1000)의 한 특징에서, 본 발명 방법은 멀티-접합 광전자 장치를 위해, 유전체 층, 반도체 접촉 층, 패시베이션층, 투명 전도성 산화물층, 반사 방지 코팅, 금속 코팅, 접착제 층, 에폭시 층 또는 플라스틱 코팅 중 하나 이상을 갖는 지지층을 제공하는 단계를 추가로 포함한다.
본 발명 방법(1000)의 한 특징에서, 기판은 GaAs 또는 Ge 중 하나를 포함한다.
본 발명 방법(1000)의 한 특징에서, 제1 p-n 구조의 반도체는 GaAs, AlGaAs, InGaP, InGaAs, AlInGaP, AlInGaAs, InGaAsP, AlInGaAsP, 이들의 합금 또는 이들의 유도체 중 하나 이상을 포함한다.
본 발명 방법(1000)의 한 특징에서, 형성된 하나 이상의 추가 p-n 구조의 마지막 구조에 있는 희석 질화물은 GaInNA, GaInNAsSb, 이들의 합금 또는 이들의 유도체 중 하나 이상을 포함한다.
본 발명 방법(1000)의 한 특징에서, 희석 질화물은 Ga1 - yInyAs1 -x- zNxSbz 를 포함하며, 여기서 In의 농도 y는 0 - 20 %의 범위에 있고, N의 농도는 0 - 6%의 범위에 있으며, Sb의 농도(z)는 0 내지 8%의 범위에 있다.
본 발명 방법(1000)의 한 특징에서, 하나 이상의 추가 p-n 구조 중 마지막 구조 반도체의 격자 상수는 기판의 격자 상수를 0.4% 미만의 미스 매치 또는 변형(mismatch)과 매칭시킨다.
본 발명 방법(1000)의 한 특징에서, 하나 이상의 추가 p-n 구조 중 다른 한 구조 반도체 각각은 GaAs, AlGaAs, InGaP, InGaAs, AlInGaP, AlInGaAs, InGaAsP, AlInGaAsP, 이들의 합금 또는 이들의 유도체 중 하나 이상을 포함한다.
본 발명 방법(1000)의 한 특징에서, 제1 p-n 구조 반도체의 밴드 갭은 형성된 하나 이상의 추가 p-n 구조의 마지막 구조에서 희석 질화물의 밴드 갭보다 크다.
본 발명 방법(1000)의 한 특징에서, p-n 구조 각각에 대한 반도체 밴드 갭은 제1 p-n 구조로부터 하나 이상의 추가 p-n 구조의 마지막 구조로 감소된다.
본 발명 방법(1000)의 한 특징에서, 기판상에 제1 p-n 구조를 형성하는 단계는 에피텍셜 성장 공정을 사용하여 제1 p-n 구조를 배치하는 단계를 포함하고, 하나 이상의 추가 p-n 구조 중 마지막 구조를 형성하는 단계는 제1 p-n 구조에 사용된 동일한 에피텍셜 성장 공정을 사용하는 하나 이상의 추가 p-n 구조 중 마지막 구조를 배치하는 단계를 포함한다.
본 발명 방법(1000)의 한 특징에서, 기판상에 제1 p-n 구조를 형성하는 단계는 제1 에피텍셜 성장 공정을 사용하여 제1 p-n 구조를 배치하는 단계를 포함하고, 하나 이상의 추가 p-n 구조의 마지막 구조를 형성하는 단계는 제1 에피텍셜 성장 공정과는 다른 제2 에피텍셜 성장 공정을 사용하여 하나 이상의 추가 p-n 구조의 마지막 구조를 배치함을 포함한다. 한 실시 예에서, 제1 에피텍셜 성장 공정은 제1 챔버에서 수행되고, 제2 에피텍셜 성장 공정은 제1 챔버와 연결되거나 연결되지 않을 수 있는 제1 챔버와 분리된 제2 챔버에서 수행된다. 다른 한 실시 예에서, 제1 에피텍셜 성장 공정은 화학 기상 증착(CVD) 공정이고, 제2 에피텍셜 성장 공정은 분자 빔 에피텍시 (MBE) 공정이다.
본 발명 방법(1000)의 한 특징에서, 제1 p-n 구조 및 하나 이상의 추가 p-n 구조 중 어느 하나는 에피텍셜 성장 공정을 사용하여 제공되며, 상기 에피텔셜 공정은 금속 유기 화학 기상 증착(MOCVD) 공정, 수소화물 기상 에피텍시(HVPE) 공정, 분자 빔 에피텍시(MBE) 공정, 금속 유기 기상 에피텍시(MOVPE 또는 OMVPE) 공정, 액상 에피텍시(LPE) 공정, 근접 공간 증기 수송(CSVT) 에피텍시 공정, 플라즈마 강화 화학 기상 증착(PECVD) 공정, 물리 기상 증착(PVD) 공정, 대기압 화학 기상 증착(APCVD) 공정, 원자 층 증착(ALD) 공정, 저압 화학 기상 증착(LPCVD) 공정, 핫 와이어 화학 기상 증착(HWCVD) 공정, 유도 결합 플라즈마 강화 화학 기상 증착(ICP-CVD) 공정 또는 다른 형태의 CVD 중 하나 이상을 포함할 수 있다.
본 발명 방법(1000)의 한 특징에서, 멀티-접합 광전자 장치를 기판으로부터 분리하는 단계는 멀티-접합 광전자 장치를 기판으로부터 리프팅하기 위해 ELO 공정을 수행하는 단계를 포함한다.
본 발명 방법(1000)의 한 특징에서, 본 발명 방법은 기판과 제1 p-n 구조 사이에 릴리스 층(예를 들어, 릴리스 층(115))을 제공하는 단계를 더 포함하며, 여기서 멀티-접합 광전자 장치를 기판으로부터 분리하는 단계는 릴리스 층을 제거하는 단계를 포함한다. 일 예에서, 상기 희생층은 AlA를 포함한다.
본 발명 방법(1000)의 한 특징에서, 상기 릴리스 층은 AlGaAs를 포함하고, 그 농도는 AlxGa1 - xAs 이며, 여기서 x = 1 내지 0.3이다
본 발명 방법의 다른 한 특징에서, 상기 릴리스 층은 AlGaInP를 포함하고, 그 농도는 (AlxGa1 -x)0.5In0 . 5P 이며, 여기서 x = 1 내지 0이다.
본 발명 방법(1000)의 한 특징에서, 상기 기판은 GaAs 또는 Ge를 포함하고, 제1 p-n 구조의 반도체는 대략 2.0 eV-2.2 eV의 밴드 갭을 갖는 AlGaInP를 포함하고, 하나 이상의 추가 p-n 구조는 다음을 포함한다: 제1 p-n 구조 이후에 형성되며 AlGaInP, GaInAsP 또는 AlGaAs를 포함하는 반도체를 갖고, 약 1.6 eV-1.9 eV의 밴드 갭을 갖는 제2 p-n 구조, 제2 p-n 구조 이후에 형성되며 GaA, AlInGaAs 또는 GaInAsP를 포함하는 반도체를 갖고, 약 1.3 eV - 1.5 eV의 밴드 갭을 갖는 제3 p-n 구조 그리고 제3 p-n 구조 이후에 형성된 제4 p-n 구조, 상기 제4 p-n 구조는 하나 이상의 추가 p-n 구조의 마지막 구조이고 약 1.1 eV - 1.3 eV의 밴드 갭을 갖는 희석 질화물을 갖는다(예를 들어, 도 6A 참조)
본 발명 방법(1000)의 한 특징에서, 본 발명 방법은 제4 p-n 구조상에 제5 p-n 구조를 형성하는 단계를 추가로 포함하고, 제5 p-n 구조는 기판의 격자 상수와 일치하는 격자 상수를 갖는 반도체를 포함하며, 상기 제5 p-n 구조의 반도체는 대략 0.8 eV-1.1 eV의 밴드 갭을 갖는 희석 질화물을 포함한다(예를 들어, 도 6A 참조).
본 발명 방법(1000)의 한 특징에서, 상기 방법은 상기 제5 p-n 구조상에 제6 p-n 구조를 형성하는 단계를 포함하고, 상기 제6 p-n 구조는 상기 기판의 격자 상수와 일치하는 격자 상수를 갖는 반도체를 포함하며, 제5 p-n 구조의 반도체는 약 0.7eV의 밴드 갭을 갖는 Ge를 포함한다(예를 들어, 도 6A 참조).
본 발명 방법(1000)의 한 특징에서, 기판은 GaAs 또는 Ge를 포함하고, 제1 p-n 구조의 반도체는 대략 1.75 eV-1.95eV의 밴드 갭을 갖는 AlGaInP를 포함하고, 하나 이상의 추가 p-n 구조는 다음을 포함한다: 제1 p-n 구조 이후에 형성되고 대략 1.4 eV의 밴드 갭을 갖는 GaAs를 포함하는 반도체를 갖는 제2 p-n 구조, 그리고 제2 p-n 구조 이후에 형성된 제3 p-n 구조, 상기 제3 p-n 구조는 하나 이상의 추가 p-n 구조의 마지막 구조이며 대략 0.9 eV-1.1 eV의 밴드 갭을 갖는 희석 질화물을 갖는다(예를 들어, 도 5A 참조).
본 발명 방법(1000)의 한 특징에서, 상기 기판은 GaAs 또는 Ge를 포함하고, 제1 p-n 구조의 반도체는 대략 1.75 eV-1.95eV의 밴드 갭을 갖는 AlGaInP를 포함하고, 하나 이상의 추가 p-n 구조는 다음을 포함한다: 제1 p-n 구조 이후에 형성되고, 대략 1.3 eV-1.5 eV의 밴드 갭을 갖는 GaAs, AlInGaAs 또는 GaInAsP를 포함하는 반도체를 갖는 제2 p-n 구조, 그리고 제2 p-n 구조 후에 형성된 제3 p-n 구조, 상기 제3 p-n 구조는 하나 이상의 추가 p-n 구조의 마지막 구조이고 약 0.9eV-1.1eV의 밴드 갭을 갖는 희석 질화물을 갖는다(예를 들어, 도 5A 참조).
도 11은 본 발명 특징에 따라 멀티-접합 광전자를 제조하기 위한 방법(1100)을 도시하는 흐름도이다.
블록(1110)에서, 본 발명 방법(1100)은 기판(예를 들어, 기판 (110)) 상에 제1 p-n 구조 (예를 들어, 제1 p-n 구조 (120))를 형성하는 단계를 포함하고, 상기 제1 p-n 구조는 기판의 격자 상수와 일치하는 격자 상수를 갖는 반도체를 포함한다.
블록(1120)에서, 본 발명 방법(1100)은 제1 p-n 구조상에 하나 이상의 추가 p-n 구조를 형성하는 단계를 포함하고, 상기 하나 이상의 추가 p-n 구조 각각은 기판의 격자 상수와 일치하는 격자 상수를 갖는 반도체를 포함하며, 형성된 상기 하나 이상의 추가 p-n 구조의 마지막 구조에 인접한 구조 반도체는 희석 질화물을 포함하고(예를 들면, 희석 질화물 p-n 구조 (140)), 형성된 상기 하나 이상의 추가 p-n 구조의 마지막 구조 반도체가 IV족 반도체를 포함하며(예를 들면, IV족 p-n 구조 (160)) 그리고 멀티-접합 광전자 장치가 제1 p-n 구조 및 하나 이상의 추가 p-n 구조를 포함한다.
블록(1130)에서, 본 발명 방법(1100)은 멀티-접합 광전자 장치를 기판으로부터 분리하는 단계를 포함한다.
본 발명 방법(1000)의 한 특징에서, 형성된 하나 이상의 추가 p-n 구조의 마지막 구조에 인접한 구조에 있는 희석 질화물은 GaInNA, GaInNAsSb, 이들의 합금 또는 이들의 유도체 중 하나 이상을 포함한다.
본 발명 방법(1000)의 한 특징에서, 형성된 하나 이상의 추가 p-n 구조의 마지막 구조 IV 족 반도체는 Ge, Si, Sn, C, 이들의 합금 또는 이들의 유도체 중 하나 이상을 포함한다.
도 12는 본 발명 개시의 특징에 따라 이중-접합 광전자 장치를 제조하기 위한 방법(1200)을 도시하는 흐름도이다.
블록(1210)에서, 본 발명 방법(1200)은 기판상에 제1 p-n 구조를 형성하는 단계를 포함하고, 제1 p-n 구조는 기판의 격자 상수와 일치하는 격자 상수를 갖는 반도체를 포함한다.
블록(1220)에서, 본 발명 방법(1200)은 제1 p-n 구조상에 제2 p-n 구조를 형성하는 단계를 포함하고, 제2 p-n 구조는 기판의 격자 상수와 일치하는 격자 상수를 갖는 반도체, 희석 질화물을 포함하는 제2 p-n 구조의 반도체, 그리고 제1 p-n 구조 및 제2 p-n 구조를 포함하는 이중-접합 광전자 장치를 포함한다(예를 들어, 도 1C 및 1D 참조).
블록(1230)에서, 본 발명 방법(1200)은 이중-접합 광전자 장치를 기판으로부터 분리하는 단계를 포함한다.
본 발명 방법(1200)의 다른 한 특징에 따라, 제1 p-n 구조의 반도체는 GaAs, AlGaAs, InGaP, InGaAs, AlInGaP, AlInGaAs, InGaAsP, AlInGaAsP, 이들의 합금 또는 이들의 유도체 중 하나 이상을 포함한다.
본 발명에 대하여 본원 명세서 개시가 도면에 도시된 실시 예에 따라 제공되었지만, 당업자는 실시 예에 변형이 있을 수 있고 이러한 변형이 본 발명에 대한 본원 명세서 개시 범위 내에 있을 것이라는 것을 쉽게 인식 할 것이다. 따라서, 첨부된 청구 범위의 범주를 벗어나지 않고 당업자에 의해 많은 수정이 이루어질 수 있다.

Claims (40)

  1. 멀티-접합 광전자 장치를 제조하는 방법으로서, 상기 방법이:
    기판상에 제1 p-n 구조를 형성함을 포함하고, 상기 제1 p-n 구조는 기판의 격자 상수와 일치하는 격자 상수를 갖는 반도체를 포함하며,
    제1 p-n 구조상에 하나 이상의 추가 p-n 구조를 형성함을 더욱 포함하며, 상기 하나 이상의 추가 p-n 구조 각각이 상기 기판의 격자 상수와 일치하는 격자 상수를 갖는 반도체를 더욱 포함하고, 상기 형성된 하나 이상의 추가 p-n 구조 중 마지막 구조의 반도체가 희석 질화물을 포함하며, 그리고 상기 멀티-접합 광전자 장치가 제1 p-n 구조와 하나 이상의 추가 p-n 구조를 포함하고, 상기 방법이 기판으로부터 멀티-접합 광전자 장치를 분리시킴을 더욱 포함함을 특징으로 하는 멀티-접합 광전자 장치를 제조하는 방법.
  2. 제1 항에 있어서, 하나 이상의 추가 p-n 구조를 형성함이 제1 p-n 구조 이후 제2 p-n 구조를 형성하고 그리고 마지막으로 제3 p-n 구조를 형성함을 포함함을 특징으로 하는 멀티-접합 광전자 장치를 제조하는 방법.
  3. 제1 항에 있어서, 하나 이상의 추가 p-n 구조를 형성함이 제1 p-n 구조 이후 제2 p-n 구조를 형성하고, 제2 p-n 구조 이후 제3 p-n 구조를 형성하며, 그리고 마지막으로 제4 p-n 구조를 형성함을 포함함을 특징으로 하는 멀티-접합 광전자 장치를 제조하는 방법.
  4. 제1 항에 있어서, 하나 이상의 추가 p-n 구조를 형성함이 연속적으로 4개 또는 5개의 p-n 구조들을 형성함을 특징으로 하는 멀티-접합 광전자 장치를 제조하는 방법.
  5. 제1 항에 있어서, 제1 p-n 구조와 하나 이상의 추가 p-n 구조들 중 임의의 두개 사이에 한 터널 접합을 형성함을 더욱 포함함을 특징으로 하는 멀티-접합 광전자 장치를 제조하는 방법.
  6. 제1 항에있어서, 상기 멀티-접합 광전자 장치를 상기 기판으로부터 분리하는 단계는 상기 제1 p-n 구조가 광선이 입사되어질 상기 멀티-접합 광전자 장치의 표면에 가장 가까운 한 p-n 구조 이도록 하고, 상기 하나 이상의 추가 p-n 구조 중 마지막 구조가 표면으로부터 가장 멀리에 형성된 한 p-n 구조이도록, 상기 멀티-접합 광전자 장치를 배향시키는 단계를 포함함을 특징으로 하는 멀티-접합 광전자 장치를 제조하는 방법.
  7. 제1 항에있어서, 백사이드(backside) 처리의 일부로서, 하나 이상의 추가 p-n 구조의 마지막 구조에 가장 가까운 멀티-접합 광전자 장치의 표면 상에 추가 층을 형성하는 단계를 더 포함함을 특징으로 하는 멀티-접합 광전자 장치를 제조하는 방법.
  8. 제1 항에있어서, 상기 멀티-접합 광전자 장치를 위해, 유전체 층, 반도체 접촉층, 패시베이션 층, 투명 전도성 산화물 층, 안티-반사 코팅, 금속 코팅, 접착제 층, 에폭시 층 또는 플라스틱 코팅중 하나 이상을 갖는 지지층을 제공하여, 상기 마지막 p-n 구조 내로 광선 되 반사를 증가시키도록 하는 단계를 더 포함함을 특징으로 하는 멀티-접합 광전자 장치를 제조하는 방법.
  9. 제1 항에있어서, 상기 기판은 GaAs 또는 Ge 중 하나를 포함함을 특징으로 하는 멀티-접합 광전자 장치를 제조하는 방법.
  10. 제1 항에 있어서, 제1 p-n 구조의 반도체가 GaAs, AlGaAs, InGaP, InGaAs, AlInGaP, AlInGaAs, InGaAsP, AlInGaAsP, 이들의 합금 또는 이들의 유도체 중 하나 이상을 포함함을 특징으로 하는 멀티-접합 광전자 장치를 제조하는 방법.
  11. 제1 항에있어서, 상기 형성된 하나 이상의 추가 p-n 구조의 마지막 구조 내 희석 질화물이 GaInNA, GaInNAsSb, 이들의 합금 또는 이들의 유도체 중 하나 이상을 포함함을 특징으로 하는 멀티-접합 광전자 장치를 제조하는 방법.
  12. 제1항에 있어서,
    상기 희석 질화물이 Ga1-yInyAs1-x-zNxSbz 을 포함하고,,
    In의 y 농도는 0 - 20%,
    N의 x 농도는 0 - 6%,, 그리고
    Sb의 z 농도는 0 - 8%임을 특징으로 하는 멀티-접합 광전자 장치를 제조하는 방법.
  13. 제1항에 있어서, 상기 하나 이상의 추가 p-n 구조의 마지막 구조 반도체의 격자 상수는 0.4% 미만의 미스 매치 또는 스트레인을 갖는 기판의 격자 상수와 일치함을 특징으로 하는 멀티-접합 광전자 장치를 제조하는 방법.
  14. 제1항에 있어서, 상기 하나 이상의 추가 p-n 구조의 다른 구조 각각이 GaAs, AlGaAs, InGaP, InGaAs, AlInGaP, AlInGaAs, InGaAsP, AlInGaAsP, 이들의 합금 또는 이들의 유도체 중 하나 이상을 포함함을 특징으로 하는 멀티-접합 광전자 장치를 제조하는 방법.
  15. 제1 항에 있어서, 제1 p-n 구조의 반도체 밴드 갭이 형성된 하나 이상의 추가 p-n 구조의 마지막 구조 내 희석 질화물 밴드 갭 보다 큼을 특징으로 하는 멀티-접합 광전자 장치를 제조하는 방법.
  16. 제1 항에 있어서, 각 p-n 구조에 대한 반도체 밴드 갭이 제1 p-n 구조로부터 하나 이상의 추가 p-n 구조 의 마지막 구조로 감소됨을 특징으로 하는 멀티-접합 광전자 장치를 제조하는 방법.
  17. 제1 항에있어서, 상기 기판상에 제1 p-n 구조를 형성하는 단계는 에피텍셜 성장 공정을 사용하여 p-n 구조를 배치하는 단계를 포함하며, 그리고
    하나 이상의 추가 p-n 구조 중 마지막 구조를 형성하는 단계는 상기 제1 p-n 구조를 위해 사용된 에피텍셜 성장 공정을 사용하여 하나 이상의 추가 p-n 구조 중 마지막 구조를 배치하는 단계를 포함함을 특징으로 하는 멀티-접합 광전자 장치를 제조하는 방법.
  18. 제1 항에있어서, 상기 기판상에 제1 p-n 구조를 형성하는 단계는 제1 에피텍셜 성장 공정을 사용하여 제1 p-n 구조를 배치하는 단계를 포함하며, 그리고
    하나 이상의 추가 p-n 구조 중 마지막 구조를 형성하는 단계는 상기 제1 에피텍셜 성장 공정과는 상이한 제2 에피텍셜 공정을 사용하여 하나 이상의 추가 p-n 구조 중 마지막 구조를 배치하는 단계를 포함함을 특징으로 하는 멀티-접합 광전자 장치를 제조하는 방법.
  19. 제18 항에있어서, 제1 에피텍셜 공정이 제1 챔버 내에서 수행되고, 그리고
    제2 에피텍셜 공정이 제1 챔버에 연결되거나 연결되지 않은 제1 챔버와는 분리된 제2 챔버 내에서 수행됨을 특징으로 하는 멀티-접합 광전자 장치를 제조하는 방법.
  20. 제18 항에있어서, 제1 에피텍셜 공정이 화학 기상 증착(CVD) 공정이고, 그리고
    제2 에피텍셜 공정이 분자 빔 에피택시(MBE) 공정임을 특징으로 하는 멀티-접합 광전자 장치를 제조하는 방법.
  21. 제1 항에 있어서, 제1 p-n 구조 및 하나 이상의 추가 p-n 구조가 에피텍셜 성장 공정을 사용하여 제공되며, 다음 중 하나 이상을 포함함을 특징으로 하는 멀티-접합 광전자 장치를 제조하는 방법.
    - 다음 -
    금속 유기 화학 기상 증착 (MOCVD) 공정
    수소화물 기상 에피텍시 (HVPE) 공정,
    분자 빔 에피텍시(MBE) 공정
    금속 유기 기상 에피텍시 (MOVPE 또는 OMVPE) 공정
    액상 에피텍시 (LPE) 공정,
    근접 공간 증기 수송 (CSVT) 에피텍시 공정,
    플라즈마 강화 화학 기상 증착(PECVD) 공정
    물리적 기상 증착 (PVD) 공정, 대기압 화학 기상 증착(APCVD) 공정, 원자 층 증착 (ALD) 공정, 저압 화학 기상 증착 (LPCVD) 공정
    핫 와이어 화학 기상 증착(HWCVD) 공정, 유도 결합 플라즈마 강화 화학 기상 증착 (ICP-CVD) 공정
    또는 다른 형태의 CVD.
  22. 제1 항에있어서, 상기 멀티-접합 광전자 장치를 상기 기판으로부터 분리하는 단계는 상기 멀티-접합 광전자 장치를 상기 기판으로부터 리프트(들어 올리기)를 위한 에피텍셜 리프트 오프(ELO) 공정을 수행하는 단계를 포함함을 특징으로 하는 멀티-접합 광전자 장치를 제조하는 방법.
  23. 제1 항에있어서, 상기 기판과 상기 제1 p-n 구조 사이에 릴리스 층을 제공함을 더욱 포함하며,
    상기 멀티-접합 광전자 장치를 기판으로부터 분리시킴이 상기 릴리스 층을 제거함을 특징으로 하는 멀티-접합 광전자 장치를 제조하는 방법.
  24. 제23항에있어서, 상기 릴리스 층이 AlAs를 포함함을 특징으로 하는 멀티-접합 광전자 장치를 제조하는 방법.
  25. 제23항에있어서, 상기 릴리스 층은 AlGaAs를 포함하고, 농도는 AlxGa1-xAs이고, 여기서 x=1 내지 0.3 임을 특징으로 하는 멀티-접합 광전자 장치를 제조하는 방법.
  26. 제23 항에있어서, 상기 릴리스 층은 AlGaInP를 포함하고, 상기 농도는 (AlxGa1-x)0.5In0.5P 이고, 여기서 x=1 내지 0 임을 특징으로 하는 멀티-접합 광전자 장치를 제조하는 방법.
  27. 제1항에 있어서, 상기 기판은 GaAs 또는Ge를 포함하며,
    제1 p-n 구조의 반도체는 약 2.0 eV - 2.2 eV의 밴드 갭을 갖는 AlGaInP를 포함하고, 그리고
    하나 이상의 추가 p-n 구조는 다음을 포함함을 특징으로 하는 멀티-접합 광전자 장치를 제조하는 방법:
    - 다음 -
    제1 p-n 구조 이후에 형성되며 AlGaInP, GaInAsP 또는 AlGaAs를 포함하는 반도체를 갖고, 약 1.6 eV-1.9 eV의 밴드 갭을 갖는 제2 p-n 구조, 제2 p-n 구조 이후에 형성되며 GaA, AlInGaAs 또는 GaInAsP를 포함하는 반도체를 갖고, 약 1.3 eV - 1.5 eV의 밴드 갭을 갖는 제3 p-n 구조 그리고 제3 p-n 구조 이후에 형성된 제4 p-n 구조, 상기 제4 p-n 구조는 하나 이상의 추가 p-n 구조의 마지막 구조이고 약 1.1 eV - 1.3 eV의 밴드 갭을 갖는 희석 질화물을 갖는다.
  28. 제27 항에있어서, 상기 제4 p-n 구조상에 제5 p-n 구조를 형성하는 단계를 추가로 포함하고, 제5 p-n 구조는 기판의 격자 상수와 일치하는 격자 상수를 갖는 반도체를 포함하며, 상기 제5 p-n 구조의 반도체는 대략 0.8 eV-1.1 eV의 밴드 갭을 갖는 희석 질화물을 포함함을 특징으로 하는 멀티-접합 광전자 장치를 제조하는 방법.
  29. 제28 항에있어서, 상기 제5 p-n 구조상에 제6 p-n 구조를 형성하는 단계를 포함하고, 상기 제6 p-n 구조는 상기 기판의 격자 상수와 일치하는 격자 상수를 갖는 반도체를 포함하며, 제5 p-n 구조의 반도체는 약 0.7eV의 밴드 갭을 갖는 Ge를 포함함을 특징으로 하는 멀티-접합 광전자 장치를 제조하는 방법.
  30. 제1 항에 있어서, 상기 기판은 GaAs 또는 Ge를 포함하고, 제1 p-n 구조의 반도체는 대략 1.75 eV-1.95eV의 밴드 갭을 갖는 AlGaInP를 포함하고, 하나 이상의 추가 p-n 구조는 다음을 포함한다: 제1 p-n 구조 이후에 형성되고 대략 1.4 eV의 밴드 갭을 갖는 GaAs를 포함하는 반도체를 갖는 제2 p-n 구조, 그리고 제2 p-n 구조 이후에 형성된 제3 p-n 구조, 상기 제3 p-n 구조는 하나 이상의 추가 p-n 구조의 마지막 구조이며 대략 0.9 eV-1.1 eV의 밴드 갭을 갖는 희석 질화물을 가짐을 특징으로 하는 멀티-접합 광전자 장치를 제조하는 방법.
  31. 제1 항에 있어서, 상기 기판은 GaAs 또는 Ge를 포함하고, 제1 p-n 구조의 반도체는 대략 1.75 eV-1.95eV의 밴드 갭을 갖는 AlGaInP를 포함하고, 하나 이상의 추가 p-n 구조는 다음을 포함한다: 제1 p-n 구조 이후에 형성되고, 대략 1.3 eV-1.5 eV의 밴드 갭을 갖는 GaAs, AlInGaAs 또는 GaInAsP를 포함하는 반도체를 갖는 제2 p-n 구조, 그리고 제2 p-n 구조 후에 형성된 제3 p-n 구조, 상기 제3 p-n 구조는 하나 이상의 추가 p-n 구조의 마지막 구조이고 약 0.9eV-1.1eV의 밴드 갭을 갖는 희석 질화물을 가짐을 특징으로 하는 멀티-접합 광전자 장치를 제조하는 방법.
  32. 제1항에 있어서, 상기 p-n 구조 각각이 적어도 하나의 p-n 접합을 포함하며, 상기 적어도 하나의 p-n 접합의 위치가 상기 멀티-접합 광전자 장치의 정면 가까이 있거나 광선의 입사 면으로부터 멀리 떨어져 있음을 특징으로 하는 멀티-접합 광전자 장치를 제조하는 방법.
  33. 제1 항에있어서, 상기 p-n 구조 각가이 이종 접합 또는 동종 접합일 수있음을 특징으로 하는 멀티-접합 광전자 장치를 제조하는 방법.
  34. 제1 항에 있어서, 하나 이상의 추가 p-n 구조의 마지막 구조 후에 다음 p-n 구조를 형성함을 포함하며, 상기 다음 p-n 구조는 상기 기판의 격자 상수와 일치하는 격자 상수를 갖는 반도체, IV족 반도체(예를 들어, IV족 p-n 구조(160))를 포함하는 상기 다음 p-n 구조의 반도체, 그리고 제1 p-n 구조, 하나 이상의 추가 p-n 구조 및 다음 p-n 구조를 포함하는 상기 멀티-접합 광 전자 장치를 포함하고,
    멀티-접합 광전자 디바이스를 기판으로부터 분리하는 단계는 제1 p-n 구조, 하나 이상의 추가 p-n 구조, 및 다음 p-n 구조를 기판으로부터 분리하는 단계를 포함함을 특징으로 하는 멀티-접합 광전자 장치를 제조하는 방법.
  35. 제34 항에 있어서, 상기 다음 p-n 구조의 IV 족 반도체는 Ge, Si, Sn, C, 이들의 합금 또는 이들의 유도체 중 하나 이상을 포함함을 특징으로 하는 멀티-접합 광전자 장치를 제조하는 방법.
  36. 멀티-접합 광전자 장치를 제조하는 방법으로서,
    기판상에 제1 p-n 구조를 형성하는 단계를 포함하고, 제1 p-n 구조는 기판의 격자 상수와 일치하는 격자 상수를 갖는 반도체를 포함하며,
    제1 p-n 구조상에 하나 이상의 추가 p-n 구조를 형성하는 단계를 포함하고,
    상기 하나 이상의 추가 p-n 구조 각각은 기판의 격자 상수와 일치하는 격자 상수를 갖는 반도체를 포함하며, 형성된 상기 하나 이상의 추가 p-n 구조의 마지막 구조에 인접한 구조 반도체는 희석 질화물을 포함하고, 형성된 상기 하나 이상의 추가 p-n 구조의 마지막 구조 반도체가 IV족 반도체를 포함하며 그리고 상기 멀티-접합 광전자 장치가 제1 p-n 구조 및 하나 이상의 추가 p-n 구조를 포함하며, 그리고
    상기 멀티-접합 광전자 장치를 상기 기판으로부터 분리시키는 단계를 포함함을 특징으로 하는 멀티-접합 광전자 장치를 제조하는 방법.
  37. 제36 항에 있어서, 형성된 하나 이상의 추가 p-n 구조의 마지막 구조에 인접해 있는 희석 질화물은 GaInNA, GaInNAsSb, 이들의 합금 또는 이들의 유도체 중 하나 이상을 포함함을 특징으로 하는 멀티-접합 광전자 장치를 제조하는 방법.
  38. 제36 항에 있어서, 형성된 하나 이상의 추가 p-n 구조의 마지막 구조의 IV 족 반도체는 Ge, Si, Sn, C, 이들의 합금 또는 이들의 유도체 중 하나 이상을 포함함을 특징으로 하는 멀티-접합 광전자 장치를 제조하는 방법.
  39. 이중-접합 광전자 장치를 제조하는 방법으로서,
    기판상에 제1 p-n 구조를 형성하는 단계를 포함하고, 제1 p-n 구조는 기판의 격자 상수와 일치하는 격자 상수를 갖는 반도체를 포함하고,
    제1 p-n 구조상에 제2 p-n 구조를 형성하는 단계를 포함하고, 제2 p-n 구조는 기판의 격자 상수와 일치하는 격자 상수를 갖는 반도체, 희석 질화물을 포함하는 제2 p-n 구조의 반도체, 그리고 제1 p-n 구조 및 제2 p-n 구조를 포함하는 이중-접합 광전자 장치를 포함하며,
    이중-접합 광전자 장치를 기판으로부터 분리하는 단계를 포함하고, 제2 또는 하부 p-n 구조가 하부 p-n 구조물에서의 광 흡수를 향상시키기 위해 후면 반사기 또는 광학적으로 엔지니어된 후면을 더 포함함을 특징으로 하는 이중-접합 광전자 장치를 제조하는 방법.
  40. 제39 항에있어서, 상기 제1 p-n 구조의 반도체는 GaAs, AlGaAs, InGaP, InGaAs, AlInGaP, AlInGaAs, InGaAsP, AlInGaAsP, 이들의 합금 또는 이들의 유도체 중 하나 이상을 포함함을 특징으로 하는 이중-접합 광전자 장치를 제조하는 방법.
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