KR20210021257A - 3D SiP 구조물에서의 양면 라우팅 - Google Patents

3D SiP 구조물에서의 양면 라우팅 Download PDF

Info

Publication number
KR20210021257A
KR20210021257A KR1020200070282A KR20200070282A KR20210021257A KR 20210021257 A KR20210021257 A KR 20210021257A KR 1020200070282 A KR1020200070282 A KR 1020200070282A KR 20200070282 A KR20200070282 A KR 20200070282A KR 20210021257 A KR20210021257 A KR 20210021257A
Authority
KR
South Korea
Prior art keywords
redistribution structure
die
component
forming
semiconductor package
Prior art date
Application number
KR1020200070282A
Other languages
English (en)
Other versions
KR102424641B1 (ko
Inventor
포-야오 추앙
포-하오 차이
멩-리앙 린
이-웬 우
신-푸 젱
테키 웡
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/811,465 external-priority patent/US11322447B2/en
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20210021257A publication Critical patent/KR20210021257A/ko
Application granted granted Critical
Publication of KR102424641B1 publication Critical patent/KR102424641B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4885—Wire-like parts or pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68368—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13023—Disposition the whole bump connector protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/30—Structure, shape, material or disposition of the layer connectors prior to the connecting process of a plurality of layer connectors
    • H01L2224/301—Disposition
    • H01L2224/3018—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/30181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
    • H01L2224/73104—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81444—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/81895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector

Abstract

제1 컴포넌트를 제2 컴포넌트에 부착함으로써 반도체 패키지가 제조된다. 상기 제1 컴포넌트는 기판 위에 제1 재배선 구조물을 형성함으로써 어셈블된다. 그 다음, 제1 재배선 구조물 위에 쓰루 비아가 형성되고, 상기 제1 재배선 구조물 활성 면 아래로 다이가 부착된다. 상기 제2 컴포넌트는 제2 재배선 구조물을 포함하며, 상기 제2 재배선 구조물은 그 다음 상기 쓰루 비아에 부착된다. 상기 제1 재배선 구조물과 상기 제2 재배선 구조물 사이에 그리고 상기 제2 컴포넌트의 측부 주변에 더 몰딩 컴파운드가 퇴적된다.

Description

3D SiP 구조물에서의 양면 라우팅 {DUAL-SIDED ROUTING IN 3D SIP STRUCTURE}
우선권 주장 및 상호참조
본 출원은, 2019년 8월 16일 출원된 미국 가출원 번호 제62/888,277호의 우선권을 주장하며, 이는 참조에 의해 여기에 포함된다.
반도체 산업은 다양한 전자 컴포넌트들(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도의 지속적인 개선으로 인해 급격한 성장을 겪어 왔다. 대부분의 부품에 대하여, 집적 밀도의 개선은 최소 피처 크기의 반복되는 감소로부터의 결과이며, 이는 더 많은 컴포넌트들이 주어진 영역 내에 집적될 수 있게 해준다. 전자 디바이스를 축소시키기 위한 요구가 높아짐에 따라, 반도체 다이의 보다 작고 더 생산적인 패키징 기술에 대한 필요성이 부상하였다. 이러한 패키징 시스템의 예로는 PoP(Package-on-Package) 기술이 있다. PoP 디바이스에서는, 상부 반도체 패키지가 하부 반도체 패키지의 상부 상에 적층되어 높은 수준의 집적 및 컴포넌트 밀도를 제공한다. PoP 기술은 일반적으로 인쇄 회로 기판(PCB; printed circuit board) 상의 작은 풋프린트 및 강화된 기능을 갖는 반도체 디바이스의 생산을 가능하게 한다.
제1 컴포넌트를 제2 컴포넌트에 부착함으로써 반도체 패키지가 제조된다. 상기 제1 컴포넌트는 기판 위에 제1 재배선 구조물을 형성함으로써 어셈블된다. 그 다음, 제1 재배선 구조물 위에 쓰루 비아가 형성되고, 상기 제1 재배선 구조물 활성 면 아래로 다이가 부착된다. 상기 제2 컴포넌트는 제2 재배선 구조물을 포함하며, 상기 제2 재배선 구조물은 그 다음 상기 쓰루 비아에 부착된다. 상기 제1 재배선 구조물과 상기 제2 재배선 구조물 사이에 그리고 상기 제2 컴포넌트의 측부 주변에 더 몰딩 컴파운드가 퇴적된다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 일부 실시예에 따른 집적 회로 다이의 단면도를 예시한다.
도 2a 내지 도 2g는 일부 실시예에 따라 패키지 컴포넌트를 형성하기 위한 프로세스 동안 중간 단계들의 단면도를 예시한다.
도 3a 내지 도 3h는 일부 실시예에 따라 패키지 컴포넌트를 형성하기 위한 프로세스 동안 중간 단계들의 단면도를 예시한다.
도 4a 내지 도 4h는 일부 실시예에 따라 패키지 컴포넌트를 형성하기 위한 프로세스 동안 중간 단계들의 단면도를 예시한다.
도 5a 내지 도 5h는 일부 실시예에 따라 패키지 컴포넌트를 형성하기 위한 프로세스 동안 중간 단계들의 단면도를 예시한다.
도 6a 내지 도 6h는 일부 실시예에 따라 패키지 컴포넌트를 형성하기 위한 프로세스 동안 중간 단계들의 단면도를 예시한다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
일부 실시예에 따르면, 하나 이상의 집적 회로 다이 및 다른 디바이스가 양면(dual-sided) 재배선 구조물에 부착되며 봉지재(encapsulant)에 매립되어 반도체 SiP(system-in-package) 구조물을 형성한다. 재배선 구조물 중의 하나는 팬아웃(fan-out) 설계를 가질 수 있으며, 다른 것은 캐리어-타입 기판에 형성될 수 있다. 집적 회로 다이의 배치 및 재배선 구조물의 레이아웃은 전체 패키지에서 다목적성(versatility)을 제공한다. 또한, 패키지 및 재배선 구조물의 설계 뿐만 아니라, 방법은, 더 큰 강도를 가지며 전체 패키지 휨(warpage)이 감소된 더 얇은 SiP 구조물을 용이하게 한다.
도 1은 일부 실시예에 따른 집적 회로 다이(50)의 단면도를 예시한다. 집적 회로 다이(50)는 집적 회로 패키지를 형성하도록 후속 프로세싱에서 패키징될 것이다. 집적 회로 다이(50)는, 로직 다이(예컨대, CPU(central processing unit), GPU(graphics processing unit), SoC(system-on-a-chip), AP(application processor), 마이크로컨트롤러 등), 메모리 다이(예컨대, DRAM(dynamic random access memory) 다이, SRAM(static random access memory) 다이 등), 전력 관리 다이(예컨대, PMIC(power management integrated circuit) 다이), 무선 주파수(RF; radio frequency) 다이, 센서 다이, MEMS(micro-electro-mechanical-system) 다이, 신호 프로세싱 다이(예컨대, DSP(digital signal processing) 다이), 프론트 엔드 다이(예컨대, AFE(analog front-end) 다이), 등, 또는 이들의 조합일 수 있다.
집적 회로 다이(50)는, 복수의 집적 회로 다이들을 형성하도록 후속 단계에서 개별화되는(singulated) 상이한 디바이스 영역들을 포함할 수 있는 웨이퍼에 형성될 수 있다. 집적 회로 다이(50)는 집적 회로를 형성하도록 적용가능한 제조 프로세스에 따라 처리될 수 있다. 예를 들어, 집적 회로 다이(50)는, SOI(semiconductor-on-insulator) 기판의 실리콘, 도핑되거나 도핑되지 않은, 또는 활성 층과 같은 반도체 기판(52)을 포함한다. 반도체 기판(52)은, 게르마늄과 같은 다른 반도체 재료; 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP을 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다층 또는 구배 기판과 같은 다른 기판도 또한 사용될 수 있다. 반도체 기판(52)은, 종종 전면(front-side)라 불리는 활성 표면(예컨대, 도 1에서 위를 향하는 표면) 및 종종 배면이라 불리는 비활성 표면(예컨대, 도 1에서 아래를 향하는 표면)을 갖는다.
디바이스(하나가 도 1에 도시되어 있음)(54)가 반도체 기판(52)의 전면 표면에 형성될 수 있다. 디바이스(54)는 능동 소자(예컨대, 트랜지스터, 다이오드 등), 커패시터, 저항기 등일 수 있다. 층간 유전체(ILD; inter-layer dielectric)(56)가 반도체 기판(52)의 전면 표면 위에 있다. ILD(56)는 디바이스(54)를 둘러싸고 이를 덮을 수 있다. ILD(56)는 PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), USG(undoped Silicate Glass) 등과 같은 재료로 형성된 하나 이상의 유전체 층을 포함할 수 있다.
전도성 플러그(58)가 디바이스(54)를 전기적으로 그리고 물리적으로 커플링하도록 ILD(56)를 통해 연장한다. 예를 들어, 디바이스(54)가 트랜지스터일 때, 전도성 플러그(58)는 트랜지스터의 게이트 및 소스/드레인 영역을 커플링할 수 있다. 전도성 플러그(58)는 텅스텐, 코발트, 니켈, 구리, 은, 금, 알루미늄, 등, 또는 이들의 조합으로 형성될 수 있다. 상호접속 구조물(60)이 ILD(56) 및 전도성 플러그(58) 위에 있다. 상호접속 구조물(60)은 집적 회로를 형성하도록 디바이스(54)를 상호접속시킨다. 상호접속 구조물(60)은, 예를 들어 ILD(56) 상의 유전체 층에에서의 금속화 패턴에 의해 형성될 수 있다. 금속화 패턴은 하나 이상의 로우-k 유전체 층에 형성된 금속 라인 및 비아를 포함한다. 상호접속 구조물(60)의 금속화 패턴은 전도성 플러그(58)에 의해 디바이스(54)에 전기적으로 커플링된다.
집적 회로 다이(50)는 외부 접속이 이루어지는, 알루미늄 패드와 같은 패드(62)를 더 포함한다. 패드(62)는 집적 회로 다이(50)의 활성 면 상에, 예컨대 상호접속 구조물(60)에 및/또는 상에 있다. 하나 이상의 패시베이션 막(64)이 집적 회로 다이(50) 상에, 예컨대 상호접속 구조물(60) 및 패드(62)의 일부 상에 있다. 개구가 패시베이션 막(64)을 통해 패드(62)로 연장한다. 전도성 필라(예를 들어, 구리와 같은 금속으로 형성됨)와 같은 다이 커넥터(66)는 패시베이션 막(64)에서의 개구를 통해 연장하고, 패드(62)의 각자의 패드에 물리적으로 그리고 전기적으로 커플링된다. 일부 실시예에서, 다이 커넥터(66)는 UBM(under-bump metallization) 구조물을 포함한다. 도 1에서는 4개의 다이 커넥터(66)만 예시되어 있지만, 집적 회로 다이(50)의 후속 도면에 예시될 바와 같이 더 많은 수가 존재할 수 있다. 다이 커넥터(66)(예컨대, 구리 필라)는 예를 들어 도금 등에 의해 형성될 수 있다. 다이 커넥터(66)는 집적 회로 다이(50)의 각자의 집적 회로를 전기적으로 커플링한다.
선택적으로, 솔더 영역(예컨대, 솔더 볼 또는 솔더 범프, 도시되지 않음)이 패드(62) 및/또는 다이 커넥터(66) 상에 배치될 수 있다. 솔더 영역은 집적 회로 다이(50)에 대해 칩 프로브(CP; chip probe) 테스팅을 수행하는데 사용될 수 있다. CP 테스팅은 집적 회로 다이(50)가 기지의 양호 다이(KGD; known good die)인지 여부를 확인하도록 집적 회로 다이(50)에 대해 수행될 수 있다. 따라서, KGD인 집적 회로 다이(50)만 후속 프로세싱을 겪으며 패키징되고, CP 테스팅에 실패한 집적 회로 다이(50)는 패키징되지 않는다. 테스팅 후에, 후속 프로세싱 단계에서 솔더 영역이 제거될 수 있다.
유전체 층(68)이 집적 회로 다이(50)의 활성 면 상에, 예컨대 패시베이션 막(64) 및 다이 커넥터(66) 상에 있을 수 있다(또는 있지 않을 수 있음). 유전체 층(68)은 다이 커넥터(66)를 측방향으로(laterally) 봉지하고(encapsulate), 개별화(singulation) 후에 유전체 층(68)은 집적 회로 다이(50)와 측방향으로 동일하다(coterminous). 처음에, 유전체 층(68)은, 유전체 층(68)의 최상부(topmost) 표면이 다이 커넥터(66)의 최상부 표면 위에 있도록, 다이 커넥터(66)를 매립할 수 있다. 솔더 영역이 다이 커넥터(66) 상에 배치된 일부 실시예에서, 유전체 층(68)은 또한 솔더 영역도 매립할 수 있다. 대안으로서, 솔더 영역은 유전체 층(68)을 형성하기 전에 제거될 수 있다.
유전체 층(68)은, PBO, 폴리이미드, BCB 등과 같은 폴리머; 실리콘 질화물 등과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물; 기타 또는 이들의 조합일 수 있다. 유전체 층(68)은 예를 들어 스핀 코팅, 라미네이션, 화학적 기상 증착(CVD; chemical vapor deposition) 등에 의해 형성될 수 있다. 일부 실시예에서, 다이 커넥터(66)는 집적 회로 다이(50)의 형성 동안 유전체 층(68)을 통해 노출된다. 일부 실시예에서, 다이 커넥터(66)는 매립된 채 남으며 집적 회로 다이(50)를 패키징하기 위한 후속 프로세스 동안 노출된다. 다이 커넥터(66)를 노출시키는 것은, 다이 커넥터(66) 상에 존재할 수 있는 임의의 솔더 영역을 제거할 수 있다.
프로세스의 일부 포인트에서, 집적 회로 다이(50)의 배면에 접착 층(70)이 적용될 수 있다. 일부 실시예에서, 접착 층은, 아래에 더 상세하게 설명되는 바와 같이 집적 회로 다이를 반도체 패키지 컴포넌트에 부착하기 전에 집적 회로 다이(50)의 배면 위에 형성된다.
일부 실시예에서, 집적 회로 다이(50)는 복수의 반도체 기판(52C)을 포함하는 적층형 디바이스이다. 예를 들어, 집적 회로 다이(50)는, 복수의 메모리 다이를 포함하는, HMC(hybrid memory cube) 모듈, HBM(high bandwidth memory) 모듈 등과 같은 메모리 디바이스일 수 있다. 이러한 실시예에서, 집적 회로 다이(50)는 TSV(through-substrate via)에 의해 상호접속된 복수의 반도체 기판(52)을 포함한다. 반도체 기판(52)의 각각은 상호접속 구조물(60)을 가질 수 있다(또는 갖지 않을 수 있음).
다음은 일부 실시예에 따라 집적 회로 다이(50)를 통합한 반도체 패키지의 형성에 대해 기재한다. 도 2a 내지 도 2g는 일부 실시예에 따라 제1 컴포넌트의 형성에 있어서의 다양한 중간 단계들에 대해 기재한다. 설명될 바와 같이, 제1 컴포넌트는 집적 회로 다이(50)가 부착되어 있는 팬아웃 재배선 구조물을 포함할 수 있다. 도 3a 내지 도 3h는 일부 실시예에 따라, 도 2a 내지 도 2g를 참조하여 기재된 제1 컴포넌트에 부착될 수 있는 제2 컴포넌트의 형성에 대해 기재한다. 설명될 바와 같이, 제2 컴포넌트는 기판-타입 재배선 구조물을 포함할 수 있다. 구체적으로 기재되지 않았지만, 제2 컴포넌트는 제1 컴포넌트의 경우와 유사한 팬아웃 재배선 구조물을 포함할 수 있다. 도 4a 내지 도 4h는 일부 실시예에 따라 제2 컴포넌트를 제1 컴포넌트에 부착시키고 반도체 패키지를 형성하기 위한 부가의 프로세싱에 대해 기재한다.
먼저 도 2a를 참조하면, 제1 컴포넌트(100)의 형성에 있어서, 제1 캐리어 기판(102)이 제공되고, 제1 캐리어 기판(102) 상에 이형 층(104)이 형성된다. 제1 캐리어 기판(102)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 제1 캐리어 기판(102)은, 복수의 패키지가 동시에 제1 캐리어 기판(102) 상에 형성될 수 있으며 각각의 패키지가 하나 이상의 다이를 포함할 수 있도록, 웨이퍼일 수 있다. 이형 층(104)은, 나중의 단계에서 형성될 위의 구조물들로부터 제1 캐리어 기판(102)과 함께 제거될 수 있는, 폴리머계 재료로 형성될 수 있다. 일부 실시예에서, 이형 층(104)은 에폭시계 열-이형 재료이며, 이는 LTHC(light-to-heat-conversion) 이형 코팅과 같이, 가열되면 그의 접착 특성을 잃는다. 일부 실시예에서, 이형 층(104)은 UV(ultra-violet) 광에 노출되면 그의 접착 특성을 잃는 UV 글루일 수 있다. 이형 층(104)은 액체로서 디스펜싱되어 경화될 수 있거나, 제1 캐리어 기판(102) 위에 적층된 라미네이트 막일 수 있거나, 또는 기타일 수 있다.
도 2b 내지 도 2e에서, 이형 층(104) 상에 제1면 재배선 구조물(106)이 형성될 수 있다. 도시된 실시예에서, 제1면 재배선 구조물(106)은 하나 이상의 유전체 층 및 금속화 패턴(종종 재배선 층 또는 재배선 라인으로 지칭됨)을 포함한다. 제1면 재배선 구조물(106)은 금속화 패턴의 3개 층을 갖는 것으로서 기재될 것이다. 더 많거나 더 적은 유전체 층 및 금속화 패턴이 제1면 재배선 구조물(106)에 형성될 수 있다. 더 적은 유전체 층 및 금속화 패턴이 형성될 경우, 아래에 설명되는 단계 및 프로세스는 생략될 수 있다. 더 많은 유전체 층 및 금속화 패턴이 형성될 경우, 아래에 설명되는 단계 및 프로세스는 반복될 수 있다.
이제 도 2b를 참조하면, 유전체 층(110)이 이형 층(104) 상에 형성된다. 유전체 층(110)의 하부 표면은 이형 층(104)의 상부 표면과 접촉해 있을 수 있다. 일부 실시예에서, 유전체 층(110)은, 리소그래피 마스크를 사용하여 패터닝될 수 있는, 폴리벤조옥사졸(PBO), 폴리이미드, 벤조시클로부텐(BCB) 등과 같은 감광 재료로 형성된다. 일부 실시예에서, 유전체 층(110)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(boron-doped phosphosilicate glass)와 같은 산화물, 등으로 형성된다. 유전체 층(110)은 스핀코팅, 라미네이션, CVD 등, 또는 이들의 조합에 의해 형성될 수 있다. 유전체 층(110)은 이형 층(104)의 일부를 노출시키는 개구를 형성하도록 패터닝된다. 패터닝은 수락가능한 프로세스에 의해, 예컨대 유전체 층(110)이 감광 재료일 때 유전체 층(110)을 광에 노출시키고 현상하며 경화시킴으로써 또는 예를 들어 이방성 에칭을 사용한 에칭에 의해, 이루어질 수 있다.
그 다음, 금속화 패턴(112)이 유전체 층(110) 상에 형성된다. 금속화 패턴(112)은 유전체 층(110)의 주면 상에 이를 따라 연장하는 라인 부분(전도성 라인으로도 지칭됨)을 포함한다. 금속화 패턴(112)은, 제1면 재배선 구조물(106)을 나중 단계에서 형성될 외부 커넥터와 물리적으로 그리고 전기적으로 커플링하도록 유전체 층(110)을 통해 연장하는 비아 부분(전도성 비아로도 지칭됨)을 더 포함한다. 금속화 패턴(112)을 형성하기 위한 예로서, 시드 층이 유전체 층(110) 위에 그리고 유전체 층(110)을 통해 연장하는 개구에 형성된다. 일부 실시예에서, 시드 층은, 단일 층 또는 상이한 재료로 형성된 복수의 서브층들을 포함한 복합 층일 수 있는 금속 층이다. 일부 실시예에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 물리적 기상 증착(PVD; physical vapor deposition) 등을 사용하여 형성될 수 있다. 그 다음 시드 층 상에 포토레지스트가 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 금속화 패턴(112)에 대응한다. 패터닝은 시드 층을 노출시키도록 포토레지스트를 통해 개구를 형성한다. 그 다음, 전도성 재료가 포토레지스트의 개구에 그리고 시드 층의 노출된 부분 상에 형성된다. 전도성 재료는 전기도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 전도성 재료가 위에 형성되지 않은 시드 층의 부분 및 포토레지스트가 제거된다. 포토레지스트는 수락가능한 애싱 또는 스트립핑 프로세스에 의해, 예컨대 산소 플라즈마 등을 사용하여 제거될 수 있다. 포토레지스트가 제거되면, 시드 층의 노출된 부분은, 예컨대 습식 또는 건식 에칭에 의한 것과 같은 수락가능한 에칭 프로세스를 사용함으로써 제거된다. 전도성 재료의 남은 부분 및 시드 층의 아래의 부분이 금속화 패턴(112)을 형성한다.
도 2c에서, 유전체 층(114)이 금속화 패턴(112) 및 유전체 층(110) 상에 퇴적된다. 유전체 층(114)은 유전체 층(110)과 유사한 방식으로 형성 및 패터닝될 수 있다.
그 다음, 금속화 패턴(116)이 형성된다. 금속화 패턴(116)은 유전체 층(114)의 주면 상에 이를 따라 연장하는 라인 부분을 포함한다. 금속화 패턴(116)은 금속화 패턴(112)을 물리적으로 그리고 전기적으로 커플링하도록 유전체 층(114)을 통해 연장하는 비아 부분을 더 포함한다. 금속화 패턴(116)은 금속화 패턴(112)과 유사한 방식으로 그리고 유사한 재료로 형성될 수 있다. 일부 실시예에서, 금속화 패턴(116)은 금속화 패턴(112)과 상이한 크기를 갖는다. 예를 들어, 금속화 패턴(112)의 전도성 라인 및/또는 비아는 금속화 패턴(116)의 전도성 라인 및/또는 비아보다 더 넓거나 더 두꺼울 수 있다. 또한, 금속화 패턴(112)은 금속화 패턴(116)보다 더 큰 피치로 형성될 수 있다.
도 2d에서, 유전체 층(118)이 금속화 패턴(116) 및 유전체 층(114) 상에 퇴적된다. 유전체 층(118)은 유전체 층(110 및/또는 114)과 유사한 방식으로 형성 및 패터닝될 수 있다.
그 다음, 금속화 패턴(120)이 형성된다. 금속화 패턴(120)은 유전체 층(118)의 주면 상에 이를 따라 연장하는 라인 부분을 포함한다. 금속화 패턴(120)은 금속화 패턴(116)을 물리적으로 그리고 전기적으로 커플링하도록 유전체 층(118)을 통해 연장하는 비아 부분을 더 포함한다. 금속화 패턴(120)은 금속화 패턴(112 및/또는 116)과 유사한 방식으로 그리고 유사한 재료로 형성될 수 있다.
도 2e에서, 유전체 층(122)이 금속화 패턴(120) 및 유전체 층(118) 상에 퇴적된다. 유전체 층(122)은 개구(124)를 형성하도록 유전체 층(110)과 유사한 방식으로 형성 및 패터닝될 수 있다.
유전체 층(110) 및 금속화 패턴(112)은 각각 제1면 재배선 구조물(106)의 최하부(bottommost) 유전체 층 및 금속화 패턴이다. 그리하여, 제1면 재배선 구조물(106)의 중간 유전체 층 및 금속화 패턴 전부(예컨대, 유전체 층(114, 118, 및 122) 및 금속화 패턴(116 및 120))는, 제1면 재배선 구조물(106) 위에 나중에 형성되거나 부착될 컴포넌트와, 유전체 층(110)/금속화 패턴(112) 사이에 배치된다. 일부 실시예에서, 금속화 패턴(112)은 금속화 패턴(116 및 120)과 상이한 크기를 갖는다. 예를 들어, 금속화 패턴(112)의 전도성 라인은 약 0.5 ㎛ 내지 약 15 ㎛, 또는 약 5 ㎛의 두께를 가질 수 있고, 금속화 패턴(116 및 120)의 전도성 라인은 약 0.5 ㎛ 내지 약 15 ㎛, 또는 약 5 ㎛의 두께를 가질 수 있다. 금속화 패턴(120)의 두께에 대한, 금속화 패턴(112)의 두께의 비는, 약 0.3 내지 약 3, 또는 약 1일 수 있다. 또한, 금속화 패턴(112)은 금속화 패턴(116 및 120)보다 더 큰 피치로 형성될 수 있다. 예를 들어, 금속화 패턴(112)의 전도성 라인은 약 1 ㎛ 내지 약 100 ㎛, 또는 약 10 ㎛의 피치를 가질 수 있고, 금속화 패턴(116 및 120)의 전도성 라인은 약 1 ㎛ 내지 약 100 ㎛, 또는 약 10 ㎛의 피치를 가질 수 있다. 금속화 패턴(120)의 피치에 대한, 금속화 패턴(112)의 피치의 비는, 약 0.1 내지 약 10, 또는 약 1일 수 있다. 제1면 재배선 구조물(106)은 임의의 수의 유전체 층 및 금속화 패턴을 포함할 수 있다는 것을 알아야 한다. 더 많은 유전체 층 및 금속화 패턴이 형성될 경우, 위에 설명된 단계 및 프로세스는 반복될 수 있다.
도 2f에서, 쓰루 비아(126)가 개구(124) 중의 일부에 형성되며, 제1면 재배선 구조물(106)의 최상부 유전체 층(예컨대, 유전체 층(122))으로부터 멀어지는 방향으로 연장한다. 쓰루 비아(126)를 형성하기 위한 예로서, 시드 층(도시되지 않음)이 제1면 재배선 구조물(106) 위에, 예컨대 유전체 층(122) 및 개구에 의해 노출된 금속화 패턴(120)의 부분 상에 형성된다. 일부 실시예에서, 시드 층은, 단일 층 또는 상이한 재료로 형성된 복수의 서브층들을 포함한 복합 층일 수 있는 금속 층이다. 일부 실시예에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 일부 실시예에서, 그 시드 층은 구리, 티타늄, 니켈, 금, 팔라듐 등, 또는 이들의 조합으로 제조된다. 시드 층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 포토레지스트(도시되지 않음)와 같은 마스크가 시드 층 상에 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 쓰루 비아(126)에 대응하고 시드 층을 노출시킨다. 전도성 재료가 포토레지스트의 개구에 그리고 시드 층의 노출된 부분 상에 형성된다. 전도성 재료는 전기-화학 도금 프로세스 또는 무전해 도금과 같은 도금, CVD, 원자층 퇴적(ALD; atomic layer deposition), PVD 등, 또는 이들의 조합에 의해 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 포토레지스트는 제거될 수 있다.
계속해서 도 2f를 참조하면, 본드 패드(128)가 개구(124) 중의 일부에 그리고 유전체 층(122)으로부터 멀어지는 방향으로 연장하며 형성된다. 본드 패드(128)는 쓰루 비아(126)와 유사한 방식으로 형성될 수 있고, 쓰루 비아(126)와 동일한 재료로 형성될 수 있다. 또한, 본드 패드(128)는 쓰루 비아(126) 전에, 후에 또는 동시에 형성될 수 있다.
본드 패드(128)를 위해 그리고 쓰루 비아(126)를 위해 사용된 포토레지스트, 그리고 본드 패드(128) 및 쓰루 비아(126)가 위에 형성되지 않은 시드 층의 부분이 제거된다. 포토레지스트는 수락가능한 애싱 또는 스트립핑 프로세스에 의해, 예컨대 산소 플라즈마 등을 사용하여 제거될 수 있다. 포토레지스트가 제거되면, 시드 층의 노출된 부분은, 예컨대 습식 또는 건식 에칭에 의한 것과 같은 수락가능한 에칭 프로세스를 사용함으로써, 제거된다. 시드 층의 남은 부분 및 전도성 재료는 본드 패드(128) 및 쓰루 비아(126)를 형성한다.
아래에 설명되는 바와 같이, 집적 회로 다이(예컨대, 도 1을 참조하여 상기에 설명된 집적 회로 다이(50))가 본드 패드(128)에 부착될 수 있다. 일부 실시예에서, 본드 패드(128)는, 예를 들어 티타늄 층, 구리 층, 및 니켈 층과 같은 3개의 전도성 재료 층을 포함할 수 있는 UBM이다. 크롬/크롬-구리 합금/구리/금의 배열, 티타늄/티타늄 텅스텐/구리의 배열, 또는 구리/니켈/금의 배열과 같은 다른 재료 및 층 배열이 본드 패드(128)의 형성에 이용될 수 있다. 본드 패드(128)에 사용될 수 있는 임의의 적합한 재료 또는 재료층은 완전히 본 출원의 범위 내에 포함되는 것으로 의도된다.
도 2g에서, 제1면 재배선 구조물(106)과 전기적 접속을 이루도록 제1 집적 회로 다이(50)와 같은 하나 이상의 반도체 디바이스가 본드 패드(128)에 부착된다. 예를 들어, 제1 집적 회로 다이(50)는, 다이 커넥터(66) 위에 솔더 조인트(130)를 형성하고(전도성 필라이든 UBM이든), 다이 커넥터(66)를 본드 패드(128)에 가압하며, 솔더 조인트(130)를 리플로우하여 제1 집적 회로 다이(50)를 제1면 재배선 구조물(106)에 부착시킴으로써, 부착될 수 있다. 일부 실시예에서, 제1 집적 회로 다이(50)는 직접 금속-금속 본딩 또는 하이브리드 본딩을 사용하여 부착될 수 있다. 도 2g는 쓰루 비아(126)보다 더 큰 높이를 갖는 것으로서 집적 회로 다이(50)를 도시한다. 그러나, 쓰루 비아(126)가 집적 회로 다이(50)와 대략 동일한 높이 또는 더 큰 높이를 가질 수 있다는 것을 알 것이다. 예를 들어, 쓰루 비아(126)는 약 10 ㎛ 내지 약 200 ㎛의 높이(HTV)를 가질 수 있고, 집적 회로 다이(50)는 약 30 ㎛ 내지 약 250 ㎛의 높이(HIC1)를 가질 수 있다. 높이(HIC1)에 대한 높이(HTV)의 비는 약 0.04 내지 8일 수 있다.
제1면 재배선 구조물(106)은 집적 회로 다이(50)에 관련하여 팬아웃 재배선 구조물일 수 있다는 것을 알아야 한다. 그리하여, 금속화 패턴(예컨대, 금속화 패턴(112, 116, 및 120))은 집적 회로 다이(50)보다 측방 방향으로 더 연장할 수 있다. 팬아웃 설계는 더 얇은 재배선 구조물을 허용하면서 더 많은 수의 외부 커넥터를 수용할 수도 있으며, 이는 따라서 측방 방향으로 집적 회로 다이(50)보다 더 연장할 수도 있다. 제1면 재배선 구조물(106)은 두께(T1)로 형성되며, 두께(T1)는 약 20 ㎛ 내지 약 100 ㎛일 수 있다.
언더필 재료(132)가 제1 집적 회로 다이(50)와 제1면 재배선 구조물(106) 사이에 디스펜싱될 수 있다. 언더필 재료(132)는 솔더 조인트(130) 및 본드 패드(128)를 둘러싼다. 언더필 재료(132)는 폴리머, 에폭시, 몰딩 언더필 등과 같은 임의의 수락가능한 재료일 수 있다. 언더필 재료(132)는 니들 또는 젯팅 디스펜서를 사용하여, 모세관류 프로세스를 사용하여, 또는 또다른 적합한 프로세스를 사용하여 디스펜싱될 수 있다. 일부 실시예에서, 언더필 재료(132)를 경화시키도록 경화 프로세스가 수행될 수 있다. 도 2g에서는 명시적으로 도시되지 않았지만, 언더필 재료(130)는 제1 집적 회로 다이(50)의 측벽을 따라 연장할 수 있다.
도 2g는 설명을 위한 목적으로 본드 패드(128)에 부착된 단일 집적 회로 다이(50)를 예시한다. 일부 실시예에서, 둘 이상의 집적 회로 다이(50)(각각이 동일하거나 상이한 기능을 가짐)가 본드 패드(128)에 부착될 수 있다.
도 3a 내지 도 3h는 일부 실시예에 따라 제2 컴포넌트(200)를 형성하기 위한 프로세스 동안 중간 단계들의 단면도를 예시한다. 상기에 설명된 바와 같이, 제2 컴포넌트(200)는 도 2a 내지 도 2g에 관련하여 상기에 설명된 제1 컴포넌트(100)에 나중에 부착될 수 있다. 제2 컴포넌트(200)는 개별 패키지로서 또는 웨이퍼 레벨 프로세싱을 통해 형성될 수 있다. 개별 패키지 컴포넌트(200)만 예시되어 있지만, 제2 컴포넌트(200)가 웨이퍼의 일부일 수 있다는 것을 알아야 한다. 형성 후에, 개별 제2 컴포넌트(200)는 개별화된다. 결과적인 제2 컴포넌트(200)는 또한 집적 패키지로도 지칭될 수 있다.
도 3a에서, 제2 캐리어 기판(202)이 제공되고, 제2 캐리어 기판(202) 상에 제2면 재배선 구조물이 형성될 수 있다. 제2 캐리어 기판(202)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 제2 캐리어 기판(202)은, 복수의 패키지들이 동시에 제2 캐리어 기판(202) 상에 형성될 수 있도록 웨이퍼일 수 있다. 제1 금속 막(204)이 제2 캐리어 기판(202) 상에 형성된다. 제1 금속 막(204)은 구리 호일과 같은 구리를 포함할 수 있다. 제2 캐리어 기판(202)은 약 10 ㎛ 내지 약 400 ㎛, 또는 약 200 ㎛의 두께를 가질 수 있다. 제1 금속 막(204)은 약 1 ㎛ 내지 약 20 ㎛, 또는 약 3 ㎛의 두께를 가질 수 있다. 제1 금속 막(204)은 구리 또는 또다른 전도성 재료를 포함할 수 있다.
도 3b에서, 그 다음 포토레지스트(208)가 제1 금속 막(204) 상에 형성되어 패터닝된다. 포토레지스트(208)는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 패터닝은 제1 금속 막(204)을 노출시키도록 포토레지스트(208)를 통해 개구를 형성한다.
도 3c에서, 제1 금속 막(204) 위에 제2면 재배선 구조물(206)이 형성된다. 먼저, 제1 금속 트레이스(210)가 제1 금속 막(204) 위에 형성되고, 포토레지스트(208)가 제거된다. 제1 금속 트레이스(210)는 전기 도금에 의해 형성될 수 있고, 전도성 재료의 하나 이상의 층을 포함할 수 있다. 예를 들어, 금(Au)의 층이 먼저, 니켈(Ni)의 층이 다음으로, 그리고 구리(Cu)의 층이 마지막에 퇴적될 수 있다. Au는 약 0.1 ㎛ 이상, 예컨대 약 0.01 ㎛ 내지 약 3 ㎛의 두께로 퇴적될 수 있다. 니켈은 약 3 ㎛ 이상, 예컨대 약 0.1 ㎛ 내지 약 10 ㎛의 두께로 퇴적될 수 있다. 구리는 약 7 ㎛ 이상, 예컨대 약 1 ㎛ 내지 약 25 ㎛의 두께로 퇴적될 수 있다. 그리하여, 제1 금속 트레이스(210)는 약 1 ㎛ 이상 내지 약 35 ㎛, 예컨대 약 10 ㎛ 이상의 두께를 가질 수 있다. 이와 같은 두께는, 제1 금속 트레이스(210)를 제1 금속 막(204)에 접착하고, 내부 응집성(cohesiveness)을 유지하며, 그리고/또는 충분한 전도 특성을 허용할 수 있는 이점을 제공한다. 이보다 작은 두께는 열악한 접착력, 응집성 및/또는 전도성을 초래할 수 있다. 포토레지스트(208)는 임의의 적합한 스트리핑 방법에 의해 제거될 수 있다.
도 3d에서, 유전체 층(212)이 제1 금속 트레이스(210) 위에 형성된다. 유전체 층(212)은 열 라미네이션 프로세스에 의해 형성될 수 있다. 유전체 층(212)은 프리프레그(prepreg) 또는 ABF(Ajinomoto Build-up Film)를 포함할 수 있다. 일부 실시예에서, 유전체 층(212)은, 약 10 ㎛ 내지 약 100 ㎛, 예컨대 약 30 ㎛의 두께를 갖는 프리프레그, 또는 약 10 ㎛ 내지 약 100 ㎛, 예컨대 약 20 ㎛의 두께를 갖는 ABF일 수 있다. 유전체 층(212)으로서 프리프레그 또는 ABF 재료를 사용하는 것의 이점은, 제2면 재배선 구조물(206)이 높은 수준의 강도 및 신뢰성을 가질 것이라는 점이다. 나중에 제1면 재배선 구조물(106)과 커플링될 때, 전체 반도체 패키지는 휨에 덜 취약할 것이다.
도 3e에서, 유전체 층(212)은 제1 금속 트레이스(210)의 일부를 노출시키는 개구를 형성하도록 패터닝된다. 개구는 제1 금속 트레이스(210)의 일부를 노출시키도록 유전체 층(212)을 통해 연장하는 비아 개구(214)를 포함한다. 개구는, 비아 개구(214)와 이어지며 라우팅 능력을 제공하는 라인 개구(216)를 더 포함한다. 유전체 층(212)은 단일 다마신 또는 듀얼 다마신 프로세스를 사용하여 패터닝될 수 있다. 패터닝은, 포토레지스트를 형성하며 유전체 층(212)을 습식 또는 건식 에칭하고 그리고/또는 레이저 연삭(또는 레이저 드릴링) 기술을 채용하는 것과 같은 임의의 적합한 방법에 의해, 수행될 수 있다. 수직 측벽으로 도시되어 있지만, 레이저 드릴링 기술로 인해 수직이 아닌 측벽을 갖는 비아 개구(214)가 될 수 있다는 것을 알아야 한다. 비아 개구(214)는 약 30 ㎛ 내지 약 150 ㎛, 예컨대 약 65 ㎛의 폭을 가질 수 있다.
도 3f에서, 유전체 층(212)의 상부 영역에서의 비아 개구(214) 및 라인 개구(216)는 전도성 비아(218)(비아 개구(214) 내에) 및 제2 금속 트레이스(220)(라인 개구(216) 내에)를 형성하도록 전도성 재료로 채워진다. 전도성 재료는 전기 도금 또는 무전해 도금, 또는 임의의 적합한 방법에 의해 퇴적될 수 있다. 제2 금속 트레이스(220)는 약 10 ㎛의 두께를 가질 수 있다. 대안으로서, 전도성 비아(218)는 제2 금속 트레이스(220)를 형성하도록 유전체 층(212)이 패터닝되기 전에 처음에 형성될 수 있다.
제2면 재배선 구조물(206)(제1 금속 트레이스(210), 전도성 비아(218) 및 제2 금속 트레이스(220)를 포함함)은 두께(T2)로 형성되며, 두께(T2)는 약 20 ㎛ 내지 약 150 ㎛일 수 있다. 제2면 재배선 구조물(206)의 두께(T2)는 배면 재배선 구조물(106)의 두께(T1) 이상일 수 있다. 두께(T2)에 대한 두께(T1)의 비는 약 0.3 내지 약 3일 수 있다. 이 범위 내의 비는, 집적 회로 다이(50)를 포함하는 재료와, 제2 컴포넌트(200)가 나중에 제1 컴포넌트(100)에 부착될 때 예를 들어 제1면 재배선 구조물(106)의 유전체 층 및 금속화 패턴의 열 팽창 계수(CTE; coefficient of thermal expansion)의 차이로 인한 휨을 막거나 감소시키기에 충분한 강성을 제공한다. 이들 값보다 작은 비는, 제1 컴포넌트(100)의 컴포넌트들의 팽창을 상쇄시킬 만한 제2 컴포넌트(200)에 대한 충분한 강성을 제공하지 못할 수 있다. 이들 값보다 더 큰 비는, 신호 길이를 증가시킬 수 있으며, 그에 의해 패키징된 디바이스의 성능을 감소시킬 수 있다.
도 3g에서, 전도성 비아(218) 및/또는 제2 금속 트레이스(220)를 노출시키는 개구(224)를 형성하도록 솔더 레지스트(222)가 형성 및 패터닝된다. 또한, 전도성 비아(218) 및 제2 금속 트레이스(220)의 노출된 부분이 보호 목적을 위해 처리될 수 있다. 예를 들어, 전도성 비아(218) 및 제2 금속 트레이스(220)의 노출된 부분에 대해 ENEPIG(electroless nickel electroless palladium immersion gold) 트리트먼트 또는 OSP(organic solderability preservative)가 수행될 수 있다. 솔더 레지스트는 약 5 ㎛ 내지 약 40 ㎛, 예컨대 약 10 ㎛의 두께를 가질 수 있다. 솔더 레지스트(222)는 또한, 외부 손상으로부터 제2면 재배선 구조물(206)의 영역을 보호하는데 사용될 수 있다.
도 3h에서, 커넥터(226)가 전도성 비아(218) 및 제2 금속 트레이스(220)의 노출된 부분 위에 형성된다. 커넥터(226)는 제1 집적 회로 다이(50) 상의 솔더 영역와 유사한 방식으로 형성된 솔더 볼일 수 있고, 제1 집적 회로 다이(50) 상의 솔더 영역과 유사한 재료로 형성될 수 있다.
제2 컴포넌트(200)를 형성하기 위한 웨이퍼 레벨 프로세싱의 경우에, 인접한 제2 컴포넌트들(200) 사이의 스크라이브 영역을 따라 쏘잉함으로써 개별화 프로세스가 수행될 수 있다. 아래에 설명되는 바와 같이, 결과적인 개별화된 제2 컴포넌트(200)가 제1 컴포넌트(100)에 커플링된다. 일부 실시예에서, 제1 컴포넌트(100)는 제2 컴포넌트(200)가 부착되기 전에 마찬가지로 개별화된다. 일부 실시예에서, 제1 컴포넌트(100)는 제2 컴포넌트(200)를 부착한 후에 개별화된다.
도 4a 내지 도 4h는 일부 실시예에 따라, 패키지(400)를 형성하기 위해, 제2 컴포넌트(200)를 제1 컴포넌트(100)에 부착시키기 위한 중간 단계들 뿐 아니라 추가적인 프로세싱의 단면도들을 예시한다.
먼저 도 4a를 참조하면, 제1 컴포넌트(100)가 웨이퍼의 일부인 패키지(400)가 예시되어 있다. 일부 실시예(그러나 도 4a에는 예시되지 않음)에서, 제1 컴포넌트(100)는 이미 스크라이브 영역(404)에서 개별화된 것이다.
각각의 개별화된 제2 컴포넌트(200)가 커넥터(226)를 사용하여 제1 컴포넌트(100)에 실장된다. 상기에 설명된 바와 같이, 제1 컴포넌트(100)는 부착을 위한쓰루 비아(126)를 포함한다. 그리하여, 커넥터(224)는 대응하는 쓰루 비아(126)에 본딩된다. 일부 실시예에서, 커넥터(226)는 제2 컴포넌트(200)를 쓰루 비아(126)에 부착시키도록 리플로우된다. 커넥터(226)는 제2 컴포넌트(200)를 제1 패키지 컴포넌트(100)의 제1면 재배선 구조물(106)에 전기적으로 커플링한다. 커넥터(226)는 리플로우되기 전에 그 위에 형성된 에폭시 플럭스(도시되지 않음)를 가질 수 있으며, 에폭시 플럭스의 에폭시 부분의 적어도 일부는 제2 컴포넌트(200)가 제1 컴포넌트(100)에 부착된 후에 남아 있다. 이 남아있는 에폭시 부분은, 스트레스를 감소시키고 커넥터(226)를 리플로우한 결과인 조인트를 보호하기 위한 언더필로서 작용할 수 있다. 제2 컴포넌트(200)를 제1 컴포넌트(100)에 부착한 후에, 제1면 재배선 구조물(106) 및 제2면 재배선 구조물(206)은 두께(T3)만큼 서로 분리될 수 있다. 두께(T3)는 약 50 ㎛ 내지 약 500 ㎛일 수 있다. 두께(T1)에 대한 두께(T3)의 비는 약 0.4 내지 약 5일 수 있다. 두께(T2)에 대한 두께(T3)의 비는 약 0.3 내지 약 4일 수 있다.
도 4b에서, 제1 컴포넌트(100) 위에 그리고 제2 컴포넌트(200) 아래와 그 주변에 봉지재(310)가 형성된다. 봉지재(310)는 쓰루 비아(126), 제1 집적 회로 다이(50), 및 제1 컴포넌트(100) 및/또는 제2 컴포넌트(200)에 부착된 임의의 다른 디바이스(만약 있다면)를 더 봉지한다. 봉지재(310)는 인접한 제2 컴포넌트들(200) 사이의 갭 영역에 더 형성된다. 봉지재(310)는, 제2 패키지 컴포넌트(200)가 부착된 후에 모세관 플로우 프로세스에 의해 형성될 수 있고, 또는 제2 패키지 컴포넌트(200)가 부착되기 전에 적합한 퇴적 방법에 의해 형성될 수 있다. 일부 실시예에서, 봉지재(310)는 압축 몰딩, 트랜스퍼 몰딩 등에 의해 적용될 수 있다. 봉지재(310)는 액상으로 또는 준액상 형태로 적용된 다음 그 후에 경화될 수 있다. 봉지재(310)는 몰딩 컴파운드, 에폭시 등일 수 있다.
도 4b의 삽도(401 및 402)에 나타난 바와 같이, 봉지재(310)는 제2 컴포넌트(200)의 제2면 재배선 구조물(206)의 측방향 에지 주변에 형성될 수 있다. 봉지재(310)는 제2 컴포넌트(200)의 측방향 에지를 부분적으로 또는 완전히 덮을 수 있다. 예를 들어, 삽도(401)에 도시된 바와 같이, 봉지재(310)는 최고점이 제2 컴포넌트(200)의 측방향 에지에 근접하게 위치되어 있는 리세싱된 상부 표면을 가질 수 있다. 봉지재(310)는 제2면 재배선 구조물(206)의 측방향 에지를 부분적으로 또는 완전히 덮을 수 있다. 일부 실시예에서, 봉지재(310)는 제2 캐리어 기판(202)의 측방향 에지의 일부를 더 덮을 수 있다. 또한, 상부 표면 상의 최저점은, 제2 캐리어 기판(202)에 가장 가까운 제2면 재배선 구조물(206)의 부분 아래에 있을 수 있다. 삽도(402)에 도시된 바와 같이, 봉지재(310)는, 제2면 재배선 구조물(206)의 측방향 에지 전부 뿐만 아니라, 제2 캐리어 기판(202)의 측방향 에지의 전부 또는 일부를 덮도록 형성될 수 있다. 일부 실시예에서, 봉지재(310)는 제2 캐리어 기판(202)의 측방향 에지의 전체를 그리고 제2 캐리어 기판(202)의 상부 표면의 부분까지도(구체적으로 예시되지 않음) 덮을 수 있다.
봉지재(310)는 제2면 재배선 구조물(206)에 추가적인 지지를 제공하며, 이는 전체 패키지(400)를 더 강하게, 보다 신뢰성있게, 그리고 휨에 덜 취약하게 만든다. 상기에 설명된 바와 같이, 추가된 강도 및 강건성(sturdiness)은 제2 컴포넌트(200)의 측방향 에지에 부착한 봉지재(310)의 상부 부분으로부터 오는 것이다. 봉지재(310)는 도 4b의 삽도(401)에 도시된 바와 같이 제2 컴포넌트(200)의 측방향 에지로부터 아랫쪽으로 경사질 수 있다. 경사는 수평으로부터 각도 θ를 가질 수 있다. 각도 θ는 약 0도 내지 약 45도, 또는 약 45도 내지 약 60도일 수 있다.
도 4c에서, 일부 실시예에 따라, 제2 캐리어 기판(202)은 제2면 재배선 구조물(206)을 노출시키며 패키지(400)로부터 제거된다. 제2 캐리어 기판(202)은, 제2 캐리어 기판(202) 상에 배치된 이형 층의 접착 특성을 변경하도록 예컨대 열 프로세스를 사용하여, 제2면 재배선 구조물(206)로부터 탈착, 본딩 분리 또는 물리적으로 박리될 수 있다. 일부 실시예에서, 이형 층이 그의 접착 특성의 적어도 일부를 잃을 때까지 자외선(UV) 레이저, 이산화탄소(CO2) 레이저, 또는 적외선(IR) 레이저와 같은 에너지 소스가 이형 층을 조사 및 가열시키도록 이용된다. 수행된다면, 제2 캐리어 기판(202) 및 금속 막(204)은 제2면 재배선 구조물(206)로부터 물리적으로 분리되어 제거될 수 있다. 일부 실시예에서, 제2면 재배선 구조물(206)을 노출시키기 위해 제2 캐리어 기판(202)을 제거하도록 평탄화 프로세스 또는 기계적 박리 프로세스가 수행된다. 평탄화 프로세스는 또한, 제2면 재배선 구조물(206)의 상부 레벨 위에 형성되었을 수 있는 봉지재(310)의 일부를 제거할 수 있다. 평탄화 프로세스는 예를 들어, 화학 기계적 연마(CMP; chemical-mechanical polish), 그라인딩 프로세스, 등일 수 있다. 봉지재(310)가 제2 컴포넌트의 측방향 에지를 완전히 덮도록 형성되는 실시예에서도(그리고 아마도 제2 캐리어 기판(202)의 상부 표면 위에(예컨대, 도 4b의 삽도(402)에 전반적으로 도시된 바와 같이)), 패키지(400)는 제2 캐리어 기판(202)의 보호로 인해 제2면 재배선 구조물(206)의 상부 표면 위에 크리프(creep)를 성형하기 쉽지 않다는 것을 유의하여야 한다. 그리하여, 제2 캐리어 기판(202)의 제거 후에, 제2 캐리어 기판(202)의 상부 표면은 봉지재(310)가 없다. 그리하여, 봉지재(310)의 최상부 표면은 제2면 재배선 구조물(206)의 상부 표면과 동일한 높이이거나 그로부터 리세싱될 수 있다.
계속해서 도 4c를 참조하면, 일부 실시예에서, 노출된 제2면 재배선 구조물(206) 위에 패시베이션 층(320)이 형성되어 패터닝된다. 패시베이션 층(320)은 유전체 층(110, 114, 118 및 112) 중의 임의의 하나와 유사한 방식 및 재료로 형성된 유전체 재료일 수 있다. 대안으로서, 패시베이션 층(320)은 솔더 레지스트(222)와 유사한 방식 및 재료로 형성된 솔더 레지스트일 수 있다.
도 4d에서, 패키지(400)는 플립오버되어 테이프, 웨이퍼, 패널, 프레임, 링 등과 같은 임시 기판(406)에 부착될 수 있다. 그 다음, 제1 캐리어 기판(102)이 제거된다. 일부 실시예에서, 캐리어 기판 본딩 분리는, 제1 캐리어 기판(102)을 제1면 재배선 구조물(106), 예컨대 유전체 층(110)으로부터 분리(또는 탈착 또는 본딩 분리)하도록 수행된다. 일부 실시예에 따르면, 본딩 분리는, 이형 층(104)이 광의 열을 받아 분해되어 제1 캐리어 기판(102)이 제거될 수 있도록, 이형 층(104) 상에 레이저 광 또는 UV 광과 같은 광을 투사하는 것을 포함한다.
도 4e에서, 전도성 커넥터(410)가 제1면 재배선 구조물(106) 상에 형성된다. 전도성 커넥터(410)는 볼 그리드 어레이(BGA; ball grid array) 커넥터, 솔더 볼, 금속 필라, C4(controlled collapse chip connection) 범프, 마이크로 범프, ENEPIG(electroless nickel-electroless palladium-immersion gold technique) 형성된 범프 등일 수 있다. 전도성 커넥터(410)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 전도성 재료를 포함할 수 있다. 일부 실시예에서, 전도성 커넥터(410)는, 처음에 증발, 전기 도금, 인쇄, 솔더 전사, 볼 배치 등을 통해 솔더 층을 형성함으로써 형성된다. 솔더 층이 구조물 상에 형성되었다면, 재료를 원하는 범프 형상으로 형상화하기 위하여 리플로우가 수행될 수 있다. 또다른 실시예에서, 전도성 커넥터(410)는 스퍼터링, 인쇄, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 필라(예컨대 구리 필라)를 포함한다. 금속 필라는 무연일 수 있고 실질적으로 수직인 측벽을 가질 수 있다. 일부 실시예에서, 금속 캡 층이 금속 필라의 상부 상에 형성된다. 금속 캡 층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이들의 조합을 포함할 수 있고, 도금 프로세스에 의해 형성될 수 있다.
아직 개별화되지 않았다면, 일부 실시예에 따라, 구조물은 개별 패키지들(400)을 형성하도록 스크라이브 영역(404)(예컨대, 도 4a 참조)을 따라 개별화될 수 있다. 대안으로서, 구조물은 전도성 커넥터(410)를 형성하기 전에 개별화된다. 일부 실시예에서, 구조물은 패키지(400)를 개별 피스들로 분리하는 하나 이상의 쏘 블레이드를 사용하여 개별화될 수 있으며, 하나 이상의 개별화된 패키지(400)를 형성할 수 있다. 그러나, 레이저 연삭 또는 하나 이상의 습식 에칭을 포함하는 임의의 적합한 개별화 방법이 또한 이용될 수 있다.
개별화 후에, 제1면 재배선 구조물(106)은 폭(W1)을 가지며, 폭(W1)은 약 3 mm 내지 약 150 mm일 수 있다. 제2 컴포넌트(200) 및 그의 제2면 재배선 구조물(206)은 폭(W2)을 가지며, 폭(W2)은 약 3 mm 내지 약 150 mm일 수 있다. 폭(W2)은 폭(W1)(예컨대, 제1 컴포넌트(100) 및 그의 제1면 재배선 구조물(106)의 폭) 이하일 수 있다. 폭(W2)에 대한 폭(W1)의 비는 약 1 내지 약 3, 또는 약 1일 수 있다. 이 범위 내의 비는, 제2면 재배선 구조물(206)이 제1면 재배선 구조물(106)에 커플링될 때 휨에 덜 취약한 전체 반도체 패키지를 제공한다. 다르게 말하자면, 제2면 재배선 구조물(206)의 강도 및 폭(W2)은 제1면 재배선 구조물(106)로부터 발생할 수 있는 휨을 균형맞출 것이다.
도 4f 및 도 4g에서, 개별화 후에, 패키지(400)는 임시 기판(406)으로부터 제거되고 플립 오버되어 기판(502)(예컨대, 캐리어 기판, 패키지 기판, PCB 등)과 같은 또다른 기판에 부착될 수 있다. 도시된 바와 같이, 패키지(400)는 패시베이션 층(320)(도 4f)을 특징으로 할 수 있고, 또는 패시베이션 층(320)은 생략될 수 있다(도 4g). 패키지(400) 내에서 일부 경우에, 도 4g의 확대도에 도시된 바와 같이 쓰루 비아(126)는 전도성 비아(218)와 정렬할 수 있다. 형성 방법에 따라, 전도성 비아(218)는 안쪽으로 경사진 측벽을 가질 수 있다. 일부 경우에, 안쪽으로 경사진 측벽은 전도성 비아(218)에 모래시계 형상을 제공하는 오목 형상을 가질 수 있다. 또한, 전도성 비아(218)는 치아-형 측벽을 가질 수 있다. 치아-형 측벽은, 도 3f에 관련하여 상기에 설명된 바와 같이 유전체 층(212)을 통한 드릴링의 레이저 연삭 방법에 부분적으로 기인할 수 있다.
도 4h에서는, 추가의 디바이스(510)가 기판(502)에 부착되어 있는, 도 4f에 관련하여 상기에 설명된 바와 유사한 실시예가 예시되어 있다. 추가의 디바이스(510)는 집적 수동 소자 및 SMD(surface mount devices)(예컨대, 커패시터)와 같은 능동 소자 및/또는 수동 소자를 포함할 수 있다. 또한, 추가의 디바이스(510)는, 집적 회로 다이(50)와 유사한 디바이스, 및 메모리 다이(예컨대, DRAM 다이, 적층된 메모리 다이, HBM(high-bandwidth memory) 다이 등), 로직 다이, CPU(central processing unit) 다이, SoC(system-on-a-chip), CoW(component on a wafer), InFO(integrated fan-out structure), 패키지 등, 또는 이들의 조합과 같이 의도한 목적을 위해 설계된 디바이스를 포함할 수 있다.
도 5a 내지 도 5h 및 도 6a 내지 도 6h는, 일부 실시예에 따라, 제1 컴포넌트(제1 집적 회로 다이(50)를 포함함)의 형성, 제2 컴포넌트의 형성(제2 집적 회로 다이(50)의 부착을 포함함), 및 제2 컴포넌트를 제1 컴포넌트에의 부착에 있어서의 다양한 중간 단계들, 및 반도체 패키지를 형성하기 위한 부가의 프로세싱에 대해 기재한다.
도 5a 내지 도 5h는 일부 실시예에 따라 제1 컴포넌트(501), 제2 컴포넌트(502) 및 패키지(504)를 형성하기 위한 중간 단계들의 단면도를 예시한다. 특히, 도면은 제1 컴포넌트(501)의 형성, 제2 컴포넌트(502)의 제1 컴포넌트(501)에의 부착 뿐만 아니라, 패키지(504)를 형성하기 위한 추가의 프로세싱에 있어서의 특정 중간 단계들을 도시한다.
도 5a에서, 제1 컴포넌트(501)의 제1면 재배선 구조물(106)이 제공되었고, 쓰루 비아(126) 및 본드 패드(128)가 제1면 재배선 구조물(106) 위에 형성되었다. 도 2a 내지 도 2f에 관련하여 상기에 설명된 바와 유사한 프로세스 및 재료가 사용될 수 있다. 도 5b에서, 제1 집적 회로 다이(50)가 하나 이상의 다른 반도체 디바이스(550)(하나만 예시되어 있지만, 복수의 추가적인 반도체 디바이스가 있을 수 있음)와 함께 부착되었다. 도 2g에 관련하여 상기에 설명된 바와 유사한 프로세스 및 재료가 사용될 수 있다.
제1 집적 회로 다이(50) 및 다른 디바이스(550)는, 메모리 다이(예컨대, DRAM 다이, 적층 메모리 다이, HBM(high-bandwidth memory) 다이 등), 로직 다이, CPU(central processing unit) 다이, SoC(system-on-a-chip), CoW(component on a wafer), InFO(integrated fan-out structure), 패키지 등, 또는 이들의 조합과 같이 의도한 목적을 위해 설계된 디바이스를 포함할 수 있다. 제1 집적 회로 다이(50) 및 다른 디바이스(550)는 동일 기술 노드의 프로세스에서 형성될 수 있거나, 또는 상이한 기술 노드의 프로세스에서 형성될 수 있다. 예를 들어, 제1 집적 회로 다이(50)는 다른 디바이스(550)보다 더 진보된 프로세스 노드로 이루어질 수 있다. 제1 집적 회로 다이(50) 및 다른 디바이스(550)는 상이한 크기를 가질 수 있거나(예컨대, 상이한 높이 및/또는 표면적), 동일 크기(예컨대, 동일한 높이 및/또는 표면적)를 가질 수 있다. 제1면 재배선 구조물(106)의 이점은, 집적 회로 다이(50), 다른 디바이스(550), 나중에 부착되는 제2 컴포넌트(502), 및 제1면 재배선 구조물(106)의 다른 면에 나중에 부착되는 컴포넌트 사이에 전기 접속성을 제공한다는 것이다.
일부 실시예에서, 제1 집적 회로 다이(50) 및 다른 디바이스는 특정 기능을 위해 원하는 바에 따라 그 안에 트랜지스터, 커패시터, 인덕터, 저항기, 금속배선 층, 외부 커넥터 등을 포함한다. 일부 실시예에서, 제1 집적 회로 다이(50) 및 다른 디바이스는 하나보다 많은 동일 타입의 디바이스를 포함할 수 있거나, 또는 상이한 디바이스를 포함할 수 있다. 도 5b는 단일 집적 회로 다이(50)를 도시하지만, 일부 실시예에서 하나, 둘, 또는 더 많은 집적 회로 다이(50) 또는 다른 디바이스가 제1면 재배선 구조물(106)에 부착될 수 있다. 도 5b는 쓰루 비아(126)보다 더 낮은 높이를 갖는 것으로서 집적 회로 다이(50)를 도시한다. 이는 또다른 집적 회로 다이를 포함할 제2 컴포넌트(502)를 수용하기 위한 것이다(나중의 도면에 도시되는 바와 같이). 예를 들어, 쓰루 비아(126)는 약 10 ㎛ 내지 약 200 ㎛의 높이(HTV)를 가질 수 있고, 집적 회로 다이(50)는 약 30 ㎛ 내지 약 250 ㎛의 높이(HIC1)를 가질 수 있다. 높이(HIC1)에 대한 높이(HTV)의 비는 약 0.04 내지 8일 수 있다.
도 5c에서, 제2 컴포넌트(502)의 제2면 재배선 구조물(206)이 제공되었고, 개구(224)에 추가적으로 개구(228)를 형성하도록 솔더 레지스트(222)가 형성되어 패터닝될 수 있다. 도 3a 내지 도 3h에 관련하여 상기에 설명된 바와 유사한 프로세스 및 재료가 사용될 수 있다. 개구(228)의 일부 또는 전부가 전도성 비아(218) 및 제2 금속 트레이스(220)의 일부를 노출시킬 수 있다. 개구(228)는 동일하거나 상이한 패터닝 방법을 사용하여 개구(224)와 동시에 또는 상이한 때에 형성될 수 있다.
도 5d에서, 제2 집적 회로 다이(50)가 개구(228)에서 제2면 재배선 구조물(206)에 부착될 수 있으며 전도성 비아(216) 및 제2 금속 트레이스(216)에 전기적으로 커플링될 수 있다. 본드 패드(528), 솔더 조인트(530) 및 언더필 재료(532)의 형성을 포함하여, 도 2g 및 도 5b에 관련하여 상기에 설명된 바와 유사한 프로세스 및 재료가 사용될 수 있다. 또한, 커넥터(226)가 개구(224)에 형성될 수 있다.
도 5e에서, 도 4a 내지 도 4c에 관련하여 상기에 설명된 바와 유사한 프로세스 및 재료를 사용하여, 제2면 재배선 구조물(206) 및 제2 집적 회로 다이(50)를 포함하는 제2 컴포넌트(502)가 제1 컴포넌트(501)에 부착되고, 제2 캐리어 기판(202)이 제거된다. 패키지(400)에 관련하여 상기에 설명된 바와 같이, 패키지(504)는 제2면 재배선 구조물(206)의 폭(W2)보다 더 큰 제1면 재배선 구조물(106)의 폭(W1)을 가질 수 있고, 도 4b 내지 도 4h에 도시된 바와 유사하게, 봉지재(310)는 제2면 재배선 구조물(206)의 측방향 에지 주변에 형성될 수 있다. 도시된 바와 같이, 제2 컴포넌트(502)는, 제1 집적 회로 다이(50) 및 제2 집적 회로 다이(50)의 배면들이 서로 마주하도록 부착된다. 제1 및 제2 집적 회로 다이(50) 중의 어느 하나 또는 둘 다는 배면을 따라 유전체 층(510)을 가질 수 있으며, 이는 그 다음 제1 및 제2 집적 회로 다이(50) 사이에 바로 개재될 수 있다.
계속해서 도 5e를 참조하면, 유전체 층(510)은 접착 층(70)과 유사할 수 있고 유사한 방식으로 적용될 수 있다. 제1 및 제2 집적 회로 다이(50)는, 제2 집적 회로 다이(50)의 적어도 일부가 제1 집적 회로 다이(50)의 적어도 일부 바로 위에 있도록 수직으로 정렬될 수 있다. 제1 및 제2 집적 회로 다이(50)는 서로 중심 일치될 수 있거나 또는 대안으로서 비대칭으로 위치될 수 있다.
그 다음, 도 5f 내지 도 5h에 도시된 바와 같이 그리고 예컨대 도 4d 내지 도 4h와 관련하여 상기에 기재된 바와 유사한 방식으로, 패키지(504)가 완성될 수 있다. 도 5g에 도시된 바와 같이, 도 2g, 도 5b, 및 도 5d에 관련하여 상기에 설명된 바와 유사한 프로세스 및 재료를 사용하여 제3 집적 회로 다이(50)가 제1면 재배선 구조물(106)에 부착될 수 있다. 그리고, 도 5h에 도시된 바와 같이, 도 2g, 도 4h, 도 5b, 도 5d, 및 도 6h에 관련하여 상기에 설명된 바와 유사한 프로세스 및 재료를 사용하여 제4 집적 회로 다이(50) 및 추가의 디바이스(550)가 제2면 재배선 구조물(206)에 부착될 수 있다. 도시된 레이아웃의 이점은, 수평 방향으로 더 좁은 패키지(504)를 가능하게 하고 그리고/또는 추가의 디바이스를 부착하도록 제1면 재배선 구조물(106)을 따라 더 많은 공간을 제공하는 것을 포함한다.
상기에 설명된 바와 같이, 제1면 재배선 구조물(106)과 제2면 재배선 구조물(206)은 두께(T3)만큼 분리된다. 이 실시예에서, 두께(T3)는 약 60 ㎛ 내지 약 500 ㎛일 수 있다. 두께(T1)에 대한 두께(T3)의 비는 약 0.5 내지 약 25일 수 있다. 두께(T2)에 대한 두께(T3)의 비는 약 0.4 내지 약 25일 수 있다. 또한, 커넥터(226)는 약 10 ㎛ 내지 약 300 ㎛, 또는 약 150 ㎛인 높이(HC)를 가질 수 있다. 그리하여, 패키지(504)에서 쓰루 비아(126) 및 커넥터(226)의 총 높이는 약 50 ㎛ 내지 약 500 ㎛, 또는 약 250 ㎛일 수 있으며(총 높이는 커넥터(226)의 리플로우로 인해 높이(HC)와 높이(HTV)의 합보다 더 작을 수 있다는 것을 유의), 이는 제1면 재배선 구조물(106)과 제2면 재배선 구조물(206) 사이의 영역의 두께(T3)와 실질적으로 동일할 것이다. 도 5h에 더 도시된 바와 같이, 제1 집적 회로 다이(50) 및 제2 집적 회로 다이의 총 높이(각각 높이(HIC1) 및 높이(HIC2)에 유전체 층(510)의 두께를 더한 것)는 두께(T3)와 실질적으로 동일할 것이다.
도 6a 내지 도 6h는 일부 실시예에 따라 패키지(604)를 형성하기 위한 중간 단계들의 단면도를 예시한다. 특히, 도면은 제1 컴포넌트(601)의 형성, 제2 컴포넌트(602)의 제1 컴포넌트(601)에의 부착 뿐만 아니라 패키지(604)를 형성하기 위한 추가의 프로세싱에 있어서의 특정 중간 단계들을 도시한다.
도 6a에서, 제1 컴포넌트(601)의 제1면 재배선 구조물(106)이 제공되었고, 쓰루 비아(126) 및 본드 패드(128)가 제1면 재배선 구조물(106) 위에 형성되었다. 도 2a 내지 도 2f 및 도 5a에 관련하여 상기에 설명된 바와 유사한 프로세스 및 재료가 사용될 수 있다. 도 6b에서, 제1 집적 회로 다이(50)가 하나 이상의 다른 반도체 디바이스(650)와 함께 부착된다. 도 2g 및 도 5b에 관련하여 상기에 설명된 바와 유사한 프로세스 및 재료가 사용될 수 있다. 도 6b는 쓰루 비아(126)보다 더 낮은 높이를 갖는 것으로서 집적 회로 다이(50)를 도시한다. 이는 또다른 집적 회로 다이(50)를 포함할 제2 컴포넌트(602)를 수용하기 위한 것이다. 예를 들어, 쓰루 비아(126)는 약 10 ㎛ 내지 약 300 ㎛의 높이(HTV)를 가질 수 있고, 집적 회로 다이(50)는 약 30 ㎛ 내지 약 300 ㎛의 높이(HIC1)를 가질 수 있다. 높이(HIC1)에 대한 높이(HTV)의 비는 약 0.03 내지 약 10일 수 있다.
도 6c에서, 제2 컴포넌트(602)의 제2면 재배선 구조물(206)이 제공되었고, 개구(224)에 추가적으로 개구(228)를 형성하도록 솔더 레지스트(222)가 형성되어 패터닝될 수 있다. 도 3a 내지 도 3h 및 도 5c에 관련하여 상기에 설명된 바와 유사한 프로세스 및 재료가 사용될 수 있다. 개구(228)의 일부 또는 전부가 전도성 비아(218) 및 제2 금속 트레이스(220)의 일부를 노출시킬 수 있다. 개구(228)는 동일하거나 상이한 패터닝 방법을 사용하여 개구(224)와 동시에 또는 상이한 때에 형성될 수 있다.
도 6d에서, 제2 집적 회로 다이(50)가 개구(228)에서 제2면 재배선 구조물(206)에 부착될 수 있으며 전도성 비아(216) 및 제2 금속 트레이스(216)에 전기적으로 커플링될 수 있다. 본드 패드(628), 솔더 조인트(630) 및 언더필 재료(632)의 형성을 포함하여, 도 2g ,도 5b, 도 5d 및 도 6b에 관련하여 상기에 설명된 바와 유사한 프로세스 및 재료가 사용될 수 있다.
도 6e에서, 제2면 재배선 구조물(206) 및 제2 집적 회로 다이(50)를 포함하는 제2 컴포넌트(602)가 제1 컴포넌트(601)에 부착되고, 도 4a 내지 도 4c 및 도 5e에 관련하여 상기에 설명된 바와 유사한 프로세스 및 재료를 사용하여 제2 캐리어 기판(202)이 제거된다. 패키지(400 및 504)에 관련하여 상기에 설명된 바와 같이, 패키지(604)는 제2면 재배선 구조물(206)의 폭(W2)보다 더 큰 제1면 재배선 구조물(106)의 폭(W1)을 가질 수 있고, 도 4b 내지 도 4h에 도시된 바와 유사하게 봉지재(310)는 제2면 재배선 구조물(206)의 측방향 에지 주변에 형성될 수 있다. 도시된 바와 같이, 제2 컴포넌트(602)는, 제2 집적 회로 다이(50)가 제1 집적 회로 다이(50)로부터 측방향으로 변위되도록(displaced) 부착된다. 측방향 변위는 제2 집적 회로 다이(50)의 배면 표면이 제1 집적 회로 다이(50)의 배면 표면보다 더 낮을 수 있게 하지만, 배면 표면은 동일 높이에 있을 수 있거나 또는 제2 집적 회로 다이(50)의 배면 표면이 제1 집적 회로 다이(50)의 배면 표면보다 더 높을 수 있다.
그 다음, 도 6f 내지 도 6h에 도시된 바와 같이 그리고 예컨대 도 4d 내지 도 4h 및 도 5f 내지 도 5h와 관련하여 상기에 기재된 바와 유사한 방식으로, 패키지(604)가 완성될 수 있다. 도 6g에 도시된 바와 같이, 도 2g, 도 5b, 도 5d, 도 6b 및 도 6d에 관련하여 상기에 설명된 바와 유사한 프로세스 및 재료를 사용하여 제3 집적 회로 다이(50)가 제1면 재배선 구조물(106)에 부착될 수 있다. 또한, 나중에 다른 집적 회로 디바이스 또는 패키지를 부착할 수단을 제공하도록 외부 커넥터(610)가 형성될 수 있다. 그리고, 도 6h에 도시된 바와 같이, 도 2g, 도 4h, 도 5b, 도 5d, 도 5g, 도 6b, 도 6d 및 도 6g에 관련하여 상기에 설명된 바와 유사한 프로세스 및 재료를 사용하여 제4 집적 회로 다이(50) 및 추가의 디바이스(650)가 제2면 재배선 구조물(206)에 부착될 수 있다. 이 레이아웃의 이점은, 더 얇은 패키지(604)를 가능하게 하는 것을 포함한다.
상기에 설명된 바와 같이, 제1면 재배선 구조물(106)과 제2면 재배선 구조물(206)은 두께(T3)만큼 분리된다. 이 실시예에서, 두께(T3)는 약 50 ㎛ 내지 약 500 ㎛일 수 있다. 두께(T1)에 대한 두께(T3)의 비는 약 0.4 내지 약 25일 수 있다. 두께(T2)에 대한 두께(T3)의 비는 약 0.03 내지 약 10일 수 있다. 또한, 커넥터(226)는 약 10 ㎛ 내지 약 300 ㎛, 또는 약 150 ㎛인 높이(HC)를 가질 수 있다. 그리하여, 패키지(504)에서 쓰루 비아(126) 및 커넥터(226)의 총 높이는 약 100 ㎛ 내지 약 600 ㎛, 또는 약 300 ㎛일 수 있으며(총 높이는 커넥터(226)의 리플로우로 인해 높이(HC)와 높이(HTV)의 합보다 더 작을 수 있다는 것을 유의), 이는 제1면 재배선 구조물(106)과 제2면 재배선 구조물(206) 사이의 영역의 두께(T3)와 실질적으로 동일할 것이다. 도 5h에 더 도시된 바와 같이, 두께(T3)는 제1 집적 회로 다이(50) 및 제2 집적 회로 다이(각각 높이(HIC1) 및 높이(HIC2))를 적층하기 위할 총 높이보다 더 작다. 다르게 말하자면, 서로에 관련하여 제1 및 제2 집적 회로 다이(50)의 측방향 변위는 더 적은 두께(T3)를 가능하게 한다. 일부 실시예에서, 제1면 재배선 구조물(106)과 제2 집적 회로 다이(50)의 배면 표면 사이의 봉지재(310)의 두께는 약 30 ㎛ 내지 약 300 ㎛, 예컨대 약 150 ㎛일 수 있다. 또한, 제2면 재배선 구조물(206)과 제1 집적 회로 다이(50) 사이의 봉지재(310)의 두께는 약 30 ㎛ 내지 약 300 ㎛, 예컨대 약 150 ㎛일 수 있다.
실시예는 집적 회로를 위한 SiP(system in package) 구조물에 대한 이점을 달성할 수 있다. 예를 들어, 양면 라우팅(예컨대, 제2면 및 제1면 재배선 구조물)은 각각의 라우킹 면을 더 얇게 할 수 있고 더 얇은 전체 반도체 패키지를 가능하게 하면서 전체 패키지 휨을 감소시킨다. 또한, 라우팅 구조물 중의 하나에 사용되는 캐리어-타입 기판은 더 큰 구조적 지지를 제공하며, 또한 전체 패키지 휨을 감소시킨다. 또한, 기재된 방법은 매립된 집적 회로 다이 및 다른 디바이스의 레이아웃에 있어서 다목적성을 제공한다. 실제로, 집적 회로 다이를 수직으로 적층하는 것은, 제1면 재배선 구조물에 부착될 추가의 디바이스를 위한 충분한 공간을 제공할 수 있는 반면에, 집적 회로 다이를 측방향으로 변위시키는 것은 전체 더 얇은 패키지 구조물을 가능하게 할 수 있다. 제1면 재배선 구조물은 제2면 재배선 구조물보다 더 넓을 수 있으며, 이는 패키지를 강화시키고 전체 패키지 휨을 더 감소시키도록 제2면 재배선 구조물 주변에 봉지재가 형성될 수 있게 한다는 것을 또한 알아야 한다. 실제로, 기재된 방법은 제2면 재배선 구조물의 외부 표면을 따라 크리프를 성형할 우려가 없는 방식으로 봉지재의 적용을 제공한다. 이는 추가의 디바이스가 미량의 봉지재로부터의 간섭 없이 제2면 재배선 구조물의 외부 표면에 부착될 수 있음을 보장한다.
실시예에서, 제1 컴포넌트를 제2 컴포넌트에 부착함으로써 반도체 패키지가 제조된다. 제1 컴포넌트는 기판 위에 제1 재배선 구조물을 형성함으로써 어셈블된다. 그 다음, 제1 재배선 구조물 위에 쓰루 비아가 형성되고, 제1 재배선 구조물 활성 면 아래로 다이가 부착된다. 제2 컴포넌트는 제2 재배선 구조물을 포함하며, 제2 재배선 구조물은 그 다음 쓰루 비아에 부착된다. 제1 재배선 구조물과 제2 재배선 구조물 사이에 그리고 제2 컴포넌트의 측부 주변에 더 몰딩 컴파운드가 퇴적된다.
다른 실시예에서, 제1 컴포넌트를 형성하고, 제2 패키지 컴포넌트를 형성하고, 제2 컴포넌트를 제1 컴포넌트에 부착함으로써, 반도체 패키지가 제조된다. 제1 컴포넌트는, 기판 위에 재배선 구조물을 형성하고, 재배선 구조물 위에 쓰루 비아를 형성하고, 재배선 구조물에 다이를 부착함으로써 형성된다. 제2 컴포넌트는, 또다른 기판 위에 또다른 재배선 구조물을 형성하고, 이 재배선 구조물 위에 커넥터를 형성하고, 이 재배선 구조물에 또다른 다이를 부착함으로써 형성된다. 제2 컴포넌트는 이를 플립오버하고 커넥터를 리플로우함으로써 쓰루 비아에 커넥터를 본딩함으로써 부착된다. 부착 후에, 제2 컴포넌트로부터 기판이 제거된다.
또 다른 실시예에서, 반도체 패키지는 기판 상의 제1 재배선 구조물 및 제1 재배선 구조물의 상부 상에 적층된 제2 재배선 구조물을 포함한다. 제2 재배선 구조물은 전도성 비아를 포함한다. 제1 재배선 구조물은 제2 재배선 구조물보다 더 넓다. 쓰루 비아가 제1 재배선 구조물을 제2 재배선 구조물에 전기적으로 커플링한다. 제1 재배선 구조물에 다이가 부착되며 다이의 활성 면이 제1 재배선 구조물과 마주하고 이에 전기적으로 커플링된다. 제2 재배선 구조물에 또다른 다이가 부착되며 이 다이의 활성 면이 제2 재배선 구조물과 마주하고 이에 전기적으로 커플링된다. 봉지재가 제1 재배선 구조물과 제2 재배선 구조물 사이의 영역을 채운다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 반도체 패키지를 형성하는 방법에 있어서,
제1 컴포넌트를 형성하는 단계로서,
제1 기판 위에 제1 재배선 구조물을 형성하는 단계;
상기 제1 재배선 구조물 위에 쓰루 비아를 형성하는 단계:
상기 제1 재배선 구조물에 제1 다이를 부착하는 단계 - 상기 제1 다이의 활성 면이 상기 제1 재배선 구조물과 마주하며 상기 제1 재배선 구조물에 전기적으로 커플링됨 -
를 포함하는, 상기 제1 컴포넌트를 형성하는 단계;
상기 쓰루 비아에 제2 컴포넌트를 부착하는 단계 - 상기 제2 컴포넌트는 제2 기판에 부착된 제2 재배선 구조물을 포함함 - ; 및
상기 제2 컴포넌트를 부착한 후에, 상기 제1 재배선 구조물과 상기 제2 재배선 구조물 사이에 몰딩 컴파운드를 퇴적하는 단계 - 상기 몰딩 컴파운드의 일부가 상기 제2 재배선 구조물의 측방향 에지(lateral edges)를 둘러쌈 -
를 포함하는, 반도체 패키지를 형성하는 방법.
실시예 2. 실시예 1에 있어서,
상기 제2 기판 위에 상기 제2 재배선 구조물을 형성하는 단계:
상기 제2 재배선 구조물에 제2 다이를 부착하는 단계 - 상기 제2 다이의 활성 면이 상기 제2 재배선 구조물과 마주하며 상기 제2 재배선 구조물에 전기적으로 커플링됨 - ; 및
상기 제2 재배선 구조물 위에 솔더 볼을 퇴적하는 단계
를 더 포함하는, 반도체 패키지를 형성하는 방법.
실시예 3. 실시예 2에 있어서, 상기 제2 컴포넌트를 부착하는 단계는, 상기 쓰루 비아를 상기 제2 재배선 구조물에 전기적으로 커플링하도록 상기 솔더 볼을 리플로우하는 단계를 포함하는 것인, 반도체 패키지를 형성하는 방법.
실시예 4. 실시예 2에 있어서, 상기 제2 컴포넌트를 부착하는 단계는, 상기 제2 다이가 상기 제1 다이 바로 위에 있도록 상기 제2 컴포넌트를 부착하는 단계를 포함하며, 상기 제1 다이의 배면이 상기 제2 다이의 배면과 마주하는 것인, 반도체 패키지를 형성하는 방법.
실시예 5. 실시예 2에 있어서, 상기 제2 컴포넌트를 부착하는 단계는, 상기 제2 다이가 상기 제1 다이로부터 측방향으로 변위되도록(displaced) 상기 제2 컴포넌트를 부착하는 단계를 포함하며, 상기 제1 다이의 측방향 측부가 상기 제2 다이의 측방향 측부와 마주하는 것인, 반도체 패키지를 형성하는 방법.
실시예 6. 실시예 2에 있어서, 상기 제2 재배선 구조물을 형성하는 단계는,
상기 제2 기판 위에 제1 금속 트레이스를 형성하는 단계;
상기 제1 금속 트레이스 위에 ABF(Ajinomoto Build-up Film)를 퇴적하는 단계;
상기 ABF에 개구를 레이저 드릴링하는 단계;
상기 개구에 전도성 비아를 형성하는 단계; 및
상기 전도성 비아 위에 제2 금속 트레이스를 형성하는 단계
를 포함하는 것인, 반도체 패키지를 형성하는 방법.
실시예 7. 실시예 1에 있어서,
상기 제2 기판을 제거하는 단계; 및
상기 제2 기판을 제거한 후에, 상기 제2 재배선 구조물에 수동 소자를 부착하는 단계
를 더 포함하는, 반도체 패키지를 형성하는 방법.
실시예 8. 반도체 패키지에 있어서,
제1 컴포넌트로서,
제1 재배선 구조물;
상기 제1 재배선 구조물 위에 배치된 쓰루 비아; 및
상기 제1 재배선 구조물에 부착된 제1 다이 - 상기 제1 다이의 활성 면이 상기 제1 재배선 구조물과 마주함 -
를 포함하는, 상기 제1 컴포넌트;
제2 컴포넌트로서,
제2 재배선 구조물;
상기 쓰루 비아를 상기 제2 재배선 구조물에 커플링하는 커넥터; 및
상기 제2 재배선 구조물의 제1 면에 부착된 제2 다이 - 상기 제2 다이의 활성 면이 상기 제2 재배선 구조물과 마주함 -
를 포함하는, 상기 제2 컴포넌트; 및
상기 제1 재배선 구조물과 상기 제2 재배선 구조물 사이에 배치된 봉지재(encapsulant)
를 포함하는, 반도체 패키지.
실시예 9. 실시예 8에 있어서, 상기 봉지재는 상기 제1 다이 및 상기 제2 다이의 측방향 에지를 봉지하는 것인, 반도체 패키지.
실시예 10. 실시예 9에 있어서, 상기 봉지재는 상기 제2 재배선 구조물의 측방향 에지에 접촉하는 것인, 반도체 패키지.
실시예 11. 실시예 8에 있어서,
상기 제2 재배선 구조물의 제2 면 위에 배치된 패시베이션 층 - 상기 제2 면은 상기 제1 면의 반대 편임 - ; 및
상기 제2 재배선 구조물의 제2 면 상의 상기 패시베이션 층 위에 배치된 제3 다이
를 더 포함하는, 반도체 패키지.
실시예 12. 실시예 8에 있어서, 평면도에서, 상기 제2 다이의 일부는 상기 제1 다이의 일부와 중첩하는 것인, 반도체 패키지.
실시예 13. 실시예 8에 있어서, 상기 제2 다이는 상기 제1 다이로부터 측방향으로 변위되는 것인, 반도체 패키지.
실시예 14. 실시예 8에 있어서, 상기 제2 재배선 구조물의 제2 면에 부착된 수동 소자를 더 포함하는, 반도체 패키지.
실시예 15. 반도체 패키지에 있어서,
제1 폭을 갖는 제1 재배선 구조물;
상기 제1 재배선 구조물 위에 배치된 제2 재배선 구조물 - 상기 제2 재배선 구조물은 제1 금속 트레이스로부터 제2 금속 트레이스로 연장하는 전도성 비아를 포함하고, 상기 제1 금속 트레이스는 상기 제2 재배선 구조물의 제1 면을 따라 배치되며, 상기 제2 금속 트레이스는 상기 제2 재배선 구조물의 제2 면을 따라 배치되고, 상기 제2 재배선 구조물은 제2 폭을 가지며, 상기 제1 폭은 상기 제2 폭보다 더 큼 - ;
상기 제1 재배선 구조물에 부착된 제1 다이 - 상기 제1 다이의 제1 활성 면은 상기 제1 재배선 구조물과 마주하며 상기 제1 재배선 구조물에 전기적으로 커플링됨 - ;
상기 제2 재배선 구조물에 부착된 제2 다이 - 상기 제2 다이의 제2 활성 면은 상기 제2 재배선 구조물과 마주하며 상기 제2 재배선 구조물에 전기적으로 커플링됨 - ;
상기 제1 재배선 구조물과 상기 제2 재배선 구조물 사이에 바로 개재된 봉지재; 및
상기 봉지재를 통해 연장하는 쓰루 비아 - 상기 쓰루 비아는 상기 제1 재배선 구조물을 상기 제2 재배선 구조물에 전기적으로 커플링함 -
를 포함하는, 반도체 패키지.
실시예 16. 실시예 15에 있어서, 상기 봉지재는 상기 제1 다이의 측방향 에지의 전체, 상기 제2 다이의 측방향 에지의 전체, 및 상기 제2 재배선 구조물의 측방향 에지의 적어도 일부에 접촉하는 것인, 반도체 패키지.
실시예 17. 실시예 15에 있어서, 상기 제1 재배선 구조물은 팬아웃(fan-out) 재배선 구조물인 것인, 반도체 패키지.
실시예 18. 실시예 15에 있어서, 상기 전도성 비아는 상기 쓰루 비아 바로 위에 배치되며 상기 쓰루 비아에 전기적으로 커플링되는 것인, 반도체 패키지.
실시예 19. 실시예 15에 있어서, 상기 제1 다이는 상기 제1 활성 면과는 반대 편인 제1 배면을 포함하고, 상기 제2 다이는 상기 제2 활성 면과는 반대 편인 제2 배면을 포함하며, 상기 제2 배면은, 상기 제1 배면에서 상기 제1 재배선 구조물까지보다 더 상기 제1 재배선 구조물에 가까운 것인, 반도체 패키지.
실시예 20. 실시예 15에 있어서, 상기 제1 재배선 구조물과는 반대 편인 상기 제2 재배선 구조물의 면에 부착되며 전기적으로 커플링된 수동 소자를 더 포함하는, 반도체 패키지.

Claims (10)

  1. 반도체 패키지를 형성하는 방법에 있어서,
    제1 컴포넌트를 형성하는 단계로서,
    제1 기판 위에 제1 재배선 구조물을 형성하는 단계;
    상기 제1 재배선 구조물 위에 쓰루 비아를 형성하는 단계:
    상기 제1 재배선 구조물에 제1 다이를 부착하는 단계 - 상기 제1 다이의 활성 면이 상기 제1 재배선 구조물과 마주하며 상기 제1 재배선 구조물에 전기적으로 커플링됨 -
    를 포함하는, 상기 제1 컴포넌트를 형성하는 단계;
    상기 쓰루 비아에 제2 컴포넌트를 부착하는 단계 - 상기 제2 컴포넌트는 제2 기판에 부착된 제2 재배선 구조물을 포함함 - ; 및
    상기 제2 컴포넌트를 부착한 후에, 상기 제1 재배선 구조물과 상기 제2 재배선 구조물 사이에 몰딩 컴파운드를 퇴적하는 단계 - 상기 몰딩 컴파운드의 일부가 상기 제2 재배선 구조물의 측방향 에지(lateral edges)를 둘러쌈 -
    를 포함하는, 반도체 패키지를 형성하는 방법.
  2. 청구항 1에 있어서,
    상기 제2 기판 위에 상기 제2 재배선 구조물을 형성하는 단계:
    상기 제2 재배선 구조물에 제2 다이를 부착하는 단계 - 상기 제2 다이의 활성 면이 상기 제2 재배선 구조물과 마주하며 상기 제2 재배선 구조물에 전기적으로 커플링됨 - ; 및
    상기 제2 재배선 구조물 위에 솔더 볼을 퇴적하는 단계
    를 더 포함하는, 반도체 패키지를 형성하는 방법.
  3. 청구항 2에 있어서, 상기 제2 컴포넌트를 부착하는 단계는, 상기 쓰루 비아를 상기 제2 재배선 구조물에 전기적으로 커플링하도록 상기 솔더 볼을 리플로우하는 단계를 포함하는 것인, 반도체 패키지를 형성하는 방법.
  4. 청구항 2에 있어서, 상기 제2 컴포넌트를 부착하는 단계는, 상기 제2 다이가 상기 제1 다이 바로 위에 있도록 상기 제2 컴포넌트를 부착하는 단계를 포함하며, 상기 제1 다이의 배면이 상기 제2 다이의 배면과 마주하는 것인, 반도체 패키지를 형성하는 방법.
  5. 청구항 2에 있어서, 상기 제2 컴포넌트를 부착하는 단계는, 상기 제2 다이가 상기 제1 다이로부터 측방향으로 변위되도록(displaced) 상기 제2 컴포넌트를 부착하는 단계를 포함하며, 상기 제1 다이의 측방향 측부가 상기 제2 다이의 측방향 측부와 마주하는 것인, 반도체 패키지를 형성하는 방법.
  6. 청구항 2에 있어서, 상기 제2 재배선 구조물을 형성하는 단계는,
    상기 제2 기판 위에 제1 금속 트레이스를 형성하는 단계;
    상기 제1 금속 트레이스 위에 ABF(Ajinomoto Build-up Film)를 퇴적하는 단계;
    상기 ABF에 개구를 레이저 드릴링하는 단계;
    상기 개구에 전도성 비아를 형성하는 단계; 및
    상기 전도성 비아 위에 제2 금속 트레이스를 형성하는 단계
    를 포함하는 것인, 반도체 패키지를 형성하는 방법.
  7. 청구항 1에 있어서,
    상기 제2 기판을 제거하는 단계; 및
    상기 제2 기판을 제거한 후에, 상기 제2 재배선 구조물에 수동 소자를 부착하는 단계
    를 더 포함하는, 반도체 패키지를 형성하는 방법.
  8. 반도체 패키지에 있어서,
    제1 컴포넌트로서,
    제1 재배선 구조물;
    상기 제1 재배선 구조물 위에 배치된 쓰루 비아; 및
    상기 제1 재배선 구조물에 부착된 제1 다이 - 상기 제1 다이의 활성 면이 상기 제1 재배선 구조물과 마주함 -
    를 포함하는, 상기 제1 컴포넌트;
    제2 컴포넌트로서,
    제2 재배선 구조물;
    상기 쓰루 비아를 상기 제2 재배선 구조물에 커플링하는 커넥터; 및
    상기 제2 재배선 구조물의 제1 면에 부착된 제2 다이 - 상기 제2 다이의 활성 면이 상기 제2 재배선 구조물과 마주함 -
    를 포함하는, 상기 제2 컴포넌트; 및
    상기 제1 재배선 구조물과 상기 제2 재배선 구조물 사이에 배치된 봉지재(encapsulant)
    를 포함하는, 반도체 패키지.
  9. 청구항 8에 있어서, 상기 봉지재는 상기 제1 다이 및 상기 제2 다이의 측방향 에지를 봉지하는 것인, 반도체 패키지.
  10. 반도체 패키지에 있어서,
    제1 폭을 갖는 제1 재배선 구조물;
    상기 제1 재배선 구조물 위에 배치된 제2 재배선 구조물 - 상기 제2 재배선 구조물은 제1 금속 트레이스로부터 제2 금속 트레이스로 연장하는 전도성 비아를 포함하고, 상기 제1 금속 트레이스는 상기 제2 재배선 구조물의 제1 면을 따라 배치되며, 상기 제2 금속 트레이스는 상기 제2 재배선 구조물의 제2 면을 따라 배치되고, 상기 제2 재배선 구조물은 제2 폭을 가지며, 상기 제1 폭은 상기 제2 폭보다 더 큼 - ;
    상기 제1 재배선 구조물에 부착된 제1 다이 - 상기 제1 다이의 제1 활성 면은 상기 제1 재배선 구조물과 마주하며 상기 제1 재배선 구조물에 전기적으로 커플링됨 - ;
    상기 제2 재배선 구조물에 부착된 제2 다이 - 상기 제2 다이의 제2 활성 면은 상기 제2 재배선 구조물과 마주하며 상기 제2 재배선 구조물에 전기적으로 커플링됨 - ;
    상기 제1 재배선 구조물과 상기 제2 재배선 구조물 사이에 바로 개재된 봉지재; 및
    상기 봉지재를 통해 연장하는 쓰루 비아 - 상기 쓰루 비아는 상기 제1 재배선 구조물을 상기 제2 재배선 구조물에 전기적으로 커플링함 -
    를 포함하는, 반도체 패키지.
KR1020200070282A 2019-08-16 2020-06-10 반도체 패키지 및 그 형성 방법 KR102424641B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962888277P 2019-08-16 2019-08-16
US62/888,277 2019-08-16
US16/811,465 US11322447B2 (en) 2019-08-16 2020-03-06 Dual-sided routing in 3D SiP structure
US16/811,465 2020-03-06

Publications (2)

Publication Number Publication Date
KR20210021257A true KR20210021257A (ko) 2021-02-25
KR102424641B1 KR102424641B1 (ko) 2022-07-25

Family

ID=74566789

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200070282A KR102424641B1 (ko) 2019-08-16 2020-06-10 반도체 패키지 및 그 형성 방법

Country Status (3)

Country Link
KR (1) KR102424641B1 (ko)
CN (1) CN112397396A (ko)
TW (1) TWI731773B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4270475A1 (en) * 2022-03-03 2023-11-01 MediaTek Inc. Semiconductor package having a thick logic die

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI797817B (zh) * 2021-11-08 2023-04-01 志陽憶存股份有限公司 記憶體裝置及其製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015195263A (ja) * 2014-03-31 2015-11-05 マイクロン テクノロジー， インク． 半導体装置及びその製造方法
KR20160024802A (ko) * 2014-08-25 2016-03-07 신꼬오덴기 고교 가부시키가이샤 전자 부품 장치 및 그 제조 방법
US20180190581A1 (en) * 2014-10-24 2018-07-05 STATS ChipPAC Pte. Ltd. Semiconductor Device and Method of Fabricating 3D Package with Short Cycle Time and High Yield

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9633974B2 (en) * 2015-03-04 2017-04-25 Apple Inc. System in package fan out stacking architecture and process flow
US9985006B2 (en) * 2016-05-31 2018-05-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US10867924B2 (en) * 2017-07-06 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package with redistribution structure and pre-made substrate on opposing sides for dual-side metal routing

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015195263A (ja) * 2014-03-31 2015-11-05 マイクロン テクノロジー， インク． 半導体装置及びその製造方法
KR20160024802A (ko) * 2014-08-25 2016-03-07 신꼬오덴기 고교 가부시키가이샤 전자 부품 장치 및 그 제조 방법
US20180190581A1 (en) * 2014-10-24 2018-07-05 STATS ChipPAC Pte. Ltd. Semiconductor Device and Method of Fabricating 3D Package with Short Cycle Time and High Yield

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4270475A1 (en) * 2022-03-03 2023-11-01 MediaTek Inc. Semiconductor package having a thick logic die

Also Published As

Publication number Publication date
TWI731773B (zh) 2021-06-21
TW202109801A (zh) 2021-03-01
KR102424641B1 (ko) 2022-07-25
CN112397396A (zh) 2021-02-23

Similar Documents

Publication Publication Date Title
US11018088B2 (en) Dummy features in redistribution layers (RDLS) and methods of forming same
US11664323B2 (en) Semiconductor package and method
US11417604B2 (en) Dense redistribution layers in semiconductor packages and methods of forming the same
US10714426B2 (en) Semiconductor package and method of forming the same
US10950575B2 (en) Package structure and method of forming the same
US10037963B2 (en) Package structure and method of forming the same
US11728249B2 (en) Semiconductor package and method
CN108987380B (zh) 半导体封装件中的导电通孔及其形成方法
US11462418B2 (en) Integrated circuit package and method
US11756945B2 (en) Semiconductor device package and methods of manufacture
KR20220027001A (ko) 집적 회로 패키지 및 방법
US20230387028A1 (en) Dual-sided routing in 3d sip structure
KR102424641B1 (ko) 반도체 패키지 및 그 형성 방법
US20220359465A1 (en) Package structures and method for forming the same
US11942435B2 (en) Semiconductor package and method
US20230335471A1 (en) Semiconductor packages
US20230061269A1 (en) Package structures and method for forming the same

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant