KR20210019539A - 자기 조셉슨 접합 구동 플럭스-바이어싱된 초전도체 메모리 셀 및 방법 - Google Patents
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Abstract
자기 조셉슨 접합 구동 플럭스-바이어싱된 초전도체 메모리 셀 및 방법이 제공된다. 메모리 셀은 서로 평행하게 배열된 제1 MJJ 디바이스 및 제2 MJJ 디바이스를 포함하는 자기 조셉슨 접합(MJJ) 초전도 양자 간섭 디바이스(SQUID)를 포함할 수 있으며, 여기서 MJJ SQUID는 제1 플럭스-바이어스 또는 제2 플럭스-바이어스를 생성하도록 구성되고, 제1 플럭스-바이어스는 MJJ SQUID의 전류 흐름의 제1 방향에 대응하고, 제2 플럭스-바이어스는 MJJ SQUID의 전류 흐름의 제2 방향에 대응한다. 메모리 셀은 서로 평행하게 배열된 제1 조셉슨 접합(JJ) 및 제2 JJ를 포함하는 초전도 금속-기반 초전도 양자 간섭 디바이스(SQUID)를 추가로 포함할 수 있으며, 여기서 제1 JJ 및 제2 JJ의 각각은 MJJ SQUID에 의해 생성된 임의의 플럭스-바이어스에 응답하는 임계 전류를 갖는다.
Description
랜덤 액세스 메모리와 같은, 전자 디바이스에 사용되는 반도체 기반 집적 회로는 상보형 금속-산화물 반도체(CMOS: complimentary metal-oxide semiconductor) 기술에 기초한 디지털 회로를 포함한다. 그러나, CMOS 기술은 디바이스 크기 측면에서 한계에 도달하고 있다. 또한, CMOS 기반 메모리에서의 누설 전류는 이러한 메모리에 액세스하고 있지 않는 때에도 높은 전력 소비를 유발한다.
예를 들어, 데이터 센터의 서버는 점점 더 많은 양의 전력을 소비하고 있다. 전력 소비는 부분적으로 CMOS 회로가 비활성화된 때에도 에너지 소산으로부터의 전력 손실의 결과이다. 이는 랜덤 액세스 메모리와 같은 회로가 비활성 상태이고 동적 전력을 전혀 소비하지 않는 때에도 CMOS 트랜지스터의 상태를 유지해야 할 필요성으로 인해 여전히 전력을 소비하기 때문이다. 또한, CMOS 회로는 DC 전압을 사용하여 전력을 공급받기 때문에, CMOS 회로가 비활성화 상태인 때에도 특정량의 전류 누설이 존재한다. 따라서, 이러한 회로가 읽기/쓰기와 같은 동작을 프로세싱하고 있지 않는 때에도, CMOS 트랜지스터의 상태를 유지해야 할 필요의 결과로서뿐만 아니라, 전류 누설의 결과로서 특정량의 전력이 낭비된다.
CMOS 기술 기반 메모리에 대한 대안적인 접근법은 초전도 논리 기반 메모리이다.
일 예에서, 본 개시는 서로 평행하게 배열된 제1 자기 조셉슨 접합(MJJ: magnetic Josephson junction) 디바이스 및 제2 MJJ 디바이스를 포함하는 자기 조셉슨 접합(MJJ) 초전도 양자 간섭 디바이스(SQUID: superconducting quantum interference device)를 포함하는 메모리 셀에 관한 것으로, MJJ SQUID는 제1 플럭스-바이어스 또는 제2 플럭스-바이어스를 생성하도록 구성되고, 제1 플럭스-바이어스는 MJJ SQUID의 전류 흐름의 제1 방향에 대응하고, 제2 플럭스-바이어스는 MJJ SQUID의 전류 흐름의 제2 방향에 대응하고, 제1 방향은 상기 제2 방향과 반대이다. 메모리 셀은 서로 평행하게 배열된 제1 조셉슨 접합(JJ: Josephson junction) 및 제2 JJ를 포함하는 초전도 금속-기반 초전도 양자 간섭 디바이스(SQUID)를 추가로 포함할 수 있으며, 제1 JJ 및 제2 JJ의 각각은 MJJ SQUID에 의해 생성된 임의의 플럭스-바이어스에 응답하는 임계 전류를 갖고, 읽기 동작에 응답하여, 초전도 금속-기반 SQUID는 적어도 제1 플럭스-바이어스 또는 제2 플럭스-바이어스에 기초하여 출력을 제공하도록 구성된다.
다른 양태에서, 본 개시는 서로 평행하게 배열된 제1 MJJ 디바이스 및 제2 MJJ 디바이스를 포함하는 자기 조셉슨 접합(MJJ) 초전도 양자 간섭 디바이스(SQUID), 및 서로 평행하게 배열된 제1 조셉슨 접합(JJ) 및 제2 JJ를 포함하는 초전도 금속-기반 초전도 양자 간섭 디바이스(SQUID)를 포함하는 메모리 셀에 있어서의 방법에 관한 것이다. 본 방법은 제1 플럭스-바이어스 또는 제2 플럭스-바이어스를 생성하는 단계를 포함할 수 있으며, 여기서 제1 플럭스-바이어스는 MJJ SQUID의 전류 흐름의 제1 방향에 대응하고, 제2 플럭스-바이어스는 MJJ SQUID에서 전류 흐름의 제2 방향에 대응하고, 제1 방향은 제2 방향과 반대이다. 본 방법은 읽기 동작에 응답하여, MJJ SQUID에 의해 생성된 임의의 플럭스-바이어스에 응답하여, 초전도 금속-기반 SQUID가 적어도 제1 플럭스-바이어스 또는 제2 플럭스-바이어스에 기초하여 출력을 제공하는 단계를 추가로 포함할 수 있다.
또 다른 양태에서, 본 개시는 행들과 열들로 배열된 메모리 셀들의 어레이, 메모리 셀들의 어레이에 커플링된 읽기 워드-라인들의 세트, 및 메모리 셀들의 어레이에 커플링된 읽기 비트-라인들의 세트를 포함하는 메모리 시스템에 관한 것이다. 메모리 셀들의 각각은 서로 평행하게 배열된 제1 MJJ 디바이스 및 제2 MJJ 디바이스를 포함하는 자기 조셉슨 접합(MJJ) 초전도 양자 간섭 디바이스(SQUID)를 포함할 수 있으며, 여기서 MJJ SQUID는 제1 플럭스-바이어스 또는 제2 플럭스-바이어스를 생성하도록 구성되고, 제1 플럭스-바이어스는 MJJ SQUID의 전류 흐름의 제1 방향에 대응하고, 제2 플럭스-바이어스는 MJJ SQUID의 전류 흐름의 제2 방향에 대응하고, 제1 방향은 제2 방향과 반대이다. 메모리 셀들의 각각은 서로 평행하게 배열된 제1 조셉슨 접합(JJ) 및 제2 JJ를 포함하는 초전도 금속-기반 초전도 양자 간섭 디바이스(SQUID)를 추가로 포함할 수 있으며, 여기서 제1 JJ 및 제2 JJ의 각각은 MJJ SQUID에 의해 생성된 임의의 플럭스-바이어스에 응답하는 임계 전류를 갖고, 읽기 워드-라인들의 세트 중 적어도 하나 및 읽기-비트 라인들의 세트 중 적어도 하나를 통해 개시된 읽기 동작에 응답하여, 초전도 금속-기반 SQUID는 적어도 제1 플럭스-바이어스 또는 제2 플럭스-바이어스에 기초하여 출력을 제공하도록 구성된다.
이러한 개요는 아래의 상세한 설명에서 추가로 설명되는 단순화된 형태로 개념의 선택을 소개하기 위해 제공된다. 이러한 개요는 청구된 청구물의 주요 특징이나 본질적인 특징을 식별하려고 의도된 것도 아니고, 청구된 청구물의 범위를 제한하는 데 사용하려고 의도된 것도 아니다.
본 개시는 예시의 방식으로 설명되고, 동일한 참조 부호가 유사한 요소를 나타내는 첨부 도면에 의해 제한되지 않는다. 도면의 요소는 단순함과 명확성을 위해 설명되며, 반드시 스케일대로 도시되지는 않았다.
도 1은 일 예에 따른 메모리 셀의 다이어그램을 나타낸다.
도 2는 일 예에 따른 도 1의 메모리 셀과 함께 사용되는 자기 조셉슨 접합(MJJ) 디바이스의 구조를 나타낸다.
도 3은 일 예에 따른 메모리 셀(예를 들어, 도 1의 메모리 셀)의 동작을 나타낸다.
도 4는 일 예에 따른, 도 1의 메모리 셀을 갖는 메모리 시스템을 나타낸다.
도 5는 일 예에 따른, 프로세서에 커플링된 메모리를 포함하는 컴퓨팅 시스템을 나타낸다.
도 1은 일 예에 따른 메모리 셀의 다이어그램을 나타낸다.
도 2는 일 예에 따른 도 1의 메모리 셀과 함께 사용되는 자기 조셉슨 접합(MJJ) 디바이스의 구조를 나타낸다.
도 3은 일 예에 따른 메모리 셀(예를 들어, 도 1의 메모리 셀)의 동작을 나타낸다.
도 4는 일 예에 따른, 도 1의 메모리 셀을 갖는 메모리 시스템을 나타낸다.
도 5는 일 예에 따른, 프로세서에 커플링된 메모리를 포함하는 컴퓨팅 시스템을 나타낸다.
본 개시에서 설명된 예는 초전도체 메모리 셀을 포함하는 초전도 논리-기반 메모리 시스템에 관한 것이다. 특정 예는 자기 조셉슨 접합(MJJ)-구동 플럭스-바이어싱된 메모리 셀에 관한 것이다. 메모리 셀은 임의의 단자속 양자(SFQ: single flux quantum) 호환 논리를 사용하여 구현될 수 있다. 이러한 논리의 하나의 예는 상호 양자 논리(RQL: reciprocal quantum logic)이다. 따라서, 특정 예는 추가로 상호 양자 논리(RQL) 호환 메모리 셀에 관한 것이다. CMOS 트랜지스터와 달리, RQL 회로는 Josephson 접합 기반 디바이스를 사용하는 초전도체 회로이다. 예시적인 조셉슨 접합은 전류를 방해하는 영역을 통해 커플링된 2개의 초전도체를 포함할 수 있다. 전류를 방해하는 영역은 초전도체 자체의 물리적으로 좁아지는 곳, 금속 영역 또는 얇은 절연 장벽일 수 있다. 예를 들어, 초전도체-절연체-초전도체(SIS: Superconductor-Insulator-Superconductor) 유형의 조셉슨 접합은 RQL 회로의 일부로서 구현될 수 있다. 예를 들어, 초전도체는 전기장이 없는 상태에서 직류 전류(DC)를 전달할 수 있는 재료이다. 니오븀과 같은 초전도체는 0의 저항을 갖는 임계 온도(Tc)를 갖는다. 이러한 초전도체 중 하나인 니오븀은 9.3 켈빈도(Kelvin degree)의 임계 온도(Tc)를 갖는다. Tc 미만의 온도에서, 니오븀은 초전도성이지만; Tc 초과의 온도에서, 이는 전기 저항을 갖는 일반 금속처럼 거동한다. 따라서, SIS 유형의 조셉슨 접합에서, 초전도체는 니오븀 초전도체일 수 있으며 절연체는 Al2O3 장벽일 수 있다. SIS 유형의 접합에서, 초전도 전자는 양자 역학적 파동-함수에 의해 설명된다. 2개의 초전도체 사이의 초전도 전자 파동-함수 위상의 시간에 따른 변화하는 위상차는 2개의 초전도체 사이의 전위차에 대응한다. RQL 회로에서, 일 예에서, SIS 유형의 접합은 초전도 루프의 일부일 수 있다. 2개의 초전도체 사이의 전위차가 한 사이클의 위상 변화에 걸쳐 시간에 대해 적분될 때, 루프를 통과하는 자속은 자속의 단일 양자의 정수배만큼 변한다. 자속의 단일 양자와 연관된 전압 펄스를 단자속 양자(SFQ: single-flux-quantum) 펄스라고 칭한다. 예를 들어, 오버댐핑(overdamping)된 조셉슨 접합은 개별 단자속(SFQ) 펄스를 생성할 수 있다. RQL 회로에서, 각각의 조셉슨 접합은 하나 이상의 초전도 루프의 일부일 수 있다. 접합에 걸친 위상차는는 루프에 인가된 자속에 의해 변조될 수 있다.
전송 라인을 포함하는 다양한 RQL 회로는 필요에 따라 인덕터 또는 다른 구성 요소에 의해 복수의 조셉슨 접합을 커플링함으로써 형성될 수 있다. SFQ 펄스는 적어도 하나의 클럭의 제어 하에 이러한 전송 라인을 통해 이동할 수 있다. SFQ 펄스는 양 또는 음일 수 있다. 예를 들어, 정현파 바이어스 전류가 접합에 공급되면, 양의 펄스와 음의 펄스 모두가 전송 라인 상에서 반대 클럭 위상 동안 우측으로 이동할 수 있다. RQL 회로는 유리하게는 바이어스 저항이 없기 때문에 제로의 정적 전력 소산을 가질 수 있다. 또한, RQL 회로는 교류(AC) 전력을 사용하여 전력을 공급받을 수 있으며, 이에 의해 접지 귀환 전류를 제거할 수 있다. AC 전원은 또한 RQL 회로에 대한 안정적인 클럭 기준 신호로서 작용할 수 있다. 일 예에서, 디지털 데이터는 한 쌍의 양 및 음(상호) SFQ 펄스를 사용하여 인코딩될 수 있다. 예를 들어, 논리 1 비트는 정현파 클럭의 양 및 음의 위상에서 생성된 SFQ 펄스의 상호 쌍으로 인코딩될 수 있다. 논리 0 비트는 클럭 사이클 동안 양/음의 펄스 쌍의 부재(absence)로 인해 인코딩될 수 있다. 양의 SFQ 펄스는 클럭의 양의 부분 도달할 수 있는 반면, 음의 펄스는 클럭의 음의 부분 동안 도달할 수 있다.
예시적인 RQL 회로의 빌딩 블록은 다양한 유형의 논리 게이트를 포함할 수 있다. 예시적인 논리 게이트는 AND 게이트, OR 게이트, 논리 A-and-not-B(AanB) 게이트 및 논리 AND & OR(AndOr) 게이트를 포함한다. AanB 게이트는 2개의 입력과 1개의 출력(Q)을 가질 수 있다. 입력 펄스 B가 먼저 나오지 않는 한, 입력 펄스 A는 출력 Q로 전파될 수 있다. AndOr 게이트는 2개의 입력과 2개의 출력(Q1 및 Q2)을 가질 수 있다. 제1 입력 펄스, 입력 펄스 A 또는 입력 펄스 B는 출력 Q1로 이동하고, 제2 입력 펄스는 출력 Q2로 이동한다. 이러한 게이트의 논리적 거동은 앞서 언급한 상호 데이터 인코딩에 기초할 수 있다. 예를 들어, 양의 펄스는 유도 루프의 내부 플럭스 상태를 변화시키지만, 후행하는 음의 펄스는 매 클럭 사이클마다 내부 상태를 소거하며, 이는 결국 조합 논리 거동을 생성한다.
일반적으로, 마이크로파 신호(예를 들어, SFQ 펄스)는 메모리 셀의 상태를 제어하는 데 사용될 수 있다. 읽기/쓰기 동작 동안, 워드 라인과 비트 라인은 어드레스 버스를 통해 도달하는 SFQ 펄스에 의해 선택적으로 활성화될 수 있다. 이들 펄스는 결국 관련 메모리 셀에 워드-라인 및 비트-라인 전류를 제공할 수 있는 워드-라인 및 비트-라인 드라이버를 제어할 수 있다. 예시적인 메모리 셀은 2개의 자기 조셉슨 접합(MJJ) 디바이스 및 니오븀 초전도 양자 간섭 디바이스(SQUID)를 포함할 수 있다. 제어 라인은 2개의 MJJ 디바이스를 반대 방향으로 유도 식으로 플립하도록 구성될 수 있어, 낮은 전류를 갖는 하나의 MJJ 디바이스와 상대적으로 더 높은 전류를 갖는 다른 MJJ 디바이스를 생성한다. 이는 한 방향으로 플럭스 바이어스를 생성할 수 있다. 한편, 제어 라인이 2개의 MJJ 디바이스를 반대 방식으로 플립하면, 이는 반대 방향으로 플럭스 바이어스를 생성할 수 있다. 니오븀 SQUID는 니오븀 SQUID가 전압 펄스를 생성하는지 여부에 따라 메모리 셀의 하나의 상태가 논리 "1" 상태가 될 수 있고 메모리 셀의 다른 상태가 논리 "0" 상태가 될 수 있도록 플럭스-바이어스의 이러한 변화의 센서로서의 역할을 하도록 구성될 수 있다. 전압 펄스는 감지 증폭기에 의해 감지될 수 있다. 전류 방향에 기초하여 니오븀 SQUID를 플럭스-바이어싱하기 위한 MJJ 디바이스의 사용은 유리하게는 메모리 셀의 상태를 변경하거나 감지하는 데 필요한 전류의 양을 낮출 수 있다. 이는 플럭스 바이어싱을 제공하기 위해 전류 흐름을 사용할 수 있는 다른 메모리 셀과는 달리, 본 개시의 특정 예가 전류 조종이 플럭스 바이어싱을 생성하는 데 사용될 수 있는 해결책을 제공하기 때문이다. 예를 들어, MJJ 디바이스는 전류를 시계 방향 또는 반시계 방향으로 조정하는 데 사용될 수 있으며, 이에 의해 플럭스-바이어싱을 제공한다.
일 예에서, MJJ 디바이스는 적어도 하나의 고정 자성층 및 적어도 하나의 자유 자성층을 포함할 수 있다. 일 상태에서, 자유 자성층과 연관된 자기 극성은 고정 자성층과 연관된 자기 극성에 실질적으로 평행할 수 있다. MJJ 디바이스의 이러한 상태를 평행 상태라고 칭할 수 있다. 다른 상태에서, 자유 자성층과 연관된 자기 극성은 고정 자성층과 연관된 자기 극성과 실질적으로 반대일 수 있다. MJJ 디바이스의 이러한 상태를 역평행 상태라고 칭할 수 있다.
메모리 셀은 행과 열로 배열될 수 있으며, 각각의 행은 공통 플럭스-바이어스(예를 들어, 읽기 워드-라인 신호)에 의해 활성화될 수 있고 각각의 비트-라인은 전압 상태의 메모리 셀의 출력을 열의 한쪽 끝에 있는 감지 증폭기에 전파할 수 있는 전송 라인을 형성할 수 있다. 열의 메모리 셀은 공통 전류 소스, 예를 들어, 플럭스 펌프에 의해 직렬로 바이어싱될 수 있다.
도 1은 일 예에 따른 메모리 셀(100)의 다이어그램을 나타낸다. 일 예에서, 메모리 셀(100)은 서로 평행하게 배열된 제1 자기 조셉슨 접합(MJJ) 디바이스(105) 및 제2 자기 조셉슨 접합(MJJ) 디바이스(115)를 포함할 수 있다. MJJ(105) 및 MJJ(115)는 자성일 수도 있고 아닐 수도 있다. 2개의 MJJ는 초전도 양자 간섭 디바이스(SQUID)를 형성할 수 있다. 메모리 셀(100)은 2개의 인덕터(116 및 136)를 추가로 포함할 수 있다. 일 예에서, 메모리 셀(100)은 서로 평행하게 배열된 조셉슨 접합(JJ)(120) 및 조셉슨 접합(JJ)(122)을 추가로 포함할 수 있으며, 이는 니오븀-기반(또는 다른 초전도 금속-기반) 초전도 양자 간섭 디바이스(SQUID)를 형성할 수 있다.
계속해서 도 1을 참조하면, 메모리 셀(100)은 예를 들어, 읽기 및 쓰기 동작을 포함하는 다양한 메모리 동작을 수행하기 위해 워드-라인 및 비트-라인에 커플링될 수 있다. 예를 들어, 읽기 동작을 수행하기 위한 읽기 워드-라인(RWL)은 인덕터(116)를 통해 메모리 셀(100)에 커플링될 수 있다. 쓰기 동작을 수행하기 위한 쓰기 워드-라인(WWL)은 메모리 셀(100)에 커플링될 수 있다. 또한, 읽기 동작을 수행하기 위한 읽기 비트-라인(RBL)은 인덕터(136)를 통해 메모리 셀(100)에 커플링될 수 있다. 쓰기 동작을 수행하기 위한 쓰기 비트-라인(WBL)은 또한 메모리 셀(100)에 커플링될 수 있다. 쓰기 비트-라인(WBL)은 또한 MJJ 디바이스(105)와의 커플링을 형성하는 데 사용될 수 있으며, 이는 MJJ 디바이스(105)의 자유 자성층의 자기 극성을 변경할 수 있다. 또한, 도 1에 나타낸 바와 같이, 쓰기 워드-라인(WWL)은 또한 MJJ 디바이스(105)와의 결합을 형성하는 데 사용될 수 있으며, 이는 MJJ 디바이스(1105)의 자유 자성층의 자기 극성을 변경시킬 수 있다. WWL은 또한 커플링을 형성하는 데 사용될 수 있으며, 이는 MJJ 디바이스(115)의 자유 자성층의 자기 극성을 변경시킬 수 있다. 쓰기 동작 동안, 전류는 WBL을 통해 MJJ 디바이스(1105)에 커플링되고 WWL을 통해 MJJ 디바이스(105)에 커플링될 수 있다. 도 1은 MJJ 디바이스(105)에만 커플링된 WBL을 나타내지만, 이는 MJJ 디바이스(115)에도 커플링될 수 있다.
쓰기 비트-라인은 MJJ 디바이스(105)에 자기적으로 커플링될 수 있다. 일 예에서, MJJ(105)와의 커플링은 MJJ 디바이스(105)의 자기 장벽층 중 적어도 하나에 의해 생성된 자기장이 로컬 읽기 워드-라인 전류의 인가 및 로컬 비트-라인 전류의 인가에 의해 변경될 수 있도록 할 수 있다. 일 예에서, MJJ 디바이스(105)는 제1 상태(예를 들어, 적어도 하나의 자유 자성층의 자화의 제1 구성에 대응) 및 제2 상태(예를 들어, 적어도 하나의 자유 자성층의 자화의 제2 구성에 대응)에 있을 수 있으며, 여기서 자화의 제1 구성은 자화의 제2 구성과 실질적으로 다를 수 있다. 일 예에서, MJJ 디바이스(105)는 고정 자성층과 자유 자성층에 의해 생성된 자기장이 서로 반대일 때 하나의 상태에 있을 수 있다.
여전히 도 1을 참조하면, Icc는 DC 바이어스 전류이고, 이는 MJJ(105 및 115)에 의해 형성된 SQUID의 상태에 기초하여 조종될 수 있다. RBL 및 WWL이 모두 선택되면, MJJ(105)의 자유 자성층이 역평행 자화 상태(높은-Ic)를 평행 자화 상태(낮은-Ic)로 변경시킬 수 있다. DC 바이어스 전류 Icc는 높은-Ic MJJ로 조종될 수 있으며, 이는 결국 MJJ SQUID 지오메트리에 따라 시계 방향 전류 또는 반시계 방향 전류를 생성할 수 있다. 이 예에서, 반시계 방향 전류는 감지 니오븀 SQUID(도 1의 JJ(120) 및 JJ(122)에 의해 형성됨)에서 플럭스 바이어스를 생성할 수 있다. 이러한 플럭스-바이어스는 RWL을 따라 플럭스 바이어스를 전송하고 RBL을 펄싱함으로써 판독될 수 있다. MJJ에 의해 생성된 플럭스 바이어스와 RWL을 따른 플럭스 바이어스가 같은 방향이면, 니오븀 SQUID가 펄싱할 것이다(논리 상태 "1"을 나타냄). 한편, MJJ에 의해 생성된 플럭스 바이어스와 RWL을 따른 플럭스 바이어스가 반대 방향이면, 니오븀 SQUID는 펄싱하지 않을 것이다(논리 상태 "0"을 나타냄).
도 2는 일 예에 따른 자기 조셉슨 접합(MJJ) 디바이스(200)를 나타낸다. 일 예에서, 도 1의 MJJ 디바이스(105) 및 MJJ 디바이스(115)는 MJJ 디바이스(200)로서 구성될 수 있다. 이 예에서, MJJ 디바이스(200)는 도전층(202) 및 다른 도전층(204)을 포함할 수 있다. 이 예에서, 도전층(202) 및 도전층(204)은 니오븀 또는 다른 적절한 초전도 금속을 사용하여 형성될 수 있다. 이 예에서, 이들 도전층 각각의 두께는 100 옹스트롬 내지 2000 옹스트롬일 수 있다. MJJ 디바이스(200)는 자유 자성층(210)과 고정 자성층(212) 사이에 개재될 수 있는 비자성층(220)을 추가로 포함할 수 있다. 따라서, 이 예에서, 자유 자성층(210)은 비자성층(220) 위에 형성될 수 있고, 고정 자성층(212)은 비자성층(220) 아래에 형성될 수 있다. 이들 층 중 임의의 층 사이에 개재층이 있을 수 있다. 위와 아래와 같은 용어는 단지 자유 자성층(210)이 비자성층(220)의 한 측에 있고, 고정 자성층(212)이 비자성층(320)의 다른 측 상에 형성됨을 나타내기 위해 사용된다. 이러한 용어는 이러한 층을 생성하는 특정한 순서를 의미하지는 않는다. 즉, 본 개시의 맥락에서, 위는 아래를 의미할 수 있고, 아래는 위를 의미할 수 있다.
일 예에서, 자유 자성층(210)은 작은 자기장에 응답하여 자화 방향의 전환을 허용하도록 매우 연자성 특성을 가질 수 있다. 예를 들어, 액체 헬륨 온도에서, 자유 자성층(210)은 350 emu/cc 미만의 포화 자화, 10 Oersted 미만의 보자력 값 및 20 Oersted 미만의 이방성 필드 값을 가질 수 있다. 자유 자성층(210)은 바나듐, 지르코늄, 몰리브덴 또는 하프늄 중 적어도 하나로 도핑된 제1 자성 합금을 포함할 수 있다. 예를 들어, 자유 자성층(210)은 도핑된 합금 V20(Ni75Fe25)80을 포함할 수 있다. 따라서, 자유 자성층(210)은 바나듐(V)이 도핑된 니켈-철(Ni-Fe) 합금을 포함할 수 있다. 바나듐은 20 원자 퍼센트의 농도를 가질 수 있고, Ni-Fe 합금은 80 원자 퍼센트의 농도를 가질 수 있다. Ni-Fe 합금 내에서, Ni는 75 원자 퍼센트의 농도를 가질 수 있고, Fe는 25 원자 퍼센트의 농도를 가질 수 있다. 일 예에서, 바나듐은 1-40 원자 퍼센트 범위의 농도를 가질 수 있고, Ni-Fe 합금은 60-99 원자 퍼센트 범위의 농도를 가질 수 있다. Ni-Fe 합금 내에서, Ni의 농도는 75 원자 퍼센트와 95 원자 퍼센트 사이에서 변할 수 있고, Fe의 농도는 5 원자 퍼센트와 25 원자 퍼센트 사이에서 변할 수 있다. 일 예에서, 자유 자성층(210)은 두께가 15 옹스트롬일 수 있다. 이 예에서, 고정 자성층(212)은 도핑되지 않은 자성 합금을 사용하여 형성될 수 있다. 다른 예에서, 고정 자성층(212)은 자유 자성층(210)보다 적은 양의 도핑을 가질 수 있다. 일 예에서, 고정 자성층(212)은 자유 자성층(210)에 대한 히스테리시스보다 더 큰 히스테리시스를 가질 수 있다. 고정 자성층(212)은 또한 자유 자성층(210)에 비해 더 큰 보자력 값(HC)을 가질 수 있다. 고정 자성층(212)은 또한 큰 직각도(잔여 자화(MR)/포화 자화(MS) 비율)를 가질 수 있다. 고정 자성층(212)의 두께는 높은 전류와 낮은 전류 상태 사이에서 MJJ 디바이스의 천이를 가능하게 하도록 선택될 수 있다. 예를 들어, 고정 자성층(212)은 도핑된 합금 V10(Ni80Fe20)90을 포함할 수 있다. 따라서, 고정 자성층(212)은 바나듐으로 도핑된 Ni-Fe 합금을 포함할 수 있다. 바나듐은 10 원자 퍼센트의 농도를 가질 수 있고, Ni-Fe 합금은 90 원자 퍼센트의 농도를 가질 수 있다. Ni-Fe 합금 내에서, Ni는 80 원자 퍼센트의 농도를 가질 수 있고, Fe는 20 원자 퍼센트의 농도를 가질 수 있다. 일 예에서, 고정 자성층(212)은 두께가 25 옹스트롬일 수 있다. 일반적으로, 자성층은 10 옹스트롬 내지 25 옹스트롬의 두께를 가질 수 있다. 자성 합금은 Ni-Co 합금, Fe-Co 합금 또는 Co-Ni-Fe 합금일 수 있다. 다른 예에서, 자성층은 Zrz(Ni80Fe20)1-z와 같은, 지르코늄(Zr)으로 도핑된 Ni-Fe 합금을 포함할 수 있으며, 여기서 지르코늄의 농도는 2 원자 퍼센트와 20 원자 퍼센트 사이의 범위에서 변할 수 있다. 다른 예에서, 자성층은 몰리브덴 또는 하프늄으로 도핑된 Ni-Fe 합금을 포함할 수 있다. 비자성층(220)은 바나듐(V), 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 탄탈륨(Ta) 또는 크롬(Cr) 중 적어도 하나를 포함할 수 있다. 도 2와 관련하여 설명된 임의의 층이 스퍼터링과 같은 물리적 기상 증착(PVD) 기술을 사용하여 형성될 수 있다. 도 2는 특정 방식으로 배열된 MJJ 디바이스(200)의 특정 개수의 층을 나타내지만, 다르게 배열된 더 많거나 적은 층이 있을 수 있다. 예를 들어, MJJ 디바이스(105) 및 MJJ 디바이스(115)의 각각은 제1 초전도 금속층, 유전체층, 반-강자성층, 도전성 금속층, 강자성층 및 제2 초전도 금속층을 포함할 수 있다.
도 3은 일 예에 따른 메모리 셀(예를 들어, 도 1의 메모리 셀(100))의 동작의 개략도를 나타낸다. 단계 310에 나타낸 바와 같이, 2개의 MJJ 디바이스에 유도 커플링된 제어 라인을 사용하여, 2개의 MJJ 디바이스 중 어느 하나의 임계 전류(Ic)는 높은 Ic 값(높은-Ic) 또는 낮은 Ic 값(낮은-Ic)으로 설정될 수 있다. 단계 312에서, 2개의 MJJ 디바이스가 제1 상태로 나타내어지며, 여기서 우측 MJJ 디바이스는 높은 Ic 값(높은-Ic)으로 설정되고, 좌측 MJJ 디바이스는 낮은 Ic 값(낮은-Ic)으로 설정된다. 이 단계에서, 2개의 MJJ 디바이스에 의해 형성된 SQUID를 통해 흐르는 전류는 중심을 향해 안쪽으로 가는 전류 흐름에 수직인 방향으로 플럭스를 생성하는 방식으로 분배된다. 단계 314에서, 제어 라인을 사용하여, 2개의 MJJ 디바이스가 플립되어, 우측 MJJ 디바이스가 낮은 Ic 값(낮은-Ic)으로 설정되고, 좌측 MJJ 디바이스가 높은 Ic 값(높은-Ic)으로 설정된다. 대안적으로, 단계 314에서, 2개의 MJJ 디바이스 중 하나는 높은 Ic 값(높은-Ic) 또는 낮은 Ic 값(낮은-Ic)으로 설정될 수 있으며, 다른 디바이스가 변하지 않는다. 결과적으로, SQUID를 통해 흐르는 전류는 SQUID의 이전 상태에서의 방향과 반대 방향으로 플럭스를 생성할 것이다(예를 들어, 플럭스는 중심으로부터 바깥으로 나가는 전류 흐름에 수직인 방향으로 생성될 것이다). 나타낸 바와 같이, 단계 316에서, 플럭스의 변화는 바이어싱된 니오븀 SQUID(중간에 나타냄)에 의해 검출된다. 니오븀 SQUID에 의한 검출은 플럭스-바이어스가 한 방향인지 또는 다른 방향인지에 대응한다. 예를 들어, 한 방향에서, 니오븀 SQUID가 올바르게 바이어싱되면 감지 증폭기를 사용하여 감지될 수 있는 전압 펄스를 생성할 수 있다.
다시 도 1을 참조하면, 쓰기 동작 중에, 쓰기 워드-라인(WWL)과 쓰기 비트-라인(WBL)은 각각의 드라이버로부터 전류를 수용할 수 있다. WWL 및 WBL을 통해 제공되는 일련의 타이밍된 쓰기 펄스는 자유 자성층을 설정하기 위해 선택된 메모리 셀(들)에 자기장을 생성하는 데 사용될 수 있다. 그 설정은 결국 메모리 셀의 논리 상태(높음 또는 낮음) 중 하나를 반영할 수 있다.
다시 도 1을 참조하면, 읽기 동작 중에, 읽기 워드-라인(RWL) 및 읽기 비트-라인(RBL)은 각각의 드라이버(예를 들어, 워드-라인 드라이버 및 비트-라인 드라이버)로부터 전류를 수용할 수 있다. 일 예에서, 읽기 워드-라인(RWL)은 인덕터(116)에 커플링될 수 있다. 일 예에서, 읽기 비트-라인(RBL)은 니오븀 SQUID에 직접 커플링되어 로컬 비트-라인 전류를 제공할 수 있다. 하나의 상태(예를 들어, 높은 Ic 값(높은-Ic) 또는 낮은 Ic 값(낮은-Ic))에서, MJJ(105)는 MJJ들에 의해 형성된 니오븀 SQUID에 추가의 플럭스 바이어스를 제공할 수 있다. 읽기 동작 동안, MJJ(105)로부터의 플럭스 바이어스는 로컬 읽기 워드-라인을 통해 흐르는 전류에 의해 생성된 플럭스에 추가되어, 니오븀 SQUID가 전압 상태로 천이되도록 할 수 있다. 제2 상태(예를 들어, 제로 상태)에서, MJJ(105)는 니오븀 SQUID에 훨씬 적은 플럭스 바이어스를 제공할 수 있다. 로컬 읽기 워드-라인을 통해 흐르는 전류의 결과로 생성된 플럭스는 니오븀 SQUID를 전압 상태로 구동하기에 충분하지 않을 수 있다. 출력 전압, 전류, 또는 메모리 셀(100)의 임의의 다른 파라미터의 변화는 감지 증폭기를 사용하여 감지될 수 있다. 일 예에서, 감지 증폭기에 의해 증폭된 전류 펄스의 존재 또는 부재는 메모리 셀(100)의 상태를 논리 '0' 또는 논리 '1'로 결정할 수 있다. 예를 들어, 논리 '1' 상태는 "전압 상태"에 대응할 수 있으며, 여기서 메모리 셀에 커플링된 감지 증폭기는 논리 '1' 상태를 나타내는 것으로 전압을 감지할 수 있다. 논리 '0' 상태는 감지 증폭기가 이를 논리 '0' 상태를 나타내는 것으로 감지할 수 있도록 "실질적으로 제로-전압 상태"에 대응할 수 있다.
도 4는 일 예에 따른 메모리 시스템(400)의 다이어그램을 나타낸다. 메모리 시스템(400)은 행과 열로 배열된 메모리 셀의 어레이(402)를 포함할 수 있다. 일 예에서, 어레이(402)는 도 1의 메모리 셀(100)과 동일한 구조 및 동작을 갖는 메모리 셀의 어레이일 수 있다. 메모리 시스템(400)은 행 제어/어드레스 신호를 디코딩하도록 구성될 수 있는 행 디코더(410)를 추가로 포함할 수 있다. 행 디코더(410)는 추가로 워드-라인 드라이버(412)에 커플링될 수 있다. 워드-라인 드라이버(412)는 임의의 읽기 또는 쓰기 동작을 위해 선택된 워드-라인과 연관된 메모리 셀의 서브셋 또는 전부에 워드-라인 읽기/쓰기 전류를 제공하는 회로를 포함할 수 있다. 워드-라인 드라이버(412)는 워드-라인(414)을 통해 이러한 전류를 제공할 수 있다. 워드-라인(414)은 읽기 워드-라인 및 쓰기 워드-라인 모두를 포함할 수 있다. 즉, 상이한 워드-라인이 읽기 또는 쓰기 동작을 위해 선택된 메모리 셀에 전류를 제공하는 데 사용될 수 있다. 메모리 시스템(400)은 열 제어/어드레스 신호를 디코딩하도록 구성될 수 있는 열 디코더(420)를 추가로 포함할 수 있다. 열 디코더(420)는 비트-라인 드라이버(422)에 추가로 커플링될 수 있다. 비트-라인 드라이버(422)는 임의의 읽기 또는 쓰기를 위해 선택된 비트-라인과 연관된 메모리 셀의 서브셋 또는 전부에 비트-라인 읽기 전류를 제공하는 회로를 포함할 수 있다. 비트-라인 드라이버(422)는 비트-라인(424)을 통해 이러한 전류를 제공할 수 있다. 비트-라인(424)은 읽기 비트-라인 및 쓰기 비트-라인 모두를 포함할 수 있다. 즉, 상이한 비트-라인이 읽기 또는 쓰기 동작을 위해 선택된 메모리 셀에 전류를 제공하는 데 사용될 수 있다. 행 및 열 어드레스를 사용함으로써, 임의의 메모리 셀이 어드레스를 사용하여 액세스될 수 있다. 각각의 비트-라인(예를 들어, 비트-라인(424))은 메모리 셀의 어레이(402) 각각의 논리 상태를 결정하기 위해 비트-라인을 감지하기 위한 감지 증폭기(430)에 추가로 커플링될 수 있다. 메모리 셀의 어레이(402)와 감지 증폭기(430) 사이의 커플링은 무선 주파수(RF) 전송 라인을 포함할 수 있다. 각각의 열의 메모리 셀은 공통 전류 소스(예를 들어, 플럭스 펌프)에 의해 직렬로 전류-바이어싱될 수 있다. 상술한 바와 같이, 비트-라인(424)은 이 전류를 열의 각각의 메모리 셀에 커플링하는 데 사용될 수 있다. 도 4는 특정 방식으로 배열된 메모리 시스템(400)의 특정 개수의 구성 요소를 나타내지만, 다르게 배열된 더 많거나 적은 개수의 구성 요소가 있을 수 있다.
도 5는 일 예에 따라 버스(530)를 통해 메모리(520)(예를 들어, 도 4의 메모리 시스템(400))에 커플링된 프로세서(510)를 포함하는 컴퓨팅 시스템(500)을 나타낸다. 프로세서(510)는 상술한 방식으로 메모리(520)에 대한 읽기 또는 쓰기 동작을 수행할 수 있다. 또한, 프로세서(510) 및 메모리(520)는 다른 초전도 논리-기반 디바이스와 함께 사용될 수 있다. 일반적으로, 극저온 환경에서 동작하고 명령 또는 데이터의 저장을 필요로 하는 임의의 초전도 디바이스는 메모리(520)를 포함할 수 있다. 또한, 프로세서(510)는 극저온 환경에 있을 필요가 없으며; 대신 극저온이 아닌 온도에서 동작할 수 있다. 이 예에서, 메모리(520)는 별도의 극저온 환경에 있을 수 있고, 극저온 환경이 유지될 수 있는 방식으로 커넥터를 통해 프로세서(510)에 커플링될 수 있다. 메모리(520)는 서비스로서의 소프트웨어, 서비스로서의 플랫폼, 또는 다른 서비스와 같은 클라우드-기반 서비스를 제공하기 위해 데이터 센터에서 스토리지의 일부로서 사용될 수 있다.
결론적으로, 본 개시는 일 예에 관한 것이고, 본 개시는 서로 평행하게 배열된 제1 MJJ 디바이스 및 제2 MJJ 디바이스를 포함하는 자기 조셉슨 접합(MJJ) 초전도 양자 간섭 디바이스(SQUID)를 포함하는 메모리 셀에 관한 것이며, 여기서 MJJ SQUID는 제1 플럭스-바이어스 또는 제2 플럭스-바이어스를 생성하도록 구성되며, 제1 플럭스-바이어스는 MJJ SQUID의 전류 흐름의 제1 방향에 대응하고, 제2 플럭스-바이어스는 MJJ SQUID의 전류 흐름의 제2 방향에 대응하고, 제1 방향은 제2 방향과 반대이다. 메모리 셀은 서로 평행하게 배열된 제1 조셉슨 접합(JJ) 및 제2 JJ를 포함하는 초전도 금속-기반 초전도 양자 간섭 디바이스(SQUID)를 추가로 포함할 수 있으며, 여기서 제1 JJ와 제2 JJ의 각각은 MJJ SQUID에 의해 생성된 임의의 플럭스-바이어스에 응답하는 임계 전류를 갖고, 읽기 동작에 응답하여, 초전도 금속-기반 SQUID는 적어도 제1 플럭스-바이어스 또는 제2 플럭스-바이어스에 기초한 출력을 제공하도록 구성된다.
메모리 셀에서, 제1 플럭스-바이어스는 메모리 셀의 제1 논리 상태에 대응하고, 제2 플럭스-바이어스는 메모리 셀의 제2 논리 상태에 대응하고, 여기서 제2 논리 상태는 제1 논리 상태와 반대이다. 출력은 메모리 셀의 논리 상태가 제1 논리 상태일 때 전압 펄스를 포함하고, 출력은 메모리 셀의 논리 상태가 제2 논리 상태일 때 전압 펄스를 포함하지 않는다.
메모리 셀에서, 제1 MJJ 디바이스 및 제2 MJJ 디바이스의 각각은 제2 층 위에 형성된 제1 층 및 제2 층 아래에 형성된 제3 층을 포함할 수 있으며, 여기서 제1 층은 자유 자성층이고, 제2 층은 비자성층이고, 여기서 제3 층은 고정 자성층이다. 제1 논리 상태는 자유 자성층의 자화의 제1 구성에 대응할 수 있고, 제2 논리 상태는 자유 자성층의 자화의 제2 구성에 대응할 수 있으며, 여기서 자유 자성층의 자화의 제1 구성은 고정 자성층의 자기장에 평행한 제1 자기장에 대응하고, 자유 자성층의 자화의 제2 구성은 고정 자성층의 자기장에 역평행한 제2 자기장에 대응한다. 제1 MJJ 디바이스 및 제2 MJJ 디바이스의 각각은 제1 초전도 금속층, 유전체층, 반-강자성층(anti-ferromagnetic layer), 도전성 금속층, 강자성층 및 제2 초전도 금속층을 포함할 수 있다. 제1 MJJ 디바이스 및 제2 MJJ 디바이스의 각각은 단일-도메인 스위칭을 위해 구성될 수 있다.
다른 양태에서, 본 개시는 서로 평행하게 배열된 제1 MJJ 디바이스 및 제2 MJJ 디바이스를 포함하는 자기 조셉슨 접합(MJJ) 초전도 양자 간섭 디바이스(SQUID), 및 서로 평행하게 배열된 제1 조셉슨 접합(JJ) 및 제2 JJ를 포함하는 초전도 금속-기반 초전도 양자 간섭 디바이스(SQUID)를 포함하는 메모리 셀에 있어서의 방법에 관한 것이다. 본 방법은 제1 플럭스-바이어스 또는 제2 플럭스-바이어스를 생성하는 단계를 포함할 수 있으며, 여기서 제1 플럭스-바이어스는 MJJ SQUID의 전류 흐름의 제1 방향에 대응하고, 제2 플럭스-바이어스는 MJJ SQUID의 전류 흐름의 제2 방향에 대응하고, 제1 방향은 제2 방향과 반대이다. 본 방법은 읽기 동작에 응답하여, MJJ SQUID에 의해 생성된 임의의 플럭스-바이어스에 응답하여, 초전도 금속-기반 SQUID가 적어도 제1 플럭스-바이어스 또는 제2 플럭스-바이어스에 기초하여 출력을 제공하는 단계를 추가로 포함할 수 있다.
제1 플럭스-바이어스는 메모리 셀의 제1 논리 상태에 대응할 수 있고, 제2 플럭스-바이어스는 메모리 셀의 제2 논리 상태에 대응할 수 있으며, 여기서 제2 논리 상태는 제1 논리 상태와 반대이다. 출력은 메모리 셀의 논리 상태가 제1 논리 상태일 때 전압 펄스를 포함할 수 있으며, 출력은 메모리 셀의 논리 상태가 제2 논리 상태일 때 전압 펄스를 포함하지 않는다.
메모리 셀에서, 제1 MJJ 디바이스 및 제2 MJJ 디바이스의 각각은 제2 층 위에 형성된 제1 층 및 제2 층 아래에 형성된 제3 층을 포함할 수 있으며, 여기서 제1 층은 자유 자성층이고, 제2 층은 비자성층이고, 제3 층은 고정 자성층이다. 제1 논리 상태는 자유 자성층의 자화의 제1 구성에 대응할 수 있고, 제2 논리 상태는 자유 자성층의 자화의 제2 구성에 대응할 수 있으며, 여기서 자유 자성층의 자화의 제1 구성은 고정 자성층의 자기장에 평행한 제1 자기장에 대응하고, 자유 자성층의 자화의 제2 구성은 고정 자성층의 자기장에 역평행한 제2 자기장에 대응한다. 제1 MJJ 디바이스 및 제2 MJJ 디바이스의 각각은 제1 초전도 금속층, 유전체층, 반-강자성층, 도전성 금속층, 강자성층 및 제2 초전도 금속층을 포함할 수 있다. 제1 MJJ 디바이스 및 제2 MJJ 디바이스의 각각은 단일-도메인 스위칭을 위해 구성될 수 있다.
또 다른 양태에서, 본 개시는 행들과 열들로 배열된 메모리 셀들의 어레이, 메모리 셀들의 어레이에 커플링된 읽기 워드-라인들의 세트, 메모리 셀들의 어레이에 커플링된 읽기 비트-라인들의 세트를 포함하는 메모리 시스템에 관한 것이다. 메모리 셀들의 각각은 서로 평행하게 배열된 제1 MJJ 디바이스 및 제2 MJJ 디바이스를 포함하는 자기 조셉슨 접합(MJJ) 초전도 양자 간섭 디바이스(SQUID)를 포함할 수 있으며, 여기서 MJJ SQUID는 제1 플럭스-바이어스 또는 제2 플럭스-바이어스를 생성하도록 구성되고, 제1 플럭스-바이어스는 MJJ SQUID의 전류 흐름의 제1 방향에 대응하고, 제2 플럭스-바이어스는 MJJ SQUID의 전류 흐름의 제2 방향에 대응하고, 제1 방향은 상기 제2 방향과 반대이다. 메모리 셀들의 각각은 서로 평행하게 배열된 제1 조셉슨 접합(JJ) 및 제2 JJ를 포함하는 초전도 금속-기반 초전도 양자 간섭 디바이스(SQUID)를 추가로 포함할 수 있으며, 여기서 제1 JJ 및 상기 제2 JJ의 각각은 MJJ SQUID에 의해 생성된 임의의 플럭스-바이어스에 응답하는 임계 전류를 갖고, 읽기 워드-라인들의 세트 중 적어도 하나 및 읽기-비트 라인들의 세트 중 적어도 하나를 통해 개시된 읽기 동작에 응답하여, 초전도 금속-기반 SQUID는 적어도 제1 플럭스-바이어스 또는 제2 플럭스-바이어스에 기초하여 출력을 제공하도록 구성된다.
메모리 셀에서, 제1 플럭스-바이어스는 메모리 셀의 제1 논리 상태에 대응할 수 있고, 제2 플럭스-바이어스는 메모리 셀의 제2 논리 상태에 대응할 수 있으며, 여기서 제2 논리 상태는 제1 논리 상태와 반대이다. 출력은 메모리 셀의 논리 상태가 제1 논리 상태일 때 전압 펄스를 포함할 수 있으며, 출력은 메모리 셀의 논리 상태가 제2 논리 상태일 때 전압 펄스를 포함하지 않는다.
메모리 셀에서, 제1 MJJ 디바이스 및 제2 MJJ 디바이스의 각각은 제2 층 위에 형성된 제1 층 및 제2 층 아래에 형성된 제3 층을 포함할 수 있으며, 여기서 제1 층은 자유 자성층이고, 제2 층은 비자성층이고, 여기서 제3 층은 고정 자성층이다. 제1 논리 상태는 자유 자성층의 자화의 제1 구성에 대응할 수 있고, 제2 논리 상태는 자유 자성층의 자화의 제2 구성에 대응할 수 있으며, 여기서 자유 자성층의 자화의 제1 구성은 고정 자성층의 자기장에 평행한 제1 자기장에 대응하고, 자유 자성층의 자화의 제2 구성은 고정 자성층의 자기장에 역평행한 제2 자기장에 대응한다. 제1 MJJ 디바이스 및 제2 MJJ 디바이스의 각각은 제1 초전도 금속층, 유전체층, 반-강자성층, 도전성 금속층, 강자성층 및 제2 초전도 금속층을 포함할 수 있다.
본원에 도시된 방법, 모듈 및 구성 요소는 단지 예시적인 것임을 이해해야 한다. 대안적으로 또는 추가적으로, 본원에 설명된 기능은 적어도 부분적으로 하나 이상의 하드웨어 논리 구성 요소에 의해 수행될 수 있다. 예를 들어, 제한 없이, 사용될 수 있는 하드웨어 논리 구성 요소의 예시적인 유형에는 필드-프로그래머블 게이트 어레이(FPGA: Field-Programmable Gate Array), 어플리케이션-특정 집적 회로(ASIC: Application-Specific Integrated Circuit), 어플리케이션-특정 표준 제품(ASSP: Application-Specific Standard Product), 시스템-온-칩 시스템(SOC: System-on-Chip), 컴플렉스 프로그래머블 논리 디바이스(CPLD: Complex Programmable Logic Device) 등을 포함한다. 추상적이지만 여전히 명확한 의미에서 동일한 기능을 달성하기 위한 구성 요소의 임의의 배열은 원하는 기능이 달성되도록 효과적으로 "연관"된다. 따라서, 특정 기능을 달성하기 위해 본원에서 결합되는 임의의 2개의 구성 요소는 아키텍처 또는 사이의 중간 구성 요소에 관계 없이 원하는 기능이 달성되도록 서로 "연관되는" 것으로 볼 수 있다. 마찬가지로, 이와 같이 연관된 임의의 2개의 구성 요소는 또한 원하는 기능을 달성하기 위해 서로 "동작 가능하게 접속" 또는 "커플링"되는 것으로 볼 수도 있다.
본 개시에 설명된 예와 연관된 기능은 또한 비일시적 매체에 저장된 명령을 포함할 수 있다. 본원에서 사용되는 "비일시적 매체"라는 용어는 프로세서(510)와 같은 기계가 특정 방식으로 동작하게 하는 데이터 및/또는 명령을 저장하는 임의의 매체를 지칭한다. 예시적인 비일시적 매체는 비휘발성 매체 및/또는 휘발성 매체를 포함한다. 비휘발성 매체에는 예를 들어, 하드 디스크, 솔리드 스테이트 드라이브, 자기 디스크 또는 테이프, 광 디스크 또는 테이프, 플래시 메모리, EPROM, NVRAM, PRAM 또는 다른 이러한 매체 또는 이러한 매체의 네트워크화된 버전을 포함한다. 휘발성 매체는 예를 들어, DRAM, SRAM, 캐시 또는 다른 이러한 매체와 같은 동적 메모리를 포함한다. 비일시적 매체는 이와 구분되지만 전송 매체와 함께 사용될 수 있다. 전송 매체는 데이터 및/또는 명령을 기계로 또는 기계로부터 전달하는 데 사용된다. 예시적인 전송 매체는 동축 케이블, 광섬유 케이블, 구리선, 및 전파와 같은 무선 매체를 포함한다.
또한, 본 기술 분야의 통상의 기술자는 상술한 동작의 기능 사이의 경계가 단지 예시적이라는 것을 인식할 것이다. 복수의 동작의 기능은 단일 동작으로 결합될 수 있고/있거나 단일 작업의 기능은 추가 동작으로 분산될 수 있다. 또한, 대안적인 실시예는 특정 동작의 복수의 인스턴스를 포함할 수 있고, 동작의 순서는 다양한 다른 실시예에서 변경될 수 있다.
본 개시는 특정 예를 제공하지만, 아래의 청구항에 기재된 본 개시의 범위를 벗어나지 않고 다양한 수정 및 변경이 이루어질 수 있다. 따라서, 명세서 및 도면은 제한적인 의미가 아닌 예시적인 의미로 간주되어야 하며, 이러한 모든 수정은 본 개시의 범위 내에 포함되는 것으로 의도된다. 특정 예와 관련하여 본원에 설명된 문제에 대한 임의의 이점, 이익 또는 해결책은 임의의 또는 모든 청구항의 중요하거나, 필요하거나 필수적인 특징 또는 요소로 해석되는 것으로 의도되지 않는다.
또한, 본원에서 사용되는 용어 "어느(a)" 또는 "어떤(an)"은 하나 또는 하나 초과의 것으로 정의된다. 또한, 청구항에서 "적어도 하나" 및 "하나 이상"과 같은 도입 문구의 사용은 동일한 청구항이 도입 문구 "하나 이상" 또는 "적어도 하나" 그리고 "어느(a)" 또는 "어떤(an)"과 같은 부정 관사를 포함하고 있을 때에도 부정 관사 "어느(a)" 또는 "어떤(an)"에 의한 다른 청구 요소의 도입이 이렇게 도입된 청구 요소를 포함하는 임의의 특정 청구항을 단지 하나의 이러한 요소를 포함하는 발명으로 한정하는 것을 의미하는 것으로 해석되어서는 안된다. 정관사의 사용에 대해서도 이는 유효하다.
달리 언급되지 않는 한, "제1" 및 "제2"와 같은 용어는 이러한 용어가 설명하는 요소 간에 임의로 구분하기 위해 사용된다. 따라서, 이러한 용어는 이러한 요소의 시간적 또는 다른 우선 순위를 나타내려고 반드시 의도된 것은 아니다.
Claims (15)
- 메모리 셀에 있어서,
서로 평행하게 배열된 제1 자기 조셉슨 접합(MJJ: magnetic Josephson junction) 디바이스 및 제2 MJJ 디바이스를 포함하는 자기 조셉슨 접합(MJJ) 초전도 양자 간섭 디바이스(SQUID: superconducting quantum interference device) -, 상기 MJJ SQUID는 제1 플럭스-바이어스 또는 제2 플럭스-바이어스를 생성하도록 구성되고, 상기 제1 플럭스-바이어스는 상기 MJJ SQUID의 전류 흐름의 제1 방향에 대응하고, 상기 제2 플럭스-바이어스는 상기 MJJ SQUID의 전류 흐름의 제2 방향에 대응하고, 상기 제1 방향은 상기 제2 방향과는 반대임 -; 및
서로 평행하게 배열된 제1 조셉슨 접합(JJ: Josephson junction) 및 제2 JJ를 포함하는 초전도 금속-기반 초전도 양자 간섭 디바이스(SQUID) - 상기 제1 JJ와 상기 제2 JJ 각각은 상기 MJJ SQUID에 의해 생성된 임의의 플럭스-바이어스에 응답하는 임계 전류를 갖고, 읽기 동작에 응답하여, 상기 초전도 금속-기반 SQUID는 적어도 상기 제1 플럭스-바이어스 또는 상기 제2 플럭스-바이어스에 기초하여 출력을 제공하도록 구성됨 -
을 포함하는, 메모리 셀. - 제1항에 있어서,
상기 제1 플럭스-바이어스는 상기 메모리 셀의 제1 논리 상태에 대응하고, 상기 제2 플럭스-바이어스는 상기 메모리 셀의 제2 논리 상태에 대응하고, 상기 제2 논리 상태는 상기 제1 논리 상태와는 반대인 것인, 메모리 셀. - 제2항에 있어서,
상기 출력은 상기 메모리 셀의 논리 상태가 상기 제1 논리 상태일 때 전압 펄스를 포함하고, 상기 출력은 상기 메모리 셀의 논리 상태가 상기 제2 논리 상태일 때 전압 펄스를 포함하지 않는 것인, 메모리 셀. - 제2항에 있어서,
상기 제1 MJJ 디바이스와 상기 제2 MJJ 디바이스 각각은 제2 층 위에 형성된 제1 층 및 상기 제2 층 아래에 형성된 제3 층을 포함하고, 상기 제1 층은 자유 자성층이고, 상기 제2 층은 비자성층이고, 상기 제3 층은 고정 자성층인 것인, 메모리 셀. - 제4항에 있어서,
상기 제1 논리 상태는 상기 자유 자성층의 자화의 제1 구성에 대응하고, 상기 제2 논리 상태는 상기 자유 자성층의 자화의 제2 구성에 대응하고, 상기 자유 자성층의 자화의 제1 구성은 상기 고정 자성층의 자기장에 평행한 제1 자기장에 대응하고, 상기 자유 자성층의 자화의 제2 구성은 상기 고정 자성층의 상기 자기장에 역평행한(anti-parallel) 제2 자기장에 대응하는 것인, 메모리 셀. - 제1항에 있어서,
상기 제1 MJJ 디바이스와 상기 제2 MJJ 디바이스 각각은 제1 초전도 금속층, 유전체층, 반-강자성층(anti-ferromagnetic layer), 도전성 금속층, 강자성층 및 제2 초전도 금속층을 포함한 것인, 메모리 셀. - 제1항에 있어서,
상기 제1 MJJ 디바이스와 상기 제2 MJJ 디바이스 각각은 단일-도메인 스위칭을 위해 구성된 것인, 메모리 셀. - 서로 평행하게 배열된 제1 MJJ 디바이스 및 제2 MJJ 디바이스를 포함하는 자기 조셉슨 접합(MJJ) 초전도 양자 간섭 디바이스(SQUID), 및 서로 평행하게 배열된 제1 조셉슨 접합(JJ) 및 제2 JJ를 포함하는 초전도 금속-기반 초전도 양자 간섭 디바이스(SQUID)를 포함하는 메모리 셀에서의 방법에 있어서,
제1 플럭스-바이어스 또는 제2 플럭스-바이어스를 생성하는 단계 - 상기 제1 플럭스-바이어스는 상기 MJJ SQUID의 전류 흐름의 제1 방향에 대응하고, 상기 제2 플럭스-바이어스는 상기 MJJ SQUID의 전류 흐름의 제2 방향에 대응하고, 상기 제1 방향은 상기 제2 방향과는 반대임 -; 및
읽기 동작에 응답하여, 상기 MJJ SQUID에 의해 생성된 임의의 플럭스-바이어스에 응답하여, 상기 초전도 금속-기반 SQUID가 적어도 상기 제1 플럭스-바이어스 또는 상기 제2 플럭스-바이어스에 기초하여 출력을 제공하는 단계
를 포함하는, 메모리 셀에서의 방법. - 제8항에 있어서,
상기 제1 플럭스-바이어스는 상기 메모리 셀의 제1 논리 상태에 대응하고, 상기 제2 플럭스-바이어스는 상기 메모리 셀의 제2 논리 상태에 대응하고, 상기 제2 논리 상태는 상기 제1 논리 상태와는 반대인 것인, 메모리 셀에서의 방법. - 제9항에 있어서,
상기 출력은 상기 메모리 셀의 논리 상태가 상기 제1 논리 상태일 때 전압 펄스를 포함하고, 상기 출력은 상기 메모리 셀의 논리 상태가 상기 제2 논리 상태일 때 전압 펄스를 포함하지 않는 것인, 메모리 셀에서의 방법. - 제9항에 있어서,
상기 제1 MJJ 디바이스와 상기 제2 MJJ 디바이스 각각은 제2 층 위에 형성된 제1 층 및 상기 제2 층 아래에 형성된 제3 층을 포함하고, 상기 제1 층은 자유 자성층이고, 상기 제2 층은 비자성층이고, 상기 제3 층은 고정 자성층인 것인, 메모리 셀에서의 방법. - 제11항에 있어서,
상기 제1 논리 상태는 상기 자유 자성층의 자화의 제1 구성에 대응하고, 상기 제2 논리 상태는 상기 자유 자성층의 자화의 제2 구성에 대응하고, 상기 자유 자성층의 자화의 제1 구성은 상기 고정 자성층의 자기장에 평행한 제1 자기장에 대응하고, 상기 자유 자성층의 자화의 제2 구성은 상기 고정 자성층의 상기 자기장에 역평행한 제2 자기장에 대응하는 것인, 메모리 셀에서의 방법. - 제8항에 있어서,
상기 제1 MJJ 디바이스와 상기 제2 MJJ 디바이스 각각은 제1 초전도 금속층, 유전체층, 반-강자성층, 도전성 금속층, 강자성층 및 제2 초전도 금속층을 포함한 것인, 메모리 셀에서의 방법. - 제8항에 있어서,
상기 제1 MJJ 디바이스와 상기 제2 MJJ 디바이스 각각은 단일-도메인 스위칭을 위해 구성된 것인, 메모리 셀에서의 방법. - 메모리 시스템에 있어서,
행들과 열들로 배열된 메모리 셀들의 어레이;
상기 메모리 셀들의 상기 어레이에 커플링된 읽기 워드-라인들의 세트;
상기 메모리 셀들의 상기 어레이에 커플링된 읽기 비트-라인들의 세트
를 포함하고,
상기 메모리 셀들 각각은,
서로 평행하게 배열된 제1 MJJ 디바이스 및 제2 MJJ 디바이스를 포함하는 자기 조셉슨 접합(MJJ) 초전도 양자 간섭 디바이스(SQUID) - 상기 MJJ SQUID는 제1 플럭스-바이어스 또는 제2 플럭스-바이어스를 생성하도록 구성되고, 상기 제1 플럭스-바이어스는 상기 MJJ SQUID의 전류 흐름의 제1 방향에 대응하고, 상기 제2 플럭스-바이어스는 상기 MJJ SQUID의 전류 흐름의 제2 방향에 대응하고, 상기 제1 방향은 상기 제2 방향과는 반대임 -; 및
서로 평행하게 배열된 제1 조셉슨 접합(JJ) 및 제2 JJ를 포함하는 초전도 금속-기반 초전도 양자 간섭 디바이스(SQUID) - 상기 제1 JJ와 상기 제2 JJ 각각은 상기 MJJ SQUID에 의해 생성된 임의의 플럭스-바이어스에 응답하는 임계 전류를 갖고, 상기 읽기 워드-라인들의 세트 중 적어도 하나 및 상기 읽기-비트 라인들의 세트 중 적어도 하나를 통해 개시된 읽기 동작에 응답함 -
을 포함한 것인, 메모리 시스템.
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