KR20210007030A - 아연 도핑에 의한 금속 라이너 패시베이션 및 접착 향상 - Google Patents

아연 도핑에 의한 금속 라이너 패시베이션 및 접착 향상 Download PDF

Info

Publication number
KR20210007030A
KR20210007030A KR1020217000115A KR20217000115A KR20210007030A KR 20210007030 A KR20210007030 A KR 20210007030A KR 1020217000115 A KR1020217000115 A KR 1020217000115A KR 20217000115 A KR20217000115 A KR 20217000115A KR 20210007030 A KR20210007030 A KR 20210007030A
Authority
KR
South Korea
Prior art keywords
layer
liner
dopant
electroplating
dielectric
Prior art date
Application number
KR1020217000115A
Other languages
English (en)
Inventor
야즈디 엔. 도르디
아니룻다 조이
스티븐 제임스 매드센
드라이스 딕투스
Original Assignee
램 리써치 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 램 리써치 코포레이션 filed Critical 램 리써치 코포레이션
Publication of KR20210007030A publication Critical patent/KR20210007030A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67207—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • H01L21/6723—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process comprising at least one plating chamber
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D17/00—Constructional parts, or assemblies thereof, of cells for electrolytic coating
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D17/00—Constructional parts, or assemblies thereof, of cells for electrolytic coating
    • C25D17/001—Apparatus specially adapted for electrolytic coating of wafers, e.g. semiconductors or solar cells
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/48—After-treatment of electroplated surfaces
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00—Electroplating characterised by the article coated
    • C25D7/12—Semiconductors
    • C25D7/123—Semiconductors first coated with a seed layer or a conductive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76864—Thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D17/00—Constructional parts, or assemblies thereof, of cells for electrolytic coating
    • C25D17/02—Tanks; Installations therefor
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D21/00—Processes for servicing or operating cells for electrolytic coating
    • C25D21/06—Filtering particles other than ions
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D21/00—Processes for servicing or operating cells for electrolytic coating
    • C25D21/12—Process control or regulation
    • C25D21/14—Controlled addition of electrolyte components
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D3/00—Electroplating: Baths therefor
    • C25D3/02—Electroplating: Baths therefor from solutions
    • C25D3/12—Electroplating: Baths therefor from solutions of nickel or cobalt
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D3/00—Electroplating: Baths therefor
    • C25D3/02—Electroplating: Baths therefor from solutions
    • C25D3/38—Electroplating: Baths therefor from solutions of copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrochemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Sustainable Development (AREA)

Abstract

방법은 유전체 층에 존재하는 산화물로 인한 전기 도금에 의해 증착될 금속 층의 산화를 방지하도록 유전체 층 상에 배리어 층을 증착하는 단계 및 전기 도금에 의해 라이너 층 상에 증착될 금속 층과 결합하도록 배리어 층 상에 도핑된 라이너 층을 증착하는 단계를 포함한다. 도펀트는 라이너 층의 표면 상에 보호 패시베이션 층을 형성하고 전기 도금에 의해 라이너 층 상에 증착된 금속 층이 라이너 층과 본딩하도록 전기 도금 동안 용해된다. 도펀트는 유전체 층과 반응하고 배리어 층과 유전체 층 사이에 화합물 층을 형성한다. 화합물 층은 유전체 층에 존재하는 산화물로 인한 배리어 층 및 라이너 층의 산화를 방지하고 배리어 층을 유전체 층에 접착한다.

Description

아연 도핑에 의한 금속 라이너 패시베이션 및 접착 향상
관련 출원들에 대한 교차 참조
본 출원은 2018 년 6 월 5 일에 출원된 미국 특허 출원 번호 제 16/000,457 호의 우선권을 주장한다. 상기 참조된 출원의 전체 개시는 참조로서 본 명세서에 인용된다.
본 개시는 일반적으로 기판들을 전기 도금하는 것에 관한 것이고, 보다 구체적으로 아연 도핑에 의해 제공된 금속 라이너 패시베이션 및 접착 향상을 구비한 기판들을 전기 도금하는 것에 관한 것이다.
본 명세서에 제공된 배경기술 기술 (description) 은 본 개시의 맥락을 일반적으로 제시할 목적이다. 이 배경기술 섹션에 기술된 정도의 본 명세서에 명명된 발명자들의 업적, 뿐만 아니라 출원시 종래 기술로서 달리 인증되지 않을 수도 있는 본 기술의 양태들은 본 개시에 대한 종래 기술로서 명시적으로나 암시적으로 인정되지 않는다.
전기 화학적 증착 (electrochemical deposition; ECD), 또한 소위 도금 또는 전기도금이 기판들 상에 금속들을 증착하도록 사용된다. 예를 들어, ECD는 IC 패키지의 상호접속 구조체들 상에 금속들을 증착하도록 사용된다. 상호접속 구조체들의 예들은 범프들, 필라들, TSVs (through silicon vias), 및 RDLs (redistribution layers) 를 포함한다. ECD는 또한 멀티칩 패키징 및 일반적으로 WLP (wafer level packaging) 라고 하는 상호접속 프로세스들에 사용된다.
방법은 유전체 층 내에 존재하는 산화물로 인한 전기 도금에 의해 증착될 금속 층의 산화를 방지하도록 유전체 층 상에 배리어 층을 증착하는 단계를 포함한다. 방법은 전기 도금에 의해 라이너 층 상에 증착될 금속 층과 본딩하도록 배리어 층 상에 라이너 층을 증착하는 단계를 더 포함한다. 라이너 층은 도펀트로 도핑된다. 도펀트는 표면이 전기 도금 전에 공기에 노출될 때 금속 층이 증착되는 라이너 층의 표면 상에 패시베이션 층을 형성한다. 패시베이션 층은 라이너 층이 전기 도금 전에 공기에 노출될 때 라이너 층의 추가 산화를 방지한다. 패시베이션 층은 전기 도금 동안 용해되어, 전기 도금에 의해 라이너 층 상에 증착된 금속 층이 라이너 층과 결합한다. 도펀트는 유전체 층과 반응하고 배리어 층과 유전체 층 사이에 화합물 층을 형성한다. 화합물 층은 유전체 층에 존재하는 산화물로 인한 배리어 층 및 라이너 층의 산화를 방지한다. 화합물 층은 유전체 층에 배리어 층을 접착한다.
다른 특징들에서, 방법은 라이너 층 상에 금속 층을 전기 도금하는 단계 및 금속 층 상에 화학적 기계적 평탄화를 수행하는 단계를 더 포함한다.
다른 특징들에서, 방법은 금속 층 상에 화학적 기계적 평탄화를 수행하는 단계를 더 포함한다.
다른 특징들에서, 도펀트는 라이너 층 및 금속 층을 형성하기 위해 사용된 원소들보다 큰 음전기의 원소를 포함한다.
다른 특징들에서, 방법은 배리어 층 상에 라이너 층 및 도펀트를 공 증착하는 단계를 더 포함한다.
다른 특징들에서, 방법은 라이너 층 상에 도펀트를 증착하는 단계를 더 포함한다.
다른 특징들에서, 유전체 층은 저 유전 상수를 갖는 재료를 포함하고, 화합물은 재료와 도펀트의 조합에 의해 형성된 물질을 포함하고, 패시베이션 층은 도펀트의 산화물을 포함한다.
다른 특징들에서, 유전체 층은 SiO2를 포함하고, 화합물은 SiO2 및 도펀트의 조합에 의해 형성된 물질을 포함하고, 패시베이션 층은 도펀트의 산화물을 포함한다.
다른 특징들에서, 방법은 TaN을 사용하여 배리어 층을 형성하는 단계; Ru, Co, 또는 Mo를 사용하여 라이너 층을 형성하는 단계; Zn, Mn, In, Sn, 또는 Al을 사용하여 라이너 층을 도핑하는 단계; 및 Cu를 사용하여 금속 층을 형성하는 단계를 더 포함한다.
다른 특징들에서, 방법은 전기 도금 전에 라이너 층, 배리어 층, 및 유전체 층 상에 열 처리를 수행하는 단계를 더 포함한다.
또 다른 특징들에서, 방법은 유전체 층을 제공하는 단계 및 전기 도금에 의해 라이너 층 상에 증착될 금속 층과 본딩하도록 유전체 층 상에 라이너 층을 증착하는 단계를 포함한다. 라이너 층은 도펀트로 도핑된다. 도펀트는 라이너 층이 전기 도금 전에 공기에 노출될 때 금속 층이 증착될 라이너 층의 표면 상에 패시베이션 층을 형성한다. 패시베이션 층은 전기 도금 전에 공기에 대한 노출로 인한 라이너 층의 추가 산화를 방지한다. 패시베이션 층은 전기 도금 동안 용해되어, 전기 도금에 의해 라이너 층 상에 증착된 금속 층이 라이너 층과 결합한다. 도펀트는 유전체 층과 반응하고 라이너 층과 유전체 층 사이에 화합물 층을 형성한다. 화합물 층은 유전체 층에 존재하는 산화물로 인한 라이너 층 및 금속 층의 산화를 방지한다. 화합물 층은 라이너 층을 유전체 층에 접착한다.
다른 특징들에서, 방법은 라이너 층 상에 금속 층을 전기 도금하는 단계 및 금속 층 상에 화학적 기계적 평탄화를 수행하는 단계를 더 포함한다.
다른 특징들에서, 방법은 금속 층 상에 화학적 기계적 평탄화를 수행하는 단계를 더 포함한다.
다른 특징들에서, 도펀트는 라이너 층 및 금속 층을 형성하기 위해 사용된 원소들보다 큰 음전기의 원소를 포함한다.
다른 특징들에서, 방법은 유전체 층 상에 라이너 층 및 도펀트를 공 증착하는 단계를 더 포함한다.
다른 특징들에서, 방법은 라이너 층 상에 도펀트를 증착하는 단계를 더 포함한다.
다른 특징들에서, 유전체 층은 저 유전 상수를 갖는 재료를 포함하고, 화합물은 재료와 도펀트의 조합에 의해 형성된 물질을 포함하고, 패시베이션 층은 도펀트의 산화물을 포함한다.
다른 특징들에서, 유전체 층은 SiO2를 포함하고, 화합물은 SiO2 및 도펀트의 조합에 의해 형성된 물질을 포함하고, 패시베이션 층은 도펀트의 산화물을 포함한다.
다른 특징들에서, 방법은 Ru, Co, 또는 Mo를 사용하여 라이너 층을 형성하는 단계; Zn, Mn, In, Sn, 또는 Al을 사용하여 라이너 층을 도핑하는 단계; 및 Cu를 사용하여 금속 층을 형성하는 단계를 더 포함한다.
다른 특징들에서, 방법은 전기 도금 전에 라이너 층 및 유전체 층 상에 열 처리를 수행하는 단계를 더 포함한다.
또 다른 특징들에서, 기판 프로세싱 시스템은 반도체 기판을 프로세싱하기 위한 챔버 및 프로세싱 동안 반도체 기판을 지지하도록 챔버 내에 배치된 기판 지지부를 포함한다. 기판 프로세싱 시스템은 챔버에 커플링된 제어기를 더 포함한다. 제어기는 반도체 기판에 존재하는 산화물로 인한 전기 도금에 의해 증착될 금속 층의 산화를 방지하도록 반도체 기판 상에 배리어 층을 증착하도록 구성된다. 제어기는 전기 도금에 의해 라이너 층 상에 증착될 금속 층과 본딩하도록 배리어 층 상에 라이너 층을 증착하도록 구성된다. 라이너 층은 도펀트로 도핑된다. 도펀트는 표면이 전기 도금 전에 공기에 노출될 때 금속 층이 증착되는 라이너 층의 표면 상에 패시베이션 층을 형성한다. 패시베이션 층은 라이너 층이 전기 도금 전에 공기에 노출될 때 라이너 층의 추가 산화를 방지한다. 패시베이션 층은 전기 도금 동안 용해되어, 전기 도금에 의해 라이너 층 상에 증착된 금속 층이 라이너 층과 결합한다. 도펀트는 반도체 기판과 반응하고 배리어 층과 반도체 기판 사이에 화합물 층을 형성한다. 화합물 층은 반도체 기판에 존재하는 산화물로 인한 배리어 층 및 라이너 층의 산화를 방지한다. 화합물 층은 반도체 기판에 배리어 층을 접착한다.
다른 특징들에서, 도펀트는 라이너 층 및 금속 층을 형성하기 위해 사용된 원소들보다 큰 음전기의 원소를 포함한다.
다른 특징들에서, 제어기는 배리어 층 상에 라이너 층 및 도펀트를 공 증착하도록 구성된다.
다른 특징들에서, 제어기는 라이너 층 상에 도펀트를 증착하도록 구성된다.
다른 특징들에서, 반도체 기판은 저 유전 상수를 갖는 재료를 포함하고, 화합물은 재료와 도펀트의 조합에 의해 형성된 물질을 포함하고, 패시베이션 층은 도펀트의 산화물을 포함한다.
다른 특징들에서, 반도체 기판은 SiO2를 포함하고, 화합물은 SiO2 및 도펀트의 조합에 의해 형성된 물질을 포함하고, 패시베이션 층은 도펀트의 산화물을 포함한다.
다른 특징들에서, 라이너 층은 Ru, Co, 또는 Mo를 포함하고; 도펀트는 Zn, Mn, In, Sn, 또는 Al을 포함하고; 배리어 층은 TaN을 포함하고; 금속 층은 Cu를 포함한다.
또 다른 특징들에서, 기판 프로세싱 시스템은 반도체 기판을 프로세싱하기 위한 챔버 및 프로세싱 동안 반도체 기판을 지지하도록 챔버 내에 배치된 기판 지지부를 포함한다. 기판 프로세싱 시스템은 챔버에 커플링된 제어기를 더 포함한다. 제어기는 전기 도금에 의해 라이너 층 상에 증착될 금속 층과 본딩하도록 반도체 기판 상에 라이너 층을 증착하도록 구성된다. 라이너 층은 도펀트로 도핑된다. 도펀트는 라이너 층이 전기 도금 전에 공기에 노출될 때 금속 층이 증착될 라이너 층의 표면 상에 패시베이션 층을 형성한다. 패시베이션 층은 전기 도금 전에 공기에 대한 노출로 인한 라이너 층의 추가 산화를 방지한다. 패시베이션 층은 전기 도금 동안 용해되어, 전기 도금에 의해 라이너 층 상에 증착된 금속 층이 라이너 층과 결합한다. 도펀트는 반도체 기판과 반응하고 라이너 층과 반도체 기판 사이에 화합물 층을 형성한다. 화합물 층은 반도체 기판에 존재하는 산화물로 인한 라이너 층 및 라이너 층 상에 증착된 금속 층의 산화를 방지한다. 화합물 층은 반도체 기판에 라이너 층을 접착한다.
다른 특징들에서, 도펀트는 라이너 층 및 금속 층을 형성하기 위해 사용된 원소들보다 큰 음전기의 원소를 포함한다.
다른 특징들에서, 제어기는 반도체 기판 상에 라이너 층 및 도펀트를 공 증착하도록 구성된다.
다른 특징들에서, 제어기는 라이너 층 상에 도펀트를 증착하도록 구성된다.
다른 특징들에서, 반도체 기판은 저 유전 상수를 갖는 재료를 포함하고, 화합물은 재료와 도펀트의 조합에 의해 형성된 물질을 포함하고, 패시베이션 층은 도펀트의 산화물을 포함한다.
다른 특징들에서, 반도체 기판은 SiO2를 포함하고, 화합물은 SiO2 및 도펀트의 조합에 의해 형성된 물질을 포함하고, 패시베이션 층은 도펀트의 산화물을 포함한다.
다른 특징들에서, 라이너 층은 Ru, Co, 또는 Mo를 포함하고; 도펀트는 Zn, Mn, In, Sn, 또는 Al을 포함하고; 금속 층은 Cu를 포함한다.
본 개시의 추가 적용 가능 영역들은 상세한 기술, 청구항들 및 도면들로부터 명백해질 것이다. 상세한 설명 및 구체적인 예들은 단지 예시를 목적으로 의도되고 본 개시의 범위를 제한하도록 의도되지 않는다.
본 개시는 상세한 기술 및 첨부된 도면들로부터 보다 완전히 이해될 것이다.
도 1a 및 도 1b는 금속 층으로 전기 도금될 수 있는 기판 상에 증착된 배리어 층 및 도핑되지 않은 라이너 층을 포함하는 컴포넌트의 예를 도시한다.
도 2a 내지 도 2f는 금속 층으로 전기 도금될 수 있는 기판 상에 증착된 배리어 층 및 도핑된 라이너 층을 포함하는 컴포넌트의 예를 도시한다.
도 3a 내지 도 3f는 금속 층으로 전기 도금될 수 있는 기판 상에 도핑된 라이너 층을 포함하고 배리어 층이 증착되지 않은 컴포넌트의 예를 도시한다.
도 4a는 도 2a 내지 도 2f에 도시된 바와 같이 기판 상에 증착된 배리어 층 및 도핑된 라이너 층을 포함하는 컴포넌트를 형성하기 위한 방법의 플로우 차트를 도시한다.
도 4b는 도 3a 내지 도 3f에 도시된 바와 같이 기판 상에 도핑된 라이너 층을 포함하고 배리어 층이 증착되지 않은 컴포넌트를 형성하기 위한 방법의 플로우 차트를 도시한다.
도 5는 도 2a 내지 도 3f에 도시된 바와 같이 기판 상에 다양한 라이너 층들 및 배리어 층들을 증착하도록 사용될 수 있는 복수의 프로세스 모듈들을 포함하는 기판 프로세싱 시스템의 예를 도시한다.
도 6은 도 2a 내지 도 3f에 도시된 바와 같이 기판 상에 다양한 라이너 층들 및 배리어 층들을 증착하는데 사용될 수 있는 도 5의 기판 프로세싱 시스템의 증착 챔버의 예를 도시한다.
도 7은 도 2a 내지 도 3f에 도시된 다양한 컴포넌트들 상에 금속 층을 전기 도금하도록 사용될 수 있는 전기 도금 시스템의 예를 도시한다.
도면들에서, 참조 번호들은 유사한 그리고/또는 동일한 엘리먼트들을 식별하기 위해 재사용될 수도 있다.
본 개시 전반에 걸쳐, 다음의 원소들 및 심볼들이 사용된다: 구리 (Cu), 루테늄 (Ru), 코발트 (Co), 몰리브덴 (Mo), 아연 (Zn), 망간 (Mn), 인듐 (In), 주석 (Stannum) 또는 주석 (Sn), 알루미늄 (Al), 실리콘 (Si), 탄탈룸 (Ta), 산소 (O), 및 질소 (N).
본 개시는 기판들을 전기 도금하는데 사용된 라이너 재료들 (예를 들어, Ru, Co, 또는 Mo) 을 도핑하는 전기 화학적 기법에 관한 것이고, 기판은 저 유전 상수를 갖는 재료 (로우-k 재료 또는 유전체; 예를 들어, SiO2) 를 포함할 수 있다. 라이너 재료들은 전기 도금에 의해 라이너 재료 상에 증착될 금속 (예를 들어, Cu) 및 라이너 재료보다 큰 음전기의 음전기 원소 X (예를 들어, Zn, Mn, In, Sn, 또는 Al) 로 도핑된다. 도핑 원소 X는 다음과 같이 이중의 이점을 제공한다.
먼저, 도핑 원소는 적합한 열 처리 프로세스를 사용하여 라이너와 기판 (유전체) 사이의 계면으로 구동될 수 있다 (예를 들어, 라이너로부터 유전체로의 도핑 원소의 일부 마이그레이션 (migration) 이 상온에서 관찰되지만, 어닐링이 사용될 수도 있다). 도핑 원소는 라이너 금속 (예를 들어, Ru, Co, 또는 Mo) 층과 기판 (즉, 유전체 층) 사이에 화합물 층을 형성하도록 유전체 재료와 반응한다. 화합물은 유전체 재료와 도펀트의 조합에 의해 형성된 물질을 포함한다. 예를 들어, 유전체 재료가 SiO2를 포함하면, 화합물은 도핑 원소 X의 실리케이트, 실리사이드, 또는 산화물을 포함할 수 있는, XSiyOZ의 형태일 수도 있다. SiO2 이외의 로우-k 유전체 재료가 기판으로 사용되면, 화합물은 또한 질화물 또는 탄화물을 포함할 수 있다. 라이너 금속 (예를 들어, Ru, Co, 또는 Mo) 층과 유전체 층 사이에 형성된 화합물 층은 접착을 제공한다. 둘째, 공기에 노출시, 도핑 원소는 공기 중의 산소와 반응하고 라이너 재료 상에 희생적 패시베이션 층을 형성한다. 패시베이션 층은 라이너 재료, 구체적으로 산소에 대해 고 친화도를 갖는 Co를 큐 시간 종속 산화로부터 보호한다.
또한, 이 기법은 미래의 기술 노드들에 대해 우수한 접착 및 배리어 특성들을 제공하는 배리어-리스 (barrier-less) 금속화 스킴을 인에이블한다. 이에 더하여, 이 기법은 패시베이션 층의 형성을 통해 라이너 (및 배리어) 산화를 방지한다. 이는 통합 관점에서뿐만 아니라 매우 박형의 라이너를 통한 배리어 산화가 신뢰도를 저하시킬 수 있는 신뢰도 관점에서도 유리하다. 따라서, 이 기법은 기판들이 전기 도금 전에 큐에서 대기하는 동안 라이너 (및 배리어) 산화를 방지하는데 필요한 고가의 진공 분위기에서 기판들을 저장할 필요성을 제거한다.
발전된 반도체 디바이스들의 제조에서, Cu는 상호 접속 재료로서 널리 사용된다. 현재, Cu 금속화 스킴들은 유전체 기판 상에 스택된 TaN 배리어의 상단 상에 Ru 또는 Co 라이너를 증착하는 것을 포함한다. 이어서 Cu는 전기 도금에 의해 라이너 상에 증착된다. TaN 층은 Cu가 라이너를 통해 유전체 층 내로 확산하는 것을 방지하도록 배리어 층을 제공하고, Ru 또는 Co 층은 TaN보다 낮은 전기 저항을 제공함으로써 Cu 증착을 인에이블하는 라이너로서 작용한다.
기술 노드들의 크기가 계속해서 축소됨에 따라, 배리어/라이너 층들은 Cu 단면적을 최대화하도록 스케일링되어야 한다. 미래의 기술 노드들에서, Co (또는 Ru) 라이너는 대략 1 내지 2 ㎚ 두께일 것이다. 이 두께에서, 라이너를 통한 산소 확산에 의한 배리어 산화는 문제가 될 수 있다. 예를 들어, 5 ㎚ Co 라이너 (PVD에 의해 형성됨) 를 통한 TaN 배리어의 산화는 약 4 시간의 에어 브레이크 (반도체 제조 시스템들에서 통상적인 큐 시간) 에서 발생할 수 있다. 이 배리어 산화는 상호 접속 신뢰도에 유해하다.
본 개시는 라이너 층에 도핑 원소를 도입함으로써 배리어 산화 문제를 해결한다. 이 방법은 라이너 재료 (Co 또는 Ru) 에 Zn (또는 Mn, In, Sn, 또는 Al) 도펀트를 도입하는 것을 수반한다. 공기에 대한 노출시, Zn (또는 Mn, In, Sn, 또는 Al) 은 도펀트의 고 전기 음성도 및 도펀트의 확산도로 인해 공기 계면으로 확산하고 라이너 재료 상에 패시베이팅 산화물 막을 형성한다. 이 패시베이팅 산화물 막은 라이너 재료를 통한 산소 확산을 방지하고 배리어 층을 산화로부터 보호한다.
부가적으로, 이 패시베이팅 산화물 막은 라이너의 금속 특성을 보존하고, 이는 천연 금속 산화물을 환원시키기 위해 도금 전에 통상적으로 수행되는 전-세정 단계인 후속 전기 도금 단계에서 이점을 갖는다. 특히, Co는 산소에 대해 높은 친화도를 갖기 때문에, CoO 환원은 사소하지 않다.
또한, 이 도핑 기법은 또한 배리어-리스 금속화 접근을 인에이블할 수 있다. 구체적으로, 배리어-리스 금속화 방법에서, 도핑된 라이너는 유전체 기판 상에 직접 증착될 수있다. 유전체 기판 상의 도핑된 라이너의 직접 증착은 이중 목적을 제공할 수 있다. 먼저, 라이너 내의 Zn (또는 Mn, In, Sn, 또는 Al) 은 접착 층을 형성하도록 유전체 재료와 화학적으로 반응할 수 있다. TaN 배리어 층의 부재시, 이 접착 층은 배리어 특성들을 부가적으로 제공할 수 있고 화학적 기계적 평탄화 (CMP 또는 단순히 폴리싱) 동안 유용할 수 있다. 둘째, Zn (또는 Mn, In, Sn, 또는 Al) 은 상기 기술된 바와 같이 라이너를 패시베이팅할 수 있다.
따라서, 본 개시는 라이너 재료 (Ru, Co) 상에 직접 음전기 원소를 도핑하는 것에 관한 것이다. 도핑은 라이너 증착 프로세스 동안 ALD (atomic layer deposition) 를 사용하여 수행된 공 증착에 의해 또는 라이너 증착 후 전기 화학적 (습식) 프로세스에 의해 달성될 수 있다. 도핑 원소 (즉, 도펀트) 는 라이너 및 배리어 산화에 대한 보호를 제공한다. 또한, Zn (또는 Mn, In, Sn, 또는 Al) 기반 접착 층의 형성은 미래의 기술 노드들에 대해 배리어-리스 금속화를 인에이블할 수 있다. 본 개시의 이들 및 다른 양태들은 이하에 상세히 기술된다.
본 개시는 다음과 같이 조직된다. 처음에, 본 개시의 개요가 제공된다. 그 후, 도핑되지 않은 라이너 층 및 배리어 층을 포함하는 구조체 (컴포넌트) 의 예가 도 1a 및 도 1b를 참조하여 기술된다. 후속하여, 도핑된 라이너 층 및 배리어 층을 포함하는 구조체의 예가 도 2a 내지 도 2f를 참조하여 기술된다. 그 후, 도핑된 라이너 층을 포함하고 배리어 층이 없는 구조체의 예가 도 3a 내지 도 3f를 참조하여 기술된다. 도핑된 라이너 층들을 갖고 배리어 층을 갖거나 배리어 층을 갖지 않는 구조체들을 형성하는 방법들은 도 4a 및 도 4b를 참조하여 기술된다. 본 개시의 다양한 구조체들을 형성하기 위해 사용될 수 있는 복수의 프로세스 모듈들을 포함하는 기판 프로세싱 시스템의 예는 도 5를 참조하여 기술된다. 본 개시의 다양한 라이너 층 및 배리어 층을 증착하기 위해 사용될 수 있는 증착 챔버의 예는 도 6을 참조하여 기술된다. 본 개시의 다양한 구조체들 상에 금속 층을 전기 도금하기 위해 사용될 수 있는 전기 도금 시스템의 예는 도 7을 참조하여 기술된다.
간략하게, 본 개시에 따라, Co, Ru, 또는 Mo 라이너는 습식 또는 건식 프로세스를 사용하여 Zn (또는 Mn, In, Sn, 또는 Al) 로 도핑될 수 있다. Zn은 Co 라이너의 산화를 방지하고 Co 라이너로 하여금 Co 라이너의 전기적 특성들을 보존함으로써 전기 도금과 양립할 수 있게 한다. Zn은 ZnO의 층을 사용하여 라이너를 산화시키고, 패시베이팅하고, 관심있는 금속 (즉, 라이너) 이 더 산화되는 것을 방지한다. 전기 도금 동안, Co가 Zn의 부재시 산화된다면, 라이너 상에 형성된 ZnO 패시베이션 층은 사용된 전해질에 용해되고, 전기 도금 금속 (Cu) 은 그렇지 않으면 형성될 약한 본딩과 비교하여 라이너와 강하고, 저 저항의 금속-대-금속 본딩을 형성한다.
Zn은 또한 라이너를 통해 확산되고 라이너와 유전체 사이에 화합물 층을 형성하도록 기판 내의 유전체 재료와 반응한다. 화합물 층은 두 가지 목적을 제공한다. 먼저, 화합물 층은 라이너와 유전체 층 사이의 접착을 개선하고; 둘째, 화합물 층은 (전기 도금에 의해 증착된) Cu의 이온들이 유전체 층 내로 드리프트하는 것을 방지한다. 즉, 화합물 층은 배리어 층의 기능을 수행하고 유전체 층 상에 TaN과 같은 명시적인 배리어 층을 증착할 필요성을 제거한다. 라이너를 도핑하고 유전체 층 상에 직접 도핑된 라이너를 증착함으로써 명시적인 배리어 층을 제거하는 것은 전기 도금을 위한 배리어-리스 방법을 제공하고, 이는 프로세스 노드들의 사이즈가 계속해서 축소됨에 따라 유리하다.
배리어 층의 목적은 유전체 층 상에 전기 도금 (예를 들어, Cu) 에 의해 증착된 금속의 산화를 방지하는 것이다. 통상적으로, 배리어 층 없이, Cu는 Cu-유전체 계면에서 산화된다. 바이어스가 인가될 때, Cu 이온들은 유전체 층으로 드리프트하여 누설 전류를 유발한다. 이를 방지하기 위해, 배리어 층 (예를 들어, TaN) 이 통상적으로 Cu-유전체 계면에서 Cu가 산화되는 것을 방지하고 바이어스가 인가될 때 누설 전류를 유발하는 것을 방지하도록 Cu와 유전체 층 사이에 부가된다.
그러나, 이러한 배리어 층들은 전기적으로 저항성이고 또한 공간을 점유하고, 이는 기술의 발전과 함께 프로세스 노드들의 크기가 계속해서 축소됨에 따라 문제이다. 대신, 라이너가 Zn (또는 Mn, In, Sn, 또는 Al) 과 같은 음전기 원소로 도핑된다면, 도핑 원소는 라이너의 양측들 상에 보호를 제공한다. 라이너-금속 계면 측면에서, 도핑 원소는 라이너 상에 희생적 패시베이션 층을 형성함으로써 라이너에 갈바닉 보호를 제공한다 (즉, 산화를 방지한다). 부가적으로, 라이너-유전체 계면 상에서, 도핑 원소는 라이너를 통해 누설되거나 마이그레이션 (확산) 하고, 유전체 층과 반응하고, 라이너와 유전체 층 사이에 접착을 제공하고 또한 누설 전류의 문제를 제거하는 화합물 층을 형성한다.
또한, 명시적인 배리어 층이 라이너와 유전체 층 사이에 사용된다면, 라이너 내의 도핑 원소는 또한 배리어 층을 산화로부터 보호한다. 구체적으로, 도핑 원소는 화합물 층의 형성으로 인해 배리어-유전체 계면에서 산화되는 것으로부터 배리어 층을 보호한다. 또한, 라이너 상에 형성된 희생적 패시베이팅 층은 산소가 라이너를 통해 배리어 층 내로 확산하는 것을 방지하고 배리어 층을 산화시키는 것을 방지한다.
라이너를 도핑하기 위해 몇몇 도핑 기법들이 사용될 수 있다. 예를 들어, Zn (또는 Mn, In, Sn, 또는 Al) 의 박층이 Ru (또는 Mo) 라이너 상에 증착될 수 있다. 대안적으로, 도핑된 라이너의 단일 층은 Ru (또는 Mo) 및 Zn (또는 Mn, In, Sn, 또는 Al) 의 혼합물을 공 증착함으로써 형성될 수 있다. 대안적으로, 도핑된 라이너의 단일 층은 Co 및 Zn (또는 Mn, In, Sn, 또는 Al) 의 혼합물을 공 증착함으로써 형성될 수 있다. Co가 Ru (또는 Mo) 보다 산소에 대해 보다 높은 친화도를 갖기 때문에, Co는 Ru (또는 Mo) 보다 Zn (또는 Mn, In, Sn, 또는 Al) 으로 보다 많이 도핑될 수도 있다. 라이너 내에 관심있는 금속들 (예를 들어, Co, Ru, 또는 Mo) 을 약하게 도핑함으로써, 금속들은 라이너의 일 측면 상에서 전기 도금 가능하게 되고 라이너의 다른 측면 상의 유전체 층에 접착된다 (이들 금속들은 배리어 층이 사용되는지 여부와 무관하게 유전체 층에 달리 잘 부착하지 않는다). 본 개시의 이들 및 다른 특징들은 이제 이하에 보다 상세히 기술된다.
도 1a 및 도 1b는 본 개시의 도핑 스킴을 사용하지 않고 전기 도금된 구조체 또는 컴포넌트의 예를 도시한다. 도 1a에서, 전기 도금될 컴포넌트 (100) 는 유전체 층 (102), 배리어 층 (104), 및 라이너 층 (106) 을 포함한다. 유전체 층 (102) 은 로우-k 유전체 재료를 포함하는 기판 (예를 들어, SiO2 기판) 을 포함한다. 배리어 층 (104) 은 TaN 층을 포함한다. 라이너 층 (106) 은 Ru 또는 Co의 층을 포함한다.
배리어 층 (104) 은 처음에 적합한 증착 프로세스를 사용하여 유전체 층 (102) 상에 증착된다. 후속하여, 라이너 층 (106) 은 적합한 증착 프로세스를 사용하여 배리어 층 (104) 상에 증착된다. 이어서 유전체 층 (102), 배리어 층 (104), 및 라이너 층 (106) 의 스택은 컴포넌트 (100) 를 형성하도록 적합한 열적 처리 (예를 들어, 어닐링) 를 겪는다.
도 1b에서, 금속 층 (예를 들어, Cu) (108) 이 전기 도금을 사용하여 컴포넌트 (100) 의 라이너 층 (106) 상에 증착된다. 배리어 층 (104) 은 Cu가 라이너 층 (106) 을 통해 유전체 층 (102) 내로 확산하는 것을 방지한다. 라이너 층 (106) 은 배리어 층 (104) 보다 낮은 전기 저항을 제공함으로써 Cu 증착을 인에이블한다. 그러나, 라이너 층 (106) 이 Zn (또는 Mn, In, Sn, 또는 Al) 으로 도핑되지 않기 때문에, 라이너 층 (106) 은 상기 설명된 바와 같이 전기 도금 전에 컴포넌트 (100) 가 공기에 노출된다면 산화되는 경향이 있다. 또한, 라이너 층 (106) 의 두께가 감소됨에 따라, 배리어 층 (104) 은 산화되기 쉬워지고, 이는 상기에 설명된 바와 같이 상호 접속 신뢰도에 유해하다. 산화를 방지하기 위해, 컴포넌트 (100) 는 전기 도금 전에 컴포넌트 (100) 가 대기하는 동안 고가의 진공 분위기에 저장된다.
도 2a 내지 도 2f는 본 개시의 도핑 스킴을 사용하여 전기 도금된 구조체 또는 컴포넌트의 제 1 예를 도시한다. 제 1 예에서, 컴포넌트는 또한 배리어 층을 포함한다.
도 2a에서, 전기 도금될 컴포넌트 (200) 는 유전체 층 (102), 배리어 층 (104), 및 라이너 층 (202) 을 포함한다. 유전체 층 (102) 은 로우-k 유전체 재료를 포함하는 기판 (예를 들어, SiO2 기판) 을 포함한다. 배리어 층 (104) 은 TaN 층을 포함한다. 라이너 층 (202) 은 Zn (또는 Mn, In, Sn, 또는 Al) 으로 도핑된 Ru, Co, 또는 Mo의 층을 포함한다.
배리어 층 (104) 은 처음에 적합한 증착 프로세스를 사용하여 유전체 층 (102) 상에 증착된다. 후속하여, 라이너 층 (202) 은 적합한 증착 프로세스 (예를 들어, ALD) 를 사용하여 배리어 층 (104) 상에 증착된다. 이어서 유전체 층 (102), 배리어 층 (104), 및 라이너 층 (202) 의 스택은 컴포넌트 (200) 를 형성하도록 적합한 열적 처리 (예를 들어, 어닐링) 를 겪는다.
도 2b에서, 어닐링 또는 상온에 대한 노출시, Zn (또는 Mn, In, Sn, 또는 Al) 화합물 및 유전체 재료의 박층 (예를 들어, SiO2가 유전체 층 (102) 으로서 사용된다면 실리케이트 층) 은 유전체 층 (102) 과 배리어 층 (104) 사이에 형성된다. 화합물 층은 204에 도시된다. 화합물 층 (204) 은 배리어 층 (104) 과 유전체 층 (102) 의 계면에서 배리어 층 (104) 의 산화를 방지한다. 화합물 층 (204) 은 또한 유전체 층 (102) 과의 배리어 층 (104) 및 라이너 층 (202) 에 대한 접착을 제공하고, 이는 전기 도금 후에 수행된 CMP 또는 폴리싱 동안 도움이 된다.
도 2c에서, 컴포넌트 (200) 가 전기 도금을 대기하고 선택 가능하게 공기에 노출되는 동안 (진공 분위기가 필요하지 않음), Zn (또는 Mn, In, Sn, 또는 Al) 산화물의 박형 패시베이션 층 (예를 들어, 패시베이션 또는 산화물 층 (206)) 이 라이너 층 (202) 의 상단부 상에 형성된다. 산화물 층 (206) 은 공기에 대한 노출로 인한 추가 산화로부터 라이너 재료를 보호한다. 산화물 층 (206) 은 또한 산소가 라이너 층 (202) 을 통해 배리어 층 (104) 내로 확산하는 것을 방지하고 배리어 층 (104) 을 산화로부터 보호한다.
도 2d에서, 금속 층 (예를 들어, Cu) (108) 은 전기 도금을 사용하여 컴포넌트 (200) 의 라이너 층 (202) 상에 증착된다. 전기 도금 동안, 산화물 층 (206) 은 사용된 전해질에 용해된다. 금속 층 (108) 은 라이너 층 (202) 과 강한 금속-대-금속 (Cu-Ru, Cu-Co, 또는 Cu-Mo) 본딩을 형성한다. 배리어 층 (104) 은 Cu 이온들이 라이너 층 (202) 을 통해 유전체 층 (102) 내로 확산하는 것을 방지한다.
도 2e 및 도 2f는 배리어 층 (104) 상에 도펀트 원소 Zn (또는 Mn, In, Sn, 또는 Al) 을 포함하는 라이너 층 (202) 을 증착하도록 사용될 수 있는 2 개의 상이한 도핑 방법들을 도시한다. 도 2e에서, Ru (또는 Mo) 가 라이너 층 (202) 을 형성하도록 사용될 때, 먼저 Ru (또는 Mo) 의 도핑되지 않은 라이너 층 (202) 이 배리어 층 (104) 상에 증착되고, 이어서 도펀트 원소 Zn (또는 Mn, In, Sn, 또는 Al) 의 박층 (208) 이 Ru (또는 Mo) 의 도핑되지 않은 라이너 층 (202) 상에 증착된다.
도 2f에서, 대안적으로, Co가 라이너 층 (202) 을 형성하도록 사용될 때, 라이너 층 (202) 은 배리어 층 (104) 상에 Co 및 도펀트 원소 Zn (또는 Mn, In, Sn, 또는 Al) 을 공 증착함으로써 형성된다. 공 증착 방법은 또한 Ru (또는 Mo) 가 라이너 층 (202) 을 형성하도록 사용될 때 채용될 수 있다. 즉, Ru (또는 Mo) 가 라이너 층 (202) 을 형성하도록 사용될 때, 라이너 층 (202) 은 배리어 층 (104) 상에 Ru (또는 Mo) 와 도펀트 원소 Zn (또는 Mn, In, Sn, 또는 Al) 을 공 증착함으로써 형성될 수도 있다.
용어 공 증착은 2 개의 원소들을 함께 증착하거나 2 개의 원소들의 혼합물 (예를 들어, Co 및 Zn) 을 증착하는 것을 나타낸다. 공 증착으로 인해, 도펀트의 농도 (즉, 도핑 레벨) 는 라이너 층 (202) 전체에 걸쳐 제어될 수 있다 (예를 들어, 유지될 수 있다). Co는 Ru (및 Mo) 보다 산소에 대해 보다 높은 친화도를 갖기 때문에, 라이너 층 (202) 내 도펀트의 농도 (즉, 도핑 레벨) 는 Ru 또는 Mo가 라이너 층 (202) 을 형성하기 위해 사용될 때보다 Co가 사용될 때 보다 클 수도 있다.
도 3a 내지 도 3f는 본 개시의 도핑 스킴을 사용하여 전기 도금된 구조체 또는 컴포넌트의 제 2 예를 도시한다. 제 2 예에서, 컴포넌트는 배리어 층 (104) 을 포함하지 않는다.
도 3a에서, 전기 도금될 컴포넌트 (300) 는 유전체 층 (102) 및 라이너 층 (302) 을 포함한다. 유전체 층 (102) 은 로우-k 유전체 재료를 포함하는 기판 (예를 들어, SiO2 기판) 을 포함한다. 라이너 층 (302) 은 Zn (또는 Mn, In, Sn, 또는 Al) 으로 도핑된 Ru, Co, 또는 Mo의 층을 포함한다.
라이너 층 (302) 은 적합한 증착 프로세스 (예를 들어, ALD) 를 사용하여 유전체 층 (102) 상에 증착된다. 이어서 유전체 층 (102) 및 라이너 층 (202) 의 스택은 컴포넌트 (300) 를 형성하도록 적합한 열적 처리 (예를 들어, 어닐링) 를 겪는다.
도 3b에서, 어닐링 또는 상온에 노출시, Zn (또는 Mn, In, Sn, 또는 Al) 및 유전체 재료 (예를 들어, SiO2가 유전체 층 (102) 으로서 사용된다면 실리케이트 층) 의 화합물의 박층이 유전체 층 (102) 과 라이너 층 (302) 사이에 형성된다. 화합물 층은 304에 도시된다. 화합물 층 (304) 은 라이너 층 (302) 과 유전체 층 (102) 의 계면에서 라이너 층 (302) 의 산화를 방지한다. 화합물 층 (304) 은 또한 유전체 층 (102) 과의 라이너 층 (302) 에 대한 접착을 제공하고, 이는 전기 도금 후에 수행된 폴리싱 또는 CMP 동안 도움이 된다.
도 3c에서, 컴포넌트 (300) 가 전기 도금을 대기하고 선택 가능하게 공기에 노출되는 동안 (진공 분위기가 필요하지 않음), Zn (또는 Mn, In, Sn, 또는 Al) 산화물의 박형 패시베이션 층 (예를 들어, 패시베이션 또는 산화물 층 (306)) 이 라이너 층 (302) 의 상단부 상에 형성된다. 산화물 층 (306) 은 공기에 대한 노출로 인한 추가 산화로부터 라이너 재료를 보호한다.
도 3d에서, 금속 층 (예를 들어, Cu) (108) 은 전기 도금을 사용하여 컴포넌트 (300) 의 라이너 층 (302) 상에 증착된다. 전기 도금 동안, 산화물 층 (306) 은 사용된 전해질에 용해된다. 금속 층 (108) 은 라이너 층 (302) 과 강한 금속-대-금속 (Cu-Ru, Cu-Co, 또는 Cu-Mo) 본딩을 형성한다. 화합물 층 (304) 은 Cu 이온들이 라이너 층 (302) 을 통해 유전체 층 (102) 내로 확산하는 것을 방지한다.
도 3e 및 도 3f는 유전체 층 (102) 상에 도펀트 원소 Zn (또는 Mn, In, Sn, 또는 Al) 을 포함하는 라이너 층 (302) 을 증착하도록 사용될 수 있는 2 개의 상이한 도핑 방법들을 도시한다. 도 3e에서, Ru (또는 Mo) 가 라이너 층 (302) 을 형성하도록 사용될 때, 먼저 도핑되지 않은 라이너 층 (302) 이 유전체 층 (102) 상에 증착되고, 이어서 도펀트 원소 Zn (또는 Mn, In, Sn, 또는 Al) 의 박층 (308) 이 Ru (또는 Mo) 의 도핑되지 않은 라이너 층 (302) 상에 증착된다.
도 3f에서, 대안적으로, Co가 라이너 층 (302) 을 형성하도록 사용될 때, 라이너 층 (302) 은 유전체 층 (102) 상에 Co 및 도펀트 원소 Zn (또는 Mn, In, Sn, 또는 Al) 을 공 증착함으로써 형성된다. 공 증착 방법은 또한 Ru (또는 Mo) 가 라이너 층 (302) 을 형성하도록 사용될 때 채용될 수 있다. 즉, Ru (또는 Mo) 가 라이너 층 (302) 을 형성하도록 사용될 때, 라이너 층 (302) 은 유전체 층 (102) 상에 Ru (또는 Mo) 와 도펀트 원소 Zn (또는 Mn, In, Sn, 또는 Al) 을 공 증착함으로써 형성될 수도 있다.
공 증착으로 인해, 도펀트의 농도 (즉, 도핑 레벨) 는 라이너 층 (302) 전체에 걸쳐 제어될 수 있다 (예를 들어, 유지될 수 있다). Co는 Ru (및 Mo) 보다 산소에 대해 보다 높은 친화도를 갖기 때문에, 라이너 층 (302) 내 도펀트의 농도 (즉, 도핑 레벨) 는 Ru 또는 Mo가 라이너 층 (302) 을 형성하기 위해 사용될 때보다 Co가 사용될 때 보다 클 수도 있다.
도 4a 및 도 4b는 본 개시에 따른 컴포넌트를 형성하고 컴포넌트를 전기 도금하는 방법들을 도시한다. 도 4a는 도핑된 라이너 층 및 배리어 층을 포함하는 컴포넌트 (예를 들어, 도 2a 내지 도 2f에 도시된 컴포넌트 (200)) 를 형성하기 위한 제 1 방법 (400) 을 도시한다. 도 4b는 도핑된 라이너 층을 포함하고 명시적인 배리어 층을 포함하지 않는 컴포넌트 (예를 들어, 도 3a 내지 도 3f에 도시된 컴포넌트 (300)) 를 형성하기 위한 제 2 방법 (450) 을 도시한다. 도 5 내지 도 7에 도시되고 이하에 기술된 제어기 (예를 들어, 제어기들 (510, 680, 및 730)) 가 메모리에 저장되고 방법 각각을 수행하도록 제어기의 프로세서에 의해 실행되는 인스트럭션들을 포함한다.
도 4a에서, 402에서, 방법은 적합한 증착 방법을 사용하여 유전체 층 (예를 들어, 유전체 층 (102)) 상에 배리어 층 (예를 들어, 배리어 층 (104)) 을 증착한다. 404에서, 방법은 적합한 증착 방법을 사용하여 배리어 층 상에 도핑된 라이너 층 (예를 들어, 라이너 층 (202)) 을 증착한다. 예를 들어, 도 2a 내지 도 2f를 참조하여 상기 기술된 바와 같이, 방법은 먼저 배리어 층 상에 도핑되지 않은 라이너 층을 증착하고 이어서 도핑되지 않은 라이너 층의 상단 상에 도펀트의 박층을 증착함으로써 도핑된 라이너 층을 형성할 수도 있고, 또는 배리어 층 상에 라이너 재료 및 도펀트를 공 증착함으로써 (즉, 배리어 층 상에 라이너 재료와 도펀트의 혼합물을 증착함으로써) 도핑된 라이너 층을 형성할 수도 있다.
406에서, 방법은 유전체 층, 배리어 층, 및 도핑된 라이너 층의 스택이 적합한 열 프로세스 (예를 들어, 어닐링) 를 겪게 한다. 408에서, 방법은 전기 도금에 의해 도핑된 라이너 층 상에 금속 층을 증착한다. 410에서, 방법은 금속 층의 CMP (폴리싱) 를 수행한다.
도 4b에서, 402에서, 방법은 적합한 증착 방법을 사용하여 유전체 층 (예를 들어, 유전체 층 (102)) 상에 도핑된 라이너 층 (예를 들어, 라이너 층 (302)) 을 증착한다. 예를 들어, 도 3a 내지 도 3f를 참조하여 상기 기술된 바와 같이, 방법은 먼저 유전체 층 상에 도핑되지 않은 라이너 층을 증착하고 이어서 도핑되지 않은 라이너 층의 상단 상에 도펀트의 박층을 증착함으로써 도핑된 라이너 층을 형성할 수도 있고, 또는 유전체 층 상에 라이너 재료 및 도펀트를 공-증착함으로써 (즉, 유전체 층 상에 라이너 재료와 도펀트의 혼합물을 증착함으로써) 도핑된 라이너 층을 형성할 수도 있다.
454에서, 방법은 유전체 층 및 도핑된 라이너 층의 스택이 적합한 열 프로세스 (예를 들어, 어닐링) 를 겪게 한다. 456에서, 방법은 전기 도금에 의해 도핑된 라이너 층 상에 금속 층을 증착한다. 458에서, 방법은 금속 층의 CMP (폴리싱) 를 수행한다.
도 5는 도 2a 및 도 2b를 참조하여 상기 기술된 다양한 배리어 층 및 라이너 층을 증착하고 컴포넌트들 (200 및 300) 을 생성하기 위해 사용될 수 있는 복수의 프로세스 모듈들을 포함하는 기판 프로세싱 시스템 (500) 의 예의 평면도를 도시한다. 다양한 배리어 층 및 라이너 층을 증착하기 위해 기판 프로세싱 시스템 (500) 에서 사용되는 프로세싱 모듈 또는 챔버의 예가 도 6을 참조하여 기술된다. 컴포넌트들 (200 및 300) 을 전기 도금하기 위한 시스템 및 장치의 예가 도 7을 참조하여 기술된다.
도 5에서, 기판 프로세싱 시스템 (500) 은 기판 프로세싱 툴 (502) 및 제어기 (510) 를 포함한다. 기판 프로세싱 툴 (이하 툴) (502) 은 복수의 프로세스 모듈들 (504) 을 포함한다. 예를 들어, 프로세스 모듈들 (504) 각각은 기판 상에서 하나 이상의 각각의 프로세스들을 수행하도록 구성될 수도 있다 (예를 들어, 유전체 층 (102) 상에 배리어 및/또는 라이너 층을 증착함). 프로세싱될 기판들 (예를 들어, 유전체 층 (102)) 은 EFEM (equipment front end module) (506) 의 로딩 스테이션의 포트들을 통해 기판 프로세스 툴 (502) 내로 로딩된다. 로봇 (508) 은 기판들이 프로세스 모듈들 (504) 에 의해 프로세싱되는 시퀀스로 기판들을 프로세스 모듈들 (504) 중 하나 이상으로 이송한다. 제어기 (510) 는 도 4a 및 도 4b를 참조하여 상기 기술된 바와 같이 기판 프로세싱 툴 (502) 을 제어한다. 제어기 (510) 는 기술된 기능성을 수행할 수 있는 서버 또는 임의의 다른 적합한 컴퓨팅 디바이스를 포함할 수 있다.
도 6은 도 2a 및 도 2b를 참조하여 상기 기술된 기판 (예를 들어, 유전체 층 (102)) 상에 배리어 층 및 라이너 층들 중 하나 이상을 증착하도록 사용될 수 있는 프로세스 모듈 (504) 의 예인 시스템 (600) 을 도시한다. 전술한 예가 PECVD (plasma enhanced chemical vapor deposition) 의 맥락에서 기술되지만, 본 개시의 교시들은 ALD (atomic layer deposition), PEALD, CVD, 또는 임의의 다른 프로세스와 같은 다른 기판 프로세싱 시스템들에 적용될 수 있다.
시스템 (600) 은 시스템 (600) 의 다른 컴포넌트들을 둘러싸고 (사용된다면) RF 플라즈마를 담는 프로세싱 챔버 (622) 를 포함한다. 시스템 (600) 은 상부 전극 (624) 및 ESC (electrostatic chuck) (626) 또는 다른 기판 지지부와 같은 기판 지지부 어셈블리를 포함한다. 동작 동안, 기판 (628) (예를 들어, 유전체 층 (102)) 이 ESC (626) 상에 배치된다.
예를 들면, 상부 전극 (624) 은 프로세스 가스들을 도입하고 분배하는 샤워헤드와 같은 가스 분배 디바이스 (629) 를 포함할 수도 있다. 가스 분배 디바이스 (629) 는 프로세싱 챔버의 상단 표면에 연결된 일 단부를 포함하는 스템 부분을 포함할 수도 있다. 베이스 부분은 일반적으로 원통형이고, 프로세싱 챔버의 상단 표면으로부터 이격되는 위치에서 스템 부분의 반대편 단부로부터 방사상 외측으로 연장한다. 샤워헤드의 베이스 부분의 기판-대면 표면 또는 대면플레이트는 복수의 홀들을 포함하고, 이를 통해 기화된 전구체, 프로세스 가스, 또는 퍼지 가스가 흐른다. 대안적으로, 상부 전극 (624) 은 도전 플레이트를 포함할 수도 있고, 프로세스 가스들이 또 다른 방식으로 도입될 수도 있다.
ESC (626) 는 하부 전극으로서 기능하는 베이스플레이트 (630) 를 포함한다. 베이스플레이트 (630) 는 세라믹 멀티-존 가열 플레이트에 대응할 수도 있는, 가열 플레이트 (632) 를 지지한다. 내열 층 (634) 이 가열 플레이트 (632) 와 베이스플레이트 (630) 사이에 배치될 수도 있다. 베이스플레이트 (630) 는 베이스플레이트 (630) 를 통해 냉각제를 흘리기 위한 하나 이상의 채널들 (636) 을 포함할 수도 있다.
플라즈마가 사용되면, RF 생성 시스템 (640) 이 RF 전압을 생성하고 상부 전극 (624) 및 하부 전극 (예를 들어, ESC (626) 의 베이스플레이트 (630)) 중 하나로 출력한다. 상부 전극 (624) 및 베이스플레이트 (630) 중 다른 하나는 DC 접지되거나, AC 접지되거나, 또는 플로팅할 수도 있다. 단지 예를 들면, RF 생성 시스템 (640) 은 매칭 및 분배 네트워크 (644) 에 의해 상부 전극 (624) 또는 베이스플레이트 (630) 에 피딩되는 RF 전력을 생성하는 RF 전력 생성기 (642) 를 포함할 수도 있다. 다른 예들에서, 플라즈마는 유도적으로 또는 리모트로 생성될 수도 있다.
가스 전달 시스템 (650) 은 하나 이상의 가스 소스들 (652-1, 652-2, …, 및 652-N) (집합적으로 가스 소스들 (652)) 을 포함하고, 여기서 N은 0보다 큰 정수이다. 가스 소스들 (652) 은 밸브들 (654-1, 654-2, …, 및 654-N) (집합적으로 밸브들 (654)) 및 질량 유량 제어기들 (656-1, 656-2, …, 및 656-N) (집합적으로 질량 유량 제어기들 (656)) 에 의해 매니폴드 (660) 에 연결된다. 증기 전달 시스템 (661) 은 기화된 전구체를 매니폴드 (660) 또는 프로세싱 챔버 (622) 에 연결된 또 다른 매니폴드 (미도시) 에 공급한다. 매니폴드 (660) 의 출력은 프로세싱 챔버 (622) 로 공급된다.
온도 제어기 (663) 가 가열 플레이트 (632) 내에 배치된 복수의 TCE들 (thermal control elements) (664) 에 연결될 수도 있다. 온도 제어기 (663) 는 ESC (626) 및 기판 (628) 의 온도를 제어하기 위해 복수의 TCE들 (664) 을 제어하도록 사용될 수도 있다. 온도 제어기 (663) 는 채널들 (636) 을 통한 냉각제 플로우를 제어하도록 냉각제 어셈블리 (666) 와 연통할 수도 있다. 예를 들어, 냉각제 어셈블리 (666) 는 냉각제 펌프, 저장부 및 하나 이상의 온도 제어기들을 포함할 수도 있다. 온도 제어기 (663) 는 ESC (626) 를 냉각하기 위해 채널들 (636) 을 통해 냉각제를 선택적으로 흘리도록 냉각제 어셈블리 (666) 를 동작시킨다. 밸브 (670) 및 펌프 (672) 가 프로세싱 챔버 (622) 로부터 반응물질들을 배기하도록 사용될 수도 있다. 시스템 제어기 (680) 가 시스템 (600) 의 컴포넌트들을 제어하도록 사용될 수도 있다.
도 7은 도 2a 및 도 2b를 참조하여 상기 기술된 바와 같이, 기판 프로세싱 시스템 (500) 에 의해 생성되는 컴포넌트들 (200 및 300) 상에 금속 층 (Cu) 을 증착하기 위해 사용될 수 있는 전착 장치 (700) 의 예의 평면도의 개략도를 도시한다. 전착 장치 (700) 은 하나 이상의 EPM들 (electroplating modules) (702, 704, 및 706) 을 포함할 수 있다. 전착 장치 (700) 는 또한 다양한 프로세스 동작들을 위해 구성된 하나 이상의 모듈들 (712, 714, 및 716) 을 포함할 수 있다. 예를 들어, 일부 실시 예들에서, 모듈들 (712, 714, 및 716) 중 하나 이상은 SRD (Spin Rinse Drying) 모듈일 수도 있다. 다른 실시 예들에서, 모듈들 (712, 714, 및 716) 중 하나 이상은 PEM들 (post-electrofill modules) 일 수도 있다. 모듈들 (712, 714, 및 716) 각각은 기판들이 전기도금 모듈들 (702, 704, 및 706) 중 하나에 의해 프로세싱된 후 에지 베벨 제거, 후면 에칭, 및 기판들의 산 세정과 같은 기능을 수행하도록 구성될 수도 있다.
전착 장치 (700) 는 전기 도금 모듈들 (702, 704, 및 706) 내에서 전기 도금 용액으로서 사용된 화학적 용액을 홀딩하는 중앙 전착 챔버 (724) 를 포함한다. 전착 장치 (700) 는 또한 전기도금 용액에 대한 첨가제들을 저장하고 전달할 수도 있는 도징 시스템 (726) 을 포함한다. 화학적 희석 모듈 (722) 이 에천트 (etchant) 로 사용될 화학물질들을 저장하고 혼합할 수도 있다. 여과 및 펌핑 시스템 (728) 이 중앙 전착 챔버 (724) 에 대한 전기도금 용액을 필터링하고, 필터링된 전기도금 용액을 전기도금 모듈들 (702, 704 및 706) 로 펌핑할 수도 있다. 시스템 제어기 (730) 는 전착 장치 (700) 를 동작시키기 위한 다양한 인터페이스들 및 제어들을 제공하고 이하에 기술된 바와 같이 전기 도금 장치 (700) 의 동작들을 제어한다.
전착 장치 (700) 의 다양한 모듈들에 의해 수행된 프로세스들을 모니터링하기 위한 신호들이 전착 장치 (700) 전반에 설치된 다양한 센서들 (미도시) 로부터 시스템 제어기 (730) 의 아날로그 입력부 및/또는 디지털 입력부에 의해 제공될 수도 있다. 프로세스들을 제어하기 위한 신호들은 시스템 제어기 (730) 의 아날로그 출력부 및 디지털 출력부 상에 출력될 수도 있다. 센서들의 비제한적 예들은 질량 유량 센서들, 압력 센서들 (예를 들어, 마노미터들), 온도 센서들 (예를 들어, 써모커플들), 광학 위치 센서들, 등을 포함한다.
핸드-오프 툴 (740) 은 카세트 (742) 또는 카세트 (744) 와 같은 기판 카세트로부터 기판 (예를 들어, 컴포넌트 (200 또는 300)) 을 선택할 수도 있다. 카세트들 (742 또는 744) 은 FOUP들 (Front Opening Unified Pods) 일 수도 있다. FOUP는 기판들 (예를 들어, 시스템 (500) 으로부터 수용된 컴포넌트 (200 또는 300)) 을 단단하게 홀딩하고, 기판들로 하여금 적절한 로딩 포트들 및 로봇 핸들링 시스템들을 구비한 툴들에 의한 프로세싱 또는 측정을 위해 제거되게 하도록 설계된 인클로저 (enclosure) 이다. 핸드 오프 툴 (740) 은 진공 부착 또는 일부 다른 부착 메커니즘을 사용하여 기판을 홀딩할 수도 있다.
핸드 오프 툴 (740) 은 웨이퍼 핸들링 스테이션 (732), 카세트들 (742 또는 744), 이송 스테이션 (750), 또는 정렬기 (748) 와 인터페이싱할 수도 있다. 이송 스테이션 (750) 으로부터, 핸드 오프 툴 (746) 은 기판 (예를 들어, 컴포넌트 (200 또는 300)) 으로의 액세스를 얻을 수도 있다. 이송 스테이션 (750) 은 핸드 오프 툴들 (740 및 746) 이 정렬기 (748) 를 통과하지 않고 기판들을 통과할 수도 있는 슬롯 또는 위치일 수도 있다. 일부 실시 예들에서, 기판이 전기도금 모듈로의 정밀 전달을 위해 핸드 오프 툴 (746) 에 적절하게 정렬되는 것을 보장하기 위해, 핸드 오프 툴 (746) 은 정렬기 (748) 로 기판을 정렬할 수도 있다. 핸드 오프 툴 (746) 은 또한 기판을 전기도금 모듈 (702, 704, 또는 706) 중 하나로 또는 다양한 프로세스 동작들을 위해 구성된 다른 모듈들 (712, 714, 및 716) 중 하나로 전달할 수도 있다.
프로세스 동작의 일 예는 다음과 같을 수도 있다: (1) 전기도금 모듈 (704) 에서 구리 함유 구조체를 형성하기 위해 기판 (예를 들어, 컴포넌트 (200 또는 300)) 상에 구리 또는 또 다른 재료를 전착; (2) 모듈 (712) 내의 SRD에서 기판을 린싱 및 건조; 및 (3) 모듈 (714) 에서 에지 베벨 제거를 수행.
이러한 방식으로, 시스템들 (500 및 700) 은 도 2a 및 도 2b를 참조하여 상기 기술된 바와 같이 컴포넌트들 (200 및 300) 을 생성하도록 사용될 수 있다. 도핑된 라이너는 패시베이션 및 접착을 제공함으로써 컴포넌트들 (200 및 300) 을 보호하고 도 2a 및 도 2b를 참조하여 상기 기술된 바와 같이 이들의 전기 도금을 용이하게 한다.
전술한 기술은 본질적으로 단지 예시이고, 어떠한 방식으로도 본 개시, 이의 적용 예, 또는 사용들을 제한하도록 의도되지 않는다. 본 개시의 광범위한 교시들은 다양한 형태들로 구현될 수 있다. 따라서, 본 개시가 특정한 예들을 포함하지만, 본 개시의 진정한 범위는 다른 수정들이 도면들, 명세서, 및 이하의 청구항들의 연구 시 자명해질 것이기 때문에 이렇게 제한되지 않아야 한다. 방법의 하나 이상의 단계들은 본 개시의 원리들을 변경하지 않고 상이한 순서로 (또는 동시에) 실행될 수도 있다는 것이 이해되어야 한다. 또한, 실시 예들 각각이 특정한 피처들을 갖는 것으로 상기 기술되었지만, 본 개시의 임의의 실시 예에 대해 기술된 이들 피처들 중 임의의 하나 이상의 피처들은, 조합이 명시적으로 기술되지 않더라도 임의의 다른 실시 예들의 피처들에서 그리고/또는 피처들과 조합하여 구현될 수 있다. 즉, 기술된 실시 예들은 상호 배타적이지 않고, 하나 이상의 실시 예들의 다른 실시 예들과의 치환들이 본 개시의 범위 내에 남는다.
엘리먼트들 간 (예를 들어, 모듈들, 회로 엘리먼트들, 반도체 층들, 등 간) 의 공간적 및 기능적 관계들은, "연결된 (connected)", "인게이지된 (engaged)", "커플링된 (coupled)", "인접한 (adjacent)", "옆에 (next to)", "~의 상단에 (on top of)", "위에 (above)", "아래에 (below)", 및 "배치된 (disposed)"을 포함하는, 다양한 용어들을 사용하여 기술된다. "직접적 (direct)"인 것으로 명시적으로 기술되지 않는 한, 제 1 엘리먼트와 제 2 엘리먼트 간의 관계가 상기 개시에서 기술될 때, 이 관계는 제 1 엘리먼트와 제 2 엘리먼트 사이에 다른 중개하는 엘리먼트들이 존재하지 않는 직접적인 관계일 수 있지만, 또한 제 1 엘리먼트와 제 2 엘리먼트 사이에 (공간적으로 또는 기능적으로) 하나 이상의 중개하는 엘리먼트들이 존재하는 간접적인 관계일 수 있다. 본 명세서에 사용된 바와 같이, 구 A, B, 및 C 중 적어도 하나는 비배타적인 논리 OR를 사용하여, 논리적으로 (A 또는 B 또는 C) 를 의미하는 것으로 해석되어야 하고, "적어도 하나의 A, 적어도 하나의 B, 및 적어도 하나의 C"를 의미하는 것으로 해석되지 않아야 한다.
일부 구현 예들에서, 제어기는 상기 기술된 예들의 일부일 수도 있는 시스템의 일부이다. 이러한 시스템들은, 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자장치와 통합될 수도 있다. 전자장치는 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부분들을 제어할 수도 있는 "제어기"로서 지칭될 수도 있다. 제어기는, 시스템의 프로세싱 요건들 및/또는 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그래밍될 수도 있다.
일반적으로 말하면, 제어기는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고, 엔드 포인트 측정들을 인에이블하는, 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSP), ASICs (Application Specific Integrated Circuits) 로서 규정되는 칩들, 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 제어기로 또는 시스템으로 전달되는 인스트럭션들일 수도 있다. 일부 실시 예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 산화물들, 실리콘, 실리콘 다이산화물, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어들에 의해서 규정된 레시피의 일부일 수도 있다.
제어기는, 일부 구현 예들에서, 시스템과 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합으로 될 수 있는 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하고, 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 따르는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기는 하나 이상의 동작들 동안 수행될 프로세싱 단계들 각각에 대한 파라미터들을 특정하는, 데이터의 형태의 인스트럭션들을 수신한다. 파라미터들은 수행될 프로세스의 타입 및 제어기가 인터페이싱하거나 제어하도록 구성된 툴의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서, 상기 기술된 바와 같이, 제어기는 예를 들어, 함께 네트워킹되고 공통 목적, 예컨대 본 명세서에 기술된 프로세스들 및 제어들을 향해 작동하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적들을 위한 분산형 제어기의 예는 챔버 상의 프로세스를 제어하도록 결합하는 (예를 들어, 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치된 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 것이다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (Physical Vapor Deposition) 챔버 또는 모듈, CVD (Chemical Vapor Deposition) 챔버 또는 모듈, ALD 챔버 또는 모듈, ALE 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로드 포트들로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기, 또는 툴들 중 하나 이상과 통신할 수도 있다.

Claims (20)

  1. 유전체 층 내에 존재하는 산화물로 인한 전기 도금에 의해 증착될 금속 층의 산화를 방지하도록 상기 유전체 층 상에 배리어 층을 증착하는 단계; 및
    상기 전기 도금에 의해 라이너 층 상에 증착될 상기 금속 층과 본딩하도록 상기 배리어 층 상에 상기 라이너 층을 증착하는 단계로서, 상기 라이너 층은 도펀트로 도핑되는, 상기 라이너 층을 증착하는 단계를 포함하고,
    상기 도펀트는 상기 표면이 상기 전기 도금 전에 공기에 노출될 때 상기 금속 층이 증착될 상기 라이너 층의 표면 상에 패시베이션 층을 형성하고,
    상기 패시베이션 층은 상기 라이너 층이 상기 전기 도금 전에 공기에 노출될 때 상기 라이너 층의 추가의 산화를 방지하고,
    상기 패시베이션 층은 상기 전기 도금에 의해 상기 라이너 층 상에 증착된 상기 금속 층이 상기 라이너 층과 본딩하도록 상기 전기 도금 동안 용해되고,
    상기 도펀트는 상기 유전체 층과 반응하고 상기 배리어 층과 상기 유전체 층 사이에 화합물 층을 형성하고,
    상기 화합물 층은 상기 유전체 층에 존재하는 상기 산화물로 인한 상기 배리어 층 및 상기 라이너 층의 산화를 방지하고, 그리고
    상기 화합물 층은 상기 배리어 층을 상기 유전체 층에 접착하는, 방법.
  2. 제 1 항에 있어서,
    상기 라이너 층 상에 상기 금속 층을 전기 도금하는 단계, 및 상기 금속 층 상에 화학적 기계적 평탄화를 수행하는 단계를 더 포함하는, 방법.
  3. 제 1 항에 있어서,
    상기 금속 층 상에 화학적 기계적 평탄화를 수행하는 단계를 더 포함하는, 방법.
  4. 제 1 항에 있어서,
    상기 도펀트는 상기 라이너 층 및 상기 금속 층을 형성하도록 사용된 원소들보다 큰 음전기 (electronegative) 의 원소를 포함하는, 방법.
  5. 제 1 항에 있어서,
    상기 배리어 층 상에 상기 라이너 층 및 상기 도펀트를 공-증착하는 단계를 더 포함하는, 방법.
  6. 제 1 항에 있어서,
    상기 라이너 층 상에 상기 도펀트를 증착하는 단계를 더 포함하는, 방법.
  7. 제 1 항에 있어서,
    상기 유전체 층은 저 유전 상수를 갖는 재료를 포함하고, 상기 화합물은 상기 재료와 상기 도펀트의 조합에 의해 형성된 물질을 포함하고, 상기 패시베이션 층은 상기 도펀트의 산화물을 포함하는, 방법.
  8. 제 1 항에 있어서,
    상기 유전체 층은 SiO2를 포함하고, 상기 화합물은 SiO2 및 상기 도펀트의 조합에 의해 형성된 물질을 포함하고, 그리고 상기 패시베이션 층은 상기 도펀트의 산화물을 포함하는, 방법.
  9. 제 1 항에 있어서,
    TaN을 사용하여 상기 배리어 층을 형성하는 단계;
    Ru, Co, 또는 Mo를 사용하여 상기 라이너 층을 형성하는 단계;
    Zn, Mn, In, Sn, 또는 Al을 사용하여 상기 라이너 층을 도핑하는 단계; 및
    Cu를 사용하여 상기 금속 층을 형성하는 단계를 더 포함하는, 방법.
  10. 제 1 항에 있어서,
    상기 전기 도금 전에 상기 라이너 층, 상기 배리어 층, 및 상기 유전체 층 상에 열 처리를 수행하는 단계를 더 포함하는, 방법.
  11. 유전체 층을 제공하는 단계; 및
    전기 도금에 의해 라이너 층 상에 증착될 금속 층과 본딩하도록 상기 유전체 층 상에 상기 라이너 층을 증착하는 단계로서, 상기 라이너 층은 도펀트로 도핑되는, 상기 라이너 층을 증착하는 단계를 포함하고,
    상기 도펀트는 상기 라이너 층이 상기 전기 도금 전에 공기에 노출될 때 상기 금속 층이 증착될 상기 라이너 층의 표면 상에 패시베이션 층을 형성하고,
    상기 패시베이션 층은 상기 전기 도금 전에 공기로의 노출로 인한 상기 라이너 층의 추가의 산화를 방지하고,
    상기 패시베이션 층은 상기 전기 도금에 의해 상기 라이너 층 상에 증착된 상기 금속 층이 상기 라이너 층과 본딩하도록 상기 전기 도금 동안 용해되고,
    상기 도펀트는 상기 유전체 층과 반응하고 상기 라이너 층과 상기 유전체 층 사이에 화합물 층을 형성하고,
    상기 화합물 층은 상기 유전체 층에 존재하는 산화물로 인한 상기 라이너 층 및 상기 금속 층의 산화를 방지하고, 그리고
    상기 화합물 층은 상기 라이너 층을 상기 유전체 층에 접착하는, 방법.
  12. 제 11 항에 있어서,
    상기 라이너 층 상에 상기 금속 층을 전기 도금하는 단계 및 상기 금속 층 상에 화학적 기계적 평탄화를 수행하는 단계를 더 포함하는, 방법.
  13. 제 11 항에 있어서,
    상기 금속 층 상에 화학적 기계적 평탄화를 수행하는 단계를 더 포함하는, 방법.
  14. 제 11 항에 있어서,
    상기 도펀트는 상기 라이너 층 및 상기 금속 층을 형성하기 위해 사용된 원소들보다 큰 음전기의 원소를 포함하는, 방법.
  15. 제 11 항에 있어서,
    상기 유전체 층 상에 상기 라이너 층 및 상기 도펀트를 공 증착하는 단계를 더 포함하는, 방법.
  16. 제 11 항에 있어서,
    상기 라이너 층 상에 상기 도펀트를 증착하는 단계를 더 포함하는, 방법.
  17. 제 11 항에 있어서,
    상기 유전체 층은 저 유전 상수를 갖는 재료를 포함하고, 상기 화합물은 상기 재료 및 상기 도펀트의 조합에 의해 형성된 물질을 포함하고, 그리고 상기 패시베이션 층은 상기 도펀트의 산화물을 포함하는, 방법.
  18. 제 11 항에 있어서,
    상기 유전체 층은 SiO2를 포함하고, 상기 화합물은 SiO2 및 상기 도펀트의 조합에 의해 형성된 물질을 포함하고, 그리고 상기 패시베이션 층은 상기 도펀트의 산화물을 포함하는, 방법.
  19. 제 11 항에 있어서,
    Ru, Co, 또는 Mo를 사용하여 상기 라이너 층을 형성하는 단계;
    Zn, Mn, In, Sn, 또는 Al을 사용하여 상기 라이너 층을 도핑하는 단계; 및
    Cu를 사용하여 상기 금속 층을 형성하는 단계를 더 포함하는, 방법.
  20. 제 11 항에 있어서,
    상기 전기 도금 전에 상기 라이너 층 및 상기 유전체 층 상에 열 처리를 수행하는 단계를 더 포함하는, 방법.
KR1020217000115A 2018-06-05 2019-05-23 아연 도핑에 의한 금속 라이너 패시베이션 및 접착 향상 KR20210007030A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/000,457 2018-06-05
US16/000,457 US10741440B2 (en) 2018-06-05 2018-06-05 Metal liner passivation and adhesion enhancement by zinc doping
PCT/US2019/033710 WO2019236311A1 (en) 2018-06-05 2019-05-23 Metal liner passivation and adhesion enhancement by zinc doping

Publications (1)

Publication Number Publication Date
KR20210007030A true KR20210007030A (ko) 2021-01-19

Family

ID=68694239

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217000115A KR20210007030A (ko) 2018-06-05 2019-05-23 아연 도핑에 의한 금속 라이너 패시베이션 및 접착 향상

Country Status (4)

Country Link
US (2) US10741440B2 (ko)
KR (1) KR20210007030A (ko)
CN (1) CN112236845A (ko)
WO (1) WO2019236311A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022250410A1 (ko) * 2021-05-25 2022-12-01 서울대학교산학협력단 배선 형성 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060246699A1 (en) 2005-03-18 2006-11-02 Weidman Timothy W Process for electroless copper deposition on a ruthenium seed
US20090321935A1 (en) 2008-06-30 2009-12-31 O'brien Kevin Methods of forming improved electromigration resistant copper films and structures formed thereby
US20120141667A1 (en) * 2010-07-16 2012-06-07 Applied Materials, Inc. Methods for forming barrier/seed layers for copper interconnect structures
US9324634B2 (en) * 2011-11-08 2016-04-26 International Business Machines Corporation Semiconductor interconnect structure having a graphene-based barrier metal layer
TW201444021A (zh) 2013-05-10 2014-11-16 Univ Nat Cheng Kung 銅／銅錳合金阻障層
US9728502B2 (en) 2014-11-10 2017-08-08 Samsung Electronics Co., Ltd. Metal oxysilicate diffusion barriers for damascene metallization with low RC delays and methods for forming the same
US9842805B2 (en) * 2015-09-24 2017-12-12 International Business Machines Corporation Drive-in Mn before copper plating

Also Published As

Publication number Publication date
US20200365453A1 (en) 2020-11-19
US20190371659A1 (en) 2019-12-05
WO2019236311A1 (en) 2019-12-12
CN112236845A (zh) 2021-01-15
US10741440B2 (en) 2020-08-11
US11424158B2 (en) 2022-08-23

Similar Documents

Publication Publication Date Title
US10403542B2 (en) Methods of forming self-aligned vias and air gaps
US9837312B1 (en) Atomic layer etching for enhanced bottom-up feature fill
US10553485B2 (en) Methods of producing fully self-aligned vias and contacts
US7410885B2 (en) Method of reducing contamination by removing an interlayer dielectric from the substrate edge
US10600688B2 (en) Methods of producing self-aligned vias
KR20160126890A (ko) 코발트 에치백
US7915170B2 (en) Reducing contamination of semiconductor substrates during beol processing by providing a protection layer at the substrate edge
US10573555B2 (en) Methods of producing self-aligned grown via
US8426312B2 (en) Method of reducing contamination by providing an etch stop layer at the substrate edge
US10510602B2 (en) Methods of producing self-aligned vias
US11424158B2 (en) Metal liner passivation and adhesion enhancement by zinc doping
WO2021150280A1 (en) Methods and devices for subtractive self-alignment
US20210062330A1 (en) Selective cobalt deposition on copper surfaces
KR101757037B1 (ko) 구리 배선을 가진 기판을 구비하는 반도체 장치의 제조 방법
US20230167571A1 (en) Lipseal edge exclusion engineering to maintain material integrity at wafer edge
TW202314800A (zh) 用於底層金屬上之完全著底通孔之選擇性蝕刻停止封蓋及選擇性通孔開口之方法及裝置
US20220208996A1 (en) Methods and apparatus for processing a substrate
JP2023502512A (ja) 金属相互接続構造におけるドーピングプロセス
WO2021067419A1 (en) Wafer shielding for prevention of lipseal plate-out

Legal Events

Date Code Title Description
E902 Notification of reason for refusal