KR20200140980A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20200140980A
KR20200140980A KR1020190067566A KR20190067566A KR20200140980A KR 20200140980 A KR20200140980 A KR 20200140980A KR 1020190067566 A KR1020190067566 A KR 1020190067566A KR 20190067566 A KR20190067566 A KR 20190067566A KR 20200140980 A KR20200140980 A KR 20200140980A
Authority
KR
South Korea
Prior art keywords
wirings
layer
wires
insulating layer
pixel
Prior art date
Application number
KR1020190067566A
Other languages
English (en)
Inventor
박귀현
홍필순
박철원
손현진
코이치 스기타니
조형빈
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020190067566A priority Critical patent/KR20200140980A/ko
Priority to US16/842,308 priority patent/US11737320B2/en
Priority to EP20177448.6A priority patent/EP3748678A1/en
Priority to CN202010497860.6A priority patent/CN112054042A/zh
Publication of KR20200140980A publication Critical patent/KR20200140980A/ko

Links

Images

Classifications

    • H01L27/3248—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H01L27/1244—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits for preventing breakage, peeling or short circuiting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H01L27/3276—
    • H01L51/5237—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/84—Passivation; Containers; Encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H10K59/1315—Interconnections, e.g. wiring lines or terminals comprising structures specially adapted for lowering the resistance
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K77/00—Constructional details of devices covered by this subclass and not covered by groups H10K10/80, H10K30/80, H10K50/80 or H10K59/80
    • H10K77/10—Substrates, e.g. flexible substrates
    • H10K77/111—Flexible substrates
    • H01L2251/301—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K2102/00—Constructional details relating to the organic devices covered by this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/38—Devices specially adapted for multicolour light emission comprising colour filters or colour changing media [CCM]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/549—Organic PV cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Optics & Photonics (AREA)
  • Geometry (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

표시 장치가 제공된다. 일 실시예에 따른 표시 장치는 화소를 포함하는 복수의 아일랜드들, 및 아일랜드들을 상호 연결하며, 상기 화소에 연결되는 제1 배선들을 포함하는 브릿지들을 포함하는 베이스층, 베이스층 상에 배치되며, 브릿지 영역의 베이스층을 노출하는 개구부를 포함하는 무기절연층, 개구부 상에 배치되는 제2 배선들 및 제1 배선들과 제2 배선들 사이에 배치되는 제1 유기절연층을 포함한다. 제1 배선들과 제2 배선들은 제1 유기절연층에 형성된 복수의 제1 접촉 구멍들을 통해 연결된다.

Description

표시 장치 {DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 점차 커지고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device, LCD), 유기 발광 표시 장치(Organic Light Emitting diode Display Device, OLED) 등과 같은 다양한 표시 장치가 개발되고 있다.
표시 장치 중, 유기 발광 표시 장치는 자발광형 소자인 유기 발광 소자를 포함한다. 유기 발광 소자는 대향하는 두 개의 전극 및 그 사이에 개재된 유기 발광층을 포함할 수 있다. 두 개의 전극으로부터 제공된 전자와 정공은 발광층에서 재결합하여 엑시톤을 생성하고, 생성된 엑시톤이 여기 상태에서 기저 상태로 변화하며 광이 방출될 수 있다.
최근에는 이러한 표시 장치가 휘거나 접거나, 또는 늘어날 수 있는 표시 장치가 개발되고 있다. 특히, 연신(延伸) 가능한 표시 장치에서는, 연신 가능한 기판 위에 발광 소자가 형성되는 데, 기판이 연신될 때 상부에 적층된 발광 소자 또는 배선들이 손상되는 문제가 있다.
본 발명이 해결하고자 하는 과제는 연신 가능한 기판이 반복적으로 늘어나거나 수축될 때 배선이 단락되는 등의 불량 발생을 최소화할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 화소를 포함하는 복수의 아일랜드들, 및 상기 아일랜드들을 상호 연결하며, 상기 화소에 연결되는 제1 배선들을 포함하는 브릿지들을 포함하는 베이스층, 상기 베이스층 상에 배치되며, 상기 브릿지 영역의 베이스층을 노출하는 개구부를 포함하는 무기절연층, 상기 개구부 상에 배치되는 제2 배선들 및 상기 제1 배선들과 상기 제2 배선들 사이에 배치되는 상기 제1 유기절연층을 포함한다. 상기 제1 배선들과 상기 제2 배선들은 상기 제1 유기절연층에 형성된 복수의 제1 접촉 구멍들을 통해 연결된다.
상기 화소와 상기 제1 배선들을 연결하는 화소 브릿지 배선을 더 포함할 수 있다.
상기 제1 배선들과 상기 화소 브릿지 배선 사이에는 적어도 하나의 무기절연층이 배치되고, 상기 제1 배선들과 상기 화소 브릿지 배선은 상기 무기 절연층에 형성되는 제2 접촉 구멍을 통해 연결될 수 있다.
상기 제2 배선들은 상기 화소 브릿지 배선과 동일한 물질로 이루어질 수 있다.
상기 제2 배선들은 나이오븀-알루미늄(Nb/Al), 탄탈륨-알루미늄(Ta/Al) 티타늄-질화타이타늄-알루미늄(Ti/TiN/Al) 및 티타늄-알루미늄-티타늄 (Ti/Al/Ti) 중 어느 하나를 포함할 수 있다.
상기 제1 배선들의 비저항과 상기 제2 배선들의 비저항은 실질적으로 동일할 수 있다.
상기 제1 배선들의 두께 방향으로의 높이와 상기 제2 배선들의 두께 방향으로의 높이는 실질적으로 동일할 수 있다.
상기 제1 배선들과 상기 제2 배선들은 상기 개구부 내에서 두께 방향으로 중첩할 수 있다.
상기 아일랜드는 사각 형상을 갖고, 상기 아일랜드의 각 변에 상기 브릿지가 연결될 수 있다.
상기 제1 유기 절연층 및 상기 제1 배선들 상에 제2 유기 절연층이 배치될 수 있다.
상기 제2 유기 절연층 상에 박막 봉지층이 배치될 수 있다.
상기 제2 배선들과 상기 개구부의 베이스층 사이에 제3 배선들을 더 포함할 수 있다.
상기 제2 배선들과 상기 제3 배선들은 두께 방향으로 중첩할 수 있다.
상기 제2 배선들의 두께 방향으로의 높이와 상기 제3 배선들의 두께 방향으로의 높이의 합은 상기 제1 배선들의 두께 방향으로의 높이와 실질적으로 동일할 수 있다.
상기 베이스층은 상기 브릿지의 일부 영역에 상기 베이스층의 상면보다 낮은 홈을 형성할 수 있다.
상기 홈에 상기 제2 배선들 및 상기 제1 유기 절연층을 배치할 수 있다.
상기 무기 절연층은 순차적으로 적층된 버퍼층, 게이트 절연막 및 적어도 하나의 층간 절연막을 포함할 수 있다.
상기 화소는 트랜지스터를 포함하며, 상기 트랜지스터는, 상기 버퍼층 상에 제공되는 반도체층상기 게이트 절연막 상에 제공되는 게이트 전극및 상기 층간 절연막 상에 형성되는 소스 전극 및 드레인 전극을 포함할 수 있다.
상기 제1 배선들은 상기 소스 전극 및 상기 드레인 전극에 포함된 물질과 동일한 물질로 이루어질 수 있다.
상기 제2 배선들은 상기 게이트 전극과 동일한 물질로 이루어질 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 연신 가능한 기판이 반복적으로 늘어나거나 수축될 때 배선이 단락되는 등의 불량 발생을 최소화할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 개략적으로 도시한 평면도이다.
도 2는 본 발명의 일 실시예에 의한 유기 발광 표시 장치의 구성을 개략적으로 나타내는 블록도이다.
도 3은 도 1에 도시된 B 영역을 확대한 도면으로서, 일 실시예에 의한 표시 장치의 베이스층을 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 의한 화소의 등가 회로도이고, 도 5는 도 4에 도시된 화소의 구성을 도시한 평면도이며, 도 6은 도 5의 VI-VI'선에 따른 단면도이고, 도 7은 도 5의 VII-VII'선에 따른 단면도이다.
도 8은 도 3의 Ⅰ-Ⅰ'선에 따른 단면도이고, 도 9은 도 3의 Ⅱ-Ⅱ'선에 따른 단면도이다.
도 10 내지 도 19는 일 실시예에 따른 표시 장치의 제조 방법을 나타낸 도면이다.
도 20은 다른 실시예에 따른 도 3의 Ⅰ-Ⅰ'선에 따른 단면도이고, 도 21은 다른 실시예에 따른 도 3의 Ⅱ-Ⅱ'선에 따른 단면도이다.
도 22는 다른 실시예에 따른 도 3의 Ⅰ-Ⅰ'선에 따른 단면도이고, 도 23은 다른 실시예에 따른 도 3의 Ⅱ-Ⅱ'선에 따른 단면도이다.
도 24는 다른 실시예에 따른 도 3의 Ⅰ-Ⅰ'선에 따른 단면도이고, 도 25는 다른 실시예에 따른 도 3의 Ⅱ-Ⅱ'선에 따른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않는 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", 하부(lower)", "위(above)", "위(on)", "상(on)", "상부(upper)"등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소 들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래"로 기술된 소자는 다른 소자의 "위"에 놓여 질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있으며, 이 경우 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
명세서 전체를 통하여 동일하거나 유사한 부분에 대해서는 동일한 도면 부호를 사용한다.
이하, 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다.
도 1은 일 실시예에 따른 표시 장치를 개략적으로 도시한 평면도이다.
도 1을 참조하면, 표시 장치(1)는 표시 영역(DA)과 주변 영역(PA)을 포함한다.
표시 영역(DA)은 화면을 실질적으로 표시하는 영역으로, 표시 영역(DA)에는 박막 트랜지스터 및 유기 발광 소자 등이 각 화소 별로 위치할 수 있다. 각 화소에서는 유기 발광 소자가 발광하여 화면을 표시할 수 있다.
주변 영역(PA)은 표시 영역(DA)을 둘러싸는 형태를 가지며, 주변 영역(PA)에는 전원 및 표시 신호들을 공급하기 위한 구동 회로, 구동 칩, 각종 배선 및 인쇄 회로 기판 등이 위치할 수 있다. 예를 들면, 주변 영역(PA)에는 표시 영역(DA)을 구동하기 위한 소정의 신호를 전달하는 게이트 구동부, 데이터 구동부 등이 위치할 수 있다.
표시 영역(DA)의 A 영역을 확대 도시한 도면을 참조하면, 표시 장치(1)는 기판(100) 상에 베이스 층(110)을 포함할 수 있다. 베이스 층(110)은 복수의 아일랜드(IS) 및 복수의 브릿지(BR)를 포함할 수 있다.
기판(100)은 상부에 형성되는 베이스 층(110)을 지지하는 구조물일 수 있으며, 연신 가능한 것으로서 일 방향으로 늘어나거나 줄어들 수 있다. 베이스 층(110)은 기판(100)이 연신될 때, 함께 연신 가능한 구조로 이루어질 수 있다.
기판(100)은 유리, 수지(resin) 등과 같은 절연성 재료로 이루어질 수 있다. 또한, 기판(100)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조 또는 다층 구조를 가질 수 있다.
예를 들어, 기판(100)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naPAphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonaPAte), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionaPAte) 중 적어도 어느 하나를 포함할 수 있다.
베이스층(110)은 기판(100) 위에 위치하는 것으로, 폴리이미드(Polyimide), 폴리아미드(Polyamide), 폴리아크릴계(polyacrylates) 등으로 이루어질 수 있다.
도 2는 본 발명의 일 실시예에 의한 유기 발광 표시 장치의 구성을 개략적으로 나타내는 블록도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 유기 발광 표시 장치(1)는, 표시 패널(300)과 표시 구동부(400)를 포함할 수 있다.
표시 패널(300)은 화소들(PXL), 화소들(PXL)에 연결된 데이터선들(D1~Dq) 및 주사선들(S1~Sp)을 포함할 수 있다.
각각의 화소들(PXL)은 데이터선들(D1~Dq) 및 주사선들(S1~Sp)을 통해 데이터 신호 및 주사 신호를 공급받을 수 있다.
또한, 화소들(PXL)은 제1 전원(ELVDD) 및 제2 전원(ELVSS)과 연결될 수 있다.
화소들(PXL)은 발광 소자를 포함할 수 있으며, 제1 전원(ELVDD)으로부터 발광 소자를 경유하여 제2 전원(ELVSS)으로 흐르는 전류에 의해, 데이터 신호에 대응하는 빛을 생성할 수 있다.
표시 구동부(400)는 주사 구동부(410), 데이터 구동부(420) 및 타이밍 제어부(450)를 포함할 수 있다.
주사 구동부(410)는 주사 구동부 제어신호(SCS)에 응답하여 주사선들(S1~Sp)에 주사 신호들을 공급할 수 있다. 예를 들어, 주사 구동부(410)는 주사선들(S1~Sp)에 주사 신호들을 순차적으로 공급할 수 있다.
주사선들(S1~Sp)과의 연결을 위하여, 주사 구동부(410)는 화소들(PXL)이 형성된 기판(100) 상에 직접 실장되거나, 연성 회로 기판 등과 같은 별도의 구성 요소를 통해 기판(100)과 연결될 수 있다.
데이터 구동부(420)는 타이밍 제어부(450)로부터 데이터 구동부 제어신호(DCS)와 영상 데이터(DATA)를 입력 받아, 데이터 신호를 생성할 수 있다.
데이터 구동부(420)는 생성된 데이터 신호를 데이터선들(D1~Dq)에 공급할 수 있다.
데이터선들(D1~Dq)과의 연결을 위하여, 데이터 구동부(420)는 화소들(PXL)이 형성된 기판(100) 상에 직접 실장되거나, 연성 회로 기판 등과 같은 별도의 구성 요소를 통해 기판(100)과 연결될 수 있다.
특정 주사선으로 주사 신호가 공급되면, 상기 특정 주사선과 연결된 일부의 화소들(PXL)은 데이터선들(D1~Dq)로부터 전달되는 데이터 신호를 공급받을 수 있으며, 상기 일부의 화소들(PXL)은 공급받은 데이터 신호에 대응하는 휘도로 발광할 수 있다.
타이밍 제어부(450)는 주사 구동부(410)와 데이터 구동부(420)를 제어하기 위한 제어신호들을 생성할 수 있다.
예를 들어, 상기 제어신호들은 주사 구동부(410)를 제어하기 위한 주사 구동부 제어신호(SCS)와, 데이터 구동부(420)를 제어하기 위한 데이터 구동부 제어신호(DCS)를 포함할 수 있다.
이때, 타이밍 제어부(450)는 외부 입력 신호를 이용하여 주사 구동부 제어신호(SCS)와 데이터 구동부 제어신호(DCS)를 생성할 수 있다.
예를 들어, 외부 입력 신호는 도트 클럭(DCLK), 데이터 인에이블 신호(DE), 수직 동기 신호(Vsync) 및 수평 동기 신호(Hsync)를 포함할 수 있다.
또한, 타이밍 제어부(450)는 주사 구동부 제어신호(SCS)를 주사 구동부(410)로 공급하고, 데이터 구동부 제어신호(DCS)를 데이터 구동부(420)로 공급할 수 있다.
타이밍 제어부(450)는 외부에서 입력되는 영상 데이터(RGB)를 데이터 구동부(420)의 사양에 맞는 영상 데이터(DATA)로 변환하여, 데이터 구동부(420)로 공급할 수 있다.
데이터 인에이블 신호(DE)는 유효한 데이터가 입력되는 기간을 정의하는 신호이며 1 주기는 수평 동기 신호(Hsync)와 같은 1 수평기간으로 설정될 수 있다.
도 2에서는 주사 구동부(410), 데이터 구동부(420), 및 타이밍 제어부(450)를 개별적으로 도시하였으나, 상기 구성 요소들 중 적어도 일부는 필요에 따라 통합될 수 있다.
또한, 주사 구동부(410), 데이터 구동부(420), 및 타이밍 제어부(450)는 칩 온 글래스(Chip On Glass), 칩 온 플라스틱(Chip On Plastic), 테이프 캐리어 패키지(Tape Carrier Package), 칩 온 필름(Chip On Film) 등과 다양한 방식에 의하여 설치될 수 있다.
도 3은 도 1에 도시된 B 영역을 확대한 도면으로서, 일 실시예에 의한 표시 장치의 베이스층을 나타낸 도면이다.
도 3을 참조하면, 베이스층(110)은 기판(100) 상에 구비되는 것으로서, 아일랜드(island) 형태로 이루어질 수 있으며, 복수의 아일랜드(IS)와 복수의 브릿지(BR)를 포함할 수 있다.
구체적으로, 복수의 아일랜드(IS)는 제1 방향(DR1) 및 제2 방향(DR2)을 따라 규칙적으로 배열될 수 있다. 또한, 서로 인접한 아일랜드들(IS)은 적어도 어느 하나의 브릿지(BR)를 통해 서로 연결될 수 있다.
각 아일랜드(IS) 상에는 화소 구조(예를 들어, 박막 트랜지스터, 커패시터, 유기 발광 다이오드 등)가 형성될 수 있으며, 하나의 화소(PXL)가 형성될 수도 있고 복수의 화소(PXL)가 형성될 수도 있다.
각 브릿지(BR) 상에는 화소 구조에 전원 전압, 데이터 신호, 주사 신호 등을 공급하기 위한 배선들(BL)이 형성될 수 있다.
기판(100)이 연신되는 경우, 아일랜드(IS) 사이의 간격이 증가 또는 감소할 수 있다. 이 경우, 각 아일랜드(IS)의 형상은 변형되지 않을 수 있다. 즉, 아일랜드(IS)의 폭 및 높이가 증가 또는 감소되지 않을 수 있다. 따라서 아일랜드(IS) 상에 형성되는 화소(PXL)의 구조도 변형되지 않을 수 있다.
다만, 기판(100)이 연신되는 경우 아일랜드(IS)를 연결하는 브릿지들(BR)이 변형될 수 있다.
한편, 도 3에서는 각각의 아일랜드(IS)가 사각형인 것으로 도시되었으나 본 발명이 이에 제한되는 것은 아니며, 아일랜드(IS)의 형상은 다양하게 변형될 수 있다. 예를 들어, 아일랜드(IS)는 오각형 및 육각형 등과 같이 다각형 형상을 가질 수 있다. 또한, 아일랜드(IS)를 연결하는 브릿지(BR)의 형상 또한 도 3에 도시된 것에 제한되지 않고 다양하게 변형될 수 있다.
아일랜드(IS) 상에는 화소(PXL)가 형성될 수 있으며, 하나의 아일랜드(IS)에 하나의 화소(PXL)가 형성될 수도 있고, 복수의 화소(PXL)가 형성될 수도 있다. 예를 들어, 적색 화소(R), 녹색 화소(G) 및 청색 화소(B)가 제공될 수 있다.
제1 아일랜드(IS1)는 제1 내지 제4 변(IS1_1, IS1_2, IS1_3, IS1_4)으로 둘러싸인 사각형 형상일 수 있다. 제1 아일랜드(IS1)의 제1 내지 제4 변(IS1_1~IS1_4) 각각에는 제1 내지 제4 브릿지(BR1_1, BR1_2, BR1_3, BR1_4)가 연결될 수 있다.
제1 브릿지(BR1_1)는 제1 변(IS1_1)의 일부와 연결되며, 제1 방향(DR1)을 따라 연장되도록 형성될 수 있다. 제1 브릿지(BR1_1)는 제1 변(IS1_1)과 연결되는 부분에서 구비되는 곡선부(CA)를 포함할 수 있다.
제2 브릿지(BR1_2)는 제2 변(IS1_2)의 일부와 연결되며, 제2 방향(DR2)을 따라 연장되도록 형성될 수 있다. 제2 브릿지(BR1_2)는 제2 변(IS1_2)과 연결되는 부분에서 구비되는 곡선부(CA)를 포함할 수 있다.
제3 브릿지(BR1_3)는 제3 변(IS1_3)의 일부와 연결되며, 제1 방향(DR1)을 따라 연장되도록 형성되며, 제1 브릿지(BR1_1)가 연장되는 방향과 반대 방향으로 연장되도록 형성될 수 있다. 제3 브릿지(BR1_3)는 제3 변(IS1_3)과 연결되는 부분에서 구비되는 곡선부(CA)를 포함할 수 있다.
제4 브릿지(BR1_4)는 제4 변(IS1_4)의 일부와 연결되며, 제2 방향(DR2)을 따라 연장되도록 형성되며, 제2 브릿지(BR1_2)가 연장되는 방향과 반대 방향으로 연장되도록 형성될 수 있다. 제4 브릿지(BR1_4)는 제4 변(IS1_4)과 연결되는 부분에서 구비되는 곡선부(CA)를 포함할 수 있다.
제2 아일랜드(IS2)는 제1 내지 제4 변(IS2_1, IS2_2, IS2_3, IS2_4)으로 둘러싸인 사각형 형상일 수 있다. 제2 아일랜드(IS2)의 제1 내지 제4 변(IS2_1~IS2_4) 각각에는 제1 내지 제4 브릿지(BR2_1, BR2_2, BR2_3, BR2_4)가 연결될 수 있다.
제1 브릿지(BR2_1)는 제1 변(IS2_1)의 일부와 연결되며, 제2 방향(DR2)을 따라 연장되도록 형성될 수 있다. 제1 브릿지(BR2_1)는 제1 변(IS2_1)과 연결되는 부분에서 구비되는 곡선부(CA)를 포함할 수 있다.
제2 브릿지(BR2_2)는 제2 변(IS2_2)의 일부와 연결되며, 제1 방향(DR1)을 따라 연장되도록 형성될 수 있다. 제2 브릿지(BR2_2)는 제2 변(IS2_2)과 연결되는 부분에서 구비되는 곡선부(CA)를 포함할 수 있다.
제3 브릿지(BR2_3)는 제3 변(IS2_3)의 일부와 연결되며, 제2 방향(DR2)을 따라 연장되도록 형성되며, 제1 브릿지(BR2_1)가 연장되는 방향과 반대 방향으로 연장되도록 형성될 수 있다. 제3 브릿지(BR2_3)는 제3 변(IS2_3)과 연결되는 부분에서 구비되는 곡선부(CA)를 포함할 수 있다.
제4 아일랜드(IS2_4)의 제4 브릿지(BR2_4)는 일단이 제4 변(IS2_4)의 일부와 연결되며, 타단이 인접한 제1 아일랜드(IS1)의 제1 브릿지(BR1_1)와 연결될 수 있다. 제4 아일랜드(IS2_4)의 제4 브릿지(BR2_4) 및 인접한 제1 아일랜드(IS1)의 제1 브릿지(BR1_1)는 각각 제1 방향(DR1)을 따라 연장되어 연결될 수 있다. 제4 브릿지(BR2_4)는 제4 변(IS2_4)과 연결되는 부분에서 구비되는 곡선부(CA)를 포함할 수 있다.
각 브릿지(BR) 상에는 아일랜드(IS) 상에 형성된 화소(PXL)로 구동 전압, 주사 신호, 데이터 신호 등을 공급하기 위한 배선(BL)들이 형성될 수 있다.
각 브릿지(BR) 상에 제공되는 배선들(BL)의 개수는 아일랜드(IS) 상에 형성되는 화소(PXL)의 개수에 따라 다양하게 변형될 수 있으며, 화소(PXL)를 형성하는 트랜지스터의 개수 등에 따라 다양하게 변형될 수도 있다.
또한, 각 브릿지(BR) 상에 제공되는 배선들(BL)의 개수는 동일할 수도 있고, 상이할 수도 있다.
도 8 및 도 9에 도시된 바와 같이, 각 브릿지(BR) 상에 제공되는 배선들(BL)은 제1 배선들(BL1) 및 제2 배선들(BL2)을 포함할 수 있다. 제1 배선들(BL1) 및 제2 배선들(BL2)은 제3 방향(DR3)으로 상호 중첩되게 배치될 수 있다. 제1 배선들(BL1) 및 제2 배선들(BL2) 사이에는 절연막이 배치될 수 있다.
일 실시예에 따르면 절연막은 제2 보호층(200)일 수 있다. 제2 보호층(200)에는 제2 배선들(BL2)의 일부를 노출하는 제1 접촉 구멍들(CNT1)을 포함할 수 있다. 제1 배선들(BL1)과 제2 배선들(BL2)은 제1 접촉 구멍들(CNT1)을 통해서 물리적 및 전기적으로 연결될 수 있다.
제1 아일랜드(IS1)의 제1 브릿지(BR1_1) 상에 배치된 제1 배선들(BL1)은 제3 브릿지(BR1_3) 상에 배치된 제1 배선들(BL1)과 화소 브릿지 배선들(PB)을 통해 연결될 수 있다.
일 실시예에 따르면, 화소 브릿지 배선들(PB)은 제1 아일랜드(IS1) 상에 형성되는 화소(PXL)를 가로질러 형성될 수 있다. 화소 브릿지 배선들(PB)은 브릿지(BR) 상에 배치된 제1 배선들(BL1)과 다른 층에 배치될 수 있다. 도 8 및 도 9에 도시된 바와 같이, 화소 브릿지 배선들(PB)은 제1 층간 절연막(160) 상에 배치되고, 제1 배선들(BL1)은 제2 층간 절연막(180) 상에 배치될 수 있다. 제2 층간 절연막(180)에는 화소 브릿지 배선들(PB)의 일부가 노출되는 제2 접촉 구멍(CNT2)이 형성될 수 있다.
제1 아일랜드(IS1)의 제2 브릿지(BR1_2) 상에 배치된 제1 배선들(BL1)은 제1 아일랜드(IS1) 상에 형성되는 화소(PXL)를 우회하여, 연장되어 제1 아일랜드(IS1)의 제4 브릿지(BR1_4) 상에 배치된 제1 배선들(BL1)과 직접 연결될 수 있다.
설명의 편의를 위해, 화소를 가로질러 형성되는 화소 브릿지 배선들(PB)과 화소(PXL)를 우회하여 연장되는 제1 배선들(BL1)을 간략하게 도시하였으나, 화소 브릿지 배선들(PB)과 화소(PXL)를 우회하여 연장되는 제1 배선들(BL1)은 복수의 접촉 구멍들을 통해 화소(PXL)와 물리적 및/또는 전기적으로 연결될 수 있다.
도 2 및 도 3을 참조하면, 제1 아일랜드(IS1)의 제1 브릿지(BR1_1) 상에 배치된 제1 배선들(BL1), 화소 브릿지 배선들(PB) 및 제3 브릿지(BR1_3) 상에 배치된 제1 배선들(BL1)은 주사 신호를 전달하는 주사선(121)일 수 있고, 제1 아일랜드(IS1)의 제2 브릿지(BR1_2) 상에 배치된 제1 배선들(BL1) 및 제4 브릿지(BR1_3) 상에 배치된 제1 배선들(BL1)은 데이터 신호를 전달하는 데이터선(171), 구동 전압을 전달하는 구동 전압선(172)일 수 있다.
다만 이에 한정되는 것은 아니고, 예를들어, 제1 아일랜드(IS1)의 제1 브릿지(BR1_1) 상에 배치된 제1 배선들(BL1), 화소 브릿지 배선들(PB) 및 제3 브릿지(BR1_3) 상에 배치된 제1 배선들(BL1)은 데이터 신호를 전달하는 데이터선(171), 구동 전압을 전달하는 구동 전압선(172)일 수 있고, 제1 아일랜드(IS1)의 제2 브릿지(BR1_2) 상에 배치된 제1 배선들(BL1) 및 제4 브릿지(BR1_3) 상에 배치된 제1 배선들(BL1)은 주사 신호를 전달하는 주사선(121)일 수 있다.
브릿지(BR) 상에 형성되는 제1 및 제2 배선(BL1, BL2)의 구조는 이하에서 도 8 및 도 9를 참조하여 상세하게 살펴보도록 한다.
도 4는 본 발명의 일 실시예에 의한 화소의 등가 회로도이고, 도 5는 도 4에 도시된 화소의 구성을 도시한 평면도이며, 도 6은 도 5의 VI-VI'선에 따른 단면도이고, 도 7은 도 5의 VII-VII'선에 따른 단면도이다.
이하에서는 도 4 내지 도 7을 참조하여, 아일랜드(IS) 상에 형성되는 화소(PXL)의 구조를 구체적으로 설명하도록 한다.
우선, 도 4를 참조하여, 각 아일랜드(IS) 위에 형성되는 화소(PXL)의 등가 회로도에 대해 설명하기로 한다.
도 4에 도시된 것과 같이, 화소(PXL)는 주사 신호를 전달하는 주사선(scan line, 121), 데이터 신호를 전달하는 데이터선(data line, 171), 구동 전압을 전달하는 구동 전압선(driving voltage line, 172)을 포함할 수 있다.
도 4에 도시된 주사선(121)은 도 1에 도시된 주사선들(S1~Sp) 중 어느 하나일 수 있고, 데이터선(171)은 도 1에 도시된 데이터선들(D1~Dq) 중 어느 하나 일 수 있으며, 구동 전압선(172)은 제1 전원(ELVDD)를 공급하는 선일 수 있다.
다음으로, 화소(PXL)는 스위칭 트랜지스터(switching transistor; T1), 구동 트랜지스터(driving transistor; T2), 스토리지 커패시터(storage capacitor; Cst) 및 유기 발광 다이오드(organic light emitting diode; OLED)를 포함할 수 있다.
스위칭 트랜지스터(T1)는, 게이트 전극, 제1 전극 및 제2 전극을 포함하며, 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3)와 연결될 수 있다. 구체적으로, 스위칭 트랜지스터(T1)의 제1 전극은 제2 노드(N2)와 연결되고, 제2 전극은 제3 노드(N3)와 연결되며, 게이트 전극은 제1 노드(N1)와 연결될 수 있다.
이때, 제1 노드(N1)는 주사선(121)에 연결되고, 제2 노드(N2)는 데이터선(171)에 연결되며, 제3 노드(N3)는 구동 트랜지스터(T2)에 연결될 수 있다.
스위칭 트랜지스터(T1)는 주사선(121)으로부터 주사 신호가 공급될 때 턴-온되어, 데이터선(171)으로부터 받은 데이터 신호를 스토리지 커패시터(Cst)로 공급할 수 있다.
이 때, 스토리지 커패시터(Cst)는 데이터 신호에 대응되는 전압을 충전할 수 있다.
구동 트랜지스터(T2)는, 게이트 전극, 제1 전극 및 제2 전극을 포함하며, 제3 노드(N3), 제4 노드(N4) 및 제5 노드(N5)와 연결될 수 있다. 구체적으로, 구동 트랜지스터(T2)의 게이트 전극은 제3 노드(N3)에 연결되고, 제1 전극은 제4 노드(N4)에 연결되며 제2 전극은 제5 노드(N5)에 연결될 수 있다.
이때, 제3 노드(N3)는 스위칭 트랜지스터(T1)의 제2 전극에 연결되고, 제4 노드(N4)는 구동 전압선(172)에 연결되며, 제5 노드(N5)는 유기 발광 다이오드다이오드(OLED)의 애노드 전극에 연결될 수 있다.
구동 트랜지스터(T2)는 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동 전압선(172)으로부터 유기 발광 다이오드(OLED)로 흐르는 전류(Id)의 양을 제어할 수 있다.
유기 발광 다이오드(OLED)는 구동 트랜지스터(T2)의 제2 전극에 연결되는 애노드 전극과, 제2 전원(ELVSS)에 연결되는 캐소드 전극을 포함할 수 있다.
유기 발광 다이오드(OLED)는 구동 트랜지스터(T2)로부터 공급되는 전류(Id)의 양에 대응되는 빛을 생성할 수 있다.
유기 발광 다이오드(OLED)는 적색, 녹색, 청색의 삼원색 등 기본색(primary color) 중 어느 하나 또는 하나 이상의 빛을 고유하게 내는 유기 물질을 포함할 수 있으며, 유기 발광 표시 장치(1)는 이들 색의 공간적인 합으로 원하는 영상을 표시할 수 있다.
도 4에서, 트랜지스터들(T1, T2)의 제1 전극은 소스 전극 및 드레인 전극 중 어느 하나로 설정되고, 트랜지스터들(T1, T2)의 제2 전극은 제1 전극과 다른 전극으로 설정될 수 있다. 예를 들어, 제1 전극이 소스 전극으로 설정되면 제2 전극은 드레인 전극으로 설정될 수 있다.
또한, 도 4에서는 예시적으로 트랜지스터들(T1, T2)이 PMOS 트랜지스터인 것으로 도시하였으나, 다른 실시예에서는 트랜지스터들(T1, T2)이 NMOS 트랜지스터로 구현될 수 있다.
도 4에 도시된 화소(PXL)의 구조는 본 발명의 일 실시예일뿐이므로, 본 발명의 화소(PXL)가 상기 구조에 한정되는 것은 아니다. 실제로, 화소(PXL)는 유기 발광 다이오드(OLED)로 전류를 공급할 수 있는 회로 구조를 가지며, 현재 공지된 다양한 구조 중 어느 하나로 선택될 수 있다.
즉, 도 4에 도시된 스위칭 트랜지스터(T1) 및 구동 트랜지스터(T2) 외에, 유기 발광 다이오드에 제공되는 전류를 보상하기 위한 부가적 트랜지스터 및 커패시터를 더 포함할 수 있다.
한편, 구동 전압선(172)을 통해 공급되는 제1 전원(ELVDD)은 고전위 전압이고, 제2 전원(ELVSS)은 저전위 전압일 수 있다.
예를 들어, 제1 전원(ELVDD)은 양전압으로 설정되고, 제2 전원(ELVSS)은 음전압 또는 그라운드 전압으로 설정될 수 있다.
이하에서는, 도 5 내지 도 7를 참조하여, 아일랜드(IS) 상에 형성되는 화소(PXL)의 적층 구조에 대해 구체적으로 설명하기로 한다.
베이스층(110)은 기판(100) 위에 위치하는 것으로, 폴리이미드(Polyimide), 폴리아미드(Polyamide), 폴리아크릴계(polyacrylates) 등으로 이루어질 수 있다.
베이스층(110) 위에는 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등과 같은 무기물을 포함하는 버퍼층(120)이 개재될 수 있다.
이러한 버퍼층(120)은 베이스층(110)의 상면의 평활성을 높이거나 베이스층(110) 등으로부터의 불순물이 박막 트랜지스터(T1)의 반도체층(135a)으로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다.
버퍼층(120)은 단일막 구조를 가질 수도 있고, 다중층 구조를 가질 수도 있다.
버퍼층(120) 위에는 서로 이격된 위치에 스위칭 반도체층(135a) 및 구동 반도체층(135b)이 형성될 수 있다.
이러한 반도체층들(135a, 135b)은 폴리 실리콘 또는 산화물 반도체로 이루어질 수 있다.
산화물 반도체는 티타늄(Ti), 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 게르마늄(Ge), 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 인듐(In)을 기본으로 하는 산화물, 이들의 복합 산화물인 산화아연(ZnO), 인듐-갈륨-아연 산화물(InGaZnO4), 인듐-아연 산화물(Zn-In-O), 아연-주석 산화물(Zn-Sn-O), 인듐-갈륨 산화물 (In-Ga-O), 인듐-주석 산화물(In-Sn-O), 인듐-지르코늄 산화물(In-Zr-O), 인듐-지르코늄-아연 산화물(In-Zr-Zn-O), 인듐-지르코늄-주석 산화물(In-Zr-Sn-O), 인듐-지르코늄-갈륨 산화물(In-Zr-Ga-O), 인듐-알루미늄 산화물(In-Al-O), 인듐-아연-알루미늄 산화물(In-Zn-Al-O), 인듐-주석-알루미늄 산화물(In-Sn-Al-O), 인듐-알루미늄-갈륨 산화물(In-Al-Ga-O), 인듐-탄탈륨 산화물(In-Ta-O), 인듐-탄탈륨-아연 산화물(In-Ta-Zn-O), 인듐-탄탈륨-주석 산화물(In-Ta-Sn-O), 인듐-탄탈륨-갈륨 산화물(In-Ta-Ga-O), 인듐-게르마늄 산화물(In-Ge-O), 인듐-게르마늄-아연 산화물(In-Ge-Zn-O), 인듐-게르마늄-주석 산화물(In-Ge-Sn-O), 인듐-게르마늄-갈륨 산화물(In-Ge-Ga-O), 티타늄-인듐-아연 산화물(Ti-In-Zn-O), 하프늄-인듐-아연 산화물(Hf-In-Zn-O) 중 어느 하나를 포함할 수 있다.
반도체층들(135a, 135b)이 산화물 반도체로 이루어지는 경우에는 고온 등의 외부 환경에 취약한 산화물 반도체를 보호하기 위해 별도의 보호층이 더 추가될 수도 있다.
스위칭 반도체층(135a) 및 구동 반도체층(135b)은 각각 불순물이 도핑되지 않은 채널 영역(1355)과, 채널 영역(1355)의 양측에 각각 불순물이 도핑되어 형성된 소스 영역(1356) 및 드레인 영역(1357)으로 구분될 수 있다. 여기서, 불순물은 박막 트랜지스터의 종류에 따라 달라지며, n형 불순물 또는 p형 불순물이 가능하다.
스위칭 반도체층(135a) 및 구동 반도체층(135b)의 채널 영역(1355)은 불순물이 도핑되지 않은 폴리 실리콘, 즉 진성 반도체(intrinsic semiconductor)를 포함할 수 있다.
그리고, 스위칭 반도체층(135a) 및 구동 반도체층(135b)의 소스 영역(1356) 및 드레인 영역(1357)은 도전성 불순물이 도핑된 폴리 실리콘, 즉 불순물 반도체(impurity semiconductor)을 포함할 수 있다.
스위칭 반도체층(135a) 및 구동 반도체층(135b) 위에는 게이트 전극과의 절연성을 확보하기 위한 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140)은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함하는 단층 또는 복수 층일 수 있다.
게이트 절연막(140) 위에는 게이트선(121), 게이트선(121)으로부터 돌출되어 형성되는 스위칭 게이트 전극(125a), 제1 커패시터 전극(128) 및 상기 제1 커패시터 전극(128)으로부터 돌출되어 형성되는 구동 게이트 전극(125b)이 형성될 수 있다.
게이트 절연막(140) 상에 형성되는 게이트선(121) 및 제1 커패시터 전극(128)은 금속으로 이루어질 수 있다. 상기 금속은 몰리브덴(Mo)을 포함할 수 있다. 이외에도 금(Au), 은(Ag), 알루미늄(Al), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu) 중 적어도 하나, 또는 이들의 합금을 포함할 수 있다.
또한, 게이트선(121) 및 제1 커패시터 전극(128)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 금속들 및 합금들 중 2 이상 물질이 적층된 다중막으로 형성될 수도 있다.
게이트선(121) 및 제1 커패시터 전극(128)은 나이오븀-알루미늄(Nb/Al), 탄탈륨-알루미늄(Ta/Al) 및 티타늄-질화타이타늄-알루미늄(Ti/TiN/Al) 등의 다중막일 수 있다.
본 발명의 일 실시예에 있어서, 다른 배선들이 게이트선(121) 및 제1 커패시터 전극(128)과 동일한 층에 동일한 재료로 제공될 수 있다.
게이트선(121)은 가로 방향으로 뻗어 있으며, 주사 신호를 스위칭 트랜지스터(T1)로 전달할 수 있다. 이때, 게이트선(121)은 스위칭 반도체층(135a)으로 돌출한 스위칭 게이트 전극(125a)을 포함할 수 있다.
구동 게이트 전극(125b)은 제1 커패시터 전극(128)으로부터 구동 반도체층(135b)으로 돌출되어 형성될 수 있다.
스위칭 게이트 전극(125a) 및 구동 게이트 전극(125b)은 각각 채널 영역(1355)과 중첩한다.
한편, 게이트선(121), 스위칭 게이트 전극(125a), 제1 커패시터 전극(128) 및 구동 게이트 전극(125b) 상에는 제1 층간 절연막(160) 및 제2 층간 절연막(180)이 배치될 수 있다.
제1 층간 절연막(160)과 제2 층간 절연막(180) 사이에는 상술한 화소 브릿지 배선들(PB)이 배치될 수 있다.
화소 브릿지 배선(PB)은 금속으로 이루어질 수 있다. 상기 금속은 몰리브덴(Mo)을 포함할 수 있다. 이외에도 금(Au), 은(Ag), 알루미늄(Al), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu) 중 적어도 하나, 또는 이들의 합금을 포함할 수 있다.
또한, 화소 브릿지 배선(PB)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 금속들 및 합금들 중 2 이상 물질이 적층된 다중막으로 형성될 수도 있다.
일 실시예에 따르면, 화소 브릿지 배선(PB)은 나이오븀-알루미늄(Nb/Al), 탄탈륨-알루미늄(Ta/Al) 티타늄-질화타이타늄-알루미늄(Ti/TiN/Al) 및 티타늄-알루미늄-티타늄 (Ti/Al/Ti) 등의 다중막일 수 있다. 상기 다중막의 비저항은 후술할 제2 층간 절연막(180) 상에 제공되는 전극들(또는 배선들)의 비저항과 실질적으로 동일할 수 있다.
화소 브릿지 배선(PB)의 제3 방향(DR3)으로의 두께는 후술할 제2 층간 절연막(180) 상에 제공되는 전극들(제2 도전층)의 제3 방향(DR3)으로의 두께와 실질적으로 동일할 수 있다. 예를 들어, 화소 브릿지 배선(PB)의 제3 방향(DR3)으로의 두께는 약 6000
Figure pat00001
일 수 있다.
다만, 화소 브릿지 배선(PB)의 위치는 이에 한정되는 것은 아니다. 예를 들어, 화소 브릿지 배선(PB)은 게이트 절연막(140) 상에 배치될 수 있다. 이 경우, 화소 브릿지 배선(PB)은 게이트선(121) 및 제1 커패시터 전극(128)과 동일한 층에 동일한 재료로 제공될 수 있다.
제1 층간 절연막(160) 및 제2 층간 절연막(180)은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함할 수 있다.
제1 층간 절연막(160), 제2 층간 절연막(180) 및 게이트 절연막(140)에는 소스 영역(1356)과 드레인 영역(1357)을 각각 노출하는 소스 접촉 구멍(61)과 드레인 접촉 구멍(62)이 형성될 수 있다.
또한, 제1 층간 절연막(160) 및 제2 층간 절연막(180)에는 제1 커패시터 전극(128)의 일부를 노출하는 스토리지 접촉 구멍(63)이 형성될 수 있다.
제2 층간 절연막(180) 위에는 스위칭 소스 전극(176a)을 포함하는 데이터선(171), 구동 소스 전극(176b) 및 제2 커패시터 전극(178)을 포함하는 구동 전압선(172), 제1 커패시터 전극(128)과 연결되는 스위칭 드레인 전극(177a) 및 구동 드레인 전극(177b)이 구비될 수 있다.
제2 층간 절연막(180) 상에 제공되는 전극들(또는 배선들)은 금속으로 이루어질 수 있다. 상기 금속은 알루미늄(Al)을 포함할 수 있다. 이외에도 예를 들어, 금(Au), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu)와 같은 금속 중 적어도 하나, 또는 금속들의 합금으로 이루어질 수 있다. 또한, 전극들(또는 배선들)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 금속들 및 합금들 중 2 이상 물질이 적층된 다중막으로 형성될 수 있다.
도면에 도시되지 않았으나, 제2 층간 절연막(180) 상에는 상술한 데이터선(171), 구동 전압선(172) 등 외에도 다른 전극들(또는 배선들)이 제공될 수 있으며, 상술한 데이터선(171), 구동 전압선(172) 등과 동일한 재료로 형성될 수 있다.
데이터선(171)은 데이터 신호를 전달하며 게이트선(121)과 교차하는 방향으로 연장되어 형성될 수 있다. 구동 전압선(172)은 구동 전압을 전달하기 위한 것으로, 데이터선(171)과 분리되어 형성되며 데이터선(171)과 평행하도록 연장되어 형성될 수 있다.
스위칭 소스 전극(176a)은 데이터선(171)으로부터 스위칭 반도체층(135a)을 향해서 돌출되도록 형성되며, 구동 소스 전극(176b)은 구동 전압선(172)으로부터 구동 반도체층(135b)을 향해서 돌출되도록 형성될 수 있다.
스위칭 소스 전극(176a)과 구동 소스 전극(176b)은 각각 소스 접촉 구멍(61)을 통해서 소스 영역(1356)과 연결될 수 있다.
스위칭 드레인 전극(177a)은 스위칭 소스 전극(176a)과 마주하고 구동 드레인 전극(177b)은 구동 소스 전극(176b)과 마주할 수 있다.
스위칭 드레인 전극(177a) 및 구동 드레인 전극(177b)은 각각 드레인 접촉 구멍(62)을 통해서 드레인 영역(1357)과 연결될 수 있다.
스위칭 드레인 전극(177a)은 연장되어 제1 층간 절연막(160) 및 제2 층간 절연막(180)에 형성된 접촉 구멍(63)을 통해서 제1 커패시터 전극(128) 및 구동 게이트 전극(125b)과 전기적으로 연결된다.
제2 커패시터 전극(178)은 구동 전압선(172)에서 돌출하여 제1 커패시터 전극(128)과 중첩하고 있다. 따라서, 제1 커패시터 전극(128)과 제2 커패시터 전극(178)은 제1 층간 절연막(160) 및 제2 층간 절연막(180)을 유전체로 하는 스토리지 커패시터(Cst)를 이룰 수 있다.
스위칭 반도체층(135a), 스위칭 게이트 전극(125a), 스위칭 소스 전극(176a) 및 스위칭 드레인 전극(177a)은 스위칭 트랜지스터(T1)를 이룰 수 있다.
구동 반도체층(135b), 구동 게이트 전극(125b), 구동 소스 전극(176b) 및 구동 드레인 전극(177b)은 구동 트랜지스터(T2)를 이룰 수 있다.
이러한 스위칭 트랜지스터(T1) 및 구동 트랜지스터(T2)는 스위칭 소자에 해당한다.
도시하지 않았으나, 스위칭 소스 전극(176a), 구동 소스 전극(176b), 스위칭 드레인 전극(177a) 및 구동 드레인 전극(177b) 위에는 패시베이션층이 배치될 수 있다.
상기 패시베이션층은 무기 재료로 이루어진 무기 절연막일 수 있다. 무기 재료로는 폴리실록산, 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등이 이용될 수 있다. 제2 층간 절연막(180) 상에는 보호층(190)이 형성될 수 있다.
보호층(190)은 유기 재료로 이루어진 유기 절연막일 수 있다. 유기 재료로는 폴리아크릴계 화합물, 폴리이미드계 화합물, 테프론과 같은 불소계 탄소 화합물, 벤조시클로부텐 화합물 등과 같은 유기 절연 물질이 이용될 수 있다.
보호층(190) 위에는 제1 화소 전극(710)이 형성될 수 있다.
제1 화소 전극(710)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(산화 아연) 또는 In2O3(Indium Oxide) 등의 투명한 도전 물질이나 리튬(Li), 칼슘(Ca), 플루오르화리튬/칼슘(LiF/Ca), 플루오르화리튬/알루미늄(LiF/Al), 알루미늄(Al), 은(Ag), 마그네슘(Mg), 또는 금(Au) 등의 반사성 금속을 포함할 수 있다.
한편, 제1 화소 전극(710)은 패시베이션층(180)과 보호층(190)에 형성된 화소 전극 접촉 구멍(181)을 통해서 구동 박막 트랜지스터(T2)의 구동 드레인 전극(177b)과 전기적으로 연결되며, 유기 발광 다이오드(70)의 애노드 전극이 될 수 있다.
보호층(190) 및 제1 화소 전극(710)의 가장자리부 위에는 화소 정의막(350)이 형성될 수 있다. 화소 정의막(350)은 제1 화소 전극(710)을 노출하는 개구부를 포함할 수 있다. 즉, 화소 정의막(350)은 각 화소에 대응하도록 화소 영역을 구획할 수 있다.
화소 정의막(350)은 유기 재료로 이루어진 유기 절연막이다. 유기 재료로는 폴리아크릴계 화합물, 폴리이미드계 화합물, 테프론과 같은 불소계 탄소 화합물, 벤조시클로부텐 화합물 등과 같은 유기 절연 물질이 이용될 수 있다.
화소 정의막(350)의 개구부에는 유기 발광층(720)이 제공될 수 있다.
유기 발광층(720)은 저분자 또는 고분자 물질을 포함할 수 있다. 저분자 물질로는 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(PAphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 포함할 수 있다. 이러한 물질들은 진공증착의 방법으로 형성될 수 있다. 고분자 물질로는 PEDOT, PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등을 포함할 수 있다.
유기 발광층(720)은 단일층으로 제공될 수 있으나, 다양한 기능 층을 포함하는 다중층으로 제공될 수 있다. 유기 발광층(720)이 다중 층으로 제공되는 경우, 정공 주입층(Hole Injection Layer), 정공 수송층(Hole Transport Layer), 발광층(Emission Layer), 전자 수송층(Electron Transport Layer), 전자 주입층(Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있다.
유기 발광층(720)이 이들 모두를 포함할 경우 정공 주입층이 애노드 전극인 제1 화소 전극(710) 위에 위치하고 그위로 정공 수송층, 발광층, 전자 수송층, 전자 주입층이 차례로 적층될 수 있다.
유기 발광층(720)은 적색을 발광하는 적색 유기 발광층, 녹색을 발광하는 녹색 유기 발광층 및 청색을 발광하는 청색 유기 발광층을 포함할 수 있으며, 적색 유기 발광층, 녹색 유기 발광층 및 청색 유기 발광층은 각각 적색 화소, 녹색 화소 및 청색 화소에 형성되어 컬러 화상을 구현하게 된다.
또한, 유기 발광층(720)은 적색 유기 발광층, 녹색 유기 발광층 및 청색 유기 발광층을 적색 화소, 녹색 화소 및 청색 화소에 모두 함께 적층하고, 각 화소별로 적색 색필터, 녹색 색필터 및 청색 색필터를 형성하여 컬러 화상을 구현할 수 있다.
다른 예로, 백색을 발광하는 백색 유기 발광층을 적색 화소, 녹색 화소 및 청색 화소 모두에 형성하고, 각 화소 별로 각각 적색 색필터, 녹색 색필터 및 청색 색필터를 형성하여 컬러 화상을 구현할 수도 있다.
다른 예에서 설명한 백색 유기 발광층은 하나의 유기 발광층으로 형성될 수 있음은 물론이고, 복수 개의 유기 발광층을 적층하여 백색을 발광할 수 있도록 한 구성까지 포함한다.
예를 들어, 적어도 하나의 옐로우 유기 발광층과 적어도 하나의 청색 유기 발광층을 조합하여 백색 발광을 가능하게 한 구성, 적어도 하나의 시안 유기 발광층과 적어도 하나의 적색 유기 발광층을 조합하여 백색 발광을 가능하게 한 구성, 적어도 하나의 마젠타 유기 발광층과 적어도 하나의 녹색 유기 발광층을 조합하여 백색 발광을 가능하게 한 구성 등도 포함할 수 있다.
화소 정의막(350) 및 유기 발광층(720) 위에는 제2 화소 전극(730)이 제공될 수 있다.
제2 화소 전극(730)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 등의 금속막 및/또는 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등의 투명 도전성막으로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 제2 화소 전극(730)은 금속 박막을 포함하는 이중막 이상의 다중막으로 이루어질 수 있으며, 예를 들어, ITO/Ag/ITO의 삼중막으로 이루어질 수도 있다.
앞서 설명한 것과 같이, 제1 화소 전극(710)이 유기 발광 다이오드(70)의 애노드 전극이 됨에 따라, 제2 화소 전극(730)은 유기 발광 다이오드(70)의 캐소드 전극이 될 수 있다.
다만, 경우에 따라 제1 화소 전극(710)이 캐소드 전극이 되고, 제2 화소 전극(720)이 애노드 전극이 될 수도 있다.
제1 화소 전극(710), 유기 발광층(720) 및 제2 화소 전극(730)은 유기 발광 다이오드(70)를 이룬다.
제2 화소 전극(730) 위에는 유기 발광 다이오드(70)를 보호하는 박막 봉지층(TFE)이 배치될 수 있다. 박막 봉지층(TFE)은 제1 무기층, 유기층, 및 제2 무기층 중 어느 하나를 포함하는 단일 막일 수 있으나, 두 층 이상이 적층된 다중막으로 형성될 수도 있다.
도 8은 도 3의 Ⅰ-Ⅰ'선에 따른 단면도이고, 도 9은 도 3의 Ⅱ-Ⅱ'선에 따른 단면도이다.
이하에서는, 도 8 및 도 9를 참조하여, 제1 브릿지(BR1) 상에 형성되는 제1 배선들(BL1; BL1_a, BL1_b, BL1_c, BL1_d) 및 제2 배선들(BL2; BL2_a, BL2_b, BL2_c, BL2_d)의 적층 구조에 대해 구체적으로 설명한다.
버퍼층(120), 게이트 절연막(140), 제1 층간 절연막(160) 및 제2 층간 절연막(180)은, 베이스층(110)의 제1 브릿지(BR1)를 노출하는 개구부(OA)를 포함할 수 있다.
즉, 버퍼층(120), 게이트 절연막(140), 제1 층간 절연막(160) 및 제2 층간 절연막(180)은 제1 아일랜드(IS1) 및 제2 아일랜드(IS2) 상에 주로 제공되고, 제1 아일랜드(IS1)의 제1 브릿지(BR1_1) 및 제2 아일랜드(IS2)의 제4 브릿지(BR2_4)에는 버퍼층(120), 게이트 절연막(140), 제1 층간 절연막(160) 및 제2 층간 절연막(180)이 일부에만 제공될 수 있다.
베이스층(110)의 개구부(OA) 상에는 제2 배선들(BL2)이 브릿지(BR)의 형상을 따라 제1 방향(DR1)을 따라 배치될 수 있다.
제2 배선들(BL2)은 화소 브릿지 배선(PB)과 동일한 물질로 동시에 형성될 수 있다. 즉, 제2 배선들(BL2)은 금속으로 이루어질 수 있다. 상기 금속은 몰리브덴(Mo)을 포함할 수 있다. 이외에도 금(Au), 은(Ag), 알루미늄(Al), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu) 중 적어도 하나, 또는 이들의 합금을 포함할 수 있다.
또한, 제2 배선들(BL2)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 금속들 및 합금들 중 2 이상 물질이 적층된 다중막으로 형성될 수도 있다.
일 실시예에 따르면, 제2 배선들(BL2)은 나이오븀-알루미늄(Nb/Al), 탄탈륨-알루미늄(Ta/Al) 티타늄-질화타이타늄-알루미늄(Ti/TiN/Al) 및 티타늄-알루미늄-티타늄 (Ti/Al/Ti) 등의 다중막 일 수 있다. 상기 다중막의 비저항은 제2 층간 절연막(180) 상에 제공되는 전극들(제2 도전층)의 비저항과 실질적으로 동일할 수 있다.
제2 배선들(BL2)의 제3 방향(DR3)으로의 두께는 제2 층간 절연막(180) 상에 제공되는 전극들(제2 도전층)의 제3 방향(DR3)으로의 두께와 실질적으로 동일할 수 있다. 예를 들어, 제2 배선들(BL2)의 제3 방향(DR3)으로의 두께는 약 6000
Figure pat00002
일 수 있다.
다만, 제2 배선들(BL2)은 공정 순서에 따라, 게이트선(121) 및 게이트 전극(125a, 125b)과 동일한 물질로 동시에 형성될 수 있다.
제2 배선들(BL2) 상에는 제2 보호층(200)이 배치될 수 있다. 제2 보호층(200)은 제2 배선들(BL2)의 상면 및 측면을 완전히 덮도록 배치될 수 있다. 제2 보호층(200) 상에는 제1 배선들(BL1)이 제2 배선들(BL2)과 제3 방향(DR3)으로 중첩되도록 배치될 수 있다. 제2 보호층(200)에는 제2 배선들(BL2)의 일부를 노출하는 제1 접촉 구멍들(CNT1)이 형성될 수 있다. 제1 배선들(BL1) 은 제1 접촉 구멍들(CNT1)을 통해서 제2 배선들(BL2)과 물리적 및 전기적으로 연결될 수 있다. 도 9에서는 제1 접촉 구멍들(CNT1)을 두 개로 도시하였으나, 이에 한정되는 것은 아니다. 즉, 제1 접촉 구멍들(CNT1)의 개수는 브릿지(BR)의 길이에 비례하여 증감할 수 있다.
제2 보호층(200)은 상기 개구부(OA)를 덮도록 제공될 수 있으며, 버퍼층(120) 및 게이트 절연막(140)의 가장자리를 적어도 일부라도 덮도록 형성될 수 있다.
제2 보호층(200)은 유기 재료로 이루어진 유기 절연막일 수 있다. 유기 재료로는 폴리아크릴계 화합물, 폴리이미드계 화합물, 테프론과 같은 불소계 탄소 화합물, 벤조시클로부텐 화합물 등과 같은 유기 절연 물질이 이용될 수 있다.
브릿지(BR) 상에 제공된 제1 배선들(BL1~BL4)은 브릿지(BR)의 형상을 따라 제1 방향(DR1)으로 연장된다.
또한, 브릿지(BR1) 상에 제공된 제1 배선들(BL1)은 아일랜드(IS)까지 연장되어 제공될 수 있다. 아일랜드(IS)까지 연장된 제1 배선들(BL1)은 제2 층간 절연막(180) 상에 위치할 수 있다. 제1 층간 절연막(160) 상에 화소 브릿지 배선(PB)이 배치될 수 있다. 제2 층간 절연막(180)에는 화소 브릿지 배선(PB)의 일부를 노출하는 제2 접촉 구멍(CNT2)이 형성될 수 있다. 제1 배선들(BL1)은 제2 접촉 구멍(CNT2)을 통해서, 화소 브릿지 배선(PB)과 물리적 및 전기적으로 연결될 수 있다.
화소 브릿지 배선(PB)은 도 9에 도시된 바와 같이, 층간 절연막(160) 상에 배치될 수 있다. 다만, 화소 브릿지 배선(PB)의 위치는 이에 한정되는 것은 아니다. 예를 들어, 화소 브릿지 배선(PB)은 게이트 절연막(140) 상에 배치될 수 있다. 이 경우, 화소 브릿지 배선(PB)은 게이트선(121) 및 제1 커패시터 전극(128)과 동일한 층에 동일한 재료로 제공될 수 있다.
제1 배선들(BL1)은, 제2 층간 절연막(180) 상에 제공되는 트랜지스터의 소스 전극(176a, 176b), 데이터선(171), 제2 커패시터 전극(178), 구동 전압선(172), 트랜지스터의 드레인 전극(177a, 177b) 등과 동일한 재료로 제공될 수 있다.
예를 들어, 제1 배선들(BL1)은 알루미늄(Al)을 포함할 수 있다. 이외에도 예를 들어, 금(Au), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu)와 같은 금속 중 적어도 하나, 또는 금속들의 합금으로 이루어질 수 있다. 또한, 전극들(또는 배선들)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 금속들 및 합금들 중 2 이상 물질이 적층된 다중막으로 형성될 수 있다.
제1 배선들(BL1)의 측면 및 상면에는 제1 보호층(190)이 형성될 수 있다.
브릿지(BL1) 상에 제공된 제1 보호층(190)은 아일랜드(IS)까지 연장되어 제공될 수 있다. 즉, 제1 배선(BL1)은 제1 보호층(190)에 의하여 보호될 수 있다.
제1 보호층(190) 상에는 제2 화소 전극(730)이 제공될 수 있으며, 제2 화소 전극(730)은 베이스층(110), 제1 보호층(190) 및 제2 보호층(200)을 덮도록 형성될 수 있다.
제2 화소 전극(730) 상에는 박막 봉지층(TFE)이 배치될 수 있다.
무기물을 포함하는 버퍼층(120), 게이트 절연막(140), 제1 층간 절연막(160) 및 제2 층간 절연막(180)을 통칭하여 무기 절연층이라 할 수 있다. 또한, 제1 보호층(190) 및 제2 보호층(200)을 통칭하여 유기물층이라 할 수 있다.
일 실시예에 의하면 상기 무기절연층은 브릿지(BR)에 대응하는 개구부(OA)를 가지며, 브릿지(BR)는 상기 개구부(OA)의 적어도 일부를 채우는 유기물층을 구비한다.
본 발명에 의한 표시 장치(1)는 스트레쳐블(stretchable)한 것으로, 만일 무기절연층이 브릿지(BR)에서 개구부(OA)를 갖지 않아 아일랜드(IS)에서 브릿지(BR)에 이르기까지 연속적인 형상을 갖고, 제1 및 제2 배선(BL1)이 브릿지(BR)에서 무기절연층 상에 위치한다면, 기판(100) 연신될 때 제1 배선(BL)에 큰 인장 스트레스가 인가된다.
특히 무기절연층은 경도가 유기물층보다 높기에 브릿지(BR)에 존재하는 무기절연층에 크랙 등이 발생할 확률이 매우 높으며, 무기절연층에 크랙이 발생할 경우 무기절연층 상의 제1 배선(BL1)에도 크랙 등이 발생하여 제1 배선(BL)의 단선 등의 불량이 발생할 확률이 매우 높게 된다.
하지만, 본 실시예에 따른 표시 장치의 경우, 무기절연층은 기판(100)이 연신되더라도 스트레스를 거의 받지 않는 베이스층(110)의 아일랜드(IS) 상에 주로 제공하고, 스트레스를 받는 브릿지(BR)에는 최소화하여 제공함으로써, 브릿지(BR)에서 제1 배선들(BL1)이 유기물층(예: 제2 보호층(200)) 상에 위치하도록 한다. 유기물층의 경우 유기물을 포함하는 특성 상 크랙이 발생할 확률이 낮으므로, 유기물층 상에 위치하는 제1 배선(BL1)에 크랙 등이 발생하는 것을 방지하거나 발생확률을 최소화할 수 있다.
도시하지 않았으나, 제2 배선들(BL2)과 베이스층(180) 사이에 유기물층을 더 포함할 수 있다. 즉, 제2 배선들(BL2)은 베이스층(180) 상에 형성된 유기물층 상에 배치될 수 있다. 이 경우, 유기물층은 경도가 무기절연층보다 낮으므로, 기판(100)에 가해지는 인장 스트레스를 흡수하고, 따라서 제2 배선(BL2)에 인장 스트레스가 집중되는 것을 효과적으로 최소화할 수 있다.
또한, 본 실시예에 따른 표시 장치의 경우, 제1 배선들(BL1)에 크랙이 발생할 것을 대비해, 제2 배선들(BL2)을 추가로 배치함으로써, 제1 배선들(BL1)에 크랙이 발생하는 경우, 제2 배선들(BL2)을 통해 전기적 신호를 전달할 수 있다. 예를 들어, 도 9에 도시된 두 제1 접촉 저항(CNT1) 사이에 크랙이 발생 시, 제1 배선들(BL1)을 통해 전달되는 전기적 신호는 제2 배선들(BL2)을 통해 전달될 수 있는 바, 표시 장치(1)의 신뢰성이 향상될 수 있다.
게이트 절연막(140) 및 제1 층간 절연막(160) 상에 형성되는 전극들/배선들을 통칭하여 제1 도전층이라 할 수 있다. 또한, 제2 층간 절연막(180) 상에 형성되는 전극들/배선들을 통칭하여 제2 도전층이라 할 수 있다.
본 발명의 일 실시예에 의하면, 브릿지(BR) 상에 제공되는 제1 배선들(BL1)은 제2 도전층에 포함되는 재료와 동일한 재료를 포함할 수 있다.
본 발명의 일 실시예에 의하면 브릿지(BR) 상에 제공되는 제1 배선들(BL)에 연신율이 높은 물질이 포함되도록 함으로써, 제1 배선들(BL)에 크랙이 발생하거나 제1 배선들(BL)이 단선되는 등의 불량이 발생하지 않도록 할 수 있다.
본 발명의 일 실시예에 의하면, 브릿지(BR) 상에 제공되는 제2 배선들(BL2)은 제1 도전층에 포함되는 재료와 동일한 재료를 포함할 수 있다. 제1 배선들(BL1)에 크랙이 발생하는 경우, 제2 배선들(BL2)이 제1 배선들(BL1)의 기능을 수행하게 되므로, 제2 배선들(BL2)의 비저항은 제1 배선들(BL1)과 실질적으로 동일한 것이 바람직하다. 예를 들어, 제2 배선들(BL2)은 나이오븀-알루미늄(Nb/Al), 탄탈륨-알루미늄(Ta/Al) 티타늄-질화타이타늄-알루미늄(Ti/TiN/Al) 및 티타늄-알루미늄-티타늄 (Ti/Al/Ti) 등의 다중막일 수 있다.
아일랜드(IS)에서는, 제1 배선들(BL1)보다는 연신율이 낮지만 제1 배선들(BL)과 상이한 전기적/물리적 특성을 갖는 물질로 형성된 제1 도전층을 형성함으로써 전기적 신호 전달의 효율성을 높이거나, 제조 과정에서의 불량 발생률을 낮출 수 있다.
예를 들어, 아일랜드(IS) 상에 제공되는 제1 도전층은 몰리브덴을 포함할 수 있고, 제2 도전층 및 제1 배선들(BL)은 알루미늄을 포함할 수 있다.
제2 브릿지 내지 제4 브릿지(BR2~BR4)의 구조는 상술한 제1 브릿지(BR1)의 구조와 유사할 수 있다. 즉, 제2 브릿지 내지 제4 브릿지(BR2~BR4)에서 무기절연층이 제거되고, 제2 배선들(BL2)은 베이스층(110) 상에 배치되고, 제2 배선들(BL2) 상에 제2 보호층(200)이 배치될 수 있다. 제2 보호층(200) 상에 제1 배선들(BL1)이 제2 배선들(BL2)과 제3 방향(DR3)으로 중첩되게 배치되고, 제2 보호층(200)에 형성된 제1 접촉 구멍(CNT1)을 통해 상호 물리적 및 전기적으로 연결될 수 있다. 제2 브릿지 내지 제4 브릿지(BR1_2~BR1_4)에 제공되는 제1 배선들(BL1)의 개수는 제1 브릿지(BR1_1)에 제공되는 제1 배선들(BL1)의 개수와 동일할 수도 있고, 상이할 수도 있다.
이하, 도 10 내지 도 19를 통해 일 실시예에 따른 표시 장치(1)의 제조 방법에 대해 설명한다.
도 10 내지 도 19는 일 실시예에 따른 표시 장치의 제조 방법을 나타낸 도면이다.
도 10 및 도 11에 도시된 바와 같이, 베이스층(110) 상에 버퍼층(120)을 배치할 수 있다. 이러한 버퍼층(120)은 베이스층(110)의 상면의 평활성을 높이거나 베이스층(110) 등으로부터의 불순물이 박막 트랜지스터(T1)의 반도체층(135a)으로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다.
버퍼층(120) 상에 구동 반도체층(135b)을 형성할 수 있다. 구동 반도체층(135b)의 채널 영역(1355)은 불순물이 도핑되지 않은 폴리 실리콘, 즉 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 구동 반도체층(135b)의 소스 영역(1356) 및 드레인 영역(1357)은 도전성 불순물이 도핑된 폴리 실리콘, 즉 불순물 반도체(impurity semiconductor)을 포함할 수 있다.
버퍼층(120) 및 구동 반도체층(135b) 상에 게이트 절연막(140)이 배치되고, 게이트 절연막(140) 상에는 게이트 전극(125b)이 형성될 수 있다.
게이트 절연막(140) 및 게이트 전극(125b) 상에는 제1 층간 절연막(160)이 형성될 수 있다.
이어서, 도 12 및 도 13에 도시된 바와 같이, 버퍼층(120), 게이트 절연막(140) 및 제1 층간 절연막(160)에는 포토 공정을 통해, 베이스층(110)의 브릿지(BR) 영역을 노출하는 개구부(OA)가 형성될 수 있다. 이 때, 아일랜드(IS) 영역과 브릿지(BR) 영역의 경계는 완만한 경사면을 가질 수 있다. 이로 인해, 제1 배선들(BR1)의 단락을 방지할 수 있다.
개구부(OA)를 형성한 후, 제1 도전층을 패터닝하여, 제1 층간 절연막(160) 상에 화소 브릿지 배선들(PB)을 형성하고, 베이스층(110)의 개구부(OA) 영역에 제2 배선들(BL2)을 동시에 형성할 수 있다. 화소 브릿지 배선들(PB) 및 제2 배선들(BL2)은 금속으로 이루어질 수 있다. 상기 금속은 몰리브덴(Mo)을 포함할 수 있으며, 이외에도 금(Au), 은(Ag), 알루미늄(Al), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu) 중 적어도 하나, 또는 이들의 합금을 포함할 수 있다.
또한, 화소 브릿지 배선(PB)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 금속들 및 합금들 중 2 이상 물질이 적층된 다중막으로 형성될 수도 있다.
예를 들어, 나이오븀-알루미늄(Nb/Al), 탄탈륨-알루미늄(Ta/Al) 티타늄-질화타이타늄-알루미늄(Ti/TiN/Al) 및 티타늄-알루미늄-티타늄 (Ti/Al/Ti) 등 일 수 있다. 예시한 다중막의 비저항은 알루미늄(Al)의 비저항과 실질적으로 동일할 수 있다.
이어서, 도 14 및 도 15를 참조하면, 제2 층간 절연막(180)을 패터닝하여, 제1 층간 절연막(180)상에만 제2 층간 절연막(180)을 형성할 수 있다. 이 후, 하프톤 마스크 및 슬릿 마스크 등과 같은 반투과 마스크를 이용하여, 소스 접촉 구멍(61), 드레인 접촉 구멍(62) 및 제2 접촉 구멍(CNT2)을 동시에 형성할 수 있다. 즉, 게이트 절연막(140), 제1 층간 절연막(160) 및 제2 층간 절연막(180)에 소스 영역(1356)의 일부를 노출하는 소스 접촉 구멍(61) 및 드레인 영역(1357)의 일부를 노출하는 드레인 접촉 구멍(62)을 형성하는 마스크의 투과도와 제2 층간 절연막(180)에 화소 브릿지 배선들(PB)의 일부를 노출하는 제2 접촉 구멍(CNT2)을 형성하는 마스크의 투과도를 상이하게 조절하여 두 번의 마스크 공정을 한번의 마스크 공정으로 줄일 수 있다.
이어서, 도 16 및 도 17을 참조하면, 베이스층(110)의 개구부(OA) 영역에 제2 보호층(200)을 패터닝하여 형성한다. 이 후, 제2 보호층(200)에 제2 배선들(BL2)의 일부를 노출하는 복수의 제1 접촉 구멍(CNT1)을 형성할 수 있다. 제1 접촉 구멍(CNT1)의 개수는 베이스층(110)의 개구부(OA)의 크기에 비례하여 증감될 수 있다.
이어서, 도 18 및 도 19를 참조하면, 소스 접촉 구멍(61), 드레인 접촉 구멍(62), 제1 접촉 구멍(CNT1) 및 제2 접촉 구멍(CNT2)이 형성된 베이스(110) 상에 제2 도전층을 패터닝하여, 소스 접촉 구멍(61)을 통해 소스 영역(1356)과 연결되는 소스 전극(176b), 드레인 접촉 구멍(62)을 통해 드레인 영역(1357)과 연결되는 드레인 전극(177b), 제1 접촉 구멍(CNT1) 을 통해 제2 배선들(BL2)과 연결되고, 제2 접촉 구멍(CNT2)을 통해 화소 브릿지 배선(PB)와 연결되는 제1 배선들(BL1) 을 형성할 수 있다.
소스 전극(176b), 드레인 전극(177b) 및 제1 배선들(BL1)은 알루미늄(Al)을 포함할 수 있다. 이외에도 예를 들어, 금(Au), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu)와 같은 금속 중 적어도 하나, 또는 금속들의 합금으로 이루어질 수 있다. 또한, 전극들(또는 배선들)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 금속들 및 합금들 중 2 이상 물질이 적층된 다중막으로 형성될 수 있다.
이 후, 제2 층간 절연막(180), 소스 전극(176b), 드레인 전극(177b) 및 제1 배선들(BL1) 상에 제1 보호층(190)을 형성할 수 있다. 제1 보호층(190)에는 드레인 전극(177b)의 일부를 노출하는 화소 전극 접촉 구멍(181)이 형성될 수 있다. 제1 보호층(190) 상에 제1 화소 전극(710)이 형성되고 화소 전극 접촉 구멍(181)을 통해서 드레인 전극(177b)과 물리적 및 전기적으로 연결될 수 있다.
보호층(190) 및 제1 화소 전극(710)의 가장자리부 위에는 화소 정의막(350)이 형성될 수 있다. 화소 정의막(350)은 제1 화소 전극(710)을 노출하는 개구부를 포함할 수 있다. 즉, 화소 정의막(350)은 각 화소에 대응하도록 화소 영역을 구획할 수 있다.
화소 정의막(350)의 개구부에는 유기 발광층(720)이 제공될 수 있다. 이러한 유기 발광층(720)은 증착(evaporation), 스크린 인쇄, 잉크젯 인쇄방법, 레이저열전사방법(LITI; Laser induced thermal imaging) 등으로 형성할 수 있다.
화소 정의막(350) 및 유기 발광층(720) 위에는 제2 화소 전극(730)이 제공될 수 있다. 제2 화소 전극(730) 위에는 유기 발광 다이오드를 보호하는 박막 봉지층(TFE)이 배치될 수 있다. 박막 봉지층(TFE)은 제1 무기층, 유기층, 및 제2 무기층 중 어느 하나를 포함하는 단일 막일 수 있으나, 두 층 이상이 적층된 다중막으로 형성될 수도 있다.
이하, 표시 장치의 다른 실시예에 대해 설명한다. 이하의 실시예에서, 이미 설명한 실시예와 동일한 구성에 대해서는 설명을 생략하거나, 차이점을 위주로 설명한다.
도 20은 다른 실시예에 따른 도 3의 Ⅰ-Ⅰ'선에 따른 단면도이고, 도 21은 다른 실시예에 따른 도 3의 Ⅱ-Ⅱ'선에 따른 단면도이다.
도 20 및 도 21을 참조하면, 제1 배선들(BL1, BL1_c) 상에 제1 보호층(190)이 생략된다는 점에서 도 8 및 도 9에 도시된 실시예와 차이점이 있다.
더욱 구체적으로 설명하면, 베이스층(110) 상에 제2 배선들(BL2; BL2_a, BL2_b, BL2_c, BL2_d)이 배치될 수 있다. 제2 배선들(BL2; BL2_a, BL2_b, BL2_c, BL2_d)의 측면 및 상면에는 제2 보호층(200)이 배치될 수 있다. 제2 보호층(200) 상에는 제1 배선들(BL1; BL1_a, BL1_b, BL1_c, BL1_d)이 제2 배선들(BL2; BL2_a, BL2_b, BL2_c, BL2_d) 각각과 중첩되게 배치될 수 있다. 제2 보호층(200)에는 제2 배선들(BL2; BL2_a, BL2_b, BL2_c, BL2_d)의 일부를 노출하는 복수의 제1 접촉 구멍(CNT1)을 포함할 수 있다. 제1 배선들(BL1; BL1_a, BL1_b, BL1_c, BL1_d) 각각은 제1 접촉 구멍(CNT1)을 통해서 제2 배선들(BL2; BL2_a, BL2_b, BL2_c, BL2_d)과 물리적 전기적으로 연결될 수 있다.
제1 보호층(190)은 아일랜드 영역(IS1, IS2) 상에만 배치되고, 브릿지 영역(BR) 상에는 배치되지 않을 수 있다. 즉, 제1 보호층(190)은 제2 층간 절연막(180), 소스 전극(176b) 및 드레인 전극(177b)상에 형성될 수 있다. 제1 배선들(BL1, BL1_c) 상에는 제2 화소 전극(730)이 직접 배치될 수 있다. 제2 화소 전극(730) 상에는 박막 봉지층(TFE)이 배치될 수 있다. 베이스층(110)의 개구부(OA) 영역에 제1 보호층(190)을 형성하는 공정이 생략됨으로써, 공정 오차가 줄어들 수 있다.
도 22는 다른 실시예에 따른 도 3의 Ⅰ-Ⅰ'선에 따른 단면도이고, 도 23은 다른 실시예에 따른 도 3의 Ⅱ-Ⅱ'선에 따른 단면도이다.
도 22 및 도 23을 참조하면, 제2 배선들(BL2)과 베이스층(110) 사이에 제3 배선들(BL3)을 더 포함한다는 점에서 도 8 및 도 9의 실시예와 차이점이 존재한다.
더욱 구체적으로 설명하면, 베이스층(110) 상에 제3 배선들(BL3; BL3_a, BL3_b, BL3_c, BL3_d)이 배치될 수 있다. 제3 배선들(BL3; BL3_a, BL3_b, BL3_c, BL3_d)은 게이트선(121) 및 게이트 전극(125a, 125b)과 동일한 물질로 동시에 형성될 수 있다.
즉, 제3 배선들(BL3; BL3_a, BL3_b, BL3_c, BL3_d)은 금속으로 이루어질 수 있다. 상기 금속은 몰리브덴(Mo)을 포함할 수 있다. 이외에도 금(Au), 은(Ag), 알루미늄(Al), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu) 중 적어도 하나, 또는 이들의 합금을 포함할 수 있다.
또한, 제3 배선들(BL3; BL3_a, BL3_b, BL3_c, BL3_d)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 금속들 및 합금들 중 2 이상 물질이 적층된 다중막으로 형성될 수도 있다.
제3 배선들(BL3; BL3_a, BL3_b, BL3_c, BL3_d)은 나이오븀-알루미늄(Nb/Al), 탄탈륨-알루미늄(Ta/Al) 및 티타늄-질화타이타늄-알루미늄(Ti/TiN/Al) 등의 다중막 일 수 있다.
상기 다중막의 비저항은 제2 층간 절연막(180) 상에 제공되는 전극들(제2 도전층)의 비저항과 실질적으로 동일할 수 있다. 일 실시예에 따르면, 제3 배선들(BL3; BL3_a, BL3_b, BL3_c, BL3_d)의 제3 방향(DR3)으로의 두께는 후술할 제2 층간 절연막(180) 상에 제공되는 전극들(제2 도전층)의 제3 방향(DR3)으로의 두께의 절반에 해당할 수 있다. 예를 들어, 제3 배선들(BL3; BL3_a, BL3_b, BL3_c, BL3_d)의 제3 방향(DR3)으로의 두께는 약 2000
Figure pat00003
내지 3000
Figure pat00004
일 수 있다.
제3 배선들(BL3; BL3_a, BL3_b, BL3_c, BL3_d) 상에 제2 배선들(BL2; BL2_a, BL2_b, BL2_c, BL2_d)이 배치될 수 있다. 제2 배선들(BL2; BL2_a, BL2_b, BL2_c, BL2_d) 각각은 제3 배선들(BL3; BL3_a, BL3_b, BL3_c, BL3_d)과 제3 방향(DR3)으로 중첩되게 배치될 수 있다.
일 실시예에 따르면, 제2 배선들(BL2; BL2_a, BL2_b, BL2_c, BL2_d)의 제3 방향(DR3)으로의 두께는 제2 층간 절연막(180) 상에 제공되는 전극들(제2 도전층)의 제3 방향(DR3)으로의 두께의 절반에 해당할 수 있다. 예를 들어, 제2 배선들(BL2; BL2_a, BL2_b, BL2_c, BL2_d)의 제3 방향(DR3)으로의 두께는 약 2000
Figure pat00005
내지 3000
Figure pat00006
일 수 있다.
제2 배선들(BL2; BL2_a, BL2_b, BL2_c, BL2_d)의 측면 및 상면과 제3 배선들(BL3; BL3_a, BL3_b, BL3_c, BL3_d)의 측면 및 상면의 일부에는 제2 보호층(200)이 배치될 수 있다.
제2 보호층(200) 상에는 제1 배선들(BL1; BL1_a, BL1_b, BL1_c, BL1_d)이 제2 배선들(BL2; BL2_a, BL2_b, BL2_c, BL2_d) 각각과 중첩되게 배치될 수 있다. 제2 보호층(200)에는 제2 배선들(BL2; BL2_a, BL2_b, BL2_c, BL2_d)의 일부를 노출하는 복수의 제1 접촉 구멍(CNT1)을 포함할 수 있다. 제1 배선들(BL1; BL1_a, BL1_b, BL1_c, BL1_d) 각각은 제1 접촉 구멍(CNT1)을 통해서 제2 배선들(BL2; BL2_a, BL2_b, BL2_c, BL2_d)과 물리적 전기적으로 연결될 수 있다.
설명의 편의를 위해 도 22 및 도 23에는 제1 배선들(BL1) 내지 제3 배선들(BL3)의 제3 방향(DR3)으로의 두께가 모두 동일하게 도시하였으나, 실제로는 제2 배선들(BL2; BL2_a, BL2_b, BL2_c, BL2_d)의 제3 방향(DR3)으로의 두께와 제3 배선들(BL3; BL3_a, BL3_b, BL3_c, BL3_d)의 제3 방향(DR3)으로의 두께의 합이 제2 층간 절연막(180) 상에 제공되는 전극들(제2 도전층)의 제3 방향(DR3)으로의 두께와 실질적으로 동일할 수 있다. 즉, 제2 배선들(BL2; BL2_a, BL2_b, BL2_c, BL2_d)의 제3 방향(DR3)으로의 두께와 제3 배선들(BL3; BL3_a, BL3_b, BL3_c, BL3_d)의 제3 방향(DR3)으로의 두께의 합이 제1 배선들(BL1)의 제3 방향(DR3)으로의 두께와 실질적으로 동일할 수 있다.
제2 배선들(BL2; BL2_a, BL2_b, BL2_c, BL2_d)과 제3 배선들(BL3; BL3_a, BL3_b, BL3_c, BL3_d)이 나이오븀-알루미늄(Nb/Al), 탄탈륨-알루미늄(Ta/Al) 및 티타늄-질화타이타늄-알루미늄(Ti/TiN/Al) 등의 다중막으로 이루어진 경우, 제2 층간 절연막(180) 상에 제공되는 전극들(제2 도전층)의 비저항과 동일하므로, 제2 배선들(BL2; BL2_a, BL2_b, BL2_c, BL2_d)과 제3 배선들(BL3; BL3_a, BL3_b, BL3_c, BL3_d)의 총 저항값이 제1 배선들(BL1; BL1_a, BL1_b, BL1_c, BL1_d)의 저항값과 실질적으로 동일할 수 있다. 이로 인해, 제1 배선들(BL1)에 크랙이 발생된 경우에도, 제2 배선들 및 제3 배선들을 통해 동일한 저항 조건에서 전기적 신호를 전달할 수 있다.
도 24는 다른 실시예에 따른 도 3의 Ⅰ-Ⅰ'선에 따른 단면도이고, 도 25는 다른 실시예에 따른 도 3의 Ⅱ-Ⅱ'선에 따른 단면도이다.
도 24 및 도 25를 참조하면, 제2 배선들(BL2)과 제2 보호층(200)이 베이스층(110) 내에 형성된다는 점에서, 도 8 및 도 9에 도시된 실시예와 차이점이 있다.
더욱 구체적으로 설명하면, 베이스층(110) 내에 제2 배선들(BL2; BL2_a, BL2_b, BL2_c, BL2_d) 및 제2 보호층(200)이 배치될 수 있다. 제2 배선들(BL2; BL2_a, BL2_b, BL2_c, BL2_d)의 측면 및 상면에는 제2 보호층(200)이 배치될 수 있다. 제2 보호층(200)의 측면은 베이스층(110)의 내측면(110_1s)와 접할 수 있다.
제2 보호층(200) 상에는 제1 배선들(BL1; BL1_a, BL1_b, BL1_c, BL1_d)이 제2 배선들(BL2; BL2_a, BL2_b, BL2_c, BL2_d) 각각과 중첩되게 배치될 수 있다. 제2 보호층(200)에는 제2 배선들(BL2; BL2_a, BL2_b, BL2_c, BL2_d)의 일부를 노출하는 복수의 제1 접촉 구멍(CNT1)을 포함할 수 있다. 제1 배선들(BL1; BL1_a, BL1_b, BL1_c, BL1_d) 각각은 제1 접촉 구멍(CNT1)을 통해서 제2 배선들(BL2; BL2_a, BL2_b, BL2_c, BL2_d)과 물리적 전기적으로 연결될 수 있다.
제2 보호층(200)과 제1 배선들(BL1) 상에는 제1 보호층(190)이 배치될 수 있다. 제1 보호층(190) 상에는 제2 전극(730)이 배치될 수 있다. 이 경우, 제2 전극(730)은 제2 보호층(200)의 측면과 접하지 않을 수 있다. 제2 전극(730) 상에는 박막 봉지층(TFE)이 배치될 수 있다.
인장 스트레스가 최소인 중립면은 인-폴딩(in-folding) 구조의 표시 장치에서는 베이스층의 상면(110_1T)보다 위쪽에 형성될 수 있다. 예를 들어, 스위칭 트랜지스터(T1) 및 구동 트랜지스터(T2) 등이 형성되는 버퍼층(120)에 중립면이 형성될 수 있다. 반대로, 아웃-폴딩(out-folding) 구조의 표시 장치에서는 베이스층의 상면(110_1T)보다 아래쪽에 형성될 수 있다. 따라서, 베이스층(110) 내에 제2 배선들(BL2; BL2_a, BL2_b, BL2_c, BL2_d) 및 제2 보호층(200)이 배치되는 경우, 제2 배선들(BL2; BL2_a, BL2_b, BL2_c, BL2_d)에 크랙 발생 확률이 감소될 수 있으므로, 아웃-폴딩(out-folding) 구조의 표시 장치에 효과적일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치 110: 베이스층
120: 버퍼층 140: 게이트 절연막
160: 제1 층간 절연막 180: 제2 층간 절연막
190: 제1 보호층 200: 제2 보호층
CNT1: 제1 접촉 구멍 CNT2: 제2 접촉 구멍
IS: 아일랜드 BR: 브릿지
PB: 화소 브릿지 배선 TFE: 박막 봉지층
BL1, BL2, BL3: 제1 배선들, 제2 배선들, 제3 배선들

Claims (20)

  1. 화소를 포함하는 복수의 아일랜드들, 및 상기 아일랜드들을 상호 연결하며, 상기 화소에 연결되는 제1 배선들을 포함하는 브릿지들을 포함하는 베이스층;
    상기 베이스층 상에 배치되며, 상기 브릿지 영역의 베이스층을 노출하는 개구부를 포함하는 무기절연층;
    상기 개구부 상에 배치되는 제2 배선들; 및
    상기 제1 배선들과 상기 제2 배선들 사이에 배치되는 상기 제1 유기절연층을 포함하고,
    상기 제1 배선들과 상기 제2 배선들은 상기 제1 유기절연층에 형성된 복수의 제1 접촉 구멍들을 통해 연결되는 표시 장치.
  2. 제1 항에 있어서,
    상기 화소와 상기 제1 배선들을 연결하는 화소 브릿지 배선을 더 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 배선들과 상기 화소 브릿지 배선 사이에는 적어도 하나의 무기절연층이 배치되고, 상기 제1 배선들과 상기 화소 브릿지 배선은 상기 무기 절연층에 형성되는 제2 접촉 구멍을 통해 연결되는 표시 장치.
  4. 제2 항에 있어서,
    상기 제2 배선들은 상기 화소 브릿지 배선과 동일한 물질로 이루어진 표시 장치.
  5. 제4 항에 있어서,
    상기 제2 배선들은 나이오븀-알루미늄(Nb/Al), 탄탈륨-알루미늄(Ta/Al) 및 티타늄-질화타이타늄-알루미늄(Ti/TiN/Al), 티타늄-알루미늄-티타늄 (Ti/Al/Ti) 중 어느 하나를 포함하는 다중층인 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 배선들의 비저항과 상기 제2 배선들의 비저항은 실질적으로 동일한 표시 장치.
  7. 제1 항에 있어서,
    상기 제1 배선들의 두께 방향으로의 높이와 상기 제2 배선들의 두께 방향으로의 높이는 실질적으로 동일한 표시 장치.
  8. 제1 항에 있어서,
    상기 제1 배선들과 상기 제2 배선들은 상기 개구부 내에서 두께 방향으로 중첩하는 표시 장치.
  9. 제1 항에 있어서,
    상기 아일랜드는 사각형 형상을 갖고, 상기 아일랜드의 각 변에 상기 브릿지가 연결되는 표시 장치.
  10. 제1 항에 있어서,
    상기 제1 유기 절연층 및 상기 제1 배선들 상에 제2 유기 절연층이 배치되는 표시 장치.
  11. 제10 항에 있어서,
    상기 제2 유기 절연층 상에 박막 봉지층이 배치되는 표시 장치.
  12. 제1 항에 있어서,
    상기 제2 배선들과 상기 개구부의 베이스층 사이에 제3 배선들을 더 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제2 배선들과 상기 제3 배선들은 두께 방향으로 중첩하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제2 배선들의 두께 방향으로의 높이와 상기 제3 배선들의 두께 방향으로의 높이의 합은 상기 제1 배선들의 두께 방향으로의 높이와 실질적으로 동일한 표시 장치.
  15. 제1 항에 있어서,
    상기 베이스층은 상기 브릿지의 일부 영역에 상기 베이스층의 상면보다 낮은 홈을 형성하는 표시 장치.
  16. 제15 항에 있어서,
    상기 홈에 상기 제2 배선들 및 상기 제1 유기 절연층을 배치하는 표시 장치.
  17. 제1 항에 있어서,
    상기 무기 절연층은 순차적으로 적층된 버퍼층, 게이트 절연막 및 적어도 하나의 층간 절연막을 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 화소는 트랜지스터를 포함하며, 상기 트랜지스터는, 상기 버퍼층 상에 제공되는 반도체층상기 게이트 절연막 상에 제공되는 게이트 전극및 상기 층간 절연막 상에 형성되는 소스 전극 및 드레인 전극을 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 배선들은 상기 소스 전극 및 상기 드레인 전극에 포함된 물질과 동일한 물질로 이루어진 표시 장치.
  20. 제18 항에 있어서,
    상기 제2 배선들은 상기 게이트 전극과 동일한 물질로 이루어진 표시 장치.
KR1020190067566A 2019-06-07 2019-06-07 표시 장치 KR20200140980A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020190067566A KR20200140980A (ko) 2019-06-07 2019-06-07 표시 장치
US16/842,308 US11737320B2 (en) 2019-06-07 2020-04-07 Display device with islands and connecting bridges
EP20177448.6A EP3748678A1 (en) 2019-06-07 2020-05-29 Display device
CN202010497860.6A CN112054042A (zh) 2019-06-07 2020-06-04 显示设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190067566A KR20200140980A (ko) 2019-06-07 2019-06-07 표시 장치

Publications (1)

Publication Number Publication Date
KR20200140980A true KR20200140980A (ko) 2020-12-17

Family

ID=70975690

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190067566A KR20200140980A (ko) 2019-06-07 2019-06-07 표시 장치

Country Status (4)

Country Link
US (1) US11737320B2 (ko)
EP (1) EP3748678A1 (ko)
KR (1) KR20200140980A (ko)
CN (1) CN112054042A (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109346484A (zh) * 2018-10-12 2019-02-15 武汉华星光电半导体显示技术有限公司 折叠显示屏及其制作方法
KR20220078794A (ko) * 2020-12-03 2022-06-13 삼성디스플레이 주식회사 표시장치
CN114566508A (zh) * 2022-02-28 2022-05-31 武汉华星光电技术有限公司 一种阵列基板及其制备方法、显示面板
CN114596779B (zh) * 2022-03-07 2024-01-30 武汉华星光电半导体显示技术有限公司 显示面板及显示终端
US20240306447A1 (en) * 2022-04-18 2024-09-12 Boe Technology Group Co., Ltd. Display substrate, method for forming the same and display device
WO2024103341A1 (en) * 2022-11-17 2024-05-23 Boe Technology Group Co., Ltd. Display substrate and display apparatus

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101473309B1 (ko) * 2012-11-29 2014-12-16 삼성디스플레이 주식회사 표시 장치 및 유기 발광 표시 장치
KR102222680B1 (ko) * 2013-02-01 2021-03-03 엘지디스플레이 주식회사 플렉서블 디스플레이 기판, 플렉서블 유기 발광 표시 장치 및 플렉서블 유기 발광 표시 장치 제조 방법
KR102455039B1 (ko) 2016-03-18 2022-10-17 삼성디스플레이 주식회사 신축성 디스플레이 장치
KR20180045968A (ko) 2016-10-26 2018-05-08 삼성디스플레이 주식회사 표시 장치
KR102631257B1 (ko) * 2016-11-18 2024-01-31 삼성디스플레이 주식회사 디스플레이 장치
EP3982433A1 (en) * 2016-12-26 2022-04-13 LG Display Co., Ltd. Flexible display device
KR102030235B1 (ko) 2017-06-15 2019-10-10 고려대학교 세종산학협력단 신축성 기판 구조체 및 그 제조방법, 신축성 디스플레이 및 그 제조방법 그리고 신축성 디스플레이 사용방법
US10644096B2 (en) * 2017-08-22 2020-05-05 Sharp Kabushiki Kaisha Display device
CN108461531B (zh) 2018-04-09 2019-09-06 京东方科技集团股份有限公司 柔性阵列基板及其制备方法和柔性显示面板

Also Published As

Publication number Publication date
US11737320B2 (en) 2023-08-22
CN112054042A (zh) 2020-12-08
EP3748678A1 (en) 2020-12-09
US20200388666A1 (en) 2020-12-10

Similar Documents

Publication Publication Date Title
US11910673B2 (en) Display device
US12089456B2 (en) Display device
US11895887B2 (en) Display device
US20230189593A1 (en) Display apparatus
KR102282492B1 (ko) 유기 발광 표시 장치
KR102668610B1 (ko) 표시 장치
KR20200140980A (ko) 표시 장치
US11205685B2 (en) Electro-luminescent display device and method of fabricating the same
US11765953B2 (en) Display apparatus including overlapping elements
US20230155064A1 (en) Display device
US20230207610A1 (en) Display device
KR20240094341A (ko) 표시 장치
KR20240094342A (ko) 표시 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal