KR20200137305A - 인쇄회로기판 - Google Patents

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KR20200137305A
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Abstract

인쇄회로기판이 제공된다. 본 발명의 실시예에 따른 인쇄회로기판은, 관통홀이 형성된 제1 절연층 및 관통홀을 채우고 제1 절연층의 적어도 일면으로 연장된 비아를 포함하고, 비아는 관통홀의 내벽에 형성된 내벽부와 내벽부에서 연장되어 상기 제1 절연층의 일면에 형성된 랜드부를 구비한 도금층 및 금속 입자를 구비하며 관통홀의 나머지를 채우고 도금층 상에 형성된 금속 페이스트층을 포함한다.

Description

인쇄회로기판{Printed circuit board}
본 발명은 인쇄회로기판에 관한 것이다.
5G 통신에서 20GHz 이상의 고주파 대역을 채용하게 됨에 따라, 기존에 적용되고 있는 재료 및 구조를 가지는 인쇄회로기판으로는 원활한 신호 전송이 어려워지고 있다.
특히, 고주파 신호의 수신 및 송신의 역할을 담당하는 안테나 모듈에 사용되는 인쇄회로기판은 안테나 부분과 그라운드 간의 거리 확보, 임피던스 매칭(Impedance matching) 및 안테나 특성 향상을 위해 두꺼운 절연재료의 코어층이 필요하고, 두꺼운 코어층의 상하를 연결하기 위한 IVH(Inner Via Hole) 또는 PTH (Plated Through Hole)가 필요하다.
그런데 종래의 비아 구조로는 이러한 인쇄회로기판에 요구되는 전기적, 기계적 특성을 만족시키지 못하며 불량율이 높은 문제가 있다.
일본공개특허 제2009-228124호
본 발명은 신호전달 등의 전기적 특성이 우수하고 두꺼운 절연층에 대응할 수 있는 비아를 구비하는 인쇄회로기판을 제공하는 것이다.
본 발명의 실시예에 따른 인쇄회로기판은, 관통홀이 형성된 제1 절연층 및 관통홀을 채우고 제1 절연층의 적어도 일면으로 연장된 비아를 포함하고, 비아는 관통홀의 내벽에 형성된 내벽부와 내벽부에서 연장되어 상기 제1 절연층의 일면에 형성된 랜드부를 구비한 도금층 및 금속 입자를 구비하며 관통홀의 나머지를 채우고 도금층 상에 형성된 금속 페이스트층을 포함한다.
도 1은 본 발명의 일 실시예에 따른 인쇄회로기판을 나타낸 도면.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 인쇄회로기판의 제조방법을 나타낸 도면.
도 10은 본 발명의 일 실시예에 따른 인쇄회로기판의 적용을 예시하는 도면.
도 11은 본 발명의 다른 실시예에 따른 인쇄회로기판을 나타낸 도면.
본 발명에 따른 인쇄회로기판의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한, 이하 사용되는 제1, 제2 등과 같은 용어는 동일 또는 상응하는 구성 요소들을 구별하기 위한 식별 기호에 불과하며, 동일 또는 상응하는 구성 요소들이 제1, 제2 등의 용어에 의하여 한정되는 것은 아니다.
또한, 결합이라 함은, 각 구성 요소 간의 접촉 관계에 있어, 각 구성 요소 간에 물리적으로 직접 접촉되는 경우만을 뜻하는 것이 아니라, 다른 구성이 각 구성 요소 사이에 개재되어, 그 다른 구성에 구성 요소가 각각 접촉되어 있는 경우까지 포괄하는 개념으로 사용하도록 한다.
도 1은 본 발명의 일 실시예에 따른 인쇄회로기판을 나타낸 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 인쇄회로기판은, 제1 절연층(10) 및 비아(20)를 포함하고, 비아(20)는 도금층(22) 및 금속 페이스트층(24)을 포함한다.
제1 절연층(10)은 내부 또는 외층에 형성되는 회로패턴을 전기적으로 절연시킨다. 제1 절연층(10)은 수지재일 수 있다. 제1 절연층(10)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드(PI)와 같은 열가소성 수지를 포함할 수 있으며 프리프레그(PPG)나 빌드업 필름(build-up film)으로 형성될 수 있다.
도 1을 참조하면, 본 실시예의 제1 절연층(10)에는 양면으로 오픈되는 관통홀(12, 도 2를 참조)이 형성될 수 있고, 관통홀(12)에 전도성의 비아(20)가 채워져 제1 절연층(10)의 양면에 형성된 회로패턴을 전기적으로 연결시킬 수 있다.
비아(20)는, 회로패턴의 일부로서 제1 절연층(10)의 양면에 형성된 회로패턴을 전기적으로 연결시킨다. 비아(20)는 제1 절연층(10)의 관통홀(12)을 채우고 제1 절연층(10)의 적어도 일면으로 연장된 구조를 가진다.
회로패턴은 전기적 신호가 전달될 수 있는 구리 등의 금속으로 형성된다. 회로패턴은 제1 절연층(10)의 일면(10a), 타면 또는 내부에도 형성될 수 있다. 예를 들면, 회로패턴은 제1 절연층(10)을 관통하는 비아(20)와, 제1 절연층(10)의 일면(10a) 또는 타면에 형성되고 비아(20)에 연결된 패드를 포함할 수 있다.
본 실시예에서 비아(20)는 도금층(22) 및 금속 페이스트층(24)을 포함하는 구조를 가진다.
도금층(22)은, 관통홀(12)의 내벽 및 제1 절연층(10)의 표면에 형성된 구조를 가지며, 비아(20)에서 제1 절연층(10)과 접하는 기본층을 형성한다. 도금층(22)은 관통홀(12)의 내벽에 형성된 내벽부(22a) 및 내벽부(22a)에서 연장되어 제1 절연층(10)의 일면(10a)에 형성된 랜드부(22b)를 구비한다.
도 1을 참조하면, 본 실시예의 비아(20)는 단부가 관통홀(12)보다 직경이 커지는 비아 랜드(20a)를 가질 수 있다. 이 때, 도금층(22)은 관통홀(12)의 내벽에서 밖으로 연장되어 제1 절연층(10) 상에서 측면으로 확장되어 형성되는 랜드부(22b)를 포함한다. 이 때, 도금층(22)은 구리 등의 금속이 제1 절연층(10)에 도금되어 형성될 수 있다.
금속 페이스트층(24)은, 관통홀(12)에서 도금층(22)이 형성된 나머지 부분을 채우고 도금층(22) 상에도 형성되어, 기본층을 이루는 도금층(22)에 추가되어 비아(20)를 형성한다. 금속 페이스트층(24)은 금속 입자를 포함하여, 전기적 신호를 전달하는 전도성을 가질 수 있다. 이에 따라, 종래의 절연물질로 플러그를 형성하는 비아에 비하여, 전기 전도성이 우수하며 열전도성도 우수하다. 또한, 열 및 외력에 대한 응력분산 측면에서 우수하므로 다층 기판에 이용될 경우 신뢰성 측면에서 크게 유리하게 작용할 수 있다. 금속 페이스트는 수지를 기본으로 하여 전도성이 우수하고 저항이 낮은 은, 구리, 금, 주석 등의 금속입자를 포함할 수 있다.
도 1을 참조하면, 관통홀(12)에서 도금층(22)이 비아(20)의 외벽을 형성하면 내부는 금속 페이스트층(24)이 채워서 비아(20)를 형성할 수 있다. 또한, 관통홀(12)내의 금속 페이스트층(24)과 연결되고 소정의 두께를 가지는 구조로, 제1 절연층(10) 상에 금속 페이스트층(24)이 적층되어서, 금속 페이스트층(24)이 도금층(22)의 랜드부(22b) 위에도 형성될 수 있다.
특히, 본 실시예의 비아(20)에서, 도금층(22)은 제1 절연층(10)의 양면(10a, 10b)으로 연장될 수 있다. 이에 따라, 비아(20)의 양측에 도금층(22) 및 금속 페이스트층(24)이 포함하는 비아 랜드(20a)가 형성될 수 있다. 이 때, 도금층(22)은 관통홀(12)의 공간을 분할하는 중간부(22c)를 포함할 수 있다.
도 1을 참조하면, 중간부(22c)는 내벽부(22a)에서 연장되어 관통홀(12)을 막는 구조를 가질 수 있다. 즉, 중간부(22c)는 내벽부(22a)를 가로지르는 격벽의 형태로 형성될 수 있다. 이에 따라, 관통홀(12)의 내부공간은 중간부(22c)에 의하여 분할될 수 있다. 중간부(22c)를 기준으로 금속 페이스트층(24)이 분리될 수 있다. 예를 들어, 비아(20)의 가운데 부분에 형성된 중간부(22c)에 의해, 제1 절연층(10)의 일면(10a)으로 적층되는 금속 페이스트층(24)과 제1 절연층(10)의 타면(10b)으로 적층되는 금속 페이스트층(24)이 상하로 분리되는 구조를 가질 수 있다.
또한 본 실시예의 비아(20)는 금속 페이스트층(24)의 표면에 형성된 금속층(26)을 더 포함할 수 있다. 이 때, 금속층(26)은 도금으로 형성될 수 있다. 이에 따라, 금속 페이스트층(24)의 하면에는 도금층(22)이 형성되고 상면에는 금속층(26)이 형성되어, 절연재질에 대한 금속 페이스트층(24)의 부족한 밀착력을 보완할 수 있다. 또한, 전기 신호는 비아(20)의 외면을 따라 대부분 흐르므로, 금속 페이스트층(24)의 부족한 전기 전도성을 도금층(22)과 금속층(26)이 보완할 수 있다. 예를 들어, 도금층(22)은 구리로 형성되고, 금속층(26)은 신호 전달을 향상시키기 위하여 금 또는 은으로 형성될 수 있다. 한편, 도금층(22) 또는 금속층(26)이 금속 페이스트층(24)의 측면을 덮는 구조도 형성될 수 있다(도 10을 참조).
도 1을 참조하면, 제1 절연층(10) 상에 형성된 금속 페이스트층(24)은 평탄한 표면을 가지고, 금속 페이스트층(24) 위에 금속층(26)이 형성될 수 있다. 이에 따라, 비아 랜드(20a)는 도금층(22), 금속 페이스트층(24) 및 금속층(26)이 차례로 적층된 구조를 가질 수 있다.
또한, 제1 절연층(10) 상에 형성된 제1 회로패턴(30)을 더 포함하고, 제1 회로패턴(30)은 비아(20)와 유사한 구조로 형성될 수 있다. 제1 회로패턴(30)은, 도금층(22)을 기본층으로 하고 도금층(22) 위에 금속 페이스트층(24)이 적층된 구조를 가질 수 있다. 그리고 금속 페이스트층(24) 위에 추가로 금속층(26)이 적층될 수 있다.
또한, 제1 절연층(10)에는 제2 절연층(40)이 적층될 수 있으며, 제2 절연층(40)에 의하여 비아(20)가 매립될 수 있다. 제2 절연층(40)에는 제2 회로패턴(50)이 형성될 수 있다.
도 1을 참조하면, 제1 절연층(10)에 제2 절연층(40)이 적층되어, 비아(20) 및 제1 회로패턴(30)을 매립할 수 있다. 또한, 제2 절연층(40) 상에 제2 회로패턴(50)이 형성될 수 있다.
이하에서는 일 실시예에 따른 인쇄회로기판의 제조방법을 예시적으로 설명한다. 도 2 내지 도 9는 본 발명의 일 실시예에 따른 인쇄회로기판의 제조방법을 나타낸 도면이다.
도 2를 참조하면, 절연재의 양면에 동박(13)이 형성된 동박 적층판을 준비하고 관통홀(12)을 형성하여, 관통홀(12)이 형성된 제1 절연층(10)을 마련할 수 있다.
도 3을 참조하면, 도금을 통하여 관통홀(12)의 내벽 및 동박 등에 도금층(21)을 형성할 수 있다. 이 때, 관통홀(12)의 공간을 분할하도록 도금층(21)은 내벽부(22a)에서 연결된 중간부(22c)를 포함할 수 있다. 예를 들어, PPR방식의 도금법(Periodic Pulse Reverse Plating)으로 관통홀(12)의 내부 중 일부를 막는 중간부(22c)를 형성할 수 있다.
도 4를 참조하면, 관통홀(12)에 형성된 도금층(21)을 선택적으로 노출시키는 레지스트층(25)을 형성하고, 노출된 도금층(22) 위에 금속 페이스트를 적층하여 금속 페이스트층(24)을 형성할 수 있다. 특히, 본실시예에서 관통홀(12)의 내부공간은 도금층(22)의 중간부(22c)에 의하여 분할될 수 있으므로, 비아(20)를 상하로 나누어 금속 페이스트를 채울 수 있다. 이에 따라, 두꺼운 제1 절연층(10)에 형성되는 깊은 비아(20)의 경우에도, 비아(20) 내부에 공간(void)를 남기지 않고 안정적으로 금속 페이스트를 채울 수 있다. 압력 차이를 이용한 진공 인쇄로, 관통홀(12)에 금속 페이스트가 채워질 수 있다. 이 때, 도금층(22)의 중간부(22c)는 진공 인쇄가 가능하도록 마개 역할을 할 수 있다.
이 때, 레지스트층(25)의 오픈 영역은 비아 랜드(20a)에 해당하는 영역까지 도금층(21)을 노출시켜서, 도금층(22)에서 랜드부(22b)가 될 부분에도 금속 페이스트층(24)이 형성될 수 있다. 또한, 제1 회로패턴(30)이 형성될 부분에도 레지스트층(25)의 오픈 영역이 형성되어서, 금속 페이스트층(24)이 형성될 수 있다. 따라서, 제1 회로패턴(30)의 형성도 비아(20)의 형성과 동시에 이루어져서 공정 및 비용을 감축할 수 있다.
도 5를 참조하면, 금속 페이스트층(24)은 평탄한 표면을 가지고, 금속 페이스트층(24) 위에 금속층(26)이 도금으로 추가로 형성될 수 있다.
도 6 및 도 7을 참조하면, 레지스트층을 제거한 후에 에칭으로 노출된 도금층(22)을 제거하고, 비아(20) 및 제1 회로패턴(30)을 분리하여 형성할 수 있다.
도 8 및 도 9를 참조하면, 제1 절연층(10)에 제2 절연층(40)이 적층되어 비아(20) 및 제1 회로패턴(30)을 매립할 수 있다. 예를 들어, 제1 절연층(10)에 일면에 동박(42)을 가지는 동박 적층판으로 적층하여, 동박 적층판의 절연재가 제2 절연층(40)이 되고 동박(42)을 이용하여 제2 회로패턴(50)을 형성할 수 있다.
도 10은 본 발명의 일 실시예에 따른 인쇄회로기판의 적용을 예시하는 도면이다.
도 10을 참조하면, 일 실시예에 따른 인쇄회로기판은 두꺼운 코어가 필요한 안테나 모듈 기판으로 이용될 수 있다. 제1 절연층(10) 두꺼운 코어층을 형성하고, 비아(20)는 코어층을 관통하여 상하로 전기적 신호를 연결시킬 수 있다. 안테나 모듈 기판에서 두꺼운 코어층에 신뢰성 있는 관통형 비아가 필요하므로, 상술한 본 실시예의 인쇄회로기판의 적용이 유용하다. 예를 들어, 200um 이상의 두께를 가지는 코어층에도 본 실시예의 도금층(22)과 금속 페이스트층(24)으로 이루어진 비아(20)가 형성될 수 있다.
또한, 금속 페이스트의 경우 같은 두께의 도금에 비하여 굴곡 특성이 우수하므로, 본 실시예의 구조는 연성기판에 적용되어 활용될 수 있다.
도 11은 본 발명의 다른 실시예에 따른 인쇄회로기판을 나타낸 도면이다.
본 실시예에 따른 인쇄회로기판은 비아(20')의 구조가 상술한 실시예와 차이가 있다. 구체적으로 비아(20')의 도금층(22)에서 중간부(22c)가 없으며, 비아(20')는 랜드 도금층(23)을 더 포함한다.
도 11을 참조하면, 본 실시예에서 도금층(22)의 랜드부(22b)는 제1 절연층(10)의 일면(10a)에만 연장되어 형성된다. 그리고, 제1 절연층(10)의 타면(10b)에는 랜드부(22b)가 형성되지 않는다. 금속 페이스트층(24)은 관통홀(12)에 채워지고 제1 절연층(10)의 일면(10a)의 랜드부(22b)에 적층 되나, 제1 절연층(10)의 타면에는 적층되지 않는다. 이 때, 제1 절연층(10)의 타면 상에 금속 페이스트층(24)을 덮는 랜드 도금층(23)이 형성될 수 있다.
이에 따라, 금속 페이스트층(24)은, 제1 절연층(10)의 일면(10a)에서 랜드부(22b) 상에 형성되어 제1 절연층(10)에서 돌출되는 구조를 가지고, 제1 절연층(10)의 타면(10b)에서는 랜드 도금층(23)에 의해 매립되어 돌출되지 않는 구조를 가질 수 있다.
이 때, 랜드 도금층(23)은 도금 패턴만으로 형성되어, 비아(20)의 도금층(22)보다 두껍게 형성될 수 있다. 또한, 랜드 도금층(23)은 비아(20)의 도금층(22)과는 별도의 도금 공정으로 형성될 수 있다.
이상, 본 발명의 일 실시예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.
10: 제1 절연층
12: 관통홀
20, 20': 비아
22: 도금층
22a: 내벽부
22b: 랜드부
22c: 중간부
23: 랜드 도금층
24: 금속 페이스트층
26: 금속층
30: 제1 회로패턴
40: 제2 절연층
50: 제2 회로패턴

Claims (8)

  1. 관통홀이 형성된 제1 절연층 및
    상기 관통홀을 채우고 상기 제1 절연층의 적어도 일면으로 연장된 비아를 포함하고,
    상기 비아는,
    상기 관통홀의 내벽에 형성된 내벽부 및 상기 내벽부에서 연장되어 상기 제1 절연층의 일면에 형성된 랜드부를 구비한 도금층 및
    금속 입자를 구비하며, 상기 관통홀의 나머지를 채우고 상기 도금층 상에 형성된 금속 페이스트층을 포함하는 인쇄회로기판.
  2. 제1항에 있어서,
    상기 도금층은 상기 제1 절연층의 양면으로 연장되고,
    상기 내벽부에서 연장되어 상기 관통홀을 막으며, 상기 관통홀의 내부공간을 분할하는 중간부를 더 포함하는 인쇄회로기판.
  3. 제1항에 있어서,
    상기 제1 절연층 상에 형성된 상기 금속 페이스트층은 평탄한 표면을 가지고,
    상기 금속 페이스트층의 표면에 형성된 금속층을 더 포함하는 인쇄회로기판.
  4. 제3항에 있어서,
    상기 비아의 랜드는,
    상기 도금층, 상기 금속 페이스트층 및 상기 금속층이 차례로 적층된 구조를 가지는 인쇄회로기판.
  5. 제4항에 있어서,
    상기 제1 절연층 상에 형성된 제1 회로패턴을 더 포함하고,
    상기 제1 회로패턴은, 상기 도금층, 상기 금속 페이스트층 및 상기 금속층이 차례로 적층된 구조를 가지는 인쇄회로기판.
  6. 제1항에 있어서,
    상기 도금층에서, 상기 랜드부는 상기 제1 절연층의 일면으로 연장되고,
    상기 비아는, 상기 제1 절연층의 타면 상에 형성되어 상기 금속 페이스트층을 덮는 랜드 도금층을 더 포함하는 인쇄회로기판.
  7. 제6항에 있어서,
    상기 금속 페이스트층은,
    상기 제1 절연층의 일면에서, 상기 랜드부 상에 형성되어 돌출되고,
    상기 제1 절연층의 타면에서, 상기 랜드 도금층에 의해 매립되는 인쇄회로기판.
  8. 제1항에 있어서,
    상기 제1 절연층에 적층되며, 상기 비아를 매립하는 제2 절연층 및
    상기 제2 절연층에 형성된 제2 회로패턴을 더 포함하는 인쇄회로기판.
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