KR20200136800A

KR20200136800A - Charge pump device image sensor comprising the same

Info

Publication number: KR20200136800A
Application number: KR1020190146183A
Authority: KR
Inventors: 서민웅; 임동모
Original assignee: 삼성전자주식회사
Priority date: 2019-05-28
Filing date: 2019-11-14
Publication date: 2020-12-08

Abstract

A charge pump device according to exemplary embodiments of the present invention is configured to generate an output voltage from an input signal, which is a square wave varying between a first voltage and a ground voltage. The charge pump device comprises: a semiconductor layer of a first conductivity type; first and second outer wells of a second conductivity type formed in the semiconductor layer at positions spaced apart from each other; a first inner well of the first conductivity type formed in the first outer well; a second inner well of the first conductivity type formed in the second outer well; a first capacitor that input signal is applied to a first terminal and the first external well is connected to a second terminal; and a second capacitor having a first terminal connected to the first capacitor and a second terminal connected to the second external well. The first outer well is configured to apply the first voltage. The second outer well is configured to be applied with a voltage lower than the first voltage.

Description

Charge pump device and an image sensor including the same

본 발명의 기술적 사상은 전하 펌프 장치 및 상기 전하 펌프 장치를 포함하는 이미지 센서에 관한 것이다. The technical idea of the present invention relates to a charge pump device and an image sensor including the charge pump device.

이미지 센서는 빛을 받아들여 전기 신호를 생성하는 반도체 기반의 센서로서, 복수의 픽셀들을 갖는 픽셀 어레이와, 픽셀 어레이를 구동하기 위한 회로 등을 포함할 수 있다. 이미지 센서는 사진이나 동영상을 촬영하기 위한 카메라 이외에, 스마트 폰, 태블릿 PC, 랩톱 컴퓨터, 텔레비전 등에 폭넓게 적용될 수 있다. 최근 카메라 기기의 성능에 대한 요구가 높아지면서, 이미지 센서의 암 전류 특성을 개선하기 위한 다양한 연구가 수행되고 있다.The image sensor is a semiconductor-based sensor that receives light and generates an electrical signal, and may include a pixel array having a plurality of pixels, a circuit for driving the pixel array, and the like. The image sensor can be widely applied to smart phones, tablet PCs, laptop computers, and televisions, as well as cameras for taking photos or videos. Recently, as demands for the performance of camera devices have increased, various studies have been conducted to improve the dark current characteristics of image sensors.

본 개시의 기술적 사상이 해결하려는 과제는 입력 전압보다 큰 절댓값을 갖는 음 전압을 출력할 수 있는 전하 펌프 장치를 제공하는 것이다.A problem to be solved by the technical idea of the present disclosure is to provide a charge pump device capable of outputting a negative voltage having an absolute value greater than an input voltage.

본 발명의 기술적 사상이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problem to be solved by the technical idea of the present invention is not limited to the problems mentioned above, and other problems that are not mentioned will be clearly understood by those skilled in the art from the following description.

상술한 과제를 해결하기 위한, 예시적인 실시예들에 따른 전하 펌프 장치는 제1 전압 및 그라운드 전압 사이에서 변화하는 구형파인 입력 신호로부터 출력 전압을 생성하도록 구성된다. 상기 전하 펌프 장치는, 제1 도전형의 반도체 층; 상기 반도체 층 내에 서로 이격된 위치에 형성되고 제2 도전형인 제1 및 제2 외부 웰들; 상기 제1 외부 웰 내에 형성되고, 상기 제1 도전형인 제1 내부 웰; 상기 제2 외부 웰 내에 형성되고, 상기 제1 도전형인 제2 내부 웰; 제1 단자에 상기 입력 신호가 인가되고, 제2 단자가 상기 제1 외부 웰에 연결된 제1 커패시터; 및 제1 단자가 상기 제1 커패시터에 연결되고, 제2 단자가 상기 제2 외부 웰에 연결된 제2 커패시터;를 포함하되, 상기 제1 외부 웰은 상기 제1 전압이 인가되도록 구성되고, 상기 제2 외부 웰은 상기 제1 전압보다 낮은 전압이 인가되도록 구성될 수 있다.In order to solve the above problem, the charge pump device according to exemplary embodiments is configured to generate an output voltage from an input signal that is a square wave that varies between a first voltage and a ground voltage. The charge pump device may include a semiconductor layer of a first conductivity type; First and second outer wells formed in the semiconductor layer at positions spaced apart from each other and of a second conductivity type; A first inner well formed in the first outer well and of the first conductivity type; A second inner well formed in the second outer well and of the first conductivity type; A first capacitor having the input signal applied to a first terminal and a second terminal connected to the first external well; And a second capacitor having a first terminal connected to the first capacitor and a second terminal connected to the second external well, wherein the first external well is configured to be applied with the first voltage, and the first 2 The outer well may be configured to apply a voltage lower than the first voltage.

예시적인 실시예들에 따른 전하 펌프 장치는 그라운드 전압과 상기 그라운드 전압보다 높은 제1 전압을 교대로 제공하는 입력 신호를 이용하여 출력 단자에 상기 그라운드 전압보다 낮은 전압을 출력하도록 구성된 전하 펌프 회로로서, 상기 입력 신호가 인가되는 제1 단자를 갖는 제1 커패시터 및 상기 제1 커패시터의 제2 단자에 연결된 제1 트랜지스터를 포함하는 제1 스테이지; 및 상기 제1 커패시터의 제2 단자와 연결된 제1 단자를 갖는 제2 커패시터, 상기 제2 커패시터의 제2 단자에 연결된 제2 트랜지스터를 포함하는 제2 스테이지를 포함하되, 상기 제1 트랜지스터는 상기 그라운드 전압과 상기 그라운드 전압보다 낮은 제2 전압이 교대로 인가되도록 구성된 게이트 전극을 포함하고, 상기 제2 트랜지스터는 상기 제2 전압과, 상기 제2 전압보다 더 낮은 제3 전압이 교대로 인가되도록 구성된 게이트 전극을 포함할 수 있다.A charge pump device according to exemplary embodiments is a charge pump circuit configured to output a voltage lower than the ground voltage to an output terminal using an input signal alternately providing a ground voltage and a first voltage higher than the ground voltage, A first stage including a first capacitor having a first terminal to which the input signal is applied and a first transistor connected to a second terminal of the first capacitor; And a second stage including a second capacitor having a first terminal connected to the second terminal of the first capacitor, and a second transistor connected to the second terminal of the second capacitor, wherein the first transistor is A gate electrode configured to alternately apply a voltage and a second voltage lower than the ground voltage, wherein the second transistor is configured to alternately apply the second voltage and a third voltage lower than the second voltage It may include an electrode.

다른 일부 실시예들에 따른 전하 펌프 장치는 제1 전압과 그라운드 전압을 교대로 제공하는 입력 신호를 이용하여 출력 전압을 생성하도록 구성된다. 상기 전하 펌프 장치는, 상기 입력 신호가 인가되는 제1 단자를 갖는 제1 커패시터, 상기 제1 커패시터의 제2 단자에 연결된 제1 트랜지스터를 포함하는 제1 스테이지; 및 상기 제1 커패시터의 제2 단자와 연결된 제1 단자를 갖는 제2 커패시터, 상기 제2 커패시터의 제2 단자에 연결된 제2 트랜지스터를 포함하는 제2 스테이지를 포함하되, 상기 제1 트랜지스터는 제1 전압이 인가되도록 구성된 바디를 포함하고, 상기 제2 트랜지스터는 그라운드 전압이 인가되도록 구성된 바디를 포함할 수 있다.The charge pump device according to some other embodiments is configured to generate an output voltage using an input signal that alternately provides a first voltage and a ground voltage. The charge pumping device may include: a first stage including a first capacitor having a first terminal to which the input signal is applied, and a first transistor connected to a second terminal of the first capacitor; And a second stage including a second capacitor having a first terminal connected to a second terminal of the first capacitor, and a second transistor connected to a second terminal of the second capacitor, wherein the first transistor is A body configured to apply a voltage may be included, and the second transistor may include a body configured to apply a ground voltage.

예시적인 실시예들에 따른 이미지 센서는, 제1 도전형인 반도체 층 내에 형성되고, 매트릭스를 이루도록 배치된 복수개의 픽셀들; 상기 반도체 층과 동일 레벨에서 배치되고, 상기 복수개의 픽셀들을 서로 분리시키는 소자 분리막; 제1 전압 및 그라운드 전압을 제공하는 입력 신호를 생성하도록 구성된 타이밍 발생기; 및 상기 입력 신호를 이용하여, 상기 소자 분리막에 출력 전압을 제공하도록 구성된 전하 펌프 장치를 포함하되, 상기 전하 펌프 장치는, 상기 반도체 층 내에 형성되고 제2 도전형인 제1 및 제 외부 웰들; 상기 제1 외부 웰 내에 형성되고 제1 도전형인 제1 내부 웰; 및 상기 제2 외부 웰 내에 형성되고, 제1 도전형인 제2 내부 웰;을 포함하고, 상기 제1 내부 웰에는 상기 그라운드 전압보다 낮은 제2 전압이 인가되고, 상기 제2 내부 웰에는 상기 제2 전압보다 낮은 제3 전압이 인가되고, 상기 출력 전압은 제3 전압과 실질적으로 동일하다.An image sensor according to exemplary embodiments may include a plurality of pixels formed in a semiconductor layer of a first conductivity type and arranged to form a matrix; An isolation layer disposed at the same level as the semiconductor layer and separating the plurality of pixels from each other; A timing generator configured to generate an input signal providing a first voltage and a ground voltage; And a charge pump device configured to provide an output voltage to the device isolation layer using the input signal, wherein the charge pump device comprises: first and second external wells formed in the semiconductor layer and having a second conductivity type; A first inner well formed in the first outer well and having a first conductivity type; And a second inner well formed in the second outer well and having a first conductivity type, wherein a second voltage lower than the ground voltage is applied to the first inner well, and the second inner well is applied to the second inner well. A third voltage lower than the voltage is applied, and the output voltage is substantially the same as the third voltage.

본 발명의 기술적 사상에 따르면, 접합 항복(junction breakdown)을 방지할 수 있고 고 전압을 출력할 수 있는 전하 펌프 장치를 제공할 수 있다. 나아가, 전하 펌프 장치에 의해 형성된 고전압을 이미지 센서의 소자 분리막에 인가함으로써, 암 전류 특성을 개선시키는바, 이미지 센서의 신뢰성을 제고시킬 수 있다.According to the technical idea of the present invention, it is possible to provide a charge pump device capable of preventing a junction breakdown and outputting a high voltage. Further, by applying a high voltage formed by the charge pump device to the element isolation film of the image sensor, the dark current characteristic is improved, and the reliability of the image sensor can be improved.

도 1은 예시적인 실시예들에 따른 전하 펌프 장치를 설명하기 위한 블록도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 전하 펌프 장치를 설명하기 위한 회로도들이다.
도 3은 예시적인 실시예들에 따른 전하 펌프 장치를 설명하기 위한 그래프이다.
도 4 내지 도 5c는 예시적인 실시예들에 따른 전하 펌프 장치를 설명하기 위한 단면도들이다.
도 6은 예시적인 실시예들에 따른 전하 펌프 장치를 설명하기 위한 블록도이다.
도 7은 예시적인 실시예들에 따른 전하 펌프 장치를 설명하기 위한 블록도이다.
도 8은 예시적인 실시예들에 따른 전하 펌프 장치를 설명하기 위한 그래프이다.
도 9는 예시적인 실시예들에 따른 이미지 센서를 설명하기 위한 블록도이다.
도 10는 예시적인 실시예들에 따른 이미지 센서에 포함된 픽셀을 설명하기 위한 회로도이다.
도 11은 예시적인 실시예들에 따른 이미지 센서에 포함된 픽셀을 설명하기 위한 평면도이다.
도 12는 도 10의 절단선 I-I'를 따라 취한 단면도들이다.
도 13은 예시적인 실시예들에 따른 전하 펌프 장치를 설명하기 위한 블록도이다.
도 14는 예시적인 실시예들에 따른 전하 펌프 장치를 설명하기 위한 회로도들이다.
도 15 내지 도 16c는 예시적인 실시예들에 따른 전하 펌프 장치를 설명하기 위한 단면도들이다.
도 17은 예시적인 실시예들에 따른 전하 펌프 장치를 설명하기 위한 블록도이다.
도 18은 예시적인 실시예들에 따른 전하 펌프 장치를 설명하기 위한 회로도이다.1 is a block diagram illustrating a charge pump device according to exemplary embodiments.
2A and 2B are circuit diagrams illustrating a charge pump device according to example embodiments.
3 is a graph illustrating a charge pump device according to example embodiments.
4 to 5C are cross-sectional views illustrating a charge pump device according to exemplary embodiments.
6 is a block diagram illustrating a charge pump device according to exemplary embodiments.
7 is a block diagram illustrating a charge pump device according to exemplary embodiments.
8 is a graph illustrating a charge pump device according to exemplary embodiments.
9 is a block diagram illustrating an image sensor according to example embodiments.
10 is a circuit diagram illustrating a pixel included in an image sensor according to example embodiments.
11 is a plan view illustrating a pixel included in an image sensor according to example embodiments.
12 is a cross-sectional view taken along the cutting line II' of FIG. 10.
13 is a block diagram illustrating a charge pump device according to example embodiments.
14 are circuit diagrams illustrating a charge pump device according to exemplary embodiments.
15 to 16C are cross-sectional views illustrating a charge pump device according to exemplary embodiments.
17 is a block diagram illustrating a charge pump device according to exemplary embodiments.
18 is a circuit diagram illustrating a charge pump device according to exemplary embodiments.

이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다. 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어 표현되었고, 이에 따라 실제의 형상 및 비율과 다소 상이할 수 있다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. The same reference numerals are used for the same components in the drawings, and duplicate descriptions thereof are omitted. In the following drawings, the thickness or size of each layer is exaggerated for convenience and clarity of description, and accordingly, may be slightly different from the actual shape and ratio.

도 1은 예시적인 실시예들에 따른 전하 펌프 장치(10)를 설명하기 위한 블록도이다.1 is a block diagram illustrating a charge pump device 10 according to exemplary embodiments.

예시적인 실시예들에 따르면, 전하 펌프 장치(10)는 제1 스테이지(11) 및 제2 스테이지(12)를 포함할 수 있다.According to exemplary embodiments, the charge pump device 10 may include a first stage 11 and a second stage 12.

예시적인 실시예들에 따르면, 제1 스테이지(11)에 입력 전압(Vin)이 입력될 수 있다. 예시적인 실시예들에 따르면, 입력 전압(Vin)은 클록 신호일 수 있으나 이에 제한되지 않는다. 여기서 클록 신호라 함은 주기적으로 서로 다른 전압 레벨을 갖는 신호를 의미한다. 입력 전압(Vin)은 제1 전압(V1) 및 그라운드 전압(GND) 사이에서 변화하는 구형파일 수 있다. According to example embodiments, the input voltage Vin may be input to the first stage 11. According to exemplary embodiments, the input voltage Vin may be a clock signal, but is not limited thereto. Here, the clock signal refers to signals having different voltage levels periodically. The input voltage Vin may be a spherical file that changes between the first voltage V1 and the ground voltage GND.

예시적인 실시예들에 따르면, 제1 스테이지(11)는 제1 노드 전압(Vn1)을 출력할 수 있다. 제1 노드 전압(Vn1)은 입력 전압(Vin)과 다른 구형파일 수 있다. 제1 노드 전압(Vn1)은 그라운드 전압(GND) 및 제1 전압과 다른 제2 전압(V2) 사이에서 변화하는 구형파일 수 있다. According to example embodiments, the first stage 11 may output the first node voltage Vn1. The first node voltage Vn1 may be a spherical file different from the input voltage Vin. The first node voltage Vn1 may be a spherical file that changes between the ground voltage GND and a second voltage V2 different from the first voltage.

제2 스테이지(12)에 제1 노드 전압(Vn1)이 입력될 수 있다. 제2 스테이지(12)는 출력 전압(Vout)을 출력할 수 있다. 예시적인 실시예들에 따르면, 출력 전압(Vout)은 실질적으로 일정한 전압 값을 가질 수 있다. 예시적인 실시예들에 따르면, 출력 전압(Vout)은 제3 전압(V3)과 실질적으로 동일할 수 있다. The first node voltage Vn1 may be input to the second stage 12. The second stage 12 may output an output voltage Vout. According to example embodiments, the output voltage Vout may have a substantially constant voltage value. According to example embodiments, the output voltage Vout may be substantially the same as the third voltage V3.

예시적인 실시예들에 따르면, 제1 스테이지(11)는 제1 외부 웰(NW1) 및 제1 내부 웰(PW1)을 포함할 수 있다. 제1 내부 웰(PW1)은 제1 외부 웰(NW1) 내에 형성될 수 있다. 예시적인 실시예들에 따르면, 제1 외부 웰(NW1)과 제1 내부 웰(PW1)은 서로 반대의 도전형을 가질 수 있다. 예컨대, 제1 외부 웰(NW1)이 n 도전형인 경우 제1 내부 웰(PW1)이 p 도전형일 수 있다. 다른 예에서, 제1 외부 웰(NW1)이 p 도전형인 경우 제1 내부 웰(PW1)이 n 도전형일 수 있다. 이하에서 설명의 편의상 제1 외부 웰(NW1)이 n 도전형이고, 제1 내부 웰(PW1)이 p 도전형인 경우에 대해서 설명하도록 한다. 하지만, 당 기술 분야의 통상의 기술자는 여기에 설명된 것과 유사한 방식으로 제1 외부 웰(NW1)이 P 도전형이고, 제1 내부 웰(PW1)이 N 도전형인 경우의 전하 펌프 장치를 용이하게 구현할 수 있을 것이다. According to exemplary embodiments, the first stage 11 may include a first outer well NW1 and a first inner well PW1. The first inner well PW1 may be formed in the first outer well NW1. According to example embodiments, the first outer well NW1 and the first inner well PW1 may have opposite conductivity types. For example, when the first outer well NW1 has an n conductivity type, the first inner well PW1 may have a p conductivity type. In another example, when the first outer well NW1 is of the p conductivity type, the first inner well PW1 may be of the n conductivity type. Hereinafter, for convenience of description, a case where the first outer well NW1 is of the n-conductivity type and the first inner well PW1 is of the p-conductivity type will be described. However, a person skilled in the art can easily facilitate the charge pumping device when the first outer well NW1 is of the P conductivity type and the first inner well PW1 is of the N conductivity type in a manner similar to that described herein. You will be able to implement it.

예시적인 실시예들에 따르면, 제1 외부 웰(NW1)에 인가된 전압과 제1 내부 웰(PW1)에 인가된 전압은 서로 다를 수 있다. 제1 외부 웰(NW1)은 제1 전압(V1)이 인가될 수 있다. 제1 내부 웰(PW1)은 제1 전압(V1)과 다른 제2 전압(V2)이 인가될 수 있다. 일부 실시예들에 따르면, 제2 전압(V2)은 제1 전압(V1)과 반대 극성을 가질 수 있다. According to exemplary embodiments, a voltage applied to the first outer well NW1 and a voltage applied to the first inner well PW1 may be different from each other. A first voltage V1 may be applied to the first external well NW1. A second voltage V2 different from the first voltage V1 may be applied to the first inner well PW1. According to some embodiments, the second voltage V2 may have a polarity opposite to that of the first voltage V1.

예시적인 실시예들에 따르면, 제2 스테이지(12)는 제2 외부 웰(NW2) 및 제2 내부 웰(PW2)을 포함할 수 있다. 제2 내부 웰(PW2)은 제2 외부 웰(NW2) 내에 형성될 수 있다. 예시적인 실시예들에 따르면, 제2 외부 웰(NW2)과 제2 내부 웰(PW2)은 서로 반대의 도전형을 가질 수 있다. 예컨대, 제2 외부 웰(NW2)이 n 도전형인 경우 제2 내부 웰(PW2)이 p 도전형일 수 있다. 다른 예에서, 제2 외부 웰(NW2)이 p 도전형인 경우 제2 내부 웰(PW2)이 n 도전형일 수 있다. According to exemplary embodiments, the second stage 12 may include a second outer well NW2 and a second inner well PW2. The second inner well PW2 may be formed in the second outer well NW2. According to example embodiments, the second outer well NW2 and the second inner well PW2 may have opposite conductivity types. For example, when the second outer well NW2 has an n conductivity type, the second inner well PW2 may have a p conductivity type. In another example, when the second outer well NW2 is of the p conductivity type, the second inner well PW2 may be of the n conductivity type.

예시적인 실시예들에 따르면, 제2 외부 웰(NW2)에 인가된 전압과 제1 외부 웰(NW1)에 인가된 전압과 다를 수 있다. 제2 외부 웰(NW2)에 그라운드 전압(GND)이 인가될 수 있다. 여기서 그라운드 전압(GND)은 다른 전위의 기준점으로서, 0 V의 전기적 포텐셜 에너지를 갖는 것으로 정의될 수 있다. 하지만 이에 제한되는 것은 아니고, 제2 외부 웰(NW2)에 그라운드 전압(GND) 보다 큰 양의 전압, 예컨대 1V 이상의 전압이 인가될 수 있다. According to exemplary embodiments, the voltage applied to the second outer well NW2 may be different from the voltage applied to the first outer well NW1. A ground voltage GND may be applied to the second external well NW2. Here, the ground voltage GND is a reference point of another potential, and may be defined as having an electrical potential energy of 0 V. However, the present invention is not limited thereto, and a voltage greater than the ground voltage GND, for example, a voltage greater than or equal to 1V may be applied to the second external well NW2.

예시적인 실시예들에 따르면, 제2 내부 웰(PW2)에 인가된 전압은 제1 내부 웰(PW1)에 인가된 전압과 다를 수 있다. 예시적인 실시예들에 따르면 제2 내부 웰(PW2)에 제3 전압(V3)이 인가될 수 있다. 예시적인 실시예들에 따르면, 제3 전압(V3)은 제2 전압(V2)의 두 배와 실질적으로 동일할 수 있으나 이에 제한되는 것은 아니다. According to exemplary embodiments, the voltage applied to the second inner well PW2 may be different from the voltage applied to the first inner well PW1. According to example embodiments, the third voltage V3 may be applied to the second inner well PW2. According to exemplary embodiments, the third voltage V3 may be substantially equal to twice the second voltage V2, but is not limited thereto.

예시적인 실시예들에 따르면 제1 외부 웰(NW1)과 제1 내부 웰(PW1) 사이의 전압 차와 제2 외부 웰(NW2)과 제2 내부 웰(PW2) 사이의 전압 차가 실질적으로 동일할 수 있으나, 이에 제한되는 것은 아니다. 예컨대, 제1 외부 웰(NW1)과 제1 내부 웰(PW1) 사이의 전압차는 제2 외부 웰(NW2)과 제2 내부 웰(PW2) 사이의 전압 차와 다를 수 있다. 예시적인 실시예들에 따르면, 제2 외부 웰(NW2)과 제2 내부 웰(PW2) 사이의 전압 차는 제1 외부 웰(NW1)과 제1 내부 웰(PW1) 사이의 전압 차보다 더 클 수 있다. According to exemplary embodiments, the voltage difference between the first outer well NW1 and the first inner well PW1 and the voltage difference between the second outer well NW2 and the second inner well PW2 may be substantially the same. However, it is not limited thereto. For example, the voltage difference between the first outer well NW1 and the first inner well PW1 may be different from the voltage difference between the second outer well NW2 and the second inner well PW2. According to exemplary embodiments, the voltage difference between the second outer well NW2 and the second inner well PW2 may be greater than the voltage difference between the first outer well NW1 and the first inner well PW1. have.

도 2a 및 도 2b는 예시적인 실시예들에 따른 전하 펌프 장치들(10, 10')을 설명하기 위한 회로도이다.2A and 2B are circuit diagrams for describing charge pump devices 10 and 10' according to exemplary embodiments.

도 2a를 참조하면, 제1 스테이지(11)는 제1 커패시터(C1), 및 제1 트랜지스터(T1)를 포함할 수 있고, 제2 스테이지(12)는 제2 커패시터(C2), 제2 및 제3 트랜지스터들(T2, T3)을 포함할 수 있다.Referring to FIG. 2A, the first stage 11 may include a first capacitor C1 and a first transistor T1, and the second stage 12 may include a second capacitor C2, a second and It may include third transistors T2 and T3.

예시적인 실시예들에 따르면, 제1 및 제2 트랜지스터들(T1, T2)은 P 형 금속 산화막 반도체 전계 효과 트랜지스터(Metal Oxide Semiconductor Field Effect Trasnsistor, 이하 MOSFET)일 수 있다. 예시적인 실시예들에 따르면, 제3 트랜지스터(T3)는 N 형 MOSFET일 수 있다. According to example embodiments, the first and second transistors T1 and T2 may be P-type metal oxide semiconductor field effect transistors (MOSFETs). According to exemplary embodiments, the third transistor T3 may be an N-type MOSFET.

예시적인 실시예들에 따르면, 제1 커패시터(C1)의 제1 단자는 입력 단자(in)에 연결될 수 있다. 예시적인 실시예들에 따르면, 제1 커패시터(C1)의 제1 단자에 입력 전압(Vin)이 인가될 수 있다. 예시적인 실시예들에 따르면 제1 커패시터(C1)의 제2 단자에 제1 트랜지스터(T1)가 연결될 수 있다. 제1 커패시터(C1)의 제2 단자와 제1 트랜지스터(T1)가 연결되는 노드를 제1 노드(n1)으로 정의하고, 제1 노드(n1)와 그라운드 전압(GND) 사이의 전위차를 제1 노드 전압(Vn1)이라고 정의한다.According to example embodiments, the first terminal of the first capacitor C1 may be connected to the input terminal in. According to example embodiments, the input voltage Vin may be applied to the first terminal of the first capacitor C1. According to example embodiments, the first transistor T1 may be connected to the second terminal of the first capacitor C1. The node to which the second terminal of the first capacitor C1 and the first transistor T1 are connected is defined as a first node n1, and the potential difference between the first node n1 and the ground voltage GND is first It is defined as the node voltage (Vn1).

예시적인 실시예들에 따르면, 제1 외부 웰(NW1)의 적어도 일부는 제1 트랜지스터(T1)의 바디를 구성할 수 있다. 예시적인 실시예들에 따르면, 제1 외부 웰(NW1)에 제1 전압(V1)이 인가될 수 있다. 제1 트랜지스터(T1)의 게이트(또는, 제어 전극)에 제어 신호로서, 제1 스위치 신호(SW1)가 인가될 수 있다. 제1 트랜지스터(T1)의 제1 전극은 제1 노드(n1)에서 제1 커패시터(C1)의 제2 단자에 연결되고, 제1 트랜지스터(T1)의 제2 전극에 그라운드 전압(GND)이 인가될 수 있다. According to example embodiments, at least a portion of the first external well NW1 may constitute a body of the first transistor T1. According to example embodiments, the first voltage V1 may be applied to the first external well NW1. As a control signal, a first switch signal SW1 may be applied to the gate (or control electrode) of the first transistor T1. The first electrode of the first transistor T1 is connected to the second terminal of the first capacitor C1 at the first node n1, and a ground voltage GND is applied to the second electrode of the first transistor T1. Can be.

제2 커패시터(C2)의 제1 단자는 제1 커패시터(C1)의 제2 단자와 연결될 수 있다. 제2 커패시터(C2)의 제1 단자는 제1 노드(n1)에 연결될 수 있다. 제2 커패시터(C2)의 제1 단자에 제1 노드 전압(Vn1)이 인가될 수 있다. 제2 커패시터(C2)의 제2 단자에 제2 및 제3 트랜지스터들(T2, T3)이 연결될 수 있다.The first terminal of the second capacitor C2 may be connected to the second terminal of the first capacitor C1. The first terminal of the second capacitor C2 may be connected to the first node n1. The first node voltage Vn1 may be applied to the first terminal of the second capacitor C2. The second and third transistors T2 and T3 may be connected to the second terminal of the second capacitor C2.

제2 커패시터(C2)의 제2 단자와 제2 및 제3 트랜지스터들(T2, T3)이 연결되는 노드를 제2 노드(n2)으로 정의하고, 제2 노드(n2)의 전위와 그라운드 전압(GND) 사이의 전위차를 제2 노드 전압(Vn2)이라고 정의한다.A node to which the second terminal of the second capacitor C2 and the second and third transistors T2 and T3 are connected is defined as a second node n2, and the potential of the second node n2 and the ground voltage ( The potential difference between GND) is defined as the second node voltage Vn2.

예시적인 실시예들에 따르면, 제2 외부 웰(NW2)의 적어도 일부는 제2 트랜지스터(T2)의 바디를 구성할 수 있다. 제2 외부 웰(NW2)에 그라운드 전압(GND)이 인가될 수 있다. 제2 트랜지스터(T2)의 게이트에 제어 신호로서, 제2 스위치 신호(SW2)가 인가될 수 있다. 제2 트랜지스터(T2)의 제1 전극은 제2 노드(n2)에서 제2 커패시터(C2)의 제2 단자에 연결될 수 있다. 예시적인 실시예들에 따르면, 제2 트랜지스터(T2)의 제2 전극에 제2 전압(V2)이 인가될 수 있다. According to example embodiments, at least a portion of the second external well NW2 may constitute a body of the second transistor T2. A ground voltage GND may be applied to the second external well NW2. As a control signal, a second switch signal SW2 may be applied to the gate of the second transistor T2. The first electrode of the second transistor T2 may be connected to the second terminal of the second capacitor C2 at the second node n2. According to example embodiments, the second voltage V2 may be applied to the second electrode of the second transistor T2.

예시적인 실시예들에 따르면, 제2 내부 웰(PW2)의 적어도 일부는 제3 트랜지스터(T3)의 바디를 구성할 수 있다. 제3 외부 웰(NW3)에 제3 전압(V3)이 인가될 수 있다. 제3 트랜지스터(T3)의 게이트에 제어 신호로서, 제3 스위치 신호(SW3)가 인가될 수 있다. 제3 트랜지스터(T3)의 제1 전극은 제2 노드(n2)에서 제2 커패시터(C2)의 제2 단자에 연결될 수 있다. 제3 트랜지스터(T3)의 제2 전극은 출력 단자(out)에 연결될 수 있다. 예시적인 실시예들에 따르면, 제3 트랜지스터(T3)의 제2 전극은 제2 내부 웰(PW2)과 동일한 노드에 연결되어 제3 전압(V3)이 인가될 수 있다. According to example embodiments, at least a portion of the second inner well PW2 may form a body of the third transistor T3. A third voltage V3 may be applied to the third external well NW3. As a control signal, a third switch signal SW3 may be applied to the gate of the third transistor T3. The first electrode of the third transistor T3 may be connected to the second terminal of the second capacitor C2 at the second node n2. The second electrode of the third transistor T3 may be connected to the output terminal out. According to exemplary embodiments, the second electrode of the third transistor T3 may be connected to the same node as the second inner well PW2 to apply the third voltage V3.

도 2b를 참조하면, 예시적인 실시예들에 따른 전하 펌프 장치(10')는 입력 단자(in)와 제1 커패시터(C1)의 사이에 인버터(I1)를 더 포함할 수 있다. 예시적인 실시예들에 따르면, 인버터(I1)에 동작 전압으로서 그라운드 전압(GND) 및 제1 전압(V1)이 인가될 수 있다. 예시적인 실시예들에 따르면, 제1 인버터(I1)의 출력 전압이 제1 커패시터(C1)의 제1 단자에 인가될 수 있다. 예시적인 실시예들에 따르면, 인버터(I1)는 높은 입력 임피던스 및 높은 전류 구동 능력을 가질 수 있다. 이에 따라 전하 펌프 장치(10')의 동작 특선이 개선되고, 신뢰성이 제고될 수 있다.Referring to FIG. 2B, the charge pump device 10 ′ according to exemplary embodiments may further include an inverter I1 between the input terminal in and the first capacitor C1. According to example embodiments, the ground voltage GND and the first voltage V1 may be applied to the inverter I1 as operating voltages. According to example embodiments, the output voltage of the first inverter I1 may be applied to the first terminal of the first capacitor C1. According to example embodiments, the inverter I1 may have a high input impedance and a high current driving capability. Accordingly, the characteristics of operation of the charge pump device 10 ′ may be improved, and reliability may be improved.

도 3은 예시적인 실시예들에 따른 전하 펌프 장치(10, 도 2a 참조)를 설명하기 위한 그래프이다. 보다 구체적으로, 시간의 경과에 따른 입력 전압(Vin), 제1 및 제2 노드 전압(Vn1, Vn2), 제1 내지 제3 스위치 신호(SW1, SW2, SW3) 및 출력 전압(Vout)의 변화를 개략적으로 도시한 그래프이다.3 is a graph illustrating a charge pump device 10 (see FIG. 2A) according to exemplary embodiments. More specifically, changes in the input voltage Vin, the first and second node voltages Vn1 and Vn2, the first to third switch signals SW1, SW2, SW3, and the output voltage Vout over time It is a graph schematically showing.

도 2a 및 도 3을 참조하면, 입력 전압(Vin)은 제1 전압(V1)과 그라운드 전압(GND) 사이에서 변화하는 구형파 신호일 수 있다. 입력 전압(Vin)은 주기적으로 변화할 수 있다. 입력 전압(Vin)은 기준 시각(t0)으로부터 제1 시각(t1)까지, 제2 시각(t2)으로부터 제3 시각(t3)까지 및 제4 시각(t4)으로부터 제5 시각(t5)까지 제1 전압(V1)을 유지할 수 있다. 입력 전압(Vin)은 제1 시각(t1)으로부터 제2 시각(t2)까지 및 제3 시각(t3)으로부터 제4 시각(t4)까지 그라운드 전압(GND)을 유지할 수 있다.2A and 3, the input voltage Vin may be a square wave signal that changes between the first voltage V1 and the ground voltage GND. The input voltage Vin may change periodically. The input voltage Vin is divided from the reference time t0 to the first time t1, from the second time t2 to the third time t3, and from the fourth time t4 to the fifth time t5. 1 The voltage V1 can be maintained. The input voltage Vin may maintain the ground voltage GND from the first time t1 to the second time t2 and from the third time t3 to the fourth time t4.

여기서 제1 내지 제5 시각(t1, t2, t3, t4, t5)은 기준 시각(t0) 이후 순차로 도래하는 시각일 수 있다. 시계열상 인접한 시각들 사이의 차이는 일정할 수 있으나, 이에 제한되지 않는다. 예컨대, 입력 전압(Vin)이 제1 전압(V1)을 유지하는 기준 시각(t0)과 제1 시각(t1) 사이의 시간차가, 입력 전압(Vin)이 그라운드 전압(GND)을 유지하는 제1 시각(t1)과 제2 시각(t2) 사이의 시간차보다 더 크거나, 더 작은 것도 가능하다.Here, the first to fifth times t1, t2, t3, t4, and t5 may be times that sequentially arrive after the reference time t0. The difference between adjacent times in the time series may be constant, but is not limited thereto. For example, the time difference between the reference time t0 and the first time t1 at which the input voltage Vin maintains the first voltage V1 is the first time when the input voltage Vin maintains the ground voltage GND. It is also possible to be larger or smaller than the time difference between the time t1 and the second time t2.

예시적인 실시예들에 따르면, 입력 전압(Vin)이 제1 전압(V1)일 때, 제1 스위치 신호(SW1)는 제2 전압(V2)일 수 있다. 제1 스위치 신호(SW1)가 제2 전압(V2)인 경우, 제1 트랜지스터(T1)는 온(on) 상태일 수 있고, 제1 노드 전압(Vn1)이 그라운드 전압(GND)과 실질적으로 동일해질 수 있다. 이에 따라, 제1 커패시터(C1)의 제1 단자와 제2 단자 사이의 전위차는 제1 전압(V1)과 실질적으로 동일할 수 있다.According to example embodiments, when the input voltage Vin is the first voltage V1, the first switch signal SW1 may be the second voltage V2. When the first switch signal SW1 is the second voltage V2, the first transistor T1 may be in an on state, and the first node voltage Vn1 is substantially the same as the ground voltage GND. Can be set. Accordingly, a potential difference between the first terminal and the second terminal of the first capacitor C1 may be substantially the same as the first voltage V1.

제1 입력 전압(Vin)이 제1 전압일 때, 제2 스위치 신호(SW2)는 제3 전압(V3)일 수 있다. 제2 스위치 신호(SW2)가 제3 전압(V3)인 경우, 제2 트랜지스터(T2)는 온 상태일 수 있고, 제2 노드 전압(Vn2)이 제2 전압(V2)과 실질적으로 동일해질 수 있다. When the first input voltage Vin is the first voltage, the second switch signal SW2 may be the third voltage V3. When the second switch signal SW2 is the third voltage V3, the second transistor T2 may be in an on state, and the second node voltage Vn2 may be substantially equal to the second voltage V2. have.

제3 스위치 신호(SW3)는 제2 스위치 신호(SW2)와 실질적으로 동일할 수 있다. 예시적인 실시예들에 따르면, 제3 스위치 신호(SW3)가 제3 전압(V3)인 경우, 제3 트랜지스터(T3)는 오프 상태일 수 있다. 이에 따라, 출력 단자(out)는 제2 노드(n2)와 직접 연결(즉, 단락)되지 않을 수 있다.The third switch signal SW3 may be substantially the same as the second switch signal SW2. According to example embodiments, when the third switch signal SW3 is the third voltage V3, the third transistor T3 may be in an off state. Accordingly, the output terminal out may not be directly connected (ie, shorted) to the second node n2.

예시적인 실시예들에 따르면, 입력 전압(Vin)이 그라운드 전압(GND)일 때, 제1 스위치 신호(SW1)는 그라운드 전압(GND)일 수 있다. 제1 스위치 신호(SW1)가 그라운드 전압(GND)인 경우, 제1 트랜지스터(T1)는 오프(off) 상태일 수 있고, 제1 노드 전압(Vn1)이 그라운드 전압(GND)과 다를 수 있다. 예시적인 실시예들에 따르면, 제1 커패시터(C1)의 양단의 전압은 연속적으로 변화하므로, 제1 커패시터(C1)의 제1 단자와 제2 단자 사이의 전위차는 제1 전압(V1)을 유지할 수 있다. 이에 따라, 제1 노드 전압(Vn1)은 제2 전압(V2)과 실질적으로 동일할 수 있다. According to example embodiments, when the input voltage Vin is the ground voltage GND, the first switch signal SW1 may be the ground voltage GND. When the first switch signal SW1 is the ground voltage GND, the first transistor T1 may be in an off state, and the first node voltage Vn1 may be different from the ground voltage GND. According to exemplary embodiments, since the voltage across the first capacitor C1 changes continuously, the potential difference between the first terminal and the second terminal of the first capacitor C1 maintains the first voltage V1. I can. Accordingly, the first node voltage Vn1 may be substantially the same as the second voltage V2.

입력 전압(Vin)이 그라운드 전압(GND)일 때, 제2 스위치 신호(SW2)는 제3 전압(V3)일 수 있다. 제2 스위치 신호(SW2)가 제2 전압(V2)인 경우, 제2 트랜지스터(T2)는 오프 상태일 수 있다. 예시적인 실시예들에 따르면, 제2 커패시터(C2) 제1 단자와 제2 단자 사이의 전압이 연속적으로 변화하므로, 제2 커패시터(C2)의 제1 단자와 제2 단자 사이의 전위차는 제1 전압(V1)을 유지할 수 있다. 이에 따라, 제2 노드 전압(Vn2)은 제2 전압(V2)의 약 두 배인 제3 전압(V3)과 실질적으로 동일할 수 있다. When the input voltage Vin is the ground voltage GND, the second switch signal SW2 may be the third voltage V3. When the second switch signal SW2 is the second voltage V2, the second transistor T2 may be in an off state. According to exemplary embodiments, since the voltage between the first terminal and the second terminal of the second capacitor C2 continuously changes, the potential difference between the first terminal and the second terminal of the second capacitor C2 is first The voltage V1 can be maintained. Accordingly, the second node voltage Vn2 may be substantially equal to the third voltage V3, which is about twice the second voltage V2.

예시적인 실시예들에 따르면, 제3 스위치 신호(SW3)가 제2 전압(V2)인 경우, 제3 트랜지스터(T3)는 온 상태일 수 있고, 출력 전압(Vout)과 제2 노드 전압(Vn2)이 서로 실질적으로 동일할 수 있다. 이에 따라 제3 전압(V3)이 출력될 수 있다. 도시되지 않았으나, 출력 단자(out)에 커패시터 등의 부하가 연결될 수 있고, 이 경우, 제3 트랜지스터(T3)가 오프 상태인 경우에도 출력 전압(Vout)은 제3 전압(V3)을 유지할 수 있다. According to exemplary embodiments, when the third switch signal SW3 is the second voltage V2, the third transistor T3 may be in an on state, and the output voltage Vout and the second node voltage Vn2 are ) May be substantially the same as each other. Accordingly, the third voltage V3 may be output. Although not shown, a load such as a capacitor may be connected to the output terminal out, and in this case, the output voltage Vout may maintain the third voltage V3 even when the third transistor T3 is in an off state. .

도 4는 예시적인 실시예들에 따른 전하 펌프 장치(10)를 설명하기 위한 단면도이다. 4 is a cross-sectional view illustrating a charge pump device 10 according to exemplary embodiments.

예시적인 실시예들에 따르면, 전하 펌프 장치(10)는 제1 및 제2 외부 웰들(PW1, PW2), 및 제1 및 제2 내부 웰들(NW1, NW2)을 포함할 수 있다. 제1 및 제2 외부 웰들(PW1, PW2), 및 제1 및 제2 내부 웰들(NW1, NW2)은 기판(Sb) 상의 배치된 에피층(Epi) 내에 형성될 수 있다. According to exemplary embodiments, the charge pump device 10 may include first and second external wells PW1 and PW2 and first and second internal wells NW1 and NW2. The first and second external wells PW1 and PW2 and the first and second internal wells NW1 and NW2 may be formed in the epi layer Epi disposed on the substrate Sb.

예시적인 실시예들에 따르면, 기판(Sb)은 벌크 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판 중 어느 하나일 수 있으나 이에 제한되지 않는다. 예시적인 실시예들에 따르면, 기판(Sb)은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다.According to exemplary embodiments, the substrate Sb is a bulk silicon substrate, a silicon-on-insulator (SOI) substrate, a germanium substrate, a germanium-on-insulator (GOI) substrate, and a silicon- It may be any one of germanium substrates, but is not limited thereto. According to exemplary embodiments, the substrate Sb is silicon (Si), germanium (Ge), silicon germanium (SiGe), gallium arsenide (GaAs), indium gallium arsenide (InGaAs), aluminum gallium arsenide (AlGaAs), or It may contain at least one of these mixtures.

예시적인 실시예들에 따르면, 기판(Sb)은 도핑된 반도체 층일 수 있다. 예시적인 실시예들에 따르면, 기판(Sb)은 P 형 도판트에 의해 도핑될 수 있으나 이에 제한되지 않는다.According to example embodiments, the substrate Sb may be a doped semiconductor layer. According to exemplary embodiments, the substrate Sb may be doped with a P-type dopant, but is not limited thereto.

예시적인 실시예들에 따르면, 반도체 층(Epi)은 선택적 에피택시얼 성장에 의해 형성된 반도체 물질 층일 수 있다. 예시적인 실시예들에 따르면, 반도체 층(Epi)은 P 형 도판트에 의해 도핑될 수 있다. 예시적인 실시예들에 따르면, 반도체 층(Epi)은 기판(Sb)보다 더 높은 농도로 도핑될 수 있으나 이에 제한되는 것은 아니다. According to example embodiments, the semiconductor layer Epi may be a layer of a semiconductor material formed by selective epitaxial growth. According to example embodiments, the semiconductor layer Epi may be doped with a P-type dopant. According to exemplary embodiments, the semiconductor layer Epi may be doped with a higher concentration than the substrate Sb, but is not limited thereto.

예시적인 실시예들에 따르면, 제1 및 제2 외부 웰들(NW1, NW2)은 N 형 도판트에 의해 도핑될 수 있다. 예시적인 실시예들에 따르면, 제1 및 제2 외부 웰들(NW1, NW2)은 서로 인접하게 배치될 수 있으나 이에 제한되지 않는다. According to example embodiments, the first and second outer wells NW1 and NW2 may be doped with an N-type dopant. According to exemplary embodiments, the first and second outer wells NW1 and NW2 may be disposed adjacent to each other, but are not limited thereto.

예시적인 실시예들에 따르면, 제1 외부 웰(NW1) 내에 제1 내부 웰(PW1)이 형성될 수 있고, 제2 외부 웰(NW2) 내에 제2 내부 웰(PW2)이 형성될 수 있다. 예시적인 실시예들에 따르면, 제1 및 제2 내부 웰들(PW1, PW2)은 P 형 도판트에 의해 도핑될 수 있다. According to exemplary embodiments, the first inner well PW1 may be formed in the first outer well NW1, and the second inner well PW2 may be formed in the second outer well NW2. According to exemplary embodiments, the first and second inner wells PW1 and PW2 may be doped with a P-type dopant.

예시적인 실시예들에 따르면, 제1 외부 웰(NW1) 내에 형성된 P 도전형 영역들(P+), N 도전형 영역(N+) 및 제1 외부 웰(NW1) 상에 형성된 제1 게이트 전극(GE1)은 제1 트랜지스터(T1)를 구성할 수 있다. 예시적인 실시예들에 따르면, 제1 게이트 전극(GE1)을 통해 제1 스위치 신호(SW1, 도 2a 참조)가 인가될 수 있다. According to exemplary embodiments, the P conductivity type regions P+, the N conductivity type regions N+, and the first gate electrode GE1 formed on the first external well NW1 are formed in the first external well NW1. ) May constitute the first transistor T1. According to example embodiments, the first switch signal SW1 (refer to FIG. 2A) may be applied through the first gate electrode GE1.

예시적인 실시예들에 따르면, 제1 외부 웰(NW1) 내에 형성된 P 도전형 영역들(P+)은 제1 트랜지스터(T1)의 서로 다른 전극을 구성할 수 있다. 예시적인 실시예들에 따르면, 제1 외부 웰(NW1) 내에 형성된 P 도전형 영역들(P+)은 제1 트랜지스터(T1)의 소스 및 드레인일 수 있다. According to example embodiments, the P conductivity-type regions P+ formed in the first outer well NW1 may form different electrodes of the first transistor T1. According to example embodiments, the P conductivity-type regions P+ formed in the first outer well NW1 may be the source and the drain of the first transistor T1.

예시적인 실시예들에 따르면, 제1 외부 웰(NW1) 내에 형성된 N 도전형 영역(N+)은 제1 트랜지스터(T1)의 바디에 전압을 인가하기 위한 컨택 영역일 수 있다. 예시적인 실시예들에 따르면, 제1 외부 웰(NW1) 내에 형성된 N 도전형 영역(N+)을 통해 제1 외부 웰(NW1)에 제1 전압(V1)이 실질적으로 일정하게 인가될 수 있다. According to example embodiments, the N conductivity type region N+ formed in the first outer well NW1 may be a contact region for applying a voltage to the body of the first transistor T1. According to example embodiments, the first voltage V1 may be applied substantially constant to the first outer well NW1 through the N conductivity type region N+ formed in the first outer well NW1.

예시적인 실시예들에 따르면 제1 내부 웰(PW1) 내에 P 도전형 영역(P+)이 형성될 수 있다. 예시적인 실시예들에 따르면, 제1 내부 웰(PW1)에 형성된 P 도전형 영역(P+)을 통해 제1 내부 웰(PW1)에 제2 전압(V2)이 실질적으로 일정하게 인가될 수 있다. According to example embodiments, a P conductivity type region P+ may be formed in the first inner well PW1. According to exemplary embodiments, the second voltage V2 may be applied substantially constant to the first inner well PW1 through the P conductivity type region P+ formed in the first inner well PW1.

예시적인 실시예들에 따르면, 제2 외부 웰(NW2) 내에 형성된 P 도전형 영역들(P+), N 도전형 영역(N+) 및 제2 외부 웰(NW2) 상에 형성된 제2 게이트 전극(GE2)은 제2 트랜지스터(T2)를 구성할 수 있다. 예시적인 실시예들에 따르면, 제2 게이트 전극(GE2)을 통해 제2 스위치 신호(SW2, 도 2a 참조)가 인가될 수 있다. According to exemplary embodiments, the P conductivity type regions P+, the N conductivity type regions N+, and the second gate electrode GE2 formed on the second outer well NW2 are formed in the second outer well NW2. ) May constitute the second transistor T2. According to example embodiments, the second switch signal SW2 (refer to FIG. 2A) may be applied through the second gate electrode GE2.

예시적인 실시예들에 따르면, 제2 외부 웰(NW2) 내에 형성된 P 도전형 영역들(P+)은 제2 트랜지스터(T2)의 서로 다른 전극을 구성할 수 있다. 예시적인 실시예들에 따르면, 제2 외부 웰(NW2) 내에 형성된 P 도전형 영역들(P+)은 제2 트랜지스터(T2)의 소스 및 드레인일 수 있다. According to example embodiments, the P conductivity-type regions P+ formed in the second outer well NW2 may form different electrodes of the second transistor T2. According to example embodiments, the P conductivity-type regions P+ formed in the second outer well NW2 may be source and drain of the second transistor T2.

예시적인 실시예들에 따르면, 제2 외부 웰(NW2) 내에 형성된 N 도전형 영역(N+)은 제2 트랜지스터(T2)의 바디에 전압을 인가하기 위한 컨택 영역일 수 있다. 예시적인 실시예들에 따르면, 제2 외부 웰(NW2) 내에 형성된 N 도전형 영역(N+)을 통해 제2 외부 웰(NW2)에 그라운드 전압(GND)이 실질적으로 일정하게 인가될 수 있다. 예시적인 실시예들에 따르면, 제2 외부 웰(NW2) 내에 형성된 N 도전형 영역(N+)을 통해 제2 외부 웰(NW2)에 그라운드 전압(GND)보다 더 높은 전위, 예컨대 약 1[V]가 실질적으로 일정하게 인가될 수 있다. According to exemplary embodiments, the N conductivity type region N+ formed in the second outer well NW2 may be a contact region for applying a voltage to the body of the second transistor T2. According to example embodiments, the ground voltage GND may be substantially uniformly applied to the second outer well NW2 through the N conductivity type region N+ formed in the second outer well NW2. According to exemplary embodiments, a potential higher than the ground voltage GND in the second outer well NW2 through the N-conduction type region N+ formed in the second outer well NW2, for example, about 1 [V] May be applied substantially constant.

예시적인 실시예들에 따르면, 제2 내부 웰(PW2) 내에 형성된 P 도전형 영역(P+), N 도전형 영역들(N+) 및 제2 내부 웰(PW2) 상에 형성된 제3 게이트 전극(GE3)은 제3 트랜지스터(T3)를 구성할 수 있다. 예시적인 실시예들에 따르면, 제2 내부 웰(PW2) 내에 형성된 P 도전형 영역들(P+)은 제3 트랜지스터(T3)의 서로 다른 전극을 구성할 수 있다. 예시적인 실시예들에 따르면, 제3 게이트 전극(GE3)을 통해 제3 스위치 신호(SW3, 도 2a 참조)가 인가될 수 있다. According to exemplary embodiments, the P conductivity type region P+, the N conductivity type regions N+ formed in the second inner well PW2, and the third gate electrode GE3 formed on the second inner well PW2. ) May constitute a third transistor T3. According to exemplary embodiments, the P conductivity-type regions P+ formed in the second inner well PW2 may form different electrodes of the third transistor T3. According to example embodiments, the third switch signal SW3 (refer to FIG. 2A) may be applied through the third gate electrode GE3.

예시적인 실시예들에 따르면, 제3 내부 웰(PW3) 내에 형성된 P 도전형 영역들(P+)은 제3 트랜지스터(T3)의 소스 및 드레인일 수 있다. 예시적인 실시예들에 따르면, 제2 내부 웰(PW2) 내에 형성된 N 도전형 영역(N+)은 제2 트랜지스터(T2)의 바디에 전압을 인가하기 위한 컨택 영역일 수 있다. 예시적인 실시예들에 따르면, 제2 내부 웰(PW2)에 형성된 P 도전형 영역(N+)을 통해 제2 내부 웰(PW2)에 제3 전압(V3)이 실질적으로 일정하게 인가될 수 있다. According to example embodiments, the P conductivity-type regions P+ formed in the third inner well PW3 may be the source and the drain of the third transistor T3. According to example embodiments, the N conductivity type region N+ formed in the second inner well PW2 may be a contact region for applying a voltage to the body of the second transistor T2. According to example embodiments, the third voltage V3 may be applied substantially constant to the second inner well PW2 through the P conductivity type region N+ formed in the second inner well PW2.

예시적인 실시예들에 따르면, 제2 외부 웰(NW2)과 제2 내부 웰(PW2) 사이의 제1 전압차는 제1 외부 웰(NW1)과 제1 내부 웰(PW1) 사이의 전압차와 실질적으로 동일할 수 있다. According to exemplary embodiments, the first voltage difference between the second outer well NW2 and the second inner well PW2 is substantially equal to the voltage difference between the first outer well NW1 and the first inner well PW1. Can be the same as

예시적인 실시예들에 따른 전하 펌프 장치(10)는 2개의 스테이지들(11, 12)을 포함하되, 제2 스테이지(12)에 포함된 제2 외부 웰(NW2)에 제1 외부 웰(NW1)보다 낮은 전위를 인가할 수 있다. 이에 따라, 제2 내부 웰(PW2)에 제2 전압(V2)보다 더 큰 절댓값을 갖는 제3 전압(V3)을 인가하는 경우에도, 접합 항복(junction breakdown)이 발생하는 것을 방지할 수 있다. 이에 따라, 신뢰성이 제고된 전하 펌프 장치(10)를 제공할 수 있다. The charge pump device 10 according to exemplary embodiments includes two stages 11 and 12, and includes a first outer well NW1 in the second outer well NW2 included in the second stage 12. A potential lower than) can be applied. Accordingly, even when the third voltage V3 having an absolute value larger than the second voltage V2 is applied to the second inner well PW2, it is possible to prevent the occurrence of junction breakdown. Accordingly, it is possible to provide the charge pump device 10 with improved reliability.

예시적인 실시예들에 따르면, 제1 및 제2 스테이지들(11, 12)에 형성된 P 도전형 영역들(P+)은 P 형 도펀트에 의해 고농도로 도핑된 영역일 수 있다. 제1 및 제2 스테이지들(11, 12)에 형성된 N 도전형 영역들(P+)은 N 형 도펀트에 의해 고농도로 도핑된 영역일 수 있다. 예시적인 실시예들에 따르면, 제1 및 제2 스테이지들(11, 12)에 형성된 제1 내지 제3 게이트 전극은 실리콘 산화물 상에 금속 게이트가 형성된 구조를 포함할 수 있다. According to example embodiments, the P conductivity-type regions P+ formed in the first and second stages 11 and 12 may be regions doped with a high concentration by a P-type dopant. The N conductivity-type regions P+ formed in the first and second stages 11 and 12 may be regions doped with a high concentration by an N-type dopant. According to example embodiments, the first to third gate electrodes formed on the first and second stages 11 and 12 may include a structure in which a metal gate is formed on silicon oxide.

예시적인 실시예들에 따르면, 제1 및 제2 커패시터들(C1, C2)은 BEOL(back end of line) 및/또는 FEOL(front end of line) 공정에서 형성된 배선 층들과 동일 레벨에 형성될 수 있다. 예시적인 실시예들에 따르면, 제1 및 제2 커패시터들(C1, C2)은 BEOL(back end of line) 및/또는 FEOL(front-end-of-line) 공정에 의해 형성될 수 있다. According to exemplary embodiments, the first and second capacitors C1 and C2 may be formed at the same level as wiring layers formed in a back end of line (BEOL) and/or front end of line (FEOL) process. have. According to exemplary embodiments, the first and second capacitors C1 and C2 may be formed by a back end of line (BEOL) and/or a front-end-of-line (FEOL) process.

도 5a 내지 도 5c는 다른 예시적인 실시예들에 따른 전하 펌프 장치(10)를 설명하기 위한 단면도들이다. 5A to 5C are cross-sectional views illustrating the charge pump device 10 according to other exemplary embodiments.

설명의 편의상 도 4a를 참조하여 설명한 것과 중복되는 것을 생략하고 차이점을 위주로 설명하도록 한다. For convenience of description, overlapping with those described with reference to FIG. 4A will be omitted, and differences will be mainly described.

도 5a를 참조하면, 에피층(Epi)은 기판(Sba) 상에 형성될 수 있다. 예시적인 실시예들에 따르면, 기판(Sba)은 N 형 도판트들에 의해 도핑될 수 있다. 예시적인 실시예들에 따르면 에피층(Epi)은 도 4를 참조하여 설명한 에피층(Epi)과 동일하게 P 형으로 도핑될 수 있다. Referring to FIG. 5A, the epi layer Epi may be formed on the substrate Sba. According to example embodiments, the substrate Sba may be doped with N-type dopants. According to exemplary embodiments, the epi layer Epi may be doped in a P-type in the same manner as the epi layer Epi described with reference to FIG. 4.

도 5b를 참조하면, 에피층(Epi)은 생략될 수 있다. 이에 따라, 제1 및 제2 외부 웰들(PW1, PW2)는 기판(Sbb) 내에 형성될 수 있다. 예시적인 실시예들에 따르면, 기판(Sbb)은 고농도의 P 형 도판트에 의해 도핑될 수 있다. Referring to FIG. 5B, the epi layer Epi may be omitted. Accordingly, the first and second external wells PW1 and PW2 may be formed in the substrate Sbb. According to example embodiments, the substrate Sbb may be doped with a high-concentration P-type dopant.

도 5c를 참조하면, 제2 외부 웰(NW2)에 그라운드 전압(GND) 보다 더 높은 전위의 제3 전압(V3)이 인가될 수 있다. 예시적인 실시예들에 따르면, 제2 외부 웰(NW2)과 제2 내부 웰(PW2) 사이의 전압차와 제1 외부 웰(NW1)과 제1 내부 웰(PW1) 사이의 전압차는 서로 다를 수 있다. 예시적인 실시예들에 따르면, 제2 외부 웰(NW2)과 제2 내부 웰(PW2) 사이의 전압차는 제1 외부 웰(NW1)과 제1 내부 웰(PW1) 사이의 전압차 보다 더 클 수 있다. Referring to FIG. 5C, a third voltage V3 having a higher potential than the ground voltage GND may be applied to the second external well NW2. According to exemplary embodiments, the voltage difference between the second outer well NW2 and the second inner well PW2 and the voltage difference between the first outer well NW1 and the first inner well PW1 may be different from each other. have. According to exemplary embodiments, the voltage difference between the second outer well NW2 and the second inner well PW2 may be greater than the voltage difference between the first outer well NW1 and the first inner well PW1. have.

도 6은 예시적인 실시예들에 따른 전하 펌프 장치(15)를 설명하기 위한 블록도이다.6 is a block diagram illustrating a charge pump device 15 according to exemplary embodiments.

예시적인 실시예들에 따르면, 전하 펌프 장치(15)는 제1 스테이지(16) 및 제2 스테이지(17)를 포함할 수 있다.According to exemplary embodiments, the charge pump device 15 may include a first stage 16 and a second stage 17.

예시적인 실시예들에 따르면, 제1 스테이지(16)에 입력 전압(Vin) 및 상보적 입력 전압(VinB)이 입력될 수 있다. 예시적인 실시예들에 따르면, 도 6의 입력 전압(Vin)은 도 1 및 도 3을 참조하여 설명한 입력 전압(Vin)과 실질적으로 동일할 수 있다. 예시적인 실시예들에 따르면, 상보적 입력 전압(VinB)은 입력 전압(Vin)과 진폭이 실질적으로 동일하고 위상이 반대인 구형파 클록 신호일 수 있다.According to example embodiments, an input voltage Vin and a complementary input voltage VinB may be input to the first stage 16. According to exemplary embodiments, the input voltage Vin of FIG. 6 may be substantially the same as the input voltage Vin described with reference to FIGS. 1 and 3. According to exemplary embodiments, the complementary input voltage VinB may be a square wave clock signal having substantially the same amplitude as the input voltage Vin and opposite in phase.

예시적인 실시예들에 따르면, 제1 스테이지(16)는 제1 노드 전압(Vn1) 및 제3 노드 전압(Vn3)을 출력할 수 있다. 제1 노드 전압(Vn1)은 도 1 및 도 3을 참조하여 설명한 제1 노드 전압(Vn1)과 실질적으로 동일할 수 있다. 예시적인 실시예들에 따르면, 제3 노드 전압(Vn3)은 제1 노드 전압(Vn1)과 진폭이 실질적으로 동일하고 위상이 반대인 구형파일 수 있다.According to example embodiments, the first stage 16 may output the first node voltage Vn1 and the third node voltage Vn3. The first node voltage Vn1 may be substantially the same as the first node voltage Vn1 described with reference to FIGS. 1 and 3. According to exemplary embodiments, the third node voltage Vn3 may be a spherical file whose amplitude is substantially the same as that of the first node voltage Vn1 and has an opposite phase.

예시적인 실시예들에 따르면, 제2 스테이지(17)에 제1 노드 전압(Vn1) 및 제3 노드 전압(Vn3)이 입력될 수 있다. 예시적인 실시예들에 따르면, 제2 스테이지(17)는 출력 전압(Vout)을 출력할 수 있다. 예시적인 실시예들에 따르면, 출력 전압(Vout)은 실질적으로 일정한 전압 값을 가질 수 있다. 출력 전압(Vout)은 제3 전압(V3)과 실질적으로 동일할 수 있다.According to example embodiments, the first node voltage Vn1 and the third node voltage Vn3 may be input to the second stage 17. According to example embodiments, the second stage 17 may output the output voltage Vout. According to example embodiments, the output voltage Vout may have a substantially constant voltage value. The output voltage Vout may be substantially the same as the third voltage V3.

예시적인 실시예들에 따르면, 제1 스테이지(16)는 제1 외부 웰(NW1) 및 제1 내부 웰(PW1)을 포함할 수 있다. 제1 내부 웰(PW1) 및 제1 외부 웰(NW1)은 도 1을 참조하여 설명한 제1 내부 웰(PW1) 및 제1 외부 웰(NW1)과 실질적으로 동일할 수 있다. According to exemplary embodiments, the first stage 16 may include a first outer well NW1 and a first inner well PW1. The first inner well PW1 and the first outer well NW1 may be substantially the same as the first inner well PW1 and the first outer well NW1 described with reference to FIG. 1.

예시적인 실시예들에 따르면, 제2 스테이지(17)는 제2 외부 웰(NW2) 및 제2 내부 웰(PW2)을 포함할 수 있다. 제2 내부 웰(PW2) 및 제2 외부 웰(NW2)은 도 1을 참조하여 설명한 제2 내부 웰(PW2) 및 제2 외부 웰(NW2)과 실질적으로 동일할 수 있다. According to exemplary embodiments, the second stage 17 may include a second outer well NW2 and a second inner well PW2. The second inner well PW2 and the second outer well NW2 may be substantially the same as the second inner well PW2 and the second outer well NW2 described with reference to FIG. 1.

도 7은 예시적인 실시예들에 따른 전하 펌프 장치를 설명하기 위한 회로도이다. 7 is a circuit diagram illustrating a charge pump device according to exemplary embodiments.

도 7을 참조하면, 제1 스테이지(16)는 제1 및 제3 커패시터(C1, C3), 제1, 제4, 제7 및 제8 트랜지스터들(T1, T4, T7, T8)을 포함할 수 있다. 제2 스테이지(17)는 제2 및 제4 커패시터(C2, C4), 제2, 제3, 제5, 제6, 제9 및 제10 트랜지스터들(T2, T3, T5, T6, T9, T10)을 포함할 수 있다. Referring to FIG. 7, the first stage 16 includes first and third capacitors C1 and C3, and first, fourth, seventh, and eighth transistors T1, T4, T7, and T8. I can. The second stage 17 includes second and fourth capacitors C2 and C4, second, third, fifth, sixth, ninth and tenth transistors T2, T3, T5, T6, T9, and T10. ) Can be included.

예시적인 실시예들에 따르면, 제1, 제2, 제4 및 제5 트랜지스터들(T1, T2, T4, T5)은 P 형 MOSFET일 수 있다. 예시적인 실시예들에 따르면, 제3, 제6 내지 제10 트랜지스터들(T3, T6 ~ T10)은 N 형 MOSFET일 수 있다. According to example embodiments, the first, second, fourth, and fifth transistors T1, T2, T4, and T5 may be P-type MOSFETs. According to exemplary embodiments, the third, sixth to tenth transistors T3 and T6 to T10 may be N-type MOSFETs.

예시적인 실시예들에 따르면, 제1 내지 제3 트랜지스터들(T1, T2, T3), 제1 및 제2 커패시터들(C1, C2)의 연결 및 동작은 도 2a를 참조하여 설명한 것과 동일하다. 예시적인 실시예들에 따르면, 제1 및 제2 외부 웰들(NW1, NW2) 및 제1 및 제2 내부 웰들(PW1, PW2)에 인가된 전압은 도 2a를 참조하여 설명한 것과 동일하다. 예시적인 실시예들에 따르면, 입력 전압(Vin), 제1 내지 제3 스위치 신호(SW1, SW2, SW3) 및 제1, 제2 노드 전압들(Vn1, Vn2)은 도 2a를 참조하여 설명한 것과 동일하다. According to exemplary embodiments, the connection and operation of the first to third transistors T1, T2, and T3 and the first and second capacitors C1 and C2 are the same as those described with reference to FIG. 2A. According to exemplary embodiments, voltages applied to the first and second outer wells NW1 and NW2 and the first and second inner wells PW1 and PW2 are the same as those described with reference to FIG. 2A. According to exemplary embodiments, the input voltage Vin, the first to third switch signals SW1, SW2, and SW3, and the first and second node voltages Vn1 and Vn2 are as described with reference to FIG. 2A. same.

제4 내지 제6 트랜지스터들(T4, T5, T6), 제3 및 제4 커패시터들(C3, C4)의 연결 및 동작은 제1 내지 제3 트랜지스터들(T1, T2, T3), 제1 및 제2 커패시터들(C1, C2)의 연결 및 동작과 유사하다. The connection and operation of the fourth to sixth transistors T4, T5, and T6 and the third and fourth capacitors C3 and C4 are performed by the first to third transistors T1, T2, and T3, It is similar to the connection and operation of the second capacitors C1 and C2.

보다 구체적으로, 제3 커패시터(C3)의 제1 단자는 상보적 입력 단자(inB)에 연결될 수 있다. 제3 커패시터(C3)의 제1 단자에 상보적 입력 전압(VinB)이 인가될 수 있다. 제3 커패시터(C3)의 제2 단자에 제4 트랜지스터(T4)가 연결될 수 있다. 제3 커패시터(C3)의 제2 단자와 제4 트랜지스터(T4)가 연결되는 노드를 제3 노드(n3)으로 정의하고, 제3 노드(n3)의 전위와 그라운드 전압(GND) 사이의 전위차를 제3 노드 전압(Vn3)이라고 정의한다.More specifically, the first terminal of the third capacitor C3 may be connected to the complementary input terminal inB. A complementary input voltage VinB may be applied to the first terminal of the third capacitor C3. The fourth transistor T4 may be connected to the second terminal of the third capacitor C3. A node to which the second terminal of the third capacitor C3 and the fourth transistor T4 are connected is defined as a third node n3, and the potential difference between the potential of the third node n3 and the ground voltage GND is determined. It is defined as the third node voltage Vn3.

예시적인 실시예들에 따르면, 제1 외부 웰(NW1)의 적어도 일부는 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)의 바디를 구성할 수 있다. 제4 트랜지스터(T4)의 게이트에 제어 신호로서, 제1 상보적 스위치 신호(SW1B)가 인가될 수 있다. 예시적인 실시예들에 따르면, 제4 트랜지스터(T4)의 제1 전극은 제3 노드(n3)에서 제3 커패시터(C3)의 제2 단자에 연결되고, 제4 트랜지스터(T4)의 제2 전극에 그라운드 전압(GND)이 인가될 수 있다. According to example embodiments, at least a portion of the first external well NW1 may constitute a body of the first transistor T1 and the fourth transistor T4. As a control signal, a first complementary switch signal SW1B may be applied to the gate of the fourth transistor T4. According to exemplary embodiments, the first electrode of the fourth transistor T4 is connected to the second terminal of the third capacitor C3 at the third node n3, and the second electrode of the fourth transistor T4 A ground voltage GND may be applied to.

예시적인 실시예들에 따르면, 제1 내부 웰(PW1)의 적어도 일부는 제7 트랜지스터(T7)의 바디를 구성할 수 있다. 제7 트랜지스터(T7)의 게이트에 제어 신호로서, 제3 노드 전압(Vn3)이 인가될 수 있다., 제7 트랜지스터(T7)의 제1 전극은 제1 노드(n1)에서 제1 커패시터(C1)의 제2 단자에 연결될 수 있고 제2 전극은 제1 내부 웰(PW1)에 연결될 수 있다. According to example embodiments, at least a portion of the first inner well PW1 may constitute a body of the seventh transistor T7. As a control signal, a third node voltage Vn3 may be applied to the gate of the seventh transistor T7. The first electrode of the seventh transistor T7 is the first capacitor C1 at the first node n1. ) And the second electrode may be connected to the first inner well PW1.

예시적인 실시예들에 따르면, 제1 내부 웰(PW1)의 적어도 일부는 제8 트랜지스터(T8)의 바디를 구성할 수 있다. 제8 트랜지스터(T8)의 게이트에 제어 신호로서, 제1 노드 전압(Vn1)이 인가될 수 있다. 제8 트랜지스터(T8)의 제1 전극은 제3 노드(n3)에서 제3 커패시터(C3)의 제2 단자에 연결될 수 있고 제2 전극은 제1 내부 웰(PW1)에 연결될 수 있다. According to example embodiments, at least a portion of the first inner well PW1 may constitute a body of the eighth transistor T8. As a control signal, a first node voltage Vn1 may be applied to the gate of the eighth transistor T8. The first electrode of the eighth transistor T8 may be connected to the second terminal of the third capacitor C3 at the third node n3, and the second electrode may be connected to the first inner well PW1.

예시적인 실시예들에 따르면, 제5 커패시터(C5)의 제1 단자는 제1 내부 웰(PW1)과 연결될 수 있다. 제5 커패시터(C5)의 제2 단자에 기준 전위(GND)가 인가될 수 있다. 예시적인 실시예들에 따르면, 제5 커패시터(C5)의 제1 단자에 제1 및 제3 노드 전압(Vn1, Vn3)이 교대로 인가될 수 있다.. 이에 따라, 제1 내부 웰(PW1)의 전위는 제2 전압(V2)으로 유지될 수 있다. According to example embodiments, the first terminal of the fifth capacitor C5 may be connected to the first inner well PW1. The reference potential GND may be applied to the second terminal of the fifth capacitor C5. According to exemplary embodiments, the first and third node voltages Vn1 and Vn3 may be alternately applied to the first terminal of the fifth capacitor C5. Accordingly, the first inner well PW1 The potential of may be maintained at the second voltage V2.

제4 커패시터(C4)의 제1 단자는 제3 노드(n3)에서 제3 커패시터(C3)의 제2 단자와 연결될 수 있다. 제4 커패시터(C4)의 제1 단자에 제3 노드 전압(Vn3)이 인가될 수 있다. 제4 커패시터(C4)의 제2 단자에 제5 및 제6 트랜지스터들(T5, T6)이 연결될 수 있다. The first terminal of the fourth capacitor C4 may be connected to the second terminal of the third capacitor C3 at the third node n3. A third node voltage Vn3 ′ may be applied to the first terminal of the fourth capacitor C4. The fifth and sixth transistors T5 and T6 may be connected to the second terminal of the fourth capacitor C4.

제4 커패시터(C4)의 제2 단자와 제5 및 제6 트랜지스터들(T5, T6)이 연결되는 노드를 제4 노드(n4)로 정의하고, 제4 노드(n4)의 전위와 그라운드 전압(GND) 사이의 전위차를 제4 노드 전압(Vn4)라고 정의한다.A node to which the second terminal of the fourth capacitor C4 and the fifth and sixth transistors T5 and T6 are connected is defined as a fourth node n4, and the potential of the fourth node n4 and the ground voltage ( The potential difference between GND) is defined as the fourth node voltage Vn4.

예시적인 실시예들에 따르면, 제2 외부 웰(NW2)의 적어도 일부는 제2 트랜지스터(T2) 및 제5 트랜지스터(T5)의 바디를 구성할 수 있다. 제5 트랜지스터(T5)의 게이트에 제어 신호로서, 제2 상보적 스위치 신호(SW2B)가 인가될 수 있다. 제5 트랜지스터(T5)의 제1 전극은 제4 노드(n4) 제4 커패시터(C4)의 제2 단자에 연결되고, 제5 트랜지스터(T5)의 제2 전극에 제2 전압(V2)이 인가될 수 있다. According to exemplary embodiments, at least a portion of the second external well NW2 may form the body of the second transistor T2 and the fifth transistor T5. As a control signal, a second complementary switch signal SW2B may be applied to the gate of the fifth transistor T5. The first electrode of the fifth transistor T5 is connected to the second terminal of the fourth node n4 and the fourth capacitor C4, and a second voltage V2 is applied to the second electrode of the fifth transistor T5. Can be.

예시적인 실시예들에 따르면, 제2 내부 웰(PW2)의 적어도 일부는 제3 트랜지스터(T3) 및 제6 트랜지스터(T6)의 바디를 구성할 수 있다. 제6 트랜지스터(T6)의 게이트에 제어 신호로서, 제3 상보적 스위치 신호(SW3B)가 인가될 수 있다. 제6 트랜지스터(T6)의 제1 전극은 제4 노드(n4)에서 제4 커패시터(C4)의 제2 단자에 연결되고, 제6 트랜지스터(T6)의 제2 전극은 출력 단자(out)에 연결될 수 있다. 예시적인 실시예들에 따르면, 제6 트랜지스터(T6)의 제2 전극은 제2 내부 웰(PW2)과 동일한 노드에 연결되어 제3 전압(V3)이 인가될 수 있다. According to exemplary embodiments, at least a portion of the second inner well PW2 may form the bodies of the third transistor T3 and the sixth transistor T6. As a control signal, a third complementary switch signal SW3B may be applied to the gate of the sixth transistor T6. The first electrode of the sixth transistor T6 is connected to the second terminal of the fourth capacitor C4 at the fourth node n4, and the second electrode of the sixth transistor T6 is connected to the output terminal out. I can. According to example embodiments, the second electrode of the sixth transistor T6 may be connected to the same node as the second inner well PW2 to apply the third voltage V3.

예시적인 실시예들에 따르면, 제2 내부 웰(PW2)의 적어도 일부는 제9 트랜지스터(T9)의 바디를 구성할 수 있다. 제9 트랜지스터(T9)의 게이트에 제어 신호로서, 제4 노드 전압(Vn4)이 인가될 수 있다. 제9 트랜지스터(T9)의 제1 전극은 제2 노드(n2)에서 제2 커패시터(C2)의 제2 단자에 연결될 수 있고 제2 전극은 제2 내부 웰(PW2)에 연결될 수 있다. According to example embodiments, at least a portion of the second inner well PW2 may constitute a body of the ninth transistor T9. As a control signal, a fourth node voltage Vn4 may be applied to the gate of the ninth transistor T9. The first electrode of the ninth transistor T9 may be connected to the second terminal of the second capacitor C2 at the second node n2 and the second electrode may be connected to the second inner well PW2.

예시적인 실시예들에 따르면, 제2 내부 웰(PW2)의 적어도 일부는 제10 트랜지스터(T10)의 바디를 구성할 수 있다. 제10 트랜지스터(T10)의 게이트에 제어 신호로서, 제2 노드 전압(Vn2)이 인가될 수 있다. 제10 트랜지스터(T10)의 제1 전극은 제4 노드(n4)에서 제4 커패시터(C4)의 제2 단자에 연결될 수 있고 제2 전극은 제2 내부 웰(PW2)에 연결될 수 있다. According to example embodiments, at least a portion of the second inner well PW2 may constitute a body of the tenth transistor T10. As a control signal, a second node voltage Vn2 may be applied to the gate of the tenth transistor T10. The first electrode of the tenth transistor T10 may be connected to the second terminal of the fourth capacitor C4 at the fourth node n4, and the second electrode may be connected to the second inner well PW2.

예시적인 실시예들에 따르면, 제2 내부 웰(PW2)은 제6 커패시터(C6)의 제1 단자와 더 연결될 수 있다. 제6 커패시터(C6)의 제2 단자에 제2 전압(V2)이 인가될 수 있다. 제6 커패시터(C6)의 제1 단자에 제2 및 제4 노드 전압(Vn2, Vn4)이 교대로 인가될 수 있다. 이에 따라, 제6 커패시터(C6)의 양단의 전압은 실질적으로 일정할 수 있고, 제2 내부 웰(PW2)의 전위는 제3 전압(V3)으로 유지될 수 있다. According to example embodiments, the second inner well PW2 may be further connected to the first terminal of the sixth capacitor C6. A second voltage V2 may be applied to the second terminal of the sixth capacitor C6. The second and fourth node voltages Vn2 and Vn4 may be alternately applied to the first terminal of the sixth capacitor C6. Accordingly, the voltage across both ends of the sixth capacitor C6 may be substantially constant, and the potential of the second inner well PW2 may be maintained at the third voltage V3.

일부 실시예들에 따르면, 제3 내지 제6 커패시터들(C3, C4, C5, C6)은 제1 및 제2 커패시터들(C1, C2)과 마찬가지로 FEOL 또는 BEOL 중 적어도 어느 하나의 공정에 의해 형성될 수 있다. According to some embodiments, the third to sixth capacitors C3, C4, C5, and C6 are formed by at least one of FEOL and BEOL, like the first and second capacitors C1 and C2. Can be.

도 8은 예시적인 실시예들에 따른 전하 펌프 장치(15, 도 7 참조)의 동작을 설명하기 위한 개략적인 그래프이다. 보다 구체적으로, 도 8은 시간의 경과에 따른 입력 전압(Vin), 상보적 입력 전압(VinB), 제1 내지 제3 스위치 신호(SW1, SW2, SW3) 제1 내지 제3 상보적 스위치 신호(SW1B, SW2B, SW3B), 제1 내지 제4 노드 전압(Vn1, Vn2, Vn3, Vn4) 및 출력 전압(Vout)의 변화를 개략적으로 도시한 그래프이다.8 is a schematic graph illustrating an operation of the charge pump device 15 (see FIG. 7) according to exemplary embodiments. More specifically, FIG. 8 is an input voltage Vin, a complementary input voltage VinB, and first to third switch signals SW1, SW2, and SW3 over time, and first to third complementary switch signals ( SW1B, SW2B, SW3B), first to fourth node voltages Vn1, Vn2, Vn3, Vn4, and output voltages Vout are schematically shown.

예시적인 실시예들에 따르면, 입력 전압(Vin), 제1 및 제2 노드 전압(Vn1, Vn2), 제1 내지 제3 스위치 신호(SW1, SW2, SW3)은 도 3을 참조하여 설명한 것과 실질적으로 동일하다. 예시적인 실시예들에 따르면, 제1 내지 제3 트랜지스터들(T1, T2, T3)의 동작은 도 3을 참조하여 설명한 것과 실질적으로 동일하다.According to exemplary embodiments, the input voltage Vin, the first and second node voltages Vn1 and Vn2, and the first to third switch signals SW1, SW2, and SW3 are substantially as described with reference to FIG. 3. Is the same as According to exemplary embodiments, operations of the first to third transistors T1, T2, and T3 are substantially the same as those described with reference to FIG. 3.

상보적 입력 전압(VinB), 제3 및 제4 노드 전압(Vn3, Vn4), 제1 내지 제3 상보적 스위치 신호(SW1B, SW2B, SW3B)은 각각 순서대로, 입력 전압(Vin), 제1 및 제2 노드 전압(Vn1, Vn2), 제1 내지 제3 스위치 신호(SW1, SW2, SW3)에 대해 상보적인 구형파일 수 있다. 여기서 상보적인 구형파라 함은, 동일한 전압 레벨에 의한 구형파로서, 위상이 반대인 것을 의미한다.The complementary input voltage VinB, the third and fourth node voltages Vn3 and Vn4, and the first to third complementary switch signals SW1B, SW2B, and SW3B are respectively sequentially, the input voltage Vin, and the first And the second node voltages Vn1 and Vn2 and the first to third switch signals SW1, SW2, and SW3. Here, the complementary square wave means that it is a square wave by the same voltage level and has an opposite phase.

이에 따라, 제4 내지 제6 트랜지스터들(T4, T5, T6)의 동작은 제1 내지 제3 트랜지스터들(T1, T2, T3)의 동작과 동일하되, 반주기만큼 지연될 수 있다. 보다 구체적으로, 제1 트랜지스터(T1)가 온/오프 상태일 때, 제4 트랜지스터(T4)는 오프/온 상태일 수 있다. 예시적인 실시예들에 따르면, 제2 트랜지스터(T2)가 턴 온/오프 상태일 때, 제5 트랜지스터(T5)는 턴 오프/온 상태일 수 있다. 예시적인 실시예들에 따르면, 제3 트랜지스터(T3)가 턴 온/오프 상태일 때, 제6 트랜지스터(T6)는 턴 오프/온 상태일 수 있다.Accordingly, the operations of the fourth to sixth transistors T4, T5, and T6 are the same as those of the first to third transistors T1, T2, and T3, but may be delayed by half a period. More specifically, when the first transistor T1 is in an on/off state, the fourth transistor T4 may be in an off/on state. According to example embodiments, when the second transistor T2 is turned on/off, the fifth transistor T5 may be turned off/on. According to example embodiments, when the third transistor T3 is turned on/off, the sixth transistor T6 may be turned off/on.

제1 노드 전압(Vn1)이 그라운드 전압(GND)이고, 제3 노드 전압(Vn3)이 제2 전압(V2)일 때, 제7 트랜지스터(T7)는 오프 상태일 수 있고, 제8 트랜지스터(T8)는 온 상태일 수 있다. 이에 따라 제5 커패시터(C5)의 제1 단자에 제3 노드 전압(Vn3)인 제2 전압(V2)이 인가될 수 있다.When the first node voltage Vn1 is the ground voltage GND and the third node voltage Vn3 is the second voltage V2, the seventh transistor T7 may be in an off state, and the eighth transistor T8 ) May be on. Accordingly, the second voltage V2, which is the third node voltage Vn3, may be applied to the first terminal of the fifth capacitor C5.

제1 노드 전압(Vn1)이 제2 전압(V2)이고, 제3 노드 전압(Vn3)이 그라운드 전압(GND)일 때, 제7 트랜지스터(T7)는 온 상태일 수 있고, 제8 트랜지스터(T8)는 오프 상태일 수 있다. 이에 따라 제5 커패시터(C5)의 제1 단자에 제1 노드 전압(Vn1)인 제2 전압(V2)이 인가될 수 있다.When the first node voltage Vn1 is the second voltage V2 and the third node voltage Vn3 is the ground voltage GND, the seventh transistor T7 may be in an on state, and the eighth transistor T8 ) May be in the off state. Accordingly, the second voltage V2, which is the first node voltage Vn1, may be applied to the first terminal of the fifth capacitor C5.

일부 실시예들에 따르면, 제5 커패시터(C5)의 제2 단자에 제1 및 제2 노드(n1, n2) 중 어느 하나를 통해 제2 전압(V2)이 실질적으로 일정하게 인가되므로, 제5 커패시터(C5)의 양단의 전위차가 일정하게 유지될 수 있다. 이에 따라, 제1 내부 웰(PW1)의 전위가 제2 전압(V2)으로 실질적으로 일정할 수 있다. According to some embodiments, since the second voltage V2 is substantially uniformly applied to the second terminal of the fifth capacitor C5 through one of the first and second nodes n1 and n2, the fifth The potential difference between both ends of the capacitor C5 may be kept constant. Accordingly, the potential of the first internal well PW1 may be substantially constant with the second voltage V2.

예시적인 실시예들에 따르면, 제3 및 제9 트랜지스터들(T3, T9)의 게이트들은 각각 제4 노드(n4)에 연결될 수 있다. 이에 따라, 제3 및 제9 트랜지스터들(T3, T9)은 제4 노드 전압(Vn4)에 의해 제어될 수 있다. 예시적인 실시예들에 따르면, 제6 및 제10 트랜지스터들(T6, T10)의 게이트들은 각각 제2 노드(n2)에 연결될 수 있다. 이에 따라, 제3 및 제9 트랜지스터들(T3, T9)은 제2 노드 전압(Vn2)에 의해 제어될 수 있다.According to exemplary embodiments, gates of the third and ninth transistors T3 and T9 may be connected to the fourth node n4, respectively. Accordingly, the third and ninth transistors T3 and T9 may be controlled by the fourth node voltage Vn4. According to exemplary embodiments, gates of the sixth and tenth transistors T6 and T10 may be connected to the second node n2, respectively. Accordingly, the third and ninth transistors T3 and T9 may be controlled by the second node voltage Vn2.

제2 노드 전압(Vn2)이 제2 전압(V2)이고, 제4 노드 전압(Vn4)이 제3 전압(V3)일 때, 제9 트랜지스터(T9)는 오프 상태일 수 있고, 제10 트랜지스터(T10)는 온 상태일 수 있다. 이에 따라 제6 커패시터(C6)의 제1 단자에 제4 노드 전압(Vn4)인 제3 전압(V3)이 인가될 수 있다.When the second node voltage Vn2 is the second voltage V2 and the fourth node voltage Vn4 is the third voltage V3, the ninth transistor T9 may be in an off state, and the tenth transistor ( T10) may be in the on state. Accordingly, the third voltage V3, which is the fourth node voltage Vn4, may be applied to the first terminal of the sixth capacitor C6.

제2 노드 전압(Vn2)이 제3 전압(V3)이고, 제4 노드 전압(Vn4)이 제2 전압(V2)일 때, 제9 트랜지스터(T9)는 온 상태일 수 있고, 제10 트랜지스터(T10)는 오프 상태일 수 있다. 이에 따라 제6 커패시터(C6)의 제1 단자에 제2 노드 전압(Vn2)인 제3 전압(V3)이 인가될 수 있다.When the second node voltage Vn2 is the third voltage V3 and the fourth node voltage Vn4 is the second voltage V2, the ninth transistor T9 may be in an on state, and the tenth transistor ( T10) may be in an off state. Accordingly, the third voltage V3, which is the second node voltage Vn2, may be applied to the first terminal of the sixth capacitor C6.

이에 따라 제6 커패시터(C6)의 제2 단자에 제2 전압(V2)이 실질적으로 일정하게 인가되므로, 제6 커패시터(C6)의 양 단의 전위차가 일정하게 유지될 수 있고, 제2 내부 웰(PW2)의 전위가 제3 전압(V3)으로 실질적으로 일정할 수 있다.Accordingly, since the second voltage V2 is applied substantially constant to the second terminal of the sixth capacitor C6, the potential difference between both ends of the sixth capacitor C6 can be kept constant, and the second inner well The potential of PW2 may be substantially constant with the third voltage V3.

예시적인 실시예들에 따르면, 제3 트랜지스터(T3) 및 제6 트랜지스터(T6)는 각각 출력 단자에 연결될 수 있다. 이에 따라, 제3 트랜지스터(T3)가 오프 상태이고, 제6 트랜지스터(T6)가 온 상태인 경우, 제3 전압(V3)인 제2 상보적 노드 전압(VnB2)이 출력 전압으로 출력될 수 있다. 제3 트랜지스터(T3)가 온 상태이고, 제6 트랜지스터(T6) 오프 상태인 경우, 제3 전압(V3)인 제2 노드 전압(Vn2)이 출력 전압으로 출력될 수 있다. 이에 따라, 출력 전압(Vout)은 제3 전압(V3)로 실질적으로 일정할 수 있다.According to exemplary embodiments, the third transistor T3 and the sixth transistor T6 may be respectively connected to an output terminal. Accordingly, when the third transistor T3 is in the off state and the sixth transistor T6 is in the on state, the second complementary node voltage VnB2, which is the third voltage V3, may be output as an output voltage. . When the third transistor T3 is turned on and the sixth transistor T6 is turned off, the second node voltage Vn2, which is the third voltage V3, may be output as an output voltage. Accordingly, the output voltage Vout may be substantially constant as the third voltage V3.

도 9는 예시적인 실시예들에 따른 전하 펌프 장치(10/15)를 포함하는 이미지 센서(1)를 설명하기 위한 블록도이다.9 is a block diagram illustrating an image sensor 1 including the charge pump device 10/15 according to exemplary embodiments.

도 9를 참조하면, 이미지 센서는 전하 펌프 장치(10/15), 액티브 픽셀 센서 어레이(20), 행 디코더(30), 행 드라이버(40), 열 디코더(50), 타이밍 발생기(60), 상관 이중 샘플러(Correlated Double Sampler, 70), 아날로그 디지털 컨버터(80) 및 입출력 버퍼(90)를 포함할 수 있다.9, the image sensor includes a charge pump device (10/15), an active pixel sensor array (20), a row decoder (30), a row driver (40), a column decoder (50), a timing generator (60), A correlated double sampler (70), an analog-to-digital converter (80), and an input/output buffer (90) may be included.

액티브 픽셀 센서 어레이(20)는 2차원적으로 배열된 복수의 단위 픽셀들을 포함할 수 있다. 액티브 픽셀 센서 어레이(20)는 광 신호를 전기적 신호로 변환할 수 있다. 액티브 픽셀 센서 어레이(20)는 행 드라이버(40)의 픽셀 선택 신호, 리셋 신호 및 전하 전송 신호와 같은 복수의 구동 신호들에 의해 구동될 수 있다. 액티브 픽셀 센서 어레이(20)에 의해 변환된 전기적 신호는 상관 이중 샘플러(70)에 제공될 수 있다.The active pixel sensor array 20 may include a plurality of unit pixels arranged in two dimensions. The active pixel sensor array 20 may convert an optical signal into an electrical signal. The active pixel sensor array 20 may be driven by a plurality of driving signals such as a pixel selection signal, a reset signal, and a charge transfer signal of the row driver 40. The electrical signal converted by the active pixel sensor array 20 may be provided to the correlated double sampler 70.

행 드라이버(40)는 행 디코더(30)에서 디코딩된 결과에 따라 다수의 단위 픽셀들을 구동하기 위한 다수의 구동 신호들을 액티브 픽셀 센서 어레이(20)로 제공할 수 있다. 액티브 픽셀 센서 어레이(20)에 포함된 단위 픽셀들이 매트릭스로 배열된 경우에는 각 행별로 구동 신호들이 제공될 수 있다.The row driver 40 may provide a plurality of driving signals for driving a plurality of unit pixels to the active pixel sensor array 20 according to a result decoded by the row decoder 30. When the unit pixels included in the active pixel sensor array 20 are arranged in a matrix, driving signals may be provided for each row.

타이밍 발생기(60)는 행 디코더(30) 및 열 디코더(50)에 타이밍(timing) 신호 및 제어 신호를 제공할 수 있다. 일부 실시예들에 따르면, 타이밍 발생기는 전하 펌프 장치(10, 15)에 입력 전압을 제공할 수 있다.The timing generator 60 may provide a timing signal and a control signal to the row decoder 30 and the column decoder 50. According to some embodiments, the timing generator may provide an input voltage to the charge pump devices 10 and 15.

상관 이중 샘플러(70)는 액티브 픽셀 센서 어레이(20)에서 생성된 전기 신호를 수신하여 유지(hold) 및 샘플링할 수 있다. 상관 이중 샘플러(70)는 특정한 잡음 레벨(noise level)과 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력할 수 있다.The correlated double sampler 70 may receive, hold, and sample an electrical signal generated by the active pixel sensor array 20. The correlated double sampler 70 may double sample a specific noise level and a signal level due to an electric signal, and output a difference level corresponding to a difference between the noise level and the signal level.

아날로그 디지털 컨버터(80)는 상관 이중 샘플러(70)에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력할 수 있다.The analog-to-digital converter 80 may convert an analog signal corresponding to the difference level output from the correlated double sampler 70 into a digital signal and output it.

입출력 버퍼(90)는 디지털 신호를 래치(latch)하고, 래치된 신호는 열 디코더(50)에서의 디코딩 결과에 따라 순차적으로 영상 신호 처리부로 디지털 신호를 출력할 수 있다.The input/output buffer 90 latches a digital signal, and the latched signal may sequentially output a digital signal to the image signal processor according to a decoding result by the column decoder 50.

도 10은 예시적인 실시예들에 따른 이미지 센서에 포함된 단위 픽셀을 설명하기 위한 회로도이다. 10 is a circuit diagram illustrating a unit pixel included in an image sensor according to example embodiments.

도 9 및 도 10을 참조하면, 액티브 픽셀 센서 어레이(20)는 복수의 단위 픽셀들(PX)을 포함하며, 단위 픽셀들(PX)은 매트릭스 형태로 배열될 수 있다. 9 and 10, the active pixel sensor array 20 includes a plurality of unit pixels PX, and the unit pixels PX may be arranged in a matrix form.

예시적인 실시예들에 따르면, 단위 픽셀(PX)은 전송 트랜지스터(TX)와 로직 트랜지스터들(RX, SX, DX)을 포함할 수 있다. 여기서, 로직 트랜지스터들은 리셋 트랜지스터(RX), 선택 트랜지스터(SX), 및 드라이브 트랜지스터(DX)를 포함할 수 있다. 전송 트랜지스터(TX)는 전송 게이트 (TG), 광전 변환 소자(PD) 및 플로팅 확산 영역(FD)을 포함할 수 있다. According to example embodiments, the unit pixel PX may include a transfer transistor TX and logic transistors RX, SX, and DX. Here, the logic transistors may include a reset transistor RX, a selection transistor SX, and a drive transistor DX. The transfer transistor TX may include a transfer gate TG, a photoelectric conversion device PD, and a floating diffusion region FD.

광전 변환 소자(PD)는 외부에서 입사된 빛의 양에 비례하여 광 전하들을 생성 및 축적할 수 있다. 광전 변환 소자(PD)는 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode; PPD) 및 이들의 조합 중 어느 하나가 사용될 수 있다. 전송 게이트(TG)는 광전 변환 소자에 축적된 전하를 플로팅 확산 영역(FD)으로 전송할 수 있다. 광전 변환 소자(PD)에서 생성된 광 전하는 플로팅 확산 영역(FD)에 저장될 수 있다. 드라이브 트랜지스터(DX)는 플로팅 확산 영역(FD)에 축적된 광 전하의 양에 의해 제어될 수 있다. The photoelectric conversion device PD may generate and accumulate photo charges in proportion to the amount of light incident from the outside. The photoelectric conversion device PD may be any one of a photo diode, a photo transistor, a photo gate, a pinned photo diode (PPD), and a combination thereof. The transfer gate TG may transfer charges accumulated in the photoelectric conversion device to the floating diffusion region FD. The photoelectric charges generated by the photoelectric conversion device PD may be stored in the floating diffusion region FD. The drive transistor DX may be controlled by the amount of photo charges accumulated in the floating diffusion region FD.

리셋 트랜지스터(RX)는 플로팅 확산 영역(FD)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 리셋 트랜지스터(RX)의 드레인 전극은 플로팅 확산 영역(FD)과 연결되며 소스 전극은 전원 전압(VDD)에 연결될 수 있다. 리셋 트랜지스터(RX)가 턴 온(turn-on)되면, 리셋 트랜지스터(RX)의 소스 전극과 연결된 전원 전압(VDD)이 플로팅 확산 영역(FD)로 전달될 수 있다. 따라서, 리셋 트랜지스터(RX)가 턴 온 시 플로팅 확산 영역(FD)에 축적된 전하들이 배출되어 플로팅 확산 영역(FD)이 리셋될 수 있다. The reset transistor RX may periodically reset charges accumulated in the floating diffusion region FD. The drain electrode of the reset transistor RX may be connected to the floating diffusion region FD, and the source electrode may be connected to the power voltage VDD. When the reset transistor RX is turned on, the power voltage VDD connected to the source electrode of the reset transistor RX may be transferred to the floating diffusion region FD. Accordingly, when the reset transistor RX is turned on, charges accumulated in the floating diffusion region FD are discharged, so that the floating diffusion region FD may be reset.

드라이브 트랜지스터(DX)는 단위 픽셀(PX) 외부에 위치하는 정전류원과 조합하여 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 기능을 수행하며, 플로팅 확산 영역(FD)에서의 전위 변화를 증폭하고 이를 출력 라인(Lout)으로 출력할 수 있다. The drive transistor (DX) performs a source follower buffer amplifier function in combination with a constant current source located outside the unit pixel (PX), amplifies the potential change in the floating diffusion region (FD) and outputs it. It can be output as a line (Lout).

선택 트랜지스터(SX)는 행 단위로 읽어낼 단위 픽셀들(PX)을 선택할 수 있다. 선택 트랜지스터(SX)가 턴 온 될 때, 전원 전압(VDD)이 드라이브 트랜지스터(DX)의 소스 전극으로 전달될 수 있다. The selection transistor SX may select unit pixels PX to be read in row units. When the selection transistor SX is turned on, the power voltage VDD may be transmitted to the source electrode of the drive transistor DX.

도 11은 예시적인 실시예들에 따른 이미지 센서를 설명하기 위한 평면도이다. 11 is a plan view illustrating an image sensor according to example embodiments.

도 12는 도 11의 절단선 I-I'를 따라 취한 단면도이다.12 is a cross-sectional view taken along the cutting line II' of FIG. 11.

도 11 및 도 12를 참조하면, 기판(101)은 서로 대향되는 제1 면(101a)과 제2 면(101b)을 포함할 수 있다. 기판의 제1 면(101a)은 기판(101)의 전면일 수 있고, 기판의 제2 면(101b)은 기판(101)의 후면일 수 있다. 기판(101)은 도 4 및 도 5a를 참조하여 설명한 에피층(Epi)이거나, 도 5b를 참조하여 설명한 기판(sbb)일 수 있다. 11 and 12, the substrate 101 may include a first surface 101a and a second surface 101b facing each other. The first surface 101a of the substrate may be the front surface of the substrate 101, and the second surface 101b of the substrate may be the rear surface of the substrate 101. The substrate 101 may be the epi layer Epi described with reference to FIGS. 4 and 5A, or the substrate sbb described with reference to FIG. 5B.

제1 면(101a)에 실질적으로 평행하고 서로 실질적으로 수직한 두 방향을 제1 및 제2 방향(X 방향, Y 방향)이라고 정의하고 제1 면(101a)에 실질적으로 수직한 방향을 제3 방향(Z 방향)으로 정의한다.Two directions substantially parallel to the first surface 101a and substantially perpendicular to each other are defined as first and second directions (X-direction, Y-direction), and a direction substantially perpendicular to the first surface 101a is a third It is defined in the direction (Z direction).

기판(101) 내에 픽셀들(PX) 및 더미 픽셀들(DPX)이 형성될 수 있다. 픽셀들(PX) 및 더미 픽셀들(DPX)은 매트릭스 형태로 배치될 수 있다. 예시적인 실시예들에 따르면, 매트릭스의 중심부에 픽셀들(PX)이 배치될 수 있고, 가장 자리에 더미 픽셀들(DPX)이 배치될 수 있다. 예시적인 실시예들에 따르면, 제1 소자 분리막(130)은 픽셀들(PX) 및 더미 픽셀들(DPX) 사이에서 제1 및 제2 방향(X 방향, Y 방향)으로 연장되어, 인접한 픽셀들(PX) 및 더미 픽셀들(DPX)을 수평으로 분리할 수 있다. 예시적인 실시예들에 따르면, 제1 소자 분리막(130)과 픽셀들(PX)의 사이 및 제1 소자 분리막(130)과 더미 픽셀들(DPX) 사이에 제2 소자 분리막(135)이 배치될 수 있다. Pixels PX and dummy pixels DPX may be formed in the substrate 101. The pixels PX and the dummy pixels DPX may be arranged in a matrix form. According to exemplary embodiments, pixels PX may be disposed in the center of the matrix, and dummy pixels DPX may be disposed at the edges. According to exemplary embodiments, the first device isolation layer 130 extends in first and second directions (X and Y directions) between the pixels PX and the dummy pixels DPX, so that adjacent pixels The (PX) and dummy pixels DPX may be horizontally separated. According to exemplary embodiments, the second device isolation layer 135 may be disposed between the first device isolation layer 130 and the pixels PX and between the first device isolation layer 130 and the dummy pixels DPX. I can.

제1 소자 분리막(130)은 갭 필(gap fill) 성능이 우수한 물질 예를 들어, 폴리 실리콘(poly-Si)을 포함할 수 있다. 예시적인 실시예들에 따르면, P 형 도판트, 예컨대 붕소(B)에 의해 도핑될 수 있으나 이에 제한되지 않는다. 일부 실시예들에 따르면, 제1 소자 분리막(130)은 서로 다른 픽셀들(PX) 및 더미 픽셀들(DPX)을 분리할 수 있도록 기판(101) 실질적으로 동일한 제3 방향(Z 방향) 길이를 가질 수 있다.The first device isolation layer 130 may include a material having excellent gap fill performance, for example, poly-Si. According to exemplary embodiments, it may be doped with a P-type dopant, such as boron (B), but is not limited thereto. According to some embodiments, the first device isolation layer 130 has substantially the same length in the third direction (Z direction) of the substrate 101 so that different pixels PX and the dummy pixels DPX can be separated. Can have.

제2 소자 분리막(135)은 절연 물질을 포함할 수 있다. 예시적인 실시예들에 따르면, 제2 소자 분리막(135)은 고유전율의 물질을 포함할 수 있으나 이에 제한되는 것은 아니다. The second device isolation layer 135 may include an insulating material. According to example embodiments, the second device isolation layer 135 may include a material having a high dielectric constant, but is not limited thereto.

여기서, 기판(101) 및 제1 소자 분리막(130)은 전극으로 동작하고, 제2 소자 분리막(135)은 유전층으로 동작하여, 일종의 커패시터가 될 수 있다. 이에 따라, 기판(101)과 제1 소자 분리막(130) 사이의 전압 차가 실질적으로 일정하게 유지될 수 있다.Here, the substrate 101 and the first device isolation layer 130 may operate as electrodes, and the second device isolation layer 135 may operate as a dielectric layer, thereby becoming a type of capacitor. Accordingly, a voltage difference between the substrate 101 and the first device isolation layer 130 may be maintained substantially constant.

예시적인 실시예들에 따르면, 제1 컨택 비아(116)를 통해 기판(101)에 소정의 전위가 인가될 수 있다. 일부 실시예들에 따르면, 기판(101)의 전위는 기준 전위(GND, 도 1 참조)일 수 있으나, 이에 제한되는 것은 아니다.According to example embodiments, a predetermined potential may be applied to the substrate 101 through the first contact via 116. According to some embodiments, the potential of the substrate 101 may be a reference potential (GND, see FIG. 1), but is not limited thereto.

예시적인 실시예들에 따르면, 제2 컨택 비아(117)를 통해 제1 소자 분리막(130)에 출력 전압(Vout)이 인가될 수 있다. 예시적인 실시예들에 따르면, 제2 컨택 비아(117)는 제1 소자 분리막(130)의 외곽을 따라 형성될 수 있다. 도 12를 참조하면, 제2 컨택 비아(117)가 제2 면(101b)에 인접하게 배치된 것으로 도시되었으나, 본 발명의 기술적 사상은 이에 제한되지 않는다. 예를 들어, 제2 컨택 비아가 제1 면(101a)에 인접하게 배치되거나 제1 및 제2 면(101a, 101b) 각각에 인접하게 배치되는 것도 가능하다.According to example embodiments, the output voltage Vout may be applied to the first device isolation layer 130 through the second contact via 117. According to example embodiments, the second contact via 117 may be formed along the outer periphery of the first device isolation layer 130. Referring to FIG. 12, it is illustrated that the second contact via 117 is disposed adjacent to the second surface 101b, but the technical idea of the present invention is not limited thereto. For example, the second contact via may be disposed adjacent to the first surface 101a or may be disposed adjacent to each of the first and second surfaces 101a and 101b.

일부 실시예들에 따르면, 제1 소자 분리막(130)은 도핑된 폴리 실리콘이므로, 제1 소자 분리막(130) 전체에서 실질적으로 동일한 전위를 가질 수 있다. 일부 실시예들에 따르면, 제1 소자 분리막(130)에 인가된 전압(Vout)은 도 1 내지 도 7을 참조하여 설명한 전하 펌프 장치들(10, 10', 15) 중 어느 하나에 의해 생성된 출력 전압(Vout)일 수 있다.According to some embodiments, since the first device isolation layer 130 is doped polysilicon, the first device isolation layer 130 may have substantially the same potential throughout the first device isolation layer 130. According to some embodiments, the voltage Vout applied to the first device isolation layer 130 is generated by any one of the charge pump devices 10, 10', 15 described with reference to FIGS. 1 to 7 It may be an output voltage Vout.

예시적인 실시예들에 따르면, 제1 소자 분리막(130)에 기판(101) 보다 더 낮은 전압을 인가함으로써, 제1 소자 분리막(130)과 기판(101) 사이의 에너지 장벽을 증가시켜 암 전류를 감소시킬 수 있다. 이에 따라 이미지 센서의 신뢰성이 제고될 수 있다.According to exemplary embodiments, by applying a voltage lower than that of the substrate 101 to the first device isolation layer 130, the energy barrier between the first device isolation layer 130 and the substrate 101 is increased to reduce dark current Can be reduced. Accordingly, the reliability of the image sensor may be improved.

예시적인 실시예들에 따르면, 기판(101) 내에 광전 변화 소자(PD) 및 더미 광전 변환 소자(DPD), 예컨대, 포토 다이오드가 형성될 수 있다. 게이트 전극(115)은 기판(101)의 제1 면(101a) 상에서 서로 이격되어 배치될 수 있다. 게이트 전극(115)은 예를 들어, 전하 전송 소자의 게이트, 리셋 소자의 게이트, 드라이브 소자의 게이트 중 어느 하나일 수 있다.According to example embodiments, a photoelectric change device PD and a dummy photoelectric conversion device DPD, such as a photodiode, may be formed in the substrate 101. The gate electrodes 115 may be disposed to be spaced apart from each other on the first surface 101a of the substrate 101. The gate electrode 115 may be, for example, any one of a gate of a charge transfer device, a gate of a reset device, and a gate of a drive device.

도 12에서 게이트 전극(115)이 기판(101)의 제1 면(101a) 상에 배치되는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예컨대, 게이트 전극(115)이 기판(101) 내에 매립되는 것도 가능하다.In FIG. 12, the gate electrode 115 is shown to be disposed on the first surface 101a of the substrate 101, but the technical idea of the present invention is not limited thereto. For example, the gate electrode 115 may be embedded in the substrate 101.

층간 절연막(111) 및 전면 배선(113)은 기판(101)의 제1 면(101a) 상에 배치될 수 있다. 전면 배선(113)은 층간 절연막(111) 에 의해 커버될 수 있다. 전면 배선(113)은 층간 절연막(111) 에 의해 보호되고 절연될 수 있다. The interlayer insulating layer 111 and the front wiring 113 may be disposed on the first surface 101a of the substrate 101. The front wiring 113 may be covered by the interlayer insulating layer 111. The front wiring 113 may be protected and insulated by the interlayer insulating layer 111.

층간 절연막(111) 은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 전면 배선(113)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru) 등을 포함할 수 있다.The interlayer insulating layer 111 may include, for example, silicon oxide, silicon nitride, silicon oxynitride, or the like. The front wiring 113 may include, for example, aluminum (Al), copper (Cu), tungsten (W), cobalt (Co), ruthenium (Ru), or the like.

전면 배선(113)은 순차적으로 적층된 복수의 배선들을 포함할 수 있다. 도 3에서, 전면 배선(113)은 순차적으로 적층된 3개 층을 포함하는 것으로 도시되어 있으나 이에 제한되지 않는다.The front wiring 113 may include a plurality of wirings sequentially stacked. In FIG. 3, the front wiring 113 is shown to include three layers sequentially stacked, but is not limited thereto.

절연막(105)은 기판(101)의 제1 면(101a)과 층간 절연막(111) 사이에 배치될 수 있다. 절연막(105)은 기판(101)의 제1 면(101a) 상에 배치된 게이트 전극(115)을 커버할 수 있다.The insulating layer 105 may be disposed between the first surface 101a of the substrate 101 and the interlayer insulating layer 111. The insulating layer 105 may cover the gate electrode 115 disposed on the first surface 101a of the substrate 101.

예시적인 실시예들에 따르면, 절연막(105)은 실리콘 산화물, 실리콘 질화물실리콘 산질화물, 등의 절연 물질을 포함할 수 있다.According to exemplary embodiments, the insulating layer 105 may include an insulating material such as silicon oxide, silicon nitride or silicon oxynitride.

패시배이션막(120)은 기판(101)의 제2 면(101b) 상에 배치될 수 있다. 예시적인 실시예들에 따르면, 패시배이션막(120)은 기판(101)의 제2 면(101b)과 접할 수 있다. 예시적인 실시예들에 따르면, 패시배이션막(120)은 비정질의 고유전 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. The passivation layer 120 may be disposed on the second surface 101b of the substrate 101. According to example embodiments, the passivation layer 120 may contact the second surface 101b of the substrate 101. According to exemplary embodiments, the passivation layer 120 may include an amorphous high dielectric material, but is not limited thereto.

패시배이션막(120) 상에 컬러 필터(150) 및 컬러 필터를 커버하는 커버 절연층(140)이 형성될 수 있다. 커버 절연층(140)은 예를 들면, 산화막, 질화막, 저유전 물질, 레진 등을 포함할 수 있다. 예시적인 실시예들에 따르면, 커버 절연층(140)은 다중층 구조를 포함할 수 있다. A color filter 150 and a cover insulating layer 140 covering the color filter may be formed on the passivation layer 120. The cover insulating layer 140 may include, for example, an oxide film, a nitride film, a low dielectric material, or a resin. According to exemplary embodiments, the cover insulating layer 140 may include a multilayer structure.

컬러 필터(150)는 패시배이션막(120) 상에 배치될 수 있다. 컬러 필터(150)는 기판(101)의 제2 면(101b) 상에 배치될 수 있다. 컬러 필터(150)는 인접한 픽셀들이 서로 다른 광을 수광하도록 소정의 파장 대역의 광을 투광시킬 수 있다. The color filter 150 may be disposed on the passivation layer 120. The color filter 150 may be disposed on the second surface 101b of the substrate 101. The color filter 150 may transmit light of a predetermined wavelength band so that adjacent pixels receive different light.

마이크로 렌즈(160)는 컬러 필터(150) 상에 배치될 수 있다. 마이크로 렌즈(160)는 감광성 수지와 같은 유기 물질, 또는 무기 물질로 이루어질 수 있다. 마이크로 렌즈(160)는 입사하는 광을 픽셀(PX)로 집광할 수 있다.The micro lens 160 may be disposed on the color filter 150. The micro lens 160 may be made of an organic material such as a photosensitive resin or an inorganic material. The micro lens 160 may condense incident light to the pixel PX.

도 13은 예시적인 실시예들에 따른 전하 펌프 장치를 설명하기 위한 블록도이다. 13 is a block diagram illustrating a charge pump device according to example embodiments.

도 13을 참조하면, 전하 펌프 장치(1000)는 제1 스테이지(1001) 및 제2 스테이지(1002)를 포함할 수 있다.Referring to FIG. 13, the charge pump device 1000 may include a first stage 1001 and a second stage 1002.

제1 스테이지(1001)는 제1 외부 웰(NW1) 및 제1 외부 웰(NW1) 내에 형성된 제1 내부 웰(PW1)을 포함할 수 있다. 제1 스테이지(1001)는 도 1을 참조하여 설명한 제1 스테이지(11)과 실질적으로 동일하다.The first stage 1001 may include a first outer well NW1 and a first inner well PW1 formed in the first outer well NW1. The first stage 1001 is substantially the same as the first stage 11 described with reference to FIG. 1.

제2 스테이지(1002)는 제2 외부 웰(NW2) 및 제2 내부 웰(PW2)을 포함할 수 있다. 제2 스테이지(1002)는 도 1의 제2 스테이지(12)와 유사하다. 이하에서는 도 14 및 15를 참조하여, 제2 스테이지(1002)와 도 1의 제2 스테이지(12)의 차이점에 대해 설명하도록 한다. The second stage 1002 may include a second outer well NW2 and a second inner well PW2. The second stage 1002 is similar to the second stage 12 of FIG. 1. Hereinafter, a difference between the second stage 1002 and the second stage 12 of FIG. 1 will be described with reference to FIGS. 14 and 15.

도 14는 예시적인 실시예들에 따른 전하 펌프 장치를 설명하기 위한 회로도들이다. 도 15는 예시적인 실시예들에 따른 전하 펌프 장치를 설명하기 위한 단면도이다.14 are circuit diagrams illustrating a charge pump device according to exemplary embodiments. 15 is a cross-sectional view illustrating a charge pump device according to exemplary embodiments.

도 14 및 도 15를 참조하면, 제1 스테이지(11)는 제1 커패시터(C1), 및 제1 트랜지스터(T1)를 포함할 수 있고, 제2 스테이지(12)는 제2 커패시터(C2), 제2 및 제3 트랜지스터들(T2, T3)을 포함할 수 있다.14 and 15, the first stage 11 may include a first capacitor C1 and a first transistor T1, and the second stage 12 may include a second capacitor C2, It may include second and third transistors T2 and T3.

제1, 제2 트랜지스터들(T1, T2) 및 제1, 제2 커패시터(C1, C2)는 도 2를 참조하여 설명한 것과 실질적으로 동일하다.The first and second transistors T1 and T2 and the first and second capacitors C1 and C2 are substantially the same as those described with reference to FIG. 2.

기판(Sb) 상에 에피층(Epi)이 형성될 수 있고, 에피층(Epi) 내에 제1 및 제2 외부 웰들(NW1, NW2)이 형성될 수 있다. 제1 외부 웰(NW1) 내에 제1 내부 웰(PW1)이 형성될 수 있고, 제2 외부 웰(NW2) 내에 제2 내부 웰(PW2)이 형성될 수 있다. The epi layer Epi may be formed on the substrate Sb, and first and second external wells NW1 and NW2 may be formed in the epi layer Epi. A first inner well PW1 may be formed in the first outer well NW1, and a second inner well PW2 may be formed in the second outer well NW2.

일부 실시예들에 따르면, 제3 트랜지스터(T3)의 바디는 도 2에서와 달리 제2 노드(n2)에 전기적으로 연결될 수 있다. 에 따라, 제3 트랜지스터(T3)의 바디는 제2 트랜지스터(T9)의 제1 전극과 단락될 수 있다.According to some embodiments, the body of the third transistor T3 may be electrically connected to the second node n2 unlike in FIG. 2. Accordingly, the body of the third transistor T3 may be short-circuited with the first electrode of the second transistor T9.

일부 실시예들에 따르면, 제2 외부 웰(NW2)에 형성된 P 도전형 영역(P+)과 제2 내부 웰(PW2)에 형성된 P 도전형 영역(P+)이 전기적으로 연결될 수 있다. 이에 따라, 제2 외부 웰(NW2)에 형성된 P 도전형 영역(P+)과 제2 내부 웰(PW2)에 형성된 P 도전형 영역(P+)이 단락될 수 있고, 이들 사이에 전위차가 없거나, 매우 작은 수준일 수 있다.According to some embodiments, the P conductivity type region P+ formed in the second outer well NW2 and the P conductivity type region P+ formed in the second inner well PW2 may be electrically connected. Accordingly, the P conductivity type region P+ formed in the second outer well NW2 and the P conductivity type region P+ formed in the second inner well PW2 may be short-circuited, and there is no potential difference between them, or It can be a small level.

도 16a 및 도 16c는 다른 예시적인 실시예들에 따른 전하 펌프 장치들(1000)을 설명하기 위한 단면도들이다. 16A and 16C are cross-sectional views illustrating charge pump devices 1000 according to other exemplary embodiments.

설명의 편의상 도 14 및 도 15를 참조하여 설명한 것과 중복되는 것을 생략하고 차이점을 위주로 설명하도록 한다. For convenience of description, overlapping with those described with reference to FIGS. 14 and 15 will be omitted, and differences will be mainly described.

도 16a를 참조하면, 에피층(Epi)은 기판(Sba) 상에 형성될 수 있다. 예시적인 실시예들에 따르면, 기판(Sba)은 N 형 도판트들에 의해 도핑될 수 있다. 예시적인 실시예들에 따르면 에피층(Epi)은 P 형으로 도핑될 수 있다. Referring to FIG. 16A, the epi layer Epi may be formed on the substrate Sba. According to example embodiments, the substrate Sba may be doped with N-type dopants. According to exemplary embodiments, the epi layer Epi may be doped in a P-type.

도 16b를 참조하면, 에피층(Epi)은 생략될 수 있다. 이에 따라, 제1 및 제2 외부 웰들(PW1, PW2)는 기판(Sbb) 내에 형성될 수 있다. 예시적인 실시예들에 따르면, 기판(Sbb)은 고농도의 P 형 도판트에 의해 도핑될 수 있다. Referring to FIG. 16B, the epi layer Epi may be omitted. Accordingly, the first and second external wells PW1 and PW2 may be formed in the substrate Sbb. According to example embodiments, the substrate Sbb may be doped with a high-concentration P-type dopant.

도 16c를 참조하면, 제2 외부 웰(NW2)에 그라운드 전압(GND) 보다 더 높은 전위의 제4 전압(V4)이 인가될 수 있다. 예시적인 실시예들에 따르면, 제2 외부 웰(NW2)과 제2 내부 웰(PW2) 사이의 전압차와 제1 외부 웰(NW1)과 제1 내부 웰(PW1) 사이의 전압차는 서로 다를 수 있다. 예시적인 실시예들에 따르면, 제2 외부 웰(NW2)과 제2 내부 웰(PW2) 사이의 전압차는 제1 외부 웰(NW1)과 제1 내부 웰(PW1) 사이의 전압차 보다 더 클 수 있다. Referring to FIG. 16C, a fourth voltage V4 having a higher potential than the ground voltage GND may be applied to the second external well NW2. According to exemplary embodiments, the voltage difference between the second outer well NW2 and the second inner well PW2 and the voltage difference between the first outer well NW1 and the first inner well PW1 may be different from each other. have. According to exemplary embodiments, the voltage difference between the second outer well NW2 and the second inner well PW2 may be greater than the voltage difference between the first outer well NW1 and the first inner well PW1. have.

도 17은 예시적인 실시예들에 따른 전하 펌프 장치(1005)를 설명하기 위한 블록도이다.17 is a block diagram illustrating a charge pump device 1005 according to example embodiments.

도 17을 참조하면, 전하 펌프 장치(1005)는 제1 스테이지(1006) 및 제2 스테이지(1007)를 포함할 수 있다.Referring to FIG. 17, the charge pump device 1005 may include a first stage 1006 and a second stage 1007.

제1 스테이지(1006)는 제1 외부 웰(NW1) 및 제1 외부 웰(NW1) 내에 형성된 제1 내부 웰(PW1)을 포함할 수 있다. 제1 스테이지(1007)는 도 6을 참조하여 설명한 제1 스테이지(16)과 실질적으로 동일하다.The first stage 1006 may include a first outer well NW1 and a first inner well PW1 formed in the first outer well NW1. The first stage 1007 is substantially the same as the first stage 16 described with reference to FIG. 6.

제2 스테이지(1007)는 제2 외부 웰(NW2) 및 제2 내부 웰(PW2)을 포함할 수 있다. 제2 스테이지(1007)는 도 6의 제2 스테이지(17)와 유사하다. The second stage 1007 may include a second outer well NW2 and a second inner well PW2. The second stage 1007 is similar to the second stage 17 of FIG. 6.

이하에서는 도 18을 참조하여, 제2 스테이지(1007)와 도 1의 제2 스테이지(12)의 차이점에 대해 설명하도록 한다. Hereinafter, the difference between the second stage 1007 and the second stage 12 of FIG. 1 will be described with reference to FIG. 18.

도 18은 예시적인 실시예들에 따른 전하 펌프 장치(1005)를 설명하기 위한 회로도이다.18 is a circuit diagram illustrating a charge pump device 1005 according to exemplary embodiments.

도 18을 참조하면, 제1 스테이지(1006)는 제1, 제4 제7 및 제8 트랜지스터들(T1, T4, T7, T8) 및 제1, 제3 및 제5 커패시터들(C1, C3, C5)을 포함할 수 있고, 제2 스테이지(1007)는 제2, 제3, 제5, 제6, 제9 및 제10 트랜지스터들(T2, T3, T5, T6, T9, T10) 및 제2, 제4 및 제6 커패시터들(C2, C4, C6)을 포함할 수 있다. Referring to FIG. 18, a first stage 1006 includes first, fourth, seventh, and eighth transistors T1, T4, T7, T8, and first, third, and fifth capacitors C1, C3, and C5), and the second stage 1007 includes second, third, fifth, sixth, ninth, and tenth transistors T2, T3, T5, T6, T9, T10, and the second stage 1007. , And may include fourth and sixth capacitors C2, C4, and C6.

제1, 제2, 제4, 제5 및 제7 내지 제10 트랜지스터들(T1, T2, T4, T5, T7~T10) 및 제1 내지 제4 커패시터들(C1~C4)은 도 7을 참조하여 설명한 것과 실질적으로 동일하다.Refer to FIG. 7 for first, second, fourth, fifth and seventh to tenth transistors T1, T2, T4, T5, T7 to T10 and first to fourth capacitors C1 to C4. It is substantially the same as described above.

일부 실시예들에 따르면, 제3 트랜지스터(T3)의 바디는 제2 노드(n2)에 연결될 수 있고, 제6 트랜지스터(T6)의 바디는 제4 노드(n4)에 연결될 수 있다. 일부 실시예들에 따르면, 제3 트랜지스터(T3)의 바디는, 제2 트랜지스터(T2)의 제1 전극 및 제9 트랜지스터(T9)의 제1 전극과 단락될 수 있다. 일부 실시예들에 따르면, 제6 트랜지스터(T6)의 바디는, 제5 트랜지스터(T5)의 제1 전극 및 제10 트랜지스터(T10)의 제1 전극과 단락될 수 있다.According to some embodiments, the body of the third transistor T3 may be connected to the second node n2, and the body of the sixth transistor T6 may be connected to the fourth node n4. According to some embodiments, the body of the third transistor T3 may be short-circuited with the first electrode of the second transistor T2 and the first electrode of the ninth transistor T9. According to some embodiments, the body of the sixth transistor T6 may be short-circuited with the first electrode of the fifth transistor T5 and the first electrode of the tenth transistor T10.

이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.In the above, embodiments of the present invention have been described with reference to the accompanying drawings, but those of ordinary skill in the art to which the present invention pertains can be implemented in other specific forms without changing the technical spirit or essential features. You can understand that there is. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not limiting.

Claims

A charge pump device configured to generate an output voltage from an input signal that is a square wave that varies between a first voltage and a ground voltage, wherein the charge pump device comprises:
A semiconductor layer of a first conductivity type;
First and second outer wells formed in the semiconductor layer at positions spaced apart from each other and of a second conductivity type;
A first inner well formed in the first outer well and of the first conductivity type;
A second inner well formed in the second outer well and of the first conductivity type;
A first capacitor having the input signal applied to a first terminal and a second terminal connected to the first external well; And
A second capacitor having a first terminal connected to the first capacitor and a second terminal connected to the second external well;
The first external well is configured to apply the first voltage,
And the second external well is configured to apply a voltage lower than the first voltage.

The method of claim 1,
The charge pump device, wherein the second external well is configured to apply a ground voltage.

The method of claim 1,
The charge pump device, characterized in that the output voltage is lower than the ground voltage.

The method of claim 1,
The charge pump device, wherein the output voltage is substantially equal to twice the first voltage.

The method of claim 1,
And the first inner well is configured to apply a second voltage lower than the ground voltage.

The method of claim 5,
The charge pump device, wherein the magnitude of the second voltage is substantially the same as the magnitude of the first voltage.

The method of claim 1,
The charge pump device, characterized in that the second inner well is configured to apply a third voltage lower than the second voltage.

The method of claim 7,
Wherein the third voltage is substantially equal to the output voltage.

A charge pump device configured to output a voltage lower than the ground voltage to an output terminal using an input signal alternately providing a ground voltage and a first voltage higher than the ground voltage,
A first stage including a first capacitor having a first terminal to which the input signal is applied and a first transistor connected to a second terminal of the first capacitor; And
A second stage including a second capacitor having a first terminal connected to a second terminal of the first capacitor, and a second transistor connected to a second terminal of the second capacitor,
The first transistor includes a gate electrode configured to alternately apply the ground voltage and a second voltage lower than the ground voltage,
And a gate electrode configured to alternately apply the second voltage and a third voltage lower than the second voltage to the second transistor.

The method of claim 9,
The charge pump device, wherein the magnitude of the second voltage is substantially the same as the magnitude of the first voltage.

The method of claim 9,
Wherein the third voltage is substantially equal to twice the second voltage.

The method of claim 9,
The charge pump device, wherein the first voltage is applied to the body of the first transistor.

The method of claim 9,
The charge pump device, wherein the ground voltage is applied to the body of the second transistor.

The method of claim 9,
The second stage further includes a third transistor connected between the second terminal and the output terminal of the second capacitor,
And the third transistor includes a gate electrode configured to alternately apply the second and third voltages.

The method of claim 14,
The charge pump device, characterized in that the negative second voltage is applied to the body of the third transistor.