KR20200136434A - GaAs 재질의 단결정 층을 제조하는 방법 및 GaAs 재질의 단결정 층의 에피택셜 성장을 위한 기판 - Google Patents

GaAs 재질의 단결정 층을 제조하는 방법 및 GaAs 재질의 단결정 층의 에피택셜 성장을 위한 기판 Download PDF

Info

Publication number
KR20200136434A
KR20200136434A KR1020207030288A KR20207030288A KR20200136434A KR 20200136434 A KR20200136434 A KR 20200136434A KR 1020207030288 A KR1020207030288 A KR 1020207030288A KR 20207030288 A KR20207030288 A KR 20207030288A KR 20200136434 A KR20200136434 A KR 20200136434A
Authority
KR
South Korea
Prior art keywords
single crystal
substrate
gaas
silicon
srtio
Prior art date
Application number
KR1020207030288A
Other languages
English (en)
Other versions
KR102665386B1 (ko
Inventor
브루노 기셀른
Original Assignee
소이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소이텍 filed Critical 소이텍
Publication of KR20200136434A publication Critical patent/KR20200136434A/ko
Application granted granted Critical
Publication of KR102665386B1 publication Critical patent/KR102665386B1/ko

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/16—Oxides
    • C30B29/22—Complex oxides
    • C30B29/32—Titanates; Germanates; Molybdates; Tungstates
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B23/00—Single-crystal growth by condensing evaporated or sublimed materials
    • C30B23/02—Epitaxial-layer growth
    • C30B23/025—Epitaxial-layer growth characterised by the substrate
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/183—Epitaxial-layer growth characterised by the substrate being provided with a buffer layer, e.g. a lattice matching layer
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/42—Gallium arsenide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02598—Microstructure monocrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H01L21/02645—Seed materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Recrystallisation Techniques (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Physical Vapour Deposition (AREA)
  • Chemical Vapour Deposition (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)

Abstract

GaAs 재질의 단결정 층을 제조하는 방법 및 GaAs 재질의 단결정 층의 에피택셜 성장을 위한 기판.
SrTiO3 재질의 단결정 시드 층을 실리콘 재질의 캐리어 기판으로의 전사에 이어서 GaAs 재질의 단결정 층의 에피택셜 성장이 뒤따르는 것을 포함하는 GaAs 재질의 상기 단결정 층을 생산하는 방법.

Description

GaAs 재질의 단결정 층을 제조하는 방법 및 GaAs 재질의 단결정 층의 에피택셜 성장을 위한 기판
본 발명은 GaAs 재질의 단결정 층을 제조하는 방법 및 GaAs 재질의 이러한 단결정 층의 에피택셜 성장을 위한 기판에 관한 것이다.
특정 재료들은 현재 대구경 웨이퍼 형태의 단결정 기판으로 사용할 수 없다. 더구나, 특정 재료들은, 특히 결함들의 밀도 또는 필요한 전기적 또는 광학적 성질들과 관련하여, 대구경에서 사용할 수 있지만, 품질 측면에서 특정의 특성들이나 사양들과 함께는 사용할 수 없다.
본 발명은 GaAs 재질의 단결정 층을 제조하는 방법 및 이러한 GaAs 재질의 단결정 층의 에피택셜 성장을 위한 기판을 제공함으로써 종래 기술의 이러한 한계들을 극복하는 것을 목표로 한다. 이러한 방식으로 현재 이용 가능한 GaAs 재질의 단결정 기판들의 크기 문제를 해결할 수 있다.
본 발명은 SrTiO3 재질의 단결정 시드 층을 실리콘 재질의 캐리어 기판으로 전사하는 것에 이어서 GaAs 재질의 단결정 층을 에피택셜 성장시키는 것이 뒤따르는 것을 포함하는 GaAs 재질의 단결정 층을 제조하는 방법에 관한 것이다.
유리한 실시 예들에서, 상기 단결정 시드 층은 10 ㎛ 미만, 바람직하게는 2 ㎛ 미만, 더욱 바람직하게는 0.2 ㎛ 미만의 두께를 가질 수 있다.
유리한 실시 예들에서, SrTiO3 재질의 단결정 시드 층을 실리콘 재질의 캐리어 기판으로 전사하는 것은 SrTiO3 재질의 단결정 기판을 캐리어 기판에 결합하는 단계에 이어서 SrTiO3 재질의 상기 단결정 기판을 씨닝하는 단계를 포함할 수 있다.
유리한 실시 예들에서, 상기 씨닝하는 단계는 실리콘 재질의 상기 캐리어 기판으로 전사되도록 의도된 SrTiO3 재질의 상기 단결정 기판의 부분을 한정하는 약화된 구역을 형성하는 것을 포함할 수 있다.
유리한 실시 예들에서, 상기 약화된 구역을 형성하는 것은 원자 및/또는 이온 종들을 주입함으로써 얻어질 수 있다.
유리한 실시 예들에서, 상기 씨닝하는 단계는 SrTiO3 재질의 상기 단결정 기판의 상기 부분을 실리콘 재질의 상기 캐리어 기판으로 전사하도록 상기 약화된 구역에서 분리하는 것을 포함하며, 특히 상기 분리하는 것은 열적 및/또는 기계적 스트레스의 적용을 포함할 수 있다.
유리한 실시 예들에서, 상기 결합하는 단계는 분자 접착 단계일 수 있다.
유리한 실시 예들에서, SrTiO3 재질의 상기 단결정 시드 층은 실리콘 재질의 상기 캐리어 기판으로 각각 전달된 복수의 타일들의 형태로 있을 수 있다.
유리한 실시 예들에서, 실리콘 재질의 상기 캐리어 기판은 화학적 공격 및/또는 기계적 스트레스에 의해 분리되도록 구성된 분리 가능한 인터페이스를 포함할 수 있다.
본 발명은 또한 실리콘 재질의 캐리어 기판 상에 SrTiO3 재질의 단결정 시드 층을 포함하는 것을 특징으로 하는, GaAs 재질의 단결정 층의 에피택셜 성장을 위한 기판에 관한 것이다.
유리한 실시 예들에서, SrTiO3 재질의 상기 단결정 시드 층은 복수의 타일들의 형태로 있을 수 있다.
유리한 실시 예들에서, 실리콘 재질의 상기 캐리어 기판은 화학적 공격 및/또는 기계적 스트레스에 의해 분리되도록 구성된 분리 가능한 인터페이스를 포함할 수 있다.
본 발명은 또한 SrTiO3 재질의 단결정 시드 층을 실리콘 재질의 캐리어 기판으로 전사하는 것에 이어서 AlxInyGazAslPmNn 재질의 단결정 층을 에피택셜 성장시키는 것이 뒤따르는 것을 포함하는, GaAs 재질의 격자 파라미터에 가까운 격자 파라미터를 갖는 AlxInyGazAslPmNn 재질의 단결정 층을 제조하는 방법에 관한 것이다.
본 발명은 또한 YSZ 또는 CeO2 또는 MgO 또는 Al2O3 재질의 단결정 시드 층을 실리콘 재질의 캐리어 기판으로 전사하는 것에 이어서 AlxInyGazAslPmNn 재질의 단결정 층을 에피택셜 성장시키는 것이 뒤따르는 것을 포함하는 GaAs 재질의 격자 파라미터에 가까운 격자 파라미터를 갖는 AlxInyGazAslPmNn 재질의 단결정 층을 제조하는 방법에 관한 것이다.
본 발명은 또한 실리콘 재질의 캐리어 기판 상에 SrTiO3 또는 YSZ 또는 CeO2 또는 MgO 또는 Al2O3 재질의 단결정 시드 층을 포함하는 것을 특징으로 하는, GaAs 재질의 격자 파라미터에 가까운 격자 파라미터를 갖는 AlxInyGazAslPmNn 재질의 단결정 층의 에피택셜 성장을 위한 기판에 관한 것이다.
본 발명의 다른 특성들 및 장점들은 첨부된 도면들을 참조하여 이어지는 상세한 설명을 읽음으로써 더 잘 이해될 것이다.
도 1은 본 발명의 일 실시 예에 따른 GaAs 재질의 단결정 층을 제조하는 공정 및 본 발명의 상기 실시 예에 따른 GaAs 재질의 이러한 단결정 층의 에피택셜 성장을 위한 기판을 도시한다.
도 2는 본 발명의 다른 실시 예에 따른 GaAs 재질의 단결정 층을 제조하는 공정 및 본 발명의 상기 다른 실시 예에 따른 GaAs 재질의 이러한 단결정 층의 에피택셜 성장을 위한 기판을 도시한다.
도 3은 본 발명의 또 다른 실시 예에 따른 GaAs 재질의 단결정 층을 제조하는 공정 및 본 발명의 상기 다른 실시 예에 따른 GaAs 재질의 이러한 단결정 층의 에피택셜 성장을 위한 기판을 도시한다.
도 4는 본 발명의 또 다른 실시 예에 따른 GaAs 재질의 단결정 층을 제조하는 공정 및 본 발명의 상기 다른 실시 예에 따른 GaAs 재질의 이러한 단결정 층의 에피택셜 성장을 위한 기판을 도시한다.
도 5는 본 발명의 또 다른 실시 예에 따른 GaAs 재질의 단결정 층을 제조하는 공정 및 본 발명의 상기 다른 실시 예에 따른 GaAs 재질의 이러한 단결정 층의 에피택셜 성장을 위한 기판을 도시한다.
도면들의 가독성을 향상시키기 위해, 다양한 층들은 반드시 축척으로 도시되는 것은 아니다.
도 1은 SrTiO3 재질의 단결정 시드 층(200)이 전사되는 실리콘 재질의 캐리어 기판(100)을 도시한다. YSZ, CeO2, MgO 또는 Al2O3와 같은 단결정 시드 층(200)을위한 다른 재료들이 예상될 수 있으며, 이들은 GaAs 재질의 격자 파라미터에 가까운 격자 파라미터를 갖는다. 실리콘 재질의 캐리어 기판(100)은 또한 사파이어, Ni 또는 Cu 재질의 캐리어 기판(100)으로 대체될 수 있다. 실리콘의 사용은 300 mm 타입의 대규모 장비에 대한 GaAs 재질 막들의 적용 분야를 넓히는 장점을 가질 뿐만아니라, 실리콘 이외의 이색적인 재료, 특히 GaAs의 생산 라인에 대한 수용의 측면에서 요구사항이 높은 마이크로 전자 산업과도 호환될 수 있다. SrTiO3 재질의 단결정 시드 층(200)을 실리콘 재질의 캐리어 기판(100)에 결합하는 단계(1')는 바람직하게는 분자 접착 단계에 의해 수행된다. 이 분자 접착 단계는 바람직하게는 주변 온도에서 결합 단계를 포함하고, 일반적으로 최대 900 ℃ 또는 심지어 1100 ℃의 고온에서 몇 분에서 몇 시간 동안 수행되는 결합 인터페이스를 강화하기 위한 어닐링이 뒤따른다.
도 1은 SrTiO3 재질의 단결정 기판(20)을 실리콘 재질의 캐리어 기판(100)에 결합하는 단계(1')를 개략적으로 도시한다. 이는 실리콘 재질의 캐리어 기판(100)에 결합된 후 SrTiO3 재질의 단결정 기판(20)을 씨닝하는(thinning) 단계(2')가 뒤따른다. 도 1은, 예를 들어 화학적 및/또는 기계적 식각(연마, 연삭, 밀링 등)에 의해 구현될 수 있는 씨닝하는 단계(2')를 개략적으로 도시한다. 따라서, SrTiO3 재질의 단결정 시드 층(200)이 얻어지며, 이는 도 1에 개략적으로 도시된, GaAs 재질의 단결정 층(10)의 에피택셜 성장을 위해 상기 기판 상에 GaAs 재질의 단결정 층(300)을 에피택셜 성장시키는 단계(3')를 위한 단결정 시드로서 작용할 수 있다. 당업자는 본 발명의 GaAs 재질의 단결정 층(10)의 에피택셜 성장을 위해 기판 상에 GaAs 재질의 단결정 층(300)을 에피택셜 성장시키는 단계(3')를 최적화하기 위해, 벌크 단결정 기판상의 동종 에피택시 또는 이종 에피택시에서 일반적으로 사용되는 GaAs 재질의 단결정 층을 에피택셜 성장시키는 데 사용되는 파라미터들을 조정할 수 있을 것이다. 따라서 GaAs 재질의 에피택시는, 당업자에게 공지된 전구체들을 사용하여 550 내지 700 ℃ 사이의 전형적인 온도들에서 MOCVD 또는 MBE에 의해 거행된다. 부수적으로, 본 발명은 GaAs 재질의 에피택시에 한정되지 않고, GaAs 재질의 격자 파라미터에 가까운 격자 파라미터를 갖는 AlxInyGazAslPmNn 유형의 특정 복합물로 확장된다.
도 2는, SrTiO3 재질의 단결정 기판(20')이 실리콘 재질의 캐리어 기판(100')으로 전사되도록 의도된 SrTiO3 재질의 단결정 기판(20')의 부분(200')을 한정하는 약화된 구역을 형성하기 위해 원자 및/또는 이온 종들을 주입하는 단계(0")를 겪는다는 점에서, 그리고 씨닝하는 단계(2")는 SrTiO3 재질의 단결정 기판(20')의 상기 부분(200')을 실리콘 재질의 캐리어 기판(100')으로 전달할 수 있도록 상기 약화된 구역에서 분리하는 단계를 포함한다는, 특히 이러한 분리하는 단계는 열적 및/또는 기계적 스트레스의 적용을 포함하는, 점에서, 도 1과 관련하여 설명된 실시 예와 다른 GaAs 재질의 단결정 층을 생성하는 공정의 일 실시 예를 개략적으로 도시한다. 따라서, 본 실시 예의 장점은 SrTiO3 재질의 출발 단결정 기판(20')의 나머지 부분(201)을 회수할 수 있다는 것이며, 따라서 이는 동일한 공정을 다시 수행하기 위해 다시 사용될 수 있고, 따라서 비용을 감소시킬 수 있다. 따라서, 도 2에 도시된 GaAs 재질의 단결정 층(10')의 에피택셜 성장을 위한 기판은 도 1과 함께 기술된 공정에서 이미 설명된 바와 같이 GaAs 재질의 단결정 층(300')을 성장시키는 단계(3")에 사용된다. 일반적으로, 주입 단계(0")는 수소 이온들을 사용하여 거행된다. 당업자에게 잘 알려진 하나의 유리한 대안은 수소 이온들의 전부 또는 일부를 헬륨 이온들로 대체하는 것에 있다. 수소 주입 도즈(dose)는 전형적으로 6 x 1016 cm-2 에서 1 x 1017 cm-2 사이이다. 주입 에너지는 전형적으로 50 내지 170 keV 사이이다. 따라서 상기 분리하는 단계는 전형적으로 300 에서 600 ℃ 사이의 온도에서 거행된다. 200 nm 내지 1.5 ㎛ 정도의 단결정 시드 층의 두께가 따라서 얻어진다. 분리 동작 직후, 결합 인터페이스를 강화하거나 또는 좋은 수준의 거칠기를 복원하거나, 또는 주입 단계에서 생성될 수 있었던 결함들을 수정하거나 또는 그 외에 에피택시의 재개를 위해 상기 시드 층의 표면을 준비하기 위한, 목적과 함께 추가 기술 단계들이 유리하게 부가된다. 이러한 단계들은, 예를 들어 연마, (습식 또는 건식) 화학적 식각, 어닐링, 화학적 세정이다. 이들은 단독으로 또는 당업자가 조정할 수 있는 조합으로 사용될 수 있다.
도 3은 GaAs 재질의 단결정 층(10, 10')의 에피택셜 성장을 위한 기판이 분리되도록 구성된 분리 가능한 인터페이스(40')를 포함한다는 점에서도 1 및 도 2와 관련하여 설명된 실시 예들과 다르다. 실리콘 재질의 캐리어 기판(100)의 경우, 이것은 결합 단계 동안 단결정 시드 층과 결합된, 예를 들어 실리콘 재질의 거친 표면일 수 있다. 그렇지 않으면, 거친 인터페이스가 실리콘 재질의 캐리어 기판(100) 내에 존재할 수 있으며, 후자는 예를 들어 두 개의 실리콘 웨이퍼들을 결합함으로써 얻어진다. 또 다른 실시 예는 단결정 시드 층과 결합될 면에서, 기계적 및/또는 열적 스트레스를 적용하는 동안, 예를 들어 당업자에게 공지된 웨이퍼의 가장자리에서 블레이드를 삽입하거나 또는 어닐링을 적용함으로써 분할되기 쉬운 다공성 실리콘 층을 도입하는 것일 수 있다. 분명히, 상기 인터페이스는 본 발명의 공정(예를 들어, 분리, 에피택셜 성장, 등) 동안 경험되는 다른 기계적 및/또는 열적 스트레스들을 견딜 수 있도록 선택된다. 당업자는 이러한 분리 가능한 인터페이스를 생성하기 위한 다른 공정들을 인식할 수 있을 것이다. 따라서 이러한 다양한 분리에 대한 구성들은 에피택셜 층을 성장 파라미터들과 호환할 수 없는 최종 캐리어로 전사하거나 또는 독립형 GaAs 재질의 두꺼운 막을 준비하는 것의 어느 하나를 가능하게 한다.
도 4는 SrTiO3 재질의 단결정 시드 층(2000')이 실리콘 재질의 캐리어 기판(100")에 각각 전사된 복수의 타일들(2001', 2002', 2003')의 형태로 있다라는 점에서 도 1, 도 2 및 도 3과 관련하여 설명된 실시 예들과 다른 GaAs 재질의 단결정 층을 생성하기 위한 공정의 일 실시 예를 개략적으로 도시한다. 상기 다양한 타일들은 임의의 형상(정사각형, 육각형, 스트립 등)을 취할 수 있으며, 몇 mm2 내지 몇 cm2 까지 다양한 크기를 가질 수 있다. 칩들 사이의 간격은 추구하는 것이 최대 커버리지 밀도(이 경우 0.2 mm 미만의 간격이 바람직하게 선택됨)인지 또는 반대로 기판 내에서 상기 타일들의 최대 스프레드(spread)(이 경우 상기 간격은 수 밀리미터 및 심지어 센티미터일 수 있음)인지에 따라 크게 달라질 수 있다. 각 타일에 대해, 당업자는 원하는 전사를 적용할 수 있으며, 이들은 특정 공정에 제한되지 않는다. 따라서, 도 1에 개략적으로 도시된 공정과 관련하여 기술된 기술적인 교시들을 적용하거나 도 2에 개략적으로 예시된 공정과 관련하여 기술된 기술적인 교시들을 적용하거나, 심지어 상기 둘의 조합을 적용하는 것을 고려할 수 있다. 따라서, GaAs 재질의 단결정 층(10")의 에피택셜 성장을 위한 기판의 각 타일 상에 GaAs 재질의 단결정 층(3001, 3002, 3003)의 에피택셜 성장(3''')을 위해 후자를 씨닝(2''')함으로써 단결정 시드 층들(2001', 2002', 2003')을 생성하기 위해, 캐리어 기판(100")보다 작은 크기의 SrTiO3 재질의 단결정 기판들(2001, 2002, 2003)을 결합(1''')할 수 있다.
따라서,도 1 내지 4와 관련하여 설명된 다양한 실시 예들은 GaAs 재질의 단결정 층으로 만들어진 구성 요소들과 실리콘 재질의 캐리어 기판으로 만들어진 구성 요소들의 공동 통합(co-integration)의 가능성을 열어 준다. 후자는 단순히 실리콘 기판일 수 있지만, 얇은 실리콘 층으로부터 실리콘 기판을 분리하는 실리콘 산화물 층을 포함하는 SOI 형 기판일 수도 있다. 도 1 내지 4와 관련하여 설명된 실시 예들의 경우, 캐리어 기판에 대한 접근은 당업자에게 공지된 리소그래피 및 식각에 의해 간단하게 달성될 수 있다. 도 4와 관련하여 설명된 실시 예의 경우, 타일들의 위치들과 그들의 간격을 선택하는 것도 가능하다.
도 5는 캐리어 기판(100") 및 이어서 GaAs 재질의 단결정 층(10")의 에피택셜 성장을 위한 기판이, 예를 들어 화학적 공격 및/또는 기계적 스트레스에 의해 분리될 수 있도록 구성된 분리 가능한 인터페이스(40)를 포함한다는 점에서 도 4와 관련하여 설명된 실시 예와 다른 일 실시 예를 개략적으로 도시한다. 이것은 캐리어 기판(100")의 일부가 도 3과 관련하여 이미 언급된 바와 같이 제거될 수 있게 한다. 하나의 예는 얇은 실리콘 층으로부터 실리콘 기판을 분리하는 실리콘 산화물 층을 포함하는 SOI 유형의 캐리어 기판(100)의 사용일 수 있다. 이 산화물 층은 이 산화물 층을, 예를 들어 불화수소(HF) 산 배스(bath)에 침지함에 의해, 선택적으로 식각함으로써, 분리 가능한 인터페이스(40)로 사용될 수 있다. 화학적 식각에 의해 매립 층을 분리하는 이 옵션은 복수의 작은 기판들의 처리와 결합할 경우 특히 유리하다. 특히, 언더-식각의 범위는 일반적으로 산업적으로 합리적인 처리 조건들 및 시간들을 유지하려는 경우 몇 센티미터 또는 심지어 몇 밀리미터로 제한된다. 복수의 작은 기판들을 처리하는 것은 직경이 최대 300 mm일 수 있는 기판들의 극단 가장자리들에서가 아니라 각 타일 사이의 매립층에 대한 가능한 접근을 통해 여러 화학적 식각 전면(front)들의 시작을 허용한다. SOI 유형 캐리어 기판의 경우, 여러 식각 전면의 시작을 허용하기 위해 타일들 사이의 얇은 실리콘 층을 부분적으로 제거할 수 있다.
실리콘의 얇은 층은 미리 결정된 두께(5 nm에서 600 nm 사이, 또는 심지어 의도된 적용 분야에 따라 더 두꺼울 수 있음)를 갖기 때문에 마이크로 전자 부품을 형성하는 데 사용할 수 있으므로, 단일 기판에서 GaAs 재질들에 기반한 부품들의 공동-통합을 허용한다.
따라서, 에피택시에 의해 단결정 층(3001, 3002, 3003)을 형성 한 후, 이 구조를 최종 기판에 결합하고 분리 가능한 인터페이스(40)에서 캐리어 기판(100")의 일부를 분리하는 것을 또한 생각할 수도 있다. 따라서 최종 기판은 예를 들어 이전에 수행된 성장의 파라미터들과 호환되지 않는 추가 기능들을 제공할 수 있다(예를 들어, 가요성 플라스틱 유형의 최종 기판 또는 금속 라인들을 포함하는 최종 기판). 추가적으로 그리고 일반적으로, 분리 가능한 인터페이스는 반드시 캐리어 기판 내부에 위치할 필요는 없으며, 도 3과 관련하여 이미 설명된 바와 같이 상기 캐리어 기판에 결합된 SrTiO3 재질의 시드 층과의 인터페이스에 위치할 수도 있다.

Claims (12)

  1. SrTiO3 재질의 단결정 시드 층(200, 200', 2000')을 실리콘 재질의 캐리어 기판(100, 100', 100")으로 전사하는 것에 이어서 GaAs 재질의 단결정 층(300, 300', 3001, 3002, 3003)을 에피택셜 성장시키는 것이 뒤따르는 것을 포함하는 GaAs 재질의 상기 단결정 층(300, 300', 3001, 3002, 3003)을 제조하는 방법.
  2. 청구항 1에 있어서,
    상기 단결정 시드 층(200, 200', 2000')은 10 ㎛ 미만의 두께, 바람직하게는 2 ㎛ 미만의 두께, 보다 바람직하게는 0.2 ㎛ 미만의 두께를 갖는 것을 특징으로 하는 방법.
  3. 청구항 1 및 2 중의 하나에 있어서,
    SrTiO3 재질의 상기 단결정 시드 층(200, 200', 2000')을 실리콘 재질의 상기 캐리어 기판(100, 100', 100")으로 전사하는 것은, SrTiO3 재질의 단결정 기판(20, 20', 2001, 2002, 2003)을 상기 캐리어 기판(100, 100', 100")에 결합시키는 단계(1', 1'', 1''')에 이어서 SrTiO3 재질의 상기 단결정 기판(20, 20', 2001, 2002, 2003)을 씨닝(thinning)하는 단계(2', 2'', 2''')가 뒤따르는 것을 포함하는 것을 특징으로 하는 방법.
  4. 청구항 3에 있어서,
    상기 씨닝하는 단계(2'')는, 실리콘 재질의 상기 캐리어 기판(100, 100', 100")으로 전사되도록 의도된 SrTiO3 재질의 상기 단결정 기판(20')의 부분(200')을 한정하는 약화된 구역을 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  5. 청구항 4에 있어서,
    상기 약화된 구역을 형성하는 것은 원자 및/또는 이온 종들을 주입(0'')함으로써 얻어지는 것을 특징으로 하는 방법.
  6. 청구항 4 및 5 중의 하나에 있어서,
    상기 씨닝하는 단계(2'')는, 실리콘 재질의 상기 캐리어 기판(100, 100', 100")으로 SrTiO3 재질의 상기 단결정 기판(20')의 상기 부분(200')을 전사하도록 상기 약화된 구역에서 분리하는 것을 포함하며, 특히 상기 분리하는 것은 열적 및/또는 기계적 스트레스의 적용을 포함하는 것을 특징으로 하는 방법.
  7. 청구항 3 내지 6 중의 하나에 있어서,
    상기 결합하는 단계(1', 1'', 1''')는 분자적 접착 단계인 것을 특징으로 하는 방법.
  8. 청구항 1 내지 7 중의 하나에 있어서,
    SrTiO3 재질의 상기 단결정 시드 층(200, 200', 2000')은 실리콘 재질의 상기 캐리어 기판(100, 100', 100")으로 각각 전사된 복수의 타일들(2001', 2002', 2003')의 형태로 있는 것을 특징으로 하는 방법.
  9. 청구항 1 내지 8 중의 하나에 있어서,
    실리콘 재질의 상기 캐리어 기판(100, 100', 100")은 화학적 공격에 의해 및/또는 기계적 스트레스에 의해 분리되도록 구성된 분리 가능한 인터페이스(40, 40')를 포함하는 것을 특징으로 하는 방법.
  10. 실리콘 재질의 캐리어 기판(100, 100', 100") 상에 SrTiO3 재질의 단결정 시드 층(200, 200', 2000')을 포함하는 것을 특징으로 하는 GaAs 재질의 단결정 층(300, 300', 3001, 3002, 3003)의 에피택셜 성장을 위한 기판.
  11. 청구항 10에 있어서,
    SrTiO3 재질의 상기 단결정 시드 층(200, 200', 2000')은 복수의 타일들(2001', 2002', 2003')의 형태로 존재하는 것을 특징으로 하는 GaAs 재질의 단결정 층(300, 300', 3001, 3002, 3003)의 에피택셜 성장을 위한 기판.
  12. 청구항 10 및 11 중의 하나에 있어서,
    실리콘 재질의 상기 캐리어 기판(100, 100', 100")은 화학적 공격에 의해 및/또는 기계적 스트레스에 의해 분리되도록 구성된 분리 가능한 인터페이스(40, 40')를 포함하는 것을 특징으로 하는 GaAs 재질의 단결정 층(300, 300', 3001, 3002, 3003)의 에피택셜 성장을 위한 기판.
KR1020207030288A 2018-03-28 2019-03-26 GaAs 재질의 단결정 층을 제조하는 방법 및 GaAs 재질의 단결정 층의 에피택셜 성장을 위한 기판 KR102665386B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR1800252A FR3079534B1 (fr) 2018-03-28 2018-03-28 Procede de fabrication d'une couche monocristalline de materiau gaas et substrat pour croissance par epitaxie d'une couche monocristalline de materiau gaas
FR1800252 2018-03-28
PCT/IB2019/000207 WO2019186268A1 (fr) 2018-03-28 2019-03-26 Procédé de fabrication d'une couche monocristalline de matériau gaas et substrat pour croissance par épitaxie d'une couche monocristalline de matériau gaas

Publications (2)

Publication Number Publication Date
KR20200136434A true KR20200136434A (ko) 2020-12-07
KR102665386B1 KR102665386B1 (ko) 2024-05-13

Family

ID=63079953

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020207030288A KR102665386B1 (ko) 2018-03-28 2019-03-26 GaAs 재질의 단결정 층을 제조하는 방법 및 GaAs 재질의 단결정 층의 에피택셜 성장을 위한 기판

Country Status (8)

Country Link
US (2) US11549195B2 (ko)
EP (1) EP3775330A1 (ko)
JP (1) JP7358707B2 (ko)
KR (1) KR102665386B1 (ko)
CN (1) CN111954730A (ko)
FR (1) FR3079534B1 (ko)
SG (1) SG11202009529WA (ko)
WO (1) WO2019186268A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3079534B1 (fr) * 2018-03-28 2022-03-18 Soitec Silicon On Insulator Procede de fabrication d'une couche monocristalline de materiau gaas et substrat pour croissance par epitaxie d'une couche monocristalline de materiau gaas

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6562127B1 (en) * 2002-01-16 2003-05-13 The United States Of America As Represented By The Secretary Of The Navy Method of making mosaic array of thin semiconductor material of large substrates
KR20030051868A (ko) * 2000-11-22 2003-06-25 모토로라 인코포레이티드 컴플라이언트 기판을 갖는 반도체 구조
US20110171812A1 (en) * 2000-11-27 2011-07-14 Fabrice Letertre Fabrication of substrates with a useful layer of monocrystalline semiconductor material

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6392257B1 (en) * 2000-02-10 2002-05-21 Motorola Inc. Semiconductor structure, semiconductor device, communicating device, integrated circuit, and process for fabricating the same
US8178221B2 (en) * 2000-07-10 2012-05-15 Amit Goyal {100}<100> or 45°-rotated {100}<100>, semiconductor-based, large-area, flexible, electronic devices
FR2816445B1 (fr) * 2000-11-06 2003-07-25 Commissariat Energie Atomique Procede de fabrication d'une structure empilee comprenant une couche mince adherant a un substrat cible
FR2817394B1 (fr) * 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
US20030012965A1 (en) * 2001-07-10 2003-01-16 Motorola, Inc. Structure and method for fabricating semiconductor structures and devices utilizing the formation of a compliant substrate comprising an oxygen-doped compound semiconductor layer
US20070069225A1 (en) * 2005-09-27 2007-03-29 Lumileds Lighting U.S., Llc III-V light emitting device
AU2008349509B2 (en) 2008-01-28 2013-12-19 Amit Goyal Semiconductor-based large-area flexible electronic devices
US9064789B2 (en) * 2013-08-12 2015-06-23 International Business Machines Corporation Bonded epitaxial oxide structures for compound semiconductor on silicon substrates
FR3041170B1 (fr) 2015-09-14 2018-12-07 Electricite De France Systeme et procede pour recharger des appareils electroniques nomades, et adaptateur pour un tel systeme
FR3041364B1 (fr) * 2015-09-18 2017-10-06 Soitec Silicon On Insulator Procede de transfert de paves monocristallins
CN107785235A (zh) * 2016-08-31 2018-03-09 沈阳硅基科技有限公司 一种在基板上制造薄膜的方法
FR3079534B1 (fr) * 2018-03-28 2022-03-18 Soitec Silicon On Insulator Procede de fabrication d'une couche monocristalline de materiau gaas et substrat pour croissance par epitaxie d'une couche monocristalline de materiau gaas

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030051868A (ko) * 2000-11-22 2003-06-25 모토로라 인코포레이티드 컴플라이언트 기판을 갖는 반도체 구조
US20110171812A1 (en) * 2000-11-27 2011-07-14 Fabrice Letertre Fabrication of substrates with a useful layer of monocrystalline semiconductor material
US6562127B1 (en) * 2002-01-16 2003-05-13 The United States Of America As Represented By The Secretary Of The Navy Method of making mosaic array of thin semiconductor material of large substrates

Also Published As

Publication number Publication date
CN111954730A (zh) 2020-11-17
US11549195B2 (en) 2023-01-10
US20220364266A1 (en) 2022-11-17
US20210054528A1 (en) 2021-02-25
FR3079534A1 (fr) 2019-10-04
EP3775330A1 (fr) 2021-02-17
US11976380B2 (en) 2024-05-07
JP7358707B2 (ja) 2023-10-11
SG11202009529WA (en) 2020-10-29
JP2021518320A (ja) 2021-08-02
WO2019186268A1 (fr) 2019-10-03
KR102665386B1 (ko) 2024-05-13
FR3079534B1 (fr) 2022-03-18

Similar Documents

Publication Publication Date Title
KR100448423B1 (ko) 반도체부재의 제조방법
KR102654904B1 (ko) 다이아몬드 또는 이리듐 재질의 단결정 층을 제조하는 방법 및 다이아몬드 또는 이리듐 재질의 단결정 층의 에피택셜 성장을 위한 기판
KR102312812B1 (ko) 접합 soi 웨이퍼의 제조방법
US10796905B2 (en) Manufacture of group IIIA-nitride layers on semiconductor on insulator structures
US8895364B1 (en) Structured wafer for device processing
KR102640296B1 (ko) AlN 재질의 단결정 층을 제조하는 방법 및 AlN 재질의 단결정 층의 에피택셜 성장을 위한 기판
US11976380B2 (en) Method for manufacturing a monocrystalline layer of GaAs material and substrate for epitaxial growth of a monocrystalline layer of GaAs material
US9064789B2 (en) Bonded epitaxial oxide structures for compound semiconductor on silicon substrates
CN112018025A (zh) Ⅲ-ⅴ族化合物半导体异质键合结构的制备方法
US11295950B2 (en) Structure comprising single-crystal semiconductor islands and process for making such a structure
KR102636118B1 (ko) Lno 재질의 단결정 층을 제조하는 방법 및 lno 재질의 단결정 층의 에피택셜 성장을 위한 기판
KR102636121B1 (ko) Pzt 재질의 결정 층을 제조하는 방법 및 pzt 재질의 결정 층의 에피택셜 성장을 위한 기판
TW202036657A (zh) 一種在基板上製作薄膜方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant