KR20200134871A - Flexible printed circuit board for chip on film package and method of the same - Google Patents

Flexible printed circuit board for chip on film package and method of the same Download PDF

Info

Publication number
KR20200134871A
KR20200134871A KR1020190061004A KR20190061004A KR20200134871A KR 20200134871 A KR20200134871 A KR 20200134871A KR 1020190061004 A KR1020190061004 A KR 1020190061004A KR 20190061004 A KR20190061004 A KR 20190061004A KR 20200134871 A KR20200134871 A KR 20200134871A
Authority
KR
South Korea
Prior art keywords
layer
thickness
circuit board
copper layer
printed circuit
Prior art date
Application number
KR1020190061004A
Other languages
Korean (ko)
Other versions
KR102335445B1 (en
Inventor
단성백
Original Assignee
주식회사 아모그린텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 아모그린텍 filed Critical 주식회사 아모그린텍
Priority to KR1020190061004A priority Critical patent/KR102335445B1/en
Priority to PCT/KR2020/006623 priority patent/WO2020242126A1/en
Publication of KR20200134871A publication Critical patent/KR20200134871A/en
Application granted granted Critical
Publication of KR102335445B1 publication Critical patent/KR102335445B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/18—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material
    • H05K3/181—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material by electroless plating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/14—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using spraying techniques to apply the conductive material, e.g. vapour evaporation
    • H05K3/16—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using spraying techniques to apply the conductive material, e.g. vapour evaporation by cathodic sputtering
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/18—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/281—Applying non-metallic protective coatings by means of a preformed insulating foil

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)

Abstract

A flexible printed circuit board for a chip-on-film (COF) package for electrically connecting a display panel to a printed circuit board by having a chip mounted thereon, comprises a base film having a wiring area and a bonding area defined therein, and a conductive pattern arranged on the base film. The conductive pattern comprises: a seed layer arranged on the base film so as to correspond to the wiring area and the bonding area; and a copper layer arranged on the seed layer so as to correspond to the wiring area and the bonding area. The copper layer has a first thickness in the wiring area and has a second thickness greater than the first thickness in the bonding area. Therefore, the present invention has a structure which can be stably bonded to other devices.

Description

칩온필름 패키지용 연성인쇄회로기판 및 이의 제조 방법{FLEXIBLE PRINTED CIRCUIT BOARD FOR CHIP ON FILM PACKAGE AND METHOD OF THE SAME}Flexible printed circuit board for chip-on film package and its manufacturing method {FLEXIBLE PRINTED CIRCUIT BOARD FOR CHIP ON FILM PACKAGE AND METHOD OF THE SAME}

본 발명은 연성인쇄회로기판에 관한 것이며, 보다 상세하게는 칩온필름 패키지용 연성인쇄회로기판과 이의 제조 방법에 관한 것이다. The present invention relates to a flexible printed circuit board, and more particularly, to a flexible printed circuit board for a chip-on film package and a method of manufacturing the same.

칩온필름(Chip On Film, COF) 패키지는 반도체 칩을 연성인쇄회로기판 위에 실장하는 패키징 기술 중 하나이다. 칩온필름 패키지는 표시장치의 표시패널에 본딩되어 표시패널 측으로 구동신호를 전송하는 용도로 많이 사용되고 있다. 표시패널에서 구동되는 화상의 해상도가 높아지며 표시패널에 패드영역을 감소시켜 슬림 베젤을 구현하는 최근의 추세에 대응되도록 칩온필름 패키지는 칩온글라스(chip on glass, COG) 패키지와 같은 기존의 패키징 기술들을 대체해 나가고 있다. Chip On Film (COF) package is one of the packaging technologies for mounting semiconductor chips on flexible printed circuit boards. Chip-on-film packages are widely used to transmit driving signals to the display panel by bonding to a display panel of a display device. In order to respond to the recent trend of implementing a slim bezel by increasing the resolution of images driven on the display panel and reducing the pad area on the display panel, the chip-on-film package uses conventional packaging technologies such as chip on glass (COG) packages. It is being replaced.

한편, 최근에 표시패널의 고해상도에 대응되도록 칩온필름 패키지용 연성인쇄회로기판의 인쇄회로패턴들의 피치는 점점 미세화되고 있는 것으로, 인쇄회로패턴들의 제조방법, 인쇄회로패턴들을 다른 디바이스에 안정적으로 본딩하는 방법 또는 안정적인 본딩을 위한 구조가 중요할 수 있다. 특히, 칩온필름 패키지용 연성인쇄회로기판의 베이스 기재는 열에 취약한 플렉시블한 베이스 필름이고, 칩, 표시패널 및 인쇄회로기판과 같은 다수의 부품들에 본딩되는 점을 고려하면, 칩온필름 패키지용 연성인쇄회로기판에서 안정적인 본딩을 위한 구조가 중요할 수 있다. On the other hand, recently, the pitch of the printed circuit patterns of the flexible printed circuit board for the chip-on-film package is getting finer to correspond to the high resolution of the display panel. The method of manufacturing printed circuit patterns, the method of stably bonding the printed circuit patterns to other devices. The method or structure for stable bonding may be important. In particular, the base substrate of the flexible printed circuit board for a chip-on film package is a flexible base film that is vulnerable to heat, and considering that it is bonded to a number of parts such as chips, display panels and printed circuit boards, flexible printing for chip-on film packages A structure for stable bonding on a circuit board can be important.

한국등록특허 제10-1633373호Korean Patent Registration No. 10-1633373

본 발명의 일 목적은 다른 디바이스에 안정적으로 본딩될 수 있는 구조를 갖는 칩온필름 패키지용 연성인쇄회로기판을 제공하는 데 있다. An object of the present invention is to provide a flexible printed circuit board for a chip-on film package having a structure that can be stably bonded to other devices.

본 발명의 다른 목적은 상술한 연성인쇄회로기판의 제조방법을 제공하는 데 있다. Another object of the present invention is to provide a method of manufacturing the above-described flexible printed circuit board.

표시패널을 구동회로기판에 전기적으로 연결하는 칩온필름(Chip on film) 패키지용 연성인쇄회로기판에 있어서, 상술한 본 발명의 일 목적을 달성하기 위한 연성인쇄회로기판은 배선영역과 본딩영역이 정의된 베이스 필름 및 베이스 필름 위에 배치된 도전성 패턴을 포함한다. In the flexible printed circuit board for a chip on film package that electrically connects the display panel to the driving circuit board, the flexible printed circuit board for achieving one object of the present invention has a wiring area and a bonding area defined. And a conductive pattern disposed on the base film and the base film.

도전성 패턴은 배선영역과 본딩영역에 대응하여 베이스 필름 위에 배치된 씨드층 및 배선영역과 본딩영역에 대응하여 씨드층 위에 배치된 구리층을 포함한다. 배선영역에서 구리층은 제1 두께를 갖고, 본딩영역에서 구리층은 제1 두께보다 큰 제2 두께를 갖는다. The conductive pattern includes a seed layer disposed on the base film corresponding to the wiring region and the bonding region, and a copper layer disposed on the seed layer corresponding to the wiring region and the bonding region. In the wiring region, the copper layer has a first thickness, and in the bonding region, the copper layer has a second thickness greater than the first thickness.

칩을 실장하여 표시패널을 인쇄회로기판에 전기적으로 연결하는 칩온필름(Chip on film, COF) 패키지용 연성인쇄회로기판의 제조방법에 있어서, 상술한 본 발명의 다른 목적을 달성하기 위한 연성인쇄회로기판의 제조 방법은 다음과 같다. In a method of manufacturing a flexible printed circuit board for a chip on film (COF) package that electrically connects a display panel to a printed circuit board by mounting a chip, the flexible printed circuit for achieving the other object of the present invention described above The method of manufacturing the substrate is as follows.

베이스 필름의 배선영역과 본딩영역에 씨드층을 형성한다. 상기 배선영역에서 제1 두께를 갖고 상기 본딩영역에서 상기 제1 두께보다 큰 제2 두께를 갖는 구리층을 상기 씨드층 위에 형성한다. A seed layer is formed in the wiring region and the bonding region of the base film. A copper layer having a first thickness in the wiring region and a second thickness greater than the first thickness in the bonding region is formed on the seed layer.

상기 씨드층을 형성하는 방법은 다음과 같다. 상기 베이스 필름 위에 예비 씨드층을 형성하고, 상기 예비 씨드층 위에 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 예비 씨드층을 상기 씨드층을 패터닝한다. The method of forming the seed layer is as follows. A preliminary seed layer is formed on the base film, a mask pattern is formed on the preliminary seed layer, and the seed layer is patterned using the preliminary seed layer using the mask pattern as an etching mask.

상기 구리층을 형성하는 방법은 다음과 같다. 상기 예비 씨드층을 씨드로 하는 첫번째 무전해도금을 수행하여, 상기 배선영역과 상기 본딩영역에 상기 제1 두께를 갖는 구리층을 형성한다. 상기 배선영역에 형성된 상기 제1 두께를 갖는 구리층을 절연층으로 커버한다. 상기 본딩영역에서 상기 제1 두께를 갖는 구리층을 씨드로 하는 두번째 무전해도금을 수행하여, 상기 본딩영역에 상기 제2 두께를 갖는 구리층을 형성한다. A method of forming the copper layer is as follows. A first electroless plating using the preliminary seed layer as a seed is performed to form a copper layer having the first thickness in the wiring region and the bonding region. The copper layer having the first thickness formed in the wiring region is covered with an insulating layer. A second electroless plating using the copper layer having the first thickness as a seed is performed in the bonding region to form a copper layer having the second thickness in the bonding region.

본 발명에 따르면, 연성인쇄회로기판의 영역에 따라 도전성 패턴을 구성하는 구리층의 두께는 차등적으로 설계될 수 있다. 따라서, 연성인쇄회로기판의 배선영역에 배치되어 절연층에 의해 커버되는 배선부의 구리층의 두께는 상대적으로 작게 형성되고, 이에 따라 배선부의 미세화 하는 데 유리할 수 있다. 또한, 연성인쇄회로기판의 본딩영역에 배치되어 절연층으로부터 노출되는 단자의 구리층의 두께는 상대적으로 크게 형성되고, 이에 따라 단자는 본딩압력에 대해 내구성을 가질 수 있다. According to the present invention, the thickness of the copper layer constituting the conductive pattern may be differentially designed according to the region of the flexible printed circuit board. Accordingly, the thickness of the copper layer of the wiring portion disposed in the wiring region of the flexible printed circuit board and covered by the insulating layer is formed relatively small, and thus it may be advantageous for miniaturization of the wiring portion. In addition, the thickness of the copper layer of the terminal disposed in the bonding region of the flexible printed circuit board and exposed from the insulating layer is relatively large, and thus the terminal can have durability against the bonding pressure.

도 1은 본 발명의 일 실시예에 따른 칩온필름 패키지용 연성인쇄회로기판의 평면도이다.
도 2는 표시패널, 구동칩 및 인쇄회로기판에 본딩된 칩온필름 패키지용 연성인쇄회로기판을 나타내는 평면도이다.
도 3은 도 1의 제1 본딩영역을 확대하여 나타내는 도면이다.
도 4a는 도 3의 I-I`을 따라 절취된 부분을 나타내는 단면도이다.
도 4b는 도 4a의 일 부분을 확대한 도면이다.
도 5는 도 3에 도시된 II-II`을 따라 절취된 부분을 나타내는 단면도이다.
도 6은 도 3에 도시된 III-III`을 따라 절취된 부분을 나타내는 단면도이다.
도 7은 도 4a에 도시된 연성인쇄회로기판이 표시패널의 제1 단자부에 본딩되는 상태를 나타낸 단면도이다.
도 8a와 도 8b는 본 발명의 일 실시예에 따른 칩온필름 패키지용 연성인쇄회로기판의 제1 본딩영역과 배선영역 각각에서 씨드층과 첫번째 무전해도금에 의해 구리층이 형성되는 단계를 나타내는 도면들이다.
도 9a는 씨드층과 구리층이 형성된 이후에 배선영역에서 절연층이 형성될 때 제1 본딩영역을 나타내는 도면이고, 도 9b는 씨드층과 구리층이 형성된 이후에 배선영역에서 절연층이 형성되는 단계를 나타내는 도면이다.
도 10a는 제1 본딩영역에서 두번째 무전해도금에 의해 구리층이 형성되는 단계를 나타내는 도면이고, 도 10b는 두번째 무전해도금이 진행될 때 배선영역을 나타내는 도면이다.
도 11a는 두번째 무전해도금이 진행된 이후에 제1 본딩영역에 금속 코팅층이 형성되는 단계를 나타내는 도면이고, 도 11b는 제1 본딩영역에 금속 코팅층이 형성될 때 배선영역을 나타내는 도면이다. 1 is a plan view of a flexible printed circuit board for a chip-on film package according to an embodiment of the present invention.
2 is a plan view showing a display panel, a driving chip, and a flexible printed circuit board for a chip-on-film package bonded to the printed circuit board.
3 is an enlarged view illustrating the first bonding area of FIG. 1.
4A is a cross-sectional view illustrating a portion cut along II′ of FIG. 3.
4B is an enlarged view of a portion of FIG. 4A.
FIG. 5 is a cross-sectional view illustrating a portion taken along II-II′ shown in FIG. 3.
6 is a cross-sectional view illustrating a portion taken along III-III′ shown in FIG. 3.
7 is a cross-sectional view showing a state in which the flexible printed circuit board shown in FIG. 4A is bonded to a first terminal portion of the display panel.
8A and 8B are diagrams illustrating steps in which a copper layer is formed by a seed layer and a first electroless plating in each of a first bonding area and a wiring area of a flexible printed circuit board for a chip-on film package according to an embodiment of the present invention. admit.
9A is a diagram illustrating a first bonding region when an insulating layer is formed in the wiring region after the seed layer and the copper layer are formed, and FIG. 9B is a diagram showing the insulating layer formed in the wiring region after the seed layer and the copper layer are formed. It is a diagram showing the steps.
10A is a diagram illustrating a step in which a copper layer is formed by a second electroless plating in a first bonding region, and FIG. 10B is a diagram illustrating a wiring region when a second electroless plating is performed.
FIG. 11A is a diagram illustrating a step of forming a metal coating layer in a first bonding area after a second electroless plating is performed, and FIG. 11B is a diagram illustrating a wiring area when a metal coating layer is formed in the first bonding area.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.Hereinafter, in order to describe in detail enough that a person having ordinary knowledge in the technical field of the present invention can easily implement the technical idea of the present invention, a most preferred embodiment of the present invention will be described with reference to the accompanying drawings. . First of all, in adding reference numerals to elements of each drawing, it should be noted that the same elements are assigned the same numerals as possible even if they are indicated on different drawings. In addition, in describing the present invention, if it is determined that a detailed description of a related known configuration or function may obscure the subject matter of the present invention, a detailed description thereof will be omitted.

도 1, 도 2 및 도 3을 참조하면, 칩온필름 패키지용 연성인쇄회로기판(100, 이하 '연성인쇄회로기판')은 표시패널(DP), 구동칩(DC) 및 인쇄회로기판(PCB)에 전기적으로 연결될 수 있다. 1, 2, and 3, the flexible printed circuit board 100 for a chip-on-film package (hereinafter referred to as'flexible printed circuit board') includes a display panel (DP), a driving chip (DC), and a printed circuit board (PCB). Can be electrically connected to

보다 상세하게는, 연성인쇄회로기판(100)에는 제1 본딩영역(BA1), 제2 본딩영역(BA2) 및 제3 본딩영역(BA3)이 정의되고, 연성인쇄회로기판(100)에는 제1 본딩영역(BA1)에 다수의 제1 단자(TL1)가 구비되고, 제2 본딩영역(BA2)에 다수의 제2 단자(TL2)가 구비되고, 제3 본딩영역(BA3)에 다수의 제3 단자(TL3)가 구비된다. More specifically, a first bonding area BA1, a second bonding area BA2, and a third bonding area BA3 are defined in the flexible printed circuit board 100, and the first bonding area BA3 is defined in the flexible printed circuit board 100. A plurality of first terminals TL1 are provided in the bonding area BA1, a plurality of second terminals TL2 are provided in the second bonding area BA2, and a plurality of third terminals are provided in the third bonding area BA3. Terminal TL3 is provided.

또한, 연성인쇄회로기판(100)의 다수의 제1 단자(TL1)는 표시패널(DP)의 제1 단자부(TP1)에 본딩되고, 연성인쇄회로기판(100)의 다수의 제2 단자(TL2)는 인쇄회로기판(PCB)의 제2 단자부(TP2)에 본딩되고, 연성인쇄회로기판(100)의 제3 단자(TL3)는 구동칩(DC)의 제3 단자부(TP3)에 본딩된다. In addition, the plurality of first terminals TL1 of the flexible printed circuit board 100 are bonded to the first terminal portion TP1 of the display panel DP, and the plurality of second terminals TL2 of the flexible printed circuit board 100 ) Is bonded to the second terminal portion TP2 of the printed circuit board (PCB), and the third terminal TL3 of the flexible printed circuit board 100 is bonded to the third terminal portion TP3 of the driving chip DC.

이 실시예에서는 연성인쇄회로기판(100)은 베이스 필름(10), 다수의 도전성 패턴들(WR) 및 절연층(SR)을 포함한다. In this embodiment, the flexible printed circuit board 100 includes a base film 10, a plurality of conductive patterns WR, and an insulating layer SR.

베이스 필름(10)은 연성을 갖는 절연성 필름일 수 있다. 예를 들면, 베이스 필름(10)은 폴리이미드(polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET) 및 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN)와 같은 고분자 물질을 포함하는 절연성 필름일 수 있다. 따라서, 인쇄회로기판(PCB)이 표시패널(DP)의 하부에 위치하는 경우에, 연성인쇄회로기판(100)의 연성에 의해 연성인쇄회로기판(100)이 벤딩되어 인쇄회로기판(PCB)을 표시패널(DP)에 전기적으로 연결할 수 있다. The base film 10 may be an insulating film having ductility. For example, the base film 10 may be an insulating film including a polymer material such as polyimide (PI), polyethylene terephthalate (PET), and polyethylene naphthalate (PEN). Therefore, when the printed circuit board (PCB) is located under the display panel (DP), the flexible printed circuit board (100) is bent by the flexibility of the flexible printed circuit board (100), thereby forming the printed circuit board (PCB). It can be electrically connected to the display panel DP.

다수의 도전성 패턴들(WR)은 베이스 필름(10) 위에 배치되고, 다수의 도전성 패턴들(WR)을 통해 전기신호들이 흐를 수 있다. 이 실시예에서는 다수의 도전성 패턴들(WR)의 각각은 다수로 적층된 금속층들을 포함할 수 있다. A plurality of conductive patterns WR are disposed on the base film 10, and electrical signals may flow through the plurality of conductive patterns WR. In this embodiment, each of the plurality of conductive patterns WR may include a plurality of stacked metal layers.

이 실시예에서는 제1 내지 제3 본딩영역들(BA1,BA2,BA3)과 배선영역(WA)에서 도전성 패턴(WR)은 다수로 적층된 금속층들의 구조를 가지나, 배선영역(WA)에서 도전성 패턴(WR)이 갖는 금속층들의 적층 구조는 제1 내지 제3 본딩영역들(BA1,BA2,BA3) 각각에서 도전성 패턴(WR)이 갖는 금속층들의 적층 구조와 상이할 수 있다. In this embodiment, the conductive pattern WR in the first to third bonding regions BA1, BA2, and BA3 and the wiring area WA has a structure of a plurality of stacked metal layers, but the conductive pattern in the wiring area WA The stacked structure of the metal layers of WR may be different from the stacked structure of metal layers of the conductive pattern WR in each of the first to third bonding regions BA1, BA2, and BA3.

이하, 연성인쇄회로기판(100)의 영역별로 도전성 패턴(WR)의 구조의 설명을 보다 용이하게 하기 위하여, 도전성 패턴(WR)에서 제1 내지 제3 본딩영역들(BA1,BA2,BA3)에 대응하는 부분을 제1 단자(TL1), 제2 단자(TL2) 및 제3 단자(TL3)로 각각 정의하고, 도전성 패턴(WR)에서 배선영역(WA)에 대응하는 부분을 배선부(L1)로 정의한다. Hereinafter, in order to more easily describe the structure of the conductive pattern WR for each region of the flexible printed circuit board 100, the first to third bonding regions BA1, BA2, and BA3 in the conductive pattern WR are Corresponding portions are defined as a first terminal TL1, a second terminal TL2, and a third terminal TL3, respectively, and a portion corresponding to the wiring area WA in the conductive pattern WR is a wiring portion L1. Is defined as

이하, 제1 본딩영역(BA1)에서의 제1 단자(TL1)의 구조와 배선영역(WA)에서의 배선부(L1)의 구조를 보다 자세히 설명한다. 또한, 제1 내지 제3 단자들(TL1,TL2,TL3) 중 제1 단자(TL1)의 구조에 대해 설명하며, 후술될 제1 단자(TL1)의 구조는 제2 단자(TL2) 또는 제3 단자(TL3)에 적용될 수 있다. Hereinafter, the structure of the first terminal TL1 in the first bonding area BA1 and the structure of the wiring part L1 in the wiring area WA will be described in more detail. In addition, the structure of the first terminal TL1 among the first to third terminals TL1, TL2, and TL3 will be described, and the structure of the first terminal TL1 to be described later is the second terminal TL2 or the third It can be applied to the terminal TL3.

도 3에 도 4a 및 도 4b를 더 참조하면, 배선영역(WA)과 제1 본딩영역(BA1)에 다수의 도전성 패턴(WR)이 형성된다. 각 도전성 패턴(WR)에 있어서, 제1 본딩영역(BA1)에 도전성 패턴(WR)의 제1 단자(TL1)가 구비되고, 배선영역(WA)에 도전성 패턴(WR)의 배선부(L1)가 배치된다. Referring further to FIGS. 4A and 4B in FIG. 3, a plurality of conductive patterns WR are formed in the wiring area WA and the first bonding area BA1. In each of the conductive patterns WR, the first terminal TL1 of the conductive pattern WR is provided in the first bonding region BA1, and the wiring portion L1 of the conductive pattern WR is provided in the wiring region WA. Is placed.

이 실시예에서는 배선영역(WA)에서의 배선부(L1)와 제1 본딩영역(BA1)에서의 제1 단자(TL1)는 금속층들의 서로 상이한 적층 구조를 가질 수 있다. 보다 상세하게는, 배선영역(WA)에서 배선부(L1)는 씨드층(M1)과 구리층(M2)이 적층된 구조를 갖고, 제1 본딩영역(BA1)에서 제1 단자(TL1)는 씨드층(M1), 구리층(M2) 및 금속 코팅층(M3)이 적층된 구조를 갖는다. In this embodiment, the wiring portion L1 in the wiring area WA and the first terminal TL1 in the first bonding area BA1 may have different stacked structures of metal layers. In more detail, in the wiring area WA, the wiring part L1 has a structure in which the seed layer M1 and the copper layer M2 are stacked, and the first terminal TL1 in the first bonding area BA1 is The seed layer M1, the copper layer M2, and the metal coating layer M3 are stacked.

이 실시예에서는 씨드층(M1)은 배선영역(WA)과 제1 본딩영역(BA1)에 배치되고, 구리층(M2)은 배선영역(WA)과 제1 본딩영역(BA1)에서 씨드층(M1) 위에 배치되고, 금속 코팅층(M3)은 제1 본딩영역(BA1)에서 구리층(M2) 위에 배치된다. In this embodiment, the seed layer M1 is disposed in the wiring area WA and the first bonding area BA1, and the copper layer M2 is formed in the wiring area WA and the first bonding area BA1. M1), and the metal coating layer M3 is disposed on the copper layer M2 in the first bonding area BA1.

이 실시예에서는 씨드층(M1)은 베이스 필름(10) 위에 스퍼터링공법을 이용하여 형성될 수 있다. 하지만, 본 발명이 씨드층(M1)을 형성하는 방법에 한정되는 것은 아니며, 예를 들어 다른 실시예에서는 씨드층(M1)은 무전해 도금법으로 형성될 수도 있다. In this embodiment, the seed layer M1 may be formed on the base film 10 by using a sputtering method. However, the present invention is not limited to a method of forming the seed layer M1, and for example, in another embodiment, the seed layer M1 may be formed by an electroless plating method.

이 실시예에서는 씨드층(M1)은 단일층으로 형성될 수 있다. 씨드층(M1)이 단일층으로 형성되는 경우에는, 씨드층(M1)의 구성물질은 NiCu, TiCu, NiNb, TiW, NiCuTi, NiNbTi 및 TiWCu 중 어느 하나를 포함할 수 있고, 씨드층(M1)은 약 10나노미터 내지 약 50나노미터의 두께로 형성될 수 있다. In this embodiment, the seed layer M1 may be formed as a single layer. When the seed layer M1 is formed as a single layer, the constituent material of the seed layer M1 may include any one of NiCu, TiCu, NiNb, TiW, NiCuTi, NiNbTi, and TiWCu, and the seed layer M1 Silver may be formed to a thickness of about 10 nanometers to about 50 nanometers.

다른 실시예에서는 씨드층(M1)은 이중층으로 형성될 수 있다. 씨드층(M1)이 하부 씨드층과 상부 씨드층이 적층된 이중층의 구조로 형성되는 경우에는, 상기 상부 씨드층의 구성물질은 Cu를 포함하고, 상기 하부 씨드층의 구성물질은 NiCu, NiCr, Ti, TiW 및 NiNb 중 어느 하나를 포함할 수 있다. 또한, 씨드층(M1)의 상부 씨드층의 두께는 하부 씨드층의 두께보다 클 수 있다. 예를 들면, 씨드층(M1)의 상부 씨드층은 약 60나노미터 내지 약 100나노미터의 두께로 형성되고, 씨드층(M1)의 하부 씨드층은 약 10나노미터 내지 약 50나노미터의 두께로 형성될 수 있다. In another embodiment, the seed layer M1 may be formed as a double layer. When the seed layer M1 is formed in a dual-layer structure in which a lower seed layer and an upper seed layer are stacked, the constituent material of the upper seed layer includes Cu, and the constituent material of the lower seed layer is NiCu, NiCr, It may contain any one of Ti, TiW and NiNb. In addition, the thickness of the upper seed layer of the seed layer M1 may be greater than the thickness of the lower seed layer. For example, the upper seed layer of the seed layer M1 is formed to have a thickness of about 60 nanometers to about 100 nanometers, and the lower seed layer of the seed layer M1 is about 10 nanometers to about 50 nanometers. Can be formed as

구리층(M2)은 씨드층(M1) 위에 적층된다. 이 실시예에서는 구리층(M2)은 무전해도금법을 사용하여 씨드층 (M1) 위에 형성될 수 있다. The copper layer M2 is stacked on the seed layer M1. In this embodiment, the copper layer M2 may be formed on the seed layer M1 using an electroless plating method.

이 실시예에서는 구리층(M2)은 영역별로 서로 다른 두께를 가질 수 있다. 보다 상세하게는, 구리층(M2)은 배선영역(WA)에서 제1 두께(T1)를 갖고, 구리층(M2)은 제1 본딩영역(BA1)에서 제1 두께(T1) 보다 큰 제2 두께(T2)를 가질 수 있다. 예를 들면, 구리층(M2)의 제1 두께(T1)는 약 3마이크로미터 내지 약 5마이크로미터일 수 있고, 구리층(M2)의 제2 두께(T2)는 약 6마이크로미터 내지 약 20마이크로미터일 수 있다. In this embodiment, the copper layer M2 may have different thicknesses for each region. More specifically, the copper layer M2 has a first thickness T1 in the wiring area WA, and the copper layer M2 has a second thickness T1 greater than the first thickness T1 in the first bonding area BA1. It may have a thickness T2. For example, the first thickness (T1) of the copper layer (M2) may be about 3 micrometers to about 5 micrometers, and the second thickness (T2) of the copper layer (M2) is about 6 micrometers to about 20 micrometers. It can be a micrometer.

상술한 바와 같이, 구리층(M2)의 두께가 제1 본딩영역(BA1)에서 보다 배선영역(WA)에서 작은 이유는 다음과 같다. 구리층(M2)을 패터닝하는 과정에서 구리층(M2)의 측면 프로파일이 테이퍼(taper)의 형상으로 패터닝되는 것을 고려하면, 배선영역(WA)에서 구리층(M2)의 두께가 작을수록 배선부(L1)의 피치가 감소되어 배선영역(WA)에서 배선부(L1)를 미세하게 형성하기가 용이할 수 있다. As described above, the reason why the thickness of the copper layer M2 is smaller in the wiring area WA than in the first bonding area BA1 is as follows. In the process of patterning the copper layer M2, considering that the side profile of the copper layer M2 is patterned in a tapered shape, the smaller the thickness of the copper layer M2 in the wiring area WA, the more the wiring part Since the pitch of the (L1) is reduced, it may be easy to finely form the wiring portion (L1) in the wiring area (WA).

이와 반면에, 구리층(M2)의 두께가 배선영역(WA)에서보다 제1 본딩영역(BA1)에서 큰 이유는 다음과 같다. 제1 본딩영역(BA1)에서 제1 단자(TL1)는 표시패널(도 2의 DP)의 제1 단자부(도 2의 TP1)에 본딩될 때, 제1 단자(TL1)는 가해지는 본딩압력에 대해 내구성을 가져야 하므로 제1 단자(TL1)의 구리층(M2)은 소정 값 이상의 두께를 가질 필요가 있다. On the other hand, the reason why the thickness of the copper layer M2 is larger in the first bonding area BA1 than in the wiring area WA is as follows. When the first terminal TL1 in the first bonding area BA1 is bonded to the first terminal portion (TP1 in FIG. 2) of the display panel (DP in FIG. 2), the first terminal TL1 is applied to the applied bonding pressure. Since it must have durability, the copper layer M2 of the first terminal TL1 needs to have a thickness of a predetermined value or more.

상술한 내용을 종합하면, 배선영역(WA)에서는 구리층(M2)의 제1 두께(T1)가 작아질수록 배선부(L1)의 미세화가 유리한 효과가 있으며, 제1 본딩영역(BA1)에서는 구리층(M2)의 제2 두께(T2)가 커질수록 본딩 공정의 신뢰성이 향상되는 효과가 있다. 따라서, 상술한 배선영역(WA)과 제1 본딩영역(BA1)에서의 구리층(M2)의 두께에 따른 효과들을 모두 얻기 위하여, 배선영역(WA)과 제1 본딩영역(BA1)에서 구리층(M2)의 두께는 차등적으로 설계될 필요가 있으며, 이에 따라 구리층(M2)의 제2 두께(T2)는 제1 두께(T1)보다 클 수 있다. In summary, in the wiring area WA, as the first thickness T1 of the copper layer M2 decreases, the miniaturization of the wiring portion L1 is advantageous, and in the first bonding area BA1 As the second thickness T2 of the copper layer M2 increases, the reliability of the bonding process is improved. Therefore, in order to obtain all the effects according to the thickness of the copper layer M2 in the wiring area WA and the first bonding area BA1 described above, the copper layer in the wiring area WA and the first bonding area BA1 The thickness of (M2) needs to be designed differentially, and accordingly, the second thickness (T2) of the copper layer (M2) may be greater than the first thickness (T1).

한편, 제조 방법적인 측면에서는 구리층(M2)은 총 2회의 무전해도금법에 의해 형성될 수 있다. 보다 상세하게는, 배선영역(WA)에서는 첫번째 무전해도금법에 의해 형성된 제1 도금층(MS1)으로 정의되는 구리층(M2)이 형성되고, 제1 본딩영역(BA1)에서는 제1 도금층(MS1)과 두번째 무전해도금법에 의해 형성된 제2 도금층(MS2)으로 정의되는 구리층(M2)이 구현된다. 따라서, 제1 도금층(MS1)은 제1 두께(T1)를 가지며, 제1 도금층(MS1)의 두께와 제2 도금층(MS2)의 두께의 합은 제2 두께(T2)일 수 있다. Meanwhile, in terms of manufacturing method, the copper layer M2 may be formed by a total of two electroless plating methods. More specifically, a copper layer M2 defined as a first plating layer MS1 formed by a first electroless plating method is formed in the wiring area WA, and the first plating layer MS1 is formed in the first bonding area BA1. And a copper layer M2 defined as a second plating layer MS2 formed by the second electroless plating method. Accordingly, the first plating layer MS1 has a first thickness T1, and the sum of the thickness of the first plating layer MS1 and the thickness of the second plating layer MS2 may be the second thickness T2.

이 실시예에서는 제1 본딩영역(BA1)에서 구리층(M2) 위에 금속 코팅층(M3)이 배치된다. 이 실시예에서는 금속 코팅층(M3)은 금(Au) 또는 팔라듐(Pd)을 포함할 수 있고, 금속 코팅층(M3)에 의해 제1 단자(TL1)의 내식성이 향상될 수 있다. In this embodiment, the metal coating layer M3 is disposed on the copper layer M2 in the first bonding area BA1. In this embodiment, the metal coating layer M3 may include gold (Au) or palladium (Pd), and corrosion resistance of the first terminal TL1 may be improved by the metal coating layer M3.

절연층(SR)은 배선부(L1)를 커버하여 배선부(L1)가 외부에 노출되는 것을 방지한다. 이 실시예에서는, 절연층(SR)은 배선영역(WA)에 배치되고, 절연층(SR)은 제1 본딩영역(BA1)에 대응하여 개구된 형상을 갖는다. 따라서, 절연층(SR)과 구리층(M2)을 단면상에서 볼 때, 절연층(SR)은 구리층(M2)의 제1 두께(T1)를 갖는 부분을 커버하며, 이와 반면에 절연층(SR)은 구리층(M2)의 제2 두께(T2)를 갖는 부분에 중첩되지 않을 수 있다. 또한 절연층(SR)과 구리층(M2)을 단면상에서 볼 때 절연층(SR)의 에지(EG)는 제1 본딩영역(BA1)과 배선영역(WA) 간의 경계에 대응하여 위치할 수 있다. The insulating layer SR covers the wiring portion L1 to prevent the wiring portion L1 from being exposed to the outside. In this embodiment, the insulating layer SR is disposed in the wiring region WA, and the insulating layer SR has an open shape corresponding to the first bonding region BA1. Accordingly, when the insulating layer SR and the copper layer M2 are viewed in cross section, the insulating layer SR covers a portion having the first thickness T1 of the copper layer M2, whereas the insulating layer ( SR) may not overlap a portion of the copper layer M2 having the second thickness T2. In addition, when the insulating layer SR and the copper layer M2 are viewed in cross section, the edge EG of the insulating layer SR may be positioned to correspond to a boundary between the first bonding region BA1 and the wiring region WA. .

제조 방법적인 측면에서는, 절연층(SR)은 제1 도금층(MS1) 위에 형성되는 제2 도금층(MS2)을 제1 본딩영역(BA1)에 선택적으로 형성하기 위한 마스크층으로 활용될 수 있다. 즉, 구리층(M2)의 제1 도금층(MS1)은 첫번째 무전해도금법으로 형성되며, 구리층(M2)의 제2 도금층(MS2)은 두번째 무전해도금법으로 형성되며, 상기 두번째 무전해도금법을 진행할 때 절연층(SR)은 마스크 패턴으로 활용될 수 있다. In terms of the manufacturing method, the insulating layer SR may be used as a mask layer for selectively forming the second plating layer MS2 formed on the first plating layer MS1 in the first bonding region BA1. That is, the first plating layer MS1 of the copper layer M2 is formed by the first electroless plating method, the second plating layer MS2 of the copper layer M2 is formed by the second electroless plating method, and the second electroless plating method is used. When proceeding, the insulating layer SR may be used as a mask pattern.

따라서, 절연층(SR)과 구리층(M2)을 단면상에서 볼 때, 구리층(M2)의 제1 두께(T1)과 제2 두께(T2)의 차이에 의해 발생되는 구리층(M2)의 단차(SS)는 절연층(SR)의 에지(EG)에 대응되어 위치할 수 있다. 즉, 절연층(SR)과 구리층(M2)를 단면상에서 볼 때, 절연층(SR)의 에지(EG)를 기준으로 구리층(M2)의 제1 두께(T1)를 갖는 부분과 제2 두께(T2)를 갖는 부분으로 구분될 수 있다. Therefore, when the insulating layer SR and the copper layer M2 are viewed in cross section, the copper layer M2 generated by the difference between the first thickness T1 and the second thickness T2 of the copper layer M2. The step SS may be positioned to correspond to the edge EG of the insulating layer SR. That is, when the insulating layer SR and the copper layer M2 are viewed in cross section, the portion having the first thickness T1 of the copper layer M2 and the second layer based on the edge EG of the insulating layer SR It can be divided into a portion having a thickness T2.

도 3 및 도 5를 참조하면, 배선영역(WA)에서는 도전성 패턴(WR)의 배선부(L1)가 제1 피치(P1)로 배열된다. 또한, 배선부(L1)는 씨드층(M1)과 그 위에 적층된 구리층(M2)을 포함하고, 구리층(M2)의 두께는 제1 두께(T1)를 갖는다. 상술한 구조를 갖는 배선부(L1)는 절연층(SR)에 의해 커버된다. 3 and 5, in the wiring area WA, the wiring portions L1 of the conductive pattern WR are arranged at a first pitch P1. Further, the wiring part L1 includes the seed layer M1 and the copper layer M2 stacked thereon, and the thickness of the copper layer M2 has a first thickness T1. The wiring portion L1 having the above-described structure is covered by the insulating layer SR.

도 3 및 도 6을 참조하면, 제1 본딩영역(BA1)에서 도전성 패턴(WR)의 제1 단자(TL1)는 제2 피치(P2)로 배열된다. 배선영역(WA)에서는 구리층(M2)은 씨드층(M1) 위에 적층된 형태로 형성되나, 제1 본딩영역(BA1)에서는 구리층(M2)은 씨드층(M1)의 상부와 측부 위에 적층되어 씨드층(M1)을 둘러싸는 형태로 형성될 수 있다. 또한, 금속 코팅층(M3)은 구리층(M2)의 상부와 측부를 둘러싸는 형태로 형성될 수 있다. 3 and 6, the first terminal TL1 of the conductive pattern WR in the first bonding region BA1 is arranged at a second pitch P2. In the wiring area WA, the copper layer M2 is stacked on the seed layer M1, but in the first bonding area BA1, the copper layer M2 is stacked on top and sides of the seed layer M1. As a result, it may be formed in a shape surrounding the seed layer M1. In addition, the metal coating layer M3 may be formed to surround the top and side portions of the copper layer M2.

제1 본딩영역(BA1)에서의 상술한 구리층(M2)의 형상에 의해, 평면상에서 볼 때 제1 단자(TL1)의 제2 폭(W2)은 배선부(L1)의 제1 폭(W1)보다 클 수 있다. 이에 따라, 제1 본딩영역(BA1)에서 제1 단자(TL1)가 배열되는 간격이 보다 증가되어, 제1 본딩영역(BA1)에서 제1 단자(TL1)가 배열된 제2 피치(P2)는 배선영역(WA)에서 배선부(L1)가 배열된 제1 피치(P1)보다 클 수 있다. Due to the shape of the copper layer M2 described above in the first bonding region BA1, the second width W2 of the first terminal TL1 in plan view is the first width W1 of the wiring part L1 Can be greater than ). Accordingly, the interval at which the first terminals TL1 are arranged in the first bonding region BA1 is increased, so that the second pitch P2 in which the first terminals TL1 are arranged in the first bonding region BA1 is In the wiring area WA, the first pitch P1 in which the wiring portions L1 are arranged may be larger.

또한, 절연층(도 5의 SR)은 제1 본딩영역(BA1)에서 개구될 수 있다. 따라서, 제1 단자(TL1)는 외부에 노출되어 외부에서 제공되는 다른 디바이스의 단자부에 본딩될 수 있다. In addition, the insulating layer (SR in FIG. 5) may be opened in the first bonding region BA1. Accordingly, the first terminal TL1 may be exposed to the outside and bonded to a terminal portion of another device provided from the outside.

도 4a 및 도 7을 참조하면, 연성인쇄회로기판(100)이 표시패널(DP)의 제1 단자부(TP1)에 본딩된다. 표시패널(DP)의 제1 단자부(TP1)가 연성인쇄회로기판(100)의 제1 본딩영역(BA1)에 정렬되며, 이방성 도전성 필름(anisotropic conductive film, ACF)을 매개로 연성인쇄회로기판(100)의 제1 단자(TL1)와 표시패널(DP)의 제1 단자부(TP1)가 본딩된다. 그 결과, 이방성 도전성 필름(ACF)에 의해 연성인쇄회로기판(100)이 표시패널(DP)에 전기적으로 연결될 수 있다. 4A and 7, the flexible printed circuit board 100 is bonded to the first terminal portion TP1 of the display panel DP. The first terminal portion TP1 of the display panel DP is aligned with the first bonding area BA1 of the flexible printed circuit board 100, and the flexible printed circuit board (ACF) is used as a medium through an anisotropic conductive film (ACF). The first terminal TL1 of the 100 and the first terminal portion TP1 of the display panel DP are bonded to each other. As a result, the flexible printed circuit board 100 may be electrically connected to the display panel DP by the anisotropic conductive film ACF.

제조 방법적인 측면에서는, 이방성 도전성 필름(ACF)이 연성인쇄회로기판(100)의 제1 단자(TL1)와 표시패널(DP)의 제1 단자부(TP1)의 사이에 배치된 후에, 연성인쇄회로기판(100)의 제1 단자(TL1)가 제1 단자부(TP1) 측으로 가압될 수 있다. 이 경우에, 전술된 바와 같이, 연성인쇄회로기판(100)의 제1 본딩영역(BA1)에서의 구리층(M2)의 두께는 배선영역(WA)에서의 구리층(M2)의 두께보다 크므로, 제1 단자(TL1)는 가해지는 본딩압력에 대해 내구성을 가질 수 있다. In terms of manufacturing method, after the anisotropic conductive film ACF is disposed between the first terminal TL1 of the flexible printed circuit board 100 and the first terminal portion TP1 of the display panel DP, the flexible printed circuit The first terminal TL1 of the substrate 100 may be pressed toward the first terminal portion TP1. In this case, as described above, the thickness of the copper layer M2 in the first bonding area BA1 of the flexible printed circuit board 100 is greater than the thickness of the copper layer M2 in the wiring area WA. Thus, the first terminal TL1 may have durability against the applied bonding pressure.

이하, 도 8a 내지 도 11b들을 참조하여 칩온필름 패키지용 연성인쇄회로기판의 제조방법이 설명된다. 참고로, 도 8a, 도 9a, 도 10a 및 도 11a을 참조하여 제1 본딩영역에서의 칩온필름 패키지용 연성인쇄회로기판의 제조 방법이 설명되고, 도 8b, 도 9b, 도 10b 및 도 11b를 참조하여 배선영역에서의 칩온필름 패키지용 연성인쇄회로기판의 제조 방법이 설명된다. Hereinafter, a method of manufacturing a flexible printed circuit board for a chip-on film package will be described with reference to FIGS. 8A to 11B. For reference, a method of manufacturing a flexible printed circuit board for a chip-on film package in the first bonding area will be described with reference to FIGS. 8A, 9A, 10A, and 11A, and FIGS. 8B, 9B, 10B and 11B A method of manufacturing a flexible printed circuit board for a chip-on-film package in a wiring area will be described with reference.

도 8a 및 도 8b를 참조하면, 제1 본딩영역(BA1)과 배선영역(WA)에서 베이스 필름(10) 위에 예비 씨드층(M11)을 형성한다. 이 실시예에서는, 예비 씨드층(M11)은 베이스 필름(10) 위에 스퍼터링공법을 이용하여 형성될 수 있다. 하지만, 본 발명이 예비 씨드층(M11)을 형성하는 방법에 한정되는 것은 아니며, 예를 들면 다른 실시예에서는 예비 씨드층(M11)은 무전해도금법으로 형성될 수 있다. 8A and 8B, a preliminary seed layer M11 is formed on the base film 10 in the first bonding area BA1 and the wiring area WA. In this embodiment, the preliminary seed layer M11 may be formed on the base film 10 using a sputtering method. However, the present invention is not limited to a method of forming the preliminary seed layer M11, for example, in another embodiment, the preliminary seed layer M11 may be formed by an electroless plating method.

이 실시예와 같이, 예비 씨드층(M11)이 스퍼터링 공정으로 형성되는 경우에, 예비 씨드층(M11)은 서로 다른 스퍼터링 공정들에 의해 베이스 필름(10) 위에 다수의 층들이 적층되어 형성될 수 있다. 예를 들어 이 실시예에서는 예비 씨드층(M11)은 니켈 또는 니켈과 크롬을 포함하는 하부층과 그 위에 구리를 포함하는 상부층이 적층된 구조를 가질 수 있고, 이 경우에 예비 씨드층(M11)의 니켈을 포함하는 하부층은 약 20나노미터의 두께로 형성될 수 있고, 씨드층(M1)의 구리를 포함하는 상부층은 약 80나노미터의 두께로 형성될 수 있다. As in this embodiment, when the preliminary seed layer M11 is formed by a sputtering process, the preliminary seed layer M11 may be formed by stacking a plurality of layers on the base film 10 by different sputtering processes. have. For example, in this embodiment, the preliminary seed layer M11 may have a structure in which a lower layer including nickel or nickel and chromium and an upper layer including copper are stacked thereon. In this case, the preliminary seed layer M11 The lower layer including nickel may be formed to a thickness of about 20 nanometers, and the upper layer including copper of the seed layer M1 may be formed to a thickness of about 80 nanometers.

또한, 베이스 필름(10) 위에 예비 씨드층(M11)을 형성하기 이전에, 플라즈마 상태의 아르곤 가스를 이용하여 베이스 필름(10)의 표면을 개질하는 공정이 수행되어 베이스 필름(10)과 예비 씨드층(M11) 간의 필링강도(peeling strength)가 증가될 수 있다. In addition, before forming the preliminary seed layer M11 on the base film 10, a process of modifying the surface of the base film 10 using argon gas in a plasma state is performed, so that the base film 10 and the preliminary seed are The peeling strength between the layers M11 may be increased.

베이스 필름(10) 위에 예비 씨드층(M11)이 형성된 이후에, 예비 씨드층(M11) 위에 마스크 패턴(RP)을 형성한다. 이 실시예에서는, 예비 씨드층(M11) 위에 감광막이 도포되고, 상기 감광막에 대한 포토리소그래피 공정이 수행되어 마스크 패턴(RP)이 형성된다. After the preliminary seed layer M11 is formed on the base film 10, a mask pattern RP is formed on the preliminary seed layer M11. In this embodiment, a photosensitive film is applied on the preliminary seed layer M11, and a photolithography process is performed on the photosensitive film to form a mask pattern RP.

마스크 패턴(RP)은 추후에 진행될 무전해도금공정에서의 마스크 역할을 하므로, 마스크 패턴(RP)은 연성인쇄회로기판에서 도전성 패턴이 형성되지 않는 영역에 대응되어 형성될 수 있다. 따라서, 연성인쇄회로기판에서 도전성 패턴이 형성되는 위치에서는 예비 씨드층(M11)은 외부에 노출될 수 있다. Since the mask pattern RP serves as a mask in an electroless plating process to be performed later, the mask pattern RP may be formed to correspond to a region in which a conductive pattern is not formed on the flexible printed circuit board. Accordingly, in the position where the conductive pattern is formed on the flexible printed circuit board, the preliminary seed layer M11 may be exposed to the outside.

마스크 패턴(RP)이 형성된 이후에, 첫번째 무전해도금법을 수행하여 외부에 노출된 예비 씨드층(M11) 위에 구리층(M2)을 형성한다. 즉, 첫번째 무전해도금법이 진행될 때, 외부에 노출된 예비 씨드층(M11)은 무전해도금 공정에서 씨드(seed)의 역할을 할 수 있다. After the mask pattern RP is formed, a first electroless plating method is performed to form a copper layer M2 on the preliminary seed layer M11 exposed to the outside. That is, when the first electroless plating method is performed, the preliminary seed layer M11 exposed to the outside may serve as a seed in the electroless plating process.

첫번째 무전해도금법을 수행하여 구리층(M2)을 형성한 이후에, 마스크 패턴(RP)을 제거한다. 또한, 마스크 패턴(RP)이 제거됨에 따라 예비 씨드층(M11)에서 마스크 패턴(RP)의 하부에 위치한 일 부분이 외부에 노출되며, 외부에 노출된 예비 씨드층(M11)의 일부분이 제거된다. 그 결과, 예비 씨드층(M11)이 씨드층(M1)으로 패터닝되어, 베이스 필름(10) 위에 씨드층(M1)과 구리층(M2)이 적층된 구조가 형성될 수 있다. After the first electroless plating method is performed to form the copper layer M2, the mask pattern RP is removed. In addition, as the mask pattern RP is removed, a portion of the preliminary seed layer M11 located under the mask pattern RP is exposed to the outside, and a portion of the preliminary seed layer M11 exposed to the outside is removed. . As a result, the preliminary seed layer M11 may be patterned with the seed layer M1 to form a structure in which the seed layer M1 and the copper layer M2 are stacked on the base film 10.

이 실시예에서는 예비 씨드층(M11)을 씨드층(M1)으로 패터닝하는 식각공정은 구리를 포함하는 층보다 니켈을 포함하는 층에 대해 식각비가 더 큰 식각물질이 사용될 수 있다. 또한, 예비 씨드층(M11)에 대한 식각공정에서 구리층(M2)이 어느정도는 식각될 수 있으나, 예비 씨드층(M11)은 수십나노미터의 두께로 형성되고 구리층(M2)은 수마이크로미터 내지 수십마이크로미터의 두께로 형성되므로, 상기 식각공정이 진행되더라도 구리층(M2)의 실질적인 형상이 유지될 수 있다. In this embodiment, in the etching process of patterning the preliminary seed layer M11 with the seed layer M1, an etching material having a higher etching ratio for the layer containing nickel than the layer containing copper may be used. Further, in the etching process for the preliminary seed layer M11, the copper layer M2 may be etched to some extent, but the preliminary seed layer M11 is formed to a thickness of several tens of nanometers, and the copper layer M2 is several micrometers. Since it is formed to a thickness of several tens of micrometers, even if the etching process is performed, a substantial shape of the copper layer M2 may be maintained.

도 9a 및 도 9b를 참조하면, 배선영역(WA)에 절연층(SR)이 씨드층(M1)과 구리층(M2)을 커버하도록 형성된다. 이와 반면에, 제1 본딩영역(BA1)에서는 절연층(SR)이 형성되지 않으며, 이에 따라 절연층(SR)은 제1 본딩영역(BA1)에 대응하여 개구된 형상을 갖는다. 9A and 9B, an insulating layer SR is formed in the wiring area WA to cover the seed layer M1 and the copper layer M2. On the other hand, the insulating layer SR is not formed in the first bonding region BA1, and accordingly, the insulating layer SR has an open shape corresponding to the first bonding region BA1.

이 실시예에서는 베이스 필름(10)의 배선영역(WA)과 제1 본딩영역(BA1)에 예비 절연층을 형성한 후에, 상기 예비 절연층의 제1 본딩영역(BA1)에 대응하는 부분을 제거하여 절연층(SR)이 형성될 수 있다. 다른 실시예에서는 점성을 갖는 절연물질을 제1 본딩영역(BA1)과 배선영역(WA) 중 배선영역(WA)에 선택적으로 제공한 이후에, 상기 절연물질을 경화시켜 절연층(SR)이 형성될 수도 있다. In this embodiment, after forming a preliminary insulating layer in the wiring region WA and the first bonding region BA1 of the base film 10, a portion of the preliminary insulating layer corresponding to the first bonding region BA1 is removed. Thus, the insulating layer SR may be formed. In another embodiment, after selectively providing a viscous insulating material to the wiring area WA among the first bonding area BA1 and the wiring area WA, the insulating material is cured to form the insulating layer SR. It could be.

도 10a 및 도 10b를 참조하면, 절연층(SR)을 마스크로 활용하여 제1 본딩영역(BA1)에서 외부에 노출된 씨드층(M1)과 구리층(M2)에 대해 두 번째 무전해도금법을 수행한다. 두번째 무전해도금법에서는 제1 본딩영역(BA1)에서 외부에 노출된 구리층이 씨드층의 역할을 할 수 있고, 절연층(SR)은 배선영역(WA)에서 제1 두께(T1)를 갖도록 형성된 구리층(M2)이 추가적으로 도금되는 것을 차단한다. 그 결과, 배선영역(WA)에 형성된 구리층(M2)은 추가적으로 도금되지 않으며, 제1 본딩영역(BA1)에 형성된 구리층(M2) 위로 약 1마이크로미터 내지 약 10마이크로미터의 두께를 갖는 구리층이 더 도금된다. 10A and 10B, a second electroless plating method is performed on the seed layer M1 and the copper layer M2 exposed to the outside in the first bonding region BA1 by using the insulating layer SR as a mask. Perform. In the second electroless plating method, the copper layer exposed to the outside in the first bonding area BA1 can serve as a seed layer, and the insulating layer SR is formed to have a first thickness T1 in the wiring area WA. It blocks the additional plating of the copper layer M2. As a result, the copper layer M2 formed in the wiring area WA is not additionally plated, and copper having a thickness of about 1 micrometer to about 10 micrometers above the copper layer M2 formed in the first bonding area BA1. The layer is further plated.

따라서, 배선영역(WA)에서의 구리층(M2)의 제1 두께(T1)보다 제1 본딩영역(BA1)에서의 구리층(M2)의 제2 두께(T2)가 클 수 있다. 또한, 두번째 무전해도금법이 완료된 이후에, 구리 도금층이 씨드층(M1)의 측부에도 형성되므로, 제1 본딩영역(BA1)에서의 구리층(M2)은 씨드층(M1)의 상부뿐만 아니라 측부 위에도 형성되어 씨드층(M1)을 둘러싸는 형상으로 형성될 수 있다. Accordingly, the second thickness T2 of the copper layer M2 in the first bonding area BA1 may be greater than the first thickness T1 of the copper layer M2 in the wiring area WA. In addition, after the second electroless plating method is completed, since the copper plating layer is also formed on the side of the seed layer M1, the copper layer M2 in the first bonding region BA1 is not only the top of the seed layer M1 but also the side. It may also be formed on the seed layer M1 to be formed in a shape surrounding the seed layer M1.

도 11a 및 도 11b을 참조하면, 제1 본딩영역(BA1)에서 외부에 노출된 구리층(M2)에 대해 금속 코팅층(M3)을 형성한다. 그 결과, 제1 본딩영역(BA1)에서 씨드층(M1), 구리층(M2) 및 금속 코팅층(M3)을 포함하는 도전성 패턴(도 4a의 WR)의 제1 단자(TL1)가 완성되고, 배선영역(WA)에서 도전성 패턴(WR)의 배선부(L1)가 완성된다. 11A and 11B, a metal coating layer M3 is formed on the copper layer M2 exposed to the outside in the first bonding area BA1. As a result, the first terminal TL1 of the conductive pattern (WR in FIG. 4A) including the seed layer M1, the copper layer M2, and the metal coating layer M3 in the first bonding region BA1 is completed, In the wiring area WA, the wiring portion L1 of the conductive pattern WR is completed.

이 실시예에서는, 세번째 무전해도금법을 수행하여 금속 코팅층(M3)은 구리층(M2)을 코팅하는 형태로 형성될 수 있다. 따라서, 세번째 무전해도금이 완료된 이후에는, 금속 코팅층(M3)은 구리층(M2)의 상부와 측부에 코팅된 형상으로 형성된다. In this embodiment, the metal coating layer M3 may be formed to coat the copper layer M2 by performing a third electroless plating method. Accordingly, after the third electroless plating is completed, the metal coating layer M3 is formed in a shape coated on the upper and side portions of the copper layer M2.

이 실시예서는 금속 코팅층(M3)은 금(Au) 또는 팔라듐(Pd)으로 형성될 수 있고, 금속 코팅층(M3)은 약 0.01마이크로미터 내지 약 0.1마이크로미터의 두께로 형성될 수 있다. 제1 본딩영역(BA1)에서 구리층(M2)을 금속 코팅층(M3)으로 코팅함에 따라 제1 본딩영역(BA1)에서 외부에 노출된 제1 단자(TL1)의 내식성이 향상될 수 있다. In this embodiment, the metal coating layer M3 may be formed of gold (Au) or palladium (Pd), and the metal coating layer M3 may be formed to a thickness of about 0.01 micrometer to about 0.1 micrometer. As the copper layer M2 is coated with the metal coating layer M3 in the first bonding area BA1, corrosion resistance of the first terminal TL1 exposed to the outside in the first bonding area BA1 may be improved.

이상에서 본 발명에 따른 바람직한 실시예에 대해 설명하였으나, 다양한 형태로 변형이 가능하며, 본 기술분야에서 통상의 지식을 가진 당업자라면 본 발명의 특허청구범위를 벗어남이 없이 다양한 변형예 및 수정예를 실시할 수 있을 것으로 이해된다.Although the preferred embodiments according to the present invention have been described above, various modifications are possible, and those of ordinary skill in the art can make various modifications and modifications without departing from the scope of the claims of the present invention. It is understood that it can be done.

M1: 씨드층 M2: 구리층
M3: 금속 코팅층 SR: 절연층
100: 칩온필름 패키지용 연성인쇄회로기판
DP: 표시패널 DC: 구동칩
PCB: 인쇄회로기판 T1: 제1 두께
T2: 제2 두께 10: 베이스 필름
WR: 도전성 패턴 TL1: 제1 단자
L1: 배선부 BA1: 제1 본딩영역
BA2: 제2 본딩영역 WA: 배선영역M1: seed layer M2: copper layer
M3: metal coating layer SR: insulating layer
100: flexible printed circuit board for chip-on film package
DP: Display panel DC: Driving chip
PCB: printed circuit board T1: first thickness
T2: second thickness 10: base film
WR: conductive pattern TL1: first terminal
L1: wiring part BA1: first bonding area
BA2: second bonding area WA: wiring area

Claims (14)

칩을 실장하여 표시패널을 인쇄회로기판에 전기적으로 연결하는 칩온필름(Chip on film, COF) 패키지용 연성인쇄회로기판에 있어서,
배선영역과 본딩영역이 정의된 베이스 필름; 및
상기 베이스 필름 위에 배치된 도전성 패턴을 포함하고,
상기 도전성 패턴은,
상기 배선영역과 상기 본딩영역에 대응하여 상기 베이스 필름 위에 배치된 씨드층; 및
상기 배선영역과 상기 본딩영역에 대응하여 상기 씨드층 위에 배치된 구리층;을 포함하고,
상기 배선영역에서 상기 구리층은 제1 두께를 갖고, 상기 본딩영역에서 상기 구리층은 상기 제1 두께보다 큰 제2 두께를 갖는 칩온필름 패키지용 연성인쇄회로기판. In a flexible printed circuit board for a chip on film (COF) package that electrically connects a display panel to a printed circuit board by mounting a chip,
A base film in which a wiring region and a bonding region are defined; And
Including a conductive pattern disposed on the base film,
The conductive pattern,
A seed layer disposed on the base film corresponding to the wiring region and the bonding region; And
A copper layer disposed on the seed layer corresponding to the wiring region and the bonding region; and
A flexible printed circuit board for a chip-on film package, wherein the copper layer in the wiring area has a first thickness, and the copper layer in the bonding area has a second thickness greater than the first thickness. 제 1 항에 있어서, 상기 구리층의 상기 제2 두께를 갖는 부분이 상기 표시패널의 단자부, 상기 칩의 단자부 및 상기 인쇄회로기판의 단자부 중 적어도 어느 하나에 본딩되는 것을 특징으로 하는 칩온필름 패키지용 연성인쇄회로기판. The chip-on-film package of claim 1, wherein a portion of the copper layer having the second thickness is bonded to at least one of a terminal portion of the display panel, a terminal portion of the chip, and a terminal portion of the printed circuit board. Flexible printed circuit board. 제 1 항에 있어서,
상기 배선영역에서 상기 도전성 패턴을 커버하는 절연층을 더 포함하고,
상기 절연층은 상기 구리층의 상기 제1 두께를 갖는 부분을 커버하는 것을 특징으로 하는 칩온필름 패키지용 연성인쇄회로기판. The method of claim 1,
Further comprising an insulating layer covering the conductive pattern in the wiring region,
The insulating layer is a flexible printed circuit board for a chip-on film package, characterized in that covering the portion of the copper layer having the first thickness. 제 3 항에 있어서, 상기 절연층은 상기 본딩영역에 대응하여 개구된 형상을 갖고, 상기 절연층과 상기 구리층을 단면상에서 볼 때, 상기 구리층의 상기 제2 두께를 갖는 부분은 상기 절연층에 중첩되지 않는 것을 특징으로 하는 칩온필름 패키지용 연성인쇄회로기판. The method of claim 3, wherein the insulating layer has an open shape corresponding to the bonding region, and when the insulating layer and the copper layer are viewed in cross section, a portion of the copper layer having the second thickness is the insulating layer Flexible printed circuit board for a chip-on film package, characterized in that not overlapped with. 제 3 항에 있어서, 상기 절연층과 상기 구리층을 단면상에서 볼 때, 상기 절연층의 에지는 상기 본딩영역과 상기 배선영역 간의 경계에 위치하고, 상기 제1 및 제2 두께들의 차이로 정의되는 상기 구리층의 단차는 상기 절연층의 에지에 대응되어 위치하는 것을 특징으로 하는 칩온필름 패키지용 연성인쇄회로기판. The method of claim 3, wherein when the insulating layer and the copper layer are viewed in cross section, an edge of the insulating layer is located at a boundary between the bonding region and the wiring region, and is defined as a difference between the first and second thicknesses. A flexible printed circuit board for a chip-on film package, characterized in that the step of the copper layer is positioned to correspond to the edge of the insulating layer. 제 1 항에 있어서, 상기 본딩영역에서 상기 구리층은 상기 씨드층의 상부와 측부 위에 형성되어 상기 씨드층을 둘러싸는 형상을 갖는 것을 특징으로 하는 칩온필름 패키지용 연성인쇄회로기판. The flexible printed circuit board of claim 1, wherein in the bonding region, the copper layer is formed on top and side portions of the seed layer to surround the seed layer. 제 6 항에 있어서, 상기 도전성 패턴은 상기 배선영역에서 제1 피치로 다수로 배열되고, 상기 본딩영역에서는 상기 제1 피치보다 큰 제2 피치로 다수로 배열된 것을 특징으로 하는 칩온필름 패키지용 연성인쇄회로기판. 7. The flexible chip-on-film package of claim 6, wherein the conductive patterns are arranged in a plurality in a first pitch in the wiring area, and in a second pitch larger than the first pitch in the bonding area. Printed circuit board. 제 7 항에 있어서, 상기 구리층은 상기 배선영역에서 제1 폭을 갖고, 상기 본딩영역에서는 상기 제1 폭보다 큰 제2 폭을 갖는 것을 특징으로 하는 칩온필름 패키지용 연성인쇄회로기판. 8. The flexible printed circuit board of claim 7, wherein the copper layer has a first width in the wiring area and a second width greater than the first width in the bonding area. 제 1 항에 있어서,
상기 본딩영역에 대응하여 상기 구리층 위에 배치된 금속 코팅층을 더 포함하고,
상기 금속 코팅층의 구성물질은 금(Au) 또는 팔라듐(Pd)을 포함하는 것을 특징으로 하는 칩온필름 패키지용 연성인쇄회로기판. The method of claim 1,
Further comprising a metal coating layer disposed on the copper layer corresponding to the bonding region,
A flexible printed circuit board for a chip-on film package, characterized in that the material of the metal coating layer includes gold (Au) or palladium (Pd). 칩을 실장하여 표시패널을 인쇄회로기판에 전기적으로 연결하는 칩온필름(Chip on film, COF) 패키지용 연성인쇄회로기판의 제조방법에 있어서,
베이스 필름의 배선영역과 본딩영역에 씨드층을 형성하는 단계; 및
상기 배선영역에서 제1 두께를 갖고 상기 본딩영역에서 상기 제1 두께보다 큰 제2 두께를 갖는 구리층을 상기 씨드층 위에 형성하는 단계를 포함하고,
상기 씨드층을 형성하는 단계는,
상기 베이스 필름 위에 예비 씨드층을 형성하는 단계;
상기 예비 씨드층 위에 마스크 패턴을 형성하는 단계; 및
상기 마스크 패턴을 식각 마스크로 이용하여 상기 예비 씨드층을 상기 씨드층을 패터닝하는 단계;를 포함하고,
상기 구리층을 형성하는 단계는,
상기 예비 씨드층을 씨드로 하는 첫번째 무전해도금을 수행하여, 상기 배선영역과 상기 본딩영역에 상기 제1 두께를 갖는 구리층을 형성하는 단계;
상기 배선영역에 형성된 상기 제1 두께를 갖는 구리층을 절연층으로 커버하는 단계; 및
상기 본딩영역에서 상기 제1 두께를 갖는 구리층을 씨드로 하는 두번째 무전해도금을 수행하여, 상기 본딩영역에 상기 제2 두께를 갖는 구리층을 형성하는 단계;를 포함하는 칩온필름 패키지용 연성인쇄회로기판의 제조 방법. In a method of manufacturing a flexible printed circuit board for a chip on film (COF) package that electrically connects a display panel to a printed circuit board by mounting a chip,
Forming a seed layer in the wiring region and the bonding region of the base film; And
Forming a copper layer having a first thickness in the wiring region and a second thickness greater than the first thickness in the bonding region on the seed layer,
The step of forming the seed layer,
Forming a preliminary seed layer on the base film;
Forming a mask pattern on the preliminary seed layer; And
Patterning the seed layer using the preliminary seed layer using the mask pattern as an etching mask; Including,
The step of forming the copper layer,
Performing first electroless plating using the preliminary seed layer as a seed to form a copper layer having the first thickness in the wiring region and the bonding region;
Covering the copper layer having the first thickness formed in the wiring region with an insulating layer; And
Performing a second electroless plating using the copper layer having the first thickness as a seed in the bonding region to form a copper layer having the second thickness in the bonding region; flexible printing for a chip-on film package including A method of manufacturing a circuit board. 제 10 항에 있어서,
상기 두번째 무전해도금이 수행될 때, 상기 첫번째 무전해도금에 의해 상기 본딩영역에 상기 제1 두께로 형성된 구리층 상에 다른 구리층이 더 적층되어 상기 본딩영역에 구리층이 상기 제2 두께로 형성되고,
상기 두번째 무전해도금이 수행될 때, 상기 첫번째 무전해도금에 의해 상기 배선영역에 상기 제1 두께로 형성된 구리층은 상기 절연층에 의해 커버되어 상기 배선영역에 구리층이 상기 제1 두께로 형성되는 것을 특징으로 하는 칩온필름 패키지용 연성인쇄회로기판의 제조 방법. The method of claim 10,
When the second electroless plating is performed, another copper layer is further laminated on the copper layer formed in the first thickness in the bonding region by the first electroless plating, so that the copper layer is formed in the second thickness in the bonding region. Is formed,
When the second electroless plating is performed, the copper layer formed in the first thickness in the wiring area by the first electroless plating is covered by the insulating layer so that the copper layer is formed in the wiring area with the first thickness. Method of manufacturing a flexible printed circuit board for a chip-on film package, characterized in that the. 제 10 항에 있어서, 상기 본딩영역에서 상기 구리층의 외부에 노출된 부분을 금속 코팅층으로 코팅하는 단계를 더 포함하는 것을 특징으로 하는 칩온필름 패키지용 연성인쇄회로기판의 제조 방법. The method of claim 10, further comprising coating a portion exposed to the outside of the copper layer in the bonding area with a metal coating layer. 제 10 항에 있어서, 상기 씨드층은 스퍼터링 공정으로 형성되는 것을 특징으로 하는 칩온필름 패키지용 연성인쇄회로기판의 제조 방법. 11. The method of claim 10, wherein the seed layer is formed by a sputtering process. 제 10 항에 있어서, 상기 씨드층은 무전해 도금법으로 형성되는 것을 특징으로 하는 칩온필름 패키지용 연성인쇄회로기판의 제조 방법. 11. The method of claim 10, wherein the seed layer is formed by an electroless plating method.
KR1020190061004A 2019-05-24 2019-05-24 Flexible printed circuit board for chip on film package and method of the same KR102335445B1 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020190061004A KR102335445B1 (en) 2019-05-24 2019-05-24 Flexible printed circuit board for chip on film package and method of the same
PCT/KR2020/006623 WO2020242126A1 (en) 2019-05-24 2020-05-21 Flexible printed circuit board for chip-on-film package, and method for manufacturing same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190061004A KR102335445B1 (en) 2019-05-24 2019-05-24 Flexible printed circuit board for chip on film package and method of the same

Publications (2)

Publication Number Publication Date
KR20200134871A true KR20200134871A (en) 2020-12-02
KR102335445B1 KR102335445B1 (en) 2021-12-06

Family

ID=73552881

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190061004A KR102335445B1 (en) 2019-05-24 2019-05-24 Flexible printed circuit board for chip on film package and method of the same

Country Status (2)

Country Link
KR (1) KR102335445B1 (en)
WO (1) WO2020242126A1 (en)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090114904A (en) * 2008-04-30 2009-11-04 스템코 주식회사 Method of manufacturing a film carrier tape and a film carrier tape by the same
KR101091907B1 (en) * 2005-10-12 2011-12-08 삼성테크윈 주식회사 Flexible circuit board and manufacturing method thereof for preventing crack due to bending
KR101633373B1 (en) 2012-01-09 2016-06-24 삼성전자 주식회사 COF package and semiconductor comprising the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6027762A (en) * 1996-05-23 2000-02-22 Mitsumi Electric Co., Ltd. Method for producing flexible board
JP2001267376A (en) * 2000-03-14 2001-09-28 Seiko Instruments Inc Manufacturing method of fpc and display
JP4316627B2 (en) * 2007-03-07 2009-08-19 三井金属鉱業株式会社 Flexible wiring substrate, semiconductor device and manufacturing method thereof
KR20180000996A (en) * 2016-06-24 2018-01-04 스템코 주식회사 Flexible printed circuit boards and the method for manufacturing the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101091907B1 (en) * 2005-10-12 2011-12-08 삼성테크윈 주식회사 Flexible circuit board and manufacturing method thereof for preventing crack due to bending
KR20090114904A (en) * 2008-04-30 2009-11-04 스템코 주식회사 Method of manufacturing a film carrier tape and a film carrier tape by the same
KR101633373B1 (en) 2012-01-09 2016-06-24 삼성전자 주식회사 COF package and semiconductor comprising the same

Also Published As

Publication number Publication date
WO2020242126A1 (en) 2020-12-03
KR102335445B1 (en) 2021-12-06

Similar Documents

Publication Publication Date Title
US10912192B2 (en) Flexible circuit board, COF module and electronic device comprising the same
US9167692B2 (en) Wiring board, semiconductor device, and method of manufacturing wiring board
TW200522828A (en) Printed wiring board and semiconductor device
US20160037630A1 (en) Multi-layer wiring board
KR20090067744A (en) Flexible film
KR20220064117A (en) Flexible printed circuit board and electronic device including the same
US7508080B2 (en) Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument
KR102335445B1 (en) Flexible printed circuit board for chip on film package and method of the same
JP4110391B2 (en) WIRING BOARD AND METHOD FOR MANUFACTURING SAME, SEMICONDUCTOR DEVICE, ELECTRONIC MODULE, AND ELECTRONIC DEVICE
US6913814B2 (en) Lamination process and structure of high layout density substrate
JP3977072B2 (en) Wiring board, semiconductor device, and manufacturing method thereof
JP2019079032A (en) Film for package substrate, semiconductor package, display device, and methods of fabricating them
KR20030071559A (en) Wiring board, method of manufacturing the same, electronic component, and electronic instrument
US7547580B2 (en) Method for manufacturing a semiconductor wiring base that includes a wiring base with wiring extending inside and outside of a mounting region
TWI782247B (en) Multilayer substrate and manufacturing method thereof
CN111034369A (en) Flexible printed circuit board, electronic device including the same, and method of manufacturing flexible printed circuit board
KR101896225B1 (en) Printed circuit boards and method of manufacturing the same
KR20230028009A (en) Flexible printed circuit board, cof module and electronic device comprising the same
JP2022180656A (en) Flexible printed circuit, electronic device including the same, and method of manufacturing flexible printed circuit
KR20240001552A (en) Flexible printed circuit board, cof module and electronic device comprising the same
CN115428595A (en) Circuit board
KR20230039451A (en) Flexible printed circuit board, cof module and electronic device comprising the same
JP2022517023A (en) A package including a flexible circuit board, its manufacturing method, and a flexible circuit board.
JP2007165466A (en) Wiring board, and method of manufacturing same
JPH04137590A (en) Multilayer circuit board

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant