KR20200129582A - Gate driving circuit and display device comprising the same - Google Patents

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Abstract

The present invention relates to a gate driving circuit and a display device including the same. According to an embodiment of the present invention, the gate driving circuit includes a plurality of stages which are subordinately connected. Each of the plurality of stages includes: an output unit which outputs a gate voltage according to the voltage of the Q node and the voltage of the QB node; a Q node controller including a first transistor for charging the Q node in response to the gate voltage or a gate start signal of a previous stage in order to control the voltage of the Q node; a QB node control unit which controls the voltage at a QB node; and a tenth transistor outputting a high potential voltage to the first transistor according to the voltage of the Q node. Therefore, according to the present invention, not only the life expectancy of the gate driving circuit can be increased, but also the problem of defective output of the gate voltage can be solved.

Description

게이트 구동회로 및 이를 포함하는 표시 장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE COMPRISING THE SAME}A gate driving circuit and a display device including the same {GATE DRIVING CIRCUIT AND DISPLAY DEVICE COMPRISING THE SAME}

본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는 게이트 인 패널(Gate In Panel; GIP) 형태로 장착된 게이트 구동회로 및 이를 포함하는 표시 장치에 관한 것이다.The present invention relates to a display device, and more particularly, to a gate driving circuit mounted in the form of a gate in panel (GIP) and a display device including the same.

정보화 시대로 접어듦에 따라 전기적 정보신호를 시각적으로 표현하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저소비 전력화의 우수한 성능을 지닌 여러 가지 다양한 표시 장치(Display Device)가 개발되고 있다. 이와 같은 표시 장치의 예로는 액정 표시 장치(Liquid Crystal Display device: LCD), 유기 발광 표시 장치(Organic Light Emitting Display Device: OLED) 등을 들 수 있다.As the information age enters, the field of display that visually expresses electrical information signals has developed rapidly, and in response to this, various display devices with excellent performance of thinner, lighter, and low power consumption have been developed. Is being developed. Examples of such a display device include a liquid crystal display device (LCD), an organic light emitting display device (OLED), and the like.

이러한 표시 장치는 영상을 표시하기 위한 화소 어레이들이 배치된 표시 패널 및 표시 패널에 배치된 데이터 라인들에 데이터 전압을 공급하는 데이터 구동회로, 게이트 펄스를 표시 영역에 배치된 게이트 라인들에 순차적으로 공급하는 게이트 구동회로 및 데이터 구동회로와 게이트 구동회로를 제어하는 타이밍 제어회로 등과 같은 구동회로를 포함한다.Such a display device sequentially supplies a display panel in which pixel arrays for displaying an image are arranged, a data driving circuit that supplies a data voltage to data lines arranged in the display panel, and a gate pulse to the gate lines arranged in the display area. And a driving circuit such as a gate driving circuit and a timing control circuit for controlling the data driving circuit and the gate driving circuit.

이와 같은 구동회로 중 게이트 구동회로는 최근 화소 어레이들과 함께 표시 패널에 내장하는 게이트 인 패널(Gate In Panel; 이하 'GIP'라 함) 형태로 표시 장치에 적용되고 있다.Among these driving circuits, the gate driving circuit is recently applied to a display device in the form of a gate in panel (hereinafter referred to as “GIP”) embedded in a display panel along with pixel arrays.

GIP는 게이트 전압을 순차적으로 출력하기 위한 시프트 레지스터(Shift Register)를 포함하고, 시프트 레지스터는 종속적으로 접속된 다수의 스테이지들(stages)을 포함한다. The GIP includes a shift register for sequentially outputting the gate voltage, and the shift register includes a plurality of stages that are dependently connected.

각각의 스테이지들은 Q노드의 전압에 따라 게이트 전압을 출력하는 풀업 트랜지스터(Pull-up Transistor) 및 Q노드의 전압을 제어하는 복수의 트랜지스터들을 포함한다.Each of the stages includes a pull-up transistor that outputs a gate voltage according to the voltage of the Q node and a plurality of transistors that control the voltage of the Q node.

GIP가 게이트 전압을 출력하기 위하여, Q노드의 전압을 부트스트래핑(Bootstrapping)시켜야 한다. 이 경우, Q노드의 전압을 제어하는 복수의 트랜지스터들의 소스-드레인 전압이 급격하게 상승된다.In order for the GIP to output the gate voltage, it must bootstrap the voltage at the Q node. In this case, the source-drain voltages of the plurality of transistors that control the voltage of the Q node are rapidly increased.

이에, Q노드의 전압을 제어하는 복수의 트랜지스터들은 높은 정션 스트레스(High Junction Stress)를 받게 되어, Q노드의 전압을 제어하는 복수의 트랜지스터들은 열화될 뿐만 아니라 의도하지 않은 누설 전류를 발생시킨다.Accordingly, a plurality of transistors that control the voltage of the Q node are subjected to high junction stress, so that the plurality of transistors that control the voltage of the Q node are degraded and generate an unintended leakage current.

이로 인해, GIP는 열화로 인하여 기대 수명이 감소하게 된다. 이 뿐만 아니라, GIP는 누설 전류로 인하여 게이트 전압의 출력이 지연되거나, 원하지 않는 게이트 전압이 출력되는 문제점이 발생한다. Due to this, the life expectancy of GIP is reduced due to deterioration. In addition, in the GIP, the output of the gate voltage is delayed due to a leakage current or an unwanted gate voltage is outputted.

본 발명이 해결하고자 하는 과제는 트랜지스터의 일부 전극의 전위를 고정시키는 별도의 트랜지스터를 포함하여, 정션 스트레스를 감소시킬 수 있는 게이트 구동회로 및 이를 포함하는 표시 장치를 제공하는 것이다. The problem to be solved by the present invention is to provide a gate driving circuit capable of reducing junction stress, including a separate transistor for fixing potentials of some electrodes of the transistor, and a display device including the same.

본 발명이 해결하고자 하는 다른 과제는 이중 트랜지스터 구조를 적용하여, 누설 전류를 최소화시킬 수 있는 게이트 구동회로 및 이를 포함하는 표시 장치를 제공하는 것이다.Another problem to be solved by the present invention is to provide a gate driving circuit capable of minimizing leakage current and a display device including the same by applying a dual transistor structure.

본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems of the present invention are not limited to the problems mentioned above, and other problems that are not mentioned will be clearly understood by those skilled in the art from the following description.

본 발명의 일 실시예에 따른 게이트 구동회로는 종속적으로 연결되는 복수의 스테이지를 포함하고 복수의 스테이지 각각은 Q 노드의 전압 및 QB 노드의 전압에 의해 게이트 전압을 출력하는 출력부, Q 노드의 전압을 제어하기 위하여, 이전 스테이지의 게이트 전압 또는 게이트 스타트 신호에 응답하여, Q 노드를 충전시키는 제1 트랜지스터를 포함하는 Q 노드 제어부, QB 노드에 전압을 제어하는 QB노드 제어부를 포함하고, Q 노드의 전압에 따라, 제1 트랜지스터에 고전위전압을 출력하는 제10 트랜지스터를 포함하여, 게이트 전압의 출력 불량 문제를 해결 할 수 있다.A gate driving circuit according to an embodiment of the present invention includes a plurality of stages that are dependently connected, and each of the plurality of stages is an output unit that outputs a gate voltage by a voltage of a Q node and a voltage of a QB node, and a voltage of the Q node In order to control the Q node control unit including a first transistor for charging the Q node in response to a gate voltage or a gate start signal of a previous stage, a QB node control unit for controlling a voltage at the QB node, By including a tenth transistor that outputs a high potential voltage to the first transistor according to a voltage, a problem of an output defect of a gate voltage can be solved.

본 발명의 일 실시예에 따른 표시 장치는 복수의 화소를 포함하는 표시패널, 복수의 스테이지로 구성되어, 복수의 화소에 게이트 전압을 순차적으로 출력하는 게이트 구동회로 및 게이트 구동회로의 구동을 제어하는 타이밍 컨트롤러를 포함하고, 복수의 스테이지 각각은 Q 노드의 전압 의해 게이트 전압을 출력하는 제7 트랜지스터, Q 노드의 전압을 제어하고, 직렬 연결된 제1 서브 트랜지스터 및 제2 서브 트랜지스터를 포함하는 제1 트랜지스터 및 Q 노드에 게이트 전극이 연결되고, 제1 서브 트랜지스터와 제2 서브 트랜지스터 사이에 배치되는 QA 노드에 제2 전극이 연결되는 제10 트랜지스터를 포함하여, 표시 장치의 기대 수명이 증가될 수 있다.A display device according to an exemplary embodiment of the present invention includes a display panel including a plurality of pixels and a plurality of stages, and controls driving of a gate driving circuit and a gate driving circuit sequentially outputting gate voltages to the plurality of pixels. Including a timing controller, each of the plurality of stages is a seventh transistor that outputs a gate voltage by a voltage of a Q node, a first transistor that controls a voltage of the Q node, and includes a first sub-transistor and a second sub-transistor connected in series And a tenth transistor having a gate electrode connected to the Q node and a second electrode connected to the QA node disposed between the first sub-transistor and the second sub-transistor, so that the life expectancy of the display device may be increased.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Details of other embodiments are included in the detailed description and drawings.

본 발명에서 트랜지스터의 열화 정도가 감소됨으로써, 게이트 구동회로의 기대 수명이 증가될 수 있다. In the present invention, by reducing the degree of degradation of the transistor, the life expectancy of the gate driving circuit may be increased.

그리고, 본 발명에서 게이트 구동회로는 누설 전류를 최소화됨으로써, 게이트 전압의 출력 불량 문제를 해결할 수 있다.In addition, in the present invention, the gate driving circuit minimizes leakage current, thereby solving the problem of defective output of the gate voltage.

본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.The effects according to the present invention are not limited by the contents exemplified above, and more various effects are included in the present invention.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 게이트 구동회로의 블록도이다.
도 3은 본 발명의 일 실시예에 따른 게이트 구동회로의 각 스테이지를 나타내는 회로도이다.
도 4는 본 발명의 일 실시예에 따른 게이트 구동회로의 각 스테이지의 구동을 설명하기 위한 타이밍도이다.
도 5a은 본 발명의 일 실시예에 따른 게이트 구동회로의 각 스테이지의 일부를 나타내는 회로도이다. 도 5b는 제1 트랜지스터의 이중 트랜지스터 구조를 나타내는 회로도이다.
도 6은 본 발명의 일 실시예에 따른 게이트 구동회로의 각 스테이지의 내부 전압을 나타내는 그래프이다.
도 7은 본 발명의 다른 실시예에 따른 게이트 구동회로의 각 스테이지의 일부를 나타내는 회로도이다.
도 8은 본 발명의 다른 실시예에 따른 게이트 구동회로의 각 스테이지의 내부 전압을 나타내는 그래프이다.1 is a block diagram of a display device according to an exemplary embodiment of the present invention.
2 is a block diagram of a gate driving circuit according to an embodiment of the present invention.
3 is a circuit diagram showing each stage of a gate driving circuit according to an embodiment of the present invention.
4 is a timing diagram illustrating driving of each stage of a gate driving circuit according to an embodiment of the present invention.
5A is a circuit diagram showing a part of each stage of a gate driving circuit according to an embodiment of the present invention. 5B is a circuit diagram showing a double transistor structure of the first transistor.
6 is a graph showing internal voltages of each stage of a gate driving circuit according to an embodiment of the present invention.
7 is a circuit diagram showing a part of each stage of a gate driving circuit according to another embodiment of the present invention.
8 is a graph showing internal voltages of each stage of a gate driving circuit according to another embodiment of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.Advantages and features of the present invention, and a method of achieving them will become apparent with reference to the embodiments described below in detail together with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in a variety of different forms, only the present embodiments make the disclosure of the present invention complete, and common knowledge in the technical field to which the present invention pertains. It is provided to completely inform the scope of the invention to those who have, and the invention is only defined by the scope of the claims.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.The shapes, sizes, ratios, angles, numbers, etc. disclosed in the drawings for explaining the embodiments of the present invention are exemplary, and the present invention is not limited to the illustrated matters. The same reference numerals refer to the same components throughout the specification. In addition, in describing the present invention, when it is determined that a detailed description of related known technologies may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. When'include','have','consists of', etc. mentioned in the present invention are used, other parts may be added unless'only' is used. In the case of expressing the constituent elements in the singular, it includes the case of including the plural unless specifically stated otherwise.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다. In interpreting the constituent elements, it is interpreted as including an error range even if there is no explicit description.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.In the case of a description of the positional relationship, for example, if the positional relationship of two parts is described as'upper','upper of','lower of','next to','right' Or, unless'direct' is used, one or more other parts may be located between the two parts.

소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.When an element or layer is referred to as “on” another element or layer, it includes all cases in which another layer or other element is interposed directly on or in the middle of another element.

또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.Also, the first, second, etc. are used to describe various components, but these components are not limited by these terms. These terms are only used to distinguish one component from another component. Accordingly, the first component mentioned below may be a second component within the technical idea of the present invention.

명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.The same reference numerals refer to the same components throughout the specification.

도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.The size and thickness of each component shown in the drawings are illustrated for convenience of description, and the present invention is not limited to the size and thickness of the illustrated component.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.Each of the features of the various embodiments of the present invention can be partially or entirely combined or combined with each other, technically various interlocking and driving are possible, and each of the embodiments can be implemented independently of each other or can be implemented together in a related relationship. May be.

본 발명의 실시예들은 액정표시 장치를 기초로 설명하였으나, 본 발명은 액정표시 장치에 한정되지 않고 유기발광표시 장치 등의 게이트 구동회로가 구비된 모든 표시 장치에 적용 가능하다.The embodiments of the present invention have been described based on a liquid crystal display device, but the present invention is not limited to a liquid crystal display device and can be applied to all display devices including a gate driving circuit such as an organic light emitting display device.

이하에서는 도면을 참조하여 본 발명에 대해 상세히 살펴보기로 한다. Hereinafter, the present invention will be described in detail with reference to the drawings.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.1 is a block diagram of a display device according to an exemplary embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 표시 패널(100), 타이밍 제어회로(200), 데이터 구동회로(300) 및 게이트 구동회로(400)를 포함한다.Referring to FIG. 1, a display device according to an embodiment of the present invention includes a display panel 100, a timing control circuit 200, a data driving circuit 300, and a gate driving circuit 400.

표시 패널(100)은 화상을 표시하는 표시 영역(A/A)과 표시 영역(A/A)의 외측에 위치하고, 각종 신호라인과 게이트 구동회로(400)가 배치된 비표시 영역(N/A)을 포함한다.The display panel 100 is located outside the display area A/A and the display area A/A for displaying an image, and a non-display area N/A in which various signal lines and gate driving circuit 400 are disposed. ).

표시 영역(A/A)에는 화상을 표시하기 위하여, 복수 개의 화소(P)들이 배치된다. 그리고 표시 영역(A/A)에는 제1 방향으로 배치된 n개의 게이트 라인(GL1 내지 GLn)과 제1 방향과 다른 방향으로 배치된 m개의 데이터 라인(DL1 내지 DLm)이 배치된다. 복수의 화소(P)는 n개의 게이트 라인(GL1 내지 GLn) 및 m개의 데이터 라인(DL1 내지 DLm)과 전기적으로 연결된다. 이에, 게이트 라인(GL1 내지 GLn)과 데이터 라인(DL1 내지 DLm)을 통해 각각의 화소(P)들에 게이트 전압 및 데이터 전압이 인가된다. 그리고, 각각의 화소(P)들은 게이트 전압 및 데이터 전압에 의해 계조를 구현한다. 최종적으로, 각각의 화소(P)들이 표시하는 계조에 의해, 표시 영역(A/A)에는 화상이 표시된다.A plurality of pixels P are arranged in the display area A/A to display an image. In addition, n gate lines GL1 to GLn disposed in the first direction and m data lines DL1 to DLm disposed in a direction different from the first direction are disposed in the display area A/A. The plurality of pixels P are electrically connected to n gate lines GL1 to GLn and m data lines DL1 to DLm. Accordingly, the gate voltage and the data voltage are applied to each of the pixels P through the gate lines GL1 to GLn and the data lines DL1 to DLm. In addition, each of the pixels P implements gray scale by a gate voltage and a data voltage. Finally, an image is displayed in the display area A/A by the gradation displayed by each of the pixels P.

비표시 영역(N/A)에는 표시 영역(A/A)에 배치된 화소(P)의 동작을 제어하는 신호를 전달하는 각종 신호 라인(GL1 내지 GLn 및 DL1 내지 DLm)과 게이트 구동회로(400)가 배치된다.In the non-display area N/A, various signal lines GL1 to GLn and DL1 to DLm for transmitting signals for controlling the operation of the pixels P arranged in the display area A/A and the gate driving circuit 400 ) Is placed.

타이밍 제어회로(200)는 호스트 시스템으로부터 수신된 입력 영상신호(RGB)를 데이터 구동회로(300)로 전송한다. The timing control circuit 200 transmits the input image signal RGB received from the host system to the data driving circuit 300.

타이밍 제어회로(200)는 영상 데이터(RGB)와 함께 수신되는 클럭신호(DCLK), 수평동기신호(Hsync), 수직동기신호(Vsync) 및 데이터 인에이블 신호(DE) 등의 타이밍 신호를 이용하여 게이트 구동 회로(200) 및 데이터 구동 회로(300)의 동작 타이밍을 제어하기 위한 제어신호(GCS, DCS)를 생성한다. 여기서, 수평동기신호(Hsync)는 화면의 한 수평선을 표시하는데 걸리는 시간을 나타내는 신호이고, 수직동기신호(Vsync)는 한 프레임의 화면을 표시하는데 걸리는 시간을 나타내는 신호이며, 데이터 인에이블 신호(DE)는 표시 패널(100)에 정의된 화소(P)에 데이터 전압을 공급하는 기간을 나타내는 신호이다. The timing control circuit 200 uses timing signals such as a clock signal (DCLK), a horizontal synchronization signal (Hsync), a vertical synchronization signal (Vsync), and a data enable signal (DE) received together with the image data (RGB). Control signals GCS and DCS for controlling operation timings of the gate driving circuit 200 and the data driving circuit 300 are generated. Here, the horizontal synchronization signal (Hsync) is a signal indicating the time it takes to display a horizontal line of the screen, the vertical synchronization signal (Vsync) is a signal indicating the time it takes to display the screen of one frame, and the data enable signal (DE ) Is a signal representing a period of supplying a data voltage to a pixel P defined in the display panel 100.

다시 설명하면, 타이밍 제어회로(200)는 타이밍 신호를 인가 받아, 게이트 구동 회로(200)에 게이트 제어신호(GCS)를 출력하고, 데이터 구동회로(300)에 데이터 제어신호(DCS)를 출력한다. In other words, the timing control circuit 200 receives a timing signal, outputs a gate control signal GCS to the gate driving circuit 200, and outputs a data control signal DCS to the data driving circuit 300. .

데이터 구동회로(300)는 데이터 제어신호(DCS)를 인가 받아, 데이터 라인(DL1 내지 DLm)에 데이터 전압을 출력한다. The data driving circuit 300 receives the data control signal DCS and outputs a data voltage to the data lines DL1 to DLm.

구체적으로, 데이터 구동회로(300)는 데이터 제어신호(DCS)에 따라 샘플링 신호를 생성하고, 영상 데이터(RGB)를 샘플링 신호에 따라 래치하여 데이터 전압으로 변경한 후, 소스 출력 인에이블(Source Output Enable; SOE) 신호에 응답하여 데이터 전압을 데이터 라인(DL1 내지 DLm)에 공급한다. Specifically, the data driving circuit 300 generates a sampling signal according to a data control signal (DCS), latches the image data (RGB) according to the sampling signal, changes it to a data voltage, and then enables a source output. The data voltage is supplied to the data lines DL1 to DLm in response to the Enable; SOE signal.

데이터 구동회로(300)는 칩 온 글래스(Chip On Glass; COG) 방식으로 표시 패널(100)의 본딩 패드에 연결되거나, 표시 패널(100)에 직접 배치될 수도 있으며, 경우에 따라 표시 패널(100)에 집적화되어 배치될 수도 있다. 또한, 데이터 구동회로(300)는 칩 온 필름(Chip On Film; COF) 방식으로 배치될 수 있다.The data driving circuit 300 may be connected to a bonding pad of the display panel 100 in a chip-on-glass (COG) method, or may be directly disposed on the display panel 100. In some cases, the display panel 100 ) May be integrated and placed. In addition, the data driving circuit 300 may be disposed in a Chip On Film (COF) method.

게이트 구동회로(400)는 게이트 제어신호(GCS)에 따라 순차적으로 게이트 라인(GL1 내지 GLn)에 게이트 전압을 공급한다. 게이트 구동회로(400)는 시프트 레지스터 및 레벨 시프터 등을 포함할 수 있다.The gate driving circuit 400 sequentially supplies a gate voltage to the gate lines GL1 to GLn according to the gate control signal GCS. The gate driving circuit 400 may include a shift register and a level shifter.

일반적인 게이트 구동회로는 표시 패널과 독립적으로 형성되어 다양한 방식으로 표시 패널과 전기적으로 연결될 수 있다. 다만, 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동회로(400)는 표시 패널(100)의 기판 제조 시 박막 패턴 형태로 형성되어, 비표시 영역(N/A) 상에 게이트 인 패널(Gate In Panel; GIP) 방식으로 내장될 수 있다. 도 1에서는 표시 패널(100)의 비표시 영역(N/A)에 하나의 게이트 구동회로(400)만 배치되는 것으로 도시하였으나, 이에 한정되는 것은 아니고, 2개의 게이트 구동회로(400)가 배치될 수 있다. A typical gate driving circuit is formed independently of the display panel and can be electrically connected to the display panel in various ways. However, the gate driving circuit 400 of the display device according to the exemplary embodiment of the present invention is formed in the form of a thin film pattern when the substrate of the display panel 100 is manufactured, so that the gate-in panel ( It can be built in a Gate In Panel (GIP) method. In FIG. 1, it is illustrated that only one gate driving circuit 400 is disposed in the non-display area N/A of the display panel 100, but the present invention is not limited thereto, and two gate driving circuits 400 are disposed. I can.

게이트 구동회로(400)는 게이트 전압을 출력하는 복수의 스테이지를 포함한다. 이하에서는 본 발명의 일 실시예에 따른 게이트 구동회로의 상세 구성 및 구동 방식에 대해 살펴보기로 한다. The gate driving circuit 400 includes a plurality of stages for outputting a gate voltage. Hereinafter, a detailed configuration and driving method of a gate driving circuit according to an embodiment of the present invention will be described.

도 2는 본 발명의 일 실시예에 따른 게이트 구동회로의 블록도이다.2 is a block diagram of a gate driving circuit according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 일 실시예에 따른 게이트 구동회로(400)는 종속 연결된(cascade) 복수의 스테이지(S1 내지 S(n))를 포함한다.Referring to FIG. 2, a gate driving circuit 400 according to an embodiment of the present invention includes a plurality of cascaded stages S1 to S(n).

즉, 종속 연결된(cascade) 복수의 스테이지(S1 내지 S(n)) 각각에 이전 스테이지(S1 내지 S(n-1))에서 출력된 게이트 전압(Vout1 내지 Vout(n-1))이 입력된다. 상술한 이전 스테이지(S1 내지 S(n-1))에서 출력되고, 다음 스테이지(S2 내지 S(n))에 입력되는 게이트 전압(Vout1 내지 Vout(n-1))을 별도의 캐리 신호(Carry signal)로 정의 할 수 있으나, 본 발명의 본 발명의 일 실시예에 따른 게이트 구동회로(400)에서는 이전 스테이지(S1 내지 S(n-1))에서 출력되고, 다음 스테이지(S2 내지 S(n))에 입력되는 게이트 전압(Vout1 내지 Vout(n-1))과 캐리 신호(Carry signal)는 동일한 파형을 가지므로, 이를 통합하여 설명한다.That is, the gate voltages Vout1 to Vout(n-1) output from the previous stages S1 to S(n-1) are input to each cascaded plurality of stages S1 to S(n). . The gate voltages Vout1 to Vout(n-1) output from the previous stages S1 to S(n-1) and input to the next stages S2 to S(n) described above are transferred to a separate carry signal Carry signal), but in the gate driving circuit 400 according to an embodiment of the present invention, output from the previous stage (S1 to S(n-1)), and the next stage (S2 to S(n)) )), the gate voltages Vout1 to Vout(n-1) and the Carry signal have the same waveform, and thus, the same will be described.

예를 들어, 제1 스테이지(S1)에서 출력되는 게이트 전압(Vout1)은 제2 스테이지(S2)에 입력될 수 있고, 제2 스테이지(S2)에서 출력되는 게이트 전압(Vout2)은 제3 스테이지(S3)에 입력될 수 있고, 제n-1 스테이지(S(n-1))에서 출력되는 게이트 전압(Vout(n-1))은 제n 스테이지(S(n))에 입력될 수 있다.For example, the gate voltage Vout1 output from the first stage S1 may be input to the second stage S2, and the gate voltage Vout2 output from the second stage S2 is the third stage ( The gate voltage Vout(n-1) may be input to S3) and output from the n-1th stage S(n-1) may be input to the nth stage S(n).

구체적으로, 제1 내지 제n 스테이지(S1 내지 S(n)) 각각은 게이트 로우 전압(VGL), 고전위전압(VDD) 및 저전위전압(VSS)을 인가 받고, 게이트 스타트 신호(VST) 또는 이전 스테이지(S1 내지 S(n-1))에서 출력된 게이트 전압(Vout1 내지 Vout(n-1))에 의하여, 클럭신호(CLK)의 타이밍에 동기화된 게이트 전압(Vout1 내지 Vout(n))을 출력할 수 있다.Specifically, each of the first to nth stages S1 to S(n) receives a gate low voltage VGL, a high potential voltage VDD, and a low potential voltage VSS, and receives a gate start signal VST or Gate voltages Vout1 to Vout(n) synchronized with the timing of the clock signal CLK by the gate voltages Vout1 to Vout(n-1) output from the previous stages S1 to S(n-1) Can be printed.

예를 들어, 제1 스테이지(S1)는 프레임의 스타트 타이밍에 게이트 스타트 신호(VST)를 인가받아 클럭신호(CLK)를 이용하여 제1 게이트 전압(Vout1)을 출력한다. 이후, 제2 스테이지(S2) 내지 제n 스테이지(S(n))는 이전 스테이지(S1 내지 S(n-1))에서 출력된 게이트 전압(Vout1 내지 Vout(n-1))에 따라 다수의 클럭신호(CLK)를 이용하여 제2 내지 제n 게이트 전압(Vout2 내지 Vout(n))을 순차적으로 출력한다.For example, the first stage S1 receives the gate start signal VST at the start timing of the frame and outputs the first gate voltage Vout1 using the clock signal CLK. Thereafter, the second stage (S2) to the n-th stage (S(n)) has a plurality of gate voltages Vout1 to Vout(n-1) output from the previous stages S1 to S(n-1). The second to nth gate voltages Vout2 to Vout(n) are sequentially output using the clock signal CLK.

상술한 바와 같이, 각 스테이지(S1 내지 S(n))가 게이트 전압(Vout1 내지 Vout(n))을 순차적으로 출력하여 하나의 프레임을 구현할 수 있다.As described above, each of the stages S1 to S(n) sequentially outputs the gate voltages Vout1 to Vout(n) to implement one frame.

이하에서는, 각 스테이지(S1 내지 S(n))의 구성 및 구동 방식에 대해서 구체적으로 설명한다. Hereinafter, the configuration and driving method of each of the stages S1 to S(n) will be described in detail.

각 스테이지(S1 내지 S(n))를 구성하는 스위치 소자들은 n 타입 또는 p 타입 MOSFET 구조의 트랜지스터로 구현될 수 있다. 이하의 실시예에서 n 타입 트랜지스터를 예시하였지만, 본 발명은 이에 한정되지 않는다.Switch elements constituting each of the stages S1 to S(n) may be implemented as transistors having an n-type or p-type MOSFET structure. Although the n-type transistor is illustrated in the following embodiments, the present invention is not limited thereto.

부가적으로, 트랜지스터는 게이트(gate) 전극, 소스(source) 전극 및 드레인(drain) 전극을 포함한 3전극 소자이다. 소스 전극은 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스 전극 으로부터 흐르기 시작한다. 드레인 전극은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스 전극으로부터 드레인 전극으로 흐른다. n타입 MOSFET(NMOS)의 경우, 캐리어가 전자(electron)이기 때문에 소스 전극에서 드레인 전극으로 전자가 흐를 수 있도록 소스 전극의 전압이 드레인 전극의 전압보다 낮다. n타입 MOSFET에서 전자가 소스 전극으로부터 드레인 전극 쪽으로 흐르기 때문에 전류의 방향은 드레인 전극으로부터 소스 전극 쪽으로 흐른다. p타입 MOSFET(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스 전극으로부터 드레인 전극으로 정공이 흐를 수 있도록 소스 전극의 전압이 드레인 전극의 전압보다 높다. p타입 MOSFET에서 정공이 소스 전극으로부터 드레인 전극 쪽으로 흐르기 때문에 전류가 소스 전극 으로부터 드레인 전극쪽으로 흐른다. MOSFET의 소스 전극과 드레인 전극은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스 전극과 드레인 전극은 인가 전압에 따라 변경될 수 있다. 이하의 실시예에서 트랜지스터의 소스 전극과 드레인 전극으로 인하여 발명이 한정되어서는 안된다. Additionally, the transistor is a three-electrode device including a gate electrode, a source electrode and a drain electrode. The source electrode is an electrode that supplies a carrier to the transistor. In the transistor, carriers start flowing from the source electrode. The drain electrode is an electrode through which carriers exit from the transistor. That is, the flow of carriers in the MOSFET flows from the source electrode to the drain electrode. In the case of an n-type MOSFET (NMOS), since carriers are electrons, the voltage of the source electrode is lower than the voltage of the drain electrode so that electrons can flow from the source electrode to the drain electrode. In the n-type MOSFET, since electrons flow from the source electrode to the drain electrode, the direction of current flows from the drain electrode to the source electrode. In the case of a p-type MOSFET (PMOS), since carriers are holes, the voltage of the source electrode is higher than the voltage of the drain electrode so that holes can flow from the source electrode to the drain electrode. In the p-type MOSFET, since holes flow from the source electrode to the drain electrode, current flows from the source electrode to the drain electrode. It should be noted that the source and drain electrodes of the MOSFET are not fixed. For example, the source electrode and the drain electrode of the MOSFET may be changed according to the applied voltage. In the following embodiments, the invention should not be limited due to the source electrode and the drain electrode of the transistor.

이하에서는 트랜지스터의 소스 전극을 제1 전극으로 표현하고, 트랜지스터의 드레인 전극을 제2 전극으로 표현한다. 다만, 트랜지스터의 타입에 따라, 소스 전극은 제2 전극으로 해석될 수 있고, 드레인 전극은 제1 전극으로 해석될 수 있다.Hereinafter, the source electrode of the transistor is represented by the first electrode, and the drain electrode of the transistor is represented by the second electrode. However, depending on the type of transistor, the source electrode may be interpreted as the second electrode, and the drain electrode may be interpreted as the first electrode.

또한, 본 발명의 게이트 구동회로(400)의 각 스테이지(S1 내지 S(n))에서는 다결정 반도체 물질을 액티브층으로 하는 트랜지스터인 저온 폴리 실리콘(Low Temperature Poly-Silicon; 이하, LTPS라고 함)을 이용한 LTPS 트랜지스터가 사용될 수 있다. 폴리 실리콘 물질은 이동도가 높아 (100㎠/Vs 이상), 에너지 소비전력이 낮고 신뢰성이 우수하므로, 구동 소자용 트랜지스터에 적용할 수 있다.In addition, in each of the stages (S1 to S(n)) of the gate driving circuit 400 of the present invention, low temperature poly-silicon (hereinafter referred to as LTPS), which is a transistor made of a polycrystalline semiconductor material as an active layer, is used. The used LTPS transistor can be used. Polysilicon material has high mobility (100cm2/Vs or more), low energy consumption and excellent reliability, and thus can be applied to transistors for driving elements.

도 3은 본 발명의 일 실시예에 따른 게이트 구동회로의 각 스테이지를 나타내는 회로도이다.3 is a circuit diagram showing each stage of a gate driving circuit according to an embodiment of the present invention.

도 3을 참조하면, 본 발명의 일 실시예에 따른 게이트 구동회로의 제n 스테이지(S(n))는 Q 노드 제어부(T1, T2, T3), QB 노드 제어부(T4, T5, T6), 출력부(T7, T8, T9), 제10 트랜지스터(T10) 및 커패시터(C)를 포함한다. 3, the n-th stage (S(n)) of the gate driving circuit according to an embodiment of the present invention includes Q node controllers T1, T2, and T3, QB node controllers T4, T5, and T6, It includes output units T7, T8, and T9, a tenth transistor T10, and a capacitor C.

Q 노드 제어부(T1, T2, T3)는 Q 노드(Q-node)의 전압을 제어한다. 다시 말하면, Q 노드 제어부(T1, T2, T3)는 Q 노드(Q-node) 충전 및 방전 타이밍을 결정한다. The Q node controllers T1, T2, and T3 control the voltage of the Q node. In other words, the Q node controllers T1, T2, and T3 determine the Q-node charging and discharging timing.

Q 노드 제어부(T1, T2, T3)는 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)을 포함한다.The Q node controllers T1, T2, and T3 include a first transistor T1, a second transistor T2, and a third transistor T3.

제1 트랜지스터(T1)는 이전 스테이지의 게이트 전압(Vout(n-4)) 또는 게이트 스타트 신호(VST)에 응답하여, Q 노드(Q-node)를 충전시킨다. 구체적으로, 제1 트랜지스터(T1)의 게이트 전극 및 제1 전극 각각은 이전 스테이지의 게이트 전압(Vout(n-4))의 출력 단자 또는 게이트 스타트 신호(VST)의 출력 단자에 연결되고, 제1 트랜지스터(T1)의 제2 전극은 Q 노드(Q-node)에 연결된다. 이에, 이전 스테이지의 게이트 전압(Vout(n-4)) 또는 게이트 스타트 신호(VST)가 하이 레벨인 동안에, 제1 트랜지스터(T1)는 턴 온(turn-on)되어, Q 노드(Q-node)를 하이 레벨의 이전 스테이지의 게이트 전압(Vout(n-4)) 또는 게이트 스타트 신호(VST)로 충전시킨다.The first transistor T1 charges the Q node Q-node in response to the gate voltage Vout(n-4) of the previous stage or the gate start signal VST. Specifically, each of the gate electrode and the first electrode of the first transistor T1 is connected to the output terminal of the gate voltage Vout(n-4) of the previous stage or the output terminal of the gate start signal VST, and the first The second electrode of the transistor T1 is connected to a Q node. Accordingly, while the gate voltage Vout(n-4) of the previous stage or the gate start signal VST is at a high level, the first transistor T1 is turned on, and the Q node (Q-node) is ) Is charged with the gate voltage Vout(n-4) of the previous stage of the high level or the gate start signal VST.

제2 트랜지스터(T2)는 QB 노드(QB-node)의 전압에 응답하여, Q 노드(Q-node)를 방전시킨다. 구체적으로, 제2 트랜지스터(T2)의 게이트 전극은 QB 노드(QB-node)에 연결되고, 제2 트랜지스터(T2)의 제1 전극은 저전위전압(VSS)의 공급 라인에 연결되며, 제2 트랜지스터(T2)의 제2 전극은 Q 노드(Q-node)에 연결된다. 이에, QB 노드(QB-node)가 충전되는 동안에, 제2 트랜지스터(T2)는 턴 온(turn-on)되어, Q 노드(Q-node)를 저전위전압(VSS)까지 방전시킨다.The second transistor T2 discharges the Q node Q-node in response to the voltage of the QB node QB-node. Specifically, the gate electrode of the second transistor T2 is connected to the QB-node, the first electrode of the second transistor T2 is connected to the supply line of the low potential voltage VSS, and the second The second electrode of the transistor T2 is connected to a Q-node. Accordingly, while the QB node is being charged, the second transistor T2 is turned on to discharge the Q node to the low potential voltage VSS.

제3 트랜지스터(T3)는 다음 스테이지의 게이트 전압(Vout(n+4))에 응답하여, Q 노드(Q-node)를 방전시킨다. 구체적으로, 제3 트랜지스터(T3)의 게이트 전극은 다음 스테이지의 게이트 전압(Vout(n+4))의 출력 단자에 연결되고, 제3 트랜지스터(T3)의 제1 전극은 저전위전압(VSS)의 공급 라인에 연결되며, 제3 트랜지스터(T3)의 제2 전극은 Q 노드(Q-node)에 연결된다. 이에, 다음 스테이지의 게이트 전압(Vout(n+4))이 하이 레벨인 동안에, 제3 트랜지스터(T3)는 턴 온(turn-on)되어, Q 노드(Q-node)를 저전위전압(VSS)까지 방전시킨다.The third transistor T3 discharges the Q node Q-node in response to the gate voltage Vout(n+4) of the next stage. Specifically, the gate electrode of the third transistor T3 is connected to the output terminal of the gate voltage Vout(n+4) of the next stage, and the first electrode of the third transistor T3 is the low potential voltage VSS Is connected to a supply line of, and a second electrode of the third transistor T3 is connected to a Q node. Accordingly, while the gate voltage Vout(n+4) of the next stage is at a high level, the third transistor T3 is turned on, thereby reducing the Q node Q-node to the low potential voltage VSS ) To discharge.

QB 노드 제어부(T4, T5, T6)는 QB 노드(QB-node)의 전압을 제어한다. 다시 말하면, QB 노드 제어부(T4, T5, T6)는 QB 노드(QB-node)의 충전 및 방전 타이밍을 결정한다.The QB node controllers T4, T5, and T6 control the voltage of the QB node (QB-node). In other words, the QB node controllers T4, T5, and T6 determine the charging and discharging timing of the QB node.

QB 노드 제어부(T4, T5, T6)는 제4 트랜지스터(T4), 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)를 포함한다. The QB node controllers T4, T5, and T6 include a fourth transistor T4, a fifth transistor T5, and a sixth transistor T6.

제4 트랜지스터(T4)는 고전위전압(VDD)에 의해, QB 노드(QB-node)를 충전시킨다. 구체적으로, 제4 트랜지스터(T4)의 게이트 전극 및 제1 전극 각각은 고전위전압(VDD)의 공급 라인에 연결되고, 제4 트랜지스터(T4)의 제2 전극은 QB 노드(QB-node)에 연결된다. 이에, 고전위전압(VDD)에 의해, 제4 트랜지스터(T4)는 턴 온(turn-on)되어, QB 노드(QB-node)를 고전위전압(VDD)으로 충전시킨다.The fourth transistor T4 charges the QB node QB-node by the high potential voltage VDD. Specifically, each of the gate electrode and the first electrode of the fourth transistor T4 is connected to the supply line of the high potential voltage VDD, and the second electrode of the fourth transistor T4 is connected to the QB node QB-node. Connected. Accordingly, the fourth transistor T4 is turned on by the high potential voltage VDD to charge the QB node QB-node with the high potential voltage VDD.

제5 트랜지스터(T5)는 이전 스테이지의 게이트 전압(Vout(n-4)) 또는 게이트 스타트 신호(VST)에 응답하여, QB 노드(QB-node)를 방전시킨다. 구체적으로, 제5 트랜지스터(T5)의 게이트 전극은 이전 스테이지의 게이트 전압(Vout(n-4))의 출력 단자 또는 게이트 스타트 신호(VST)의 출력 단자에 연결되고, 제5 트랜지스터(T5)의 제1 전극은 저전위전압(VSS)의 공급 라인에 연결되며, 제5 트랜지스터(T5)의 제2 전극은 QB 노드(QB-node)에 연결된다. 이에, 이전 스테이지의 게이트 전압(Vout(n-4)) 또는 게이트 스타트 신호(VST)가 하이 레벨인 동안에, 제5 트랜지스터(T5)는 턴 온(turn-on)되어, QB 노드(QB-node)를 저전위전압(VSS)까지 방전시킨다.The fifth transistor T5 discharges the QB node QB-node in response to the gate voltage Vout(n-4) of the previous stage or the gate start signal VST. Specifically, the gate electrode of the fifth transistor T5 is connected to the output terminal of the gate voltage Vout(n-4) of the previous stage or the output terminal of the gate start signal VST, and The first electrode is connected to the supply line of the low potential voltage VSS, and the second electrode of the fifth transistor T5 is connected to the QB-node. Accordingly, while the gate voltage Vout(n-4) of the previous stage or the gate start signal VST is at a high level, the fifth transistor T5 is turned on, and thus the QB node QB-node ) To the low potential voltage (VSS).

제6 트랜지스터(T6)는 Q 노드(Q-node)의 전압에 응답하여, QB 노드(QB-node)를 방전시킨다. 구체적으로, 제6 트랜지스터(T6)의 게이트 전극은 Q 노드(Q-node)에 연결되고, 제6 트랜지스터(T6)의 제1 전극은 저전위전압(VSS)의 공급 라인에 연결되며, 제6 트랜지스터(T6)의 제2 전극은 QB 노드(QB-node)에 연결된다. 이에, Q 노드(Q-node)가 충전되는 동안에, 제5 트랜지스터(T5)는 턴 온(turn-on)되어, QB 노드(QB-node)를 저전위전압(VSS)까지 방전시킨다.The sixth transistor T6 discharges the QB node QB-node in response to the voltage of the Q node. Specifically, the gate electrode of the sixth transistor T6 is connected to the Q-node, the first electrode of the sixth transistor T6 is connected to the supply line of the low potential voltage VSS, and the sixth The second electrode of the transistor T6 is connected to the QB node. Accordingly, while the Q node (Q-node) is being charged, the fifth transistor T5 is turned on to discharge the QB node (QB-node) to the low potential voltage (VSS).

출력부(T7, T8, T9)는 Q 노드(Q-node)의 전압과 QB 노드(QB-node)에 의해 게이트 전압(Vout(n))을 출력한다.The output units T7, T8, and T9 output the voltage of the Q node (Q-node) and the gate voltage Vout(n) by the QB node (QB-node).

구체적으로, 출력부(T7, T8, T9)는 게이트 전압(Vout(n))을 풀업(pull-up)하는 트랜지스터인 제7 트랜지스터(T7)와 게이트 전압(Vout(n))을 풀다운(pull-down)하는 트랜지스터인 제8 트랜지스터(T8) 및 제9 트랜지스터(T9)를 포함한다.Specifically, the output units T7, T8, and T9 pull down the seventh transistor T7 and the gate voltage Vout(n), which are transistors that pull-up the gate voltage Vout(n). It includes an eighth transistor T8 and a ninth transistor T9, which are transistors that are turned down.

제7 트랜지스터(T7)의 게이트 전극은 Q 노드(Q-node)에 연결되고, 제7 트랜지스터(T7)의 제1 전극은 클럭신호(CLK(n))의 출력 단자에 연결되며, 제7 트랜지스터(T7)의 제2 전극은 게이트 전압(Vout(n))의 출력 단자에 연결된다. 이에, Q 노드(Q-node)가 충전 상태일 때, 제7 트랜지스터(T7)는 턴 온(turn-on)되어 하이 레벨의 클럭신호(CLK(n))를 게이트 전압(Vout(n))으로 출력한다. The gate electrode of the seventh transistor T7 is connected to the Q node, the first electrode of the seventh transistor T7 is connected to the output terminal of the clock signal CLK(n), and the seventh transistor The second electrode of T7 is connected to the output terminal of the gate voltage Vout(n). Accordingly, when the Q node (Q-node) is in a charged state, the seventh transistor T7 is turned on to apply a high level clock signal CLK(n) to the gate voltage Vout(n). Output as

제8 트랜지스터(T8)의 게이트 전극은 QB 노드(QB-node)에 게이트 전극이 연결되고, 제8 트랜지스터(T8)의 제1 전극은 게이트 로우 전압(VGL)의 공급 라인에 연결되며, 제8 트랜지스터(T8)의 제2 전극은 게이트 전압(Vout(n))의 출력 단자에 연결된다. 이에, QB 노드(QB-node)가 충전 상태일 때 제8 트랜지스터(T8)는 턴 온(turn-on)되어, 게이트 로우 전압(VGL)을 게이트 전압(Vout(n))으로 출력한다. The gate electrode of the eighth transistor T8 is connected to the QB-node, the first electrode of the eighth transistor T8 is connected to the supply line of the gate low voltage VGL, and the eighth The second electrode of the transistor T8 is connected to the output terminal of the gate voltage Vout(n). Accordingly, when the QB node QB-node is in a charged state, the eighth transistor T8 is turned on and outputs the gate low voltage VGL as the gate voltage Vout(n).

제9 트랜지스터(T9)의 게이트 전극은 다음 스테이지의 게이트 전압(Vout(n+4))의 출력 단자에 연결되고, 제9 트랜지스터(T9)의 제1 전극은 게이트 로우 전압(VGL)의 공급 라인에 연결되며, 제9 트랜지스터(T9)의 제2 전극은 게이트 전압(Vout(n))의 출력 단자에 연결된다. 이에, 다음 스테이지의 게이트 전압(Vout(n+4))이 하이 레벨일 때, 제9 트랜지스터(T9)는 턴 온(turn-on)되어, 게이트 로우 전압(VGL)을 게이트 전압(Vout(n))으로 출력한다.The gate electrode of the ninth transistor T9 is connected to the output terminal of the gate voltage Vout(n+4) of the next stage, and the first electrode of the ninth transistor T9 is a supply line of the gate low voltage VGL And the second electrode of the ninth transistor T9 is connected to the output terminal of the gate voltage Vout(n). Accordingly, when the gate voltage Vout(n+4) of the next stage is at a high level, the ninth transistor T9 is turned on, so that the gate low voltage VGL is applied to the gate voltage Vout(n )).

제10 트랜지스터(T10)는 제1 트랜지스터(T1)의 정선스트레스(Junction stress)를 감소시키는 역할을 한다. 구체적으로, 제10 트랜지스터(T10)의 게이트 전극은 Q 노드(Q-node)에 연결되고, 제10 트랜지스터(T10)의 제1 전극은 고전위전압(VDD)의 공급 라인에 연결되고, 제10 트랜지스터(T10)의 제2 전극은 제1 트랜지스터(T1)에 연결된다. 이에, Q 노드(Q-node)가 충전 상태일 때, 제10 트랜지스터(T10)는 턴 온(turn-on)되어, 고전위전압(VDD)을 제1 트랜지스터(T1)에 출력한다. 이에, 제1 트랜지스터(T1)의 정선스트레스(Junction stress)를 감소될 수 있다. 이에 대한 구체적인 설명은 도 5a, 5b 및 도 6을 참고하여 후술한다.The tenth transistor T10 serves to reduce the junction stress of the first transistor T1. Specifically, the gate electrode of the tenth transistor T10 is connected to the Q node, the first electrode of the tenth transistor T10 is connected to the supply line of the high potential voltage VDD, and The second electrode of the transistor T10 is connected to the first transistor T1. Accordingly, when the Q node (Q-node) is in a charged state, the tenth transistor T10 is turned on and outputs the high potential voltage VDD to the first transistor T1. Accordingly, the junction stress of the first transistor T1 may be reduced. A detailed description of this will be described later with reference to FIGS. 5A, 5B and 6.

그리고, 커패시터(C)는 Q 노드(Q-node)를 부트스트래핑(bootstrapping)시킨다. 구체적으로, 커패시터(C)의 일단은 제7 트랜지스터(T7)의 게이트 전극에 연결되고, 커패시터(C)의 타단은 게이트 전압 (Vout(n))출력 단자인 제7 트랜지스터(T7)의 제2 전극에 연결된다. 이에, Q 노드(Q-node)가 충전되는 동안, 제7 트랜지스터(T7)의 제2 전극에서 출력되는 클럭신호(CLK(n))가 하이 레벨로 상승될 경우, 커패시터(C)에 의해서 Q 노드(Q-node)는 부트스트래핑(bootstrapping) 될 수 있다.In addition, the capacitor C bootstraps the Q-node. Specifically, one end of the capacitor C is connected to the gate electrode of the seventh transistor T7, and the other end of the capacitor C is the second terminal of the seventh transistor T7, which is the gate voltage (Vout(n)) output terminal. Connected to the electrode. Accordingly, when the clock signal CLK(n) output from the second electrode of the seventh transistor T7 rises to a high level while the Q-node is being charged, the capacitor C causes Q Nodes (Q-nodes) can be bootstrapping (bootstrapping).

이하에서는, 도 4를 참조하여 본 발명의 일 실시예에 따른 게이트 구동회로의 각 스테이지의 구동에 대해 설명한다.Hereinafter, driving of each stage of the gate driving circuit according to an embodiment of the present invention will be described with reference to FIG. 4.

도 4는 본 발명의 일 실시예에 따른 게이트 구동회로의 각 스테이지의 구동을 설명하기 위한 타이밍도이다.4 is a timing diagram illustrating driving of each stage of a gate driving circuit according to an embodiment of the present invention.

일례로 제3 스테이지(S3)의 구동에 대해서 설명한다.As an example, the driving of the third stage S3 will be described.

제1 시점(t1)에서, 하이 레벨로 상승된 게이트 스타트 신호(VST3)에 의해 제1 트랜지스터(T1)가 턴 온(turn-on)되어 Q 노드(Q-node)가 충전된다. 그리고, 하이 레벨의 게이트 스타트 신호(VST3)에 의해 제5 트랜지스터(T5)가 턴 온(turn-on)되어 QB 노드(QB-node)가 방전된다. At a first time point t1, the first transistor T1 is turned on by the gate start signal VST3 raised to a high level, and the Q node Q-node is charged. Further, the fifth transistor T5 is turned on by the high-level gate start signal VST3, and the QB node QB-node is discharged.

제2 시점(t2)에서, 하이 레벨로 상승된 클럭신호(CLK3)에 의해 Q 노드(Q-node)가 부트스트래핑(bootstraping)된다. 이에, 제7 트랜지스터(T7)가 턴 온(turn-on)되면서 하이 레벨의 게이트 전압(Vout(3))이 출력될 수 있다. 또한 Q 노드(Q-node)에 충전된 전압에 의해 제6 트랜지스터(T6)가 턴 온(turn-on)되어 QB 노드(QB-node)는 방전된다.At the second time point t2, the Q-node is bootstrapped by the clock signal CLK3 raised to the high level. Accordingly, as the seventh transistor T7 is turned on, a high-level gate voltage Vout(3) may be output. In addition, the sixth transistor T6 is turned on by the voltage charged in the Q node, so that the QB node QB-node is discharged.

보다 상세하게는 도 3을 참조하면, 커패시터(C)에 의하여 제7 트랜지스터(T7)의 게이트 전극과 제2 전극이 커플링(coupling)되므로, 제7 트랜지스터(T7)가 턴 온(turn-on)되어 있는 제2 시점(t2)에서 클럭신호(CLK(3))가 하이 레벨로 상승 될 경우, 제7 트랜지스터(T7)의 게이트 전극인 Q 노드(Q-node)의 전압도 상승되게 된다. 즉, 제2 시점(t2)에서 Q 노드(Q-node)의 전압이 상승되는 현상을 부트스트래핑(bootstraping)이라고 한다.In more detail, referring to FIG. 3, since the gate electrode and the second electrode of the seventh transistor T7 are coupled by the capacitor C, the seventh transistor T7 is turned on. ), when the clock signal CLK(3) rises to the high level at the second time point t2, the voltage of the Q node Q-node, which is the gate electrode of the seventh transistor T7, also rises. That is, a phenomenon in which the voltage of the Q node (Q-node) increases at the second time point t2 is referred to as bootstrapping.

상술한 바와 같이, Q 노드(Q-node)가 부트스트래핑(bootstraping)되어 제7 트랜지스터(T7)가 완전하게 턴 온(fully turn-on)되면서 하이 레벨의 게이트 전압(Vout(3))이 출력될 수 있다.As described above, the Q node (Q-node) is bootstrapped so that the seventh transistor T7 is completely turned on, and a high-level gate voltage Vout (3) is output. Can be.

제3 시점(t3)에서, 하이 레벨로 상승된 다음 스테이지의 게이트 전압(Vout(7))에 의해 제3 트랜지스터(T3)가 턴 온(turn-on)되어 Q 노드(Q-node)가 저전위전압(VSS)으로 방전된다. 그리고, 고전위전압(VDD)에 의해 제4 트랜지스터(T4)가 턴 온(turn-on)되어, QB 노드(QB-node)가 고전위전압(VDD)으로 충전된다. 이에, QB 노드(QB-node)에 충전된 고전위전압(VDD)에 의해 제2 트랜지스터(T2)가 턴 온(turn-on)되어 Q 노드(Q-node)는 방전된다.At the third time point t3, the third transistor T3 is turned on by the gate voltage Vout(7) of the next stage rising to a high level, and the Q node is low. It is discharged with the potential voltage VSS. Then, the fourth transistor T4 is turned on by the high potential voltage VDD, so that the QB node QB-node is charged with the high potential voltage VDD. Accordingly, the second transistor T2 is turned on by the high potential voltage VDD charged in the QB node QB-node, so that the Q node Q-node is discharged.

그리고, QB 노드(QB-node)에 충전된 고전위전압(VDD)에 의해 제8 트랜지스터(T8)가 턴 온(turn-on)되어, 게이트 로우 전압(VGL)이 게이트 전압(Vout(3))이 출력될 수 있다. 이와 동시에, 하이 레벨로 상승된 다음 스테이지의 게이트 전압(Vout(7))에 의해 제9 트랜지스터(T9)가 턴 온(turn-on)되어 게이트 로우 전압(VGL)이 게이트 전압(Vout(3))이 출력될 수 있다.Then, the eighth transistor T8 is turned on by the high potential voltage VDD charged in the QB node QB-node, so that the gate low voltage VGL becomes the gate voltage Vout(3). ) Can be displayed. At the same time, the ninth transistor T9 is turned on by the gate voltage Vout(7) of the next stage, which is raised to the high level, so that the gate low voltage VGL becomes the gate voltage Vout(3). ) Can be displayed.

도 5a은 본 발명의 일 실시예에 따른 게이트 구동회로의 각 스테이지의 일부를 나타내는 회로도이다. 도 5b는 제1 트랜지스터의 이중 트랜지스터 구조를 나타내는 회로도이다.5A is a circuit diagram showing a part of each stage of a gate driving circuit according to an embodiment of the present invention. 5B is a circuit diagram showing a double transistor structure of the first transistor.

도 5a에서는 제1 트랜지스터(T1), 제4 트랜지스터(T4), 제7 트랜지스터(T7), 제10 트랜지스터(T10) 및 커패시터(C)만을 도시하였다.In FIG. 5A, only the first transistor T1, the fourth transistor T4, the seventh transistor T7, the tenth transistor T10, and the capacitor C are illustrated.

도 6을 참고하여 후술할 바와 같이, Q 노드(Q-node)가 부트스트래핑(bootstraping)되는 제2 시점(t2)과 제3 시점 사이(t3)의 시구간에서는, Q 노드(Q-node)의 전압이 38V까지 상승되는 반면, 이전 스테이지의 게이트 전압(Vout(n-4))은 -16.0V까지 하강된다.As will be described later with reference to FIG. 6, in a time period between the second time point t2 and the third time point t3 at which the Q node is bootstrapping, the Q node While the voltage of V rises to 38V, the gate voltage (Vout(n-4)) of the previous stage falls to -16.0V.

이에, 제1 트랜지스터(T1)의 제1 전극의 전압은 -16.0V이고, 제1 트랜지스터(T1)의 제2 전극의 전압은 38V이므로, 제1 트랜지스터(T)의 소스-드레인 전압은 54V이다. 따라서, 제1 트랜지스터(T1)의 제1 전극인 소스 전극과 제2 전극인 드레인 전극 사이에 인가되는 높은 전압으로 인하여, 제1 트랜지스터(T1)는 높은 정션 스트레스를 받는다. Accordingly, since the voltage of the first electrode of the first transistor T1 is -16.0V and the voltage of the second electrode of the first transistor T1 is 38V, the source-drain voltage of the first transistor T is 54V. . Accordingly, due to the high voltage applied between the source electrode as the first electrode of the first transistor T1 and the drain electrode as the second electrode, the first transistor T1 receives high junction stress.

이로 인해, 제1 트랜지스터(T1)는 열화 및 누설 전류가 발생할 수 있으므로, 이를 방지하기 위하여 도 5b에 도시된 바와 같이, 제1 트랜지스터(T1)는 이중 트랜지스터(Dual length transistor)로 구성될 수 있다. As a result, the first transistor T1 may cause deterioration and leakage current. To prevent this, the first transistor T1 may be configured as a dual length transistor, as shown in FIG. 5B. .

이중 트랜지스터인 제1 트랜지스터(T1)는 게이트 전극을 공유하고 직렬 연결된 제1 서브 트랜지스터(ST1)와 제2 서브 트랜지스터(ST2)를 포함한다. The first transistor T1, which is a double transistor, shares a gate electrode and includes a first sub-transistor ST1 and a second sub-transistor ST2 connected in series.

보다 상세하게는, 제1 서브 트랜지스터(ST1)의 게이트 전극과 제2 서브 트랜지스터(ST2)의 게이트 전극은 모두 이전 스테이지의 게이트 전압(Vout(n-4))의 출력 단자 또는 게이트 스타트 신호(VST)의 출력 단자에 연결된다. More specifically, the gate electrode of the first sub-transistor ST1 and the gate electrode of the second sub-transistor ST2 are both output terminals of the gate voltage Vout(n-4) of the previous stage or the gate start signal VST ) Is connected to the output terminal.

그리고, 제1 서브 트랜지스터(ST1)의 제1 전극은 이전 스테이지의 게이트 전압(Vout(n-4))의 출력 단자 또는 게이트 스타트 신호(VST)의 출력 단자에 연결되고, 제1 서브 트랜지스터(ST1)의 제2 전극은 제2 서브 트랜지스터(ST2)의 제1 전극과 연결되며, 제2 서브 트랜지스터(ST2)의 제2 전극은 Q 노드(Q-node)에 연결된다.Further, the first electrode of the first sub-transistor ST1 is connected to the output terminal of the gate voltage Vout(n-4) of the previous stage or the output terminal of the gate start signal VST, and the first sub-transistor ST1 The second electrode of) is connected to the first electrode of the second sub-transistor ST2, and the second electrode of the second sub-transistor ST2 is connected to the Q-node.

상술한 바와 같이, 제1 서브 트랜지스터(ST1)의 제2 전극은 제2 서브 트랜지스터(ST2)의 제1 전극과 연결되므로, 제1 서브 트랜지스터(ST1)와 제2 서브 트랜지스터(ST2)는 직렬 연결된다. As described above, since the second electrode of the first sub-transistor ST1 is connected to the first electrode of the second sub-transistor ST2, the first sub-transistor ST1 and the second sub-transistor ST2 are connected in series. do.

그리고 설명의 편의를 위하여, 제1 서브 트랜지스터(ST1)의 제2 전극과 제2 서브 트랜지스터(ST2)의 제1 전극은 QA 노드(QA-node)로 정의한다. 즉, QA 노드(QA-node)는 제1 서브 트랜지스터(ST1)와 제2 서브 트랜지스터(ST2)의 사이에 배치되는 노드(Q-node)를 의미한다.In addition, for convenience of description, the second electrode of the first sub-transistor ST1 and the first electrode of the second sub-transistor ST2 are defined as QA nodes. That is, the QA node QA-node means a node Q-node disposed between the first sub-transistor ST1 and the second sub-transistor ST2.

제1 트랜지스터(T1)는 이중 트랜지스터로 구성함으로써, 제1 트랜지스터(T1)에 인가된 소스-드레인 전압은 제1 서브 트랜지스터(ST1)의 소스-드레인 전압 및 제2 서브 트랜지스터(ST2)의 소스-드레인 전압으로 분배될 수 있다.Since the first transistor T1 is configured as a double transistor, the source-drain voltage applied to the first transistor T1 is the source-drain voltage of the first sub-transistor ST1 and the source-drain voltage of the second sub-transistor ST2. It can be divided by the drain voltage.

이에, 제1 트랜지스터(T1)의 높은 정션 스트레스는 제1 서브 트랜지스터(ST1) 및 제2 서브 트랜지스터(ST2)로 분산되어, 제1 트랜지스터(T1)의 누설 전류는 방지될 수 있다.Accordingly, the high junction stress of the first transistor T1 is distributed to the first sub-transistor ST1 and the second sub-transistor ST2, so that a leakage current of the first transistor T1 can be prevented.

또한, 도 3 및 도 5a에 도시된 바와 같이, 제1 트랜지스터(T1)만 이중 트랜지스터로 구성될 뿐만 아니라, 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제 10 트랜지스터(T10) 또한 이중 트랜지스터로 구성되어, 정션 스트레스를 분산시켜 트랜지스터의 열화 및 누설 전류를 방지할 수 있다.In addition, as shown in FIGS. 3 and 5A, not only the first transistor T1 is composed of a double transistor, but also the second transistor T2, the third transistor T3, the fourth transistor T4, and the fourth transistor T4. The fifth transistor T5, the sixth transistor T6, and the tenth transistor T10 are also composed of dual transistors, so that the junction stress is dispersed to prevent deterioration of the transistor and leakage current.

도 7를 참고하면, 본 발명의 다른 실시예에 따른 게이트 구동회로에서, 제10 트랜지스터(T10)의 게이트 전극은 Q 노드(Q-node)에 연결되고, 제10 트랜지스터(T10)의 제1 전극은 클럭신호(CLK(n))의 출력 단자에 연결되고, 제10 트랜지스터(T10)의 제2 전극은 QA 노드(QA-node)에 연결된다.Referring to FIG. 7, in the gate driving circuit according to another embodiment of the present invention, a gate electrode of a tenth transistor T10 is connected to a Q-node, and a first electrode of the tenth transistor T10 Is connected to the output terminal of the clock signal CLK(n), and the second electrode of the tenth transistor T10 is connected to the QA node QA-node.

그리고, 도 4에 도시된 바와 같이, Q 노드(Q-node)가 부트스트래핑(bootstrapping)되는 제2 시점(t2)과 제3 시점(t3) 사이의 시구간 동안에, 클럭신호(CLK(n))는 고전위전압(VDD)으로 상승될 수 있다.In addition, as shown in FIG. 4, during a time period between the second time point t2 and the third time point t3 at which the Q-node is bootstrapping, the clock signal CLK(n) ) May be raised to the high potential voltage VDD.

이에, Q 노드(Q-node)가 충전 상태일 때, 제10 트랜지스터(T10)는 턴 온(turn-on)되어, 고전위전압(VDD)인 클럭신호(CLK(n))를 QA 노드(QA-node)에 출력한다.Accordingly, when the Q node (Q-node) is in a charged state, the tenth transistor T10 is turned on, and the clock signal CLK(n), which is the high potential voltage VDD, is transmitted to the QA node ( QA-node).

도 6은 본 발명의 일 실시예에 따른 게이트 구동회로의 각 스테이지의 내부 전압을 나타내는 그래프이다.6 is a graph showing internal voltages of each stage of a gate driving circuit according to an embodiment of the present invention.

도 6에서는 Q 노드의 전압(Vq), QA 노드의 전압(Vqa) 및 이전 스테이지의 게이트 전압(Vout(n-4)) 또는 게이트 스타트 신호(VST)를 도시하였다.In FIG. 6, the voltage Vq of the Q node, the voltage Vqa of the QA node, and the gate voltage Vout(n-4) of the previous stage or the gate start signal VST are shown.

구체적으로, Q 노드(Q-node)가 부트스트래핑(bootstraping)되는 제2 시점(t2)과 제3 시점(t3) 사이의 시구간에서는, Q 노드의 전압(Vq)이 38.0V까지 상승되는 반면, 이전 스테이지의 게이트 전압(Vout(n-4))은 -16.0V까지 하강된다. 그리고, 제10 트랜지스터(T10)는 고전위전압(VDD)을 QA 노드(QA-node)에 출력하므로, QA 노드(QA-node)의 전압이 15.8V로 측정된다.Specifically, in the time period between the second time point t2 and the third time point t3 at which the Q-node is bootstrapping, the voltage Vq of the Q node rises to 38.0V, while , The gate voltage Vout(n-4) of the previous stage drops to -16.0V. In addition, since the tenth transistor T10 outputs the high potential voltage VDD to the QA node QA-node, the voltage of the QA node QA-node is measured as 15.8V.

즉, 제1 서브 트랜지스터(ST1)의 소스-드레인 전압은 31.8V이고, 제2 서브 트랜지스터(ST2)의 소스-드레인 전압은 22.2V이다. 이에, 54V의 제1 트랜지스터(T1)의 소스-드레인 전압은 31.8V의 제1 서브 트랜지스터(ST1)의 소스-드레인 전압과 22.2V의 제2 서브 트랜지스터(ST2)의 소스-드레인 전압으로 분배될 수 있다.That is, the source-drain voltage of the first sub-transistor ST1 is 31.8V, and the source-drain voltage of the second sub-transistor ST2 is 22.2V. Accordingly, the source-drain voltage of the first transistor T1 of 54V is divided into the source-drain voltage of the first sub-transistor ST1 of 31.8V and the source-drain voltage of the second sub-transistor ST2 of 22.2V. I can.

즉, 제1 트랜지스터(T1)의 정션 스트레스는 제1 서브 트랜지스터(ST1)와 제2 서브 트랜지스터(ST2)에 각각 분산될 수 있다.That is, the junction stress of the first transistor T1 may be distributed to the first sub-transistor ST1 and the second sub-transistor ST2, respectively.

이에, 제1 서브 트랜지스터(ST1)와 제2 서브 트랜지스터(ST2)를 포함하는 제1 트랜지스터(T1)의 열화 및 이에 따른 누설 전류는 방지될 수 있다.Accordingly, deterioration of the first transistor T1 including the first sub-transistor ST1 and the second sub-transistor ST2 and a corresponding leakage current may be prevented.

결과적으로, 제1 트랜지스터(T1)의 열화 정도가 감소됨으로써, 본 발명의 일 실시예에 따른 게이트 구동회로의 기대 수명이 증가될 수 있다. As a result, the degree of deterioration of the first transistor T1 is reduced, so that the life expectancy of the gate driving circuit according to the exemplary embodiment of the present invention may be increased.

그리고, 본 발명의 일 실시예에 따른 게이트 구동회로는 누설 전류를 최소화함으로써, 게이트 전압의 출력 불량 문제를 해결할 수 있다.In addition, the gate driving circuit according to an exemplary embodiment of the present invention minimizes leakage current, thereby solving a problem of defective output of a gate voltage.

이하에서는 본 발명의 다른 실시예에 따른 게이트 구동회로에 대해서 설명한다. 본 발명의 일 실시예와 본 발명의 다른 실시예는 제10 트랜지스터의 제1 전극의 연결 관계만 상이하므로, 제10 트랜지스터의 연결 관계에 대해서 구체적으로 설명한다. Hereinafter, a gate driving circuit according to another embodiment of the present invention will be described. Since one embodiment of the present invention and another embodiment of the present invention differ only in the connection relationship between the first electrode of the tenth transistor, the connection relationship between the tenth transistor will be described in detail.

도 7은 본 발명의 다른 실시예에 따른 게이트 구동회로의 각 스테이지의 일부를 나타내는 회로도이다.7 is a circuit diagram showing a part of each stage of a gate driving circuit according to another embodiment of the present invention.

도 7을 참고하면, 제10 트랜지스터(T10)의 게이트 전극은 Q 노드(Q-node)에 연결되고, 제10 트랜지스터(T10)의 제1 전극은 고전위전압(VDD)의 공급 라인에 연결되고, 제10 트랜지스터(T10)의 제2 전극은 QA 노드(QA-node)에 연결된다. 이에, Q 노드(Q-node)가 충전 상태일 때, 제10 트랜지스터(T10)는 턴 온(turn-on)되어, 고전위전압(VDD)을 QA 노드(QA-node)에 출력한다.Referring to FIG. 7, a gate electrode of a tenth transistor T10 is connected to a Q node, and a first electrode of a tenth transistor T10 is connected to a supply line of a high potential voltage VDD. , The second electrode of the tenth transistor T10 is connected to the QA node QA-node. Accordingly, when the Q node (Q-node) is in a charged state, the tenth transistor T10 is turned on and outputs the high potential voltage VDD to the QA node QA-node.

도 8은 본 발명의 다른 실시예에 따른 게이트 구동회로의 각 스테이지의 내부 전압을 나타내는 그래프이다.8 is a graph showing internal voltages of each stage of a gate driving circuit according to another embodiment of the present invention.

도 8에서는 Q 노드의 전압(Vq), QA 노드의 전압(Vqa) 및 이전 스테이지의 게이트 전압(Vout(n-4)) 또는 게이트 스타트 신호(VST)를 도시하였다.In FIG. 8, the voltage Vq of the Q node, the voltage Vqa of the QA node, and the gate voltage Vout(n-4) of the previous stage or the gate start signal VST are shown.

구체적으로, Q 노드(Q-node)가 부트스트래핑(bootstraping)되는 제2 시점(t2)과 제3 시점(t3) 사이의 시구간에서는, Q 노드의 전압(Vq)이 27.7V까지 상승되는 반면, 이전 스테이지의 게이트 전압(Vout(n-4))은 -16.0V까지 하강된다. 그리고, 제10 트랜지스터(T10)는 고전위전압(VDD)을 QA 노드(QA-node)에 출력하므로, QA 노드(QA-node)의 전압이 14.1V로 측정된다.Specifically, in the time period between the second time point t2 and the third time point t3 at which the Q node is bootstrapping, the voltage Vq of the Q node rises to 27.7V, while , The gate voltage Vout(n-4) of the previous stage drops to -16.0V. Further, since the tenth transistor T10 outputs the high potential voltage VDD to the QA node QA-node, the voltage of the QA node QA-node is measured as 14.1V.

즉, 제1 서브 트랜지스터(ST1)의 소스-드레인 전압은 30.1V이고, 제2 서브 트랜지스터(ST2)의 소스-드레인 전압은 13.6V이다. 이에, 43.7V의 제1 트랜지스터(T1)의 소스-드레인 전압은 30.1V의 제1 서브 트랜지스터(ST1)의 소스-드레인 전압과 13.6V의 제2 서브 트랜지스터(ST2)의 소스-드레인 전압으로 분배될 수 있다.That is, the source-drain voltage of the first sub-transistor ST1 is 30.1V, and the source-drain voltage of the second sub-transistor ST2 is 13.6V. Accordingly, the source-drain voltage of the first transistor T1 of 43.7V is divided into the source-drain voltage of the first sub-transistor ST1 of 30.1V and the source-drain voltage of the second sub-transistor ST2 of 13.6V. Can be.

즉, 제1 트랜지스터(T1)의 정션 스트레스는 제1 서브 트랜지스터(ST1)와 제2 서브 트랜지스터(ST2)에 각각 분산될 수 있다.That is, the junction stress of the first transistor T1 may be distributed to the first sub-transistor ST1 and the second sub-transistor ST2, respectively.

이에, 제1 서브 트랜지스터(ST1)와 제2 서브 트랜지스터(ST2)를 포함하는 제1 트랜지스터(T1)의 열화 및 이에 따른 누설 전류는 방지될 수 있다.Accordingly, deterioration of the first transistor T1 including the first sub-transistor ST1 and the second sub-transistor ST2 and a corresponding leakage current may be prevented.

결과적으로, 제1 트랜지스터(T1)의 열화 정도가 감소됨으로써, 본 발명의 다른 실시예에 따른 게이트 구동회로의 기대 수명이 증가될 수 있다. As a result, the degree of deterioration of the first transistor T1 is reduced, so that the life expectancy of the gate driving circuit according to another embodiment of the present invention may be increased.

그리고, 본 발명의 다른 실시예에 따른 게이트 구동회로도 누설 전류를 최소화함으로써, 게이트 전압의 출력 불량 문제를 해결할 수 있다.In addition, the gate driving circuit according to another embodiment of the present invention can also solve the problem of output failure of the gate voltage by minimizing leakage current.

본 발명의 다양한 실시예들에 따른 게이트 구동회로 및 이를 포함하는 표시 장치는 다음과 같이 설명될 수 있다.A gate driving circuit and a display device including the same according to various embodiments of the present disclosure may be described as follows.

전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 게이트 구동회로는 종속적으로 연결되는 복수의 스테이지를 포함하고 복수의 스테이지 각각은 Q 노드의 전압 및 QB 노드의 전압에 의해 게이트 전압을 출력하는 출력부, Q 노드의 전압을 제어하기 위하여, 이전 스테이지의 게이트 전압 또는 게이트 스타트 신호에 응답하여, Q 노드를 충전시키는 제1 트랜지스터를 포함하는 Q 노드 제어부, QB 노드에 전압을 제어하는 QB노드 제어부를 포함하고, Q 노드의 전압에 따라, 제1 트랜지스터에 고전위전압을 출력하는 제10 트랜지스터를 포함하여, 게이트 구동회로의 기대 수명이 증가될 수 있을 뿐만 아니라, 게이트 전압의 출력 불량 문제를 해결 할 수 있다.In order to solve the above-described problem, the gate driving circuit according to an embodiment of the present invention includes a plurality of stages that are dependently connected, and each of the plurality of stages adjusts the gate voltage by the voltage of the Q node and the voltage of the QB node. Q node control unit including a first transistor to charge the Q node in response to a gate voltage or a gate start signal of a previous stage in order to control the voltage of the output unit and the Q node, QB controlling the voltage to the QB node Including a node control unit and including a tenth transistor that outputs a high potential voltage to the first transistor according to the voltage of the Q node, the life expectancy of the gate driving circuit can be increased, as well as the problem of defective output of the gate voltage. Can be solved.

본 발명의 다른 특징에 따르면 제1 트랜지스터는 직렬 연결된 제1 서브 트랜지스터와 제2 서브 트랜지스터를 포함할 수 있다.According to another feature of the present invention, the first transistor may include a first sub transistor and a second sub transistor connected in series.

본 발명의 또 다른 특징에 따르면, 제10 트랜지스터는 제1 서브 트랜지스터와 제2 서브 트랜지스터 사이에 배치되는 QA 노드에 연결될 수 있다. According to another feature of the present invention, the tenth transistor may be connected to a QA node disposed between the first sub transistor and the second sub transistor.

본 발명의 또 다른 특징에 따르면, 제10 트랜지스터는 고전위전압의 공급 라인에 연결될 수 있다.According to another feature of the present invention, the tenth transistor may be connected to a supply line of a high potential voltage.

본 발명의 또 다른 특징에 따르면, 제10 트랜지스터는 클럭신호의 출력 단자에 연결되고, Q 노드가 부트스트래핑(bootstrapping)되는 동안에 클럭신호는 고전위전압으로 상승될 수 있다.According to another feature of the present invention, the tenth transistor is connected to the output terminal of the clock signal, and the clock signal can be raised to a high potential voltage while the Q node is bootstrapping.

본 발명의 또 다른 특징에 따르면, Q 노드 제어부는 QB 노드의 전압에 응답하여, Q 노드를 방전시키는 제2 트랜지스터 및 다음 스테이지의 게이트 전압에 응답하여, Q 노드를 방전시키는 제3 트랜지스터를 더 포함할 수 있다.According to another feature of the present invention, the Q node controller further includes a second transistor discharging the Q node in response to a voltage of the QB node and a third transistor discharging the Q node in response to a gate voltage of the next stage. can do.

본 발명의 또 다른 특징에 따르면, QB 노드 제어부는 고전위전압에 의해, QB 노드를 충전시키는 제4 트랜지스터, 이전 스테이지의 게이트 전압 또는 게이트 스타트 신호에 응답하여, QB 노드를 방전시키는 제5 트랜지스터 및 Q 노드의 전압에 응답하여, QB 노드를 방전시키는 제6 트랜지스터를 포함할 수 있다.According to another feature of the present invention, the QB node controller includes a fourth transistor for charging the QB node by a high potential voltage, a fifth transistor for discharging the QB node in response to a gate voltage or a gate start signal of a previous stage, and In response to the voltage of the Q node, it may include a sixth transistor to discharge the QB node.

본 발명의 일 실시예에 따른 표시 장치는 복수의 화소를 포함하는 표시패널, 복수의 스테이지로 구성되어, 복수의 화소에 게이트 전압을 순차적으로 출력하는 게이트 구동회로 및 게이트 구동회로의 구동을 제어하는 타이밍 컨트롤러를 포함하고, 복수의 스테이지 각각은 Q 노드의 전압 의해 게이트 전압을 출력하는 제7 트랜지스터, Q 노드의 전압을 제어하고, 직렬 연결된 제1 서브 트랜지스터 및 제2 서브 트랜지스터를 포함하는 제1 트랜지스터 및 Q 노드에 게이트 전극이 연결되고, 제1 서브 트랜지스터와 제2 서브 트랜지스터 사이에 배치되는 QA 노드에 제2 전극이 연결되는 제10 트랜지스터를 포함하여, 표시 장치의 기대 수명이 증가될 수 있을 뿐만 아니라, 게이트 전압의 출력 불량 문제를 해결 할 수 있다.A display device according to an exemplary embodiment of the present invention includes a display panel including a plurality of pixels and a plurality of stages, and controls driving of a gate driving circuit and a gate driving circuit sequentially outputting gate voltages to the plurality of pixels. Including a timing controller, each of the plurality of stages is a seventh transistor that outputs a gate voltage by a voltage of a Q node, a first transistor including a first sub-transistor and a second sub-transistor connected in series and controlling the voltage of the Q node And a tenth transistor having a gate electrode connected to the Q node and a second electrode connected to the QA node disposed between the first sub transistor and the second sub transistor, so that the life expectancy of the display device may be increased. Rather, it is possible to solve the problem of defective output of the gate voltage.

본 발명의 다른 특징에 따르면, 제10 트랜지스터의 제1 전극은 고전위전압의 공급 라인에 연결될 수 있다.According to another feature of the present invention, the first electrode of the tenth transistor may be connected to a supply line of a high potential voltage.

본 발명의 또 다른 특징에 따르면, 제10 트랜지스터의 제1 전극은 클럭신호의 출력 단자에 연결되고, Q 노드가 부트스트래핑(bootstrapping)되는 동안에 클럭신호는 고전위전압으로 상승될 수 있다.According to another feature of the present invention, the first electrode of the tenth transistor is connected to the output terminal of the clock signal, and the clock signal can be raised to a high potential voltage while the Q node is bootstrapping.

본 발명의 또 다른 특징에 따르면, 제1 서브 트랜지스터의 게이트 전극 및 제2 서브 트랜지스터의 게이트 전극 각각은 이전 스테이지의 게이트 전압의 출력 단자 또는 게이트 스타트 신호의 출력 단자에 연결될 수 있다.According to another feature of the present invention, each of the gate electrode of the first sub-transistor and the gate electrode of the second sub-transistor may be connected to an output terminal of a gate voltage of a previous stage or an output terminal of a gate start signal.

본 발명의 또 다른 특징에 따르면, 제7 트랜지스터의 게이트 전극은 Q 노드에 연결되고, 제7 트랜지스터의 제1 전극은 클럭신호의 출력 단자에 연결되고, 제7 트랜지스터의 제2 전극은 게이트 전압의 출력 단자에 연결될 수 있다.According to another feature of the present invention, the gate electrode of the seventh transistor is connected to the Q node, the first electrode of the seventh transistor is connected to the output terminal of the clock signal, and the second electrode of the seventh transistor is of the gate voltage. Can be connected to the output terminal.

본 발명의 또 다른 특징에 따르면, 복수의 스테이지 각각은 게이트 전극 및 제1 전극이 고전위전압의 공급 라인에 연결되고, 제2 전극이 QB 노드에 연결되는 제4 트랜지스터를 더 포함할 수 있다.According to another feature of the present invention, each of the plurality of stages may further include a fourth transistor in which a gate electrode and a first electrode are connected to a supply line of a high potential voltage, and a second electrode is connected to a QB node.

본 발명의 또 다른 특징에 따르면, 복수의 스테이지 각각은 제7 트랜지스터의 게이트 전극과 제7 트랜지스터의 제2 전극 사이에 연결되는 커패시터를 더 포함하는 표시 장치.According to another feature of the present invention, each of the plurality of stages further includes a capacitor connected between the gate electrode of the seventh transistor and the second electrode of the seventh transistor.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.Although the embodiments of the present invention have been described in more detail with reference to the accompanying drawings, the present invention is not necessarily limited to these embodiments, and various modifications may be made without departing from the spirit of the present invention. . Accordingly, the embodiments disclosed in the present invention are not intended to limit the technical idea of the present invention, but to explain the technical idea, and the scope of the technical idea of the present invention is not limited by these embodiments. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not limiting. The scope of protection of the present invention should be interpreted by the following claims, and all technical ideas within the scope equivalent thereto should be interpreted as being included in the scope of the present invention.

100: 표시 패널
200: 타이밍 제어회로
300: 데이터 구동회로
400: 게이트 구동회로
GL1 내지 GLn: 게이트 라인
DL1 내지 DLm: 데이터 라인
N/A: 비표시 영역
A/A: 표시 영역
S1 내지 S(n): 스테이지
Vout1 내지 Vout(n): 게이트 전압
VDD: 고전위전압
VSS: 저전위전압
VGL: 게이트 로우 전압
CLK: 클럭신호
VST: 게이트 스타트 신호
T1: 제1 트랜지스터
T2: 제2 트랜지스터
T3: 제3 트랜지스터
T4: 제4 트랜지스터
T5: 제5 트랜지스터
T6: 제6 트랜지스터
T7: 제7 트랜지스터
T8: 제8 트랜지스터
T9: 제9 트랜지스터
T10: 제10 트랜지스터
Q-node: Q 노드
QB-node: QB 노드
QA-node: QA 노드
ST1: 제1 서브 트랜지스터
ST2: 제2 서브 트랜지스터100: display panel
200: timing control circuit
300: data driving circuit
400: gate driving circuit
GL1 to GLn: gate line
DL1 to DLm: data line
N/A: Non-display area
A/A: display area
S1 to S(n): stage
Vout1 to Vout(n): gate voltage
VDD: high potential voltage
VSS: low potential voltage
VGL: Gate low voltage
CLK: clock signal
VST: gate start signal
T1: first transistor
T2: second transistor
T3: third transistor
T4: fourth transistor
T5: fifth transistor
T6: sixth transistor
T7: 7th transistor
T8: eighth transistor
T9: ninth transistor
T10: tenth transistor
Q-node: Q node
QB-node: QB node
QA-node: QA node
ST1: first sub transistor
ST2: second sub transistor

Claims (14)

종속적으로 연결되는 복수의 스테이지를 포함하고,
상기 복수의 스테이지 각각은,
Q 노드의 전압 및 QB 노드의 전압에 의해 게이트 전압을 출력하는 출력부;
상기 Q 노드의 전압을 제어하기 위하여, 이전 스테이지의 게이트 전압 또는 게이트 스타트 신호에 응답하여, 상기 Q 노드를 충전시키는 제1 트랜지스터를 포함하는 Q 노드 제어부;
상기 QB 노드에 전압을 제어하는 QB노드 제어부를 포함하고,
상기 Q 노드의 전압에 따라, 상기 제1 트랜지스터에 고전위전압을 출력하는 제10 트랜지스터를 포함하는, 게이트 구동회로.
It includes a plurality of stages that are dependently connected,
Each of the plurality of stages,
An output unit for outputting a gate voltage based on the voltage of the Q node and the voltage of the QB node;
A Q node controller including a first transistor to charge the Q node in response to a gate voltage or a gate start signal of a previous stage to control the voltage of the Q node;
And a QB node controller for controlling a voltage to the QB node,
And a tenth transistor outputting a high potential voltage to the first transistor according to the voltage of the Q node.
 제1항에 있어서,
상기 제1 트랜지스터는,
직렬 연결된 제1 서브 트랜지스터와 제2 서브 트랜지스터를 포함하는, 게이트 구동회로.The method of claim 1,
The first transistor,
A gate driving circuit comprising a first sub transistor and a second sub transistor connected in series. 제2항에 있어서,
상기 제10 트랜지스터는 상기 제1 서브 트랜지스터와 상기 제2 서브 트랜지스터 사이에 배치되는 QA 노드에 연결되는, 게이트 구동회로.
The method of claim 2,
The tenth transistor is connected to a QA node disposed between the first sub-transistor and the second sub-transistor.
 제1항에 있어서,
상기 제10 트랜지스터는 상기 고전위전압의 공급 라인에 연결되는, 게이트 구동회로.
The method of claim 1,
The tenth transistor is connected to the supply line of the high potential voltage, the gate driving circuit.
 제1항에 있어서,
상기 제10 트랜지스터는 클럭신호의 출력 단자에 연결되고,
상기 Q 노드가 부트스트래핑(bootstrapping)되는 동안에 상기 클럭신호는 상기 고전위전압으로 상승되는, 게이트 구동회로.
The method of claim 1,
The tenth transistor is connected to an output terminal of a clock signal,
The gate driving circuit, wherein the clock signal is raised to the high potential voltage while the Q node is bootstrapping.
 제1항에 있어서,
상기 Q 노드 제어부는,
상기 QB 노드의 전압에 응답하여, 상기 Q 노드를 방전시키는 제2 트랜지스터 및
다음 스테이지의 게이트 전압에 응답하여, 상기 Q 노드를 방전시키는 제3 트랜지스터를 더 포함하는, 게이트 구동회로.
The method of claim 1,
The Q node control unit,
A second transistor for discharging the Q node in response to the voltage of the QB node, and
The gate driving circuit further comprising a third transistor discharging the Q node in response to a gate voltage of a next stage.
 제1항에 있어서,
상기 QB 노드 제어부는,
상기 고전위전압에 의해, 상기 QB 노드를 충전시키는 제4 트랜지스터,
상기 이전 스테이지의 게이트 전압 또는 상기 게이트 스타트 신호에 응답하여, 상기 QB 노드를 방전시키는 제5 트랜지스터 및
상기 Q 노드의 전압에 응답하여, 상기 QB 노드를 방전시키는 제6 트랜지스터를 포함하는, 게이트 구동회로.
The method of claim 1,
The QB node control unit,
A fourth transistor that charges the QB node by the high potential voltage,
A fifth transistor discharging the QB node in response to the gate voltage of the previous stage or the gate start signal, and
And a sixth transistor discharging the QB node in response to the voltage of the Q node.
 복수의 화소를 포함하는 표시패널;
복수의 스테이지로 구성되어, 상기 복수의 화소에 게이트 전압을 순차적으로 출력하는 게이트 구동회로 및
상기 게이트 구동회로의 구동을 제어하는 타이밍 컨트롤러를 포함하고,
상기 복수의 스테이지 각각은,
Q 노드의 전압 의해 상기 게이트 전압을 출력하는 제7 트랜지스터;
상기 Q 노드의 전압을 제어하고, 직렬 연결된 제1 서브 트랜지스터 및 제2 서브 트랜지스터를 포함하는 제1 트랜지스터 및
상기 Q 노드에 게이트 전극이 연결되고, 상기 제1 서브 트랜지스터와 상기 제2 서브 트랜지스터 사이에 배치되는 QA 노드에 제2 전극이 연결되는 제10 트랜지스터를 포함하는, 표시 장치.
A display panel including a plurality of pixels;
A gate driving circuit comprising a plurality of stages and sequentially outputting gate voltages to the plurality of pixels, and
And a timing controller controlling driving of the gate driving circuit,
Each of the plurality of stages,
A seventh transistor outputting the gate voltage by the voltage of the Q node;
A first transistor that controls the voltage of the Q node and includes a first sub transistor and a second sub transistor connected in series, and
A display device comprising: a tenth transistor having a gate electrode connected to the Q node and a second electrode connected to a QA node disposed between the first sub-transistor and the second sub-transistor.
 제8 항에 있어서,
상기 제10 트랜지스터의 제1 전극은 고전위전압의 공급 라인에 연결되는, 표시 장치.
The method of claim 8,
The first electrode of the tenth transistor is connected to a supply line of a high potential voltage.
 제8 항에 있어서,
상기 제10 트랜지스터의 제1 전극은 클럭신호의 출력 단자에 연결되고,
상기 Q 노드가 부트스트래핑(bootstrapping)되는 동안에 상기 클럭신호는 고전위전압으로 상승되는, 표시 장치.
The method of claim 8,
The first electrode of the tenth transistor is connected to the output terminal of the clock signal,
The display device, wherein the clock signal rises to a high potential voltage while the Q node is bootstrapping.
 제8 항에 있어서,
상기 제1 서브 트랜지스터의 게이트 전극 및 상기 제2 서브 트랜지스터의 게이트 전극 각각은 이전 스테이지의 게이트 전압의 출력 단자 또는 게이트 스타트 신호의 출력 단자에 연결되는, 표시 장치.
The method of claim 8,
Each of the gate electrode of the first sub-transistor and the gate electrode of the second sub-transistor is connected to an output terminal of a gate voltage of a previous stage or an output terminal of a gate start signal.
 제8 항에 있어서,
상기 제7 트랜지스터의 게이트 전극은 상기 Q 노드에 연결되고,
상기 제7 트랜지스터의 제1 전극은 클럭신호의 출력 단자에 연결되고,
상기 제7 트랜지스터의 제2 전극은 상기 게이트 전압의 출력 단자에 연결되는, 표시 장치.
The method of claim 8,
A gate electrode of the seventh transistor is connected to the Q node,
The first electrode of the seventh transistor is connected to the output terminal of the clock signal,
The second electrode of the seventh transistor is connected to the output terminal of the gate voltage.
 제8 항에 있어서,
상기 복수의 스테이지 각각은,
게이트 전극 및 제1 전극이 고전위전압의 공급 라인에 연결되고, 제2 전극이 QB 노드에 연결되는 제4 트랜지스터를 더 포함하는, 표시 장치.
The method of claim 8,
Each of the plurality of stages,
The display device further comprising a fourth transistor in which the gate electrode and the first electrode are connected to the supply line of the high potential voltage, and the second electrode is connected to the QB node.
 제8 항에 있어서,
상기 복수의 스테이지 각각은,
상기 제7 트랜지스터의 게이트 전극과 상기 제7 트랜지스터의 제2 전극 사이에 연결되는 커패시터를 더 포함하는, 표시 장치.
The method of claim 8,
Each of the plurality of stages,
The display device further comprising a capacitor connected between the gate electrode of the seventh transistor and the second electrode of the seventh transistor.
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