KR20200116853A - 생체 인식 센서를 갖는 디스플레이 장치 - Google Patents

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KR20200116853A
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sensor
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film transistors
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찬드라 리우스
쿠앙-팽 리
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이노럭스 코포레이션
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Abstract

디스플레이 장치는 디스플레이 영역과 디스플레이 영역에 인접한 측면 영역을 가지며, 복수의 디스플레이 유닛, 복수의 센싱 유닛, 디스플레이 드라이버 및 센서 드라이버를 포함한다. 복수의 디스플레이 유닛 및 복수의 센싱 유닛은 디스플레이 영역에 배치된다. 디스플레이 드라이버는 복수의 디스플레이 유닛의 적어도 일부에 결합되고, 제1 채널층을 갖는 복수의 제1 박막 트랜지스터를 포함한다. 센서 드라이버는 복수의 센싱 유닛의 적어도 일부에 결합되고, 제2 채널층을 갖는 복수의 제2 박막 트랜지스터를 포함한다. 복수의 제1 박막 트랜지스터의 적어도 일부 및 복수의 제2 박막 트랜지스터의 적어도 일부는 측면 영역에 배치된다.

Description

생체 인식 센서를 갖는 디스플레이 장치{Display Device Having Biometric Sensors}
본 개시는 터치 스크린 장치에 관한 것으로, 구체적으로는 생체 인식 센서를 갖는 디스플레이 장치에 관한 것이다.
정보 보안 및 정보 개인 정보 보호에 대한 수요가 증가함에 따라 스마트 폰, 랩톱, 태블릿, 뱅킹 장치 및 게임 콘솔과 같은 전자 장치에서 생체 인증(biometric authentication)을 사용하게 되었다. 널리 사용되는 생체 인증 양식은 지문 식별(fingerprint identification)이다. 최근에는 다양한 전자 장치에 지문 센서가 채택되어 지문 인증을 통해 장치 소유자가 전자 장치를 잠금 해제하여 전자 장치를 무단 액세스로부터 보호할 수 있다.
종래에는, 지문 센서가 디스플레이 장치의 디스플레이 스크린과 별도로 제공되며, 단순히 지문 센서를 터치함으로써 스크린 잠금 디스플레이 장치가 잠금 해제될 수 있다. 그렇지만, 지문 센서를 디스플레이 스크린에 결합하여 디스플레이 장치의 디스플레이 영역을 증가시키고 디스플레이 장치의 비 디스플레이 영역의 좁은 프레임 또는 프레임리스 디자인을 제공하는 것이 디스플레이 장치 제조업체 및 사용자에게 큰 관심이 되고 있다.
따라서, 디스플레이 장치가 생체 센서를 통합하여 디스플레이 장치의 프레임의 크기를 감소시키면서 디스플레이 장치에 대한 무단 액세스로부터 보호하기 위해 생체 인증을 제공하는 것이 필요하다.
실시예는 디스플레이 영역(display region) 및 디스플레이 영역에 인접한 측면 영역(side region)을 갖는 디스플레이 장치(display device)를 제공한다. 디스플레이 장치는 복수의 디스플레이 유닛(display unit), 복수의 센싱 유닛(sensing unit), 디스플레이 드라이버(display driver) 및 센서 드라이버(sensor driver)를 포함한다. 복수의 디스플레이 유닛 및 복수의 센싱 유닛은 디스플레이 영역에 배치된다. 디스플레이 드라이버는 복수의 디스플레이 유닛의 적어도 일부에 결합되고, 제1 채널층(first channel layer)을 갖는 복수의 제1 박막 트랜지스터(first thin-film transistor)를 포함한다. 센서 드라이버는 복수의 센싱 유닛의 적어도 일부에 결합되고, 제2 채널층(second channel layer)을 갖는 복수의 제2 박막 트랜지스터(second thin-film transistor)를 포함한다. 복수의 제1 박막 트랜지스터의 적어도 일부 및 복수의 제2 박막 트랜지스터의 적어도 일부는 측면 영역에 배치된다.
본 개시의 이들 및 다른 목적은 다양한 도면 및 도면에 도시된 실시예의 다음의 상세한 설명을 읽은 후 당업자에게 명백하게 될 것이다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 블록도이다.
도 2는 도 1의 디스플레이 장치의 예시적인 회로 레이아웃의 평면도를 도시한다.
도 3은 라인 3-3'을 따라 도 2의 디스플레이 장치의 회로 레이아웃의 단면도를 도시한다.
도 4는 도 1의 디스플레이 장치의 다른 예시적인 회로 레이아웃의 평면도를 도시한다.
도 5는 도 1의 디스플레이 장치의 다른 예시적인 회로 레이아웃의 평면도를 도시한다.
도 6은 도 1의 디스플레이 장치의 다른 예시적인 회로 레이아웃의 평면도를 도시한다.
도 7은 라인 7-7'을 따라 도 6의 디스플레이 장치의 회로 레이아웃의 단면도를 도시한다.
도 8은 라인 8-8'을 따라 도 6의 디스플레이 장치의 회로 레이아웃의 다른 단면도를 도시한다.
도 9는 본 개시의 실시예에 따른 게이트 드라이버의 회로도이다.
도 10은 도 1의 디스플레이 장치의 다른 예시적인 회로 레이아웃에서 중첩 트랜지스터의 평면도를 도시한다.
도 11은 라인 11-11'을 따라 도 10의 디스플레이 장치의 회로 레이아웃의 단면도를 도시한다.
도 12는 도 1의 디스플레이 장치의 다른 예시적인 회로 레이아웃상의 중첩 트랜지스터의 평면도를 도시한다.
도 13은 라인 13-13'을 따라 도 12의 디스플레이 장치의 회로 레이아웃의 단면도를 도시한다.
도 14는 도 1의 디스플레이 장치의 선택된 장치의 단면도를 도시한다.
도 15 내지 도 17은 도 1의 디스플레이 장치의 예시적인 회로 레이아웃의 3 개의 단면도를 도시한다.
첨부된 도면과 함께 읽을 때 이하의 실시예는 본 발명의 상기 및 기타 기술적 내용, 특징 및 효과를 명확하게 나타내기 위해 만들어진다. 특정 실시예에 의한 노출을 통해, 사람들은 상기 제시된 목적을 달성하기 위해 본 개시의 기술적 수단 및 효과를 추가로 이해할 것이다. 또한, 여기에 개시된 내용은 쉽게 이해되고 당업자에 의해 구현될 수 있기 때문에, 본 개시의 개념을 벗어나지 않는 모든 동등한 변경 또는 수정은 첨부된 청구 범위에 의해 포괄되어야 한다.
더욱이, "제1", "제2" 내지 "제6" 등과 같은 명세서 및 청구 범위에 언급된 서수는 청구된 요소를 설명하기 위한 것이며 청구된 요소가 임의의 진행 서수를 갖는 것을 암시하거나 나타내지 않으며, 청구된 요소와 청구된 다른 요소 사이 또는 제조 방법의 단계들 사이의 순서도 마찬가지이다. 이들 서수의 사용은 단지 특정 명칭을 갖는 하나의 청구된 요소를 동일한 명칭을 갖는 다른 청구된 요소와 구별하기위한 것이다. 요소 또는 층이 다른 요소 또는 층에 "배치된(disposed on)" 것으로 언급될 때, 그것은 다른 요소 또는 층 상에 직접 배치될 수 있거나, 개재 요소 또는 층이 존재할 수 있다. 대조적으로, 요소가 다른 요소 또는 층에 "직접 배치된" 것으로 언급될 때, 개재 요소 또는 층이 존재하지 않는다. 본원에 사용된 용어 "에 결합된(coupled to)"은 본 개시에서 "전기적으로 연결된(electrically connected)"과 동일하다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치(display device)(1)의 블록도이다. 디스플레이 장치(1)는 디스플레이 영역(display region)(10) 및 디스플레이 영역(10)에 인접한 측면 영역(side region)(12)을 갖는다. 디스플레이 장치(1)는 디스플레이 영역(10)상의 이미지 디스플레이(image displaying) 및 이미지 센싱(image sensing) 기능을 결합한 생체 센서(biometric sensor)를 갖는다. 일 실시예에서, 디스플레이 장치(1)는 또한 액정 디스플레이(LCD) 장치, 유기 발광 다이오드(OLED) 디스플레이 장치, 무기 LED 미니 LED 디스플레이 장치(예를 들어, 미니 LED 패널 장치, 마이크로 LED 패널 장치, 또는 양자점(quantum dot) LED 패널 장치)를 포함 하나, 이에 한정되는 것은 아니다. 다른 실시예에서, 디스플레이 영역(10) 또는 디스플레이 장치(1)의 형상은 직사각형, 정사각형, 원형 또는 자유 형태 일 수 있으나, 이에 한정되는 것은 아니다. 디스플레이 영역(10)은 디스플레이 장치(1)의 디스플레이 스크린 영역 일 수 있고 측면 영역(12)은 디스플레이 영역(10) 외부의 비 디스플레이 영역의 적어도 일부일 수 있다. 구체적으로, 디스플레이 장치(1)는 디스플레이 영역(10)에 배치된 복수의 디스플레이 유닛(display unit)(100), 복수의 디스플레이 드라이빙 유닛(display driving unit)(102), 복수의 센싱 유닛(sensing unit)(104) 및 복수의 센서 드라이빙 유닛(sensor driving unit)(106), 및 측면 영역(12)에 배치된 디스플레이 게이트 드라이버(display gate driver)(120), 센서 게이트 드라이버(sensor gate driver)(122), 디스플레이 데이터 드라이버(display data driver)(124), 센서 데이터 드라이버(sensor data driver)(126) 및 제어 회로(control circuit)(128)를 포함한다.
복수의 디스플레이 드라이빙 유닛(102)는 복수의 디스플레이 유닛(100)를 각각 드라이브하여 디스플레이 영역(10)에 화상을 디스플레이 하는 박막 트랜지스터 일 수 있다. 복수의 센서 드라이빙 유닛(106)는 지문 등의 이미지를 검출하기 위해 복수의 센싱 유닛(104)를 각각 드라이브하기 위한 박막 트랜지스터 일 수 있다. 일 실시예에서, 박막 트랜지스터 중 적어도 하나는 비정질 박막 트랜지스터, 저온 폴리 실리콘 박막 트랜지스터 또는 금속 산화물 박막 트랜지스터를 포함하지만, 이에 제한되는 것은 아니다. 디스플레이 게이트 드라이버(120)는 복수의 디스플레이 유닛(100)의 일부에 결합될 수 있고 대응하는 디스플레이 드라이빙 유닛(102)을 통해 디스플레이 유닛(100)을 선택하기 위한 복수의 제1 박막 트랜지스터를 포함할 수 있고, 디스플레이 데이터 드라이버(124)는 복수의 디스플레이 유닛(100)의 일부에 결합될 수 있고 이미지 데이터를 선택된 디스플레이 유닛(100)에 로드하기 위한 멀티플렉서 또는 스위치를 포함할 수 있다. 유사하게, 센서 게이트 드라이버(122)는 복수의 센싱 유닛(104)의 일부에 결합될 수 있고 대응하는 센서 드라이빙 유닛(106)을 통해 센싱 유닛(104)을 선택하기 위한 복수의 제2 박막 트랜지스터를 포함할 수 있고, 센서 데이터 드라이버(126)는 복수의 센싱 유닛(104)의 일부에 결합될 수 있고 선택된 센싱 유닛(104)으로부터 검출된 신호를 판독하기 위한 멀티플렉서 또는 스위치를 포함할 수 있다. 제어 회로(128)는 이미지 프로세서, 디지털 신호 프로세서, 중앙 처리 장치 또는 마이크로 프로세서 일 수 있다. 제어 회로(128)는 디스플레이 게이트 드라이버(120), 센서 게이트 드라이버(122), 디스플레이 데이터 드라이버(124) 및 센서 데이터 드라이버(126)에 결합되어 복수의 디스플레이 유닛(100) 및 복수의 센싱 유닛(104)을 제어할 수 있다. 측면 영역(12)에는 복수의 제1 박막 트랜지스터의 적어도 일부와 복수의 제2 박막 트랜지스터의 적어도 일부가 배치된다.
본원에 사용된 바와 같이, 디스플레이 드라이버는 디스플레이 게이트 드라이버(120) 또는 디스플레이 데이터 드라이버(124)를 지칭할 수 있고, 센서 드라이버는 센서 게이트 드라이버(122) 또는 센서 데이터 드라이버(126)를 지칭할 수 있다. 디스플레이 장치(1)의 회로 레이아웃의 다양한 실시예가 원하는 신호 품질을 전달하면서 디스플레이 드라이버와 센서 드라이버가 어떻게 측면 영역(12)을 효율적으로 공유할 수 있는지를 설명하기 위해 도 2 내지 5 및 7 내지 10에 제공된다.
도 2는 디스플레이 장치(1)의 예시적인 회로 레이아웃의 평면도를 도시하고, 도 3은 라인 3-3'을 따른 디스플레이 장치(1)의 회로 레이아웃의 단면도를 도시한다. 도 2는 디스플레이 장치(1)가 어레이 기판(14)을 더 포함하는 것을 도시한다. 디스플레이 데이터 드라이버(124), 센서 데이터 드라이버(126) 및 제어 회로(128)는 측면 영역(12)을 공유한다. 측면 영역(12)은 디스플레이 영역(10)을 둘러싸는 비 디스플레이 영역의 일부이며, 예를 들어, 디스플레이 영역(10)의 바닥면(bottom side)(11)에 인접하여 배치된다. 센서 데이터 드라이버(126)는 디스플레이 장치(1)의 평면도 방향으로부터 디스플레이 데이터 드라이버(124) 상에 배치된다. 도 3은 디스플레이 장치(1)가 어레이 기판(14) 상에 순차적으로 배치된 제1 절연층(first insulating layer)(32) 및 제2 절연층(second insulating layer)(30)을 더 포함하는 것을 도시한다. 도 3의 단면도는 또한 센서 데이터 드라이버(126) 및 디스플레이 데이터 드라이버(124)가 어레이 기판(array substrate)(14) 상에 배치되고 디스플레이 장치(1)의 평면도 방향으로부터 서로 적어도 부분적으로 겹치는 것을 도시한다. 제1 절연층(32) 및 제2 절연층(30)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 이들의 조합을 포함할 수 있으며, 복수의 층을 가질 수 있다.
도 2에서, 평면도는 서브 픽셀 Pd(1,1), Pd(1,2), Pd(1,3), Pd(2,1), Pd(2,2), Pd(2,3) 및 센서 픽셀 Ps(1, 1), Ps(1,2), Ps(2,1), Ps(2,2)는 디스플레이 영역(10)에서 매트릭스 형태, 자유 형태(미도시) 또는 이들의 조합으로 배열될 수 있다는 것을 보여준다. 디스플레이 서브 픽셀 Pd(M,N) 각각은 디스플레이 유닛(100) 및 디스플레이 드라이빙 유닛(102)을 포함할 수 있고, RGB(red, green 및 blue) 서브 픽셀 중 하나 일 수 있고, 여기서 M 및 N은 양의 정수이고 각각 디스플레이 서브 픽셀 매트릭스의 행 및 열 인덱스를 나타낸다. 구체적으로, RGB 서브 픽셀은 고정된 교대의 서브 픽셀 레이아웃에 따라 배열될 수 있다. 제어 회로(128) 및 디스플레이 데이터 드라이버(124)는 디스플레이 데이터 라인(display data line) Ldd[1]을 통해 제1 열의 디스플레이 서브 픽셀(display sub-pixel) Pd(1,1), Pd(2,1), 디스플레이 데이터 라인(display data line) Ldd[2]을 통해 제2 열의 디스플레이 서브 픽셀(display sub-pixel) Pd(1,2), Pd(2,2), 및 디스플레이 데이터 라인(display data line) Ldd[3]을 통해 제2 열의 디스플레이 서브 픽셀(display sub-pixel) Pd(1,3), Pd(2,3)에 결합될 수 있다. 마찬가지로, 각각의 센서 픽셀(sensor pixel) Ps(P,Q)은 센싱 유닛(104) 및 센서 드라이빙 유닛(106)을 포함할 수 있고, P 및 Q는 양의 정수이고 각각 센서 서브 픽셀(sensor sub-pixel)의 매트릭스의 행 및 열 인덱스를 나타낸다. 제어 회로(128) 및 센서 데이터 드라이버(126)는 센서 데이터 라인 Lsd[1]을 통해 제1 열의 센서 픽셀 Ps(1,1), Ps(2,1), 및 센서 데이터 라인 Lsd[2]를 통해 제2 열의 센서 픽셀 Ps(1,2), Ps(2,2)에 결합될 수 있다. 디스플레이 서브 픽셀(display sub-pixel) Pd(M,N) 및 센서 픽셀 Ps(P,Q)은 매트릭스의 각 행을 따라 교대로 배열될 수 있으나, 이에 제한되는 것은 아니다.
센서 데이터 드라이버(126)와 디스플레이 데이터 드라이버(124)의 중첩 구성은 측면 영역(12)의 면적을 감소시켜 디스플레이 장치(1)의 크기를 축소시킨다. 디스플레이 장치(1)의 회로 레이아웃은 도 2 및 도 3에 도시된 바와 같이 중첩 구성에 제한되지 않으며, 그러나 센서 데이터 드라이버(126)와 디스플레이 데이터 드라이버(124)는 또한 디스플레이 장치(1)의 평면도 방향으로부터 서로 겹치지 않을 수 있다는 것을 주목하라. 평면도 방향은 도 2에서의 관찰 방향이다. 또한, 센서 데이터 드라이버(126) 및 디스플레이 데이터 드라이버(124)는 디스플레이 장치(1)의 평면도 방향으로부터 디스플레이 영역(10)과 제어 회로(128) 사이에 배치될 수 있다. 데이터 라인 스위칭 회로(data line switching circuit) 및 판독 스위칭 회로(readout switching circuit) 이외의 디스플레이 데이터 드라이버(124) 및 센서 데이터 드라이버(126)는 제어 회로(128)와 집적 회로로 집적될 수 있다. 디스플레이 데이터 드라이버(124)의 데이터 라인 스위칭 회로 및 센서 데이터 드라이버(126)의 판독 스위칭 회로는 디스플레이 영역(10) 상에 배치될 수 있다. 또한, 디스플레이 서브 픽셀 Pd(M,N) 및 센서 픽셀 Ps(P,Q)의 수는 도 2 및 도 3에 제공된 것에 한정되지 않으며, 디스플레이 장치(1)에는 임의의 개수의 디스플레이 서브 픽셀 Pd(M,N) 및 센서 픽셀 Ps(P,Q)을 채택할 수 있고, 디스플레이 서브 픽셀 Pd(M,N)의 매트릭스의 치수는 센서 픽셀 Ps(P,Q)과 동일하거나 상이할 수 있음을 더 주목한다.
도 4 및 도 5는 디스플레이 장치(1)의 2 개의 예시적인 회로 레이아웃의 평면도를 도시한다. 여기서 디스플레이 게이트 드라이버(120)와 센서 게이트 드라이버(122)는 측면 영역(12)을 공유하고 서로 겹치지 않으며, 측면 영역(12)은 디스플레이 장치(1)의 일측(예를 들어, 좌측)에 배치된다. 디스플레이 섭 픽셀 Pd(M,N) 및 센서 픽셀 Ps(P,Q)의 내부 회로 구성은 도 2와 유사하므로, 여기서는 설명을 생략한다. 디스플레이 장치(1)의 평면도 면은 x 방향(예를 들어, 제1 방향) 및 이와 직교하는 y 방향(예를 들어, 제2 방향)을 가진다. 평면도 면은 도 4 또는 5에서의 관찰 평면이다.
도 4에서, 디스플레이 게이트 드라이버(120) 및 센서 게이트 드라이버(122)는 y 방향을 따라 배치된다. 디스플레이 게이트 드라이버(120)는 센서 게이트 라인 Ldr[1]을 통해 제1 행에 디스플레이 서브 픽셀 Pd(M,N)에 및 센서 게이트 라인 Ldr[2]을 통해 제2 행에 디스플레이 서브 픽셀 Pd(M,N)에 결합될 수 있다. 마찬가지로, 센서 게이트 드라이버(122)는 센서 게이트 라인 Lsr[1]을 통해 제1 행의 센서 픽셀 Ps(P,Q)에 및 센서 게이트 라인 Lsr[2]을 통해 제2 행의 센서 픽셀 Ps(P,Q)에 결합될 수 있다. 제어 회로(128)는 디스플레이 서브 픽셀 Pd(M,N)의 각 행 및 센서 픽셀 Ps(P,Q)의 각 행을 각각 선택하기 위해 연결 부재(connecting member)(400, 401, 420, 421)를 통해 디스플레이 게이트 드라이버(120) 및 센서 게이트 드라이버(122)에 결합된다. 도 5에서, 디스플레이 게이트 드라이버(120) 및 센서 게이트 드라이버(122)는 각각 디스플레이 서브 게이트 드라이버(120a, 120b) 및 센서 서브 게이트 드라이버(122a, 122b)로 그룹화되고, 디스플레이 서브 게이트 드라이버(display sub-gate driver)(120a, 120b) 및 센서 서브 게이트 드라이버(sensor sub-gate driver)(122a, 122b)는 y 방향을 따라 교대로 배열된다. 디스플레이 서브 게이트 드라이버(120a, 120b) 및 센서 서브 게이트 드라이버(122a, 122b)는 다른 양으로 교대로 배열될 수 있다. 예를 들어, 3 개의 서브 게이트 드라이버(120a) 및 2 개의 센서 서브 게이트 드라이버(122a)가 교대로 배열될 수 있고, 3 개의 서브 게이트 드라이버(120b) 및 2 개의 센서 서브 게이트 드라이버(122b)가 교대로 배열될 수 있다. 디스플레이 서브 게이트 드라이버(120a)는 디스플레이 게이트 라인 Ldr[1]을 통해 제1 행의 디스플레이 서브 픽셀 Pd(M,N)에 및 디스플레이 서브 게이트 드라이버(120b)는 디스플레이 게이트 라인 Ldr[2]을 통해 제2 행의 디스플레이 서브 픽셀 Pd(M,N)에 결합될 수 있다. 마찬가지로, 센서 서브 게이트 드라이버(122a)는 센서 게이트 라인 Lsr[1]을 통해 제1 행의 센서 픽셀 Ps(P,Q)에 결합될 수 있고 센서 서브 게이트 드라이버(122b)는 센서 게이트 라인 Lsr[2]를 통해 제2 행의 센서 픽셀 Ps(P,Q)에 결합될 수 있다. 제어 회로(128)는 디스플레이 서브 픽셀 Pd(M,N)의 각 행 및 센서 픽셀 Ps(P,Q)의 각 행을 선택하기 위해 연결 부재(500, 501, 520, 521)를 통해 디스플레이 서브 게이트 드라이버(120a, 120b) 및 센서 서브 게이트 드라이버(122a, 122b)에 각각 결합된다.
도 4 및 도 5에서와 같이 센서 데이터 드라이버(126) 및 디스플레이 데이터 드라이버(124)의 회로 레이아웃은 디스플레이 장치(1)에 대한 좁은 프레임 설계(더 작은 비 디스플레이 영역 또는 측면 영역(12))를 제공한다. 또한, 디스플레이 장치(1)의 회로 레이아웃은 도 4 및 도 5의 회로 레이아웃에 한정되지 않고, 디스플레이 게이트 드라이버(120) 및 센서 게이트 드라이버(122)도 적층 구성으로 배치될 수 있다. 게다가, 디스플레이 게이트 드라이버(120) 및 센서 게이트 드라이버(122)의 제1 부분은 제1 측면 서브 영역(side sub-region)에 배치되어 디스플레이 유닛(100) 및 센싱 유닛(104)의 절반의 스캔 데이터를 제어할 수 있고, 디스플레이 게이트 드라이버(120) 및 센서 게이트 드라이버(122)의 제2 부분은 제2 측면 서브 영역에 배치되어 디스플레이 유닛(100) 및 센싱 유닛(104)의 다른 절반의 스캔 데이터를 제어할 수 있게 하기 위해, 측면 영역(12)은 디스플레이 영역(10)의 대향 측면에 배열된 제1 및 제2 측면 서브 영역으로 분할될 수 있으며, 디스플레이 게이트 드라이버(120) 및 센서 게이트 드라이버(122)는 각각 두 부분으로 분할될 수 있다. 어느 한 서브 영역에서 디스플레이 게이트 드라이버(120) 및 센서 게이트 드라이버(122)의 분할 부분의 회로 레이아웃은 도 4 및 5에서 논의된 바와 같이 임의의 레이아웃 형태로 배열될 수 있다. 더욱이, 데이터 라인 스위칭 회로 및 판독 스위칭 회로 이외의 디스플레이 데이터 드라이버(124) 및 센서 데이터 드라이버(126)는 제어 회로(128)와 집적 회로로 집적될 수 있다. 디스플레이 데이터 드라이버(124)의 데이터 라인 스위칭 회로 및 센서 데이터 드라이버(126)의 판독 스위칭 회로는 디스플레이 영역(10) 상에 배치될 수 있다. 디스플레이 서브 픽셀 Pd(M,N) 및 센서 픽셀 Ps(P,Q)의 수는 도 4 및 5에 제공된 것에 제한되지 않으며, 디스플레이 장치(1)에는 임의의 수의 디스플레이 서브 픽셀 Pd(M,N) 및 센서 픽셀 Ps(P,Q)이 채택될 수 있고, 디스플레이 서브 픽셀 Pd(M,N)의 매트릭스의 치수는 센서 픽셀 Ps(P,Q)과 동일하거나 상이할 수 있다는 것을 더 주목한다. 도 2 내지 도 5에 도시된 바와 같이, 디스플레이 게이트 드라이버(120), 센서 게이트 드라이버(122), 디스플레이 데이터 드라이버(124) 및 센서 데이터 드라이버(126)의 회로 레이아웃의 임의의 조합이 디스플레이 장치(1)에 채택될 수 있다.
도 6은 디스플레이 장치(1)의 다른 예시적인 회로 레이아웃의 평면도를 도시하고, 도 7은 라인 7-7'을 따라 도 6의 디스플레이 장치(1)의 회로 레이아웃의 단면도를 도시한다. 도 8은 라인 8-8'을 따라 도 6의 디스플레이 장치(1)의 회로 레이아웃의 다른 단면도를 도시한다. 측면 서브 영역(Side sub-region)(12a, 12b)은 디스플레이 영역(10)의 x 방향 및 반대쪽에 정렬되고, 측면 서브 영역(12c) 및 디스플레이 영역(10)은 y 방향을 따라 정렬된다. 도 6에서, 디스플레이 게이트 드라이버(120a)와 센서 게이트 드라이버(122a)는 측면 서브 영역(12a)에서 서로 중첩되고, 디스플레이 게이트 드라이버(120b)와 센서 게이트 드라이버(122b)는 측면 서브 영역(12b)에서 서로 중첩된다. 디스플레이 데이터 드라이버(124), 센서 데이터 드라이버(126) 및 제어 회로(128)는 측면 서브 영역(12c)에 배치된 집적 회로(628)에 통합된다. 집적 회로(integrated circuit)(628)는 디스플레이 데이터 라인 Ldd[1]를 통해 디스플레이 서브 픽셀 Pd(1,1), Pd(2,1)에, 디스플레이 데이터 라인 Ldd[2]를 통해 디스플레이 서브 픽셀 Pd(1,2), Pd(2,2)에, 및 디스플레이 데이터 라인 Ldd[3]를 통해 디스플레이 서브 픽셀 Pd(1,3), Pd(2,3)에 결합된다. 또한, 집적 회로(628)는 센서 데이터 라인 Lsd[1]을 통해 센서 서브 픽셀 Pd(1,1), Ps(2,1)에 및 센서 데이터 라인 Lsd[2]를 통해 센서 서브 픽셀 Ps(1,2), Ps(2,2)에 결합된다. 디스플레이 서브 픽셀 Pd(M,N) 및 센서 픽셀 Ps(P,Q)의 내부 회로 구성은 도 2와 유사하므로, 여기서는 설명을 생략한다.
겹치는 회로 레이아웃은 크기는 작지만 겹치는 회로가 상태 간에 전환될 때 간섭을 유발하고 신호 품질을 저하시킬 수 있다. 도 7에 도시된 바와 같이, 간섭을 감소시키기 위해, 차폐층(shielding layer)(71a, 71b) 및/또는 절연층(insulating layer)(72, 74, 76)이 중첩 디스플레이 게이트 드라이버(120a)와 센서 게이트 드라이버(122a) 사이 및 중첩 디스플레이 게이트 드라이버(120b)와 센서 게이트 드라이버(122b) 사이에 제공된다. 절연층(76, 74, 72)은 기판(70) 상에 순차적으로 배치될 수 있으며, 유기 물질, 무기 물질 또는 이들의 조합을 포함할 수 있다. 차폐층(71a)은 디스플레이 게이트 드라이버(120a)의 복수의 제1 박막 트랜지스터의 적어도 일부와 센서 게이트 드라이버(122a)의 복수의 제2 박막 트랜지스터의 적어도 일부 사이에 배치된다. 유사하게, 차폐층(71b)은 디스플레이 게이트 드라이버(120b)의 복수의 제1 박막 트랜지스터의 적어도 일부와 센서 게이트 드라이버(122b)의 복수의 제2 박막 트랜지스터의 적어도 일부 사이에 배치된다. 구체적으로 특별히, 차폐층(71a, 71b)은 디스플레이 게이트 드라이버(120a, 120b)의 복수의 제1 박막 트랜지스터의 적어도 일부와 센서 게이트 드라이버(122a, 122b)의 각각 복수의 제2 박막 트랜지스터의 적어도 일부 사이의 영역에 걸쳐 연장될 수 있다. 또한, 차폐층(71a, 71b)은 도 7에서 z 방향으로 디스플레이 게이트 드라이버(120a, 120b) 및 센서 게이트 드라이버(122a, 122b)와 중첩될 수 있다. 다른 실시예에서, 차폐층(71a, 71b)은 복수의 제1 박막 트랜지스터의 적어도 일부와 그 대응하는 제2 박막 트랜지스터 사이에 배치될 수 있다. 또 다른 실시예에서, 차폐층(71a, 71b)은 복수의 제1 박막 트랜지스터의 적어도 일부의 채널 영역과 복수의 제2 박막 트랜지스터의 적어도 일부의 채널 영역 사이에 배치될 수 있다. 도 8에서 디스플레이 장치(1)는 이방성 도전막(anisotropic conductive film)(ACF) 박막(80), 제1 절연층(81), 제2 절연층(83) 및 연결 부재(85)를 더 포함할 수 있다. 기판(70) 상에 제2 절연층(83), 제1 절연층(81), ACF 박막(80) 및 집적 회로(628)가 순차적으로 배치될 수 있다. 제1 절연층(81) 및 제2 절연층(83)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 이들의 조합을 포함할 수 있으며, 복수의 층을 가질 수 있다.
　디스플레이 데이터 라인 Ldd[1], Ldd[2], Ldd[3] 및 센서 데이터 라인 Lsd[1], Lsd[2]는 상이한 층을 통과하고, 이어서 비아(via), 접촉 패드(contact pad)(82) 및 ACF 입자(ACF particle)(84)의 연결 부재(connecting member)(85)를 통해 집적 회로(628)에 결합된다. 접촉 패드(82)는 구리, 텅스텐, 은, 주석, 니켈, 크롬, 티타늄, 납, 금, 비스무트, 안티몬, 아연, 지르코늄, 마그네슘, 인듐, 텔루륨, 갈륨, 다른 적합한 금속 물질, 합금 또는 이들의 조합과 같은 금속 물질을 포함하나, 이에 한정되지 않는다. ACF 입자(84) 각각은 코어(core) 및 쉘(shell)을 포함하고, 코어는 거대 분자에 의해 형성되고, 쉘은 금속 또는 금속 합금에 의해 형성된다. 쉘의 물질은 접촉 패드(82)의 물질과 동일할 수 있다.
도 9는 본 발명의 일 실시예에 따른 게이트 드라이버(gate driver)(9)의 회로도이다. 게이트 드라이버(9)는 디스플레이 게이트 드라이버(120) 또는 센서 게이트 드라이버(122)로서 기능할 수 있고, 현재 행의 디스플레이 유닛(100) 또는 센싱 유닛(104)에 대한 게이트 라인 신호를 생성할 수 있고, 트랜지스터(M1 내지 M4) 및 커패시터(Cc)를 포함할 수 있다. 신호 STV, CKV, GL1, GL2 및 VGL은 각각 선행 행에 대한 게이트 라인 신호, 클록 신호, 현재 행에 대한 게이트 라인 신호, 후속 행의 게이트 라인 신호 및 접지 기준 신호이다. 트랜지스터 M1의 소스 또는 드레인은 노드 Q(1)를 통해 트랜지스터 M2의 게이트에 결합된다. 트랜지스터 M1가 신호 STV의 고전압 레벨을 수신하면, 노드 Q(1)은 고전압 레벨로 프리차지(pre-charge) 된다. 이어서, 신호 CKV가 하이 상태로 전환될 때, 트랜지스터 M2가 턴온 되어 신호 GL1을 고전압 레벨로 끌어당기고, 커패시터 Cc를 통해 노드 Q(1)의 전압을 더 높은 전압 Vh로 승압 시킨다. 신호 GL1의 고전압 레벨은 신호 GL2를 고전압 레벨로 풀기 위해 다음 행을 위해 다음 게이트 드라이버(9)로 전달된다. 신호 GL2의 고전압 레벨을 센싱하면, 트랜지스터(M3, M4)는 노드 Q(1)의 전압 및 신호 GL1의 전압을 저전압 레벨로 풀링 하기 위해 턴온 되어, 이에 의해 신호 GL1에 대한 펄스의 생성이 완료된다. 신호(GL1)는 현재 행의 디스플레이 유닛(100) 또는 센싱 유닛(104)을 선택하는데 사용될 수 있다.
도 10 및 도 12는 디스플레이 장치(1)의 다른 예시적인 회로 레이아웃에서 중첩 트랜지스터의 평면도를 도시한다. 도 11은 라인 11-11'을 따라 도 10의 디스플레이 장치의 회로 레이아웃의 단면도를 도시한다. 도 13은 라인 13-13'을 따라 도 12의 디스플레이 장치의 회로 레이아웃의 단면도를 도시한다. 도 10과 11은 차폐층(110)은 중첩 회로 사이에 존재하는 것을 도시하고, 및 도 12 및 13은 중첩 회로가 서로 약간 시프트 되고 중첩 회로들 사이에 차폐층이 필요하지 않음을 도시한다.
도 10에서, 차폐층(110)은 디스플레이 게이트 드라이버(120)와 센서 게이트 드라이버(122) 사이에 삽입되고, 디스플레이 게이트 드라이버(120)는 2 개의 트랜지스터(114a, 114b)를 포함하고 센서 게이트 드라이버(122)는 2 개의 트랜지스터(112a, 112b)를 포함한다.
도 11에서, 트랜지스터(112a)는 트랜지스터(114a) 상에 배치되고, 차폐 패턴(110a)은 트랜지스터(112a)와 트랜지스터(114a) 사이의 바람직하지 않은 신호 결합을 차폐하기 위해 트랜지스터(112a)의 채널 영역(1120a)과 트랜지스터(114a)의 채널 영역(1140a) 사이에 향하도록 배치된다. 트랜지스터(112b)는 트랜지스터(114b) 상에 배치되고, 차폐 패턴(shielding pattern)(110b)은 트랜지스터(112b)와 트랜지스터(114b) 사이의 바람직하지 않은 신호 결합을 차폐하기 위해 트랜지스터(112b)의 채널 영역(1120b)과 트랜지스터(114b)의 채널 영역(1140b) 사이에 향하도록 배치된다. 센서 게이트 드라이버(122)의 모든 트랜지스터의 채널 영역은 제1 채널층을 형성하고, 디스플레이 게이트 드라이버(120)의 모든 트랜지스터의 채널 영역은 제2 채널층을 형성한다. 더욱이, 센서 게이트 드라이버(122)의 채널 영역과 디스플레이 게이트 드라이버(120)의 채널 영역 사이의 모든 차폐 패턴(110a/110b)은 차폐층(110)을 형성한다. 트랜지스터(112a)는 소스/게이트 부재(source/gate member)(1126a, 1126b), 게이트 절연체(gate insulator)(1128a) 및 반도체층(semiconductor layer)(1122a)을 포함한다. 트랜지스터(112b)는 소스/게이트 부재(1126c, 1126d), 게이트 절연체(1128b) 및 반도체층(1120b)을 포함한다. 소스/게이트 부재(1126b)는 연결 부재(connecting member)(1124)를 통해 소스/게이트 부재(1126c)에 결합된다. 연결 부재(1124)는 알루미늄, 구리, ITO(indium tin oxide), 티타늄 또는 이들의 조합을 포함할 수 있다. 트랜지스터(114a)는 소스/게이트 부재(1146a, 1146b), 게이트 절연체(1148a) 및 반도체층(1140a)을 포함한다. 트랜지스터(114b)는 소스/게이트 부재(1146c, 1146d), 게이트 절연체(1148b) 및 반도체층(1140b)을 포함한다. 소스/게이트 부재(1146b)는 연결 부재(1144)를 통해 소스/게이트 부재(1146c)에 결합된다. 연결 부재(1144)는 알루미늄, 구리, ITO, 티타늄 또는 이들의 조합을 포함할 수 있다. 디스플레이 장치(1)는 순차적으로 배치된 기판(1160), 버퍼층(buffer layer)(1162), 제1 절연층(1164), 제1 게이트 절연층(1166), 제1 층간 유전체(first inter-layer dielectric)(1168), 제2 층간 유전체(second inter-layer dielectric)(1170), 제2 절연층(1172), 제2 게이트 절연층(1174), 제3 층간 유전체(1176), 제4 층간 유전체(1178) 및 제3 절연층(1180)을 더 포함한다. 제3 절연층(1180)은 유기 물질을 포함할 수 있다.
도 12에서, 센서 게이트 드라이버(122)의 4 개의 트랜지스터(112a, 112b, 112c, 112d)는 디스플레이 게이트 드라이버(120)의 4 개의 트랜지스터(114a, 114b, 114c, 114d)로부터 멀리 시프트 된다. 따라서, 도 13의 트랜지스터(112a, 112b, 114a, 114b) 및 디스플레이 장치(1)는 도 13의 각 트랜지스터(114a, 114b)로부터 트랜지스터(112a, 112b)가 시프트 되는 것을 제외하고는 도 11의 구조와 유사하고, 그러므로, 트랜지스터(112a, 112b)와 트랜지스터(114a, 114b)의 신호 스위칭은 서로 간섭을 일으키지 않으므로, 차폐층이 필요하지 않다.
도 14는 디스플레이 영역(10) 및 측면 영역(12)을 도시한 디스플레이 장치(1)의 선택된 장치의 단면도를 도시한다. 디스플레이 영역(10)에는 디스플레이 유닛(100), 디스플레이 드라이빙 유닛(102a, 102b), 센싱 유닛(104) 및 센서 드라이빙 유닛(106)가 제공된다. 측면 영역(12)에는 디스플레이 데이터 드라이버(124) 및 센서 데이터 드라이버(126)가 제공된다. 디스플레이 드라이빙 유닛(102a, 102b)의 제3 채널층과 디스플레이 데이터 드라이버(124)의 제1 채널층 및 센서 데이터 드라이버(126)의 제2 채널층 중 적어도 하나는 동일한 공정으로 형성되어 제조 공정을 단순화하고 제조 비용 절감한다. 예를 들어, 디스플레이 드라이빙 유닛(102a 또는 102b)의 제3 채널층의 물질은 인듐 갈륨 아연 산화물(IGZO), 저온 다결정 실리콘(LTPS), 또는 이들의 조합을 포함한다. 디스플레이 데이터 드라이버(124)에서 제1 채널층의 물질은 LTPS를 포함한다. 센서 데이터 드라이버(126)에서 제2 채널층의 물질은 IGZO를 포함한다. 디스플레이 장치(1)는 기판(substrate)(1400), 버퍼층(buffer layer)(1402), 제1 게이트 절연체(first gate insulator)(1404), 층간 유전체(inter-layer dielectric)(1406), 제1 후면 패시베이션층(first back passivation layer)(1408), 제2 게이트 절연체(second gate insulator)(1410), 제2 후면 패시베이션층(second back passivation layer)(1412), 평탄화층(planarization layer)(1414), 픽셀 정의층(pixel defining layer)(1416), 캐소드층(cathode layer)(1418), 무기층(inorganic layer)(1414), 유기층(organic layer)(1420), 무기층(inorganic layer)(1421), N + 도핑층(N+ doped layer)(1422), P 도핑층(P doped layer)(1424), 제2 게이트 전극(second gate electrode)(1426), 제2 반도체층(second semiconductor layer)(1428), 소스/드레인 부재(source/drain member)(1430), 차광층(light shielding layer)(1432), 반도체층(semiconductor layer)(1434), 제2 소스/드레인 부재(second source/drain member)(1436), 게이트 전극(gate electrode)(1438), 애노드층(anode layer)(1440) 및 유기 발광 다이오드(organic light-emitting diode)(OLED)층(1442)을 포함한다.
도 15 내지 도 17은 디스플레이 장치(1)의 예시적인 회로 레이아웃의 3 개의 단면도를 도시하며, 박막 트랜지스터 어레이 기판과 관련한 3 가지 경우의 회로 레이아웃을 도시한다. 도 15에서, 복수의 디스플레이 유닛(100), 복수의 센싱 유닛(104), 디스플레이 드라이버(120a, 120b) 및 센서 드라이버(122a, 122b)는 제1 어레이 기판(Sa) 상에 그리고 제1 어레이 기판(Sa)과 제2 기판(Sb) 사이에 배열된다. 도 16에서, 복수의 센싱 유닛(104) 및 복수의 디스플레이 유닛(100)은 어레이 기판(Sa) 상에 배치되고, 디스플레이 드라이버(120a, 120b) 및 센서 드라이버(122a, 122b)는 각각 어레이 기판(Sa) 상에 배치된다. 도 17에서, 복수의 센싱 유닛(104)은 복수의 디스플레이 유닛(100) 상에 배치되고, 센서 드라이버(122a, 122b)는 디스플레이 드라이버(120a, 120b) 상에 배치되고, 복수의 디스플레이 유닛(100), 복수의 센싱 유닛(104), 디스플레이는 드라이버(120a, 120b) 및 센서 드라이버(122a, 122b)는 2 개의 기판(Sa, Sb) 사이에 배열된다.
도 2 내지 도 8 및 도 10 내지 도 17의 디스플레이 장치(1)의 다양한 회로 구성은 생체 센서가 디스플레이 장치의 디스플레이 패널에 통합될 수 있게 하여, 생체 인증을 제공하면서 디스플레이 장치의 디스플레이 영역을 증가시키거나 디스플레이 장치의 프레임의 크기를 감소시키는 단계를 포함한다.
당업자는 본 개시의 교시를 유지하면서 장치 및 방법의 다수의 수정 및 변경이 이루어질 수 있음을 쉽게 알 수 있을 것이다. 따라서, 상기 개시 내용은 첨부된 청구 범위의 범위 및 경계에 의해서만 제한되는 것으로 해석되어야 한다.

Claims (20)

  1. 디스플레이 영역 및 상기 디스플레이 영역에 인접한 측면 영역을 갖는 디스플레이 장치(1)에 있어서,
    상기 디스플레이 장치는,
    상기 디스플레이 영역에 배치된 복수의 디스플레이 유닛 및 복수의 센싱 유닛;
    상기 복수의 디스플레이 유닛의 적어도 일부에 결합되고, 제1 채널층을 갖는 복수의 제1 박막 트랜지스터를 포함하는 디스플레이 드라이버; 및
    상기 복수의 센싱 유닛의 적어도 일부에 결합되고, 제2 채널층을 갖는 복수의 제2 박막 트랜지스터를 포함하는 센서 드라이버;
    를 포함하고,
    상기 복수의 제1 박막 트랜지스터의 적어도 일부 및 상기 복수의 제2 박막 트랜지스터의 적어도 일부는 상기 측면 영역에 배치되는
    장치.
  2. 제1항에 있어서,
    상기 디스플레이 드라이버와 상기 센서 드라이버는,
    상기 디스플레이 장치의 평면도 방향에서 서로 중첩되는
    장치.
  3. 제2항에 있어서,
    상기 디스플레이 장치의 단면도에서 상기 복수의 제1 박막 트랜지스터의 적어도 일부와 상기 복수의 제2 박막 트랜지스터의 적어도 일부 사이에 배치된 차폐층
    을 더 포함하는
    장치.
  4. 제3항에 있어서,
    상기 차폐층은,
    상기 디스플레이 장치의 단면도에서 상기 복수의 제1 박막 트랜지스터의 적어도 일부와 상기 복수의 제2 박막 트랜지스터의 적어도 일부 사이의 영역에 걸쳐 연장되는
    장치.
  5. 제3항에 있어서,
    상기 차폐층은,
    상기 디스플레이 장치의 단면도에서 상기 복수의 제1 박막 트랜지스터의 적어도 일부의 각각과 이에 대응하는 상기 제2 박막 트랜지스터 사이에 배치되는
    장치.
  6. 제3항에 있어서,
    상기 차폐층은,
    상기 제1 채널층과 상기 제2 채널층 사이에 배치되는
    장치.
  7. 제1항에 있어서,
    상기 제1 채널층은,
    디스플레이 장치의 평면도 방향으로부터 상기 제2 채널층과 중첩되지 않는
    장치.
  8. 제1항에 있어서,
    상기 디스플레이 영역(10)에 배치되고 제3 채널층을 포함하는 복수의 제3 박막 트랜지스터를 더 포함하고,
    상기 제3 채널층과 상기 제1 채널층 및 상기 제2 채널층 중 적어도 하나는 동일한 공정으로 형성되는
    장치.
  9. 제8항에 있어서,
    제1 채널층 및 제3 채널층의 물질은 저온 다결정 실리콘
    을 포함하는
    장치.
  10. 제1항에 있어서,
    상기 복수의 디스플레이 유닛의 적어도 일부 및 디스플레이 드라이버에 결합된 복수의 스캔 라인 중 적어도 하나, 및 제1 방향을 따라 연장되는 복수의 스캔 라인 중 적어도 하나를 더 포함하고,
    상기 디스플레이 드라이버 및 상기 센서 드라이버는 상기 제1 방향에 수직인 제2 방향을 따라 정렬되는
    장치.
  11. 제1항에 있어서,
    제1 방향을 따라 복수의 디스플레이 유닛의 적어도 일부 및 디스플레이 드라이버에 결합된 복수의 스캔 라인 중 적어도 하나를 더 포함하고, 및
    상기 디스플레이 드라이버 및 상기 센서 드라이버는 상기 제1 방향을 따라 정렬되는
    장치.
  12. 제1항에 있어서,
    상기 디스플레이 장치의 평면도는 제1 방향 및 상기 제1 방향에 수직인 제2 방향을 가지고,
    상기 측면 영역 및 상기 디스플레이 영역은 상기 제1 방향을 따라 정렬되고,
    상기 디스플레이 드라이버는 디스플레이 게이트 드라이버이고 및
    상기 센서 드라이버는 센서 게이트 드라이버(122) 인
    장치.
  13. 제11항에 있어서,
    상기 측면 영역은,
    상기 디스플레이 영역의 대향면에 배열된 2 개의 측면 서브 영역을 포함하는
    장치.
  14. 제1항에 있어서,
    상기 디스플레이 장치의 평면도는 제1 방향 및 이에 수직인 제2 방향을 가지고,
    상기 측면 영역과 상기 디스플레이 영역은 상기 제2 방향을 따라 정렬되고,
    상기 디스플레이 드라이버는 디스플레이 데이터 드라이버이고 및
    상기 센서 드라이버는 센서 데이터 드라이버인
    장치.
  15. 제1항에 있어서,
    상기 디스플레이 드라이버 및 상기 센서 드라이버에 결합된 제어 회로를 더 포함하고, 및
    상기 제어 회로는 이미지 프로세서, 디지털 신호 프로세서, 중앙 처리 장치, 마이크로 프로세서 또는 이들의 조합을 포함하는
    장치.
  16. 제1항에 있어서,
    상기 디스플레이 드라이버 및 센서 드라이버는 각각 디스플레이 데이터 드라이버 및 센싱 데이터 드라이버이고, 및 상기 제어 회로, 상기 디스플레이 데이터 드라이버 및 센서 데이터 드라이버는 하나의 집적 회로에 통합되는
    장치.
  17. 제1항에 있어서,
    상기 복수의 디스플레이 유닛 및 상기 복수의 센싱 유닛은 상기 디스플레이 영역에서 교대로 배열되는
    장치.
  18. 제1항에 있어서,
    상기 디스플레이 드라이버 및 상기 센서 드라이버는 제1 기판 상에 배치되는
    장치.
  19. 제1항에 있어서,
    상기 복수의 디스플레이 유닛, 상기 복수의 센싱 유닛, 상기 디스플레이 드라이버 및 상기 센서 드라이버는 제1 기판 상에 및 상기 제1 기판과 제2 기판 사이에 배열되는
    장치.
  20. 제1항에 있어서,
    상기 복수의 센싱 유닛은 상기 복수의 디스플레이 유닛 상에 배치되고,
    센서 드라이버는 디스플레이 드라이버 상에 배치되고,
    상기 복수의 디스플레이 유닛, 상기 복수의 센싱 유닛, 상기 디스플레이 드라이버 및 상기 센서 드라이버는 2 개의 기판 사이에 배열되는
    장치.


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