KR20200100708A - 동기식으로 스위칭된 다중 입력 복조 비교기 - Google Patents

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Abstract

반송파 변조된 코드워드의 반송파 변조된 심볼의 세트를 획득하고 - 각각의 반송파 변조된 심볼은 다중-와이어 버스의 복수의 와이어 중 각각의 와이어를 통해 수신됨 -, 반송파 변조된 심볼의 세트의 각각의 반송파 변조된 심볼을 트랜지스터의 세트의 대응 트랜지스터에 적용하고 - 트랜지스터의 세트는 또한, 복수의 상호 직교 서브채널 벡터 중의 서브채널 벡터에 따라 출력 노드의 쌍에 접속됨 -, 반송파 변조된 심볼들로부터 복조 신호를 복구하며(recover), 복조 신호에 따라 트랜지스터의 세트의 전도성을 제어함으로써, 반송파 변조된 심볼의 세트의 선형 조합에 기초하여, 출력 노드의 쌍 상의 차동 전압으로서 복조된 서브채널 데이터 출력을 생성하기 위한 방법 및 시스템이 설명된다.

Description

동기식으로 스위칭된 다중 입력 복조 비교기
본 출원은, 발명의 명칭이 "결합된 다중 입력 비교기 및 복조기(Combined Multi-Input Comparator and Demodulator)"이고, 발명자가 Armin Tajalli인, 2017년 12월 28일에 출원된 미국 특허 가출원 제62/611,523호의 이익을 주장하며, 이는 모든 목적을 위해 그 전문이 본원에 참조로 포함된다.
다음의 참고문헌이 그 전체가 모든 목적을 위해 본 명세서에서 참조로 포함된다:
발명의 명칭이 "직교 차동 벡터 시그널링(Orthogonal Differential Vector Signaling)"이고 발명자가 Harm Cronie와 Amin Shokrollahi인 2010년 5월 20일에 출원된 미국 특허 출원 제12/784,414호의 미국 특허 공보 제2011/0268225호(이후 [Cronie I]로 식별됨);
발명의 명칭이 "희소 시그널링 코드를 사용한 잡음 회복, 핀-효율, 및 저전력 통신을 위한 방법 및 시스템(Methods and Systems for Noise Resilient, Pin-Efficient and Low Power Communications with Sparse Signaling Codes)"이고 발명자가 Harm Cronie, Amin Shokrollahi, 및 Armin Tajalli인 2011년 2월 17일에 출원된 미국 특허 출원 제13/030,027호(이후 [Cronie II]로 식별됨);
발명의 명칭이 "감소된 SSO 잡음을 갖는 칩 간 통신(Chip-to-Chip Communication with Reduced SSO Noise)"이고 발명자가 John Fox, Brian Holden, Peter Hunt, John D Keay, Amin Shokrollahi, Richard Simpson, Anant Singh, Andrew Kevin, John Stewart, 및 Giuseppe Surace인 2014년 1월 17일에 출원된 미국 특허 출원 제14/158,452호(이후 [Fox I]로 식별됨);
발명의 명칭이 "칩 간 통신을 위한 벡터 시그널링 코드에서의 왜곡 공차 및 이 코드를 위한 개선된 검출기를 위한 방법 및 시스템(Methods and Systems for Skew Tolerance in and Advanced Detectors for Vector Signaling Codes for Chip-to-Chip Communication)"이고 발명자가 Brian Holden, Amin Shokrollahi, 및 Anant Singh인 2013년 3월 15일에 출원된 미국 특허 출원 제13/842,740호(이후 [Holden I]로 식별됨);
발명의 명칭이 "ISI 비를 사용한 코드 평가를 위한 방법(Methods for Code Evaluation Using ISI Ratio)"이고 발명자가 Ali Hormati와 Amin Shokrollahi인 2014년 2월 2일에 출원된 미국 특허 가출원 제61/934,804호(이후 [Hormati I]로 식별됨);
발명의 명칭이 "다분기 데이터 전송(Multidrop Data Transfer)"이고 발명자가 Ali Hormati와 Amin Shokrollahi인 2014년 7월 21일에 출원된 미국 특허 가출원 제62/026,860호(이후 [Hormati II]로 식별됨);
발명의 명칭이 "고속 칩 간 통신을 위한 방법 및 장치(Method and Apparatus for High-Speed Chip-to-Chip Communications)"이고 발명자가 Ali Hormati, Armin Tajalli, 및 Amin Shokrollahi인 2016년 6월 27일에 출원된 미국 특허 출원 제15/194,497호(이후 [Hormati III]로 식별됨);
발명의 명칭이 "다중 레인 데이터 수신기에서의 클록 데이터 복구(Clock Data Recovery in Multilane Data Receiver)"이고 발명자가 Ali Hormati와 Armin Tajalli인 2017년 11월 2일에 출원된 미국 특허 출원 제15/802,365호(이후 [Hormati IV]로 식별됨);
발명의 명칭이 "높은 핀 효율을 갖는 벡터 시그널링 코드 및 칩 간 통신 및 저장에 대한 이 코드의 응용(Vector Signaling Codes with High pin-efficiency and their Application to Chip-to-Chip Communications and Storage)"이고 발명자가 Amin Shokrollahi인 2014년 2월 2일에 출원된 미국 특허 가출원 제61/934,807호(이하 [Shokrollahi I]로 식별됨);
발명의 명칭이 "감소된 수신기 복잡도를 가진 벡터 시그널링 코드(Vector Signaling Codes with Reduced Receiver Complexity)"이고 발명자가 Amin Shokrollahi인 2013년 6월 23일에 출원된 미국 특허 가출원 제61/839,360호(이후 [Shokrollahi II]로 식별됨);
발명의 명칭이 "클록 임베디드 벡터 시그널링 코드(Clock Embedded Vector Signaling Code)"이고 발명자가 Amin Shokrollahi, Brian Holden, 및 Richard Simpson인 2014년 2월 28일에 출원된 미국 특허 가출원 제61/946,574호(이하 [Shokrollahi III])로 식별됨);
발명의 명칭이 "증가된 신호 대 잡음 특성을 가진 벡터 시그널링 코드(Vector Signaling Codes with Increased Signal to Noise Characteristics)"이고 발명자가 Amin Shokrollahi와 Roger Ulrich인 2014년 7월 10일에 출원된 미국 특허 가출원 제62/015,172호(이후 [Shokrollahi IV]로 식별됨);
발명의 명칭이 "차이의 합을 사용한 칩 간 통신을 위한 벡터 시그널링 코드의 효율적인 검출을 위한 회로(Circuits for Efficient Detection of Vector Signaling Codes for Chip-to-Chip Communications using Sums of Differences)"이고 발명자가 Roger Ulrich와 Peter Hunt인 2013년 5월 15일에 출원된 미국 특허 출원 제13/895,206호(이후 [Ulrich I]라고 식별됨);
"20 Gbps 초과의 데이터 레이트를 위한 기존의 상호접속 시스템의 제어된 심볼 간 간섭 설계 기법(Controlled Intersymbol Interference Design Techniques of Conventional Interconnection Systems for Data Rates beyond 20 Gbps)", Wendemagegnehu T. Beyene와 Amir Amirkhany, IEEE Transactions on Advanced Packaging, Vol. 31 No. 4, pg. 731-740, 2008년 11월(이하 [Beyene]으로 식별됨).
본 발명은 일반적으로 통신에 대한 것이며 구체적으로는 정보를 전달할 수 있는 신호의 송신과 유선 통신에서 이들 신호의 검출에 대한 것이다.
통신 시스템에서, 하나의 물리적 위치로부터 또 다른 위치로 정보를 전송하는 것이 목적이다. 이러한 정보의 전송은 신뢰할 만하며, 고속이며, 최소한의 양의 자원을 소비하는 것이 통상적으로 바람직하다. 정보 전송 방법은, 물리적 통신 채널의 사용을 하나의 전송 방법으로 전용화하는 "기저 대역" 방법과, 주파수 도메인에서 물리적 통신 채널을 분할하여, 전송 방법이 적용될 수 있는 두 개 이상의 독립적인 주파수 채널을 생성하는 "광대역" 방법으로 크게 분류된다.
기저 대역 방법은 물리적 매체에 의해 더 분류될 수 있다. 하나의 공통적인 정보 전송 매체로는 직렬 통신 링크가 있으며, 이것은 접지 또는 다른 공통 기준에 대한 단일 와이어 회로(single wire circuit), 접지 또는 다른 공통 기준에 대한 다수의 그러한 회로, 또는 서로 관련하여 사용되는 다수의 이러한 회로에 기초할 수 있다. 직렬 통신 링크의 공통적인 예는 차동 시그널링(differential signaling; "DS")을 사용한다. 차동 시그널링은 하나의 와이어 상에 신호를 송신하며 매칭 와이어 상에 이 신호의 반대 신호를 전달함으로써 동작한다. 신호 정보는, 접지나 다른 정해진 기준에 대한 그 절대값보다는 와이어 사이의 차이에 의해 나타내어진다.
병렬 데이터 전송은 일반적으로 16개 이하의 와이어에서 32, 64 이상으로 증가하는 버스와 함께, 증가된 상호 접속 대역폭을 제공하는 데 사용된다. 병렬 신호 라인에 유도된 누화 및 노이즈가 수신 오류를 생성할 수 있으므로 패리티가 추가되어 오류 검출을 향상시켰으며, 신호 이상(signal anomalies)은 능동 버스 종단 방법(active bus termination)을 통해 해결되었다. 그러나 이들 넓은 데이터 전송 폭은 필연적으로 데이터 스큐(data skew)를 초래하여 버스 데이터 전송 처리량 증가의 제한 요소가 되었다. 임피던스 제어 커넥터 및 마이크로 스트립라인 배선 사용을 포함하여, 상호 접속 매체의 송신 라인 특성을 최적화하기 위해 상당한 노력을 기울이고 훨씬 더 높은 클록 속도로 동작하는 더 좁은 버스 폭을 사용하는 대체 접근법이 개발되었다. 그럼에도 불구하고, 필연적인 경로 결함은 송신기에 대한 능동 사전 강조 보상(active pre-emphasis compensation)과 수신기에 대한 연속적인 시간 선형 등화(Continuous Time Linear Equalization; CTLE), 및 결정 피드백 등화(Decision Feedback Equalization; DFE)를 포함한 능동적인 등화 및 심볼간 간섭(inter-symbol interference; ISI) 제거 기법을 사용해야 했으며, 이 모든 것이 통신 인터페이스의 복잡성과 전력 소모를 증가시켰다.
DS에 대한 핀 효율을 증가시키면서 DS의 바람직한 특성을 유지하는 다수의 시그널링 방법이 알려져있다. 이러한 방법 중 하나는 벡터 시그널링이다. 벡터 시그널링에 의해, 복수의 와이어 상의 복수의 신호가 집합적으로 고려되지만, 복수의 신호 각각은 독립적일 수 있다. 따라서, 벡터 시그널링 코드는 단일 회로 DS의 견고성과 병렬 데이터 전송의 높은 와이어 계수 데이터 전송 처리량(wire count data transfer throughput)을 결합할 수 있다. 벡터 시그널링 코드워드를 운반하는 전송 매체 내의 각각의 집합 신호(collective signals)는 성분(component)으로 지칭되고, 복수의 와이어의 수는 코드워드의 "치수"(때로는 "벡터"라고도 함)로 지칭된다. 이진 벡터 시그널링의 경우, 각 성분, 즉, 벡터의 "심벌"은 두 개의 가능한 값 중 하나를 갖는다. 비이진(non-binary) 벡터 시그널링의 경우, 각 심벌은 두 개의 가능한 값보다 많은 가능한 값의 세트로부터의 선택인 값을 갖는다. 벡터의 심벌이 가질 수 있는 값의 세트를 벡터 시그널링 코드의 "알파벳"이라고 칭한다. 본 명세서에서 기재한 바와 같이, 벡터 시그널링 코드는 코드워드로 부르는 동일한 길이의 벡터(N)의 집합(C)이다. 벡터 시그널링 코드의 임의의 적절한 서브세트는 이 코드의 "서브코드(subcode)"를 나타낸다. 그러한 서브코드 자체가 벡터 시그널링 코드일 수 있다. 동작 시, 코드워드의 좌표는 경계가 정해지며(bounded), 우리는 -1과 1 사이의 실수에 의해 이들 좌표를 나타내도록 선택한다. C의 크기의 이진 로그와 길이(N)의 이진 로그 사이의 비는 벡터 시그널링 코드의 핀-효율(pin-efficiency)이라고 칭한다. 벡터 시그널링 코드는, 모든 그 코드워드에 대해 좌표의 합이 항상 0이라면, "균형이 잡혀 있다(balanced)"라고 칭한다. 벡터 시그널링 방법의 추가 예가 Cronie I, Cronie II, Cronie III, Cronie IV, Fox I, Fox II, Fox III, Holden I, Shokrollahi I, Shokrollahi II, 및 Hormati I에 기재되어 있다.
이전에 설명된 바와 같이, 광대역 시그널링 방법은 이용 가능한 정보 전송 매체를 주파수 도메인에서 분할하여, 기저 대역 회로에 대해 비교 가능한 방식으로 정보를 전송할 수 있는 두 개 이상의 주파수 도메인 "채널"을 생성하고, 기저 대역 정보를 주파수 도메인 채널 신호로 변환하기 위해 알려진 반송파 변조 방법을 사용한다. 각각의 이러한 채널은 진폭, 변조, 및 정보 인코딩에 대해 독립적으로 제어될 수 있기 때문에, 시간 및 주파수에 따른 신호 손실, 왜곡, 및 잡음의 변화를 포함하여 광범위하게 변화하는 정보 전송 매체 특성에 채널의 수집을 적응시키는 것이 가능하다.
비대칭 디지털 가입자 회선(Asymmetric Digital Subscriber Line), 즉, ADSL은 기존 구리 전화 회로를 통해 디지털 데이터를 전송하는 데 사용되는 하나의 널리 배포된 광대역 시그널링 방법이다. ADSL에서, 잠재적으로 수백 개의 주파수 도메인 채널 각각은 전송에 사용되고 있는 구리 회로의 특정 잡음 및 손실 특성에 기초하여 진폭, 변조 방법, 및 디지털 반송 용량을 위해 독립적으로 구성된다.
방법 및 시스템은, 반송파 변조된 코드워드의 반송파 변조된 심볼의 세트를 획득하고 - 각각의 반송파 변조된 심볼은 다중-와이어 버스(multi-wire bus)의 복수의 와이어 중 각각의 와이어를 통해 수신됨 -, 반송파 변조된 심볼의 세트의 각각의 반송파 변조된 심볼을 트랜지스터의 세트의 대응 트랜지스터에 적용하며 - 트랜지스터의 세트의 각 트랜지스터는 서브채널 벡터의 요소에 따라 출력 노드의 쌍 중의 각각의 출력 노드에 접속됨 -, 반송파 변조된 심볼로부터 복구된 주파수에서 동작하는 복조 신호에 따라 트랜지스터의 세트의 전도성을 제어하여 반송파 변조된 심볼의 세트의 선형 조합으로서 복조된 서브채널 데이터 출력을 응답적으로 생성하여 출력 노드의 쌍 상의 차동 전압을 형성하기 위한 방법 및 시스템이 설명된다.
다중 와이어를 통한 기저 대역 및 광대역 기술의 조합을 사용하여 디지털 정보의 통신이 설명된다. 37.5 GHz에서 35 db의 감쇠를 갖는 4-와이어 통신 채널이, 여기에서 설명된 시스템 및 방법과 함께 사용하기 위한 전형적인 전송 매체로서 제공된 예에서 사용된다. 일 실시예는 전송 매체를 통해 2개의 주파수 기반 채널을 생성하며, 각 채널은 벡터 시그널링 코드와 듀오바이너리 인코딩(duobinary encoding)의 조합을 사용하여 와이어 당 초당 56 기가비트의 유효 레이트로 4개의 와이어를 통해 3개의 데이터 비트 세트를 전송한다.
도 1은 수신기 실시예의 블록도이다.
도 2는 하나의 ENRZ 서브채널을 검출하는 회로의 일 실시예의 개략도이다.
도 3은 하나의 ENRZ 서브채널을 검출하는 회로의 또 다른 실시예의 개략도이다.
도 4는 하나의 반송파 변조된 ENRZ 서브채널을 검출하는 회로의 일 실시예의 개략도이다.
도 5는 하나의 반송파 변조된 ENRZ 서브채널을 검출하는 회로의 또 다른 실시예의 개략도이다.
도 6은 하나의 반송파 변조된 ENRZ 서브채널을 검출하는 회로의 추가 실시예의 개략도이다.
도 7은 반송파 변조된 데이터 인코딩 및 디코딩 동작에 대한 파형을 도시한다.
도 8a 및 8b는 수신기 클록 생성을 위한 대안적인 실시예를 도시한다.
도 9는 일부 실시예들에 따른 방법의 흐름도이다.
상호 접속은 오랫동안 대형 디지털 시스템 설계에서 제한 요소였다. 백플레인(backplane)에 의해 상호 접속된 모듈의 수준에서든, 또는 대형 인쇄 회로 기판 내에 상호 접속된 기능적인 서브시스템의 수준에서든, 신뢰성 있고 오류가 없는 고속 디지털 상호 접속의 필요성은 가용 기술의 한계를 그 한계로 끊임없이 밀어내고 있다.
본 명세서에 설명된 시스템 및 방법은 적어도 하나의 송신 디바이스와 적어도 하나의 수신 디바이스 사이에서 상호 접속 와이어 당 초당 적어도 50 기가비트의 데이터 레이트로 강력하고 신뢰성 있는 데이터 전송을 제공한다. 도 1에 도시된 주파수 및 시간 도메인 특성을 갖는 예시적인 채널 모델이 사용될 것이다. 이러한 전송 채널은 종래의 통신 시그널링 방법과 호환될 수 없다는 것이 당업자에게 명백할 것이다; 예를 들어, 예시적인 112 기가비트/초에서의 간단한 NRZ 시그널링은 제안된 물리적 전송 채널에 걸쳐 처리하기 어려운(intractable) 46 db 감쇠에 대응하는 56 GHz의 나이키스트 주파수를 가진다.
이 제안된 데이터 레이트는 또한 부착된 송신 및 수신 디바이스 내에서 집적 회로 데이터 프로세싱 능력에 부담을 준다(strain). 따라서 이들 디바이스에서의 고속 데이터 처리는 다수의 병렬 프로세싱 "단계(phases)"에 분산될 것으로 추정된다. 일례로서, 초당 100 기가비트(즉, 비트들 사이에 단지 10 피코 초)로 데이터를 처리하는 단일 데이터 경로가 아니라, 동일한 데이터 스트림이 16개의 프로세싱 단계들에 걸쳐 분산될 수 있으며, 따라서 각각의 프로세싱 단계는 보다 합리적인 160 피코 초의 비트 당 프로세싱 시간을 갖는다. 그러나 이러한 추가된 프로세싱 시간은 추가 프로세싱 요소로 인해 복잡성이 크게 증가한다. 이러한 프로세싱의 분배는 또한 주어진 디지털 비트 결과가 이용 가능해지기 전에 지연 시간을 증가시킬 수 있으며, 그 결과를 이용하여 후속 비트 결과를 예측하는 능력을 제한하는데, 이는 결정 피드백 등화 또는 DFE 방법의 기초이다.
데이터 전송 레이트가 증가하면 상호 접속부에서 전파 신호의 파장이 줄어들면서 물리적인 문제가 또한 발생한다. 일례로, 인쇄 회로 마이크로 스트립라인 상의 56 기가헤르츠에서 전파되는 신호 파장은 약 4 밀리미터이므로, 단지 소수 파장 치수(fractional wavelength dimensions)(회로 기판을 포함하는 함침된 직물(impregnated fabric)의 직조(weave)를 포함하더라도)를 갖는 주기적 이상(periodic anomalies)은, 가용 등화 및 보상 방법을 강조하면서, 신호 무결성에 대한 상당한 교란을 나타낼 수 있다.
아다마르 변환( Hadamard Transforms)을 사용하여 정보 인코딩
[Cronie I]에서 교시된 것처럼, 월시-아다마르 변환(Walsh-Hadamard transform)이라고도 알려진 아다마르 변환은 엔트리 +1과 -1의 정사각 행렬이므로, 모든 행과 모든 열이 상호 직교하도록 배열된다. 아다마르 행렬은 선택된 다른 크기뿐만 아니라 모든 크기 2N에 대해 알려져있다. 특히, 본 명세서의 설명은 예시적인 인코더로서 4 x 4 아다마르 행렬을 사용한다.
우리의 예에서 사용된 차수 4 아다마르 행렬은
Figure pct00001
이고, 3개의 정보 비트 A, B, C의 인코딩은 이들 정보 비트와 아마마르 행렬(H4)의 행 2, 3, 및 4를 곱하여 이후 "심볼 값"으로 불리는 4개의 출력 값을 획득함으로써 획득될 수 있다. 관례적으로 결과는 심볼 값을 +1 내지 -1 범위로 제한하기(bound) 위해 적절한 상수 계수로 스케일링된다. H4의 제1 행은 여기서 사용되지 않는 공통 모드 시그널링에 대응하며, 그 다음 3개의 벡터는 각각 비트 A, B, 및 C를 출력 W, X, Y, Z로 인코딩하는 데 사용되며, 이들 벡터는 또한 아다마르 코드의 "모드" 또는 "서브채널"이라고도 불린다. 인코딩된 출력이 동시에 A, B 및 C의 인코딩으로부터 유도된 정보를 동시에 운반함에 따라, 출력은 모드의 중첩 또는 합, 즉, 벡터 시그널링 코드의 서브채널 코드 벡터의 합일 것이다.
당업자는 이러한 방식으로 인코딩된 A, B, C의 모든 가능한 값이 균형 잡힌 W, X, Y, Z에 대한 모드 합산된 값을 초래하고; 즉, 상수 값 0으로 합산한다. W, X, Y, Z에 대한 모드 합산 값은, 그 최대 절댓값이 1이 되도록 스케일링되는 경우(즉, 설명의 편의를 위해 신호가 +1에서 -1 범위에 있음), 모든 달성 가능한 값은 벡터(+1, -1/3, -1/3, -1/3) 또는 벡터(-1, 1/3, 1/3, 1/3)의 순열임이 주목될 것이다. 이것은 벡터 시그널링 코드 H4의 코드워드라고 불린다. 본 명세서에서 사용되는 바와 같이, 이 H4 코드는 이후 앙상블(Ensemble) NRZ 코드 또는 ENRZ로 불리고, 제한을 암시하지 않고 후속 예에서 벡터 시그널링 코드의 대표적인 예로서 사용될 것이다.
ENRZ
[Hormati I]은 ENRZ가 최적의 심볼 간 간섭(Inter Symbol Interference; ISI) 특성을 가지고 있으며, [Holden I]과 [Ulrich I]은 효율적인 검출이 가능하다는 것을 교시한다. 전술한 바와 같이, ENRZ는 하나의 예로서 전송 매체의 4개의 와이어를 통한 송신을 위해 3개의 이진 데이터 비트를 4개의 심볼 코드워드로 인코딩한다. 제안된 채널의 4개의 와이어를 통해 ENRZ 시그널링이 사용되는 경우, 데이터 송신 레이트는 2쌍의 전송 채널에 대해 와이어 쌍당 112 Gbps에 해당하는 단지 75 기가 심볼/초의 시그널링 레이트로 달성될 수 있다.
듀오바이너리 인코딩( Duobinary encoding)
듀오바이너리 인코딩은 직렬로 송신된 데이터 스트림의 연속 비트가 결과 송신 데이터 스펙트럼을 형성하고 이를 제약하기 위해 프로세싱되는 기술 분야에서 알려진 솔루션(solution)이다. 예를 들면, 송신 매체 섭동(perturbations)에 의해 생성될 수 있는 심볼 간 간섭(ISI)은, 하나의 단위 간격으로 신호의 수신된 진폭이, 이전의 단위 간격으로부터의 잔류 에너지에 의해 섭동되는 것으로 알려져 있다. 일례로서, 송신 매체의 섭동으로부터의 반전 펄스 반사는, 수신된 신호가 이전에 송신된 신호의 잔류 영향에 의해 감소하게 할 것이다. 따라서, 이 효과를 통보받은 송신기는, 이 심볼 간 간섭 효과를 예측 또는 사전 보상하기 위한 시도에서, 현재 송신된 신호 값을 이전 송신의 신호 값과 결합할 수 있다. 따라서, 듀오바이너리와 같은 부분 응답 코드의 사용은, 종종 리터럴 데이터 인코딩 수단(literal data encoding means)으로서가 아니라 구성적인(constructive) ISI를 생성하도록 의도된 특정 형태의 사전 등화 필터링으로 설명된다.
[Beyene]에 설명된 바와 같이, 다른 부분 응답 코드는 유사한 ISI 관리 능력을 갖는 것으로 알려져 있다. 참고로, 이들 인코딩 또는 필터링을 정의하는 특성 방정식이 표 1에 나열되어 있다.
부분 응답 시스템 특성 방정식
듀오바이너리 x n + x n -1
복부호 x n - x n -1
수정된 듀오바이너리 x n - x n -2
클래스 2 x n + 2x n -1 + x n -2
달리 설명되지 않는 한, 본 명세서에서 사용된 바와 같이, 수행된 듀오바이너리 프로세싱은 각각 0.5의 배율로 스케일링된 현재 및 바로 이전의 송신 유닛 간격 신호의 합산인 것으로 가정된다. 선택적으로, 이것은 송신 스펙트럼을 추가로 제어하기 위해 송신 저역 통과 필터와 결합될 수 있다. 다른 실시예들에서, ISI- 제어 인코딩은 아다마르 인코딩과 임의의 순서로 결합되며, 여기서 ISI- 제어 인코딩은 이후 설명되는 바와 같이 듀오바이너리, 수정된 듀오바이너리, 복부호(dicode), 클래스 2, 또는 해밍 필터(Hamming filter) 중 어느 하나이다. 이러한 실시예들에서, ISI-제어 인코딩은 또한 부분 응답 인코더에 의해 수행되는 것으로 설명될 수 있으며, 부분 응답 인코딩 또는 필터링 중 임의의 것을 구현한다.
통신 채널의 특성이 매우 잘 이해되면, 수신기에서 명시적인 보완 동작이 필요하지 않도록 송신기의 ISI 제어 동작을 구성할 수 있을 것이고, 채널 특성 자체의 효과적인 동작은 반전 동작을 수행하는 역할을 한다. 다른 실시예는 일 예로서, 이진수 데이터의 듀오바이너리 인코딩에 의해 생성된 삼원 신호(ternary signals)를 명시적으로 검출하고, 이진 디코딩 동작에 대한 명시적인 듀오바이너리에 의해 후속될 수 있다. 대안적으로, DFE와 같이 일반적으로 사용되는 수신기 ISI 제거 기술은 그러한 송신기 ISI 보상의 효과를 또한 효율적으로 처리할 것이다. 본 명세서에서 예시적인 수신기는 DFE를 통합하므로, 더 이상의 수신기 듀오바이너리(또는 다른 부분 응답 코드) 프로세싱도 보여지지 않을 것이다.
채널화 ( Channelization )
전화망의 기존 구리선 인프라를 통해 고속 디지털 서비스를 제공하려는 노력 중에는 훨씬 낮은 데이터 송신 레이트에도 불구하고 물리적 전송 채널 제한이 이전에 확인 및 해결되었다. 원하는 3메가 비트 데이터 레이트의 DSL의 경우, 전파 신호 파장은 수백 미터였으며, 현장에서 볼 수 있는 와이어 스텁(wire stubs), 스플라이스(splices), 및 절연 마모의 일반적인 간격과 밀접한 관련이 있다. 따라서, 전형적인 구리 전화 신호 경로에 대한 보상되지 않은 주파수 응답은, 이 이상들(anomalies) 중의 반사성 간섭, 열화 와이어 및 절연에 의한 소산 감쇠, AM 라디오 송신기와 같은 소스로부터의 방해 잡음에 의해 야기되는 수많은 노치 및 기울기(slopes)를 나타낼 것이다.
궁극적으로, 다중 채널 주파수 도메인 채널화는 이들 레거시 전송 문제의 영향을 제한하는 데 사용되었다. 예를 들어, 하나의 일반적으로 배포된 비대칭 디지털 가입자 회선(Asymmetric Digital Subscriber Line; ADSL) 솔루션은 약 1 MHz의 가용 전송 매체 대역폭을 4.3125kHz 채널들로 분할했다. 그런 다음, 각 채널은 감쇠 및 신호 대 잡음 비에 대해 독립적으로 테스트되었으며, 이들 테스트 결과에 따라 각 채널에 상이한 데이터 처리량 레이트가 할당되었다. 따라서 주파수 응답 노치 또는 중요한 외부 노이즈 소스와 일치하는 채널 주파수는 사용되지 않지만 이러한 문제가 없는 다른 채널은 최대 용량으로 사용될 수 있다. 불행하게도, 그러한 높은 채널 계수 프로토콜(channel count protocol)의 생성 및 검출은 저렴한 디지털 신호 처리 솔루션의 가용성에 의존하며, 그러한 기술은 현재 애플리케이션에서 100,000 데이터 레이트 증가의 대략적인 계수(factor)에 대해 아마도 10배의 비율로 시간이 지남에 따라 성능이 스케일링되었다.
따라서, 광대역 접근법이 유용할 수 있음을 현재의 채널 감쇠 문제가 시사하지만, 당 업계에 공지된 종래의 고 채널 계수 실시예 방법은 예상된 데이터 레이트와 호환되지 않는다. 고속 프로세싱을 위해 특별히 설계된 새로운 접근법이 설명될 것이다.
광대역 듀오바이너리 ENRZ
[Hormati III]은 다중 주파수 도메인 채널을 이용하여 ENRZ 시그널링을 듀오바이너리와 같은 추가 직렬 송신 인코딩과 결합하는 여러 실시예의 예를 제공한다. 이들 예 및 교시는 모든 목적을 위해 그 전체가 본원에 참조로 포함된다.
도 1은 다음 예들을 설명하기 위해 사용될 추가적인 수신기 실시예의 블록도이다. 도 1의 수신기에서, 4개의 통신 와이어(w0 내지 w3)는 기저 대역 및 광대역 신호의 혼합물을 운반하고; 제1 주파수 채널은 기저 대역에 있으며, 즉, 당 업계에 알려진 전형적인 유선 통신 채널과 비슷하다. 제2 주파수 채널은 본 명세서에서 "반송파", "반송파 변조된", 또는 "광대역" 채널로 불리며, 기저 대역의 스펙트럼 성분과 반송파 채널의 스텍트럼 성분 사이의 주파수 중첩을 최소화하기 위해 선택된, 정현 반송파를 변조하는 ENRZ+듀오바이너리 시그널링으로 구성된다.
[Hormati III]에서와 같이, 37.5GHz의 반송파 주파수가 가정된다. 기저 대역 및 반송파 채널 모두는 37.5 기가 심볼/초의 시그널링 레이트로 실행되며, 3개의 데이터 비트의 제1 세트는 기저 대역 채널의 4개의 와이어를 통해 전송되고, 3개의 데이터 비트의 제2 세트는 반송파 채널을 사용하여 동일한 4개의 와이어를 통해 전송된다.
기저 대역 시그널링 레이트가 반송파 시그널링 레이트와 다르거나 그리고/또는 반송파 주파수와 다른 실시예들이 알려져있다. 그러나 일반적으로 말해서, 이러한 관계를 고정된 상태로 유지하면 구현 이점이 있으며, 종종 위에서 제공된 1:1:1 예제와 같이 작은 정수 값의 비율로 표현된다. 그러한 이점의 한 예로서, 수신기 실시예는 하나의 그러한 수신된 신호로부터 유도된 단일 국부 발진기 클록을 유지 한 다음, 알려진 위상 고정(phase lock) 또는 지연 고정 방법을 통해 그로부터 필요한 다른 수신 클록을 유도할 수 있다.
필터들(110 및 115)은 수신된 신호들을 반송파 변조된 코드워드의 반송파 변조된 심볼의 세트를 포함하는 광대역 성분 및 기저 대역 코드워드의 기저 대역 심볼의 세트를 포함하는 기저 대역 성분으로 분리한다. 설명의 간략화를 위해, 도 1은 반송파 변조된 심볼들을 생성하기 위한 고역 통과 필터(110) 및 기저 대역 심볼들을 생성하기 위한 저역 통과 필터(115)를 포함하지만, 실제로는 대역 통과 필터 또는 대역 소거 필터(band-rejection filters)도 적용될 수 있다. 필터(115)의 출력으로부터의 기저 대역 신호 흐름에 따라, [Holden I] 및 [Ulrich I]에 따라 소위 다중 입력 비교기(Multi-Input Comparator; MIC)(130)는, 기저 대역 심볼로 표현된 다양한 와이어 신호의 가중화된 선형 조합을 수행하여, ENRZ 코드의 개별 서브채널 데이터 출력을 검출하는 출력을 생성한다. MIC(130)는 클록/데이터 복구(Clock/Data Recovery; CDR) 서브시스템(165)에 의해 제공되는 샘플링 클록의 제어 하에서 출력되는 각 서브채널 데이터의 슬라이싱 또는 시간 및 진폭 샘플링 또는 측정을 추가로 수행할 수 있다.
도 1에 도시된 바와 같이, 상이한 시스템 고려 사항은 CDR(165)에 대한 상이한 동기화 소스를 포함할 수 있다. 제1 실시예 (1)에서, 데이터 샘플링 클록은 [Hormati IV]에 기술된 방법을 사용하여 검출된 서브채널 데이터 자체의 데이터 천이로부터 유도된다. 제2 실시예 (2)에서, ENRZ 기저 대역 신호의 서브채널은 주기적 클록 신호에 대해 전용으로 또는 클록 동기화를 유지하기에 충분한 에지 정보를 보장하기 위해 데이터 스트림의 천이 밀도의 증대에 의해 동기화 소스를 제공한다. 제3 실시예 (3)는 CDR 서브시스템을 동기화하기 위해 ENRZ 데이터와 구별되는 송신된 클록 또는 동기화 신호를 사용하는데, 이는 전용 차동 와이어 쌍을 통해 송신기로부터 수신기로 송신될 수 있다.
기저 대역 데이터 경로와 마찬가지로, 광대역 데이터 검출 경로는 MIC-복조 회로(120), 샘플러(127), 및 CDR(150) 기능을 포함한다. 그러나, 광대역으로 인코딩된 데이터가 반송파로 변조되므로, 간단한 데이터 검출도 또한 반송파 신호를 처리하지 않고 수행될 수 없다.
관련 기술 분야에서 잘 이해되는 바와 같이, 반송파 상에서 변조된 신호는, 예를 들어, 국부 발진기에 의해 제공된 복조 신호와 혼합되어, 반송파 변조된 신호를 기저 대역(헤테로다인 수신기)으로 복귀시키거나(return), 데이터 검출은 데이터 샘플링 레이트뿐만 아니라 반송파 레이트(동기 검출기)에 대해 시간이 정해질(timed) 수 있다. 도 1에서, 이러한 동작은 후술하는 바와 같이 MIC-복조 회로(120)에 의해 수행된다. 복조 신호는 주파수 체배기(frequency multiplier)(160)에 의해 생성될 수 있으며, 제한 없이 제공되는 이 예에서 주파수 체배기(160)는 기저 대역 CDR(165)에 의해 생성된 샘플링 클록 신호로부터 반송파 주파수 기준을 유도한다. 검출된 서브채널 정보는, MIC-복조 회로(120)의 동기 검출 동작 또는 헤테로다인의 잔류 아티팩트를 제거하기 위해 저역 통과 필터(125)를 사용해 프로세싱된다. 반송파 CDR 서브시스템(150)은 복조된 광대역 채널 데이터 샘플링(127)에 적합한 데이터 샘플링 클록을 생성한다. 120에 의해 사용되는 특정 복조 방법에 따라, 복조 클록 관리자(140)는 주파수 체배기(160)에 의해 생성된 복조 신호, 150에 의해 제공된 데이터 샘플링 클록, 또는 복조를 위한 클록의 조합을 제공할 수 있다.
대안적인 실시예는 수신기 클록을 반송파에 동기화시키고 그 유도된 기준 소스로부터 다른 샘플링 클록을 유도하고, 수신기 클록을 검출된 데이터 스트림에 동기화시키고 그 유도된 기준 소스로부터 다른 샘플링 클록을 유도하거나 상기 방법의 조합을 이용할 수 있다. 동기화는 국부 클록 신호를 생성하는 위상 고정 또는 지연 고정 루프에서 국부 전압 제어 발진기(voltage controlled oscillator; VCO) 또는 전압 제어 지연을 이용할 수 있다. 대안적으로, 동기화는 국부 클록 신호의 위상을 수정하기 위해 위상 보간기 또는 조정 가능한 지연을 구성하는 위상 비교기 결과를 이용하는 것에 의존할 수 있다.
동기식으로 스위칭된 다중 입력 복조 비교기
도 2는 선형 모드 ENRZ 검출기의 일 실시예를 도시한 개략도이다. 입력 신호(w0, w1, w2, w3)는 기저 대역 코드워드의 저역 통과 필터링된(도시되지 않음) 기저 대역 심벌을 운반하는 수신된 유선 신호이며, ENRZ 코드의 특정 서브채널에 따라 트랜지스터에 접속된다. 즉, 서브채널 벡터의 양의 값은 와이어가 긍정적 방식으로 출력에 기여하는 트랜지스터에 접속됨을 나타내고, 음의 값은 각 와이어가 출력의 음의 부분에 기여하는 트랜지스터에 접속됨을 나타낸다. 따라서, 도 2에서, 와이어는 서브채널 벡터 [1, -1, 1, -1]에 따라 트랜지스터에 접속되고, 차동 출력 QH 및 QL은 계산에 의해 생성된 선형 조합의 결과에 대응한다.
Figure pct00002
[Holden I]에 설명된 바와 같이, 입력 신호의 상이한 순열을 갖는 수학식 2의 3개의 인스턴스는 ENRZ 코드의 3개의 서브채널 데이터 출력을 효율적으로 검출한다. 따라서, 도 1의 기저 대역 검출기(130)는 도 2의 회로의 3개의 인스턴스로 구성될 수 있다.
도 3은, 도 2에서 MIC의 동일한 선형 조합을 구현하는 동기식으로 스위칭된 복조 MIC 회로(여기서 "MIC-복조 회로"라고도 함)의 실시예이며, 여기서, 반송파 주파수에서 동작하는 복조 신호 CK_d가 MIC-복조 회로의 게이트 동작에 사용되어, 반송파 변조된 코드워드의 반송파변조된 심볼의 동기식 검출을 가능하게 한다. 실제 실시예에서, CK_d는 도 1의 주파수 체배기(160)에 의해 제공되는 반송파 주파수에 위상 고정될 것이다. 도 3에 도시된 바와 같이, MIC 복조 회로는 반송파 변조된 코드워드의 반송파 변조된 심볼의 세트를 획득한다. 각각의 반송파 변조된 심볼은 다중-와이어 버스의 복수의 와이어 중 각각의 와이어를 통해 수신될 수 있으며, 도시된 트랜지스터의 세트의 대응 트랜지스터에 적용되기 전에 고역 통과(또는 대역 통과) 필터링되었을 수 있다. 각각의 트랜지스터는 서브채널 벡터의 요소에 따라 출력 노드의 한 쌍 중 각각의 출력 노드에 접속된다. 예를 들어, 도 3에 도시된 예에서, 와이어[w0 w1 w2 w3]에 접속된 트랜지스터의 세트는, 수학식 1에 주어진 H4 아다마르 행렬의 제2 행에 대응하는 서브채널 벡터[1 -1 1 -1]에 따라 출력 노드들(QL 및 QH)의 쌍에 접속된다. 다른 2개의 서브채널에 대한 MIC를 구성하는 트랜지스터 세트는, [1 -1 1 -1] 서브채널 벡터와 상호 직교하는 H4 아다마르 행렬의 다른 서브채널 벡터에 따라 출력 노드의 쌍에 접속될 수 있다. 일부 추가 실시예에서, 트랜지스터 세트의 각 트랜지스터는 서브채널 벡터에 따라 반송파 변조된 심볼에 각각의 크기 가중치를 적용할 수 있다. 수학식 3은 다양한 크기를 갖는 서브채널 벡터를 포함하는 하나의 특정 행렬이다. 크기 가중치는, 예를 들어, 상대적인 트랜지스터 치수, 전류원 크기, 및/또는 병렬로 접속된 다수의 동일한 크기의 트랜지스터에 따라 적용될 수 있다. 트랜지스터의 세트의 전도성은 동기식으로 스위칭되고, 복조 신호 CK_d에 따라 제어되며, 복조 신호 CK_d는 반송파 변조된 심볼로부터 복구된 주파수에서 동작하여, 출력 노드의 쌍 상의 차동 전압을 형성하는, 반송파 변조된 심볼의 세트의 수학식 2에 따라 수행되는 선형 조합으로서, 복조된 서브채널 데이터 출력을 응답적으로 생성한다.
Figure pct00003
도 4는 MIC-복조화 ENRZ 검출기의 추가 실시예이다. MIC 복조 회로는 다이내믹 모드로 동작하여, 심볼 레이트에서 동작하는 샘플링 클록(CK)이 낮을 때 출력 노드(QH 및 QL)의 쌍의 노드 정전 용량을 충전하고, CK가 높을 때 입력 트랜지스터의 세트를 통해 접지로 이들 노드에 대한 방전 경로를 선택적으로 제공하는 것을 포함한다. 노드가 방전됨에 따라, 수학식 2의 결과에 대응하는 차동 출력 신호는 출력 노드(QH 및 QL)에서 생성된다. 이러한 실시예에서, 샘플링 클록은, 반송파 변조된 심볼이 복조되고 선형 조합이 샘플링 클록에 따라 슬라이스(slice)됨에 따라 동시에 복조 신호로서 작용한다. 이러한 실시예는 샘플링 클록 레이트와 반송파 주파수가 동일할 때 발생할 수 있다. 일부 대안적인 실시예에서, 도시된 바와 같이, 동기식 스위칭은 복조 신호 CK_d를 사용하여, 반송파 주파수 레이트에서 검출기의 동적 동작을 주기적으로 차단하거나 게이트(gate)함으로써 달성되어, 반송파를 변조하는 신호의 직접적인 검출을 허용할 수 있다. 이러한 일부 실시예들에서, 복조 신호(CK_d)는 샘플링 클록(CK)의 기저 대역 심볼 보드 레이트(baseband symbol baud rate)의 정수배, 예를 들어, 2x, 3x 등일 수 있다. 대안적으로, 복조 신호는 샘플링 클록 레이트의 일부인 주파수를 가질 수 있다.
도 5는 도 3의 반파(half-wave) 동기 검출기의 전파(full-wave) 변형이다. 반파 검출기에서와 같이, 동기식으로 스위칭된 ENRZ 검출은, 반송파 주파수에 위상 고정되는 복조 신호 CK_d+ 및 그 반전 또는 보수 CK_d-의 동작에 의해 게이트된다. 대안적인 실시예에서, 트랜지스터의 각각의 차동 쌍은 동일한 복조 신호 CK_d+를 수신하는 NMOS 디바이스 및 PMOS 디바이스로 구성될 수 있다. 이러한 전파 회로 변형에서, 출력 노드의 쌍에 대한 각 입력의 기여는 클록의 교번하는 반 사이클(alternating half cycles)에 대해 반전 및 비반전 결과 출력으로 조종되어(steered), 출력 신호를 효과적으로 두 배로 증가시키고 출력 필터링의 필요성을 실질적으로 감소시킨다. 이 조종은 복조 신호 및 그 반전에 따라 트랜지스터의 세트의 각 트랜지스터를 각각의 출력 노드에 선택적으로 접속하기 위해 출력 노드의 쌍에 접속된 트랜지스터의 복수의 차동 쌍에 의해 수행된다. 도시된 바와 같이, 반송파 변조된 심볼을 수신하는 트랜지스터의 세트는 트랜지스터의 각각의 차동 쌍을 통해 출력 노드의 쌍 사이에서 교대로 접속된다. 각각의 서브채널 MIC에 대해, 트랜지스터의 차동 쌍은 복수의 상호 직교 서브채널 벡터 중의 각각의 서브채널 벡터에 따라 접속될 수 있다. 도 5의 경우에, 트랜지스터의 차동 쌍은 서브채널 벡터 [1 -1 1 -1]에 따라 출력 노드의 쌍에 접속된다.
도 6은 도 4의 이산 반파 동적 동기 검출기의 이산 전파 변형을 도시한다. 샘플링 클록(CK)은 회로의 동적 충전/방전 동작을 제어하는 한편, 복조 신호(CK_d+) 및 그것의 보수 CK_d- 게이트 검출은 전술한 바와 같이 반송파 주파수와 동기가 되도록 한다.
도 4 및 도 6의 예에서, 2개의 클록 신호의 타이밍은 동적 회로 동작과 호환되도록 조정될 수 있다. 구체적으로, 도 4에서 클록 CK가 낮을 때 발생하는 사전 충전(pre-charge) 동작은, 클록 CK_d 및 CK가 둘 다 높을 때 발생하는 각 방전 또는 적분(integration) 사이클에 선행할(precede) 수 있다. 도 6에서, 클록 CK의 전체 사이클(즉, 서전 충전 사이클 및 방전 사이클)은 CK_d의 각각의 반 사이클마다 발생할 수 있다. 대안적으로, 회로에 대한 적분 시간은 CK_d의 둘 이상의 반 사이클를 포함하기에 충분히 길 수 있다. 추가적인 대안적 실시예에서, 복조 신호 CK_d+/-는 CK의 정수배일 수 있다. 이러한 실시예에서, CK_d의 다수의 사이클은 본질적으로 신호를 적분 기간 내 또는 외로 게이트한다. 이러한 실시예에서, 출력 노드의 쌍은 샘플링 클록에 따라 사전 충전되고, 출력 노드의 쌍은, 트랜지스터의 입력에서 반송파 변조된 심볼이 정확한 극성을 가질 때만 방전된다. 전파 실시예에서, 출력 노드의 쌍은 항상 방전되지만, 출력 노드의 쌍에 대한, 반송파 변조된 심볼을 수신하는 트랜지스터의 세트의 접속은, 반송파 변조된 심볼이 변조에 따라 교번할 때, 복조 신호에 따라 교번된다.
반파 및 전파 동기 검출기의 동작은 도 7의 파형에 도시되어 있다. [Hormati III]에 설명된 것처럼, 송신기는 송신 데이터와 반송파 레이트 클록을 곱하여 반송파 변조된 신호를 생성한다. 수신기는 반송파 레이트 복조 클록을 국부적으로 생성하며, 이는 검출 가능한 수신 데이터 신호를 생성하기 위해 동기 검출기에서 수신된 신호와 결합된다. 반송파 변조된 신호는 반송파 변조된 코드워드의 반송파 변조된 심볼로 인코딩되어 다중-와이어 버스의 와이어를 통해 송신된다.
도 7의 도시된 영점 복귀(Return-to-Zero; RTZ) 파형은 반파 검출기 회로의 출력의 일례이고, 전파 파형은 전파 검출기 회로의 출력의 일례이다. 일부 실시예들에서, 이러한 출력들 모두는 검출된 파형을 재구성하고 불요 신호 아티팩트(spurious signal artifacts)를 제거하는 것을 돕기 위해 저역 통과 필터링된다. 그런 다음, 수직 해시 마크로 도시된 바와 같이, 각각의 파형은 데이터 간격의 중심에서 샘플링될 수 있다.
도 8a는 도 1에 도시된 바와 같은 실시예에 필요한 수신 클록을 생성하는 종래의 다중 PLL 접근법을 도시하는 블록도이다. 수신된 데이터(전용 와이어, 전용 서브채널, 및/또는 향상된 에지 천이 밀도, 아이 폭(eye width), 또는 에지 측정 등을 통해 송신된 클록을 포함할 수 있음)로부터 직접적으로 또는 간접적으로 얻은 정보를 사용하여, 적절히 타이밍된 샘플링 클록이 생성되어 검출된 기저 대역 데이터의 최적 샘플링을 허용한다. 이것을 일반적으로 클록 데이터 정렬 또는 클록 데이터 복구(Clock-Data Recovery; CDA 또는 CDR)라고 한다. 일반적인 실시예에서, 위상 검출기가, 원하는 특성을 갖는 국부 클록 신호를 생성하기 위해 전압 제어 발진기(VCO)를 제어하는 PLL 구성이 사용된다.
별도로, 독립적인 PLL 구성은 수신된 반송파 복조된 데이터의 반송파 주파수에 정렬된 국부 클록 신호, 및 반송파 복조된 데이터의 최적 샘플링에 적합한 샘플링 클록을 생성한다.
대안적인 실시예에서, 필요한 국부 클록 신호 중 하나 이상이 또 다른 클록 신호로부터 유도될 수 있다. 도 8b는 기저 대역 데이터로부터 유도된 기준에 고정된 PLL을 사용하여 생성된 국부 클록 신호를 도시한다. 이는 대표적인 예로서, 전용 클록 신호를 통합하거나 또는 보장된 에지 전이 밀도에 의해 증강되는 기저 대역 데이터에 의해 촉진될(facilitated) 수 있다. 그런 다음, 이 잘 제어되고 안정적인 국부 클록은 잘 알려진 주파수 분할 또는 곱셈(division or multiplication)(예를 들어, 도 1의 주파수 체배기(160)를 사용하여)에 의해 또는 단순히 위상 보간기 또는 조정 가능한 지연 요소(예를 들어, 오프셋 정정 요소(140)를 사용)를 사용하는 유도된 클록의 상대적 위상을 조정함으로써 다른 국부 클록 신호를 생성하는 데 사용될 수 있다. 예를 들어, 기저 대역 데이터로부터 유도된 국부 클록 신호는 반송파 주파수와 동일한 주파수를 가질 수 있고, 따라서 복조 신호를 생성하기 위해 위상 검출기 및 위상 보간기를 사용하여 위상 조정될 수 있다. 또한, 복조된 서브채널 데이터의 데이터 레이트가 기저 대역 데이터의 데이터 레이트와 동일한 경우, 기저 대역 데이터로부터 유도된 클록은 복조된 서브채널 데이터에 대한 샘플링 클록의 생성을 구동할(drive) 수 있고 이에 따라 위상 편이될 수 있다. 일부 실시예들에서, 반송파 주파수는 기저 대역 데이터의 데이터 레이트와 상이하므로, 기저 대역 데이터로부터 생성된 샘플링 클록은 곱해지고/나누어져(도시되지 않음) 반송파 주파수를 갖는 복조 신호를 생성할 수 있다(도 1에 도시된 경우와 같음). 그 후, 복조 신호는 반송파 변조된 심볼에 정렬되도록 위상 검출 및 위상 편이될 수 있다. 도 8b는 2개의 이러한 유도된 클록을 도시하며, 각각은 별도의 위상 검출기 및 위상 보간기에 의해 위상 조정된다. 일부 실시예에서, 위상 조정은, 기저 대역/반송파 신호가 상이한 필터링 등을 거칠(undergo) 때 이 신호에 대한 신호 경로의 차이를 보상하기 위해 수행된다.
일부 실시예에서, 상술한 바와 같이 생성된 제1 국부 클록으로부터 유도되는 제2 국부 클록을 생성하는 2차 또는 슬레이브 PLL을 이용하는 실시예를 포함하는 하이브리드 클록 생성 실시예도 가능하다. 이러한 시스템 구성에서, 2차 PLL은 1차 PLL과는 다른 고정 특성(lock characteristics)을 가질 수 있어서, 고정 시간, 프리-런닝 드리프트(free-running drift), 지터(jitter) 등과 같은 특성을 독립적으로 최적화할 수 있다.
도 9는 일부 실시예들에 따른 방법(900)의 흐름도이다. 도시된 바와 같이, 방법(900)은 반송파 변조된 코드워드의 반송파 변조된 심볼의 세트를 획득하는 단계(902)를 포함하고, 각각의 반송파 변조된 심볼은 다중-와이어 버스의 복수의 와이어 중 각각의 와이어를 통해 수신된다. 반송파 변조된 심볼의 세트의 각각의 반송파 변조된 심볼은, 트랜지스터의 세트의 대응 트랜지스터에 적용되고(904), 트랜지스터의 세트는 또한, 복수의 서브채널 벡터 중의 서브채널 벡터에 따라 출력 노드의 쌍에 접속된다. 복조 신호 CK_d는 반송파 변조된 심볼의 세트로부터 복구된다(906). 복조된 서브채널 데이터 출력은, 복조 신호 CK_d에 따라 트랜지스터의 세트의 전도성을 제어함으로써, 반송파 변조된 심볼의 세트의 선형 조합에 기초하여, 출력 노드 쌍 상의 차동 전압으로서 생성된다(908).
일부 실시예에서, 트랜지스터 세트의 전도성을 제어하는 것은 도 3 및 4에 도시된 바와 같이 복조 신호 CK_d에 따라 전류원을 선택적으로 인에이블(enable)하는 것을 포함한다. 이러한 실시예에서, 복조된 서브채널 데이터 출력은 도 7에 도시된 바와 같이, 영점 복귀(RTZ) 신호이다.
일부 실시예에서, 전도성을 제어하는 것은 복조 신호에 따라 출력 노드의 쌍 사이에서 트랜지스터의 세트의 각 트랜지스터를 교대로 접속하는 것을 더 포함한다. 이러한 실시예에서, 각각의 트랜지스터 회로는 서브채널 벡터에 따라 출력 노드의 쌍에 접속된 트랜지스터의 각각의 차동 쌍을 사용하여 출력 노드의 쌍 사이에 교대로 접속된다. 일부 실시예에서, 트랜지스터의 각각의 차동 쌍은 복조 신호 및 복조 신호의 보수(complement)를 수신하고, 동일한 유형의 트랜지스터(예를 들어, NMOS 또는 PMOS 전용)로 구성되는 반면, 대체 실시예는 복조 신호 CK_d를 수신하는 NMOS 트랜지스터 및 PMOS 트랜지스터를 포함하는 트랜지스터의 차동 쌍을 포함할 수 있다. 이러한 구성은, 복조 신호(CK_d+) 및 복조 신호(CK_d-)의 보수를 수신하는 차동 쌍들이, 반송파 변조된 심볼의 극성에 따라 각각의 출력 노드 사이에서 반송파 변조된 심볼들에 접속된 대응 트랜지스터의 접속을 교번하는 것으로 도 5 및 6에 도시되어 있다.
일부 실시예들에서, 트랜지스터 세트의 각 트랜지스터의 전도성은 적용된 반송파 변조된 심볼의 심볼 값에 의해 추가로 제어된다. 그러한 실시예들에서, 각각의 트랜지스터를 통해 인출되는 전류의 양은 각각의 트랜지스터에 인가된 심볼 값에 비례한다. 하나의 특정 실시예에서 신호 진폭은 다음과 같다:
500 mV 중심,
500+180 = 680mV (+1)
500-60 = 440mV (-1/3)
500-60 = 440mV (-1/3)
500-60 = 440mV (-1/3)
여기서 크기 '1'의 심볼은 500mV 중심 전압에서 180mV 편차에 대응하고, 크기 '1/3'의 심볼은 500mV 중심 전압에서 60mV 편차에 해당한다.
일부 실시예에서, 본 방법은, 샘플링 클록에 응답하여 출력 노드의 쌍을 사전 충전하는 단계를 더 포함하고, 트랜지스터의 세트의 전도성은 샘플링 클록에 따라 추가로 제어된다. 이러한 실시예들은 위에서 "이산적" 또는 "동적" MIC-복조 회로라고 한다.
일부 실시예에서, 출력 노드의 쌍 상의 차동 전압은 출력 노드의 쌍에 접속된 임피던스 요소를 통해 전류를 인출함으로써 형성된다. 일부 실시예에서, 임피던스 요소는 저항기 양단의 전압 강하를 제어하기 위해 전원 공급 장치와 출력 노드의 쌍 사이에 접속된 저항기 일 수 있다. 저항기를 통해 유입되는 전류의 차동량(differential amount)은 출력 노드의 쌍 상에서 차동 전압 출력을 형성할 것이다.
일부 실시예들에서, 본 방법은 복조된 서브채널 데이터 출력을 저역 통과 필터링하는 단계를 더 포함한다.
일부 실시예에서, 반송파 변조된 심볼의 세트를 획득하는 단계는, 반송파 변조된 코드워드의 반송파 변조된 심볼의 세트와 기저 대역 코드워드의 기저 대역 심볼의 세트를 포함하는 중첩 코드워드를 고역 통과 필터링하는 단계를 포함한다.
일부 실시예에서, 서브채널 벡터는 직교 행렬의 행을 구성하는 복수의 상호 직교 서브채널 벡터의 일부이다. 일부 이러한 실시예에서, 직교 행렬은 아다마르 행렬이다.
일부 실시예에서, 복조 신호는 데이터 스트림의 보드 레이트와 연관된 샘플링 클록과 동일한 레이트르 갖는다. 대안적인 실시예에서, 복조 신호는 샘플링 클록과는 다른 레이트를 갖는다. 이러한 일부 실시예에서, 복조 신호는 샘플링 클록의 정수배일 수 있고, 단일 단위 간격으로 다수의 방전 주기를 개시할 수 있다. 대안적으로, 복조 신호는 샘플링 클록의 일부일 수 있다. 이러한 실시예들에서, 샘플링 클록은 복조 신호의 반 사이클에서 다수의 사전 충전/방전 사이클을 개시할 수 있다. 일부 실시예들에서, 복조 신호는 주파수 체배기를 사용하여 샘플링 클록을 곱함으로써 생성된다. 대안적으로, 복조 신호는 주파수 분배기(frequency divider)를 사용하여 샘플링 클록을 나눔으로써 생성될 수 있다.

Claims (20)

  1. 방법에 있어서,
    반송파 변조된 코드워드의 반송파 변조된 심볼의 세트를 획득하는 단계 - 각각의 반송파 변조된 심볼은 다중-와이어 버스의 복수의 와이어 중 각각의 와이어를 통해 수신됨 -;
    상기 반송파 변조된 심볼의 세트의 각각의 반송파 변조된 심볼을 트랜지스터의 세트의 대응 트랜지스터에 적용하는 단계 - 상기 트랜지스터의 세트는 또한, 복수의 상호 직교 서브채널 벡터 중의 서브채널 벡터에 따라 출력 노드의 쌍에 접속됨 -;
    상기 반송파 변조된 심볼들로부터 복조 신호를 복구하는(recover) 단계; 및
    상기 복조 신호에 따라 상기 트랜지스터의 세트의 전도성을 제어함으로써, 상기 반송파 변조된 심볼의 세트의 선형 조합에 기초하여, 상기 출력 노드의 쌍 상의 차동 전압으로서 복조된 서브채널 데이터 출력을 생성하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 트랜지스터 세트의 전도성을 제어하는 단계는 상기 복조 신호에 따라 전류원을 선택적으로 인에이블(enable)하는 단계를 포함하는 것인, 방법.
  3. 제2항에 있어서,
    상기 복조된 서브채널 데이터 출력은 영점 복귀(return-to-zero; RTZ) 신호인 것인, 방법.
  4. 제1항에 있어서,
    상기 트랜지스터의 세트의 전도성을 제어하는 단계는, 상기 복조 신호에 따라 상기 출력 노드의 쌍 사이에서 상기 트랜지스터의 세트의 각각의 트랜지스터를 교대로 접속하는 단계를 더 포함하는 것인, 방법.
  5. 제4항에 있어서,
    각각의 트랜지스터 회로는, 상기 서브채널 벡터에 따라 상기 출력 노드의 쌍에 접속된 트랜지스터의 각각의 차동 쌍을 사용하여 상기 출력 노드의 쌍 사이에 교대로 접속되며, 상기 트랜지스터의 각각의 차동 쌍은 상기 복조 신호 및 상기 복조 신호의 보수(complement)를 수신하는 것인, 방법.
  6. 제1항에 있어서,
    상기 트랜지스터의 세트의 각각의 트랜지스터의 전도성은, 상기 적용된 반송파 변조된 심볼의 심볼 값에 의해 추가로 제어되어, 상기 심볼 값에 비례하는, 각각의 트랜지스터를 통한 전류량을 인출하는(draw) 것인, 방법.
  7. 제1항에 있어서,
    샘플링 클록에 응답하여 상기 출력 노드의 쌍을 사전 충전하는 단계를 더 포함하고, 상기 트랜지스터 세트의 전도성은 상기 샘플링 클록에 따라 추가로 제어되는 것인, 방법.
  8. 제1항에 있어서,
    상기 출력 노드의 쌍 상의 차동 전압은 상기 출력 노드의 쌍에 접속된 임피던스 요소를 통해 전류를 인출함으로써 형성되는 것인, 방법.
  9. 제1항에 있어서,
    상기 복조된 서브채널 데이터 출력을 저역 통과 필터링하는 단계를 더 포함하는, 방법.
  10. 제1항에 있어서,
    상기 반송파 변조된 심볼의 세트를 획득하는 단계는, 상기 반송파 변조된 코드워드의 반송파 변조된 심볼의 세트와 기저 대역 코드워드의 기저 대역 심볼의 세트를 포함하는 중첩 코드워드를 고역 통과 필터링하는 단계를 포함하는 것인, 방법.
  11. 장치에 있어서,
    반송파 변조된 코드워드의 반송파 변조된 심볼의 세트를 획득하도록 구성된 다중-와이어 버스의 복수의 와이어 - 각각의 반송파 변조된 심볼은 상기 다중-와이어 버스의 상기 복수의 와이어 중의 각각의 와이어를 통해 수신됨 -;
    복수의 상호 직교 서브채널 벡터 중의 서브채널 벡터에 따라 출력 노드의 쌍에 접속된 트랜지스터의 세트 - 상기 트랜지스터의 세트의 각각의 트랜지스터는 상기 반송파 변조된 심볼의 세트의 각각의 반송파 변조된 심볼을 수신함 -; 및
    상기 반송파 변조된 심볼로부터 복구된 주파수에서 동작하는 복조 신호에 따라 상기 트랜지스터의 세트의 전도성을 제어함으로써, 상기 반송파 변조된 심볼의 세트의 선형 조합에 기초하여, 상기 출력 노드의 쌍 상의 차동 전압으로서 복조된 서브채널 데이터 출력을 생성하도록 구성된 복조 회로
    를 포함하는, 장치.
  12. 제11항에 있어서,
    상기 복조 회로는 상기 복조 신호에 의해 제어되는 선택 가능하게 인에이블된 전류원을 포함하는 것인, 장치.
  13. 제11항에 있어서,
    상기 복조된 서브채널 데이터 출력은 영점 복귀(RTZ) 신호인 것인, 장치.
  14. 제11항에 있어서,
    상기 복조 회로는. 상기 복조 신호에 따라 상기 출력 노드의 쌍 사이에서 상기 트랜지스터의 세트의 각각의 트랜지스터를 교대로 접속함으로써 상기 전도성을 제어하도록 구성되는 것인, 장치.
  15. 제14항에 있어서,
    상기 트랜지스터의 세트의 각각의 트랜지스터는, 상기 서브채널 벡터에 따라 상기 출력 노드의 쌍에 접속된 트랜지스터의 각각의 차동 쌍을 통해 상기 출력 노드의 쌍 사이에 교대로 접속되며, 상기 트랜지스터의 각각의 차동 쌍은 상기 복조 신호 및 상기 복조 신호의 보수를 수신하는 것인, 장치.
  16. 제11항에 있어서,
    상기 트랜지스터의 세트의 각각의 트랜지스터의 전도성은, 적용된 반송파 변조된 심볼의 심볼 값에 의해 추가로 제어되어, 상기 심볼 값에 비례하는 각각의 트랜지스터를 통한 전류량을 인출하는 것인, 장치.
  17. 제11항에 있어서,
    샘플링 클록에 응답하여 상기 출력 노드의 쌍을 사전 충전하도록 구성된 트랜지스터의 사전 충전 쌍을 더 포함하고, 상기 복조 회로는 상기 샘플링 클록에 따라 상기 트랜지스터의 세트의 전도성을 제어하도록 구성된 방전 트랜지스터를 더 포함하는 것인, 장치.
  18. 제11항에 있어서,
    상기 출력 노드의 쌍에 접속된 임피던스 요소의 쌍을 더 포함하고, 상기 임피던스 요소는, 상기 임피던스 요소를 통해 전류를 인출함으로써 상기 출력 노드의 쌍 상에 상기 차동 전압을 형성하도록 구성되는 것인, 장치.
  19. 제11항에 있어서,
    상기 복조된 서브채널 데이터 출력을 필터링하도록 구성된 저역 통과 필터를 더 포함하는, 장치.
  20. 제11항에 있어서,
    상기 반송파 변조된 코드워드의 반송파 변조된 심볼의 세트와 기저 대역 코드워드의 기저 대역 심볼의 세트를 포함하는 중첩 코드워드를 필터링함으로써, 상기 반송파 변조된 심볼의 세트를 생성하도록 구성된 고역 통과 필터를 더 포함하는, 장치.
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