KR20200098759A - Plasma processing apparatus - Google Patents

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Abstract

According to one embodiment of the present invention, a plasma processing device capable of maintaining a constant angle of incident of ions in an edge region of a wafer even when a focus ring is consumed comprises: a lower electrode supporting a wafer; a focus ring disposed to surround the edge of the lower electrode; and an edge ring disposed under the focus ring. Here, the focus ring includes a lower region and an upper region disposed on the lower region, and electrical conductivity of the upper region may increase toward the lower region.

Description

플라즈마 처리 장치{PLASMA PROCESSING APPARATUS}Plasma processing apparatus {PLASMA PROCESSING APPARATUS}

본 발명은 플라즈마 처리 장치에 관한 것이다. The present invention relates to a plasma processing apparatus.

일반적으로 반도체 소자는 박막의 증착 공정, 건식 식각 공정 등을 포함하는 다수의 단위공정을 통해 제조되고 있으며, 건식 식각 공정은 주로 플라즈마 반응이 유도되는 반도체 제조 장치 내에서 수행된다. 반도체 소자의 미세화 및 고집적화에 따라, 불균일한 건식 식각 공정은 이 반도체 소자의 특성에 미치는 영향이 증대되고 있다. In general, semiconductor devices are manufactured through a number of unit processes including a thin film deposition process, a dry etching process, and the like, and the dry etching process is mainly performed in a semiconductor manufacturing apparatus in which a plasma reaction is induced. With the miniaturization and high integration of semiconductor devices, the non-uniform dry etching process has an increasing influence on the characteristics of the semiconductor devices.

본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 포커스 링이 소모되더라도 웨이퍼의 가장자리 영역에서 이온의 입사 각도가 일정하게 유지될 수 있는 플라즈마 처리 장치를 제공하는 데 있다.One of the technical problems to be achieved by the technical idea of the present invention is to provide a plasma processing apparatus capable of maintaining a constant incident angle of ions in an edge region of a wafer even when a focus ring is consumed.

본 발명의 일 실시예에 따른 플라즈마 처리 장치는 웨이퍼를 지지하는 하부 전극, 상기 하부 전극의 가장자리를 둘러싸도록 배치되는 포커스 링, 및 상기 포커스 링 아래에 배치되는 엣지 링을 포함한다. 상기 포커스 링은 하부 영역 및 상기 하부 영역 상에 배치된 상부 영역을 포함하고, 상기 상부 영역은 상기 하부 영역에 가까워질수록 전기 전도도가 증가한다. A plasma processing apparatus according to an embodiment of the present invention includes a lower electrode supporting a wafer, a focus ring disposed to surround an edge of the lower electrode, and an edge ring disposed under the focus ring. The focus ring includes a lower region and an upper region disposed on the lower region, and the electric conductivity increases as the upper region approaches the lower region.

본 발명의 일 실시예에 따른 플라즈마 처리 장치는 공정 챔버, 상기 공정 챔버 내에 배치되고, 웨이퍼를 지지하는 하부 전극, 상기 하부 전극의 상부의 가장자리를 둘러싸는 포커스 링, 및 상기 하부 전극의 하부의 가장자리를 둘러싸고 상기 포커스 링을 지지하는 엣지 링을 포함한다. 상기 포커스 링은 하부 영역 및 상기 하부 영역 상에 배치된 상부 영역을 포함하고, 상기 상부 영역은 상기 하부 영역에 가까워질수록 전기 전도도가 증가하고, 상기 하부 영역은 상기 상부 영역보다 큰 전기 전도도를 가진다. The plasma processing apparatus according to an embodiment of the present invention includes a process chamber, a lower electrode disposed in the process chamber and supporting a wafer, a focus ring surrounding an upper edge of the lower electrode, and a lower edge of the lower electrode. And an edge ring surrounding and supporting the focus ring. The focus ring includes a lower region and an upper region disposed on the lower region, and the upper region increases in electrical conductivity as it approaches the lower region, and the lower region has an electrical conductivity greater than that of the upper region. .

본 발명의 일 실시예에 따른 플라즈마 처리 장치는 공정 챔버, 상기 공정 챔버 내에 배치되고 웨이퍼를 지지하는 하부 전극, 상기 하부 전극의 가장자리를 둘러싸고 반도체 물질로 이루어진 포커스 링, 상기 포커스 링의 외주면을 둘러싸고 절연 물질로 이루어진 절연 링, 및 상기 포커스 링 및 상기 절연 링 아래에 배치되는 엣지 링을 포함한다. 상기 포커스 링은 하부 영역 및 상기 하부 영역 상에 배치된 상부 영역을 포함하고, 상기 상부 영역은 상기 하부 영역에 가까워질수록 전기 전도도가 증가하고, 상기 하부 영역은 상기 상부 영역보다 큰 전기 전도도를 가진다.A plasma processing apparatus according to an embodiment of the present invention includes a process chamber, a lower electrode disposed in the process chamber and supporting a wafer, a focus ring surrounding an edge of the lower electrode and made of a semiconductor material, and surrounding and insulating the outer peripheral surface of the focus ring. And an insulating ring made of a material, and an edge ring disposed under the focus ring and the insulating ring. The focus ring includes a lower region and an upper region disposed on the lower region, and the upper region increases in electrical conductivity as it approaches the lower region, and the lower region has an electrical conductivity greater than that of the upper region. .

본 발명의 일 실시예에 따르면, 플라즈마 처리 장치에서 포커스 링이 소모되더라도 웨이퍼의 가장자리 영역에서 이온의 입사 각도가 일정하게 유지될 수 있다.According to an embodiment of the present invention, even if the focus ring is consumed in the plasma processing apparatus, the incident angle of ions in the edge region of the wafer may be maintained constant.

본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.Various and beneficial advantages and effects of the present invention are not limited to the above-described contents, and may be more easily understood in the course of describing specific embodiments of the present invention.

도 1은 본 발명의 일 실시예에 따른 플라즈마 처리 장치를 개략적으로 나타내는 도면이다.
도 2는 도 1의 'A' 영역을 확대하여 나타내는 도면이다.
도 3 및 도 4는 본 발명의 실시예들에 따른 플라즈마 처리 장치를 나타내는 도면들이다.
도 5 내지 도 9는 본 발명의 실시예 및 비교예에 대한 시뮬레이션 결과를 나타내는 도면들이다. 1 is a schematic diagram of a plasma processing apparatus according to an embodiment of the present invention.
FIG. 2 is a diagram illustrating an enlarged area'A' of FIG. 1.
3 and 4 are views showing a plasma processing apparatus according to embodiments of the present invention.
5 to 9 are diagrams showing simulation results for Examples and Comparative Examples of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 따른 플라즈마 처리 장치에 대해 설명한다.Hereinafter, a plasma processing apparatus according to embodiments of the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 플라즈마 처리 장치를 개략적으로 나타내는 도면이다. 도 2는 도 1의 'A' 영역을 확대하여 나타내는 도면이다. 1 is a schematic diagram of a plasma processing apparatus according to an embodiment of the present invention. FIG. 2 is a diagram illustrating an enlarged area'A' of FIG. 1.

도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 플라즈마 처리 장치는, 공정 챔버(chamber, 60), 공정 챔버(60) 내에 배치되고 웨이퍼(W)를 지지하는 하부 전극(10), 하부 전극(10)을 둘러싸는 엣지 링(edge ring, 40), 엣지 링(40) 상에 배치되는 포커스 링(focus ring, 20), 포커스 링(20)을 둘러싸는 절연 링(insulation ring, 30), 하부 전극(10) 및 엣지 링(40) 아래에 배치되는 아이솔레이터(50), 및 하부 전극(10)과 마주보도록 배치되는 상부 전극(70) 등을 포함할 수 있다.1 and 2, a plasma processing apparatus according to an embodiment of the present invention includes a process chamber 60, a lower electrode 10 disposed in the process chamber 60 and supporting the wafer W. , An edge ring 40 surrounding the lower electrode 10, a focus ring 20 disposed on the edge ring 40, an insulation ring surrounding the focus ring 20, 30), an isolator 50 disposed under the lower electrode 10 and the edge ring 40, and an upper electrode 70 disposed to face the lower electrode 10.

하부 전극(10)은 피처리 대상, 즉 웨이퍼(W)를 지지할 수 있다. 예를 들어, 하부 전극(10)은 정전 척(electrostatic chuck)일 수 있다. 즉, 웨이퍼(W)는 하부 전극(10) 상부에 형성되는 정전기력에 의하여 하부 전극(10) 상에 안착될 수 있다. The lower electrode 10 may support an object to be processed, that is, the wafer W. For example, the lower electrode 10 may be an electrostatic chuck. That is, the wafer W may be mounted on the lower electrode 10 by the electrostatic force formed on the lower electrode 10.

하부 전극(10)은 웨이퍼(W)와 유사한 형상일 수 있으며, 예를 들어, 하부 전극(10)의 상면은 원형으로 형성될 수 있다. 하부 전극(10)은 웨이퍼(W)와 대향하는 상부(11)와 아이솔레이터(50)와 대향하는 하부(12)를 포함할 수 있다. 하부 전극(10)의 상부(11)와 하부(12)의 직경은 서로 다를 수 있으며, 예를 들어, 하부 전극(10)의 하부(12)의 직경은 하부 전극(10)의 상부(11)의 직경보다 클 수 있다. 이 경우, 하부 전극(10)의 측면은 단차를 가질 수 있다. 다만, 이에 제한되는 것은 아니며, 하부 전극(10)의 상부(11)의 직경과 하부(12)의 직경이 동일할 수 있다.The lower electrode 10 may have a shape similar to that of the wafer W, and for example, the upper surface of the lower electrode 10 may be formed in a circular shape. The lower electrode 10 may include an upper portion 11 facing the wafer W and a lower portion 12 facing the isolator 50. The diameter of the upper 11 and the lower 12 of the lower electrode 10 may be different, for example, the diameter of the lower 12 of the lower electrode 10 is the upper 11 of the lower electrode 10 Can be larger than the diameter of In this case, the side surface of the lower electrode 10 may have a step difference. However, the present invention is not limited thereto, and the diameter of the upper 11 and the lower 12 of the lower electrode 10 may be the same.

한편, 웨이퍼(W)는 하부 전극(10)의 상부(11)를 완전히 덮고, 웨이퍼(W)의 일부가 하부 전극(10)의 상부(11)의 가장자리보다 하부 전극(10)의 직경 방향으로 돌출될 수 있다. 즉, 하부 전극(10)의 상부(11)의 직경은 웨이퍼(W)의 직경보다 작을 수 있다. 이는 웨이퍼(W)에 대한 플라즈마 처리 공정, 예를 들어, 건식 식각 공정에서 하부 전극(10)이 손상되는 것을 방지하기 위한 것으로, 웨이퍼(W)의 상면은 플라즈마에 노출되지만, 하부 전극(10)의 상면은 플라즈마에 노출되지 않는다.On the other hand, the wafer W completely covers the upper part 11 of the lower electrode 10, and a part of the wafer W is in the radial direction of the lower electrode 10 than the edge of the upper part 11 of the lower electrode 10. It can protrude. That is, the diameter of the upper portion 11 of the lower electrode 10 may be smaller than the diameter of the wafer (W). This is to prevent damage to the lower electrode 10 in a plasma processing process for the wafer W, for example, a dry etching process, and the upper surface of the wafer W is exposed to plasma, but the lower electrode 10 The top surface of the is not exposed to plasma.

하부 전극(10)은 웨이퍼(W)의 하면을 지지하는 동시에, 플라즈마 처리 공정이 진행되는 웨이퍼(W)를 냉각시킬 수 있다. 웨이퍼(W) 상으로 플라즈마 내의 이온들이 공급되면, 웨이퍼(W)의 표면이 식각됨과 동시에 웨이퍼(W)의 표면 온도는 급격하게 상승할 수 있다. 웨이퍼(W)의 표면 온도가 과도하게 상승하는 경우, 웨이퍼(W)에 변형 또는 손상이 발생할 수 있다. 이를 방지하기 위하여, 하부 전극(10)은 그 내부에 냉매(coolant)가 흐르는 유로가 형성되고, 유로에 냉매가 흐름으로써 하부 전극(10) 상에 배치되는 웨이퍼(W)의 표면 온도를 제어할 수 있다. 냉매는 예를 들어, 헬륨(He) 등이 사용될 수 있으나, 이제 제한되는 것은 아니다.The lower electrode 10 supports the lower surface of the wafer W and cools the wafer W on which the plasma treatment process is performed. When ions in the plasma are supplied onto the wafer W, the surface of the wafer W may be etched and the surface temperature of the wafer W may rapidly increase. When the surface temperature of the wafer W is excessively increased, deformation or damage may occur in the wafer W. To prevent this, the lower electrode 10 has a flow path through which a coolant flows, and the coolant flows through the flow path to control the surface temperature of the wafer W disposed on the lower electrode 10. I can. As the refrigerant, for example, helium (He) or the like may be used, but is not limited thereto.

포커스 링(20)은 웨이퍼(W)의 가장자리를 둘러싸도록 배치될 수 있다. 포커스 링(20)은 웨이퍼(W)가 배치되는 하부 전극(10)의 일부를 둘러쌀 수 있다. 즉, 포커스 링(20)은 하부 전극(10)의 상부(11)를 둘러싸는 링(ring) 형태를 가질 수 있다. 포커스 링(20)의 일부는 웨이퍼(W)의 가장자리 아래에 배치되고, 하부 전극(10)의 상부(11)의 측면을 덮을 수 있다. 이와 동시에, 포커스 링(20)은 하부 전극(10)의 하부(12)의 상면의 적어도 일부를 덮을 수 있다. 포커스 링(20)은 플라즈마 처리 공정에서 하부 전극(10)이 손상되는 것을 방지할 수 있다. The focus ring 20 may be disposed to surround the edge of the wafer W. The focus ring 20 may surround a part of the lower electrode 10 on which the wafer W is disposed. That is, the focus ring 20 may have a ring shape surrounding the upper portion 11 of the lower electrode 10. A portion of the focus ring 20 may be disposed under the edge of the wafer W and may cover a side surface of the upper portion 11 of the lower electrode 10. At the same time, the focus ring 20 may cover at least a part of the upper surface of the lower portion 12 of the lower electrode 10. The focus ring 20 may prevent the lower electrode 10 from being damaged during a plasma treatment process.

한편, 포커스 링(20)은 예를 들어 전도성 물질을 포함하는 경우, 전기가 흐르는 도체로서 전극의 성질을 가질 수 있다. 하부 전극(10) 및/또는 상부 전극(70)에 RF 전력이 인가되어 전기장이 형성되면, 포커스 링(20)은 상기 전기장의 형성 영역을 확장시켜 웨이퍼(W)가 전체적으로 균일하게 처리되도록 하는 기능을 할 수 있다. 또한, 포커스 링(20)은 플라즈마의 형성 영역을 특정 영역 내로 한정시키는 기능을 할 수 있다.Meanwhile, when the focus ring 20 includes, for example, a conductive material, it may have the property of an electrode as a conductor through which electricity flows. When an electric field is formed by applying RF power to the lower electrode 10 and/or the upper electrode 70, the focus ring 20 expands the area where the electric field is formed so that the entire wafer W is uniformly processed. can do. In addition, the focus ring 20 may function to limit a plasma formation region to a specific region.

포커스 링(20)은 예를 들어, 실리콘(Si), 실리콘 카바이드(SiC), 갈륨비소(GaAs) 등의 반도체 물질로 이루어질 수 있다. 플라즈마 처리 공정 도중에 포커스 링(20)이 플라즈마에 직접 노출되기 때문에, 플라즈마 처리 공정이 반복됨에 따라 포커스 링(20)의 상부는 식각될 수 있다. 플라즈마 처리 공정이 반복됨에 따라 포커스 링(20)의 상면의 레벨이 점점 낮아질 수 있다. The focus ring 20 may be made of, for example, a semiconductor material such as silicon (Si), silicon carbide (SiC), or gallium arsenide (GaAs). Since the focus ring 20 is directly exposed to plasma during the plasma treatment process, the upper portion of the focus ring 20 may be etched as the plasma treatment process is repeated. As the plasma treatment process is repeated, the level of the upper surface of the focus ring 20 may gradually decrease.

본 발명의 일 실시예에서, 포커스 링(20)은 하부 영역(22) 및 하부 영역(22) 상에 배치된 상부 영역(24)을 포함하고, 상부 영역(24)은 하부 영역(22) 쪽으로 갈수록 전기 전도도가 증가할 수 있다. 포커스 링(20)의 상부 영역(24)은 하부 영역(22) 상에 적층되고, 하부 영역(22) 쪽으로 갈수록 불연속적으로 전기 전도도가 증가하는 복수의 층들을 포함할 수 있다. 상부 영역(24)은 순차적으로 전기 전도도가 증가하는 제1 상부 층(24a), 제2 상부 층(24b), 제3 상부 층(24c), 및 제4 상부 층(24d)을 포함할 수 있다. 도 2에서, 상부 영역(24)이 전기 전도도가 다른 4개의 층들로 이루어진 것으로 도시하였으나, 본 발명은 도 2에 도시된 바에 제한되지 않는다. 예를 들어, 상부 영역(24)은 전기 전도도가 서로 다른 5개 이상의 층들로 이루어질 수 있다. 예를 들어, 상부 영역(24)은 전기 전도도가 서로 다른 2개의 층들 또는 3개의 층들로 이루어질 수 있다. 그리고, 하부 영역(22)의 전기 전도도는 상부 영역(24)의 전기 전도도보다 클 수 있다. 제1 상부 층(24a), 제2 상부 층(24b), 제3 상부 층(24c), 및 제4 상부 층(24d)의 전기 전도도는 예를 들어, 0.005 ~ 0.01 ohm-1cm-1 범위를 가질 수 있고, 하부 영역(22)의 전기 전도도는 예를 들어, 0.05~1 ohm-1cm-1 범위를 가질 수 있다. 본 발명에서 제1 상부 층(24a), 제2 상부 층(24b), 제3 상부 층(24c), 및 제4 상부 층(24d)의 전기 전도도 및 하부 영역(22)의 전기 전도도는 상술한 범위에 제한되지 않는다. In one embodiment of the present invention, the focus ring 20 includes a lower region 22 and an upper region 24 disposed on the lower region 22, and the upper region 24 is toward the lower region 22. The electrical conductivity can increase as you go. The upper region 24 of the focus ring 20 may be stacked on the lower region 22 and may include a plurality of layers whose electrical conductivity discontinuously increases toward the lower region 22. The upper region 24 may include a first upper layer 24a, a second upper layer 24b, a third upper layer 24c, and a fourth upper layer 24d whose electrical conductivity is sequentially increased. . In FIG. 2, it is shown that the upper region 24 is made of four layers having different electrical conductivity, but the present invention is not limited to that shown in FIG. 2. For example, the upper region 24 may be formed of five or more layers having different electrical conductivity. For example, the upper region 24 may be formed of two or three layers having different electrical conductivity. In addition, the electrical conductivity of the lower region 22 may be greater than that of the upper region 24. The electrical conductivity of the first upper layer 24a, the second upper layer 24b, the third upper layer 24c, and the fourth upper layer 24d is, for example, in the range of 0.005 to 0.01 ohm -1 cm -1 And, for example, the electrical conductivity of the lower region 22 may have a range of 0.05 to 1 ohm -1 cm -1 . In the present invention, the electrical conductivity of the first upper layer 24a, the second upper layer 24b, the third upper layer 24c, and the fourth upper layer 24d and the electrical conductivity of the lower region 22 are described above. It is not limited to the scope.

제1 상부 층(24a), 제2 상부 층(24b), 제3 상부 층(24c), 및 제4 상부 층(24d)은 서로 동일한 반도체 물질로 이루어지고, 하부 영역(22) 쪽으로 갈수록 도펀트 농도가 증가할 수 있다. 하부 영역(22)은 상부 영역(24)과 동일한 반도체 물질로 이루어질 수 있고, 상부 영역(24)보다 도펀트 농도가 클 수 있다. 하부 영역(22)의 도펀트 농도가 제4 상부 층(24d)의 도펀트 농도보다 클 수 있다. 포커스 링(20)은 예를 들어, 실리콘 카바이드(SiC)로 이루어지고, 상기 도펀트는 N, P, B 등일 수 있다. 이와 달리, 포커스 링(20)은 예를 들어, 실리콘(Si)으로 이루어지고, 상기 도펀트는 As, P, B, Al 등일 수 있다. The first upper layer 24a, the second upper layer 24b, the third upper layer 24c, and the fourth upper layer 24d are made of the same semiconductor material, and the dopant concentration goes toward the lower region 22. Can increase. The lower region 22 may be made of the same semiconductor material as the upper region 24 and may have a higher dopant concentration than the upper region 24. The dopant concentration of the lower region 22 may be greater than the dopant concentration of the fourth upper layer 24d. The focus ring 20 is made of, for example, silicon carbide (SiC), and the dopant may be N, P, B, or the like. In contrast, the focus ring 20 is made of, for example, silicon (Si), and the dopant may be As, P, B, Al, or the like.

제1 상부 층(24a), 제2 상부 층(24b), 제3 상부 층(24c), 및 제4 상부 층(24d)은 서로 다른 반도체 물질로 이루어지고, 하부 영역(22) 쪽으로 갈수록 전기 전도도가 증가할 수 있다. 하부 영역(22)은 제4 상부 층(24d)보다 전기 전도가가 더 큰 반도체 물질로 이루어질 수 있다.The first upper layer 24a, the second upper layer 24b, the third upper layer 24c, and the fourth upper layer 24d are made of different semiconductor materials, and the electrical conductivity toward the lower region 22 increases. Can increase. The lower region 22 may be made of a semiconductor material having a higher electrical conductivity than the fourth upper layer 24d.

포커스 링(20)의 하부 영역(22)과 상부 영역(24)의 경계는 하부 전극(10)의 상면보다 높게 위치할 수 있다. 그리고, 포커스 링(20)의 하부 영역(22)과 상부 영역(24)의 경계는 웨이퍼(W)의 상면보다 낮을 수 있다. 포커스 링(20)의 상부 영역(24)의 측면들이 포커스 링(20)의 상면 또는 하면에 수직할 수 있다. The boundary between the lower region 22 and the upper region 24 of the focus ring 20 may be positioned higher than the upper surface of the lower electrode 10. In addition, a boundary between the lower region 22 and the upper region 24 of the focus ring 20 may be lower than the upper surface of the wafer W. Side surfaces of the upper region 24 of the focus ring 20 may be perpendicular to an upper surface or a lower surface of the focus ring 20.

본 발명의 일 실시예에 따른 플라즈마 처리 장치는 포커스 링(20)을 채용함으로써, 포커스 링(20)이 소모되더라도 웨이퍼(W)의 가장자리 영역에서 이온의 입사 각도가 실질적으로 일정하게 유지될 수 있다. 이에 대해, 추후에 도 5 내지 도 9를 참조하여 설명한다.The plasma processing apparatus according to an embodiment of the present invention employs the focus ring 20, so that even if the focus ring 20 is consumed, the incident angle of ions in the edge region of the wafer W can be maintained substantially constant. . This will be described later with reference to FIGS. 5 to 9.

절연 링(30)은 포커스 링(20)의 외주면을 둘러싸도록 링 형태를 가질 수 있다. 절연 링(30)은 포커스 링(20)과는 다른 물질을 포함할 수 있다. 더욱 구체적으로, 절연 링(30)은 플라즈마를 이용한 식각 공정에서 포커스 링(20)에 비하여 식각 내성을 가진 물질을 포함할 수 있다. 또한, 절연 링(30)은 절연 물질을 포함할 수 있다. 예를 들어, 포커스 링(20)이 실리콘을 포함하는 경우, 절연 링(30)은 쿼츠(quartz)를 포함할 수 있다. The insulating ring 30 may have a ring shape to surround the outer peripheral surface of the focus ring 20. The insulating ring 30 may include a material different from the focus ring 20. More specifically, the insulating ring 30 may include a material having an etching resistance compared to the focus ring 20 in an etching process using plasma. In addition, the insulating ring 30 may include an insulating material. For example, when the focus ring 20 includes silicon, the insulating ring 30 may include quartz.

엣지 링(40)은 하부 전극(10)의 하부(12)를 둘러싸는 링 형태를 가질 수 있다. 엣지 링(40)은 포커스 링(20) 및 절연 링(30) 아래에 배치되고, 포커스 링(20) 및 절연 링(30)을 지지할 수 있다. 엣지 링(40)은 금속성 물질을 포함할 수 있다. 더욱 구체적으로, 엣지 링(40)은 알루미늄을 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다. The edge ring 40 may have a ring shape surrounding the lower portion 12 of the lower electrode 10. The edge ring 40 is disposed below the focus ring 20 and the insulating ring 30, and may support the focus ring 20 and the insulating ring 30. The edge ring 40 may include a metallic material. More specifically, the edge ring 40 may include aluminum, but the present invention is not limited thereto.

포커스 링(20)이 웨이퍼(W)에 대한 플라즈마 처리 공정 시 플라즈마에 직접 노출되기 때문에, 포커스 링(20)의 온도가 상승할 수 있다. 상술한 것과 같이, 하부 전극(10) 내부에는 웨이퍼(W)를 냉각시키기 위한 냉매가 흐르는 유로가 형성된다. 이를 이용하여 플라즈마 공정 중 웨이퍼(W)의 온도 상승을 제어할 수 있으나, 포커스 링(20)의 상면은 냉각되지 않을 수 있다. 포커스 링(20)의 상면이 냉각되지 않아 웨이퍼(W)의 표면과 서로 다른 온도를 가지는 경우, 웨이퍼(W) 및 포커스 링(20)의 표면으로 제공되는 플라즈마에 불균형이 발생할 수 있다. 한편, 절연 링(30) 또한 웨이퍼(W)에 대한 플라즈마 처리 공정 중 상면에 플라즈마가 제공될 수 있다. 플라즈마를 제공받은 절연 링(30)의 온도는 상승될 수 있다. 포커스 링(20)의 경우와 마찬가지로 절연 링(30)이 가열되는 경우 웨이퍼(W)의 상면 온도와 불균형이 나타날 수 있고, 웨이퍼(W)와 절연 링(30)의 표면으로 제공되는 플라즈마에 불균형이 발생할 수 있다. 따라서, 웨이퍼(W)를 냉각시키는 하부 전극(10) 내부의 냉매 유로와 같이, 포커스 링(20) 및 절연 링(30)을 냉각시키기 위해 엣지 링(40) 내부에 냉매가 흐르는 유로가 포함할 수 있다. Since the focus ring 20 is directly exposed to plasma during a plasma treatment process for the wafer W, the temperature of the focus ring 20 may increase. As described above, a flow path through which a coolant for cooling the wafer W flows is formed in the lower electrode 10. This may be used to control the temperature increase of the wafer W during the plasma process, but the upper surface of the focus ring 20 may not be cooled. When the upper surface of the focus ring 20 is not cooled and has a temperature different from that of the wafer W, imbalance may occur in plasma provided to the wafer W and the surface of the focus ring 20. Meanwhile, the insulating ring 30 may also be provided with plasma on the upper surface of the wafer W during a plasma treatment process. The temperature of the insulating ring 30 receiving plasma may be increased. As in the case of the focus ring 20, when the insulating ring 30 is heated, an imbalance with the top surface temperature of the wafer W may appear, and there is an imbalance in the plasma provided to the surfaces of the wafer W and the insulating ring 30. This can happen. Accordingly, a flow path through which the coolant flows inside the edge ring 40 to cool the focus ring 20 and the insulating ring 30, like the coolant flow path inside the lower electrode 10 that cools the wafer W, may be included. I can.

절연 링(30)은 지지 링(35)에 의하여 지지될 수 있다. 지지 링(35)은 절연 링(30)의 하면의 일부와 접촉할 수 있다. 도 1에 도시된 것과 같이, 지지 링(35)은 엣지 링(40)의 외주면을 둘러싸도록 배치될 수 있다. 지지 링(35)은 엣지 링(40)의 측부에 플라즈마가 제공되는 것을 차단할 수도 있다. 지지 링(35)은 플라즈마 식각 가스에 식각 내성이 있는 물질을 포함할 수 있으며, 예를 들어 쿼츠(quartz)를 포함할 수 있으나 이에 제한되는 것은 아니다. 지지 링(35)은 아이솔레이터(50)의 적어도 일부와 접촉할 수 있으며, 아이솔레이터(50)에 의하여 지지될 수도 있다. The insulating ring 30 may be supported by the support ring 35. The support ring 35 may contact a part of the lower surface of the insulating ring 30. As shown in FIG. 1, the support ring 35 may be disposed to surround the outer circumferential surface of the edge ring 40. The support ring 35 may block plasma from being provided to the side of the edge ring 40. The support ring 35 may include a material that is resistant to etching by the plasma etching gas, and may include, for example, quartz, but is not limited thereto. The support ring 35 may contact at least a portion of the isolator 50 and may be supported by the isolator 50.

아이솔레이터(50)는 하부 전극(10), 엣지 링(40) 및 지지 링(35) 아래에 배치될 수 있다. 아이솔레이터(50)는 하부 전극(10), 엣지 링(40) 및 지지 링(35)을 지지할 수 있다. 아이솔레이터(50)는 절연성 물질을 포함할 수 있으며, 예를 들어 세라믹을 포함할 수 있다.The isolator 50 may be disposed under the lower electrode 10, the edge ring 40 and the support ring 35. The isolator 50 may support the lower electrode 10, the edge ring 40 and the support ring 35. The isolator 50 may include an insulating material, and may include, for example, ceramic.

상부 전극(70)은 하부 전극(10)과 마주보도록 공정 챔버(60) 내에 배치될 수 있다. The upper electrode 70 may be disposed in the process chamber 60 to face the lower electrode 10.

본 발명의 실시예에 따른 플라즈마 처리 장치에 의한 플라즈마 처리 공정 중, 하부 전극(10)에는 제2 전원(90)에 의하여 RF 전력이 인가될 수 있다. 상부 전극(70)은 제1 전원(80)으로부터 RF 전력을 공급받고, 하부 전극(10)과 동기화되어 공정 챔버(60) 내부로 공급된 소오스(source gas) 가스를 플라즈마로 여기시킬 수 있다. During the plasma processing process by the plasma processing apparatus according to the exemplary embodiment of the present invention, RF power may be applied to the lower electrode 10 by the second power source 90. The upper electrode 70 may receive RF power from the first power source 80 and may excite a source gas supplied into the process chamber 60 in synchronization with the lower electrode 10 with plasma.

본 발명의 일 실시예에 따른 플라즈마 처리 장치는 웨이퍼(W)에 대한 플라즈마 처리 공정, 예를 들어 건식 식각 공정을 수행하는 공간을 제공하는 공정 챔버(60)를 포함할 수 있다.The plasma processing apparatus according to an embodiment of the present invention may include a process chamber 60 providing a space for performing a plasma processing process, for example, a dry etching process on the wafer W.

공정 챔버(60)는 제어에 따라 선택적으로 개방 및 폐쇄될 수 있는 주입구(101)와, 배출구(100)를 포함할 수 있다. 플라즈마 처리 공정에 사용되는 소오스 가스는 주입구(101)를 통해 공정 챔버(60) 내로 공급될 수 있다. 플라즈마 처리 공정에 의해 발생한 부산물(by-product)은 배출구(100)를 통해 배출될 수 있다. 도 1에는 공정 챔버(60)에 각각 하나씩의 주입구(101)와 배출구(100)가 형성되는 것으로 도시되었으나 본 발명이 이에 제한되는 것은 아니다. 공정 챔버(60)는 복수의 주입구(101)와 복수의 배출구(100)를 각각 포함할 수도 있다.The process chamber 60 may include an inlet 101 and an outlet 100 that can be selectively opened and closed according to control. The source gas used in the plasma treatment process may be supplied into the process chamber 60 through the injection port 101. By-products generated by the plasma treatment process may be discharged through the discharge port 100. In FIG. 1, one inlet 101 and one outlet 100 are formed in the process chamber 60, but the present invention is not limited thereto. The process chamber 60 may include a plurality of injection ports 101 and a plurality of discharge ports 100, respectively.

도 3 및 도 4는 본 발명의 실시예들에 따른 플라즈마 처리 장치를 나타내는 도면들이다. 도 3 및 도 4에 도시된 포커스 링들은 도 2에 도시된 포커스 링과 유사하므로, 이하에서 도 3 및 도 4를 설명함에 있어서 도 2와의 차이점만을 설명한다. 3 and 4 are views showing a plasma processing apparatus according to embodiments of the present invention. Since the focus rings shown in FIGS. 3 and 4 are similar to the focus ring shown in FIG. 2, only differences from FIG. 2 will be described in the following description of FIGS. 3 and 4.

도 3을 참조하면, 포커스 링(20')은 예를 들어, 실리콘(Si), 실리콘 카바이드(SiC), 갈륨비소(GaAs) 등의 반도체 물질로 이루어질 수 있다. Referring to FIG. 3, the focus ring 20 ′ may be made of a semiconductor material such as silicon (Si), silicon carbide (SiC), and gallium arsenide (GaAs).

포커스 링(20')은 하부 영역(22) 및 하부 영역(22) 상에 배치된 상부 영역(24')을 포함하고, 상부 영역(24')은 하부 영역(22) 쪽으로 갈수록 전기 전도도가 증가할 수 있다. 포커스 링(20)의 상부 영역(24')은 하부 영역(22) 쪽으로 갈수록 전기 전도도가 점진적으로 증가할 수 있다. The focus ring 20 ′ includes a lower region 22 and an upper region 24 ′ disposed on the lower region 22, and the upper region 24 ′ increases electrical conductivity toward the lower region 22 can do. Electrical conductivity of the upper region 24 ′ of the focus ring 20 may gradually increase toward the lower region 22.

상부 영역(24')은 단일 반도체 물질로 이루어지고, 하부 영역(22) 쪽으로 갈수록 도펀트 농도가 점진적으로 증가할 수 있다. 하부 영역(22)은 상부 영역(24')과 동일한 반도체 물질로 이루어질 수 있고, 상부 영역(24')보다 도펀트 농도가 클 수 있다. 포커스 링(20')은 예를 들어, 실리콘 카바이드(SiC)로 이루어지고, 상기 도펀트는 N, P, B 등일 수 있다. 이와 달리, 포커스 링(20')은 예를 들어, 실리콘(Si)으로 이루어지고, 상기 도펀트는 As, P, B, Al 등일 수 있다. The upper region 24 ′ is made of a single semiconductor material, and the dopant concentration may gradually increase toward the lower region 22. The lower region 22 may be made of the same semiconductor material as the upper region 24 ′, and may have a higher dopant concentration than the upper region 24 ′. The focus ring 20 ′ is made of, for example, silicon carbide (SiC), and the dopant may be N, P, B, or the like. Unlike this, the focus ring 20 ′ is made of, for example, silicon (Si), and the dopant may be As, P, B, Al, or the like.

도 4를 참조하면, 도 2와 달리, 웨이퍼(W)에 인접한 포커스 링(20")의 상부 영역(24")의 측면은 포커스 링(20")의 상면 또는 하면에 대해 경사를 가질 수 있다. 상부 영역(24")의 폭은 하부 영역(22")에서 멀어질수록 작아질 수 있다. 상부 영역(24")에 인접한 하부 영역(22")의 일부도 경사진 측면을 가질 수 있다. 제1 상부 층(24a"), 제2 상부 층(24b"), 제3 상부 층(24c"), 및 제4 상부 층(24d")의 폭들은 하부 영역(22")에서 멀어질수록 작아질 수 있다. 일 실시예에서, 도 4에 도시된 바와 달리, 절연 링(30)에 인접한 포커스 링(20")의 상부 영역(24")의 측면이 포커스 링(20")의 상면 또는 하면에 대해 경사를 가지고, 웨이퍼(W)에 인접한 포커스 링(20")의 상부 영역(24")의 측면은 포커스 링(20)의 상면 또는 하면에 대해 경사를 가지지 않을 수 있다. 이 경우에도 상부 영역(24")의 폭은 하부 영역(22")에서 멀어질수록 작아질 수 있다. 일 실시예에서, 도 4에 도시된 바와 달리, 웨이퍼(W)에 인접한 포커스 링(20")의 상부 영역(24")의 측면 및 절연 링(30)에 인접한 포커스 링(20")의 상부 영역(24")의 측면이 포커스 링(20")의 상면 또는 하면에 대해 경사를 가질 수 있다. 이 경우에도 상부 영역(24")의 폭은 하부 영역(22")에서 멀어질수록 작아질 수 있다. Referring to FIG. 4, unlike FIG. 2, a side surface of an upper region 24 ″ of a focus ring 20 ″ adjacent to a wafer W may have an inclination with respect to an upper surface or a lower surface of the focus ring 20 ″. The width of the upper region 24" may decrease as the distance from the lower region 22" increases. A portion of the lower region 22" adjacent to the upper region 24" may also have an inclined side surface. The widths of the first upper layer 24a", the second upper layer 24b", the third upper layer 24c", and the fourth upper layer 24d" are smaller as the distance from the lower region 22". I can lose. In one embodiment, unlike shown in FIG. 4, the side surface of the upper region 24" of the focus ring 20" adjacent to the insulating ring 30 is inclined with respect to the upper or lower surface of the focus ring 20". In addition, the side surface of the upper region 24" of the focus ring 20" adjacent to the wafer W may not have an inclination with respect to the upper or lower surface of the focus ring 20. Even in this case, the upper region 24" ) May be smaller as the distance from the lower region 22". In one embodiment, as shown in FIG. 4, the upper region 24" of the focus ring 20" adjacent to the wafer W ) And a side surface of the upper region 24" of the focus ring 20" adjacent to the insulating ring 30 may have an inclination with respect to the upper or lower surface of the focus ring 20". Even in this case, the width of the upper region 24" may decrease as the distance from the lower region 22" increases.

도 5 내지 도 9는 본 발명의 일 실시예 및 비교예에 대한 시뮬레이션 결과를 나타내는 도면들이다. 5 to 9 are diagrams showing simulation results for an embodiment and a comparative example of the present invention.

도 5는 본 발명의 일 실시예와 비교예에 대해 포커스 링의 식각량에 따른 웨이퍼의 가장자리부에 입사하는 이온의 틸팅 각도의 변화를 도시한 것이다. 5 is a diagram illustrating a change in a tilt angle of ions incident on the edge of a wafer according to the etching amount of the focus ring in the embodiment and the comparative example of the present invention.

도 5를 참조하면, 단일 전기 전도도를 가지는 포커스 링(22', 도 8 및 도 9 참조)이 채용된 비교예의 경우, 포커스 링(22')의 식각량이 증가함에 따라 이온의 틸팅 각도가 많이 변하는 것을 알 수 있다. 그러나 전기 전도도가 다른 복수의 층들을 포함하는 상부 영역(24) 및 하부 영역(22)으로 이루어진 포커스 링(20, 도 6 및 도 7 참조)이 채용된 실시예의 경우, 포커스 링(20)의 식각량이 증가하더라도 이온의 틸팅 각도가 거의 일정하게 유지되는 것을 알 수 있다. 여기서, 틸팅 각도가 (-) 값이라는 것은 이온이 웨이퍼의 중심부에서 웨이퍼의 가장자리부를 향하는 방향으로 비스듬히 기울어져 입사하는 것을 의미하고, 틸팅 각도가 (+) 값이라는 것은 웨이퍼의 가장자리부에 입사하는 이온이 웨이퍼의 가장자리부에서 웨이퍼의 중심부를 향하는 방향으로 비스듬히 기울어져 입사하는 것을 의미한다. Referring to FIG. 5, in the case of a comparative example in which a focus ring 22 ′ having a single electrical conductivity (refer to FIGS. 8 and 9) is employed, the tilting angle of ions changes significantly as the etch amount of the focus ring 22 ′ increases. Can be seen. However, in the case of an embodiment in which a focus ring 20 (refer to FIGS. 6 and 7) including an upper region 24 and a lower region 22 including a plurality of layers having different electrical conductivity is employed, the focus ring 20 is etched. It can be seen that even if the amount increases, the tilting angle of the ions is maintained almost constant. Here, the tilting angle of (-) value means that the ions are incident at an angle from the center of the wafer toward the edge of the wafer, and the tilting angle of (+) value means that the ions are incident on the edge of the wafer. This means that the wafer is incident at an angle from the edge of the wafer toward the center of the wafer.

도 6은 일 실시예에 따른 전기 전도도가 다른 복수의 층들을 포함하는 상부 영역(24) 및 하부 영역(22)으로 이루어진 포커스 링(20)을 채용한 경우로서, 포커스 링(20)의 식각량이 0인 상태, 즉, 포커스 링(20)의 초기 상태에 대한 시뮬레이션 결과이다. 점선으로 표시된 등전위선들이 포커스 링(22') 근처에서 왜곡되지 않고 균일하게 형성되고, 웨이퍼(W)의 가장자리부 상에서 웨이퍼(W)의 상면에 실질적으로 평행하다. 이로 인해, 웨이퍼(W)의 가장자리부에 입사하는 이온이 대략 - 0.1도 정도로 기울어져 입사한다. 6 is a case in which a focus ring 20 including an upper region 24 and a lower region 22 including a plurality of layers having different electrical conductivity according to an exemplary embodiment is employed, and the etching amount of the focus ring 20 This is a simulation result of a state of 0, that is, an initial state of the focus ring 20. Equipotential lines indicated by dotted lines are formed uniformly without distortion near the focus ring 22', and are substantially parallel to the upper surface of the wafer W on the edge of the wafer W. For this reason, the ions incident on the edge of the wafer W are incident at an inclination of about -0.1 degrees.

도 7은 일 실시예에 따른 상부 영역(24) 및 하부 영역(22)을 포함하는 포커스 링(20)을 채용한 경우로서, 포커스 링(20)의 식각량이 1.2mm인 상태에 대한 시뮬레이션 결과이다. 포커스 링(20)의 상부 영역(24)이 완전히 식각된 상태이고, 등전위선들이 웨이퍼(W)의 가장자리부 상에서 웨이퍼(W)의 상면에 여전히 실질적으로 평행하다. 이로 인해, 웨이퍼(W)의 가장자리부에 입사하는 이온이 거의 수직으로 입사한다.7 is a case in which the focus ring 20 including the upper region 24 and the lower region 22 is employed according to an exemplary embodiment, and is a simulation result of a state in which the etch amount of the focus ring 20 is 1.2 mm. . The upper region 24 of the focus ring 20 is completely etched, and the equipotential lines are still substantially parallel to the upper surface of the wafer W on the edge of the wafer W. For this reason, ions incident on the edge of the wafer W are substantially vertically incident.

도 8은 비교예에 따른 포커스 링(22')을 채용한 경우로서, 포커스 링(22')의 식각량이 0인 상태, 즉, 포커스 링(22')의 초기 상태에 대한 시뮬레이션 결과이다. 점선으로 표시된 등전위선들이 포커스 링(22') 근처에서 왜곡되고 불균일하게 형성되고, 웨이퍼(W)의 가장자리부 상에서 웨이퍼(W)의 상면에 평행하지 않는다. 이로 인해, 웨이퍼(W)의 가장자리부에 입사하는 이온이 대략 - 0.9도 정도로 비스듬히 기울어져 입사한다. 8 is a case in which the focus ring 22 ′ according to the comparative example is employed, and is a simulation result of a state in which the etch amount of the focus ring 22 ′ is 0, that is, an initial state of the focus ring 22 ′. Equipotential lines indicated by dotted lines are distorted and non-uniformly formed near the focus ring 22', and are not parallel to the upper surface of the wafer W on the edge of the wafer W. For this reason, the ions incident on the edge of the wafer W are incident at an angle of about -0.9 degrees.

도 9는 비교예에 따른 포커스 링(22')을 채용한 경우로서, 포커스 링(22')의 식각량이 0.9mm인 상태에 대한 시뮬레이션 결과이다. 포커스 링(22')이 식각되어 도 8에 비해 점선으로 표시된 등전위선들이 포커스 링(22') 근처에서 왜곡되는 것은 없지만, 등전위선들이 웨이퍼(W)의 가장자리부 상에서 웨이퍼(W)의 상면에 여전히 평행하지 않는다. 이로 인해, 웨이퍼(W)의 가장자리부에 입사하는 이온이 대략 - 0.35도 정도로 비스듬히 기울어져 입사한다.9 is a case in which the focus ring 22 ′ according to the comparative example is employed, and is a simulation result of a state in which the etch amount of the focus ring 22 ′ is 0.9 mm. Since the focus ring 22' is etched, the equipotential lines indicated by dotted lines are not distorted near the focus ring 22' compared to FIG. 8, but the equipotential lines are on the upper surface of the wafer W on the edge of the wafer W. Still not parallel For this reason, the ions incident on the edge of the wafer W are incident at an angle of about -0.35 degrees.

본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.The present invention is not limited by the above-described embodiments and the accompanying drawings, but is intended to be limited by the appended claims. Therefore, various types of substitutions, modifications and changes will be possible by those of ordinary skill in the art within the scope not departing from the technical spirit of the present invention described in the claims, and this also belongs to the scope of the present invention. something to do.

10: 하부 전극, 20: 포커스 링, 22: 하부 영역, 24: 상부 영역, 30: 절연 링, 35: 지지 링, 40: 엣지 링, 50: 아이솔레이터, 60: 공정 챔버, 70: 상부 전극, W: 웨이퍼10: lower electrode, 20: focus ring, 22: lower region, 24: upper region, 30: insulating ring, 35: support ring, 40: edge ring, 50: isolator, 60: process chamber, 70: upper electrode, W : Wafer

Claims (10)

웨이퍼를 지지하는 하부 전극;
상기 하부 전극의 가장자리를 둘러싸고, 링 형태를 가지는 포커스 링; 및
상기 포커스 링 아래에 배치되는 엣지 링;을 포함하고,
상기 포커스 링은 하부 영역 및 상기 하부 영역 상에 배치된 상부 영역을 포함하고, 상기 상부 영역은 상기 하부 영역에 가까워질수록 전기 전도도가 증가하는 플라즈마 처리 장치.
A lower electrode supporting the wafer;
A focus ring surrounding an edge of the lower electrode and having a ring shape; And
Includes; an edge ring disposed under the focus ring,
The focus ring includes a lower region and an upper region disposed on the lower region, and the electric conductivity of the upper region increases as it approaches the lower region.
제1항에서,
상기 상부 영역은 상기 하부 영역 상에 적층되고, 상기 하부 영역에 가까워질수록 불연속적으로 전기 전도도가 증가하는 복수의 층들을 포함하는 플라즈마 처리 장치.
In claim 1,
The plasma processing apparatus including a plurality of layers in which the upper region is stacked on the lower region and discontinuously increases in electrical conductivity as it approaches the lower region.
제2항에서,
상기 복수의 층들은 동일한 반도체 물질로 이루어지고, 상기 하부 영역 쪽으로 갈수록 도펀트 농도가 증가하는 플라즈마 처리 장치.
In paragraph 2,
The plurality of layers are made of the same semiconductor material, and the dopant concentration increases toward the lower region.
제3항에서,
상기 반도체 물질은 실리콘 또는 실리콘 카바이드로 이루어지는 플라즈마 처리 장치.
In paragraph 3,
The semiconductor material is a plasma processing apparatus made of silicon or silicon carbide.
제2항에서,
상기 복수의 층들은 서로 다른 반도체 물질로 이루어지는 플라즈마 처리 장치.
In paragraph 2,
The plasma processing apparatus of the plurality of layers is made of different semiconductor materials.
제1항에서,
상기 상부 영역의 전기 전도도는 상기 하부 영역에 가까워질수록 점진적으로 증가하는 플라즈마 처리 장치.
In claim 1,
The plasma processing apparatus gradually increases the electrical conductivity of the upper region as it approaches the lower region.
제6항에서,
상기 상부 영역은 하나의 반도체 물질로 이루어지고, 상기 하부 영역에 가까워질수록 도펀트 농도가 점진적으로 증가하는 플라즈마 처리 장치.
In paragraph 6,
The upper region is made of one semiconductor material, and the dopant concentration gradually increases as the lower region approaches.
제1항에서,
상기 하부 영역의 전기 전도도는 상기 상부 영역의 전기 전도도보다 큰 플라즈마 처리 장치.
In claim 1,
The plasma processing apparatus having an electrical conductivity of the lower region greater than that of the upper region.
제1항에서,
상기 하부 영역과 상기 상부 영역의 경계는 상기 하부 전극의 상면보다 높게 위치하는 플라즈마 처리 장치.
In claim 1,
A plasma processing apparatus wherein a boundary between the lower region and the upper region is higher than an upper surface of the lower electrode.
제1항에서,
상기 하부 전극에 인접한 상기 상부 영역의 측면은 경사를 가지는 플라즈마 처리 장치.In claim 1,
A plasma processing apparatus having an inclined side surface of the upper region adjacent to the lower electrode.
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