KR20200098337A - 거리 측정을 위한 이미지 센서 - Google Patents

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Abstract

이미지 센서가 개시된다. 이미지 센서는, 프레임 동안 포토 게이트 신호에 응답하여, 광 신호에 대응되는 픽셀 신호를 각각 출력하는 복수의 픽셀들, 및 포토 게이트 신호를 생성하여, 복수의 픽셀들 각각으로 제공하는 포토 게이트 신호 생성기를 포함하고, 포토 게이트 신호 생성기는, 기준 클락 신호로부터 각각 일정 시간만큼 지연된 지연 클락 신호들을 출력하는 제1 지연 회로, 및 기준 클락 신호로부터 각각 일정 시간만큼 지연된 지연 클락 신호들을 출력하는 제2 지연 회로를 포함하고, 복수의 픽셀들은 제1 지연 회로로부터 출력된 지연 클락 신호들 및 제2 지연 회로로부터 출력된 지연 클락 신호들 중에서 포토 게이트 신호로서 선택적으로 수신한다.

Description

거리 측정을 위한 이미지 센서{Image Sensor For Distance Measuring}
본 발명은 이미지 센서에 관한 것으로, 더욱 상세하게는 거리 측정을 위한 이미지 센서에 관한 것이다.
광 비행 시간법(Time-of-Flight; ToF) 기반의 이미지 센서는 물체까지의 거리에 관한 정보를 측정함으로써 물체에 대한 3차원 영상을 생성할 수 있다. ToF 기반의 이미지 센서는 광을 물체에 조사한 후, 물체로부터 반사되는 광이 수광되기까지의 광 비행시간을 측정하여 물체까지의 거리에 관한 정보를 얻을 수 있다. 거리에 관한 정보는 다양한 요인에 의해 노이즈를 포함하므로, 정확한 정보 획득을 위해 노이즈를 최소화하기 위한 노력이 필요하다.
본 발명의 기술적 과제는 판독 노이즈를 감소시킬 수 있는 거리 측정을 위한 이미지 센서를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 이미지 센서는, 프레임 동안 포토 게이트 신호에 응답하여, 광 신호에 대응되는 픽셀 신호를 각각 출력하는 복수의 픽셀들, 및 포토 게이트 신호를 생성하여, 복수의 픽셀들 각각으로 제공하는 포토 게이트 신호 생성기를 포함하고, 포토 게이트 신호 생성기는, 기준 클락 신호로부터 각각 일정 시간만큼 지연된 지연 클락 신호들을 출력하는 제1 지연 회로, 및 기준 클락 신호로부터 각각 일정 시간만큼 지연된 지연 클락 신호들을 출력하는 제2 지연 회로를 포함하고, 복수의 픽셀들은 제1 지연 회로로부터 출력된 지연 클락 신호들 및 제2 지연 회로로부터 출력된 지연 클락 신호들 중에서 포토 게이트 신호로서 선택적으로 수신할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 이미지 센서는, 프레임 동안 포토 게이트 신호에 응답하여, 광 신호에 대응되는 픽셀 신호를 각각 출력하는 복수의 픽셀들, 및 포토 게이트 신호를 생성하여 복수의 픽셀들 각각으로 제공하는 포토 게이트 신호 생성기를 포함하고, 포토 게이트 신호 생성기는 기준 클락 신호로부터 각각 일정 시간만큼 지연된 제1 및 제2 지연 클락 신호를 출력하는 제1 지연 회로, 기준 클락 신호로부터 각각 일정 시간만큼 지연된 제1 및 제2 지연 클락 신호를 출력하는 제2 지연 회로, 제1 지연 회로로부터 출력된 제1 지연 클락 신호 및 상기 제2 지연 회로로부터 출력된 제1 지연 클락 신호 중에서 선택된 제1 선택 클락 신호를 상기 포토 게이트 신호로서 출력하는 제1 선택기, 및 제2 지연 회로로부터 출력된 제2 지연 클락 신호 및 제2 지연 회로로부터 출력된 제2 지연 클락 신호 중에서 선택된 제2 선택 클락 신호를 포토 게이트 신호로서 출력하는 제2 선택기를 포함하고, 제1 지연 회로로부터 출력된 제2 지연 클락 신호는 제1 지연 회로로부터 출력된 제1 지연 클락 신호보다 지연된 시간이 길고, 제2 지연 회로로부터 출력된 제2 지연 클락 신호는 제2 지연 회로로부터 출력된 제1 지연 클락 신호보다 지연된 시간이 짧을 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 이미지 센서는, 포토 게이트 신호에 응답하여, 광 신호에 대응되는 픽셀 신호를 각각 출력하는 복수의 픽셀들, 포토 게이트 신호를 생성하여, 복수의 픽셀들 각각으로 제공하는 포토 게이트 신호 생성기 및 복수의 픽셀들 각각으로부터 출력되는 상기 픽셀 신호에 기초하여 물체의 깊이 정보를 획득하는 리드 아웃 회로를 포함하고, 포토 게이트 신호 생성기는 기준 클락 신호로부터 일정 시간만큼 지연된 제1 지연 클락 신호를 포토 게이트 신호로서 출력하는 제1 지연 회로, 및 기준 클락 신호로부터 일정 시간만큼 지연된 제2 지연 클락 신호를 포토 게이트 신호로서 출력하는 제2 지연 회로를 포함하고, 리드 아웃 회로는 제1 지연 클락 신호에 응답하여 출력된 제1 픽셀 신호 및 제2 지연 클락 신호에 응답하여 출력된 제2 픽셀 신호를 보간하여 상기 깊이 정보를 획득할 수 있다.
본 발명에 따른 이미지 센서는 제1 지연 회로 및 제2 지연 회로로부터 각각 출력되는 서로 다른 지연 클락 신호를 선택적으로 이용하여 픽셀 신호를 획득한다. 제1 지연 회로로부터 출력된 클락 신호를 이용하여 출력된 픽셀 신호와, 제2 지연 회로로부터 출력된 클락 신호를 이용하여 출력된 픽셀 신호를 서로 보간하여 물체의 깊이 정보를 획득하므로, 각각의 픽셀들에 제공되는 클락 신호의 위상 지연 시간이 달라짐에 따라 발생하는 오차를 감소시킬 수 있다.
도 1은 본 개시의 예시적인 실시예에 따른 시스템에 대한 개략적인 구성도이다.
도 2는 본 개시의 예시적인 실시예에 따른 시스템의 예시적인 동작을 설명하기 위한 구성도이다.
도 3은 도 2에 도시된 픽셀의 구조의 예시적 실시예를 설명하기 위한 도면이다.
도 4a 및 도 4b는 도 2에 도시된 포토 게이트 컨트롤러의 구조의 예시적 실시 예를 설명하기 위한 도면이다.
도 5는 도 4a에 도시된 제1 지연 회로 및 제2 지연 회로의 예시적 실시예를 설명하기 위한 회로도이다.
도 6a 및 도 6b는 도 5의 제1 지연 회로 및 제2 지연 회로에서 출력되는 지연 클락 신호들의 위상 차이를 설명하기 위한 타이밍도이다.
도 7은 본 개시의 예시적 실시예에 따른 이미지 센서의 픽셀 어레이에 제공되는 제1 포토 게이트 신호를 설명하기 위한 도면이다.
도 8은 픽셀 어레이로 제공되는 포토 게이트 신호에 따라 획득되는 깊이 정보를 나타내는 그래프이다.
도 9는 도 7의 복수의 픽셀들에 제공되는 제1 포토 게이트 신호를 설명하기 위한 타이밍도이다.
도 10은 도 7의 복수의 픽셀들에 제공되는 제1 포토 게이트 신호를 설명하기 위한 타이밍도이다.
도 11a 및 도 11b은 본 개시의 예시적 실시예에 따른 이미지 센서의 픽셀 어레이에 제공되는 제1 포토 게이트 신호를 설명하기 위한 도면이다.
도 12a 및 도 13a 각각은 도 4a 및 도 4b에 도시된 제1 지연 회로 및 제2 지연 회로의 일 실시예를 설명하기 위한 회로도이다.
도 12b는 도 12a에 도시된 제1 지연 회로 및 제2 지연 회로로부터 픽셀 어레이로 제공되는 포토 게이트 신호에 따라 획득되는 깊이 정보를 나타내는 그래프이다.
도 13b는 도 13a에 도시된 제1 지연 회로 및 제2 지연 회로로부터 픽셀 어레이로 제공되는 포토 게이트 신호에 따라 획득되는 깊이 정보를 나타내는 그래프이다.
도 14 및 도 15는 본 개시의 예시적 실시예에 따른 포토 게이트 컨트롤러의 구조를 설명하기 위한 도면이다.
도 1은 본 개시의 예시적인 실시예에 따른 시스템에 대한 개략적인 구성도이다.
도 1을 참조하면, 시스템(15)은 프로세서(19) 또는 호스트와 통신하며 결합되는 이미징 모듈(17)을 포함할 수 있다. 시스템(15)은 프로세서(19)에 연결되어 이미징 모듈(17)로부터 수신되는 이미지 데이터와 같은 정보를 저장하는 메모리 모듈(20)을 더 포함할 수 있다. 일 실시예에서, 시스템(15)은 하나의 반도체 칩에 집적될 수 있다. 일 실시예에서, 이미징 모듈(17), 프로세서(19) 및 메모리 모듈(20) 각각은 분리된 별도의 반도체 칩으로 구현될 수 있다. 일 실시예에서, 메모리 모듈(20)은 하나 또는 그보다 많은 메모리 칩을 포함할 수 있다. 일 실시예에서, 프로세서(19)는 다중 프로세싱 칩들을 포함할 수 있다.
시스템(15)은 본 개시의 실시 예에 따른 거리 측정을 위한 이미지 센서의 응용을 위한 저전력 전자 장치일 수 있다. 시스템(15)은 포터블 또는 고정식일 수 있다. 시스템(15)의 포터블 형태의 예들은 모바일 장치, 핸드폰, 스마트폰, 사용자 장치(UE), 태블릿, 디지털 카메라, 랩톱 또는 데스크톱 컴퓨터, 전자 스마트시계, M2M (Machine-to-Machine) 통신 장치, 가상 현실(VR, Virtual Reality) 장치 또는 모듈, 로봇 등을 포함할 수 있다. 시스템(15)의 고정식 형태의 예들은 비디오 게임방의 게임 콘솔, 상호적 비디오 터미널, 자동차, 기계 시야 시스템, 산업용 로봇, 가상 현실(VR) 장치, 자동차의 운전자측 실장 카메라 등을 포함할 수 있다.
일 실시예에서, 이미징 모듈(17)은 광원(22) 및 이미지 센서(24)를 포함할 수 있다. 광원(22)은 예를 들면, 적외선 또는 가시광을 발광하는 레이저 다이오드(LD, Laser Diode)나 발광 다이오드(LED, Light Emitting Diode), 근적외선 레이저(NIR), 포인트 광원, 백색 램프 및 모노크로메이터(monochromator)가 조합된 단색(monochromatic) 조명원, 또는 다른 레이저 광원의 조합일 수 있다. 일 실시예에서, 광원(22)은 800㎚ 내지 1000㎚의 파장을 가지는 적외선을 발광할 수 있다. 이미지 센서(24)는 픽셀 어레이 및 보조 처리 회로들을 포함할 수 있다.
일 실시예에서, 프로세서(19)는 범용 프로세서인 중앙 처리 장치(CPU)일 수 있다. 일 실시예에서, 프로세서(19)는 중앙 처리 장치에 더하여, 마이크로컨트롤러, 디지털 신호 처리기(DSP, Digital Signal Processor), 그래픽 처리부(GPU, Graphic Processing Unit), 전용의 주문형 반도체(ASIC, Application Specific Integrated Circuit) 프로세서 등을 더 포함할 수 있다. 또한, 프로세서(19)는 분산 처리 환경에서 동작하는 하나보다 많은 중앙 처리 장치들을 포함할 수 있다. 일 실시예에서, 프로세서(19)는 중앙 처리 장치의 기능에 추가적인 기능들을 갖는 시스템 온 칩(SoC, System on Chip)일 수 있다.
메모리 모듈(20)은 예를 들면, SDRAM (Synchronous DRAM)과 같은 DRAM (Dynamic Random Access Memory), HBM (High Bandwidth Memory) 모듈, 또는 HMC (Hybrid Memory Cube) 메모리 모듈과 같은 DRAM 기반 3DS (3-Dimensional Stack) 메모리 모듈일 수 있다. 메모리 모듈(20)은 예를 들면, SSD(Solid State Drive), DRAM 모듈, 또는 SRAM (Static Random Access Memory), PRAM (Phase-Change Random Access Memory), RRAM (Resistive Random Access Memory), CBRAM (Conductive-Bridging RAM), MRAM (Magnetic RAM), STT-MRAM (Spin-Transfer Torque MRAM) 등과 같은 반도체 기반의 스토리지일 수 있다.
도 2는 본 개시의 예시적인 실시예에 따른 시스템의 예시적인 동작을 설명하기 위한 구성도이다.
도 2를 참조하면, 시스템(15)은 개별 물체 또는 장면 내의 물체일 수 있는 3차원 물체(26)에 대한 Z-축에 따른 거리 정보인 물체의 깊이 정보를 획득하는 데에 사용될 수 있다. 일 실시예에서, 깊이 정보는 이미지 센서(24)로부터 수신되는 스캔 데이터에 기반하여 프로세서(19)에 의해 계산될 수 있거나, 이미지 센서(24)에서 자체적으로 계산될 수 있다. 일 실시예에서, 깊이 정보는 프로세서(19)에 의해 3차원 사용자 인터페이스의 일부로 사용되어, 시스템(15)의 사용자가 게임 또는 시스템(15)에서 실행되는 다른 응용의 일부로서 3차원 물체(26)의 3차원 이미지와 상호 동작하거나 또는 3차원 물체(26)의 3차원 이미지를 사용하는 것을 가능하게 할 수 있다.
X-축은 시스템(15)의 전면을 따른 수평 방향이고, Y-축은 페이지를 벗어나는 수직 방향이고, Z-축은 시스템(15)으로부터 이미지될 물체(26)의 방향으로 확장될 수 있다. 광원(22) 및 이미지 센서(24)의 광축은 깊이 측정을 위해 Z-축에 평행할 수 있다.
광원(22)은 화살표들로 도시된 바와 같이 3차원 물체(26)에 송신 광(28, 29)을 조명할 수 있다. 송신 광(28, 29)은 광 방사의 경로(30, 31)를 따라 방사될 수 있다.
투사 렌즈(35)는 발광 소자(33)로부터의 송신 광(28, 29)을 물체(26)의 표면 상의 일 점에 집중하는 원통형 광학 원소일 수 있다. 예를 들면, 투사 렌즈(35)는 볼록한 구조를 가지는 집중 렌즈일 수 있으나, 이에 한정되지 않으며, 투사 렌즈(35)를 위하여 다른 형태의 적절한 렌즈 디자인이 선택될 수 있다.
일 실시예에서, 발광 소자(33)는 적외선 또는 가시광을 발광하는 레이저 다이오드나 발광 다이오드, 근적외선 레이저, 포인트 광원, 백색 램프 및 모노크로메이터가 조합된 단색 조명원, 또는 다른 레이저 광원의 조합일 수 있다. 발광 소자(33)는 시스템(15)의 하우징 내의 한 위치에 고정될 수 있으며, X-Y 방향들로 회전 가능할 수 있다. 발광 소자(33)는 광 제어기(34)에 의해 X-Y 방향들로 제어 가능하여, 3차원 물체(26)의 포인트 스캔을 수행할 수 있다.
3차원 물체(26)의 반사된 반사 광(36, 37)은 수집 경로(38, 39)를 따라 진행할 수 있다. 광 수집 경로를 통해, 반사 광(36, 37)을 수신함에 따라 3차원 물체(26)의 표면에 의해 산란 또는 표면으로부터 반사되는 광자들이 이동할 수 있다. 도 2에서, 화살표들 및 점선들로 표시된 다양한 경로들은 예시적인 것이다. 도시된 경로들인 실제 광 신호가 진행하는 구체적인 경로를 보여주는 것으로 한정되지 않는다.
조명된 3차원 물체(26)로부터 수신되는 반사 광(36, 37)은 이미지 센서(24)의 수집 렌즈(44)를 통해 픽셀 어레이(42)에 집광될 수 있다. 투사 렌즈(35)와 유사하게, 수집 렌즈(44)는 3차원 물체(26)로부터 수신되는 반사 광(36, 37)을 픽셀 어레이(42)에 집광시키는 유리 또는 플라스틱 표면의 집중 렌즈 또는 다른 원통형 광학 원소일 수 있다. 일 실시예에서, 수집 렌즈(44)는 볼록한 구조를 가지는 집중 렌즈일 수 있으나, 이에 한정되지 않는다.
이미지 센서(24)는 광 비행 시간(Time-Of-Flight; TOF)을 이용하여, 3차원 물체(26)에 대한 거리 정보인 깊이 정보를 획득할 수 있다. 송신 광(28, 29)에 대한 반사 광(36, 37)의 위상 차이는 광의 비행 시간에 상응할 수 있다. 이미지 센서(24)는 상기 위상 차이를 계산함으로써, 3차원 물체(26)에 대한 깊이 정보를 획득할 수 있다.
픽셀 어레이(42)는 복수의 픽셀들(200)을 포함할 수 있다. 복수의 픽셀들(200) 각각의 구조는 도 3을 참조하여 상세히 설명될 것이다. 일 실시 예에서, 복수의 픽셀들(200) 각각은 TOF 방식으로 동작하는 깊이 센서 픽셀(depth sensor pixel)일 수 있다. 설명의 편의를 위하여, 3x3 픽셀 어레이(42)가 도 2에 도시되어 있으나, 픽셀 어레이(42)에 포함된 복수의 픽셀들(200)의 수는 다양하게 구성될 수 있다.
픽셀 어레이(42)는 상이한 픽셀들이 상이한 색의 광들을 수집하는 RGB 픽셀 어레이일 수 있다. 픽셀 어레이(42)는 예를 들면, 적외선(IR) 차단 필터를 갖는 2차원 RGB 센서, 2차원 적외선(IR) 센서, 2차원 근적외선(NIR) 센서, 2차원 RGBW 센서, 2차원 RGB-IR 센서 등과 같은 2차원 센서일 수 있다. 시스템(15)은 3차원 물체(26)의 3차원 이미징(깊이 측정을 포함)을 위해서뿐만 아니라 물체(26)의 2차원 RGB 컬러(또는 물체를 포함하는 장면)의 이미징을 위해서도 동일한 픽셀 어레이(42)를 사용할 수 있다.
픽셀 어레이(42)는 수신된 반사 광(36, 37)을 대응하는 전기 신호들, 즉, 픽셀 신호들로 변환할 수 있고, 픽셀 신호들은 리드 아웃 회로(46)에 의해 처리되어 물체(26)의 3차원 깊이 이미지가 판별될 수 있다. 리드 아웃 회로(46)는 픽셀 어레이(42)로부터 출력된 픽셀 신호들에 기초하여 이미지 데이터를 생성할 수 있다. 예를 들어, 리드 아웃 회로(46)는 상기 픽셀 신호들에 대해 아날로그-디지털 변환을 수행하는 아날로그-디지털 변환기를 포함할 수 있고, 상기 픽셀 신호들이 변환된 디지털 픽셀 신호들을 처리하여 거리 정보(깊이 정보)를 계산하는 이미지 신호 프로세서(image signal processor, ISP)를 포함할 수 있다. 일 실시예에서, 이미지 신호 프로세서는 이미지 센서(24)의 외부에 별도로 구성될 수도 있다.
타이밍 컨트롤러(50)는 이미지 센서(24)의 구성 요소들(예를 들어, 리드아웃 회로(46), 포토 게이트 컨트롤러(100), 및/ 또는 로우 디코더(48))을 제어할 수 있다. 포토 게이트 컨트롤러(100)는, 타이밍 컨트롤러(50)의 제어에 따라, 제어 신호들을 생성하고, 제어 신호들을 픽셀 어레이(42)로 전송할 수 있다. 제어 신호들은 픽셀들(200) 각각에 포함된 트랜지스터들 각각을 제어하기 위한 신호들일 수 있다. 제어 신호들은 도 3 등을 참조하여 상세히 설명될 것이다.
포토 게이트 컨트롤러(100)는 픽셀들(200) 각각에 포함된 전송 트랜지스터를 제어하기 위한 클락 신호들을 생성할 수 있다. 포토 게이트 컨트롤러(100)는 기준 클락 신호를 생성하는 기준 클락 신호 생성기, 기준 클락 신호를 수신하여 일정한 시간(지연 시간)만큼 지연된 지연 클락 신호들을 각각 출력하는 제1 지연 회로 및 제2 지연 회로를 포함할 수 있다. 포토 게이트 컨트롤러(100)는 제1 지연 회로에서 출력된 지연 클락 신호 및 제2 지연 회로에서 출력된 지연 클락 신호 중에서 하나의 지연 클락 신호를 선택하여 픽셀 어레이(42)의 전송 트랜지스터로 전송할 수 있다.
본 개시에 따른 이미지 센서(24)는 제1 지연 회로 및 제2 지연 회로를 포함함으로써, 각각으로부터 출력되는 서로 다른 2개의 지연 클락 신호들 중 하나를 선택적으로 픽셀 어레이(42)로 제공할 수 있다. 각각의 픽셀들(200)의 전송 트랜지스터에 제공되는 클락 신호의 지연 시간이 서로 달라짐에 따라 발생되는 거리 정보의 노이즈를 감소시킬 수 있다. 포토 게이트 컨트롤러(100)의 구성에 대해서는 도 4a 등을 참조하여 상세히 설명될 것이다.
로우 디코더(48)는 타이밍 컨트롤러(50)로부터 출력된 복수의 로우 제어 신호들을 디코딩(decoding)하고, 디코딩 결과에 따라 센서 픽셀 어레이(42)에 포함된 복수의 픽셀들(200)을 로우 단위로 구동할 수 있다. 로우 디코더(48)는 로우 드라이버(row driver)를 포함하는 개념일 수 있다.
프로세서(19)는 광원(22) 및 이미지 센서(24)의 동작들을 제어할 수 있다. 예를 들어, 시스템(15)은 사용자에 의해 제어되며 2차원 이미징 모드 및 3차원 이미징 모드를 전환하는 모드 스위치를 구비할 수 있다. 사용자가 모드 스위치를 이용하여 2차원 이미징 모드를 선택할 때, 프로세서(19)는 이미지 센서(24)를 활성화하고, 2차원 이미징 모드는 주변광을 이용하므로 광원(22)을 활성화하지 않을 수 있다.
사용자가 모드 스위치를 이용하여 3차원 이미징 모드를 선택할 때, 프로세서(19)는 광원(22) 및 이미지 센서(24) 모두를 활성화할 수 있다. 리드 아웃 회로(46)로부터 수신되는 처리된 이미지 데이터는 프로세서(19)에 의해 메모리 모듈(20)에 저장될 수 있다. 프로세서(19)는 사용자에 의해 선택된 2차원 또는 3차원 이미지를 시스템(15)의 표시 스크린에 표시할 수 있다. 프로세서(19)는 설명되는 다양한 처리 작업들을 수행하는 소프트웨어 또는 펌웨어로 프로그램될 수 있다. 일 실시예에서, 프로세서(19)는 전술한 기능들의 일부 또는 전부를 수행하기 위한 프로그램 가능한 하드웨어 논리 회로들을 포함할 수 있다. 예를 들면, 메모리 모듈(20)은 프로그램 코드, 룩업 테이블, 또는 중간 연산 결과들을 저장하여, 프로세서(19)가 해당 기능을 수행하도록 할 수 있다.
도 3은 도 2에 도시된 픽셀의 구조의 예시적 실시예를 설명하기 위한 도면이다.
도 3을 참조하면, 복수의 픽셀들(200) 각각은 포토 다이오드(PD), 전송 트랜지스터들(TX1, TX2), 리셋 트랜지스터들(RX1, RX2), 드라이브 트랜지스터들(DX1, DX2) 및 선택 트랜지스터들(SX1, SX2)을 포함할 수 있다. 일 실시예에 따라 리셋 트랜지스터들(RX1, RX2), 드라이브 트랜지스터들(DX1, DX2) 및 선택 트랜지스터들(SX1, SX2) 중 적어도 하나가 생략될 수 있다.
포토 다이오드(PD)는 반사된 반사 광(예를 들어, 도 2의 36, 37)의 세기에 따라 가변되는 광 전하를 생성할 수 있다. 즉, 반사 광(36, 37)을 전기적 신호로 전환할 수 있다. 포토 다이오드(PD)는 광전 변환 소자의 예로서, 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토다이오드(pinned photo diode(PPD)) 및 이들의 조합 중에서 적어도 하나일 수 있다.
제1 전송 트랜지스터(TX1) 및 제2 전송 트랜지스터(TX2) 각각은 포토 게이트 컨트롤러(100)로부터 출력되는 제1 포토 게이트 신호(PGS1) 및 제2 포토 게이트 신호(PGS2)에 따라, 상기 생성된 광 전하를 제1 플로팅 디퓨젼 노드(FD1) 및 제2 플로팅 디퓨젼 노드(FD2)로 각각 전송할 수 있다. 제1 포토 게이트 신호(PGS1) 및 제2 포토 게이트 신호(PGS2)는 동일한 주파수를 갖고, 위상이 상이한 클락 신호일 수 있다.
제1 전송 트랜지스터(TX1)는 제1 포토 게이트 신호(PGS1)가 하이 레벨일 때, 포토 다이오드(PD)에서 생성된 광 전하를 제1 플로팅 디퓨젼 노드(FD1)로 전송할 수 있다. 반면, 제1 전송 트랜지스터(TX1)는 제1 포토 게이트 신호(PGS1)가 로우 레벨일 때, 포토 다이오드(PD)에서 생성된 광 전하를 제1 플로팅 디퓨젼 노드(FD1)로 전송하지 않을 수 있다. 또한, 제2 전송 트랜지스터(TX2)는 제2 포토 게이트 신호(PGS2)가 하이 레벨일 때, 포토 다이오드(PD)에서 생성된 광 전하를 제2 플로팅 디퓨젼 노드(FD2)로 전송할 수 있고, 제2 포토 게이트 신호(PGS2)가 로우 레벨일 때, 포토 다이오드(PD)에서 생성된 광 전하를 제2 플로팅 디퓨젼 노드(FD2)로 전송하지 않을 수 있다.
복수의 픽셀들(200)은 2-탭(tap) 픽셀 구조를 가질 수 있다. 2-탭 픽셀 구조는 하나의 픽셀이 2개의 탭을 포함하는 구조를 의미하며, 여기에서 탭은 외부 광의 조사에 의해 픽셀 내에서 생성되고 축적된 광 전하를 위상별로 구별하여 전달할 수 있는 단위 성분을 가리킬 수 있다. 픽셀은 2개의 탭을 이용하여 0˚와 180˚ 위상에 대하여, 그리고 90˚와 270˚ 위상에 대하여 전송하는 방식을 구현할 수 있다. 예를 들어, 하나의 픽셀은, 제1 전송 트랜지스터(TX1), 제1 리셋 트랜지스터(RX1), 제1 드라이브 트랜지스터(DX1) 및 제1 선택 트랜지스터(SX1)를 포함하는 제1 탭부, 및 제2 전송 트랜지스터(TX2), 제2 리셋 트랜지스터(RX2), 제2 드라이브 트랜지스터(DX2) 및 제2 선택 트랜지스터(SX2)를 포함하는 제2 탭부를 포함할 수 있다. 제1 탭부는 0도 위상에 대하여 전송하도록 구성되는 부분이고, 제2 탭부는 180도 위상에 대하여 전송하도록 구성되는 부분이거나, 또는 제1 탭부는 90도 위상에 대하여 전송하도록 구성되는 부분이고, 제2 탭부는 270도 위상에 대하여 전송하도록 구성되는 부분일 수 있다.
송신 광(예를 들어, 도 2의 28, 29)에 대한 반사 광(36, 37)의 위상 차이를 계산하기 위하여, 제1 전송 트랜지스터(TX1) 및 제2 전송 트랜지스터(TX2)에는 일정한 주파수를 가지고 서로 90도의 위상차를 갖는 클락 신호들이 제공될 수 있다.
일 실시예에서, 제1 구간에서는 제1 포토 게이트 신호(PGS1)는 0도의 위상을 갖는 클락 신호일 수 있고, 제2 포토 게이트 신호(PGS2)는 제1 포토 게이트 신호(PGS1)와 180도의 위상을 갖는 클락 신호일 수 있다. 또한, 제1 구간에 이은 제2 구간에서는, 제1 포토 게이트 신호(PGS1)는 90도의 위상을 갖는 클락 신호일 수 있고, 제2 포토 게이트 신호(PGS2)는 제1 포토 게이트 신호(PGS1)와 270도의 위상을 갖는 클락 신호일 수 있다.
일 실시예에서, 복수의 픽셀들(200) 중 일부에 제공되는 제1 포토 게이트 신호(PGS1)는 0도의 위상을 갖는 클락 신호일 수 있고, 제2 포토 게이트 신호(PGS2)는 제1 포토 게이트 신호(PGS1)와 180도의 위상을 갖는 클락 신호일 수 있다. 반면, 복수의 픽셀들(200) 중 다른 일부에 제공되는 제1 포토 게이트 신호(PGS1)는 90도의 위상을 갖는 클락 신호일 수 있고, 제2 포토 게이트 신호(PGS2)는 제1 포토 게이트 신호(PGS1)와 270도의 위상을 갖는 클락 신호일 수 있다.
도 3에서는 2-탭 구조의 픽셀을 도시하였다. 본 개시는 이에 한정되는 것은 아니며, 도 3의 2-탭 구조의 픽셀은 설명의 편의를 위해 도시한 것이다. 본 개시에 따른 이미지 센서는 1-탭 구조의 픽셀, 2-탭 구조의 픽셀, 3-탭 구조의 픽셀, 및 4-탭 구조의 픽셀 중 적어도 하나를 포함할 수 있다. 예를 들어, 4-탭 구조의 픽셀의 경우에는 4개의 전송 트랜지스터들을 포함할 수 있고, 90도의 위상 차이가 나는 4개의 포토 게이트 신호들(예를 들어, 0도, 90도, 180도, 270도)각각이 4개의 전송 트랜지스터들 중 대응하는 전송 트랜지스터로 제공될 수 있다.
각각의 플로팅 디퓨젼 노드들(FD1, FD2)에 축적된 광 전하에 의한 전위에 따라 제1 드라이브 트랜지스터(DX1) 및 제2 드라이브 트랜지스터(DX2)는 각각 제1 선택 트랜지스터(SX1) 및 제2 선택 트랜지스터(SX2)로 상기 광 전하를 증폭하여 전송할 수 있다.
선택 트랜지스터들(SX1, SX2)은 드레인 단자가 드라이브 트랜지스터들(DX1, DX2)의 소스 단자에 연결되고, 포토 게이트 컨트롤러(100)로부터 출력되는 각각의 선택 제어 신호들(SEL1, SEL2)에 응답하여 컬럼 라인들을 통해 리드 아웃 회로(예를 들어, 도 2의 46)로 각각의 픽셀 신호들(PIXEL1, PIXEL2)을 출력할 수 있다. 복수의 픽셀들(200) 각각은 일정 시간, 예를 들어, 집광 시간(integration time)동안 광 전하를 축적하고, 축적 결과에 따라 생성된 픽셀 신호들을 출력할 수 있다.
리셋 트랜지스터들(RX1, RX2)는 포토 게이트 컨트롤러(100)로부터 출력되는 각각의 리셋 제어 신호들(RS1, RS2)에 따라 각각의 플로팅 디퓨젼 노드들(FD1, FD2)를 전원 전압(VDD)으로 리셋할 수 있다. 일 실시예에서, 로우 드라이버(예를 들어, 도 2의 48)는 타이밍 컨트롤러(50)의 제어에 따라 복수의 픽셀들(200)에 공급되는 제어 신호들(RS1, RS2, SEL1 및 SEL2)을 생성할 수 있다.
도 4a 및 도 4b는 도 2에 도시된 포토 게이트 컨트롤러의 구조의 예시적 실시 예를 설명하기 위한 도면이다.
도 4a를 참조하면, 포토 게이트 컨트롤러(100)는 기준 클락 신호 생성기(110), 제1 지연 회로(120_1), 제2 지연 회로(120_2) 및 선택기들(130_1~130_4)을 포함할 수 있다. 일 실시예에서, 제1 지연 회로(120_1) 및 제2 지연 회로(120_2) 각각은 복수의 버퍼들을 포함하는 버퍼 체인을 포함할 수 있다. 일 실시예에서, 제1 지연 회로(120_1) 및 제2 지연 회로(120_2) 각각은 타이밍 컨트롤러(예를 들어, 도 2의 50)에 의해 제어되는 DLL(delay-locked loop)로 구현될 수 있다.
기준 클락 신호 생성기(110)는 기준 클락 신호(CLK_R)를 생성할 수 있다. 기준 클락 신호(CLK_R)는 송신 광(예를 들어, 도 2의 28, 29)과 동일한 주파수를 가질 수 있다. 기준 클락 신호(CLK_R)는 각각 0도, 90도, 180도, 270도의 위상을 갖는 4개의 클락 신호를 포함할 수 있다. 이하의 도면에 대한 설명에서는, 0도의 위상을 갖는 클락 신호에 기초하여 설명할 것이나, 이하의 설명들은 90도, 180도, 270도의 위상을 클락 신호들에 동일하게 적용될 수 있다.
제1 지연 회로(120_1)는 기준 클락 신호 생성기(110)로부터 기준 클락 신호(CLK_R)를 수신하여 일정한 지연 시간만큼 각각 지연된 지연 클락 신호들(CLKa_1~CLKa_4)을 출력할 수 있다. 예를 들어, 제1 지연 클락 신호(CLKa_1)는 기준 클락 신호(CLK_R)으로부터 제1 지연 시간(DTa_1)만큼 지연될 수 있고, 제2 지연 클락 신호(CLKa_2)는 기준 클락 신호(CLK_R)으로부터 제2 지연 시간(DTa_2)만큼 지연될 수 있고, 제3 지연 클락 신호(CLKa_3)는 기준 클락 신호(CLK_R)으로부터 제3 지연 시간(DTa_3)만큼 지연될 수 있고, 제4 지연 클락 신호(CLKa_4)는 기준 클락 신호(CLK_R)으로부터 제4 지연 시간(DTa_4)만큼 지연될 수 있다.
제2 지연 회로(120_2)는 기준 클락 신호 생성기(110)로부터 기준 클락 신호(CLK_R)를 수신하여 일정한 지연 시간만큼 각각 지연된 지연 클락 신호들(CLKb_1~CLKb_4)을 출력할 수 있다. 예를 들어, 제1 지연 클락 신호(CLKb_1)는 기준 클락 신호(CLK_R)으로부터 제1 지연 시간(DTb_1)만큼 지연될 수 있고, 제2 지연 클락 신호(CLKb_2)는 기준 클락 신호(CLK_R)으로부터 제2 지연 시간(DTb_2)만큼 지연될 수 있고, 제3 지연 클락 신호(CLKb_3)는 기준 클락 신호(CLK_R)으로부터 제3 지연 시간(DTb_3)만큼 지연될 수 있고, 제4 지연 클락 신호(CLKb_4)는 기준 클락 신호(CLK_R)으로부터 제4 지연 시간(DTb_4)만큼 지연될 수 있다.
일 실시예에서, 제1 지연 회로(120_1)에서 출력된 제1 지연 클락 신호(CLKa_1)와 제2 지연 회로(120_2)에서 출력된 제1 지연 클락 신호(CLKb_1)는 서로 다른 위상만큼 지연될 수 있다.
선택기들(130_1~130_4)은 제1 지연 회로(120_1) 및 제2 지연 회로(120_2)각각으로부터 지연 클럭 신호들을 수신하여, 하나를 선택할 수 있다. 일 실시예에서, 제1 선택기(130_1)는 제1 지연 회로(120_1)로부터 제1 지연 클락 신호(CLKa_1)를 수신하고, 제2 지연 회로(120_2)로부터 제1 지연 클락 신호(CLKb_1)를 수신할 수 있다. 제1 선택기(130_1)는 타이밍 컨트롤러(예를 들어, 도 2의 50)로부터 수신되는 제1 선택 신호(S1)에 응답하여, 제1 지연 회로(120_1)로부터 수신된 제1 지연 클락 신호(CLKa_1) 및 제2 지연 회로(120_2)로부터 수신된 제1 지연 클락 신호(CLKb_1) 중 하나의 지연 클락 신호를 선택할 수 있고, 제1 선택 클락 신호(CLKs_1)를 출력할 수 있다.
제2 선택기(130_2) 내지 제4 선택기(130_4)의 동작은 제1 선택기(130_1)에 대한 상기 설명이 적용될 수 있다. 따라서, 제2 선택기(130_2)는 타이밍 컨트롤러(50)로부터 수신되는 제2 선택 신호(S2)에 응답하여, 제1 지연 회로(120_1)로부터 수신된 제2 지연 클락 신호(CLKa_2) 및 제2 지연 회로(120_2)로부터 수신된 제2 지연 클락 신호(CLKb_2) 중 하나의 지연 클락 신호를 제2 선택 클락 신호(CLKs_2)로서 출력할 수 있다. 제3 선택기(130_3)는 타이밍 컨트롤러(50)로부터 수신되는 제3 선택 신호(S3)에 응답하여, 제1 지연 회로(120_1)로부터 수신된 제3 지연 클락 신호(CLKa_3) 및 제2 지연 회로(120_2)로부터 수신된 제3 지연 클락 신호(CLKb_3) 중 하나의 지연 클락 신호를 제3 선택 클락 신호(CLKs_3)로서 출력할 수 있다. 제4 선택기(130_4)는 타이밍 컨트롤러(50)로부터 수신되는 제4 선택 신호(S4)에 응답하여, 제1 지연 회로(120_1)로부터 수신된 제4 지연 클락 신호(CLKa_4) 및 제2 지연 회로(120_2)로부터 수신된 제4 지연 클락 신호(CLKb_4) 중 하나의 지연 클락 신호를 제4 선택 클락 신호(CLKs_4)로서 출력할 수 있다.
기준 클락 신호(CLK_R)가 0도의 위상을 갖는 클락 신호일 때, 제1 내지 제4 선택 클락 신호(CLKs_1~CLKs_4) 각각은 서로 다른 픽셀의 제1 전송 트랜지스터(예를 들어, 도 3의 TX1)에 제공되는 제1 포토 게이트 신호(예를 들어, 제3의 PGS1)일 수 있다. 기준 클락 신호(CLK_R)가 180도의 위상을 갖는 클락 신호일 때, 제1 내지 제4 선택 클락 신호(CLKs_1~CLKs_4) 각각은 서로 다른 픽셀의 제2 전송 트랜지스터(예를 들어, 도 3의 TX2)에 제공되는 제2 포토 게이트 신호(예를 들어, 제3의 PGS2)일 수 있다.
일 실시예에서, 제1 내지 제4 선택 클락 신호(CLKs_1~CLKs_4) 각각은 서로 다른 칼럼(column)에 배치된 픽셀에 제공될 수 있다. 제1 내지 제4 선택 클락 신호(CLKs_1~CLKs_4) 각각이 제공되는 픽셀에 대한 설명은 도 7 등에서 후술하겠다.
도 4b를 참조하면, 포토 게이트 컨트롤러(100a)는 기준 클락 신호 생성기(110), 제1 지연 회로(120_1'), 제2 지연 회로(120_2') 및 선택기들(130_1~130_4)을 포함할 수 있다. 제1 지연 회로(120_1')는 기준 클락 신호(CLK_R)를 수신하여 특정 지연 시간(예를 들어, 제5 지연 시간)만큼 지연된 제5 지연 클락 신호(CLKa_5)를 출력할 수 있다.
제2 지연 회로(120_2')는 제1 지연 회로(120_1)로부터 제5 지연 클락 신호(CLKa_5)를 수신하여, 일정한 지연 시간만큼 각각 지연된 지연 클락 신호들(CLKb_1'~CLKb_4')을 출력할 수 있다. 예를 들어, 제1 지연 클락 신호(CLKb_1')는 제5 지연 클락 신호(CLKa_5)으로부터 제1 지연 시간(DTb_1)만큼 지연될 수 있고, 제2 지연 클락 신호(CLKb_2')는 제5 지연 클락 신호(CLKa_5)으로부터 제2 지연 시간(DTb_2)만큼 지연될 수 있고, 제3 지연 클락 신호(CLKb_3')는 제5 지연 클락 신호(CLKa_5)으로부터 제3 지연 시간(DTb_3)만큼 지연될 수 있고, 제4 지연 클락 신호(CLKb_4')는 제5 지연 클락 신호(CLKa_5)으로부터 제4 지연 시간(DTb_4)만큼 지연될 수 있다.
도 5는 도 4a에 도시된 제1 지연 회로 및 제2 지연 회로의 예시적 실시예를 설명하기 위한 회로도이다. 도 6a 및 도 6b는 도 5의 제1 지연 회로 및 제2 지연 회로에서 출력되는 지연 클락 신호들의 위상 차이를 설명하기 위한 타이밍도이다.
도 5를 참조하면, 제1 지연 회로(120_1) 및 제2 지연 회로(120_2) 각각은 직렬로 연결되는 복수의 버퍼들로 구성된 버퍼 체인을 포함할 수 있다. 제1 지연 회로(120_1) 및 제2 지연 회로(120_2)에 포함된 버퍼와 버퍼 사이의 서로 다른 노드로부터 제1 내지 제4 지연 클락 신호(CLKa_1~CLKa_4, CLKb_1~CLKb_4)가 각각 출력될 수 있다. 제1 내지 제4 지연 클락 신호(CLKa_1~CLKa_4, CLKb_1~CLKb_4) 각각은 많은 수의 버퍼들을 통해 전달될수록 위상 지연 시간이 길어질 수 있다. 일 실시예에서, 제1 지연 회로(120_1)에서 출력되는 제1 내지 제4 지연 클락 신호(CLKa_1~CLKa_4)의 위상차이는 360도를 넘지 않을 수 있다. 또한, 일 실시예에서, 제2 지연 회로(120_2)에서 출력되는 제1 내지 제4 지연 클락 신호(CLKb_1~CLKb_4)의 위상차이는 360도를 넘지 않을 수 있다.
도 5 및 도 6a를 참조하면, 제1 지연 회로(120_1)로부터 출력되는 제1 내지 제4 지연 클락 신호(CLKa_1~CLKa_4)는 제1 지연 클락 신호(CLKa_1)에서 제4 지연 클락 신호(CLKa_4)로 갈수록 점점 지연 시간이 길어질 수 있고, 기준 클락 신호(CLK_R)와의 위상 차이가 점점 커질 수 있다. 예를 들어, 제1 지연 시간(DTa_1)이 DT 값을 가지는 경우에, 제2 지연 시간(DTa_2)은 2DT, 제3 지연 시간(DTa_3)은 3DT, 제4 지연 시간(DTa_4)이 4DT 값을 가질 수 있다. 다만, 이는 설명의 편의를 위한 예시이며, 제2 내지 제4 지연 시간(DTa_2~DTa_4)이 제1 지연 시간(DTa_1)의 배수가 되는 것에 본 개시가 한정되지는 않는다. 제1 내지 제4 지연 클락 신호(CLKa_1~CLKa_4) 각각이 출력되는 노드 및 제1 지연 회로(120_1)의 회로 구성에 따라 제1 내지 제4 지연 시간(DTa_1~DTa_4)의 크기가 달라질 수 있다.
도 5 및 도 6b를 참조하면, 제1 지연 회로(120_1)와 비교하여, 제2 지연 회로(120_2)로부터 출력되는 제1 내지 제4 지연 클락 신호(CLKb_1~CLKb_4)는 제1 지연 클락 신호(CLKb_1)에서 제4 지연 클락 신호(CLKb_4)로 갈수록 점점 지연 시간이 짧아질 수 있고, 기준 클락 신호(CLK_R)와의 위상 차이가 점점 작아질 수 있다. 예를 들어, 제4 지연 시간(DTb_4)이 4DT 값을 가지는 경우에, 제3 지연 시간(DTb_3)은 2DT, 제2 지연 시간(DTb_2)은 3DT, 제1 지연 시간(DTb_1)이 4DT 값을 가질 수 있다. 다만, 이는 설명의 편의를 위한 예시이며, 제1 내지 제3 지연 시간(DTb_1~DTb_3)이 제4 지연 시간(DTb_4)의 배수가 되는 것에 본 개시가 한정되지는 않는다. 제1 내지 제4 지연 클락 신호(CLKb_1~CLKb_4) 각각이 출력되는 노드 및 제2 지연 회로(120_2)의 회로 구성에 따라 제1 내지 제4 지연 시간(DTb_1~DTb_4)의 크기는 달라질 수 있다.
도 7은 본 개시의 예시적 실시예에 따른 이미지 센서의 픽셀 어레이에 제공되는 제1 포토 게이트 신호(PGS1)를 설명하기 위한 도면이다. 도 8은 픽셀 어레이로 제공되는 포토 게이트 신호에 따라 획득되는 깊이 정보를 나타내는 그래프이다. 도 7의 포토 게이트 신호는 도 3의 제1 포토 게이트 신호(PGS1)일 수 있으나, 제2 포토 게이트 신호(PGS2)에도 동일한 설명이 적용될 수 있다. 도 7에서는 도 4a 등에서의 부호와 중복되는 설명에 대해서 설명을 생략하겠다.
도 7을 참조하면, 픽셀 어레이(42)의 일부는 4개의 로우와 4개의 칼럼의 매트릭스(matrix) 형태로 배열된 16개의 픽셀들(200)을 포함할 수 있다. 본 명세서에서는 설명의 편의를 위해 4개의 로우들(rows)과 4개의 칼럼들(columns)을 포함하는 픽셀 어레이(42)의 일부에 대해서만 설명하나 픽셀 어레이(42)에 포함된 모든 로우 및 칼럼은 동일한 방식으로 동작할 수 있으며 로우 및 칼럼 각각의 개수는 다양하게 구성될 수 있다.
일 실시예에서, 픽셀 어레이(42)에는 칼럼 단위로 동일한 클락 신호가 제1 포토 게이트 신호(PGS1)로서 제공될 수 있다. 예를 들어, 제1 칼럼에는 제1 선택 클락 신호(CLKs_1)가 제공될 수 있고, 제2 칼럼에는 제2 선택 클락 신호(CLKs_2)가 제공될 수 있고, 제3 칼럼에는 제3 선택 클락 신호(CLKs_3)가 제공될 수 있고, 제4 칼럼에는 제4 선택 클락 신호(CLKs_4)가 제공될 수 있다.
제1 칼럼과 연결되는 제1 칼럼 라인을 통해 제1 픽셀 신호(COL_1)가 출력되고, 제2 칼럼과 연결되는 제2 칼럼 라인을 통해 제2 픽셀 신호(COL_2)가 출력되고, 제3 칼럼과 연결되는 제3 칼럼 라인을 통해 제3 픽셀 신호(COL_3)가 출력되고, 제4 칼럼과 연결되는 제4 칼럼 라인을 통해 제4 픽셀 신호(COL_4)가 출력될 수 있다. 복수의 픽셀들(200)이 2-탭 픽셀 구조를 가지는 경우에는, 제1 내지 제4 픽셀 신호(COL_4) 각각은 도 3의 픽셀 신호들(PIXEL1, PIXEL2)을 포함할 수 있다. 다만, 본 개시는 이에 한정되지 않으며, 복수의 픽셀들(200)이 4-탭 픽셀 구조를 가지는 경우에는, 제1 내지 제4 픽셀 신호(COL_4) 각각은 4개의 서로 다른 픽셀 신호들을 포함할 수도 있다.
도 5, 도 7 및 도 8을 참조하면, 픽셀들(200) 각각은 제1 포토 게이트 신호(PGS1)를 이용하여 반사 광으로 인해 생성된 전기적 신호를 샘플링하므로, 제1 포토 게이트 신호(PGS1)의 위상이 변할수록 출력되는 픽셀 신호들(COL_1~COL_4)의 크기가 달라질 수 있다.
제1 지연 회로(예를 들어, 도 4a의 120_1)로부터 출력된 제1 내지 제4 지연 클락 신호(CLKa_1~CLKa_4)가 각각 제1 칼럼 내지 제4 칼럼에 제1 포토 게이트 신호(PGS1)로서 제공되는 경우에는, 제1 칼럼에서 제4 칼럼으로 갈수록 제공되는 제1 포토 게이트 신호(PGS1)의 위상 지연 시간이 길어질 수 있다. 따라서, 깊이가 동일한 평면을 갖는 물체에 대하여 깊이 정보를 획득하여도 제1 칼럼에서 제4 칼럼으로 갈수록 깊이가 얕아지게 측정되는 결과가 도출될 수 있다. 즉, 깊이 측정에 기울기가 발생할 수 있다. 따라서, 발생된 기울기를 보정하기 위한 캘리브레이션 단계를 프로세서(예를 들어, 도 2의 19)에서 별도로 수행해야 할 수 있다.
반면, 제2 지연 회로(예를 들어, 도 4a의 120_2)로부터 출력된 제1 내지 제4 지연 클락 신호(CLKb_1~CLKb_4)가 각각 제1 칼럼 내지 제4 칼럼에 제1 포토 게이트 신호(PGS1)로서 제공되는 경우에는, 제1 칼럼에서 제4 칼럼으로 갈수록 제공되는 제1 포토 게이트 신호(PGS1)의 위상 지연 시간이 짧아질 수 있다. 따라서, 깊이가 동일한 평면을 갖는 물체에 대하여 깊이 정보를 획득하여도 제1 칼럼에서 제4 칼럼으로 갈수록 깊이가 깊어지게 측정되는 결과가 도출될 수 있다. 즉, 제1 지연 회로(120_1)으로부터 출력된 제1 내지 제4 지연 클락 신호(CLKa_1~CLKa_4)을 이용하는 경우와 반대의 측정 기울기가 발생할 수 있다. 따라서, 발생된 기울기를 보정하기 위한 캘리브레이션 단계를 프로세서(19)에서 별도로 수행해야 할 수 있다.
또한, 기준 클락 신호 생성기(예를 들어, 도 4a의 110)로부터 복수의 버퍼들로 구성된 버퍼 트리를 통해 동일한 위상 지연 시간을 갖는 지연 클락 신호들을 제1 포토 게이트 신호(PGS1)로서 제1 칼럼 내지 제4 칼럼의 각각 픽셀들로 제공하는 경우에는, 각각의 픽셀들에 제공되는 제1 포토 게이트 신호(PGS1)가 활성화되는 시점이 일치되게 된다. 따라서, 각각의 픽셀들에 제1 포토 게이트 신호(PGS1)를 제공하기 위해 필요한 전류의 크기가 증가되어, 이미지 센서의 부담이 커질 수 있다. 또한, 전류의 크기가 증가됨에 따라 전압 강하의 정도가 커짐으로써, 이미지 센서 내부 회로의 오동작을 야기할 수 있다.
본 개시에 따른 이미지 센서는, 제1 지연 회로(120_1)에서 출력된 제1 내지 제4 지연 클락 신호(CLKa_1~CLKa_4) 및 제2 지연 회로(120_2)에서 출력된 지연 클락 신호(CLKb_1~CLKb_4) 중에서 선택적으로 픽셀 어레이(42)로 제공하고, 이에 따른 픽셀 신호들(COL_1~COL_4)를 획득함으로써, 각각의 픽셀들(200)에 제공되는 클락 신호의 위상 지연 시간이 서로 달라짐에 따라 발생되는 깊이 정보의 노이즈를 감소시킬 수 있다. 즉, 제1 지연 회로(120_1)에서 출력된 제1 내지 제4 지연 클락 신호(CLKa_1~CLKa_4)을 이용함으로써 발생되는 깊이 기울기와 제2 지연 회로(120_2)에서 출력된 지연 클락 신호(CLKb_1~CLKb_4)를 이용함으로써 발생되는 깊이 기울기를 서로 상쇄시킬 수 있다.
제1 지연 회로(120_1)에서 출력된 제1 내지 제4 지연 클락 신호(CLKa_1~CLKa_4) 및 제2 지연 회로(120_2)에서 출력된 지연 클락 신호(CLKb_1~CLKb_4) 중에서 선택적으로 픽셀 어레이(42)에 제공하는 방법에 대한 상세한 설명은 도 10 및 도 11 등에서 후술하겠다.
도 9는 도 7의 복수의 픽셀들에 제공되는 제1 포토 게이트 신호를 설명하기 위한 타이밍도이다. 이 때, 하나의 프레임은 픽셀 어레이(예를 들어, 도 7의 42)에 대해 광 전하 축적, 픽셀 신호의 생성 및 리드 아웃이 1회 완료되는데 소요되는 시간에 대응될 수 있다. 도 9에서는 픽셀들 각각에 포함된 하나의 탭(제1 탭)에 대한 동작으로 설명하나, 이하의 설명들은 픽셀들 각각에 포함된 다른 탭들에도 모두 적용될 수 있다. 또한, 도 9에서는 제1 칼럼에 연결된 픽셀들에 제공되는 신호가 도시되었으나, 제1 칼럼 이외의 칼럼(예를 들어, 제2 칼럼 내지 제4 칼럼)에 연결된 픽셀들에 제공되는 신호에도 적용될 수 있다.
도 3 및 도 9를 참조하면, 물체와 복수의 픽셀들(200) 사이의 거리를 측정하는데 있어서, 집광(integration) 구간 이전에 리셋 신호(RS1)가 활성화되고, 복수의 픽셀들(200)은 제1 플로팅 디퓨전 노드(FD1)을 리셋시킬 수 있다. 집광 구간 동안에 물체에 조사된 송신 광이 물체에 의해 반사되어 반사 광(RX, 예를 들어, 도 2의 36, 37)으로서 복수의 픽셀들(200)에 도달할 수 있다. 이 때, 반사 광(RX)을 사각 파(square wave)로 도시하였으나, 이는 설명의 편의를 위한 것으로, 반사 광(RX)의 파형은 다양하게 형성될 수 있다.
반사 광(RX)에 기초하여 광 검출 영역인 포토 다이오드(PD)에서 광 전하들이 발생될 수 있다. 집광 구간 동안에 활성화 구간(예를 들어, 하이 레벨 구간) 및 비활성화 구간(예를 들어, 로우 레벨 구간)을 주기적으로 가지는 제1 선택 클락 신호(CLKs_1)가 제1 칼럼에 제1 포토 게이트 신호(PGS1)로서 수신될 수 있다.
제1 선택 클락 신호(CLKs_1)의 활성화 구간에 따라, 제1 프레임에서는 제1 광 전하(Q1)가 제1 플로팅 디퓨젼 노드(FD1)에 저장될 수 있고, 제2 프레임에서는 제1 선택 클락 신호(CLKs_1)의 활성화 구간에 따라, 제2 광 전하(Q2)가 제1 플로팅 디퓨젼 노드(FD1)에 저장될 수 있다. 독출(read out) 구간 이전에 선택 제어 신호(SEL1)가 활성화되고, 제1 프레임에서는 제1 광 전하(Q1)에 상응하는 픽셀 신호들(COL_1~COL_4)이 생성될 수 있고, 제2 프레임에서는 제2 광 전하(Q2)에 상응하는 픽셀 신호들(COL_1~COL_4)이 생성될 수 있다.
도 7 및 도 9를 참조하면, 제1 프레임에서, 선택기들(130_1~130_4)은 제1 내지 제4 선택 신호(S1~S4)에 응답하여 제1 지연 회로(120_1)로부터 출력된 지연 클락 신호들(CLKa_1~CLKa_4)을 선택할 수 있다. 즉, 복수의 픽셀들(200)에는 포토 게이트 신호로서 제1 지연 회로(120_1)로부터 출력된 지연 클락 신호들(CLKa_1~CLKa_4)이 제공될 수 있다.
예를 들어, 제1 칼럼에는 제1 선택 클락 신호(CLKs_1)로서 제1 지연 회로(120_1)로부터 출력된 제1 지연 클락 신호(CLKa_1)가 제공될 수 있다. 제1 지연 회로(120_1)로부터 출력된 제1 지연 클락 신호(CLKa_1)의 활성화 구간에 상응하는 제1 광 전하(Q1)가 제1 플로팅 디퓨젼 영역에 축적될 수 있고, 제1 광 전하(Q1)에 상응하는 제1 픽셀 신호(COL_1)가 출력될 수 있다. 제2 내지 제4 칼럼에도 제1 칼럼에 대한 상기 설명이 동일하게 적용될 수 있다.
반면, 제2 프레임에서, 선택기들(130_1~130_4)은 제1 내지 제4 선택 신호(S1~S4)에 응답하여 제2 지연 회로(120_2)로부터 출력된 지연 클락 신호들(CLKb_1~CLKb_4)을 선택할 수 있다. 즉, 복수의 픽셀들(200)에는 포토 게이트 신호로서 제2 지연 회로(120_2)로부터 출력된 지연 클락 신호들(CLKb_1~CLKb_4)이 제공될 수 있다.
예를 들어, 제1 칼럼에는 제1 선택 클락 신호(CLKs_1)로서 제2 지연 회로(120_2)로부터 출력된 제1 지연 클락 신호(CLKb_1)가 제공될 수 있다. 제2 지연 회로(120_2)로부터 출력된 제1 지연 클락 신호(CLKb_1)의 활성화 구간에 상응하는 제2 광 전하(Q2)가 제1 플로팅 디퓨젼 영역에 축적될 수 있고, 제2 광 전하(Q2)에 상응하는 제1 픽셀 신호(COL_1)가 출력될 수 있다. 제2 내지 제4 칼럼에도 제1 칼럼에 대한 상기 설명이 동일하게 적용될 수 있다.
리드 아웃 회로(예를 들어, 도 2의 46)는 제1 프레임에서의 픽셀 신호들(COL_1~COL_4) 및 제2 프레임에서의 픽셀 신호들(COL_1~COL_4)을 서로 보간하는 단계를 수행할 수 있다. 예를 들어, 리드 아웃 회로(46)는 제1 프레임에서의 픽셀 신호들(COL_1~COL_4) 및 제2 프레임에서의 픽셀 신호(COL_1~COL_4)들을 평균하여, 광 비행 시간(TOF)을 구할 수 있고, 물체와 복수의 픽셀들(200) 사이의 거리 정보인인 물체의 깊이 정보를 획득할 수 있다.
본 개시에 따른 이미지 센서는, 제1 지연 회로(120_1)에서 출력된 제1 내지 제4 지연 클락 신호(CLKa_1~CLKa_4)를 제1 프레임에서 이용하고, 제2 지연 회로(120_2)에서 출력된 지연 클락 신호(CLKb_1~CLKb_4)를 제2 프레임에서 이용할 수 있다. 즉, 제1 지연 회로(120_1)에서 출력된 제1 내지 제4 지연 클락 신호(CLKa_1~CLKa_4) 및 제2 지연 회로(120_2)에서 출력된 지연 클락 신호(CLKb_1~CLKb_4) 중에서 프레임에 따라 선택적으로 픽셀 어레이(42)로 제공함으로써, 각각의 칼럼들에 제공되는 클락 신호의 위상 지연 시간이 서로 달라짐에 따라 발생되는 거리 정보의 노이즈를 감소시킬 수 있다.
도 10은 도 7의 복수의 픽셀들에 제공되는 제1 포토 게이트 신호를 설명하기 위한 타이밍도이다. 도 10에서는 도 9에서와 중복되는 설명에 대해서는 설명을 생략하겠다. 도 10에서는 제1 칼럼에 연결된 픽셀들에 제공되는 신호가 도시되었으나, 제1 칼럼 이외의 칼럼(예를 들어, 제2 내지 제4 칼럼)에 연결된 픽셀들에 제공되는 신호에도 적용될 수 있다.
도 7 및 도 10을 참조하면, 하나의 프레임은 제1 집광 구간 및 제2 집광 구간을 포함할 수 있다. 일 실시예에서, 제1 집광 구간의 길이 및 상기 제2 집광 구간의 길이는 서로 동일할 수 있으나, 이에 한정되는 것은 아니다.
제1 집광 구간에서, 선택기들(130_1~130_4)은 제1 내지 제4 선택 신호(S1~S4)에 응답하여 제1 지연 회로(120_1)로부터 출력된 지연 클락 신호들(CLKa_1~CLKa_4)을 선택할 수 있다. 즉, 제1 집광 구간에서, 복수의 픽셀들(200)에는 포토 게이트 신호로서 제1 지연 회로(120_1)로부터 출력된 지연 클락 신호들(CLKa_1~CLKa_4)이 제공될 수 있다. 제1 지연 회로(120_1)로부터 출력된 지연 클락 신호들(CLKa_1~CLKa_4)의 활성화 구간에 상응하는 제1 광 전하(Q1')가 제1 플로팅 디퓨젼 영역에 축적될 수 있다.
반면, 제2 집광 구간에서, 선택기들(130_1~130_4)은 제1 내지 제4 선택 신호(S1~S4)에 응답하여 제2 지연 회로(120_2)로부터 출력된 지연 클락 신호들(CLKb_1~CLKb_4)을 선택할 수 있다. 복수의 픽셀들(200)에는 포토 게이트 신호로서 제2 지연 회로(120_2)로부터 출력된 지연 클락 신호들(CLKb_1~CLKb_4)이 제공될 수 있다. 제2 지연 회로(120_2)로부터 출력된 지연 클락 신호들(CLKb_1~CLKb_4)의 활성화 구간에 상응하는 제2 광 전하(Q2')가 제1 플로팅 디퓨젼 영역에 축적될 수 있다.
독출 구간 이전에 선택 제어 신호(SEL1)가 활성화되고, 제1 광 전하(Q1') 및 제2 광 전하(Q2')가 합산된 전하에 상응하는 픽셀 신호들(COL_1~COL_4)이 생성될 수 있다. 리드 아웃 회로(예를 들어, 도 2의 46)는 제1 광 전하(Q1') 및 제2 광 전하(Q2')가 모두 반영된 픽셀 신호(COL_1~COL_4)들을 이용하여 광 비행 시간(TOF)을 구할 수 있고, 물체와 복수의 픽셀들(200) 사이의 거리 정보를 획득할 수 있다.
본 개시에 따른 이미지 센서는, 하나의 프레임에서 제1 지연 회로(120_1)에서 출력된 제1 내지 제4 지연 클락 신호(CLKa_1~CLKa_4) 및 제2 지연 회로(120_2)에서 출력된 지연 클락 신호(CLKb_1~CLKb_4)를 모두 이용할 수 있다. 따라서, 각각의 칼럼들에 제공되는 클락 신호의 위상 지연 시간이 서로 달라짐에 따라 발생되는 거리 정보의 노이즈를 감소시킬 수 있다.
도 11a 및 도 11b은 본 개시의 예시적 실시예에 따른 이미지 센서의 픽셀 어레이에 제공되는 제1 포토 게이트 신호(PGS1)를 설명하기 위한 도면이다. 도 11a 및 도 11b의 포토 게이트 신호는 도 3의 제1 포토 게이트 신호(PGS1)일 수 있으나, 제2 포토 게이트 신호(PGS2)에도 동일한 설명이 적용될 수 있다. 도 11a 및 도 11b에서는 도 4a 및 도 7에서의 부호와 중복되는 설명에 대해서 설명을 생략하겠다.
도 11a를 참조하면, 픽셀 어레이(42)는 2개의 그룹으로 구분될 수 있다. 일 실시예에서, 동일한 칼럼에 포함되는 픽셀들은 동일한 그룹을 구성할 수 있다. 예를 들어, 홀수 번째 칼럼들을 구성하는 픽셀들은 제1 그룹(G1)을 구성할 수 있고, 짝수 번째 칼럼들을 구성하는 픽셀들은 제2 그룹(G2)을 구성할 수 있다.
제1 그룹(G1)에는 제1 지연 회로(예를 들어, 도 4a의 120_1)로부터 출력된 제1 내지 제4 지연 클락 신호(CLKa_1~CLKa_4) 중 적어도 하나가 제공될 수 있다. 예를 들어, 제1 그룹(G1) 중 제1 칼럼을 구성하는 픽셀들에는 제1 지연 회로(120_1)로부터 출력된 제1 지연 클락 신호(CLKa_1)가 제공될 수 있고, 제1 그룹(G1) 중 제3 칼럼을 구성하는 픽셀들에는 제1 지연 회로(120_1)로부터 출력된 제3 지연 클락 신호(CLKa_3)가 제공될 수 있다.
제2 그룹(G2)에는 제2 지연 회로(예를 들어, 도 4a의 120_2)로부터 출력된 제1 내지 제4 지연 클락 신호(CLKb_1~CLKb_4) 중 적어도 하나가 제공될 수 있다. 예를 들어, 제2 그룹(G2) 중 제2 칼럼을 구성하는 픽셀들에는 제2 지연 회로(120_2)로부터 출력된 제2 지연 클락 신호(CLKb_2)가 제공될 수 있고, 제2 그룹(G2) 중 제4 칼럼을 구성하는 픽셀들에는 제2 지연 회로(120_2)로부터 출력된 제4 지연 클락 신호(CLKb_4)가 제공될 수 있다.
리드 아웃 회로(예를 들어, 도 2의 46)는 제1 그룹(G1)으로부터 출력되는 픽셀 신호들 및 제2 그룹(G2)으로부터 출력되는 픽셀 신호들을 서로 보간하여 물체와 복수의 픽셀들(200) 사이의 거리 정보를 획득할 수 있다. 예를 들어, 리드 아웃 회로(46)는 서로 인접한 칼럼들로부터 출력되는 제1 픽셀 신호(COL_1) 및 제2 픽셀 신호(COL_2)를 서로 보간하고, 제3 픽셀 신호(COL_3) 및 제4 픽셀 신호(COL_4)를 보간할 수 있다. 상기 보간 동작을 통하여, 각각의 칼럼들에 제공되는 클락 신호의 위상 지연 시간이 서로 달라짐에 따라 발생되는 거리 정보의 노이즈를 감소시킬 수 있다.
도 11b를 참조하면, 픽셀 어레이(42)는 2개의 그룹으로 구분될 수 있고, 이 때, 동일한 칼럼을 구성하는 픽셀들이 동일한 그룹을 구성하지 않을 수 있다. 예를 들어, 홀수 번째 칼럼들을 구성하는 픽셀들 중 일부의 픽셀들과 짝수 번째 칼럼들을 구성하는 픽셀들 중 일부의 픽셀들이 하나의 그룹을 구성할 수 있다.
제1 그룹(G1)에는 제1 지연 회로(120_1)로부터 출력된 제1 내지 제4 지연 클락 신호(CLKa_1~CLKa_4) 중 적어도 하나가 제공될 수 있다. 제2 그룹(G2)에는 제2 지연 회로(120_2)로부터 출력된 제1 내지 제4 지연 클락 신호(CLKb_1~CLKb_4) 중 적어도 하나가 제공될 수 있다.
리드 아웃 회로(46)는 제1 그룹(G1)으로부터 출력되는 픽셀 신호들 및 제2 그룹(G2)으로부터 출력되는 픽셀 신호들을 서로 보간하여 물체와 복수의 픽셀들(200) 사이의 거리 정보를 획득할 수 있다. 예를 들어, 리드 아웃 회로(46)는 제1 픽셀 신호(COL_1) 및 제2 픽셀 신호(COL_2)를 서로 보간하고, 제2 픽셀 신호(COL_2) 및 제4 픽셀 신호(COL_4)를 서로 보간할 수 있다. 상기 보간 동작을 통하여, 각각의 칼럼들에 제공되는 클락 신호의 위상 지연 시간이 서로 달라짐에 따라 발생되는 거리 정보의 노이즈를 감소시킬 수 있다.
도 12a 및 도 13a 각각은 도 4a 및 도 4b에 도시된 제1 지연 회로 및 제2 지연 회로의 일 실시예를 설명하기 위한 회로도이다. 도 12b는 도 12a에 도시된 제1 지연 회로 및 제2 지연 회로로부터 픽셀 어레이로 제공되는 포토 게이트 신호에 따라 획득되는 깊이 정보를 나타내는 그래프이다. 도 13b는 도 13a에 도시된 제1 지연 회로 및 제2 지연 회로로부터 픽셀 어레이로 제공되는 포토 게이트 신호에 따라 획득되는 깊이 정보를 나타내는 그래프이다.
도 7, 도 12a 및 도 12b를 참조하면, 제1 지연 회로(120_1a)는 직렬로 연결되는 복수의 버퍼들로 각각 구성된 제1 버퍼 체인(120_1_1) 및 제2 버퍼 체인(120_1_2)을 포함할 수 있다. 제1 버퍼 체인(120_1_1)으로부터 제1 지연 클락 신호(CLKa_1) 및 제2 지연 클락 신호(CLKa_2)가 출력될 수 있고, 제2 버퍼 체인(120_1_2)으로부터 제3 지연 클락 신호(CLKa_3) 및 제4 지연 클락 신호(CLKa_4)가 출력될 수 있다.
일 실시예에서, 제1 지연 회로(120_1a)에서 출력되는 제1 내지 제4 지연 클락 신호(CLKa_1~CLKa_4) 중 적어도 2개는 서로 위상이 동일할 수 있다. 예를 들어, 제1 버퍼 체인(120_1_1)에서 출력되는 제1 지연 클락 신호(CLKa_1) 및 제2 지연 클락 신호(CLKa_2) 중 적어도 하나와 제2 버퍼 체인(120_1_2)으로부터 출력되는 제3 지연 클락 신호(CLKa_3) 및 제4 지연 클락 신호(CLKa_4) 중 적어도 하나는 서로 위상이 동일할 수 있다.
제2 지연 회로(120_2a)는 직렬로 연결되는 복수의 버퍼들로 각각 구성된 제1 버퍼 체인(120_2_1) 및 제2 버퍼 체인(120_2_2)을 포함할 수 있다. 예를 들어, 제1 버퍼 체인(120_2_1)으로부터 제1 지연 클락 신호(CLKb_1) 및 제2 지연 클락 신호(CLKb_2)가 출력될 수 있고, 제2 버퍼 체인(120_2_2)으로부터 제3 지연 클락 신호(CLKb_3) 및 제4 지연 클락 신호(CLKb_4)가 출력될 수 있다.
일 실시예에서, 제2 지연 회로(120_2a)에서 출력되는 제1 내지 제4 지연 클락 신호(CLKb_1~CLKb_4) 중 적어도 2개는 서로 위상이 동일할 수 있다. 예를 들어, 제1 버퍼 체인(120_2_1)에서 출력되는 제1 지연 클락 신호(CLKb_1) 및 제2 지연 클락 신호(CLKb_2) 중 적어도 하나와 제2 버퍼 체인(120_2_2)으로부터 출력되는 제3 지연 클락 신호(CLKb_3) 및 제4 지연 클락 신호(CLKb_4) 중 적어도 하나는 서로 위상이 동일할 수 있다.
픽셀들(200) 각각은 제1 포토 게이트 신호로서 제공되는 제1 내지 제4 선택 클락 신호(CLKs_1~ CLKs_4)를 이용하여 반사 광으로 인해 생성된 전기적 신호를 샘플링하므로, 제1 내지 제4 선택 클락 신호(CLKs_1~CLKs_4)의 위상이 변할수록 출력되는 픽셀 신호들(COL_1~COL_4)의 크기가 달라질 수 있다. 예를 들어, 기준 클락 신호(CLK_R)로부터 위상 차이가 커질수록 거리가 가깝게 측정될 수 있다.
본 개시에 따른 이미지 센서는, 제1 지연 회로(120_1a)에서 출력된 제1 내지 제4 지연 클락 신호(CLKa_1~CLKa_4) 및 제2 지연 회로(120_2a)에서 출력된 지연 클락 신호(CLKb_1~CLKb_4) 중에서 선택적으로 픽셀 어레이(42)로 제공할 수 있다. 이미지 센서는, 제1 지연 회로(120_1a)에서 출력된 제1 내지 제4 지연 클락 신호(CLKa_1~CLKa_4)를 제공하여 얻은 픽셀 신호들 및 제2 지연 회로(120_2a)에서 출력된 지연 클락 신호(CLKb_1~CLKb_4)를 제공하여 얻은 픽셀 신호들을 서로 보간하여 물체까지의 거리를 검출할 수 있다. 따라서, 각각의 픽셀들에 제공되는 포토 게이트 신호의 위상 지연 시간이 서로 달라짐에 따라 발생되는 깊이 정보의 노이즈를 감소시킬 수 있다. 제1 지연 회로(120_1a)에서 출력된 제1 내지 제4 지연 클락 신호(CLKa_1~CLKa_4) 및 제2 지연 회로(120_2a)에서 출력된 지연 클락 신호(CLKb_1~CLKb_4) 중에서 선택하여 픽셀 어레이(42)로 제공하는 방법은, 도 9, 도 10, 도 11a 및 도 11b에서의 설명이 적용될 수 있다.
도 7, 도 13a 및 도 13b를 참조하면, 제1 지연 회로(120_1b)는 적어도 하나의 버퍼(120_1_3)를 더 포함할 수 있다. 제1 지연 회로(120_1b)의 제2 버퍼 체인(120_1_2)은 적어도 하나의 버퍼(120_1_3)를 통하여 기준 클락 신호(CLK_R)를 수신하므로 제1 버퍼 체인(120_1_1)에 비하여 상대적으로 지연된 지연 클락 신호들(CLKa_3, CLKa_4)을 출력할 수 있다.
제2 지연 회로(120_2b)는 적어도 하나의 버퍼(120_2_3)를 더 포함할 수 있다. 제2 지연 회로(120_2b)의 제1 버퍼 체인(120_2_1)은 적어도 하나의 버퍼 (120_2_3)를 통하여 기준 클락 신호(CLK_R)를 수신하므로, 제2 버퍼 체인(120_2_2)에 비하여 상대적으로 지연된 지연 클락 신호들(CLKb_1, CLKb_2)을 출력할 수 있다. 도 13a에서는, 제1 지연 회로(120_1b) 및 제2 지연 회로(120_2b) 각각이 하나의 버퍼(120_1_3, 120_2_3)를 포함하는 것으로 도시하였으나, 본 개시는 이에 한정되지 않으며, 제1 지연 회로(120_1b) 및 제2 지연 회로(120_2b) 각각은 복수의 버퍼들을 더 포함할 수 있고, 예를 들어, 버퍼 트리를 포함할 수 있다.
도 14 및 도 15는 본 개시의 예시적 실시예에 따른 포토 게이트 컨트롤러의 구조를 설명하기 위한 도면이다. 도 14에서는, 도 5에 대한 설명과 중복되는 설명에 대해서는 생략하겠다. 도 15에서는, 도 7에 대한 설명과 중복되는 설명에 대해서는 생략하겠다.
도 14를 참조하면, 포토 게이트 컨트롤러는 버퍼 트리(115)를 더 포함할 수 있다. 버퍼 트리(115)는 기준 클락 신호 생성기(예를 들어, 도 4a의 110)로부터 기준 클락 신호(CLK_R)를 수신하여, 일정한 시간만큼 지연된 기준 클락 신호(CLK_R')를 제1 지연 회로(120_1c) 및 제2 지연 회로(120_2c)로 제공할 수 있다.
버퍼 트리(115)는 복수의 버퍼들을 포함할 수 있다. 버퍼 트리(115)를 통해 제1 지연 회로(120_1c)로 제공되는 기준 클락 신호(CLK_R')와, 버퍼 트리(115)를 통해 제2 지연 회로(120_2c)로 제공되는 기준 클락 신호(CLK_R')는 기준 클락 신호(CLK_R)가 동일한 수의 버퍼를 통과함으로써, 동일한 시간만큼 지연된 것일 수 있다.
도 15를 참조하면, 포토 게이트 컨트롤러는 제1 버퍼 트리(140_1) 및 제2버퍼 트리(140_2)를 더 포함할 수 있다. 제1 버퍼 트리(140_1)는 제1 선택기(130_1)로부터 제1 선택 클락 신호(CLKs_1)를 수신하여, 일정한 시간만큼 지연된 제1 선택 클락 신호(CLKs_1')를 각각 복수의 컬럼들에 제공할 수 있다. 일 실시예에서, 제1 버퍼 트리(140_1)는 인접한 컬럼들, 예를 들어, 제1 컬럼 및 제2 컬럼에 일정한 시간만큼 지연된 제1 선택 클락 신호(CLKs_1')를 제공할 수 있다. 따라서, 제1 컬럼 및 제2 컬럼에는 실질적으로 동일하게 지연된 제1 선택 클락 신호(CLKs_1')가 포토 게이트 신호로서 제공될 수 있다.
제2 버퍼 트리(140_2)는 제2 선택기(130_2)로부터 제2 선택 클락 신호(CLKs_2)를 수신하여, 일정한 시간만큼 지연된 제2 선택 클락 신호(CLKs_2')를 각각 복수의 컬럼들에 제공할 수 있다. 예를 들어, 제2 버퍼 트리(140_2)는 지연된 제2 선택 클락 신호(CLKs_2')를 서로 인접한 컬럼들, 예를 들어, 제3 컬럼 및 제4 컬럼으로 제공할 수 있다. 따라서, 제3 컬럼 및 제4 컬럼에는 실질적으로 동일하게 지연된 제2 선택 클락 신호(CLKs_2')가 포토 게이트 신호로서 제공될 수 있다.
도 15에서의 제1 선택기(130_1) 및 제2 선택기(130_2)는 도 9, 도 10, 도 11a 및 도 11b에 설명된 제1 선택기(130_1) 및 제2 선택기(130_2)와 동일하게 동작할 수 있다. 예를 들어, 제1 선택기(130_1) 및 제2 선택기(130_2) 각각은 제1 프레임에서 선택 클락 신호들(CLKs_1, CLKs_2)으로서 제1 지연 회로(120_1)로부터 출력된 지연 클락 신호들(CLKa_1, CLKa_2)을 선택할 수 있고, 제2 프레임에서 선택 클락 신호들(CLKs_1, CLKs_2)으로서 제2 지연 회로(120_2)로부터 출력된 지연 클락 신호들(CLKb_1, CLKb_2)을 선택할 수 있다. 또는, 예를 들어, 제1 선택기(130_1) 및 제2 선택기(130_2) 각각은 제1 집광 구간에서 선택 클락 신호들(CLKs_1, CLKs_2)으로서 제1 지연 회로(120_1)로부터 출력된 지연 클락 신호들(CLKa_1, CLKa_2)을 선택할 수 있고, 제2 집광 구간에서 선택 클락 신호들(CLKs_1, CLKs_2)으로서 제2 지연 회로(120_2)로부터 출력된 지연 클락 신호들(CLKb_1, CLKb_2)을 선택할 수도 있다. 또는 예를 들어, 제1 선택기(130_1)는 제1 선택 클락 신호(CLKs_1)로서 제1 지연 회로(120_1)로부터 출력된 지연 클락 신호(CLKa_1)를 선택할 수 있고, 제2 선택기(130_2)는 제2 선택 클락 신호(CLKs_2)로서 제2 지연 회로(120_2)로부터 출력된 지연 클락 신호(CLKb_2)를 선택할 수도 있다.
100, 100a: 포토 게이트 컨트롤러
110: 기준 클락 신호 생성기
120_1, 120_1', 120_1a, 120_1b, 120_1c: 제1 지연 회로
120_2, 120_2', 120_2a, 120_2b, 120_2c: 제2 지연 회로
130_1: 제1 선택기
130_2: 제2 선택기
130_3: 제3 선택기
130_4: 제4 선택기
200: 복수의 픽셀들

Claims (20)

  1. 프레임 동안 포토 게이트 신호에 응답하여, 광 신호에 대응되는 픽셀 신호를 각각 출력하는 복수의 픽셀들; 및
    상기 포토 게이트 신호를 생성하여, 상기 복수의 픽셀들 각각으로 제공하는 포토 게이트 신호 생성기;를 포함하고,
    상기 포토 게이트 신호 생성기는,
    기준 클락 신호로부터 각각 일정 시간만큼 지연된 지연 클락 신호들을 출력하는 제1 지연 회로; 및
    상기 기준 클락 신호로부터 각각 일정 시간만큼 지연된 지연 클락 신호들을 출력하는 제2 지연 회로;를 포함하고,
    상기 복수의 픽셀들은, 상기 제1 지연 회로로부터 출력된 지연 클락 신호들 및 상기 제2 지연 회로로부터 출력된 지연 클락 신호들 중에서 상기 포토 게이트 신호로서 선택적으로 수신하는 것을 특징으로 하는 이미지 센서.
  2. 제1 항에 있어서,
    상기 제1 지연 회로는 상기 기준 클락 신호를 수신하고, 상기 제2 지연 회로는 상기 제1 지연 회로로부터 출력된 지연 클락 신호를 수신하는 것을 특징으로 하는 이미지 센서.
  3. 제1 항에 있어서,
    상기 제1 지연 회로 및 상기 제2 지연 회로 각각은 직렬로 연결되는 복수의 버퍼들을 포함하는 것을 특징으로 하는 이미지 센서.
  4. 제1 항에 있어서,
    상기 제1 지연 회로 및 상기 제2 지연 회로 각각은 지연 고정 루프(delay-locked loop, DLL)을 포함하는 것을 특징으로 하는 이미지 센서.
  5. 제1 항에 있어서,
    상기 복수의 픽셀들 중 동일한 칼럼에 배치되는 픽셀들은 동일한 포토 게이트 신호를 수신하고,
    상기 복수의 픽셀들 중 제1 칼럼에 배치되는 픽셀들은 상기 제1 지연 회로로부터 출력되는 지연 클락 신호를 상기 포토 게이트 신호로서 수신하고,
    상기 복수의 픽셀들 중 제2 칼럼에 배치되는 상기 제2 지연 회로로부터 출력되는 지연 클락 신호를 상기 포토 게이트 신호로서 수신하는 것을 특징으로 하는 이미지 센서.
  6. 제5 항에 있어서,
    상기 제1 칼럼 및 상기 제2 칼럼은 서로 인접하게 배치되는 것을 특징으로 하는 이미지 센서.
  7. 제1 항에 있어서,
    상기 복수의 픽셀들은,
    제1 프레임에서는 상기 제1 지연 회로로부터 출력된 지연 클락 신호들을 상기 포토 게이트 신호로서 수신하고,
    상기 제1 프레임에 이은 제2 프레임에서는 상기 제2 지연 회로로부터 출력된 지연 클락 신호들을 상기 포토 게이트 신호로서 수신하는 것을 특징으로 하는 이미지 센서.
  8. 제1 항에 있어서,
    상기 프레임은 상기 복수의 픽셀들이 상기 포토 게이트 신호에 응답하여, 상기 광 신호에 대응되는 광 전하를 축적하는 제1 집광 구간 및 제2 집광 구간을 포함하고,
    상기 복수의 픽셀들은,
    상기 제1 집광 구간에서 상기 제1 지연 회로로부터 출력된 지연 클락 신호들을 상기 포토 게이트 신호로서 수신하고,
    상기 제2 집광 구간에서 상기 제2 지연 회로로부터 출력된 지연 클락 신호들을 상기 포토 게이트 신호로서 수신하는 것을 특징으로 하는 이미지 센서.
  9. 제8 항에 있어서,
    상기 제1 집광 구간의 길이 및 상기 제2 집광 구간의 길이는 서로 동일한 것을 특징으로 하는 이미지 센서.
  10. 제1 항에 있어서,
    상기 복수의 픽셀들은 제1 그룹 및 제2 그룹을 포함하고,
    상기 제1 그룹의 픽셀들은 상기 제1 지연 회로로부터 출력된 지연 클락 신호들을 상기 포토 게이트 신호로서 수신하고,
    상기 제2 그룹의 픽셀들은 상기 제2 지연 회로로부터 출력된 지연 클락 신호들은 상기 포토 게이트 신호로서 수신하는 것을 특징으로 하는 이미지 센서.
  11. 프레임 동안 포토 게이트 신호에 응답하여, 광 신호에 대응되는 픽셀 신호를 각각 출력하는 복수의 픽셀들; 및
    상기 포토 게이트 신호를 생성하여, 상기 복수의 픽셀들 각각으로 제공하는 포토 게이트 신호 생성기;를 포함하고,
    상기 포토 게이트 신호 생성기는,
    기준 클락 신호로부터 각각 일정 시간만큼 지연된 제1 및 제2 지연 클락 신호를 출력하는 제1 지연 회로;
    상기 기준 클락 신호로부터 각각 일정 시간만큼 지연된 제1 및 제2 지연 클락 신호를 출력하는 제2 지연 회로;
    상기 제1 지연 회로로부터 출력된 제1 지연 클락 신호 및 상기 제2 지연 회로로부터 출력된 제1 지연 클락 신호 중에서 선택된 제1 선택 클락 신호를 상기 포토 게이트 신호로서 출력하는 제1 선택기; 및
    상기 제2 지연 회로로부터 출력된 제2 지연 클락 신호 및 상기 제2 지연 회로로부터 출력된 제2 지연 클락 신호 중 선택된 제2 선택 클락 신호를 상기 포토 게이트 신호로서 출력하는 제2 선택기;를 포함하고,
    상기 제1 지연 회로로부터 출력된 제2 지연 클락 신호는 상기 제1 지연 회로로부터 출력된 제1 지연 클락 신호보다 지연된 시간이 길고,
    상기 제2 지연 회로로부터 출력된 제2 지연 클락 신호는 상기 제2 지연 회로로부터 출력된 제1 지연 클락 신호보다 지연된 시간이 짧은 것을 특징으로 하는 이미지 센서.
  12. 제11 항에 있어서,
    제1 프레임에서, 상기 제1 선택기 및 상기 제2 선택기는 상기 제1 지연 회로로부터 각각 출력된 제1 지연 클락 신호 및 제2 지연 클락 신호를 선택하고,
    상기 제1 프레임에 이은 제2 프레임에서, 상기 제1 선택기 및 상기 제2 선택기는 상기 제2 지연 회로로부터 각각 출력된 제1 지연 클락 신호 및 제2 지연 클락 신호를 선택하는 것을 특징으로 하는 이미지 센서.
  13. 제11 항에 있어서,
    상기 프레임은 상기 복수의 픽셀들이 상기 포토 게이트 신호에 응답하여, 상기 광 신호에 대응되는 광 전하를 축적하는 제1 집광 구간 및 제2 집광 구간을 포함하고,
    상기 제1 집광 구간에서, 상기 제1 선택기 및 상기 제2 선택기는 상기 제1 지연 회로로부터 각각 출력된 제1 지연 클락 신호 및 제2 지연 클락 신호를 선택하고,
    상기 제2 집광 구간에서, 상기 제1 선택기 및 상기 제2 선택기는 상기 제2 지연 회로로부터 각각 출력된 제1 지연 클락 신호 및 제2 지연 클락 신호를 선택하는 것을 특징으로 하는 이미지 센서.
  14. 제11 항에 있어서,
    상기 포토 게이트 신호 생성기는, 상기 기준 클락 신호를 일정한 지연 시간만큼 지연시키는 버퍼 트리를 더 포함하고,
    상기 버퍼 트리는 지연된 기준 클락 신호를 상기 제1 지연 회로 및 상기 제2 지연 회로로 제공하는 것을 특징으로 하는 이미지 센서.
  15. 제11 항에 있어서,
    상기 포토 게이트 신호 생성기는, 상기 제1 선택 클락 신호를 수신하여 일정한 지연 시간만큼 지연시키는 제1 버퍼 트리 및 상기 제2 선택 클락 신호를 수신하여 일정한 지연 시간만큼 지연시키는 제2 버퍼 트리를 더 포함하는 것을 특징으로 하는 이미지 센서.
  16. 제15 항에 있어서,
    상기 복수의 픽셀들 중 복수의 컬럼에 포함된 픽셀들은 상기 제1 버퍼 트리를 통해 상기 제1 선택 클락 신호로부터 동일한 지연 시간만큼 지연된 신호를 상기 포토 게이트 신호로서 수신하는 것을 특징으로 하는 이미지 센서.
  17. 포토 게이트 신호에 응답하여, 광 신호에 대응되는 픽셀 신호를 각각 출력하는 복수의 픽셀들;
    상기 포토 게이트 신호를 생성하여, 상기 복수의 픽셀들 각각으로 제공하는 포토 게이트 신호 생성기; 및
    상기 복수의 픽셀들 각각으로부터 출력되는 상기 픽셀 신호에 기초하여 물체의 깊이 정보를 획득하는 리드 아웃 회로;를 포함하고,
    상기 포토 게이트 신호 생성기는, 기준 클락 신호로부터 일정 시간만큼 지연된 제1 지연 클락 신호를 상기 포토 게이트 신호로서 출력하는 제1 지연 회로, 및 상기 기준 클락 신호로부터 일정 시간만큼 지연된 제2 지연 클락 신호를 상기 포토 게이트 신호로서 출력하는 제2 지연 회로를 포함하고,
    상기 리드 아웃 회로는, 상기 제1 지연 클락 신호에 응답하여 출력된 제1 픽셀 신호 및 상기 제2 지연 클락 신호에 응답하여 출력된 제2 픽셀 신호를 보간하여 상기 깊이 정보를 획득하는 것을 특징으로 하는 이미지 센서.
  18. 제17 항에 있어서,
    상기 복수의 픽셀들 각각은,
    제1 프레임에서 상기 제1 지연 클락 신호를 상기 포토 게이트 신호로서 수신하여 상기 제1 픽셀 신호를 출력하고,
    상기 제1 프레임에 이은 제2 프레임에서 상기 제2 지연 클락 신호를 상기 포토 게이트 신호로서 수신하여 상기 제2 픽셀 신호를 출력하는 것을 특징으로 하는 이미지 센서.
  19. 제17 항에 있어서,
    상기 복수의 픽셀들은 제1 그룹 및 제2 그룹을 포함하고,
    상기 제1 그룹의 픽셀들 각각은 상기 제1 지연 클락 신호를 수신하여 상기 제1 픽셀 신호를 출력하고, 상기 제2 그룹의 픽셀들 각각은 상기 제2 지연 클락 신호를 수신하여 상기 제2 픽셀 신호를 출력하는 것을 특징으로 하는 이미지 센서.
  20. 제19 항에 있어서,
    상기 복수의 픽셀들 중 동일한 칼럼에 포함되는 픽셀들은 상기 제1 그룹 및 상기 제2 그룹 중 동일한 그룹을 구성하는 것을 특징으로 하는 이미지 센서.
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