KR20200096820A - 수신기의 적응적 전압 스케일링 - Google Patents

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Abstract

주기적 테스트 신호를 획득하는 단계, 샘플링 클록에 따라 샘플링 요소를 사용하여 주기적 테스트 신호를 샘플링하여 샘플링된 주기적 출력을 생성하는 단계 - 샘플링 요소는 전압 조절기에 의해 제공된 공급 전압에 따라 동작하고, 전압 조절기는 공급 전압 제어 신호에 따라 공급 전압을 제공함 -, 샘플링된 주기적 출력을 샘플링 클록과 비교하여 샘플링 클록에 응답하여 샘플링된 주기적 출력의 생성과 연관된 지연 값을 나타내는 클록 대 Q 측정(clock-to-Q measurement)을 생성하는 단계, 클록 대 Q 측정의 평균에 적어도 부분적으로 기초하여 공급 전압 제어 신호를 생성하는 단계, 및 전압 조절기에 접속된 데이터 샘플링 요소에 공급 전압을 제공하는 단계가 개시되고, 데이터 샘플링 요소는 샘플링 요소의 복제(replica)이고, 데이터 샘플링 요소는 샘플링 클록에 따라 입력 데이터의 스트림을 샘플링한다.

Description

수신기의 적응적 전압 스케일링
관련 출원들에 대한 상호 참조
본 출원은, (i) 2018년 7월 27일에 출원된, 발명의 명칭이 "수신기의 적응적 전압 스케일링(Adaptive Voltage Scaling of Receiver)"이고, 발명자가 Armin Tajalli인 미국 특허 가출원 제62/711,432호, (ii) 2018년 6월 11일에 출원된, 발명의 명칭이 "수신기의 적응적 전압 스케일링"이고, 발명자가 Armin Tajalli인 미국 특허 가출원 제62/683,442호, (iii) 2017년 12월 12일에 출원된, 발명의 명칭이 "결정 피드백 등화를 사용한 수신기의 적응적 전압 스케일링(Adaptive Voltage Scaling of Receiver with Decision Feedback Equalization)"이고, 발명자가 Armin Tajalli인 미국 특허 가출원 제62/597,902호, 및 (iv) 2017년 12월 12일에 출원된, 발명의 명칭이 “결정 피드백 등화를 사용한 수신기의 적응적 전압 스케일링"이고, 발명자가 Armin Tajalli인 미국 특허 가출원 제62/597,415호의 이익을 주장하며, 이들 모두는 모든 목적을 위해 그 전문이 본원에 참조로 포함된다.
선행 기술 문헌
다음의 선행 출원은 모든 목적을 위해 그 전문이 본원에 참조로 포함된다:
2017년 12월 8일에 출원된, 발명의 명칭이 "다단계 분산 결정 피드백 등화를 제공하기 위한 방법 및 시스템(Methods and Systems for Providing Multi-Stage Distributed Decision Feedback Equalization)"이고, 발명자가 Armin Tajalli인 미국 특허 출원 제15/835,648호(이하에서는 [Tajalli I]로 식별됨).
본 출원은 또한 이력 정보 또는 설명적 명확성을 위해 다음 출원들을 참조한다:
2010년 5월 20일에 제12/784,414호로 출원되고 2016년 3월 15일에 발행된, 발명의 명칭이 "직교 차분 벡터 시그널링(Orthogonal Differential Vector Signaling)"이고, 발명자가 Harm Cronie와 Amin Shokrollahi인 미국 특허 제9,288,089호(이하에서는 [Cronie]로 식별됨).
2013년 3월 15일에 출원된, 발명의 명칭이 “칩 간 통신을 위한 벡터 시그널링 코드에서의 왜곡 공차 및 이 코드를 위한 개선된 검출기를 위한 방법 및 시스템(Methods and Systems for Skew Tolerance in and Advanced Detectors for Vector Signaling Codes for Chip-to-Chip Communication)"이고, 발명자가 Brian Holden, Amin Shokrollahi, 및 Anant Singh인 미국 특허 출원 제13/842,740호(이하에서는 [Holden]으로 식별됨).
많은 시스템 환경에서, 고속 데이터 통신 인터페이스 디바이스의 전력 소비는 전체 전력 예산의 상당 부분이 될 수 있다. 이러한 전력 소비의 일부는 통신 네트워크의 물리적 속성에 의해 고정되며, 특정 전압이 미리 결정된 송신 라인 임피던스로 유도되어야 하며, 송신된 신호는 수신기에서 검출되기 전에 알려진 감쇠율(attenuation factor)을 극복해야 한다. 나머지 인터페이스 전력 소비는 집적 회로 프로세스 선택, 클록 속도 최소화, 및 시스템 전력 전압의 제어를 포함하여 당 업계에 공지된 수단에 의해 해결될 수 있다.
주어진 집적 회로 설계 및 프로세스의 경우, 일반적인 생산 편차로 인해 다양한 클록 속도 및 공급 전압에서 동작할 수 있는 디바이스가 생성될 것이다. 일반적으로, 단위 테스트는, 클록 속도와 전압의 최악의(worse case) “코너(corner)"가 정확한 시스템 동작에 불충분한 디바이스를 제거할 것이다. 그러나 이는 상당수의 장치가 전체 시스템 성능 요건을 여전히 충족시키면서도 저속 및/또는 더 낮은 공급 전압에서 동작할 수 있음을 의미한다.
집적 회로 설계 및 시뮬레이션 중에 식별된 특정 회로 임계 경로(circuit critical paths)는 시스템 요건을 만족시키는 데 필요한 최소 요구 클록 속도 및/또는 공급 전압을 제약한다. 이들 임계 경로의 물리적 인스턴스화(physical instantiations)가 추출될 수 있으며, 온칩 테스트 구조(on-chip test structure) 내에서 복제되어(replicated) 정상 시스템 동작 중에 그 동작이 검증되게 할 수 있다. 동적 전력 제어 시스템은 이들 측정된 동작 제약 내에서 전력 소비를 최소화하기 위해 클록 속도 및/또는 공급 전압을 동적으로 조정할 수 있다.
도 1은 결정 피드백 등화 및 다수의 병렬 프로세싱 단계를 활용하는 데이터 수신기의 하나의 채널의 실시예이다.
도 2는 도 1의 실시예에서의 임계 프로세싱 경로를 도시한다.
도 3은 동적 전력 제어 시스템의 일 실시예 내의 임계 경로 실시예의 테스트 가능한 인스턴스를 도시한다.
도 4는 시스템 전력을 제어하는 도 3에서와 같은 동적 전력 제어 시스템을 도시한다.
도 5는 기본 측정에 적용될 공차 및 마진을 설명한다.
도 6은 측정되고 전력 제어되는 임계 서브시스템(critical subsystems)을 갖는 서브시스템의 추가 예를 도시한다.
도 7 내지 도 11은 일부 실시예들에 따른, 데이터 수신기에서의 다양한 테스트 환경의 블록도이다.
도 12는 일부 실시예에 따른 공급 전압을 조정하기 위한 장치의 블록도이다.
도 13은 일부 실시예들에 따른 방법의 흐름도이다.
도 14는 일부 실시예에 따른 계층적 동적 전압 스케일링 시스템의 블록도이다.
도 15는 일부 실시예에 따른 동적 전압 스케일링을 포함하는 디지털 회로 블록의 블록도이다.
도 16은 일부 실시예들에 따라, 국부적 조절기(local regulator)를 제어하기 위해 밴드갭 기준 전압 생성기를 포함하는 아날로그 회로 블록의 블록도이다.
도 17은 일부 실시예에 따른 동적 전압 스케일링을 포함하는 아날로그 회로 블록의 블록도이다.
도 18은 일부 실시예에 따른, 디지털 회로 블록에 사용된 디지털 모니터링 회로의 전압 스케일링된 추세선(voltage-scaled trend lines)을 설명하는 그래프이다.
도 19는 일부 실시예들에 따른, 아날로그 회로 블록에서 사용되는 PMOS 전용 슬라이서 및 Mux/Demux 아날로그 회로의 전압 스케일링된 추세선을 설명하는 그래프이다.
도 20은 일부 실시예에 따른 PMOS+NMOS 슬라이서의 전압 스케일링된 추세선을 설명하는 그래프이다.
도 21은 각각 4개의 별개의 전원을 활용하는 송신 및 수신 인스턴스의 블록도이다.
도 22는 별개의 전력 활용 프로파일 및 동작 특성을 갖는 4개의 서브시스템을 도시한 시스템 블록도이다.
도 23은 별개의 전력 활용 프로파일 및 동작 특성을 갖는 3개의 서브시스템을 도시한 시스템 블록도이다.
도 24는 일부 실시예들에 따른 방법(2400)의 흐름도이다.
최근, 고속 통신 시스템의 시그널링 속도는 초당 기가비트 속도에 도달했으며, 개별 송신 단위 간격은 피코 초로 측정되었다. 이러한 엄격한 타이밍 요건을 충족하려면, 노드 정전 용량을 최소화하고 불필요한 프로세싱 요소를 제거하여 회로 지연을 최소화하는 것이 필요하다. 아날로그 비교기의 안정화 시간(settling time)과 같은 2차 회로 특성조차도 가용 시간 예산의 상당 부분을 차지할 수 있다.
일례로, 종래의 데이터 통신 수신기의 결정 피드백 등화(Decision Feedback Equalization; DFE) 시스템은 이전 수신 단위 간격으로부터 하나 이상의 검출된 데이터 값에 대한 이력 값을 저장하고, 이후에 수신 신호에 적용되어 현재 단위 간격의 검출을 용이하게 하는 DFR 보상 값을 이들 이력 값으로부터 계산한다. 설명을 위해, 이 계산은 단순히 미리 결정된 스케일링 인자(scaling factor)에 의해 각각의 이전 단위 간격의 데이터 값을 곱한 다음, 이들 스케일링된 결과들 각각(각각은 현재 수신된 신호에 대한 연속적인 이전 단위 간격의 잠재 효과를 나타냄)을 합산하여, 그러한 모든 이전 단위 간격의 누적 예측 효과를 나타내는 합성 DFE 보상 값을 생성하는 것을 포함하는 것으로 설명될 수 있다. 전형적인 수신기 설계에서, 이 DFE 보상값은 전류 수신 신호 입력과 결합되어, 수신된 데이터 값을 보다 정확하게 나타내는 정정된 신호를 생성하고, 이 정정된 신호는 검출된 수신 데이터 값을 얻기 위해 시간과 진폭 모두에서 샘플링될 수 있다.
당업자는 전술한 바와 같이 생성된 DFE 보상 값이 이전 단위 간격의 데이터 값이 검출될 때까지 완전히 결정될 수 없음을 인식할 것이다. 따라서, 데이터 속도가 증가함에 따라, DFE 보상 값의 제1 항(first term)(즉, 이전 단위 간격 동안 수신된 데이터 값)을 생성하는데 필요한 정보가 다음 단위 간격의 검출에 적용될 시간 내에 이용 가능하지 않은 지점에 도달될 것이다. 참으로, 현재 실제로 사용되는 최고 데이터 레이트에서, 단일 데이터 값에 요구되는 검출 시간이 복수의 단위 간격 지속 시간을 나타낼 수 있기 때문에, 이러한 상황은 복수의 이전 단위 간격에 대해 존재할 수 있다. 따라서, 실시예들에 있어서, 이들 가장 최근의 단위 간격 동안 DFE 보상 값의 하나 이상의 요소의 "롤링되지 않은 루프(unrolled loop)" 또는 "추론적(speculative)" 생성에 의존하는 대신, 가장 최근의 단위 간격 중 하나 이상에 대해 이 "폐쇄 루프" DFE 방법을 포기하는(forgo) 것이 일반적이다.
도 1은 하나의 이전 수신 단위 간격에 대해 추론적 DFE를 통합하는 데이터 수신기의 일 실시예를 도시한다. 이 예는 하나의 수신된 데이터 비트(130, 140, 150, 160)에 대한 완전한 데이터 경로와 함께 수신기 프론트 엔드(110 및 120)를 포함하고; 완전한 수신기 실시예는 전형적으로 추가 데이터 비트에 대한 데이터 경로와 단일 프론트 엔드를 공유할 것이다. DFE 계산(170) 및 클록 데이터 복구(180) 서브시스템은 일부 실시예에서 다수의 데이터 경로에 걸쳐 공유되거나 특정 데이터 경로에 전용될(dedicated) 수 있다.
제한을 암시하지 않고 제공되는 설명되는 예시에서, 4개의 수신된 와이어 신호(wire signals)가 통신 채널로부터 얻어지며, 아마도 2개의 차동 신호 쌍을 나타내거나 또는 대안적으로, [Cronie]에 기술된 바와 같이 직교 차동 벡터 시그널링 코드(Orthogonal Differential Vector Signaling code; ODVS)를 사용하여 인코딩된 3개의 데이터 비트를 전달하는 1개의 4-와이어 스트림이 얻어진다. 연속 시간 선형 이퀄라이저(Continuous Time Linear Equalizers)(110)는 수신된 와이어 신호의 주파수 의존적 증폭을 제공하고, 다중 입력 비교기(MIC)(120)는 [Holden]에서와 같이 증폭된 와이어 신호를 결합하여 ODVS 인코딩을 반전시키고 검출된 데이터 신호를 얻는다. 차동 수신 실시예에서, 각각의 이러한 MIC는 2개의 활성 입력을 가지며, 기능적으로 차동 라인 수신기로서 기능할 것이며, 단일 종단(single-ended) 수신기 실시예에서, 수신 동작은 임의의 MIC 기능에 대한 필요성을 무시하고 개별 와이어 신호에 대해 직접 수행된다.
하나의 그러한 실시예는 대략 28 기가보(Gigabaud)의 데이터 레이트에 대응하여 대략 35 피코 초의 통신 단위 간격으로 동작한다. 이러한 데이터 레이트를 지원하기 위해, 예시적인 수신기는 각각의 수신된 신호 데이터 경로에 2개의 병렬 처리 단계(130 및 140)를 통합하고, 이들 각각은 교번 단위 간격 동안 하나의 차동 와이어 쌍 또는 ODVS 서브채널로부터 수신된 데이터를 검출한다. 기술된 데이터 레이트에서, 병렬 프로세서의 이런 인터리빙은 각각의 프로세싱 단계가 2개의 단위 간격 또는 70 피코 초로 각각의 수신된 데이터 비트를 캡처(capture) 및 검출할 수 있게 한다. 추론적 DFE의 한 단계가 사용된다는 것을 감안할 때, 적절한 동작은 수신된 데이터 비트가 완전히 검출되고 그 후속 프로세싱 단계(phase)의 사이클이 끝나기 전에 또 다른 프로세싱 단계로 사용될 수 있도록 요구하여, 이것을 수신기 동작의 임계 경로(critical path)로 만든다. 이 실시예의 추가적인 세부 사항은 [Tajalli I]에서 찾을 수 있다.
도 2는 데이터 입력으로부터 검출기 출력까지의 하나의 수신 프로세싱 체인, 및 후속 프로세싱 단계에서 추론적으로 검출된 결과를 선택하기 위해 그 검출된 데이터 값의 후속 사용을 포함하는 이 임계 경로의 요소를 설명한다.
도 3은 이러한 임계 경로 서브시스템이 테스트될 수 있는 테스트 구성의 일 실시예를 도시한다. 합성 입력 데이터 스트림이 생성되고(310) 테스트 중인 임계 경로 서브시스템(320)에 제공된다. 테스트 서브시스템으로부터의 출력은 임계 경로가 정확히 기능하는지 또는 사양을 벗어났는지 여부를 식별하기 위해 검증된다(330). 이 결과(335)는 테스트 중인 서브시스템에 대한 전력(345)(또는 추가의 실시예에서 서브시스템 클록과 같은 다른 변수)이 더 낮은 전력 소비로 하지만 잠재적으로 더 낮은 성능 값으로 조정될 수 있는지 여부를 동적 전력 제어기(340)에 통지하기 위해 사용된다. 실제적인 실시예에서, 테스트 중인 임계 경로 서브시스템은 실제 동작 시스템 특성을 에뮬레이션(emulate)하기에 충분한, 도 2에 식별된 바와 같은 프로세싱 요소의 서브세트(subset)를 포함할 것이다.
도 4는, 도 3에 대해 이전에 설명된 것과 같은 테스트 환경(410)이 동적으로 실행되어, 동적 전력 제어기(420)가 테스트 환경(410) 및 동작 환경(430) 모두에 대해 더 낮은 전력 소비 값으로 조정될 수 있게 하는 일 실시예를 도시하며, 동작 환경(430) 에 대해 테스트 환경(410)은 테스트 가능한 프록시(proxy)이다.
실제로, 시스템은 동적 전력 제어가 가능한 하나 이상의 서브시스템을 포함할 수 있으며, 각각은 잠재적으로 고유한 임계 경로, 및 서브시스템 전력이 조정될 때 전파 속도(propagation speed) 및 신호 스위칭 문턱값과 같은 임계 동작 파라미터의 상이한 응답 특성을 갖는다. 일부 실시예에서, 이들 상이한 응답 특성은 동작 온도 및 집적 회로 프로세스 제조 특성에 의존할 수도 있다. 따라서 단일 조정을 집합적으로 통지할 수 있는 다수의 테스트 환경, 테스트 조건, 출력 검증 등이 있을 수 있거나 개별적으로 상이한 조정을 통지할 수 있다. 일례로서, 도 5는 아날로그 서브시스템, 비속도 임계(non-speed-critical) 디지털 서브시스템, 및 속도 임계 디지털 서브시스템을 나타낼 수 있는 3개의 별개의 전력 제어 도메인을 포함하는 시스템을 설명한다. 510에 도시된 바와 같이, 외부 조절기(REG)는 특정 프로세스 및 온도 조건하에서 전압 VDDJ에서 동작하는 테스트 회로의 거동을 관찰한다. 그러나, 이 동작을 지원하기 위한 적절한 내부 전압에는 디바이스 노화를 보상하기 위한 안전 인자, 내부 금속화 전력 분배와 임계 회로 간의 내부 I2R 전압 강하, 잡음, 컴포넌트, 및 측정 공차 등을 허용하는 안전 마진(safety margin)이 포함되어야 한다. 유사하게, 집적 회로의 내부 전력 분배와 조절된 전압을 제공하는 외부 전력 시스템 사이의 추가 요인을 해결하기 위해 추가 안전 계수 또는 마진이 적용되어야 한다. 510에 도시된 바와 같이, 이들은 전원 잡음, 패키지 I2R 손실, 고수준 회로 금속화 I2R 손실, 및 추가 안전 마진을 포함할 수 있다.
도 6은 전력 제어 도메인 및 예시적인 테스트 가능한 임계 경로 서브시스템의 추가 예를 도시한다. 610은 전원 전압 VDDH(VDD 하이(high))가 외부에서 0.9V로 조절되어 특정 출력 기준을 충족하는 데 필요한 출력 드라이버에 전원을 공급하는 것을 도시한다. 620은 유사하게 트랜지스터 문턱 전압의 직접적인 측정에 응답하여 조절되고 있는 전원 전압 VDDA(VDD 아날로그)를 도시한다. 630은 VDDD(VDD 디지털)가 제한을 암시하지 않고 링 발진기(ring oscillator)로 설명된 고속 디지털 회로의 신뢰성 있는 동작을 보장하기 위해 조절되고 있는 것을 도시한다. 각각의 설명된 예에서, 도 5에 설명된 안전 및 측정 공차 제어 마진은 도시된 측정 및 제어 루프 내에 적용된다. 유사하게, 도 21은 별도의 VDD 아날로그, VDD 디지털, VDD 하이, 및 VDD 지원 전원을 활용하는 시스템을 도시한다.
도 7은 K1+ 및 K1-에 대한 각각의 추론적 데이터 샘플링 경로에 클록 적분기(710, 720) 및 다중 입력 합산 래치(730 및 740)를 통합하는 [Tajalli I]로부터 도출된 수신기 실시예에서의 예시적인 테스트 회로의 블록도이다. 도 2의 실시예와 같이, 샘플링을 개시하는 클록 에지 사이의 타이밍 지연의 결과적인 증가와, 하나의 예시 경로로서, 710, 730, 735, 750을 통해 유효 데이터 결과를 출력함으로써, 적분기 및 다중 입력 합산 래치에 제공되는 공급 전압을 감소시킴으로써 전력이 감소될 수 있다.
도 8은 이러한 정확한 타이밍의 결과(즉, 유효한 데이터 결과)가 획득되었음을 간접적으로 확인하지(confirming) 않고 그러한 타이밍 제약이 직접 측정되는 대안적인 테스트 환경의 블록도이다. 테스트 클록 소스(805)는 테스트 데이터 소스(810)와 함께 테스트중인 임계 경로 서브시스템(820)에 적용된다. 지연 측정(830)은 820의 출력을 수신하고 개시 테스트 클록에 대한 프로세싱 지연을 측정한다. 지연이 허용 가능한 범위 내에 있으면, 동적 전력 제어기(840)는 공급 전압을 감소시키도록 지시될 수 있고(835); 지연이 허용될 수 없는 경우 전압이 비슷하게 증가될 수 있다.
일부 실시예에서, 지연 측정(830)은 램프(ramp) 및 샘플 회로와 같은 지연 고정 루프(Delay Locked Loop), 시간 대 전압 변환기, 또는 고정되거나 미리 구성된 시간 지연 기준에 대한 고우/노우-고우(go/no-go) 비교를 포함할 수 있다.
도 9는 [Tajalli I]로부터 도출된 수신기에 기초한 테스트 환경을 도시한다. 데이터 샘플링 요소(910)는 클록 적분기 및 다중 입력 합산 래치를 포함한다. 도 2의 실시예와 같이, 샘플링 클록 에지와 결과 출력 Q 사이의 타이밍 지연이 증가함에 따라 공급 전압을 감소시킴으로써 전력이 감소될 수 있다. 도 9에서, 이 타이밍 지연은 지연 고정 루프(920)에 의해 측정되며, 이는 910으로의 공급 전압 Vdd를 제어하는 것으로 설명되어 있다.
도 10은 또 다른 대안적인 데이터 수신기 실시예를 도시한다. 클록 적분기(1010)와 세트/리셋 래치(1020) 사이에 구성 가능하거나 조정 가능한 용량성 부하(1040)가 도시되어 있다. DLL(1030)은 출력 결과 Q의 타이밍을 샘플링 클록과 비교하고, 측정 결과는 1040을 수정한다.
이전 도면과 관련하여 설명된 바와 같이, DLL(1030)은 이 예에서 1040의 로딩 효과(loading effect)를 포함하여 요소들(1010 및 1020)을 통해 클록 대 Q 프로세싱 지연을 측정한다. 1030에 의해 검출된 바와 같이, 원하는 양 미만의 측정된 지연은 1040에 대한 증가된 값을 초래하고, 원하는 양보다 큰 측정된 지연은 1040에 대한 감소된 값을 초래한다. 이들 측정 및 컴포넌트 조정은 전술한 공급 전압 조정과 독립적으로 또는 조합해서 수행될 수 있다.
도 11은 일부 실시예들에 따른 테스트 환경의 블록도이다. 도시된 바와 같이, 도 11은 [Tajalli I]에 도시된 데이터 샘플링 요소와 유사한 복제된 샘플링 요소(1105)를 포함할 수 있다. 일부 실시예들에서, 주기적 테스트 신호가 복제 샘플링 요소(1105)의 입력에 인가될 수 있다. 주기적 테스트 신호는 적절히 구성된 신호 감쇠기를 통해 샘플링 클록(CK) 또는 다른 주기적 제어 속도 신호 생성기로부터 생성될 수 있다. 이러한 실시예에서, 주기적 테스트 신호는 샘플링 클록을 감쇠시키고(1107) 주기적 테스트 신호를 복제 샘플링 요소(1105)에 인가함으로써 생성될 수 있다. 정확한 감쇠량은 원하는 감도에 따라 달라질 수 있다. 비제한적인 일례에서, 주기적 테스트 신호가 1mV에서 검출되도록 테스트되면, 샘플링 클록은 1000배만큼 감쇠되어 복제 슬라이서에 적용할 주기적 테스트 신호를 생성할 수 있다.
복제 샘플링 요소(1105)는 주기적 테스트 신호를 샘플링하여 특정 양의 도입된 신호 지연 값을 갖는 주기적 출력 Q를 생성할 수 있다. 위상 검출기는 샘플링 클록과 복제 샘플링 요소(1105)의 출력 Q 사이의 지연을 측정하도록 구성될 수 있다. 도시된 바와 같이, 샘플링 클록 요소 CK_Delay의 지연 버전을 생성하기 위해 지연 요소가 도 11에 포함된다. 이러한 실시예는 주기적 테스트 신호가 전이(transition)의 바로 에지 상에서가 아니라 전이 후에 샘플링되는 것을 보장할 수 있다. 일부 실시예들에서, XOR 위상 검출기(1110)가 사용되며, 위상 검출기의 출력은 XOR(CK, Q)에 비례할 수 있다. 비제한적인 일례에서, 클록 주기는 80ps이고, 1mV에서의 클록 대 Q 지연은 60ps를 초과하지 않도록 설계된다. 이러한 시나리오에서, XOR 위상 검출기의 클록 대 Q 출력은 고정 조건(lock condition)(2개의 10ps 세그먼트 및 2개의 30ps 세그먼트로 도 11에 도시됨), 예를 들면, 25% 듀티 사이클에서 20ps 하이 및 60ps 로우가 될 것이다. 도 11에서, 듀티 사이클은 프로그램 가능 감도 전압 Vsense, 예를 들어, 도 11에서 0.25V에 의해 설정될 수 있다. Vsense는 공정 변화와 같은 요인을 고려하여 원하는 감도에 따라 미리 결정되고 온도 변화 및 노화로 인해 동적으로 갱신될 수 있다는 점에 유의해야 한다. 일부 실시예들에서, Vsense는 0.5V 일 수 있다. 이러한 조건이 충족되지 않으면, VDDA를 생성하는 스위칭 조절기는 원하는 클록 대 Q 지연 값에 도달할 때까지 점진적으로 증가 또는 감소될 수 있다. 도 11에서, 위상 검출기(1110)의 출력은 루프 필터를 통해 필터링되고 기준 전압에 대해 슬라이스되어 증분 상승/증분 다운 신호를 디지털 계수기(1115)에 제공할 수 있다. 테스트 회로는 클록 대 Q 측정의 듀티 사이클을 분석하여, 샘플링 요소(1105)에 제공된 공급 전압 VDDA가 증가 또는 감소될 필요가 있는지 여부를 결정할 수 있다. 디지털 계수기(1115)는 업/다운 증분 신호의 평균을 유지하고 DC/DC 조절기(1125)를 통해 공급 전압 VDDA를 조정하도록 디지털 대 아날로그 변환기(1120)를 제어한다.
계층적 동적 전압 스케일링 시스템
도 14는 일부 실시예에 따른 계층적 동적 전압 스케일링 시스템의 블록도이다. 도시된 바와 같이, 계층적 동적 전압 스케일링 시스템은 디지털 회로 블록(1402) 및 2개의 아날로그 블록(1404 및 1406)을 포함한다. 각각의 디지털 및 아날로그 회로 블록은 인쇄 회로 기판(printed circuit board; PCB) 상에 위치된 각각의 스위칭 전압 조절기에 접속되며, 다양한 요인에 따라 그룹화된 미션 모드 회로(mission-mode circuits)를 포함할 수 있다. 적어도 하나의 실시예에서, 각각의 회로 블록은 복수의 테스트 코너에 대한 전압 공급 요건에 따라 적어도 부분적으로 그룹화된 미션 모드 회로를 포함한다. 이러한 공급 요건은 미션 모드 회로 그룹에서 각각의 미션 모드 회로에 대한 전압 스케일링된 추세선으로서 양자화될 수 있다. 전압 스케일링된 추세선은, 충분한 회로 감도를 유지하면서 전력을 절약하기 위해 공급 전압이 얼마나 축소될 수 있는지를 결정하는 다양한 프로세스/변화 코너에 대한 각 회로의 분석에 대응할 수 있다. 다른 실시예에서, 이들 추세선은 하나의 집적 회로 디바이스의 특정 프로세스 특성에 특정한 그러한 분석에 대응할 수 있다. 유사하게, 일부 실시예에서 이러한 분석은 모든 예상 동작 온도에 대해 수행될 수 있고, 다른 실시예에서 분석은 현재 동작 온도에 특정적일 수 있다. 도 14에서, 디지털 회로 블록(1402)은 공급 전압 VDDD를 생성하는 스위칭 전압 조절기에 접속되고, 아날로그 회로 블록(1404)은 공급 전압 VDDH를 생성하는 스위칭 전압 조절기에 접속되고, 아날로그 회로 블록(1406)은 공급 전압 VDDA를 생성하는 스위칭 전압 조절기에 접속된다. 다음 예에서, 칩 상의 아날로그 및 디지털 회로 블록은 3개의 오프칩(off-chip) 스위칭 전압 조절기를 제어한다고 가정한다.
도 15는 일부 실시예에 따른 계층적 동적 전압 스케일링 시스템의 디지털 회로 블록(1402)의 블록도이다. 도 15에 도시된 바와 같이, 디지털 회로 블록(1402)은 트랜시버 시스템에서 사용되는 다양한 디지털 회로에 대응할 수 있는 다중 회로 블록 'C'를 포함한다. 예를 들어, 디지털 회로 'D'는 다양한 다른 유형의 디지털 회로 중에서 링 발진기의 형태를 취할 수 있다. 도시된 바와 같이, 각각의 디지털 회로는 스위칭 전압 조절기로부터 전압 VDDD를 수신하도록 구성된다. 도 15는 VDDD를 수신하도록 구성된 디지털 모니터링 회로를 더 포함한다. 일부 실시예에서, 디지털 모니터링 회로는 디지털 회로 'D' 중 하나의 복제(copy)에 대응하는 디지털 회로로 구성된다. 일부 실시예에서, 디지털 모니터링 회로는 복수의 디지털 회로 'D'의 가장 민감한 회로의 복제이다. 적어도 하나의 실시예에서, 디지털 모니터링 회로는 예를 들어, CMOS 인버터로 구성된 링 발진기 회로이다. 이러한 실시예에서, 링 발진기 회로는 스위칭 전압 조절기로부터 전압 VDDD를 수신하고 대응하는 주파수에서 동작한다. 디지털 모니터링 회로는 주파수 검출기를 사용하여 링 발진기 회로의 출력을 분석하고, VDDD를 증가 또는 감소시키기 위해 제어 신호를 스위칭 전압 조절기에 응답적으로 제공할 수 있다. 일부 실시예들에서, 프로세스 변화 및/또는 온도 변화는 상이한 칩들 사이의 링 발진기 동작에 약간의 차이를 야기할 수 있고, 이러한 동적 디지털 전압 스케일링 회로(1402)는 전력 소비를 감소시키기 위해 자기 자신을 모니터링할 수 있다. 또한, 노화는 회로 요소를 느리게 할 수 있으므로, vdda max 및 vdda min 곡선에 의해 도시된 마진에서 디지털 모니터링 회로가 동작하는 것을 보장하는 것은, 시간에 따른 이러한 변화를 설명한다.
도 18은 일부 실시예에 따른 다양한 코너에 걸친 링 발진기의 복수의 변화의 전압 스케일링된 추세선의 그래프이다. 도 18에서, 링 발진기는 표준 V 문턱값(SVT) 트랜지스터, 저(low) Vt(LVT) 트랜지스터, 및 초저(ultra-low) Vt(ULVT) 트랜지스터에 대한 전압 스케일링된 추세선을 생성하도록 시뮬레이션된다. 또한, 각 유형의 트랜지스터에 대해, 링 발진기는 소폭(small-width) 트랜지스터(X1) 및 대폭(large-width) 트랜지스터(X4)에 따라 더 시뮬레이션된다. 6개의 모니터링 회로 곡선은, 충분한 회로 성능과 감도를 유지하면서 전력 소비를 크게 줄이는 각 코너에서 공급 전압 VDDD를 정의하는 전압 스케일링된 추세선에 대응한다. 'vdda max' 및 'vdda min' 곡선은 디지털 모니터링 회로가 신뢰성 있게 동작하는 마진을 설명한다. 각 코너에서 'vdda min' 곡선 위로 동적으로 스케일링된 전압 VDDD를 유지함으로써, 모니터링 회로(및 따라서 각 디지털 회로 'D')는 신뢰성 있는 성능으로 동작할 것이다. 또한, 동적으로 스케일링된 전압 VDDD를 'vdda max' 곡선 아래로 유지함으로써, 디지털 모니터링 회로는 미리 정해진 문턱값보다 낮은 전력을 소비한다. 일부 실시예들에서, 'vdda max' 곡선 및 'vdda min' 곡선을 생성하는 것은 디지털 모니터링 회로에 제공되는 공급 전압을 수동으로 조정하고 디지털 모니터링 회로의 출력 및 전력 소비를 관찰함으로써 수행될 수 있다. 그러나, 회로 런타임에서, 회로는 VDDD를 분석하고 전술한 바와 같이 스위칭 전압 조절기에 제공되는 제어 신호를 통해 VDDD를 주기적으로 조정하도록 구성될 수 있다.
도 16은 일부 실시예에 따른 아날로그 회로 블록(1404)의 블록도이다. 아날로그 회로 블록(1404)은, 드라이버, 전압 제어 발진기(voltage-controlled oscillator; VCO) 및 위상 동기 루프(phase-locked loop; PLL)와 같은 회로로 구성될 수 있는 아날로그 미션 모드 회로 'A1-A4'의 블록을 포함할 수 있다. 일부 실시예에서, 미션 모드 회로 'A1-A4'는 복수의 테스트 코너에 대한 공급 전압 요건에 따라 그룹화될 수 있다. 도 18 내지 도 20에 도시된 것과 같은 전압 스케일링된 추세선은 이러한 그룹화를 수행하는 것을 도울 수 있다. 미션 모드 회로의 세트는 전술한 디지털 회로와 비교하여 프로세스 변화에 민감하지 않은 회로 및 후술하는 슬라이서와 같은 보다 민감한 아날로그 회로를 포함할 수 있다. 도시된 바와 같이, 아날로그 회로 블록(1404)은 VDDH에 직접 연결된 아날로그 미션 모드 회로 'A1'과 'A2'의 세트와 국부적 온칩 선형 조절기에 연결된 아날로그 회로 'A3'과 'A4'의 세트를 포함한다. 도시된 아날로그 미션 모드 회로 'A1-A4'의 수는 순전히 설명을 위한 것이며 어떤 식으로든 제한하는 것으로 고려되지 않아야 한다. 이러한 계층적 아날로그 회로 블록(1404)은, 아날로그 회로 블록(1404) 내의 모든 아날로그 회로 'A1-A4'가 스위칭 전압 조절기에 의해 제공되는 큰 VDDH 전압을 요구하지 않는 경우에 유리할 수 있다. 일부 실시예에서, VDDH에 접속된 아날로그 회로 'A1' 및 A2'는 버스 상으로 신호를 구동하기 위해 큰 전압을 사용하는 출력 드라이버일 수 있고, 선형 조절기에 접속된 아날로그 회로 'A3' 및 'A4'는 더 작은 전압을 사용하는 전압 제어 발진기(VCO) 또는 위상 동기 루프(PLL) 회로일 수 있다. 일부 실시예에서, 선형 조절기는 또한 보다 민감한 회로에 저잡음 공급 전압을 제공할 수 있다. 아날로그 회로 블록(1404)은 하나 이상의 기준 전압을 생성하도록 구성된 기준 전압 생성기(reference voltage generator; REF)에 접속된 2개의 비교 제어 회로(1602 및 1604)를 더 포함한다. 도시된 바와 같이, 비교/제어 회로(1602)는 VDDH에 직접 접속되는 한편, 비교-제어 회로(1604)는 선형 조절기에 접속된다. 일부 실시예에서, 비교 제어 회로(1602)는 밴드갭 기준 생성기(Ref)로부터 VDDH 및 기준 전압(Vref1)을 수신하고, 응답적으로 스위칭 조절기에 제어 신호를 제공하여 VDDH를 밴드갭 기준 생성기(Ref)에 의해 제공된 전압에 정렬하도록 구성된다. 유사하게, 비교 제어 회로(1604)는 선형 조절기 및 별도의 기준 전압 Vref2로부터 전압을 수신하고, 선형 조절기로부터 수신된 전압을 Vref2와 응답적으로 비교하며, 선형 조절기에 제어 신호를 응답적으로 제공하여 선형 조절기 전압을 Vref2에 정렬하도록 구성된다.
도 16의 이러한 비교 제어 모니터링 회로는 공정 변화, 온도 변화, 및 노화에 대해 발생할 수 있는 "IR" 강하를 설명하는데 유용할 수 있다. 도 16에서, 아날로그 미션 모드 회로 'A1-A4'를 각각의 전압 조절기에 접속하는 트레이스(traces)의 임의의 저항으로 인해 트레이스를 통해 흐르는 전류로 인해 조절기와 아날로그 회로 사이에 전압 강하가 유발될 수 있다(V = IR). 따라서, 비교 제어 회로는 각각의 전압 조절기의 출력을 분석할 수 있고(유사한 IR 강하를 경험한 후), 원하는 전압이 모니터링 회로에서 보여지도록 전압을 증가시키거나 감소시키기 위해 조절기를 제어할 수 있으며, 따라서 동작 아날로그 회로인 'A1-A4'에서 보여질 수 있다.
도 17은 일부 실시예에 따른 동적 전압 스케일링을 이용하는 아날로그 회로 블록(1406)의 블록도이다. 아날로그 회로 블록(1404)(도 16)과 유사하게, 아날로그 회로 블록(1406)은 오프칩 스위칭 전압 조절기로부터 수신된 VDDA를 스케일링하기위한 적어도 하나의 온칩 선형 조절기를 포함한다. 도 17에 도시된 바와 같이, 아날로그 회로 블록(1406)은 예를 들어, 슬라이서, 디멀티플렉서(DEMUX), 멀티플렉서(MUX), 및 가변 이득 증폭기(VGA)를 포함할 수 있는 아날로그 미션 모드 회로 'A5-A8'을 포함한다. 또한, 아날로그 회로 블록(1406)은 각각의 전압 조절기를 조정하기 위해 각각의 비교 제어 회로에 접속된 모니터링 회로 'M1' 및 'M2'를 포함한다. 일부 실시예에서, VDDA에 접속된 아날로그 미션 모드 회로 'A5' 및 A6'는, 슬라이서, DEMUX, MUX, 및 VGA와 같은 아날로그 회로를 포함할 수 있는 한편, 온칩 선형 조절기에 접속된 아날로그 미션 모드 회로 'A7' 및 'A8'은 VCOS, 및 VDDA보다 낮은 공급 전압을 사용하는 다른 아날로그 블록을 포함한다.
일부 실시예들에서, 모니터링 회로 'M1'은 특정 아날로그 회로 블록에서 가장 중요한 임계 경로를 갖는 슬라이서로 인한 슬라이서 회로 경로에 대응할 수 있다. 따라서, 슬라이서가 정확히 동작하는 것을 보장하면, 해당 아날로그 회로 블록의 VDDA에 접속된 모든 다른 아날로그 회로 'A5' 및 'A6'도 정확히 동작하는 것을 보장할 것이다. 일부 실시예에서, 감시 회로는 슬라이서 외에 복수의 임계 회로 경로를 측정하도록 구성될 수 있음에 유의해야 한다. 이러한 실시예들에서, 출력들의 조합은 스위칭 조절기(또는 국부적 선형 조절기)를 제어하기 위해 사용될 수 있다. 이러한 동적 조정은 예를 들어, 온도 변화에 응답하여 발생할 수 있다. 특정 제1 임계 회로 경로는 더 낮은 온도에 더 민감할 수 있고, 이러한 임계 회로 경로의 측정은 동작 온도가 낮으면서 제어 신호를 제공하도록 선택될 수 있다. 또한, 제2 임계 회로 경로는 더 높은 온도에서 더 민감할 수 있고, 따라서 제2 임계 회로 경로의 측정은 대응하는 전압 조절기를 갱신하기 위한 제어 신호를 생성하도록 선택될 수 있다. 일부 실시예에서, 모니터 회로 내의 제1 및 제2 임계 회로 경로 사이의 선택은, 복수의 임계 경로 중 각각의 임계 경로에 대해 요구되는 공급 전압들을 비교하고 최고의 요구되는 공급 전압을 선택함으로써, 최악의 임계 경로를 선택하여 동적으로 수행될 수 있으며, 이는 나머지 임계 회로 경로의 충분한 동작을 보장한다.
도 17에서, 모니터링 회로 'M1'은 아날로그 미션 모드 회로 'A5' 및 'A6' 중 하나에 대응하고 VDD에 접속된 슬라이서의 복제일 수 있다. 이러한 모니터링 회로는 모니터링 회로(620)로서 도 6에 도시되어 있다. 도 6에 도시된 바와 같이, 모니터링 회로(620)는 복제 슬라이서(625)를 포함한다. 복제 슬라이서(625)는 VDDS를 통해 생성된 고정 전류(Islicer)를 수신하도록 구성되며, 이는 원하는 슬라이서 속도 및 감도의 양호한 표현에 충분한 외부 공급, 예를 들어, 3.3V의 공급일 수 있다. VDDA VDDAestim의 추정치는 스위칭 전압 조절기에 의해 생성된 VDDA의 실제 값과 비교되는 Islicer를 통해 내부적으로 생성되며, VDDA와 VDDAestim을 비교하는 DIG CTL에 의해 생성된 제어 신호는, VDDA가 VDDAestim과 매칭될 때까지 VDDA를 조정하기 위해 스위칭 전압 조절기에 제공된다. 이러한 실시예는 도 11에 도시된 모니터링 회로의 유형에 비해 제어하기가 더 쉬울 수 있다.
일부 실시예에서, 'M1' 및 비교 제어 회로는 도 11과 관련하여 전술한 실시예에 대응할 수 있다. 이러한 실시예에서, 'M1'은 VDDA를 수신하는 예를 들면, 아날로그 회로 'A5'로서 사용된 슬라이서 회로의 복제일 수 있으며, 이 특정 실시예에서 점선으로 표시된다. 'M1'은 예를 들면, VDDS로부터 원하는 감도 레벨을 설정하는 프로그램 가능한 감도 전압(예를 들어, 0.25V)을 얻도록 구성될 수 있다. 'M1'은 또한 VDDA를 생성하는 스위칭 전압 조절기로부터 공급 전압 VDDA를 얻는다. 이러한 실시예에서, 복제 슬라이서 'M1'은 주기적인 테스트 신호에서 동작하며, VDDA 및 프로그램가능 감도 전압에 의해 파워링되어 디지털 계수기(1115) 및 DAC(1120)를 사용하여 제어 신호를 생성하고, 제어 신호는 비교 회로의 DC 출력이 프로그램가능 감도 전압과 매칭될 때까지 VDDA를 갱신하기 위해 스위칭 전압 조절기(1125)에 제공된다.
적어도 하나의 대안적인 실시예에서, 모니터링 회로는 복제 슬라이서(1105)를 포기할 수 있고, 그 대신에 "미션 모드" 슬라이서의 출력을 모니터링할 수 있다(예를 들어, 아날로그 회로 'A5'는 미션 모드 슬라이서일 수 있다). 이러한 실시예들에서, 모니터링 회로 'M1'은 XOR 게이트(1110)뿐만 아니라 도 11에 도시된 지연 요소를 포함할 수 있고, 원하는 감도를 달성하기 위해 프로그램 가능 감도 전압 세트를 사용하여 저역 통과 필터링된 출력을 분석할 수 있다.
도 19는 설계된 변화 마진 곡선(vdda_max_slicer 및 vdda_min_slicer 곡선) 외에 슬라이서(PMOS 게이트 사용) 및 Mux/Demux 모니터링 회로의 전압 스케일링된 추세선을 설명하는 파형도이다. 전술한 바와 같이, 가장 민감한 임계 회로 경로에서 동작하는 회로가 모니터링 회로로서 선택될 수 있으며, 이는 도 19로부터 슬라이서 회로가 되도록 결정될 수 있다. 전압 스케일링된 추세선을 따라 임의의 주어진 코너에 대해, 슬라이서는 Mux/Demux 전압 스케일링된 추세선으로 표시된 대로 Mux/Demux 회로보다 높은 공급 전압 VDDA를 사용하므로 Mux/Demux 전압 스케일링된 추세선은 슬라이서의 전압 스케일링된 추세선에 순응한다(conform). 일부 실시예들에서, "순응하는"은 가장 중요한 임계 경로의 전압 스케일링된 추세선이 연관된 회로 블록 내의 임의의 다른 회로 경로보다 더 높은 공급 전압의 사용을 나타내는 것을 의미할 수 있다. Mux/Demux 전압 스케일링된 추세선은 슬라이서보다 임의의 주어진 코너에서 더 낮은 공급 전압 VDDA를 사용하므로 덜 민감하다. 모니터링 회로(M2)는 유사한 방식으로 동작할 수 있고, 하나 이상의 아날로그 회로 'A7' 또는 'A8', 예를 들어, VCO의 복제를 포함할 수 있고, 국부적 선형 조절기의 공급 전압을 조정하기 위한 제어 신호를 제공할 수 있다. 슬라이서와 Mux/Demux 모니터링 회로의 교차(intersection)가 발생하는 경우, 임의의 주어진 동작 조건에서, 슬라이서 또는 Mux/Demux 모니터링 회로의 측정된 성능은, 어느 측정된 성능이 더 높은 공급 전압을 요구했는지에 따라, 공급 전압을 조정하는데 사용될 수 있다.
도 20은, 예를 들면, 고속-고속(fast-fast; FF), 고속-저속(fast-slow; FS), 저속-고속(slow-fast; SF), 저속-저속(slow-slow; SS)과, 고저(high and low) 상호접속 저항(R) 및 정전 용량(C) 코너(RCHH 및 RCLL) 중의 다양한 프로세스 코너를 가로지르는 NMOS 및 PMOS 회로를 사용하는 슬라이서의 전압 스케일링된 추세선의 파형도이다. 도시된 바와 같이, 전압 스케일링된 추세선은 최대 및 최소 슬라이서 마진 사이를 순응하며, FF_RCHH, SS_RCHH, 및 SF_RCLL 코너들의 마진에만 접근한다. PMOS 전용 슬라이서는 도 19에 설명된 바와 같이 더 나은 성능의 전압 스케일링된 추세선을 가지므로, PMOS 전용 슬라이서가 선호될 수 있다.
상기 실시예들에서 설명된 바와 같이 회로들을 함께 그룹화할 때, 이 회로가 어느 유형의 회로인지 뿐만 아니라, 주어진 회로가 사용하는 공급 전압의 크기, 다양한 프로세스 코너 및 온도 코너(그리고 잠재적으로 가장 흔한/중요한 코너들에 따라 회로들을 그룹화함)를 가로지르는 회로의 전압 스케일링된 추세선을 포함하는 몇 가지 요인들이 고려될 수 있다. 이러한 그룹화의 예는 도 22 및 도 23에 설명되어 있다. 여러 다른 요인들도 고려될 수 있다. 전술한 바와 같이, 다른 실시예는 특정 집적 회로 인스턴스의 특정 프로세스 특성에 특정한 그러한 분석을 수행할 수 있다. 추가 실시예는 공급 전압 스케일링 고려 사항을 특정 온도로 추가로 제약할 수 있다. 전압 스케일링 조정은 정상 동작 동안 연속적으로, 정상 동작 동안 주기적으로, 정상 동작의 중단 동안 주기적으로, 또는 일회성 초기화 또는 시동 절차의 일부로서 수행될 수 있다.
공급 전압의 조정은 통계적으로 상당한 수의 집적 회로 인스턴스에 걸쳐 예상되는 프로세스 제어 변화를 포함하는 미리 결정된 계산에 기초할 수 있거나, 또는 단일 디바이스의 특정 동작 특성에 특정적일 수 있다. 이러한 계산은 수치적으로, 디지털하게, 또는 아날로그 도메인에서 수행될 수 있다. 일부 실시예에서, 상기 계산은 하나 이상의 룩업 테이블로부터 판독된 미리 계산된 요소를 전체적으로 또는 부분적으로 이용할 수 있다.
일부 실시예들에서, 모니터링 회로는 임계 경로의 회로 성능을 측정하고, 동적으로 조정된 공급 전압이 충분한 회로 동작을 제공할 때까지 동적으로 조정된 공급 전압을 응답적으로 조정하도록 구성될 수 있다. 모니터링 회로는 동적으로 조정된 공급 전압에 변화 마진을 적용하여 예를 들어, 온도 변화에 걸쳐 충분한 회로 동작을 보장하도록 구성될 수 있다. 이후에 모니터링 회로를 꺼서 전력을 절약할 수 있다. 일부 실시예들에서, 모니터링 회로는 임계 경로에서의 회로 성능을 재측정하기 위해 주기적으로 다시 인에이블될 수 있고 동적으로 조정된 공급 전압에 대해 추가로 조정할 수 있다.
변화 마진은 동적으로 조정된 공급 전압, 예를 들어, 0.05 내지 0.1V에 추가하기 위한 고정 전압에 대응할 수 있다. 대안적으로, 변화 마진은 임계 경로의 측정된 회로 성능이 충분하다고 간주되면 퍼센트, 예를 들어, 동적으로 조정된 공급 전압에 추가된 마진의 추가적인 10% 일 수 있다.
도 13은 일부 실시예들에 따른 방법(1300)의 흐름도이다. 도시된 바와 같이, 방법(1300)은 주기적 테스트 신호를 획득하는 단계(1302)와, 샘플링 클록 ck에 따라 샘플링 요소(1105)를 사용하여 주기적 테스트 신호를 샘플링하여 샘플링된 주기적 출력 Q를 생성하는 단계(1304)를 포함하고, 샘플링 요소(1105)는 전압 조절기(1125)에 의해 제공된 공급 전압 VDDA에 따라 동작하며, 전압 조절기(1125)는 공급 전압 제어 신호에 따라 공급 전압 VDDA를 제공한다. 샘플링된 주기적 출력 Q은 샘플링 클록 ck에 응답하여 샘플링된 주기적 출력 Q의 생성과 연관된 지연 값을 나타내는 클록 대 Q 측정을 생성하기 위해, 샘플링 클록 ck과 비교된다(1306). 공급 전압 제어 신호는 클록 대 Q 측정의 평균에 적어도 부분적으로 기초하여 생성되고(1308), 공급 전압은 전압 조절기(1125)에 접속된 데이터 샘플링 요소(도시되지 않음)에 제공되고(1310), 데이터 샘플링 요소는 샘플링 요소(1105)의 복제이고, 데이터 샘플링 요소는 샘플링 클록에 따라 입력 데이터의 스트림을 샘플링한다.
일부 실시예들에서, 주기적 테스트 신호는 샘플링 클록으로부터 생성된다. 이러한 실시예들에서, 주기적 테스트 신호는 샘플링 클록의 감쇠 버전 일 수 있다. 일부 실시예들에서, 샘플링 클록은 주기적 테스트 신호에 대한 지연을 갖는다.
일부 실시예들에서, 공급 전압 제어 신호를 생성하는 것은 클록 대 Q 측정의 평균을 미리 결정된 동작 문턱값과 비교하는 것을 포함한다. 이러한 실시예에서, 비교는 클록 대 Q 측정의 듀티 사이클을 미리 결정된 동작 문턱값과 비교함으로써 수행될 수 있다. 일부 실시예들에서, 미리 결정된 동작 문턱값은 25%의 듀티 사이클에 대응한다.
대안적으로, 클록 대 Q 측정의 평균을 미리 결정된 동작 문턱값과 비교하는 단계는 클록 대 Q 측정의 평균값을 미리 결정된 동작 문턱값과 비교하는 단계를 포함할 수 있다. 이러한 실시예에서, 미리 결정된 동작 문턱값은 평균값 0.25에 대응한다.
일부 실시예에서, 샘플링된 주기적 출력을 샘플링 클록과 비교하는 단계는 샘플링된 주기적 출력과 샘플링 클록 사이의 위상 비교를 수행하는 단계를 포함한다. 이러한 실시예에서, 위상 비교는 배타적 OR(exclusive OR; XOR) 위상 비교기(1110)를 사용하여 수행된다. 일부 실시예에서, 위상 비교는 루프 필터에 제공된다.
일부 실시예들에서, 지연이 너무 높거나 너무 낮은지를 측정함으로써 공급 전압을 제어하기 위해 디지털 블록이 사용된다. 한 수의(a number of) 측정에 대해, 지연이 높다고 표결(votes)이 나타내면, 디지털 유닛은 DAC에 출력 전압을 1 비트씩 증가시키도록 명령한다. DAC의 증가는 DC/DC 변환기의 증가를 의미할 것이다. 도 12는 표결을 필터링하고 DAC를 갱신하여 전력 공급을 조정하는데 사용되는 이러한 실시예를 설명한다.
도 24는 일부 실시예들에 따른 방법(2400)의 흐름도이다. 도시된 바와 같이, 방법(2400)은, 각각의 스위칭 전압 조절기의 동적으로 조정된 공급 전압에 기초하여 모니터링 회로의 성능을 측정하는 단계(2402)를 포함하고, 모니터링 회로는 트랜시버 신호 프로세싱 경로에서 동작하는 각각의 미션 모드 회로의 세트를 나타내고, 상기 각각의 미션 모드 회로의 세트는 복수의 테스트 코너(test corners)에 대한 전압 공급 요건에 따라 그룹화된다. 이 방법은 모니터링 회로의 측정된 성능에 기초하여 제어 신호를 생성하는 단계(2404) 및 생성된 제어 신호에 기초하여 각각의 스위칭 전압 조절기의 동적으로 조정된 공급 전압을 조정하는 단계(2406)를 더 포함한다.
일부 실시예에서, 모니터링 회로의 측정된 성능은 미션 모드 회로의 세트에서 임계 회로 경로의 측정에 대응한다. 일부 이러한 실시예에서, 임계 회로 경로는 복수의 임계 회로 경로 중 최악의 시나리오 임계 회로 경로에 대응한다. 제어 신호는 주어진 동작 조건과 연관된 최악의-시나리오 임계 회로 경로에 기초하여 동적으로 생성될 수 있다. 일부 실시예에서, 본 방법은 복수의 임계 회로 경로의 측정된 성능들을 비교함으로써 최악의 시나리오 임계 회로 경로를 식별하는 단계를 더 포함한다.
일부 실시예에서, 본 방법은, 각각의 스위칭 전압 조절기의 동적으로 조정된 공급 전압을 조정하는 제어 회로에 제어 신호를 제공하는 단계를 더 포함한다. 일부 실시예에서, 각각의 스위칭 전압 조절기의 동적으로 조정된 공급 전압은 또한, 변화 마진에 기초하여 조정된다. 변화 마진은 각 스위칭 전압 조절기의 동적으로 조정된 공급 전압에 추가되는 정전압 성분일 수 있다. 대안적으로, 변화 마진은 각각의 스위칭 전압 조절기의 동적으로 조정된 공급 전압에 인가되는 백분율 마진에 대응할 수 있다. 일부 실시예에서, 상기 모니터링 회로의 성능은 동작 조건의 변화에 응답하여 주기적으로 측정된다.

Claims (20)

  1. 장치에 있어서,
    외부 스위칭 전압 조절기의 세트 - 각각의 스위칭 전압 조절기는 각각의 동적으로 조정된 공급 전압을 제공함 -;
    회로 블록의 세트
    를 포함하고, 각각의 회로 블록은, 상기 외부 스위칭 조절기의 세트의 각각의 스위칭 전압 조절기에 접속되고, 복수의 테스트 코너(test corners)에 대한 전압 공급 요건에 따라 그룹화된 각각의 미션 모드(mission-mode) 회로의 세트를 포함하고, 상기 회로 블록의 세트는 적어도 2개의 아날로그 회로 블록을 포함하며, 각각의 회로 블록은,
    상기 각각의 스위칭 전압 조절기의 동적으로 조정된 공급 전압을 사용하여 트랜시버 신호 프로세싱 경로에서 동작하도록 구성된 상기 각각의 미션 모드 회로의 세트; 및
    상기 모니터링 회로의 측정된 성능에 기초하여 상기 동적으로 조정된 공급 전압을 조정하는데 사용되는 제어 신호를 제공하도록 구성된 상기 각각의 미션 모드 회로의 세트를 나타내는 모니터링 회로
    를 포함하는 것인, 장치
  2. 제1항에 있어서,
    상기 모니터링 회로의 측정된 성능은 상기 각각의 미션 모드 회로의 세트에서의 임계 회로 경로(critical circuit path)의 성능에 대응하는 것인, 장치.
  3. 제2항에 있어서,
    상기 모니터링 회로는 복수의 임계 회로 경로의 성능을 측정하도록 구성되고, 상기 제어 신호는 상기 복수의 임계 회로 경로 중 최악의 시나리오 임계 회로 경로의 측정에 기초하여 제공되는 것인, 장치.
  4. 제3항에 있어서,
    상기 최악의 시나리오 임계 회로 경로는 상기 복수의 테스트 코너 중 대응하는 테스트 코너와 연관되는 것인, 장치.
  5. 제3항에 있어서,
    상기 모니터링 회로는 상기 복수의 임계 회로 경로의 측정된 성능들을 비교함으로써 상기 최악의 시나리오 임계 회로 경로를 결정하도록 구성되는 것인, 장치.
  6. 제1항에 있어서,
    상기 제어 신호를 수신하고 상기 각각의 스위칭 전압 조절기의 동적으로 조정된 공급 전압을 조정하도록 구성된 제어 회로를 더 포함하는, 장치.
  7. 제6항에 있어서,
    상기 제어 회로는 또한, 변화 마진(variation margin)에 기초하여 상기 각각의 스위칭 전압 조절기의 동적으로 조정된 공급 전압을 조정하도록 구성되는 것인, 장치.
  8. 제7항에 있어서,
    상기 변화 마진은 상기 각각의 스위칭 전압 조절기의 동적으로 조정된 공급 전압에 추가되는 정전압 성분인 것인, 장치.
  9. 제7항에 있어서,
    상기 변화 마진은 상기 각각의 스위칭 전압 조절기의 동적으로 조정된 공급 전압에 적용되는 퍼센트 마진에 대응하는 것인, 장치.
  10. 제1항에 있어서,
    상기 모니터링 회로는 동작 조건의 변화에 응답하여 주기적으로 인에이블되는(enabled) 것인, 장치.
  11. 방법에 있어서,
    각각의 스위칭 전압 조절기의 동적으로 조정된 공급 전압에 기초하여 모니터링 회로의 성능을 측정하는 단계 - 상기 모니터링 회로는 트랜시버 신호 프로세싱 경로에서 동작하는 각각의 미션 모드 회로의 세트를 나타내고, 상기 각각의 미션 모드 회로의 세트는 복수의 테스트 코너에 대한 전압 공급 요건에 따라 그룹화됨 -;
    상기 모니터링 회로의 측정된 성능에 기초하여 제어 신호를 생성하는 단계; 및
    상기 생성된 제어 신호에 기초하여 상기 각각의 스위칭 전압 조절기의 동적으로 조정된 공급 전압을 갱신하는 단계
    를 포함하는, 방법.
  12. 제11항에 있어서,
    상기 모니터링 회로의 측정된 성능은 상기 미션 모드 회로의 세트에서 임계 회로 경로의 측정에 대응하는 것인, 방법.
  13. 제12항에 있어서,
    상기 임계 회로 경로는 복수의 임계 회로 경로 중 최악의 시나리오 임계 회로 경로에 대응하는 것인, 방법.
  14. 제13항에 있어서,
    상기 제어 신호는 주어진 동작 조건과 연관된 상기 최악의 시나리오 임계 회로 경로에 기초하여 동적으로 생성되는 것인, 방법.
  15. 제14항에 있어서,
    상기 복수의 임계 회로 경로의 측정된 성능들을 비교함으로써 상기 최악의 시나리오 임계 회로 경로를 식별하는 단계를 더 포함하는, 방법.
  16. 제11항에 있어서,
    상기 각각의 스위칭 전압 조절기의 동적으로 조정된 공급 전압을 조정하는 제어 회로에 상기 제어 신호를 제공하는 단계를 더 포함하는, 방법.
  17. 제11항에 있어서,
    상기 각각의 스위칭 전압 조절기의 동적으로 조정된 공급 전압은 또한, 변화 마진에 기초하여 조정되는 것인, 방법.
  18. 제17항에 있어서,
    상기 변화 마진은 상기 각각의 스위칭 전압 조절기의 동적으로 조정된 공급 전압에 추가되는 정전압 성분인 것인, 방법.
  19. 제17항에 있어서,
    상기 변화 마진은 상기 각각의 스위칭 전압 조절기의 동적으로 조정된 공급 전압에 적용되는 퍼센트 마진에 대응하는 것인, 방법.
  20. 제11항에 있어서,
    상기 모니터링 회로의 성능은 동작 조건의 변화에 응답하여 주기적으로 측정되는 것인, 방법.
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