KR20200095191A - Light emitting diode having solder bump - Google Patents
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Abstract
Description
본 발명은 발광 다이오드에 관한 것으로, 더욱 상세하게는 솔더 범프를 갖는 발광 다이오드에 관한 것이다.The present invention relates to a light emitting diode, and more particularly, to a light emitting diode having a solder bump.
일반적으로 질화갈륨(GaN), 질화알루미늄(AlN) 등과 같은 Ⅲ족 원소의 질화물은 열적 안정성이 우수하고 직접 천이형의 에너지 밴드(band) 구조를 가지므로, 최근 가시광선 및 자외선 영역의 광원용 물질로 많은 각광을 받고 있다. 특히, 질화인듐갈륨(InGaN)을 이용한 청색 및 녹색 발광 다이오드는 대규모 천연색 평판 표시 장치, 신호등, 실내조명, 고밀도광원, 고해상도 출력 시스템과 광통신 등 다양한 응용 분야에 활용되고 있다.In general, nitrides of group III elements, such as gallium nitride (GaN) and aluminum nitride (AlN), have excellent thermal stability and have a direct transition energy band structure, so they are materials for light sources in recent visible and ultraviolet regions. As it has been in the limelight. In particular, blue and green light emitting diodes using indium gallium nitride (InGaN) are used in various applications such as large-scale natural color flat panel display devices, traffic lights, indoor lighting, high-density light sources, high-resolution output systems, and optical communications.
일반적으로, 발광 다이오드는 다양한 칩 형태로 제공되고, 발광 다이오드 칩이 패키지, 서브 마운트 또는 인쇄회로보드 등의 실장면에 실장된다. 예를 들어, 플립칩 형태의 발광 다이오드는 범프 패드들을 포함하며, 범프 패드들이 솔더 페이스트를 통해 인쇄회로보드 등의 접속 패드들에 실장된다.In general, light-emitting diodes are provided in various types of chips, and the light-emitting diode chips are mounted on a mounting surface such as a package, sub-mount, or printed circuit board. For example, the flip-chip type light emitting diode includes bump pads, and the bump pads are mounted on connection pads such as a printed circuit board through solder paste.
종래 기술에 따른 실장 공정은 일반적으로, 솔더 페이스트를 접속 패드들 상에 도포하고, 발광 다이오드 칩의 범프 패드들을 솔더 페이스트 상에 올로 놓은 후 리플로우 공정을 통해 수행되며, 이에 따라, 솔더에 의해 범프 패드들이 접속 패드들에 본딩된다.The mounting process according to the prior art is generally performed by applying a solder paste on the connection pads, placing the bump pads of the light emitting diode chip up on the solder paste, and then performing a reflow process, thereby bumping the solder. The pads are bonded to the connection pads.
그런데 발광 다이오드 칩을 본딩하기 위해서는 상당한 양의 솔더 페이스트를 접속 패드들 상에 도포할 필요가 있다. 이를 위해, 하나의 접속 패드 상에 솔더 페이스트를 여러 번 도포하는 것이 요구되기도 한다. 따라서, 접속 패드들 상에 도포되는 솔더 페이스트의 양이 증가할수록 발광 다이오드 칩의 실장 공정이 복잡해지며, 공정 불량이 발생할 가능성도 커진다.However, in order to bond the light emitting diode chip, it is necessary to apply a considerable amount of solder paste on the connection pads. To this end, it may be required to apply solder paste multiple times on one connection pad. Therefore, as the amount of solder paste applied on the connection pads increases, the mounting process of the light emitting diode chip becomes complicated, and the possibility of process defects increases.
한편, 발광 다이오드 칩에 형성된 범프 패드들은 일반적으로 상대적으로 얇은 두께를 갖기 때문에, 발광 다이오드 칩을 핸들링하는데 도움을 주지 못한다. 이에 따라, 발광 다이오드 칩의 광도를 향상시키기 위한 화이트 월을 형성하기 어렵다. 또한, 상대적으로 작은 크기의 발광 다이오드 칩은 핸들링하는 것이 어려워 솔더 페이스트를 이용한 실장 공정이 어렵다.On the other hand, the bump pads formed on the light emitting diode chip generally have a relatively thin thickness, and thus do not help in handling the light emitting diode chip. Accordingly, it is difficult to form a white wall for improving the light intensity of the light emitting diode chip. In addition, it is difficult to handle the relatively small size of the light emitting diode chip, which makes the mounting process using a solder paste difficult.
본 발명이 해결하고자 하는 과제는 솔더를 이용한 본딩 공정을 용이하게 수행할 수 있는 발광 다이오드 칩을 제공하는 것이다.The problem to be solved by the present invention is to provide a light emitting diode chip capable of easily performing a bonding process using solder.
본 발명이 해결하고자 하는 또 다른 과제는, 핸들링이 용이한 발광 다이오드 칩을 제공하는 것이다.Another problem to be solved by the present invention is to provide a light emitting diode chip that is easy to handle.
본 발명의 일 실시예에 따른 발광 다이오드는, 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 배치된 활성층; 상기 활성층 상에 배치된 제2 도전형 반도체층; 상기 제1 도전형 반도체층에 전기적으로 접속된 제1 범프 패드; 상기 제2 도전형 반도체층에 전기적으로 접속된 제2 범프 패드; 상기 제1 범프 패드 상에 배치된 제1 솔더 범프; 및 상기 제2 범프 패드 상에 배치된 제2 솔더 범프를 포함하고, 상기 제1 및 제2 솔더 범프는 각각 상기 제1 범프 패드 및 제2 범프 패드의 두께의 10배 내지 80배 범위 내의 두께를 가진다.A light emitting diode according to an embodiment of the present invention, the first conductive type semiconductor layer; An active layer disposed on the first conductivity type semiconductor layer; A second conductivity type semiconductor layer disposed on the active layer; A first bump pad electrically connected to the first conductivity type semiconductor layer; A second bump pad electrically connected to the second conductivity type semiconductor layer; A first solder bump disposed on the first bump pad; And a second solder bump disposed on the second bump pad, wherein the first and second solder bumps have a thickness within a range of 10 to 80 times the thickness of the first and second bump pads, respectively. Have
본 발명의 또 다른 실시예에 따른 발광 다이오드는, 기판; 상기 기판 상에 배치된 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 배치된 활성층; 상기 활성층 상에 배치된 제2 도전형 반도체층; 상기 제2 도전형 반도체층 상에 배치되며, 전기적 접속을 허용하기 위한 개구부들을 가지는 상부 절연층; 및 상기 상부 절연층 상에 배치되며, 상기 상부 절연층의 개구부들을 통해 상기 제1 및 제2 도전형 반도체층들에 각각 전기적으로 접속된 제1 솔더 범프 및 제2 솔더 범프를 포함하되, 상기 제1 및 제2 솔더 범프는 각각 10um 내지 100um 범위 내의 두께를 가진다.A light emitting diode according to another embodiment of the present invention, the substrate; A first conductivity type semiconductor layer disposed on the substrate; An active layer disposed on the first conductivity type semiconductor layer; A second conductivity type semiconductor layer disposed on the active layer; An upper insulating layer disposed on the second conductive type semiconductor layer and having openings to allow electrical connection; And a first solder bump and a second solder bump disposed on the upper insulating layer and electrically connected to the first and second conductive semiconductor layers through openings of the upper insulating layer, respectively. The first and second solder bumps each have a thickness in the range of 10um to 100um.
본 발명의 또 다른 실시예에 따른 발광 소자는, 접속 패드들을 갖는 실장면; 및 솔더들을 통해 상기 실장면 상에 실장된 발광 다이오드를 포함하되, 상기 발광 다이오드는 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 배치된 활성층; 상기 활성층 상에 배치된 제2 도전형 반도체층; 상기 제1 도전형 반도체층에 전기적으로 접속된 제1 범프 패드; 및 상기 제2 도전형 반도체층에 전기적으로 접속된 제2 범프 패드를 포함하고, 상기 솔더들은 상기 접속 패드들과 상기 제1 및 제2 범프 패드들을 본딩하고, 상기 솔더는 상기 제1 범프 패드 및 상기 제2 범프 패드의 두께의 10배 내지 80배 범위 내의 두께를 가진다.A light emitting device according to another embodiment of the present invention includes a mounting surface having connection pads; And a light emitting diode mounted on the mounting surface through solders, wherein the light emitting diode comprises a first conductive semiconductor layer; An active layer disposed on the first conductivity type semiconductor layer; A second conductivity type semiconductor layer disposed on the active layer; A first bump pad electrically connected to the first conductivity type semiconductor layer; And a second bump pad electrically connected to the second conductivity type semiconductor layer, the solders bonding the connection pads and the first and second bump pads, and the solder is the first bump pad and It has a thickness in the range of 10 to 80 times the thickness of the second bump pad.
본 발명의 또 다른 실시예에 따른 발광 다이오드는, 기판; 상기 기판 상에 배치되며, 각각 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 적어도 4개의 발광셀들; 및 상기 발광셀들 상에 배치된 적어도 2개의 솔더 범프들을 포함하되, 상기 적어도 4개의 발광셀들은 상기 기판의 일측 가장자리에 가깝게 배치된 적어도 2개의 발광셀들 및 상기 기판의 타측 가장자리에 가깝게 배치된 적어도 2개의 발광셀들을 포함하고, 상기 기판의 일측 가장자리에 가깝게 배치된 적어도 2개의 발광셀들 중 2개 이상의 발광셀들 상에는 솔더 범프(들)이 제공되고, 상기 기판의 타측 가장자리에 가깝게 배치된 적어도 2개의 발광셀들 중 2개 이상의 발광셀들 상에는 솔더 범프(들)이 제공된다.A light emitting diode according to another embodiment of the present invention, the substrate; At least four light emitting cells disposed on the substrate, each including a first conductivity type semiconductor layer, an active layer and a second conductivity type semiconductor layer; And at least two solder bumps disposed on the light emitting cells, wherein the at least four light emitting cells are arranged close to one edge of the substrate and close to the other edge of the substrate. Solder bump(s) is provided on at least two light emitting cells of at least two light emitting cells including at least two light emitting cells and disposed close to one edge of the substrate, and disposed close to the other edge of the substrate Solder bump(s) are provided on at least two of the at least two light emitting cells.
본 발명의 실시예들에 따르면, 발광 다이오드에 상대적으로 두꺼운 솔더 범프를 마련함으로써 본딩 공정을 쉽게 수행할 수 있으며, 발광 다이오드 칩의 핸들링을 용이하게 할 수 있다.According to embodiments of the present invention, a bonding process can be easily performed by providing a relatively thick solder bump on the LED, and handling of the LED chip can be facilitated.
본 발명의 다른 장점 및 효과에 대해서는 상세한 설명을 통해 더 명확하게 될 것이다.Other advantages and effects of the present invention will become more apparent through detailed description.
도 1은 본 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이다.
도 2는 도 1의 절취선 A-A를 따라 취해진 단면도이다.
도 3은 본 발명의 일 실시예에 따른 발광 다이오드의 솔더 범프를 설명하기 위한 개략적인 단면도이다.
도 4는 본 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이다.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 발광 소자 제조 공정을 설명하기 위한 개략적인 단면도들이다.
도 6은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이다.
도 7은 도 6의 발광 다이오드를 설명하기 위한 개략적인 회로도이다.
도 8은 도 6의 절취선 B-B를 따라 취해진 개략적인 단면도이다.
도 9는 도 6의 절취선 C-C를 따라 취해진 개략적인 단면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이다.
도 12는 본 발명의 일 실시예에 따른 발광 다이오드를 적용한 조명 장치를 설명하기 위한 분해 사시도이다.
도 13은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 적용한 디스플레이 장치를 설명하기 위한 단면도이다.
도 14는 본 발명의 또 다른 실시예에 따른 발광 다이오드를 적용한 디스플레이 장치를 설명하기 위한 단면도이다.
도 15는 본 발명의 또 다른 실시예에 따른 발광 다이오드를 헤드 램프에 적용한 예를 설명하기 위한 단면도이다.1 is a schematic plan view illustrating a light emitting diode according to an embodiment of the present invention.
2 is a cross-sectional view taken along the cut line AA of FIG. 1.
3 is a schematic cross-sectional view for explaining a solder bump of a light emitting diode according to an embodiment of the present invention.
4 is a schematic plan view illustrating a light emitting diode according to an embodiment of the present invention.
5A to 5F are schematic cross-sectional views for explaining a manufacturing process of a light emitting device according to an exemplary embodiment of the present invention.
6 is a schematic plan view illustrating a light emitting diode according to another embodiment of the present invention.
7 is a schematic circuit diagram illustrating the light emitting diode of FIG. 6.
8 is a schematic cross-sectional view taken along line BB of FIG. 6.
9 is a schematic cross-sectional view taken along the cut line CC of FIG. 6.
10 is a schematic cross-sectional view illustrating a light emitting diode according to another embodiment of the present invention.
11 is a schematic plan view illustrating a light emitting diode according to another embodiment of the present invention.
12 is an exploded perspective view illustrating a lighting device to which a light emitting diode is applied according to an embodiment of the present invention.
13 is a cross-sectional view illustrating a display device to which a light emitting diode is applied according to another embodiment of the present invention.
14 is a cross-sectional view illustrating a display device to which a light emitting diode is applied according to another embodiment of the present invention.
15 is a cross-sectional view illustrating an example in which a light emitting diode according to another embodiment of the present invention is applied to a head lamp.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 본 발명이 속하는 기술분야의 통상의 기술자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 또한, 하나의 구성요소가 다른 구성요소의 "상부에" 또는 "상에" 있다고 기재된 경우 각 부분이 다른 부분의 "바로 상부" 또는 "바로 상에" 있는 경우뿐만 아니라 각 구성요소와 다른 구성요소 사이에 또 다른 구성요소가 개재된 경우도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. The following examples are provided as examples to ensure that the spirit of the present invention can be sufficiently transmitted to those skilled in the art to which the present invention pertains. Accordingly, the present invention is not limited to the embodiments described below and may be embodied in other forms. In addition, in the drawings, the width, length, and thickness of components may be exaggerated for convenience. In addition, when one component is described as "above" or "on" another component, not only when each part is "directly above" or "directly" of another component, as well as each component and other components It includes a case where another component is interposed. Throughout the specification, the same reference numbers refer to the same components.
본 발명의 일 실시예에 따른 발광 다이오드는, 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 배치된 활성층; 상기 활성층 상에 배치된 제2 도전형 반도체층; 상기 제1 도전형 반도체층에 전기적으로 접속된 제1 범프 패드; 상기 제2 도전형 반도체층에 전기적으로 접속된 제2 범프 패드; 상기 제1 범프 패드 상에 배치된 제1 솔더 범프; 및 상기 제2 범프 패드 상에 배치된 제2 솔더 범프를 포함하고, 상기 제1 및 제2 솔더 범프는 각각 상기 제1 범프 패드 및 제2 범프 패드의 두께의 10배 내지 80배 범위 내의 두께를 가질 수 있다.A light emitting diode according to an embodiment of the present invention, the first conductive type semiconductor layer; An active layer disposed on the first conductivity type semiconductor layer; A second conductivity type semiconductor layer disposed on the active layer; A first bump pad electrically connected to the first conductivity type semiconductor layer; A second bump pad electrically connected to the second conductivity type semiconductor layer; A first solder bump disposed on the first bump pad; And a second solder bump disposed on the second bump pad, wherein the first and second solder bumps each have a thickness within a range of 10 to 80 times the thickness of the first bump pad and the second bump pad. Can have.
나아가, 상기 제1 솔더 범프 및 제2 솔더 범프는 경사진 측면을 갖되, 상기 경사진 측면의 경사각은 바닥면에 대해 65도 내지 75도 범위 내일 수 있다.Further, the first solder bump and the second solder bump have an inclined side surface, but the inclination angle of the inclined side surface may be within a range of 65 degrees to 75 degrees with respect to the bottom surface.
한편, 상기 제1 솔더 범프와 제2 솔더 범프 사이의 간격은 상기 제1 솔더 범프 또는 상기 제2 솔더 범프의 두께의 2배 이상 10배 이하일 수 있다.Meanwhile, an interval between the first solder bump and the second solder bump may be 2 times or more and 10 times or less than the thickness of the first solder bump or the second solder bump.
나아가, 상기 발광 다이오드는 상기 제1 도전형 반도체층 아래에 배치된 기판을 더 포함할 수 있으며, 상기 제1 솔더 범프 또는 상기 제2 솔더 범프와 상기 기판 사이의 수평 방향 최단 거리는 상기 제1 솔더 범프와 상기 제2 솔더 범프의 두께와 같거나 그보다 클 수 있다.Furthermore, the light emitting diode may further include a substrate disposed under the first conductivity type semiconductor layer, and the shortest horizontal distance between the first solder bump or the second solder bump and the substrate is the first solder bump. And the thickness of the second solder bump may be greater than or equal to the thickness.
상기 발광 다이오드는, 상기 제2 도전형 반도체층 상에 배치된 상부 절연층을 더 포함할 수 있으며, 상기 상부 절연층은 전기적 접속을 허용하기 위한 개구부들을 가지고, 상기 제1 및 제2 범프 패드들은 상기 상부 절연층 상에 배치되되, 상기 개구부들을 통해 제1 및 제2 도전형 반도체층들에 전기적으로 접속될 수 있다.The light emitting diode may further include an upper insulating layer disposed on the second conductive type semiconductor layer, and the upper insulating layer has openings to allow electrical connection, and the first and second bump pads are It is disposed on the upper insulating layer, and may be electrically connected to the first and second conductivity type semiconductor layers through the openings.
일 실시예에 있어서, 상기 제1 및 제2 솔더 범프들은 각각 상기 제1 및 제2 범프 패드들의 상면 전체를 덮을 수 있다.In one embodiment, the first and second solder bumps may cover the entire upper surface of the first and second bump pads, respectively.
상기 제1 범프 패드와 상기 제2 범프 패드 사이의 간격은 상기 제1 솔더 범프 또는 상기 제2 솔더 범프 두께의 2배 이상 10배 이하일 수 있다.The distance between the first bump pad and the second bump pad may be 2 times or more and 10 times or less than the thickness of the first solder bump or the second solder bump.
상기 발광 다이오드는, 상기 제1 도전형 반도체층 아래에 배치된 기판을 더 포함할 수 있으며, 상기 제1 범프 패드 또는 상기 제2 범프 패드와 상기 기판의 가장자리 사이의 수평 방향 최단 거리는 상기 제1 솔더 범프와 상기 제2 솔더 범프의 두께와 같거나 그보다 클 수 있다.The light emitting diode may further include a substrate disposed under the first conductivity type semiconductor layer, and the shortest horizontal distance between the first bump pad or the second bump pad and the edge of the substrate is the first solder. It may be equal to or greater than the thickness of the bump and the second solder bump.
상기 발광 다이오드는, 상기 제2 도전형 반도체층에 전기적으로 접속된 투명한 도전성 산화물층; 상기 도전성 산화물층을 덮되, 상기 도전성 산화물층을 노출시키는 복수의 개구부들을 가지는 유전층; 상기 유전층 상에 배치되며, 상기 유전층의 개구부들을 통해 상기 도전성 산화물층에 접속하는 금속 반사층; 상기 금속 반사층 상에 배치되며, 상기 제1 도전형 반도체층을 노출시키는 제1 개구부 및 상기 금속 반사층을 노출시키는 제2 개구부를 포함하는 하부 절연층; 상기 하부 절연층 상에 배치되며, 상기 하부 절연층의 제1 개구부를 통해 상기 제1 도전형 반도체층에 전기적으로 접속하는 제1 패드 금속층; 및 상기 하부 절연층 상에 배치되며, 상기 하부 절연층의 제2 개구부를 통해 상기 제2 도전형 반도체층에 전기적으로 접속하는 제2 패드 금속층을 더 포함할 수 있으며, 상기 상부 절연층의 개구부들은 상기 제1 패드 금속층 및 제2 패드 금속층을 노출시킬 수 있다.The light emitting diode may include a transparent conductive oxide layer electrically connected to the second conductivity type semiconductor layer; A dielectric layer covering the conductive oxide layer and having a plurality of openings exposing the conductive oxide layer; A metal reflective layer disposed on the dielectric layer and connected to the conductive oxide layer through openings in the dielectric layer; A lower insulating layer disposed on the metal reflective layer and including a first opening exposing the first conductive semiconductor layer and a second opening exposing the metal reflective layer; A first pad metal layer disposed on the lower insulating layer and electrically connected to the first conductive semiconductor layer through a first opening of the lower insulating layer; And a second pad metal layer disposed on the lower insulating layer and electrically connected to the second conductive semiconductor layer through the second opening of the lower insulating layer, wherein the openings of the upper insulating layer are The first pad metal layer and the second pad metal layer may be exposed.
몇몇 실시예들에 있어서, 상기 발광 다이오드는, 기판; 및 상기 기판 상에 배치된 복수의 발광셀들을 더 포함할 수 있으며, 상기 발광셀들 각각은 상기 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하고, 상기 제1 범프 패드는 상기 복수의 발광셀들 중 하나의 발광셀의 제1 도전형 반도체층에 전기적으로 접속되고, 상기 제2 범프 패드는 상기 복수의 발광셀들 중 다른 하나의 발광셀의 제2 도전형 반도체층에 전기적으로 접속될 수 있다.In some embodiments, the light emitting diode comprises: a substrate; And a plurality of light emitting cells disposed on the substrate, each of the light emitting cells including the first conductive type semiconductor layer, the active layer and the second conductive type semiconductor layer, and the first bump pad The first conductive type semiconductor layer of one of the plurality of light emitting cells is electrically connected, and the second bump pad is connected to the second conductive type semiconductor layer of the other of the plurality of light emitting cells. Can be electrically connected.
일 실시예에 있어서, 상기 발광 다이오드는 상기 복수의 발광셀들 중 또 다른 발광셀 상에 배치된 더미 범프 패드를 더 포함할 수 있으며, 상기 더미 범프 패드는 상기 발광셀들로부터 전기적으로 이격될 수 있다.In one embodiment, the light emitting diode may further include a dummy bump pad disposed on another light emitting cell among the plurality of light emitting cells, and the dummy bump pad may be electrically spaced apart from the light emitting cells. have.
다른 실시예에 있어서, 상기 제1 범프 패드 및 제2 범프 패드는 각각 적어도 2개의 발광셀들에 걸쳐 배치될 수 있다.In another embodiment, the first bump pad and the second bump pad may be disposed over at least two light emitting cells, respectively.
나아가, 상기 제1 및 제2 범프 패드는 발광셀들 사이의 영역에서 폭이 좁은 영역을 포함할 수 있다.Furthermore, the first and second bump pads may include a narrow region in the region between the light emitting cells.
본 발명의 또 다른 실시예에 따른 발광 다이오드는, 기판; 상기 기판 상에 배치된 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 배치된 활성층; 상기 활성층 상에 배치된 제2 도전형 반도체층; 상기 제2 도전형 반도체층 상에 배치되며, 전기적 접속을 허용하기 위한 개구부들을 가지는 상부 절연층; 및 상기 상부 절연층 상에 배치되며, 상기 상부 절연층의 개구부들을 통해 상기 제1 및 제2 도전형 반도체층들에 각각 전기적으로 접속된 제1 솔더 범프 및 제2 솔더 범프를 포함하되, 상기 제1 및 제2 솔더 범프는 각각 10um 내지 100um 범위 내의 두께를 가질 수 있다.A light emitting diode according to another embodiment of the present invention, the substrate; A first conductivity type semiconductor layer disposed on the substrate; An active layer disposed on the first conductivity type semiconductor layer; A second conductivity type semiconductor layer disposed on the active layer; An upper insulating layer disposed on the second conductive type semiconductor layer and having openings to allow electrical connection; And a first solder bump and a second solder bump disposed on the upper insulating layer and electrically connected to the first and second conductive semiconductor layers through openings of the upper insulating layer, respectively. The first and second solder bumps may each have a thickness in the range of 10um to 100um.
또한, 상기 제1 솔더 범프 및 제2 솔더 범프는 경사진 측면을 갖되, 상기 경사진 측면의 경사각은 바닥면에 대해 65도 내지 75도 범위 내일 수 있다.In addition, the first solder bump and the second solder bump have an inclined side surface, and the inclination angle of the inclined side surface may be within a range of 65 degrees to 75 degrees with respect to the bottom surface.
나아가, 상기 제1 솔더 범프와 제2 솔더 범프 사이의 간격은 상기 제1 솔더 범프 또는 제2 솔더 범프 두께의 2배 이상 10배 이하일 수 있다.Furthermore, the distance between the first solder bump and the second solder bump may be 2 times or more and 10 times or less the thickness of the first solder bump or the second solder bump.
상기 제1 솔더 범프 또는 상기 제2 솔더 범프와 상기 기판 사이의 수평 방향 최단 거리는 상기 제1 솔더 범프와 상기 제2 솔더 범프 사이의 간격의 1/2 이상일 수 있다.The shortest horizontal distance between the first solder bump or the second solder bump and the substrate may be 1/2 or more of an interval between the first solder bump and the second solder bump.
본 발명의 또 다른 실시예에 따른 발광 소자는, 접속 패드들을 갖는 실장면; 및 솔더들을 통해 상기 실장면 상에 실장된 발광 다이오드를 포함하되, 상기 발광 다이오드는, 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 배치된 활성층; 상기 활성층 상에 배치된 제2 도전형 반도체층; 상기 제1 도전형 반도체층에 전기적으로 접속된 제1 범프 패드; 및 상기 제2 도전형 반도체층에 전기적으로 접속된 제2 범프 패드를 포함하고, 상기 솔더들은 상기 접속 패드들과 상기 제1 및 제2 범프 패드들을 본딩하고, 상기 솔더는 상기 제1 범프 패드 및 상기 제2 범프 패드의 두께의 10배 내지 80배 범위 내의 두께를 가진다.A light emitting device according to another embodiment of the present invention includes a mounting surface having connection pads; And a light emitting diode mounted on the mounting surface through solders, wherein the light emitting diode comprises: a first conductivity type semiconductor layer; An active layer disposed on the first conductivity type semiconductor layer; A second conductivity type semiconductor layer disposed on the active layer; A first bump pad electrically connected to the first conductivity type semiconductor layer; And a second bump pad electrically connected to the second conductivity type semiconductor layer, the solders bonding the connection pads and the first and second bump pads, and the solder is the first bump pad and It has a thickness in the range of 10 to 80 times the thickness of the second bump pad.
또한, 상기 발광 다이오드는 상기 제2 도전형 반도체층과 상기 제1 및 제2 범프 패드 사이에 위치하며, 전기적 접속을 허용하기 위한 개구부들을 가지는 상부 절연층을 더 포함할 수 있다.In addition, the light emitting diode may further include an upper insulating layer positioned between the second conductive semiconductor layer and the first and second bump pads and having openings to allow electrical connection.
나아가, 상기 발광 다이오드는, 상기 제2 도전형 반도체층에 전기적으로 접속된 투명한 도전성 산화물층; 상기 도전성 산화물층을 덮되, 상기 도전성 산화물층을 노출시키는 복수의 개구부들을 가지는 유전층; 상기 유전층 상에 배치되며, 상기 유전층의 개구부들을 통해 상기 도전성 산화물층에 접속하는 금속 반사층; 상기 금속 반사층 상에 배치되며, 상기 제1 도전형 반도체층을 노출시키는 제1 개구부 및 상기 금속 반사층을 노출시키는 제2 개구부를 포함하는 하부 절연층; 및 상기 하부 절연층 상에 배치되며, 상기 하부 절연층의 제1 개구부를 통해 상기 제1 도전형 반도체층에 전기적으로 접속하는 제1 패드 금속층; 및 상기 하부 절연층 상에 배치되며, 상기 하부 절연층의 제2 개구부를 통해 상기 제2 도전형 반도체층에 전기적으로 접속하는 제2 패드 금속층을 더 포함하고, 상기 상부 절연층의 개구부들은 상기 제1 패드 금속층 및 제2 패드 금속층을 노출시킬 수 있다.Furthermore, the light emitting diode may include a transparent conductive oxide layer electrically connected to the second conductivity type semiconductor layer; A dielectric layer covering the conductive oxide layer and having a plurality of openings exposing the conductive oxide layer; A metal reflective layer disposed on the dielectric layer and connected to the conductive oxide layer through openings in the dielectric layer; A lower insulating layer disposed on the metal reflective layer and including a first opening exposing the first conductive semiconductor layer and a second opening exposing the metal reflective layer; And a first pad metal layer disposed on the lower insulating layer and electrically connected to the first conductive semiconductor layer through a first opening of the lower insulating layer. And a second pad metal layer disposed on the lower insulating layer and electrically connected to the second conductive semiconductor layer through a second opening of the lower insulating layer, wherein openings of the upper insulating layer The first pad metal layer and the second pad metal layer may be exposed.
본 발명의 또 다른 실시예에 따른 발광 다이오드는, 기판; 상기 기판 상에 배치되며, 각각 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 적어도 4개의 발광셀들; 및 상기 발광셀들 상에 배치된 적어도 2개의 솔더 범프들을 포함하되, 상기 적어도 4개의 발광셀들은 상기 기판의 일측 가장자리에 가깝게 배치된 적어도 2개의 발광셀들 및 상기 기판의 타측 가장자리에 가깝게 배치된 적어도 2개의 발광셀들을 포함하고, 상기 기판의 일측 가장자리에 가깝게 배치된 적어도 2개의 발광셀들 중 2개 이상의 발광셀들 상에는 솔더 범프(들)이 제공되고, 상기 기판의 타측 가장자리에 가깝게 배치된 적어도 2개의 발광셀들 중 2개 이상의 발광셀들 상에는 솔더 범프(들)이 제공된다.A light emitting diode according to another embodiment of the present invention, the substrate; At least four light emitting cells disposed on the substrate, each including a first conductivity type semiconductor layer, an active layer and a second conductivity type semiconductor layer; And at least two solder bumps disposed on the light emitting cells, wherein the at least four light emitting cells are arranged close to one edge of the substrate and close to the other edge of the substrate. Solder bump(s) is provided on at least two light emitting cells of at least two light emitting cells including at least two light emitting cells and disposed close to one edge of the substrate, and disposed close to the other edge of the substrate Solder bump(s) are provided on at least two of the at least two light emitting cells.
솔더 범프들은 발광 다이오드를 안정하게 실장할 수 있도록 대칭 구조로 배치될 수 있다.The solder bumps may be arranged in a symmetrical structure to stably mount the light emitting diode.
한편, 상기 적어도 2개의 솔더 범프들은, 하나의 발광셀에 전기적으로 접속된 제1 솔더 범프; 및 다른 하나의 발광셀에 전기적으로 접속된 제2 솔더 범프를 포함할 수 있다.Meanwhile, the at least two solder bumps include: a first solder bump electrically connected to one light emitting cell; And a second solder bump electrically connected to the other light emitting cell.
나아가, 상기 발광 다이오드는 상기 제1 솔더 범프와 발광셀 사이에 위치하는 제1 범프 패드; 및 상기 제2 솔더 범프와 발광셀 사이에 위치하는 제2 범프 패드를 더 포함할 수 있으며, 상기 제1 및 제2 솔더 범프는 각각 상기 제1 범프 패드 및 제2 범프 패드의 두께의 10배 내지 80배 범위 내의 두께를 가질 수 있다.Further, the light emitting diode may include a first bump pad positioned between the first solder bump and the light emitting cell; And a second bump pad positioned between the second solder bump and the light emitting cell, wherein the first and second solder bumps are 10 times to the thickness of the first bump pad and the second bump pad, respectively. It may have a thickness in the range of 80 times.
이하 도면을 참조하여 본 발명의 실시예들에 대해 구체적으로 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
도 1은 본 발명의 일 실시예에 따른 발광 다이오드(100)를 설명하기 위한 개략적인 평면도이고, 도 2는 도 1의 절취선 A-A를 따라 취해진 단면도이다.1 is a schematic plan view for explaining a
도 1 및 도 2를 참조하면, 상기 발광 다이오드는 기판(21), 제1 도전형 반도체층(23), 활성층(25), 제2 도전형 반도체층(27), 도전성 산화물층(28), 유전층(29), 금속 반사층(31), 하부 절연층(33), 제1 패드 금속층(35a), 제2 패드 금속층(35b)), 상부 절연층(37), 제1 범프 패드(39a), 제2 범프 패드(39b), 제1 솔더 범프(41a) 및 제2 솔더 범프(41b)를 포함할 수 있다.1 and 2, the light emitting diode includes a
상기 기판(21)은 질화갈륨계 반도체층을 성장시킬 수 있는 기판이면 특별히 제한되지 않는다. 기판(21)의 예로는 사파이어 기판, 질화갈륨 기판, SiC 기판 등 다양할 수 있으며, 패터닝된 사파이어 기판일 수 있다. 기판(21)은 평면도(a)에서 보듯이 직사각형 또는 정사각형의 외형을 가질 수 있으나, 반드시 이에 한정되는 것은 아니다. 기판(21)의 크기는 특별히 한정되는 것은 아니며 다양하게 선택될 수 있다.The
제1 도전형 반도체층(23)은 기판(21) 상에 배치된다. 제1 도전형 반도체층(23)은 기판(21) 상에서 성장된 층으로, 질화갈륨계 반도체층일 수 있다. 제1 도전형 반도체층(23)은 불순물, 예컨대 Si이 도핑된 질화갈륨계 반도체층일 수 있다.The first conductivity
본 실시예에 있어서, 제1 도전형 반도체층(23)의 가장자리는 기판(21)의 가장자리로 둘러싸인 영역 내측에 위치한다. 이에 따라, 기판(21)의 상부면 중 일부 영역이 제1 도전형 반도체층(23)의 둘레를 따라 노출될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 도전형 반도체층(23)의 가장자리는 기판(21)의 가장자리와 나란할 수도 있다. In this embodiment, the edge of the first conductivity
제1 도전형 반도체층(23) 상에 메사(M)가 배치될 수 있다. 메사(M)는 제1 도전형 반도체층(23)으로 둘러싸인 영역 내측에 한정되어 위치할 수 있으며, 따라서, 제1 도전형 반도체층(23)의 가장자리 근처 영역들은 메사(M)에 의해 덮이지 않고 외부에 노출될 수 있다.A mesa M may be disposed on the first conductivity
메사(M)는 제2 도전형 반도체층(27)과 활성층(25)을 포함한다. 도시하지는 않았지만, 메사(M)는 제1 도전형 반도체층(23)의 일부 두께를 포함할 수도 있다. 상기 활성층(25)은 제1 도전형 반도체층(23)과 제2 도전형 반도체층(27) 사이에 개재된다. 활성층(25)은 단일 양자우물 구조 또는 다중 양자우물 구조를 가질 수 있다. 활성층(25) 내에서 우물층의 조성 및 두께는 생성되는 광의 파장을 결정한다. 특히, 우물층의 조성을 조절함으로써 자외선, 청색광 또는 녹색광을 생성하는 활성층을 제공할 수 있다.The mesa M includes a second conductivity
한편, 제2 도전형 반도체층(27)은 p형 불순물, 예컨대 Mg이 도핑된 질화갈륨계 반도체층일 수 있다. 제2 도전형 반도체층(27) 내의 p형 불순물 농도는 상기 범위 내에서 두께를 따라 변하는 농도 프로파일을 가질 수 있다. Meanwhile, the second conductivity-
한편, 제1 도전형 반도체층(23) 및 제2 도전형 반도체층(27)은 각각 단일층일 수 있으나, 이에 한정되는 것은 아니며, 다중층일 수도 있으며, 초격자층을 포함할 수도 있다. 제1 도전형 반도체층(23), 활성층(25) 및 제2 도전형 반도체층(27)은 금속유기화학 기상 성장법(MOCVD) 또는 분자선 에피택시(MBE)와 같은 공지의 방법을 이용하여 챔버 내에서 기판(21) 상에 성장되어 형성될 수 있다. Meanwhile, the first conductivity
한편, 상기 메사(M)에, 도 1에 도시된 바와 같이, 제1 도전형 반도체층(23)을 노출하는 비아 홀(27a)을 가질 수 있다. 비아 홀(27a)은 제2 도전형 반도체층(27) 및 활성층(25)으로 둘러싸일 수 있다. 비아 홀(27a)은 도 1에 도시한 바와 같이 발광 다이오드의 중심을 지나는 기다란 형상을 가질 수 있다. 도시한 바와 같이, 비아 홀(27a)은 메사(M)의 중심을 지나며, 일측 가장자리 측에 치우쳐 배치될 수 있다. 비아 홀(27a)의 길이는 특별히 한정되지 않으며, 메사(M) 길이의 1/2 또는 그보다 길 수 있다. Meanwhile, as shown in FIG. 1, a via
한편, 도시한 바와 같이, 비아 홀(27a)의 양측 단부는 상대적으로 폭이 넓으며 라운드 형상을 가질 수 있다. 비아 홀(27a)의 끝 단부들의 형상을 이와 같이 함으로써 유전층(29) 및 하부 절연층(33)을 유사한 형상으로 패터닝할 수 있다. 특히, 하부 절연층(33)이 분포 브래그 반사기를 포함하는 경우, 도 1과 같이 비아 홀(27a)의 끝 단부들에서 폭이 넓어지지 않으면 분포 브래그 반사기의 측벽에 심한 이중 단차가 형성되고, 측벽의 경사각이 커지기 때문에 제1 패드 금속층(35a)에 깨짐이 발생하기 쉽다. 따라서, 비아 홀(27a)의 끝 단부 형상 및 하부 절연층(33)의 제1 개구부(33a2)의 끝 단부 형상을 본 실시예와 같이 함으로써 하부 절연층(33)의 가장자리가 완만한 경사각을 가질 수 있어 발광 다이오드의 수율을 개선할 수 있다.Meanwhile, as shown, both ends of the via
메사(M)가 단일의 비아 홀(27a)을 갖는 것에 대해 도시 및 설명하나, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 복수의 비아 홀들이 메사(M) 내부에 배열될 수도 있다. 비아 홀(27a)의 개수가 증가할수록 발광 다이오드의 전류 분산 성능을 개선할 수 있다. 또한, 비아 홀(27a) 대신 메사(M) 둘레에서 메사(M) 내부로 침투하는 만입부가 형성될 수도 있다. 만입부는 메사(M)의 일측 가장자리로부터 그것에 대향하는 타측 가장자리를 향해 메사(M) 내부로 길게 형성될 수 있다.It is illustrated and described that the mesa M has a single via
한편, 도전성 산화물층(28)은 메사(M) 상부에 배치되어 제2 도전형 반도체층(27)에 콘택한다. 도전성 산화물층(28)은 메사(M) 상부 영역에서 메사(M)의 거의 전 영역에 걸쳐 배치될 수 있다. 예를 들어, 도전성 산화물층(28)은 메사(M) 상부 영역의 80% 이상, 나아가 90% 이상을 덮을 수 있다.On the other hand, the
도전성 산화물층(28)은 활성층(25)에 생성된 광을 투과하는 산화물층으로 형성된다. 도전성 산화물층(28)은 예컨대, ITO(인디움주석산화물) 또는 ZnO 등으로 형성될 수 있다. 도전성 산화물층(28)은 제2 도전형 반도체층(27)에 오믹 콘택하기에 충분한 두께로 형성되며, 예를 들어 3nm 내지 50nm 두께 범위 내에서, 구체적으로는, 6nm 내지 30nm의 두께 범위 내에서 형성될 수 있다. 도전성 산화물층(28)의 두께가 너무 얇으면 충분한 오믹 특성을 제공하지 못해 순방향 전압이 증가한다. 또한, 도전성 산화물층(28)의 두께가 너무 두꺼우면 광 흡수에 의한 손실이 발생해 발광 효율을 떨어뜨린다.The
한편, 유전층(29)은 도전성 산화물층(28)을 덮는다. 나아가, 유전층(29)은 제2 도전형 반도체층(27) 및 활성층(25)의 측면을 덮을 수 있다. 유전층(29)의 가장자리는 하부 절연층(33)으로 덮일 수 있다. 따라서, 유전층(29)의 가장자리는 하부 절연층(33)의 가장자리에 비해 기판(21)의 가장자리로부터 더 멀리 위치한다. 이에 따라, 후술하듯이, 하부 절연층(33)의 일부는 메사(M) 주위에서 제1 도전형 반도체층(23)에 접할 수 있다. 더욱이, 유전층(29)은 제2 도전형 반도체층(27)의 상부 영역 내에 한정될 수 있으며, 하부 절연층(33)이 제2 도전형 반도체층(27) 및 활성층(25)의 측면에 접할 수도 있다.Meanwhile, the
유전층(29)은 도전성 산화물층(28)을 노출시키는 개구부들(29a)을 가진다. 복수의 개구부들(29a)이 도전성 산화물층(28) 상부에 배치될 수 있다. 개구부들(29a)은 금속 반사층(31)이 도전성 산화물층(28)에 접속할 수 있도록 접속 통로로 사용된다. 유전층(29)은 또한, 메사(M) 주위에서 제1 도전형 반도체층(23)을 노출시키며 비아 홀(27a) 내에서 제1 도전형 반도체층(23)을 노출시키는 개구부(29b)를 가질 수 있다.The
유전층(29)은 제2 도전형 반도체층(27) 및 도전성 산화물층(28)보다 낮은 굴절률을 가지는 절연 물질로 형성된다. 유전층(29)은 예컨대 SiO2로 형성될 수 있다.The
유전층(29)의 두께는 200nm 내지 1000nm 범위 내의 두께를 가질 수 있으며, 구체적으로 300nm 내지 800nm 범위 내의 두께를 가질 수 있다. 유전층(29)의 두께가 200nm 미만일 경우, 순방향 전압이 높고 광 출력이 낮아 좋지 않다. 한편, 유전층(29) 두께가 400nm를 초과하면 광 출력이 포화되며, 순방향 전압이 다시 증가하는 경향을 보인다. 따라서, 유전층(29)의 두께는 1000nm를 초과하지 않는 것이 유리하고, 특히 800nm 이하일 수 있다.The thickness of the
한편, 금속 반사층(31)은 유전층(29) 상에 배치되어 개구부들(29a)을 통해 오믹 콘택층(28)에 접속한다. 금속 반사층(31)은 반사성 금속을 포함하며, 예컨대 Ag 또는 Ni/Ag를 포함할 수 있다. 나아가, 금속 반사층(32)은 반사 금속 물질층을 보호하기 위한 장벽층, 예컨대 Ni을 포함할 수 있으며, 또한, 금속층의 산화 방지를 위해 Au층을 포함할 수 있다. 나아가, Au층의 접착력을 향상시키기 위해, Au층 하부에 Ti층을 포함할 수도 있다. 금속 반사층(31)은 유전층(29)의 상면에 접하며, 따라서, 상기 유전층(29)의 두께는 도전성 산화물층(28)과 금속 반사층(31) 사이의 이격거리와 같다.Meanwhile, the metal
도전성 산화물층(28)으로 오믹 콘택을 형성하고, 유전층(29) 상에 금속 반사층(31)을 배치함으로써 솔더 등에 의해 오믹 저항이 높아지는 것을 방지할 수 있다. 나아가, 도전성 산화물층(28), 유전층(29) 및 금속 반사층(31)을 제2 도전형 반도체층(27) 상에 배치함으로써 광의 반사율을 향상시킬 수 있어 발광 효율을 개선할 수 있다.By forming an ohmic contact with the
하부 절연층(33)은 메사(M) 및 금속 반사층(31)을 덮는다. 하부 절연층(33)은 또한 메사(M) 둘레를 따라 제1 도전형 반도체층(23)을 덮을 수 있으며, 메사(M) 내부의 비아 홀(27a) 내에서 제1 도전형 반도체층(23)을 덮을 수 있다. 하부 절연층(33)은 특히 메사(M)의 측면을 덮는다. 하부 절연층(33)은 또한 유전층(29)을 덮을 수 있다.The lower insulating
한편, 하부 절연층(33)은 제1 도전형 반도체층을 노출시키는 제1 개구부(33a1, 33a2) 및 금속 반사층(31)을 노출시키는 제2 개구부(33b)를 가진다. 제1 개구부(33a1)는 메사(M) 둘레를 따라 제1 도전형 반도체층(23)을 노출시키며, 제1 개구부(33a2)는 상기 비아 홀(27a) 내에서 제1 도전형 반도체층(23)을 노출시킨다. Meanwhile, the lower insulating
도 1에 도시한 바와 같이, 복수의 제1 개구부들(33a1)이 메사(M) 둘레를 따라 배열될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 메사(M) 둘레를 따라 단일의 제1 개구부(33a1)가 형성될 수도 있다. As shown in FIG. 1, a plurality of first openings 33a1 may be arranged along the circumference of the mesa M, but the present invention is not limited thereto. For example, a single first opening 33a1 may be formed along the periphery of the mesa M.
본 실시예에서, 하부 절연층(33)의 제1 개구부들(33a1)이 메사(M) 둘레를 따라 배치된 것으로 도시 및 설명하지만, 하부 절연층(33)은 제1 도전형 반도체층(23)의 가장자리를 포함하여 그 주변 영역을 모두 노출하도록 형성될 수도 있다. 즉, 본 실시예에서, 하부 절연층(33)의 가장자리가 기판(21)의 가장자리와 나란한 것으로 도시되지만, 하부 절연층(33)의 가장자리가 제1 도전형 반도체층(23) 상에 위치할 수도 있다.In the present embodiment, the first openings 33a1 of the lower insulating
제2 개구부(33b)는 금속 반사층(31)을 노출시킨다. 복수의 제2 개구부들(33b)이 형성될 수 있으며, 이들 제2 개구부들(33b)은 메사(M)의 중앙 영역 근처에 배치될 수 있다.The
한편, 하부 절연층(33)은 SiO2 또는 Si3N4의 단일층으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 다중층으로 형성될 수도 있다. 나아가, 하부 절연층(33)은 분포 브래그 반사기를 포함할 수 있다. 분포 브래그 반사기는 굴절률이 서로 다른 절연층들을 적층하여 형성될 수 있다. 예를 들어, 분포 브래그 반사기는 실리콘산화막과 타이타늄산화막을 교대로 반복 적층하여 형성될 수 있다. 하부 절연층(33)은 또한 캐핑층을 포함할 수 있다. 캐핑층은 분포 브래그 반사기의 상면을 덮어 분포 브래그 반사기를 보호하는 보호층으로 기능할 수 있다. 또한, 캐핑층은 분포 브래그 반사기 상에 배치되는 패드 금속층들(35a, 35b)의 접착력을 향상시킨다. 상기 캐핑층은 SiO2로 형성될 수 있으나, 이에 한정되는 것은 아니며, SiO2-TiO2 혼합층 또는 MgF2층으로 형성될 수도 있다. SiO2-TiO2 혼합층 또는 MgF2층은 방수 특성을 가지므로, 고온 고습 환경에서 발광 다이오드의 신뢰성을 향상시킨다.Meanwhile, the lower insulating
한편, 제1 패드 금속층(35a)은 상기 하부 절연층(33) 상에 배치되며, 하부 절연층(33)에 의해 메사(M) 및 금속 반사층(31)으로부터 절연된다. 제1 패드 금속층(35a)은 하부 절연층(33)의 제1 개구부들(33a1, 33a2)을 통해 제1 도전형 반도체층(23)에 접촉한다. 제1 패드 금속층(35a)은 메사(M) 둘레를 따라 제1 개구부들(33a1)을 통해 제1 도전형 반도체층(23)에 접촉할 수 있으며, 또한, 제2 개구부(33a2)를 통해 비아 홀(27a) 내에서 제1 도전형 반도체층(23)에 접촉할 수 있다.Meanwhile, the first
한편, 제2 패드 금속층(35b)은 하부 절연층(33) 상에서 메사(M) 상부 영역에 배치되며, 하부 절연층(33)의 제2 개구부(33b)를 통해 금속 반사층(31)에 전기적으로 접속된다. 제2 패드 금속층(35b)은 제1 패드 금속층(35a)으로 둘러싸일 수 있으며, 이들 사이에 경계 영역이 형성될 수 있다. 도 1에 도시한 바와 같이, 경계 영역은 고리 형상으로 형성될 수 있다. 경계 영역에 하부 절연층(33)이 노출되며, 이 경계 영역은 후술하는 상부 절연층(37)으로 덮인다.Meanwhile, the second
제1 패드 금속층(35a)과 제2 패드 금속층(35b)은 동일 공정에서 동일 재료로 함께 형성될 수 있다. 제1 및 제2 패드 금속층(35a, 35b)은 Al층과 같은 오믹 반사층을 포함할 수 있으며, 오믹 반사층은 Ti, Cr 또는 Ni 등의 접착층 상에 형성될 수 있다. 또한, 상기 오믹 반사층 상에 Ni, Cr, Au 등의 단층 또는 복합층 구조의 보호층이 형성될 수 있다. 제1 및 제2 패드 금속층(35a, 35b)은 예컨대, Cr/Al/Ni/Ti/Ni/Ti/Au/Ti의 다층 구조를 가질 수 있다. The first
상부 절연층(37)은 제1 및 제2 패드 금속층(35a, 35b)을 덮는다. 또한, 상부 절연층(37)은 메사(M) 둘레를 따라 제1 도전형 반도체층(23)을 덮을 수 있다. 본 실시예에서, 상부 절연층(37)은 기판(21)의 가장자리와 나란한다. 그러나 본 발명이 이에 한정되는 것은 아니며, 상부 절연층(37)이 기판(21)의 가장자리 영역을 노출하도록 상부 절연층(37)의 가장자리가 기판(21)의 가장자리로 둘러싸인 영역의 내측에 위치할 수도 있다.The upper insulating
한편, 상부 절연층(37)은 제1 패드 금속층(35a)을 노출시키는 제1 개구부(37a) 및 제2 패드 금속층(35b)을 노출시키는 제2 개구부(37b)를 가진다. 제1 개구부(37a) 및 제2 개구부(37b)는 메사(M) 상부 영역에 배치될 수 있으며, 서로 대향하도록 배치될 수 있다. 특히, 제1 개구부(37a) 및 제2 개구부(37b)는 메사(M)의 양측 가장자리에 근접하여 배치될 수 있다. 또한, 도시한 바와 같이, 상부 절연층(37)의 제2 개구부(37a 37b)는 하부 절연층(33)의 제2 개구부(33b)로부터 횡방향으로 이격될 수 있다. 하부 절연층(33)의 제2 개구부(33b)와 상부 절연층(37)의 제2 개구부(37b)를 횡방향으로 이격시킴으로써 솔더에 의해 금속 반사층(31) 및 도전성 산화물층(28)이 손상되는 것을 방지할 수 있다.Meanwhile, the upper insulating
상부 절연층(37)은 SiO2 또는 Si3N4의 단일층으로 형성될 수 있으나 이에 한정되는 것은 아니며, SiO2-TiO2 혼합층 또는 MgF2층을 포함할 수도 있다. SiO2-TiO2 혼합층이나 MgF2층은 방수 특성이 우수하여 발광 다이오드의 고온 고습 환경에서의 신뢰성을 향상시킬 수 있다. 또한, 상부 절연층(37)은 실리콘질화막과 실리콘산화막을 포함하는 다층 구조를 가질 수도 있으며, 실리콘산화막과 타이타늄산화막을 교대로 적층한 분포브래그 반사기를 포함할 수도 있다.The upper insulating
한편, 제1 범프 패드(39a)는 상부 절연층(37)의 제1 개구부(37a)를 통해 노출된 제1 패드 금속층(35a)에 전기적으로 접촉하고, 제2 범프 패드(39b)는 제2 개구부(37b)를 통해 노출된 제2 패드 금속층(35b)에 전기적으로 접촉한다. 도 1에 도시한 바와 같이, 제1 범프 패드(39a) 및 제2 범프 패드(39b)가 각각 상부 절연층(37)의 제1 개구부(37a) 및 제2 개구부(37b)를 모두 덮어 밀봉할 수 있다. 그러나 본 발명은 이에 한정되는 것은 아니며, 제1 범프 패드(39a)는 상부 절연층(37)의 제1 개구부(37a) 내에 배치되고, 제2 범프 패드(39b)는 상부 절연층(37)의 제2 개구부(37b) 내에 배치될 수 있다. Meanwhile, the
또한, 도 1에 도시한 바와 같이, 제2 범프 패드(39b)는 제2 패드 금속층(35a)의 상부 영역 내에 한정되어 위치할 수 있다. 그러나 본 발명은 이에 한정되는 것은 아니며, 제2 범프 패드(39b)의 일부가 제1 패드 금속층(35a)과 중첩할 수도 있다. 다만, 상부 절연층(37)이 제1 패드 금속층(35a)과 제2 범프 패드(39b) 사이에 배치되어 이들을 절연시킬 수 있다.In addition, as shown in FIG. 1, the
제1 및 제2 범프 패드들(39a, 39b)은 금속층으로 형성될 수 있으며, 복수의 층들을 포함할 수 있다. 특히, 제1 및 제2 범프 패드들(39a, 39b)은 Au 또는 Pt를 포함할 수 있다.The first and
제1 솔더 범프(41a)는 제1 범프 패드(39a) 상에 배치되고, 제2 솔더 범프(41b)는 제2 범프 패드(39b) 상에 배치된다. 제1 및 제2 솔더 범프들(41a, 41b)은 예를 들어, AgCuSn을 포함할 수 있다.The
제1 및 제2 솔더 범프(41a, 41b)는 각각 솔더 파우더와 플럭스를 포함하는 솔더 페이스트를 제1 및 제2 범프 패드들(39a, 39b)들 상에 배치한 후 리플로우 공정을 이용하여 플럭스를 제거함으로써 형성될 수 있다. 이에 따라, 제1 및 제2 솔더 범프(41a, 41b)는 각각 제1 범프 패드(39a, 39b)의 면적과 동일한 바닥 면적을 가질 수 있다.The first and second solder bumps 41a and 41b are formed by disposing a solder paste including solder powder and flux on the first and
한편, 제1 및 제2 솔더 범프(41a, 41b)는 제1 및 제2 범프 패드들(39a, 39b)에 비해 상대적으로 두껍다. 예를 들어, 제1 또는 제2 솔더 범프(41a 또는 41b)의 두께(T2)는 제1 또는 제2 범프 패드(39a 또는 39b)의 두께(T1)의 10배 내지 80배일 수 있다. 구체적으로, 상기 제1 및 제2 범프 패드들(39a, 39b)은 대략 1um 정도의 두께를 가지는데 반해, 제1 및 제2 솔더 범프(41a, 41b)는 10um 내지 100um의 두께를 가질 수 있다.Meanwhile, the first and second solder bumps 41a and 41b are relatively thicker than the first and
또한, 제1 및 제2 솔더 범프(41a, 41b)는 경사진 측면을 가질 수 있으며, 대체로 사다리꼴 형상의 단면 형상을 가질 수 있다. 도 3에 도시한 바와 같이, 제1 및 제2 솔더 범프(41a, 41b)의 바닥면에 대한 측면의 경사각(θ)은 약 65도 내지 75도 범위 내일 수 있다. 경사각(θ)이 위 범위 내일 때, 솔더 범프들(41a, 41b)을 쉽게 형성할 수 있으며, 나아가, 발광 다이오드(100)를 쉽게 전사(transfer)시킬 수 있다.In addition, the first and second solder bumps 41a and 41b may have inclined side surfaces and may have a generally trapezoidal cross-sectional shape. As shown in FIG. 3, the inclination angle θ of the side surfaces of the first and second solder bumps 41a and 41b with respect to the bottom surface may be in a range of about 65° to 75°. When the inclination angle θ is within the above range, the solder bumps 41a and 41b can be easily formed, and further, the
한편, 도 4에 도시한 바와 같이, 제1 솔더 범프(41a)와 제2 솔더 범프(41b) 사이의 간격(s1), 제1 및 제2 솔더 범프들(41a, 41b)와 기판(21)의 가장자리 사이의 간격들(s2, S3)이 제어될 필요가 있다. 예를 들어, 간격(s1)은 제1 및 제2 솔더 범프들(41a, 41b)의 두께의 2배 이상이다. 간격(s1)의 상한은 특별히 한정되는 것은 아니지만, 충분한 솔더 범프들(41a, 41b)의 면적을 확보하기 위해 10배를 넘지 않을 수 있다.Meanwhile, as shown in FIG. 4, a gap s1 between the
한편, 간격들(s2, s3)은 간격(s1)의 1/2 이상일 수 있다. 나아가, 간격들(s2, s3)은 제1 및 제2 솔더 범프들(41a, 41b)의 두께(T2)와 같거나 그보다 클 수 있다. 간격들(s1, s2, s3)을 제어함으로써 제1 및 제2 솔더 범프들(41a, 41b)를 스크린 프린팅 기술을 이용하여 쉽게 형성할 수 있으며, 솔더 범프들 사이의 전기적 단락을 방지할 수 있다.Meanwhile, the intervals s2 and s3 may be 1/2 or more of the interval s1. Furthermore, the gaps s2 and s3 may be equal to or greater than the thickness T2 of the first and second solder bumps 41a and 41b. By controlling the gaps s1, s2, and s3, the first and second solder bumps 41a and 41b can be easily formed using a screen printing technology, and an electrical short between the solder bumps can be prevented. .
본 발명의 실시예에 따르면, 종래의 오믹 반사층 대신에 도전성 산화물층(28), 유전층(29) 및 금속 반사층(31)의 반사 구조가 사용된다. 이에 따라, 솔더 등의 본딩재가 콘택 영역으로 침투하는 것을 차단할 수 있으며, 안정한 오믹 콘택 저항을 확보하여 발광 다이오드의 신뢰성을 향상시킬 수 있다. 더욱이, 유전층(29)의 두께를 300nm 이상으로 함으로써 높은 광 출력 및 낮은 순방향 전압을 달성할 수 있다.According to an embodiment of the present invention, the reflective structures of the
나아가, 제1 및 제2 범프 패드들(39a, 39b) 상에 제1 및 제2 솔더 범프들(41a, 41b)을 형성함으로써, 발광 다이오드의 실장 공정에서 사용되는 솔더 페이스트의 양을 줄일 수 있어, 발광 다이오드 실장 공정을 단순화할 수 있다.Furthermore, by forming the first and second solder bumps 41a and 41b on the first and
또한, 제1 및 제2 범프 패드들(39a, 39b)에 비해 10배 이상의 두께를 갖는 솔더 범프들(41a, 41b)을 배치함으로써 발광 다이오드의 핸들링을 쉽게 할 수 있다.In addition, by disposing the solder bumps 41a and 41b having a thickness of 10 or more times that of the first and
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 발광 소자 제조 공정을 설명하기 위한 개략적인 단면도들이다. 여기서는 스크린 프린팅 기술을 이용하여 솔더 범프들(41a, 41b)을 형성하고, 이를 이용하여 실장면 상에 실장하는 공정이 설명된다.5A to 5F are schematic cross-sectional views for explaining a manufacturing process of a light emitting device according to an exemplary embodiment of the present invention. Here, a process of forming the solder bumps 41a and 41b using a screen printing technology and mounting the solder bumps 41a and 41b on the mounting surface will be described.
우선, 도 5a를 참조하면, 범프 패드들(39a, 39b)이 형성된 기판(21)이 준비된다. 도시하지는 않았지만, 기판(21) 상에는 도 1 및 도 2를 참조하여 설명한 바와 같은 제1 도전형 반도체층(23), 활성층(25), 제2 도전형 반도체층(27), 도전성 산화물층(28), 유전층(29), 금속 반사층(31), 하부 절연층(33), 제1 패드 금속층(35a), 제2 패드 금속층(35b)) 및 상부 절연층(37)이 형성될 수 있다. 제1 및 제2 범프 패드들(39a, 39b)은 상부 절연층(37) 상에 배치될 수 있다.First, referring to FIG. 5A, a
기판(21) 상에는 복수의 발광 다이오드 영역들이 배치되며, 각 영역에 제1 및 제2 범프 패드들(39a, 39b)이 형성될 수 있다.A plurality of light emitting diode regions are disposed on the
도 5b를 참조하면, 기판(21) 상에 마스크(110)가 배치된다. 마스크(110)는 범프 패드들(39a, 39b)을 노출시키는 개구부들을 가지며, 개구부들이 범프 패드들(39a, 39b)에 정렬되도록 마스크(110)가 배치된다. 개구부들의 높이는 약 20um 이상일 수 있으며, 약 300um 이하일 수 있다.5B, the
이어서, 솔더 페이스트(40)가 마스크(110)의 개구부들을 채운다. 솔더 페이스트(40)는 예를 들어 스퀴즈 프린팅 기술을 이용하여 도포될 수 있다. 이에 따라, 대략 개구부의 높이에 상응하는 두께의 솔더 페이스트(40)가 범프 패드들 상에 배치된다.Subsequently, the
도 5c를 참조하면, 마스크(110)가 제거되고, 리플로우 공정을 통해 솔더 페이스가 리플로우된다. 이에 따라, 솔더 페이스트가 응집되어 측면이 경사지고 상면이 볼록한 형상의 솔더 범프(40a)가 형성된다. 리플로우 공정에서 솔더 페이스트 내의 플럭스가 대부분 제거될 수 있다.Referring to FIG. 5C, the
마스크(110)를 제거하기 위해 솔더 페이스트(40) 사이의 간격은 솔더 페이스트(40)의 두께 이상일 필요가 있다. 솔더 페이스트(40)의 사이의 간격이 너무 좁으면, 솔더 페이스트들(40)이 서로 연결될 수 있어, 마스크(110)를 제거하기 어렵다.In order to remove the
한편, 리플로우 공정에서 제1 및 제2 범프 패드들(39a, 39b)과 솔더들이 서로 확산하여 혼합될 수도 있다. 이에 따라, 제1 및 제2 범프 패드들(39a, 39b)과 솔더 범프(40a) 사이의 경계가 명확하지 않을 수도 있다. 다만, 제1 및 제2 범프 패드들(39a, 39b)이 다층의 금속층으로 형성된 경우, 일부가 솔더와 혼합되고 일부는 잔류할 수 있다.Meanwhile, in the reflow process, the first and
도 5d를 참조하면, 솔더 범프들(40a)의 두께 일부를 제거하여 제1 및 제2 솔더 범프들(41a, 41b)가 형성된다. 솔더 범프들(40a)은 예를 들어 플라잉 컷 기술과 같은 절삭 공정을 이용하여 절삭될 수 있다.Referring to FIG. 5D, first and second solder bumps 41a and 41b are formed by removing some of the thickness of the solder bumps 40a. The solder bumps 40a may be cut using a cutting process such as a flying cut technique, for example.
특히, 솔더 범프들(40a)은 50% 이상 절삭될 수 있다. 이에 따라, 제1 및 제2 솔더 범프들(41a, 41b)은 마스크(110)의 개구부의 높이의 1/2 이하의 두께로 형성될 수 있다. 솔더 범프들(40a)의 절삭을 50% 미만으로 할 경우, 발광 다이오드들을 전사할 때, 솔더 범프들(41a, 41b)의 접착력이 좋지 않아 공정 불량이 발생하기 쉽다.In particular, the solder bumps 40a may be cut by 50% or more. Accordingly, the first and second solder bumps 41a and 41b may be formed to have a thickness less than 1/2 of the height of the opening of the
도 5e를 참조하면, 기판(21)을 분할하여 개별 발광 다이오드들(100)이 완성된다. 기판(21)을 분할하기 전에 기판(21)의 바닥면을 그라인딩하여 두께를 감소시키는 공정이 추가될 수 있다. 기판(21)의 두께를 감소시키는 공정은 솔더 페이스트를 프린팅하기 전에 수행될 수도 있다.Referring to FIG. 5E, individual
한편, 도면에 2개의 발광 다이오드들(100)이 형성되는 것을 도시하지만, 하나의 기판(21)에서 수백개 또는 수천개의 발광 다이오드들(100)이 형성될 수 있다.Meanwhile, although the drawing shows that two light emitting
도 5f를 참조하면, 발광 다이오드(100)가 접속 패드들(51a, 51b)을 갖는 서브 마운트 기판(51) 상에 본딩된다. 발광 다이오드(100)의 솔더 범프들(41a, 41b)이 접속 패드들(51a, 51b) 상에 정렬되고, 리플로우 공정을 이용한 본딩 기술에 의해 발광 다이오드(100)가 서브 마운트 기판(51)에 본딩될 수 있다.'Referring to FIG. 5F, the
이 경우, 접속 패드들(51a, 51b) 상에 솔더 페이스트가 미리 도포될 수 있다. 다만, 발광 다이오드(100)에 솔더 범프들(41a, 41b)이 배치됨에 따라, 접속 패드들(51a, 51b) 상에 도포되는 솔더 페이스트의 양은 종래 기술에 비해 대폭 감소될 수 있다.In this case, solder paste may be previously applied on the
이에 따라, 접속 패드들(51a, 51b)과 제1 및 제2 범프 패드들(41a, 41b)이 솔더(141a, 141b)에 의해 서로 본딩된 발광 소자가 제공된다.Accordingly, a light emitting device in which the
여기서, 발광 다이오드(100)가 서브 마운트 기판(51)에 실장되는 것을 설명하지만, 서브 마운트 기판(51) 대신 인쇄 회로 보드가 사용될 수도 있으며, 또는 리드들을 갖는 패키지가 사용될 수도 있다.Here, it is described that the
이에 따라, 발광 다이오드(100)가 실장된 발광 다이오드 패키지, 또는 발광 모듈 등 다양한 종류의 발광 소자가 제공될 수 있다. Accordingly, various types of light emitting devices such as a light emitting diode package or a light emitting module in which the
도 6은 본 발명의 또 다른 실시예에 따른 발광 다이오드(200)를 설명하기 위한 개략적인 평면도이고, 도 7은 도 6의 발광 다이오드를 설명하기 위한 개략적인 회로도이며, 도 8은 도 6의 절취선 B-B를 따라 취해진 개략적인 단면도이고, 도 9는 도 6의 절취선 C-C를 따라 취해진 개략적인 단면도이다.6 is a schematic plan view for explaining the
도 6 내지 도 9를 참조하면, 본 실시예에 따른 발광 다이오드는 앞서 도 1을 참조하여 설명한 실시예와 대체로 유사하나, 기판(21) 상에 복수의 발광셀들(C1, C2, C3, C4)이 배열된 것에 차이가 있다. 이들 발광셀들(C1, C2, C3, C4)은 도 7에 도시한 바와 같이 제1 범프 패드(39a)와 제2 범프 패드(39b) 사이에서 직렬 연결될 수 있다.6 to 9, the light emitting diode according to the present embodiment is substantially similar to the embodiment described above with reference to FIG. 1, but a plurality of light emitting cells C1, C2, C3, and C4 are formed on the
제1 내지 제4 발광셀들(C1, C2, C3, C4)은 기판(21) 상에 배치된다. 제1 내지 제4 발광셀들(C1, C2, C3, C4)은 기판(21)을 노출시키는 분리 영역에 의해 서로 이격된다. 발광셀들 사이의 영역에서 기판(21)의 상면이 노출될 수 있다.The first to fourth light emitting cells C1, C2, C3, and C4 are disposed on the
본 실시예에서, 제1 및 제2 발광셀들(C1, C2)이 아래에 배치되고, 제3 및 제4 발광셀들(C3, C4)이 위쪽에 배치된 것으로 도시하지만, 제1 내지 제4 발광셀들(C1, C2, C3, C4)는 다양한 방식으로 배열될 수 있다. 또한, 본 실시예에서, 4개의 발광셀들이 기판(21) 상에 배열된 것에 대해 도시 및 설명하지만, 발광셀들의 개수는 특별히 한정되지 않는다. 예를 들어, 기판(21) 상에 2개의 발광셀들이 배치될 수도 있고, 7개의 발광셀들이 배치될 수도 있다.In this embodiment, although the first and second light emitting cells C1 and C2 are disposed below, and the third and fourth light emitting cells C3 and C4 are disposed upward, the first to second 4 The light emitting cells C1, C2, C3, and C4 may be arranged in various ways. Further, in the present embodiment, although four light emitting cells are illustrated and described for being arranged on the
각 발광셀은 제1 도전형 반도체층(23) 및 메사(M)를 포함한다. 제1 도전형 반도체층(23) 및 메사(M)는 앞서 도 1 및 도 2를 참조하여 설명한 바와 같으므로 중복을 피하기 위해 동일한 사항에 대한 상세한 설명은 생략한다.Each light emitting cell includes a first conductivity
메사(M)는 제1 도전형 반도체층(23)으로 둘러싸인 영역 내측에 한정되어 위치할 수 있으며, 따라서, 제1 도전형 반도체층(23)의 외측면들에 인접한 가장자리 근처 영역들은 메사(M)에 의해 덮이지 않고 외부에 노출된다. The mesa M may be located inside the region surrounded by the first conductivity-
본 실시예에서, 각 메사(M)는 비아 홀들(27a)을 포함할 수 있으며, 각 비아 홀(27a) 내에서 제1 도전형 반도체층(23)이 노출된다.In this embodiment, each mesa M may include via
한편, 각 메사(M) 상에 도전성 산화물층(28)이 배치되고, 유전층들(29)은 각각 발광셀(C1, C2, C3, C4) 상의 도전성 산화물층(28) 및 메사(M)를 덮는다. 도전성 산화물층(28)은 제2 도전형 반도체층(27)에 오믹 콘택한다. 도전성 산화물층(28)은 메사(M) 상부 영역에서 메사(M)의 거의 전 영역에 걸쳐 배치될 수 있다. 다만, 도전성 산화물층(28)은 메사(M)의 가장자리로부터 이격될 수 있다.On the other hand, a
유전층(29)은 메사(M) 상부 영역 및 측면을 덮으며, 메사(M) 주위에 노출된 제1 도전형 반도체층을 덮을 수 있다. 유전층(29)은 또한 도전성 산화물층(28)을 노출시키는 개구부들(29a)을 가진다. 유전층(29)은 제1 도전형 반도체층(23)의 상부 영역 내에 위치하며, 따라서, 서로 다른 발광셀들 상의 유전층들(29)은 서로 이격될 수 있다. 그러나 본 발명이 반드시 이에 한정되는 것은 아니며, 인접한 발광셀들 상의 유전층들이 서로 연결될 수도 있다.The
금속 반사층(31)은 유전층(29) 상에 배치되며, 유전층(29)의 개구부들(29a)을 통해 도전성 산화물층(28)에 접속한다. 금속 반사층(31)은 각 발광셀(C1, C2, C3, C4)의 메사(M) 상부 영역 내에 배치된다.The metal
하부 절연층(33)은 메사들(M)을 덮으며 금속 반사층(31) 및 유전층(29)을 덮는다. 하부 절연층(33)은 또한, 유전층(29) 외부에 노출된 제1 도전형 반도체층(23) 및 기판(21)을 덮는다. 기판(21)이 패터닝된 사파이어 기판인 경우, 하부 절연층(33)은 기판(21) 상의 돌출부들의 형상을 따라 형성될 수 있다.The lower insulating
하부 절연층(33)의 가장자리는 도시한 바와 같이, 각 발광셀의 제1 도전형 반도체층(23) 상에 위치할 수 있으나, 이에 한정되는 것은 아이며, 제1 도전형 반도체층(23)의 측면을 덮고 기판(21) 상에 위치할 수도 있다.The edge of the lower insulating
하부 절연층(33)은 각 메사(M)의 비아 홀들(27a) 내에서 제1 도전형 반도체층(23)을 노출시키는 제1 개구부들(33a)을 가지며, 또한, 제1 발광셀(C1) 상에서 금속 반사층(31)을 노출시키는 제2 개구부(33b1) 및 제2 내지 제3 발광셀들(C2, C3, C4) 상에서 금속 반사층(31)을 노출시키는 제2 개구부들(33b2)을 가진다.The lower insulating
본 실시예에서, 하부 절연층(33)은 메사(M) 주위의 제1 도전형 반도체층(23)을 노출시키는 개구부를 포함하지 않는다. 그러나 본 발명이 이에 한정되는 것은 아니며, 하부 절연층(33)이 메사 주위의 제1 도전형 반동체층(23)을 노출시키는 개구부를 포함할 수도 있다.In this embodiment, the lower insulating
제2 개구부(33b1)는 제1 발광셀(C1) 상에 배치되며, 제2 개구부들(33b2)은 발광셀들의 분리 영역 근처에서 각 발광셀들의 금속 반사층(31)을 노출시킨다. 제2 개구부들(33b2)은 대체로 분리 영역을 따라 기다란 형상을 가질 수 있으나, 이에 한정되는 것은 아니며, 다양한 형상을 가질 수 있다.The second opening 33b1 is disposed on the first light emitting cell C1, and the second openings 33b2 expose the metal
한편, 제2 개구부(33b1)는 제1 발광셀(C1) 상에 위치하며, 제2 범프 패드(39b) 하부 영역 내에 위치할 수 있다. 그러나 다른 실시예에서, 제2 개구부(33b1)는 제1 발광셀(C1) 상에서 제2 범프 패드(39b)로부터 수평 방향으로 이격되어 배치될 수도 있다.Meanwhile, the second opening 33b1 is positioned on the first light emitting cell C1 and may be located in the lower region of the
하부 절연층(33)은 도 1 및 도 2를 참조하여 설명한 바와 같이, 단일층 또는 다중층으로 형성될 수 있으며, 또는 분포 브래그 반사기를 포함할 수 있다. 또한, 하부 절연층(33)은 상기 분포 브래그 반사기를 덮는 캐핑층을 더 포함할 수 있다.As described with reference to FIGS. 1 and 2, the lower insulating
한편, 제1 패드 금속층(35a), 제2 패드 금속층(35b) 및 연결 금속층(35c)이 하부 절연층(33) 상에 배치된다. Meanwhile, the first
제1 패드 금속층(35a)은 제4 발광셀(C4) 상에 배치되며, 메사(M)의 비아 홀들(27a) 내에 노출된 제1 도전형 반도체층(23)에 오믹 콘택한다. 본 실시예에서는, 비아 홀들(27a) 내에서 제1 패드 금속층(35a)이 제1 도전형 반도체층(23)에 접촉하는 것을 도시하지만, 메사(M) 주위에서 제1 도전형 반도체층(23)에 접촉할 수도 있다. 다만, 제1 패드 금속층(35a)을 메사(M)의 상부 영역 내에 배치함으로써 기판(21)의 가장자리로부터 멀리 이격시킬 수 있으며, 이에 따라, 제1 패드 금속층(35a)이 기판(21)의 측면측으로부터 진입하는 수분에 의해 손상되는 것을 방지할 수 있다.The first
제2 패드 금속층(35b)은 제1 발광셀(C1) 상에 배치되며, 제2 개구부(33b1)를 통해 금속 반사층(31)에 전기적으로 접속할 수 있다. 이에 따라, 제2 패드 금속층(35b)은 제1 발광셀(C1)의 제2 도전형 반도체층(27)에 전기적으로 접속한다.The second
제2 패드 금속층(35b)은 메사(M) 상에 위치하며, 제1 도전형 반도체층(23)으로부터 절연된다. 나아가, 제2 패드 금속층(35b)은 제1 발광셀(C1) 상의 메사(M)의 측면들로부터 이격될 수 있다. 이에 따라, 제2 패드 금속층(35b)이 기판(21)의 측면측으로부터 진입하는 수분에 의해 손상되는 것을 방지할 수 있다.The second
한편, 연결 금속층들(35c)은 이웃하는 발광셀들을 서로 직렬 연결한다. 연결 금속층들(35c)은 하부 절연층(33)의 제1 개구부(33a) 및 제2 개구부(33b2)를 통해 이웃하는 발광셀들의 제1 도전형 반도체층(23) 및 제2 도전형 반도체층(27)에 전기적으로 접속할 수 있다. 예를 들어, 하나의 연결 금속층(35c)은 제1 발광셀(C1) 내의 제1 도전형 반도체층(23)에 전기적으로 접속함과 아울러, 제2 발광셀(C2) 상의 금속 반사층(31)에 전기적으로 접속할 수 있다. 이에 따라, 제1 발광셀(C1)과 제2 발광셀(C2)이 연결 금속층(33c)을 통해 서로 직렬 연결된다. 이와 같이, 제2 발광셀(C2)과 제3 발광셀(C3)이 연결 금속층(35c)을 통해 직렬 연결될 수 있으며, 제3 발광셀(C3)과 제4 발광셀(C4) 연결 금속층(35c)을 통해 직렬 연결될 수 있다.Meanwhile, the
연결 금속층들(35c)은 제1 패드 금속층(35a) 및 제2 패드 금속층(35b)으로부터 이격된다. 나아가, 연결 금속층들(35c)은 메사(M)보다 좁은 폭을 갖도록 형성될 수 있으며, 따라서, 기판(21)의 가장자리로부터 메사(M)보다 멀리 이격될 수 있다.The connecting
제1, 제2 패드 금속층(35a, 35b) 및 연결 금속층들(35c)은 동일 공정에 의해 동일 재료로 함께 형성될 수 있다. 예를 들어, 제1, 제2 패드 금속층(35a, 35b) 및 연결 금속층들(35c)은 Al층과 같은 오믹 반사층을 포함할 수 있으며, 오믹 반사층은 Ti, Cr 또는 Ni 등의 접착층 상에 형성될 수 있다. 또한, 상기 오믹 반사층 상에 Ni, Cr, Au 등의 단층 또는 복합층 구조의 보호층이 형성될 수 있다. 제1, 제2 패드 금속층(35a, 35b) 및 연결 금속층들(35c)은 예컨대, Cr/Al/Ni/Ti/Ni/Ti/Au/Ti의 다층 구조를 가질 수 있다. The first and second
상부 절연층(37)은 제1 패드 금속층(35a), 제2 패드 금속층(35b) 및 연결 금속층들(35c) 상에 배치되며, 제1 패드 금속층(35a)을 노출시키는 제1 개구부(37a) 및 제2 패드 금속층(35b)를 노출시키는 제2 개구부(37b)를 가진다. 상부 절연층(37)은 발광셀들(21) 주위에 노출된 기판(21) 상면을 덮을 수 있다. 상부 절연층(37)은 도시한 바와 같이 기판(21)의 가장자리를 덮을 수 있으나, 이에 한정되는 것은 아니며, 상부 절연층(37)의 가장자리가 기판(21)의 가장자리 내측에 위치할 수도 있다.The upper insulating
한편, 상기 제1 개구부(37a)는 제1 패드 금속층(35a)의 상부 영역 내에 배치되며, 따라서, 연결 금속층(35c) 및 하부 절연층(33)의 제2 개구부(33b2)로부터 이격된다. 또한, 상기 제2 개구부(37b) 또한 제2 패드 금속층(35b) 상에 한정되어 위치하며, 연결 금속층(35c)으로부터 이격된다. Meanwhile, the
본 실시예에 있어서, 상부 절연층(37)의 제1 및 제2 개구부(37a, 37b)를 통해 노출된 상기 제1 및 제2 패드 금속층(35a, 35b)은 그 위에 솔더 범프들(41a, 41b)이 형성되는 범프 패드들로 사용될 수 있다. 이와 달리, 도 1 및 도 2를 참조하여 설명한 바와 같이, 제1 및 제2 범프 패드들(39a, 39b)이 상부 절연층(37)의 제1 및 제2 개구부(37a, 37b)를 통해 노출된 제1 및 제2 패드 금속층들(35a, 35b)을 각각 덮을 수 있다. 상기 제1 및 제2 범프 패드(39a, 39b)는 각각 복수의 발광셀들에 걸쳐 배치될 수 있으며, 제1 및 제2 개구부(37a, 37b)를 덮어 밀봉할 수 있다.In this embodiment, the first and second
제1 솔더 범프(41a) 및 제2 솔더 범프(41b)는 각각 제1 범프 패드(39a) 및 제2 범프 패드(39b) 상에 배치된다. 제1 및 제2 솔더 범프들(41a, 41b)은 제1 범프 패드(39a) 및 제2 범프 패드(39b)와 동일한 형상의 바닥면을 가질 수 있다. 한편, 제1 솔더 범프(41a) 및 제2 솔더 범프(41b)의 두께, 및 이들 사이의 간격 및 이들과 기판(21)의 가장자리 사이의 간격들은 도 3 및 도 4를 참조하여 설명한 바와 같으므로 중복을 피하기 위해 상세한 설명은 생략한다.The
도 10 및 도 11은 본 발명의 또 다른 실시예들에 따른 발광 다이오드들(200a, 200b)을 설명하기 위한 개략적인 평면도들이다.10 and 11 are schematic plan views illustrating
도 10을 참조하면, 본 실시예에 따른 발광 다이오드(200a)는 도 6 내지 도 9를 참조하여 설명한 발광 다이오드와 대체로 유사하나, 제1 및 제2 범프 패드들(39a, 39b)의 형상에 차이가 있으며, 이에 따라, 제1 및 제2 솔더 범프들(41a, 41b)의 형상에 차이가 있다.Referring to FIG. 10, the
즉, 발광 다이오드(200)에서 제1 및 제2 범프 패드들(39a, 39b)은 대체로 기다란 직사각형 형상을 가지며, 각각 복수개의 발광셀들에 걸쳐 배치된다. 이에 대해, 발광 다이오드(200a)에서 제1 및 제2 범프 패드들(39a, 39b)은 각각 복수개의 발광셀들에 걸쳐 배치되지만, 발광셀들 사이의 영역에서 폭이 좁은 영역을 포함한다.That is, in the
제1 및 제2 솔더 범프들(41a, 41b)은 제1 및 제2 범프 패드들(39a, 39a)을 덮으며, 제1 및 제2 범프 패드들(39a, 39b)과 동일한 형상으로 형성될 수 있다.The first and second solder bumps 41a and 41b cover the first and
도 11을 참조하면, 본 실시예에 따른 발광 다이오드(200b)는 도 6 내지 도 9를 참조하여 설명한 발광 다이오드(200)와 대체로 유사하나, 제1 및 제2 범프 패드들(39a, 39b)이 각각 단일의 발광셀들(C4, C1) 상에 배치되고, 다른 발광셀들(C2, C3) 상에 더미 범프 패드들(39c)이 배치된 것에 차이가 있다.Referring to FIG. 11, the
더미 범프 패드들(39c)은 상부 절연층(37) 상에 제1 및 제2 범프 패드들(39a, 39b)과 동일 공정에서 함께 형성된다. 다만, 더미 범프 패드들(39c)은 상부 절연층(37)에 의해 제1 내지 제4 발광셀들(C1, C2, C3, C4)로부터 전기적으로 이격된다.The
한편, 제1 및 제2 솔더 범프들(41a, 41b)은 각각 제1 및 제2 범프 패드들(39a, 39b) 상에 배치되며, 더미 솔더 범프(41c)가 더미 범프 패드(39c) 상에 배치될 수 있다. 더미 솔더 범프(41c)는 생략될 수도 있으며, 따라서, 솔더 범프를 형성하기 위한 솔더 페이스트의 양을 절감할 수 있다.Meanwhile, the first and second solder bumps 41a and 41b are disposed on the first and
본 실시예에서, 4개의 발광셀들을 포함하는 발광 다이오드를 예를 들어 설명하지만, 발광 다이오드는 4개보다 더 많은 발광셀들을 포함할 수 있다. 이 경우, 솔더 범프들은 발광 다이오드의 실장 공정을 안정하게 할 수 있도록 배치될 수 있다. 예컨대, 기판의 일측 가장자리에 가깝게 배치된 적어도 2개의 발광셀들에 걸쳐 제1 솔더 범프가 배치되고, 기판의 타측 가장자리에 가깝게 배치된 적어도 2개의 발광셀들에 걸쳐 제2 솔더 범프가 배치될 수 있다. 또는 기판의 일측 가장자리에 가깝게 배치된 적어도 2개의 발광셀들 중 적어도 하나에 더미 솔더 범프가 배치되고, 다른 발광셀들 중 적어도 하나에 제1 솔더 범프가 배치될 수 있다. 또한, 기판의 타측 가장자리에 가깝게 배치된 적어도 2개의 발괄셀들 중 적어도 하나에 더미 솔더 범프가 배치되고, 다른 발광셀들 중 적어도 하나에 제2 솔더 범프가 배치될 수 있다. In this embodiment, a light emitting diode including four light emitting cells is described as an example, but the light emitting diode may include more than four light emitting cells. In this case, the solder bumps may be arranged to stabilize the mounting process of the light emitting diode. For example, the first solder bump may be disposed over at least two light emitting cells disposed close to one edge of the substrate, and the second solder bump may be disposed over at least two light emitting cells disposed close to the other edge of the substrate. have. Alternatively, a dummy solder bump may be disposed on at least one of the at least two light emitting cells disposed close to one edge of the substrate, and a first solder bump may be disposed on at least one of the other light emitting cells. In addition, a dummy solder bump may be disposed on at least one of the at least two bracket cells disposed close to the other edge of the substrate, and a second solder bump may be disposed on at least one of the other light emitting cells.
도 12는 본 발명의 일 실시예에 따른 발광 다이오드를 적용한 조명 장치를 설명하기 위한 분해 사시도이다.12 is an exploded perspective view illustrating a lighting device to which a light emitting diode is applied according to an embodiment of the present invention.
도 12를 참조하면, 본 실시예에 따른 조명 장치는, 확산 커버(1010), 발광 소자 모듈(1020) 및 바디부(1030)를 포함한다. 바디부(1030)는 발광 소자 모듈(1020)을 수용할 수 있고, 확산 커버(1010)는 발광 소자 모듈(1020)의 상부를 커버할 수 있도록 바디부(1030) 상에 배치될 수 있다.Referring to FIG. 12, the lighting device according to the present embodiment includes a
바디부(1030)는 발광 소자 모듈(1020)을 수용 및 지지하여, 발광 소자 모듈(1020)에 전기적 전원을 공급할 수 있는 형태이면 제한되지 않는다. 예를 들어, 도시된 바와 같이, 바디부(1030)는 바디 케이스(1031), 전원 공급 장치(1033), 전원 케이스(1035), 및 전원 접속부(1037)를 포함할 수 있다. The
전원 공급 장치(1033)는 전원 케이스(1035) 내에 수용되어 발광 소자 모듈(1020)과 전기적으로 연결되며, 적어도 하나의 IC칩을 포함할 수 있다. 상기 IC칩은 발광 소자 모듈(1020)로 공급되는 전원의 특성을 조절, 변환 또는 제어할 수 있다. 전원 케이스(1035)는 전원 공급 장치(1033)를 수용하여 지지할 수 있고, 전원 공급 장치(1033)가 그 내부에 고정된 전원 케이스(1035)는 바디 케이스(1031)의 내부에 위치할 수 있다. 전원 접속부(115)는 전원 케이스(1035)의 하단에 배치되어, 전원 케이스(1035)와 결속될 수 있다. 이에 따라, 전원 접속부(1037)는 전원 케이스(1035) 내부의 전원 공급 장치(1033)와 전기적으로 연결되어, 외부 전원이 전원 공급 장치(1033)에 공급될 수 있는 통로 역할을 할 수 있다.The
발광 소자 모듈(1020)은 기판(1023) 및 기판(1023) 상에 배치된 발광 소자(1021)를 포함한다. 발광 소자 모듈(1020)은 바디 케이스(1031) 상부에 마련되어 전원 공급 장치(1033)에 전기적으로 연결될 수 있다.The light emitting device module 1020 includes a substrate 1023 and a
기판(1023)은 발광 소자(1021)를 지지할 수 있는 기판이면 제한되지 않으며, 예를 들어, 배선을 포함하는 인쇄회로기판일 수 있다. 기판(1023)은 바디 케이스(1031)에 안정적으로 고정될 수 있도록, 바디 케이스(1031) 상부의 고정부에 대응하는 형태를 가질 수 있다. 발광 소자(1021)는 상술한 본 발명의 실시예들에 따른 발광 다이오드들 중 적어도 하나를 포함할 수 있다. The substrate 1023 is not limited as long as it is a substrate capable of supporting the
확산 커버(1010)는 발광 소자(1021) 상에 배치되되, 바디 케이스(1031)에 고정되어 발광 소자(1021)를 커버할 수 있다. 확산 커버(1010)는 투광성 재질을 가질 수 있으며, 확산 커버(1010)의 형태 및 광 투과성을 조절하여 조명 장치의 지향 특성을 조절할 수 있다. 따라서 확산 커버(1010)는 조명 장치의 이용 목적 및 적용 태양에 따라 다양한 형태로 변형될 수 있다.The
도 13은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 적용한 디스플레이 장치를 설명하기 위한 단면도이다.13 is a cross-sectional view illustrating a display device to which a light emitting diode is applied according to another embodiment of the present invention.
본 실시예의 디스플레이 장치는 표시패널(2110), 표시패널(2110)에 광을 제공하는 백라이트 유닛 및, 상기 표시패널(2110)의 하부 가장자리를 지지하는 패널 가이드를 포함한다.The display device of this embodiment includes a
표시패널(2110)은 특별히 한정되지 않고, 예컨대, 액정층을 포함하는 액정표시패널일 수 있다. 표시패널(2110)의 가장자리에는 상기 게이트 라인으로 구동신호를 공급하는 게이트 구동 PCB가 더 위치할 수 있다. 여기서, 게이트 구동 PCB는 별도의 PCB에 구성되지 않고, 박막 트랜지스터 기판상에 형성될 수도 있다.The
백라이트 유닛은 적어도 하나의 기판 및 복수의 발광 소자(2160)를 포함하는 광원 모듈을 포함한다. 나아가, 백라이트 유닛은 바텀커버(2180), 반사 시트(2170), 확산 플레이트(2131) 및 광학 시트들(2130)을 더 포함할 수 있다.The backlight unit includes a light source module including at least one substrate and a plurality of
바텀커버(2180)는 상부로 개구되어, 기판, 발광 소자(2160), 반사 시트(2170), 확산 플레이트(2131) 및 광학 시트들(2130)을 수납할 수 있다. 또한, 바텀커버(2180)는 패널 가이드와 결합될 수 있다. 기판은 반사 시트(2170)의 하부에 위치하여, 반사 시트(2170)에 둘러싸인 형태로 배치될 수 있다. 다만, 이에 한정되지 않고, 반사 물질이 표면에 코팅된 경우에는 반사 시트(2170) 상에 위치할 수도 있다. 또한, 기판은 복수로 형성되어, 복수의 기판들이 나란히 배치된 형태로 배치될 수 있으나, 이에 한정되지 않고, 단일의 기판으로 형성될 수도 있다.The
발광 소자(2160)는 상술한 본 발명의 실시예들에 따른 발광 다이오드를 포함할 수 있다. 발광 소자(2160)들은 기판 상에 일정한 패턴으로 규칙적으로 배열될 수 있다. 또한, 각각의 발광 소자(2160) 상에는 렌즈(2210)가 배치되어, 복수의 발광 소자(2160)들로부터 방출되는 광을 균일성을 향상시킬 수 있다.The
확산 플레이트(2131) 및 광학 시트들(2130)은 발광 소자(2160) 상에 위치한다. 발광 소자(2160)로부터 방출된 광은 확산 플레이트(2131) 및 광학 시트들(2130)을 거쳐 면 광원 형태로 표시패널(2110)로 공급될 수 있다. The diffusion plate 2131 and the
이와 같이, 본 발명의 실시예들에 따른 발광 소자는 본 실시예와 같은 직하형 디스플레이 장치에 적용될 수 있다.As such, the light emitting device according to the embodiments of the present invention can be applied to the direct display device as in the present embodiment.
도 14는 본 발명의 또 다른 실시예에 따른 발광 다이오드를 적용한 디스플레이 장치를 설명하기 위한 단면도이다. 14 is a cross-sectional view illustrating a display device to which a light emitting diode is applied according to another embodiment of the present invention.
본 실시예에 따른 백라이트 유닛이 구비된 디스플레이 장치는 영상이 디스플레이되는 표시패널(3210), 표시패널(3210)의 배면에 배치되어 광을 조사하는 백라이트 유닛을 포함한다. 나아가, 상기 디스플레이 장치는, 표시패널(3210)을 지지하고 백라이트 유닛이 수납되는 프레임(240) 및 상기 표시패널(3210)을 감싸는 커버(3240, 3280)를 포함한다.The display device provided with the backlight unit according to the present embodiment includes a
표시패널(3210)은 특별히 한정되지 않고, 예컨대, 액정층을 포함하는 액정표시패널일 수 있다. 표시패널(3210)의 가장자리에는 상기 게이트 라인으로 구동신호를 공급하는 게이트 구동 PCB가 더 위치할 수 있다. 여기서, 게이트 구동 PCB는 별도의 PCB에 구성되지 않고, 박막 트랜지스터 기판상에 형성될 수도 있다. 표시패널(3210)은 그 상하부에 위치하는 커버(3240, 3280)에 의해 고정되며, 하부에 위치하는 커버(3280)는 백라이트 유닛과 결속될 수 있다.The
표시패널(3210)에 광을 제공하는 백라이트 유닛은 상면의 일부가 개구된 하부 커버(3270), 하부 커버(3270)의 내부 일 측에 배치된 광원 모듈 및 상기 광원 모듈과 나란하게 위치되어 점광을 면광으로 변환하는 도광판(3250)을 포함한다. 또한, 본 실시예의 백라이트 유닛은 도광판(3250) 상에 위치되어 광을 확산 및 집광시키는 광학 시트들(3230), 도광판(3250)의 하부에 배치되어 도광판(3250)의 하부방향으로 진행하는 광을 표시패널(3210) 방향으로 반사시키는 반사시트(3260)를 더 포함할 수 있다.The backlight unit that provides light to the
광원 모듈은 기판(3220) 및 상기 기판(3220)의 일면에 일정 간격으로 이격되어 배치된 복수의 발광 소자(3110)를 포함한다. 기판(3220)은 발광 소자(3110)를 지지하고 발광 소자(3110)에 전기적으로 연결된 것이면 제한되지 않으며, 예컨대, 인쇄회로기판일 수 있다. 발광 소자(3110)는 상술한 본 발명의 실시예들에 따른 발광 다이오드를 적어도 하나 포함할 수 있다. 광원 모듈로부터 방출된 광은 도광판(3250)으로 입사되어 광학 시트들(3230)을 통해 표시패널(3210)로 공급된다. 도광판(3250) 및 광학 시트들(3230)을 통해, 발광 소자(3110)들로부터 방출된 점 광원이 면 광원으로 변형될 수 있다.The light source module includes a
이와 같이, 본 발명의 실시예들에 따른 발광 소자는 본 실시예와 같은 에지형 디스플레이 장치에 적용될 수 있다.As such, the light emitting device according to the embodiments of the present invention can be applied to the edge type display device as in the present embodiment.
도 15는 본 발명의 또 다른 실시예에 따른 발광 다이오드를 헤드 램프에 적용한 예를 설명하기 위한 단면도이다.15 is a cross-sectional view illustrating an example in which a light emitting diode according to another embodiment of the present invention is applied to a head lamp.
도 15를 참조하면, 상기 헤드 램프는, 램프 바디(4070), 기판(4020), 발광 소자(4010) 및 커버 렌즈(4050)를 포함한다. 나아가, 상기 헤드 램프는, 방열부(4030), 지지랙(4060) 및 연결 부재(4040)를 더 포함할 수 있다.Referring to FIG. 15, the head lamp includes a
기판(4020)은 지지랙(4060)에 의해 고정되어 램프 바디(4070) 상에 이격 배치된다. 기판(4020)은 발광 소자(4010)를 지지할 수 있는 기판이면 제한되지 않으며, 예컨대, 인쇄회로기판과 같은 도전 패턴을 갖는 기판일 수 있다. 발광 소자(4010)는 기판(4020) 상에 위치하며, 기판(4020)에 의해 지지 및 고정될 수 있다. 또한, 기판(4020)의 도전 패턴을 통해 발광 소자(4010)는 외부의 전원과 전기적으로 연결될 수 있다. 또한, 발광 소자(4010)는 상술한 본 발명의 실시예들에 따른 발광 다이오드를 적어도 하나 포함할 수 있다. The
커버 렌즈(4050)는 발광 소자(4010)로부터 방출되는 광이 이동하는 경로 상에 위치한다. 예컨대, 도시된 바와 같이, 커버 렌즈(4050)는 연결 부재(4040)에 의해 발광 소자(4010)로부터 이격되어 배치될 수 있고, 발광 소자(4010)로부터 방출된 광을 제공하고자하는 방향에 배치될 수 있다. 커버 렌즈(4050)에 의해 헤드 램프로부터 외부로 방출되는 광의 지향각 및/또는 색상이 조절될 수 있다. 한편, 연결 부재(4040)는 커버 렌즈(4050)를 기판(4020)과 고정시킴과 아울러, 발광 소자(4010)를 둘러싸도록 배치되어 발광 경로(4045)를 제공하는 광 가이드 역할을 할 수도 있다. 이때, 연결 부재(4040)는 광 반사성 물질로 형성되거나, 광 반사성 물질로 코팅될 수 있다. 한편, 방열부(4030)는 방열핀(4031) 및/또는 방열팬(4033)을 포함할 수 있고, 발광 소자(4010) 구동 시 발생하는 열을 외부로 방출시킨다.The
이와 같이, 본 발명의 실시예들에 따른 발광 소자는 본 실시예와 같은 헤드 램프, 특히, 차량용 헤드 램프에 적용될 수 있다.As described above, the light emitting device according to the embodiments of the present invention can be applied to a headlamp, particularly, a vehicle headlamp, as in the present embodiment.
이상에서, 본 발명의 다양한 실시예들에 대해 설명하였으나, 본 발명은 이들 실시예들에 한정되는 것은 아니다. 또한, 하나의 실시예에 대해서 설명한 사항이나 구성요소는 본 발명의 기술적 사상을 벗어나지 않는 한, 다른 실시예에도 적용될 수 있다.In the above, although various embodiments of the present invention have been described, the present invention is not limited to these embodiments. In addition, the items or components described with respect to one embodiment may be applied to other embodiments as long as they do not depart from the technical spirit of the present invention.
Claims (23)
상기 제1 도전형 반도체층 상에 배치된 활성층;
상기 활성층 상에 배치된 제2 도전형 반도체층;
상기 제1 도전형 반도체층에 전기적으로 접속된 제1 범프 패드;
상기 제2 도전형 반도체층에 전기적으로 접속된 제2 범프 패드;
상기 제1 범프 패드 상에 배치된 제1 솔더 범프; 및
상기 제2 범프 패드 상에 배치된 제2 솔더 범프를 포함하고,
상기 제1 및 제2 솔더 범프는 각각 상기 제1 범프 패드 및 제2 범프 패드의 두께의 10배 내지 80배 범위 내의 두께를 가지는 발광 다이오드.A first conductivity type semiconductor layer;
An active layer disposed on the first conductivity type semiconductor layer;
A second conductivity type semiconductor layer disposed on the active layer;
A first bump pad electrically connected to the first conductivity type semiconductor layer;
A second bump pad electrically connected to the second conductivity type semiconductor layer;
A first solder bump disposed on the first bump pad; And
Including a second solder bump disposed on the second bump pad,
Each of the first and second solder bumps has a thickness within a range of 10 to 80 times the thickness of the first bump pad and the second bump pad.
상기 제1 솔더 범프 및 제2 솔더 범프는 경사진 측면을 갖되, 상기 경사진 측면의 경사각은 바닥면에 대해 65도 내지 75도 범위 내인 발광 다이오드.The method according to claim 1,
The first and second solder bumps have an inclined side surface, and the inclination angle of the inclined side surface is within a range of 65 degrees to 75 degrees with respect to a bottom surface.
상기 제1 솔더 범프와 제2 솔더 범프 사이의 간격은 상기 제1 솔더 범프 또는 상기 제2 솔더 범프의 두께의 2배 이상 10배 이하인 발광 다이오드.The method according to claim 1,
A light emitting diode in which a distance between the first solder bump and the second solder bump is 2 times or more and 10 times or less of a thickness of the first solder bump or the second solder bump.
상기 제1 도전형 반도체층 아래에 배치된 기판을 더 포함하되,
상기 제1 솔더 범프 또는 상기 제2 솔더 범프와 상기 기판 사이의 수평 방향 최단 거리는 상기 제1 솔더 범프와 상기 제2 솔더 범프의 두께와 같거나 그보다 큰 발광 다이오드.The method according to claim 3,
Further comprising a substrate disposed under the first conductivity type semiconductor layer,
The light emitting diode having a horizontal shortest distance between the first solder bump or the second solder bump and the substrate is equal to or greater than the thickness of the first solder bump and the second solder bump.
상기 제2 도전형 반도체층 상에 배치된 상부 절연층을 더 포함하되,
상기 상부 절연층은 전기적 접속을 허용하기 위한 개구부들을 가지며,
상기 제1 및 제2 범프 패드들은 상기 상부 절연층 상에 배치되되, 상기 개구부들을 통해 제1 및 제2 도전형 반도체층들에 전기적으로 접속된 발광 다이오드.The method according to claim 1,
Further comprising an upper insulating layer disposed on the second conductivity type semiconductor layer,
The upper insulating layer has openings for allowing electrical connection,
The first and second bump pads are disposed on the upper insulating layer, and the light emitting diodes are electrically connected to the first and second conductivity type semiconductor layers through the openings.
상기 제1 및 제2 솔더 범프들은 각각 상기 제1 및 제2 범프 패드들의 상면 전체를 덮는 발광 다이오드.The method according to claim 5,
The first and second solder bumps respectively cover the entire upper surface of the first and second bump pads.
상기 제1 범프 패드와 상기 제2 범프 패드 사이의 간격은 상기 제1 솔더 범프 또는 상기 제2 솔더 범프 두께의 2배 이상 10배 이하인 발광 다이오드.The method according to claim 5,
A light emitting diode in which a distance between the first bump pad and the second bump pad is 2 times or more and 10 times or less the thickness of the first solder bump or the second solder bump.
상기 제1 도전형 반도체층 아래에 배치된 기판을 더 포함하되,
상기 제1 범프 패드 또는 상기 제2 범프 패드와 상기 기판의 가장자리 사이의 수평 방향 최단 거리는 상기 제1 솔더 범프와 상기 제2 솔더 범프의 두께와 같거나 그보다 큰 발광 다이오드.The method according to claim 5,
Further comprising a substrate disposed under the first conductivity type semiconductor layer,
A light emitting diode having a horizontal shortest distance between the first bump pad or the second bump pad and the edge of the substrate is equal to or greater than the thickness of the first solder bump and the second solder bump.
상기 제2 도전형 반도체층에 전기적으로 접속된 투명한 도전성 산화물층;
상기 도전성 산화물층을 덮되, 상기 도전성 산화물층을 노출시키는 복수의 개구부들을 가지는 유전층;
상기 유전층 상에 배치되며, 상기 유전층의 개구부들을 통해 상기 도전성 산화물층에 접속하는 금속 반사층;
상기 금속 반사층 상에 배치되며, 상기 제1 도전형 반도체층을 노출시키는 제1 개구부 및 상기 금속 반사층을 노출시키는 제2 개구부를 포함하는 하부 절연층;
상기 하부 절연층 상에 배치되며, 상기 하부 절연층의 제1 개구부를 통해 상기 제1 도전형 반도체층에 전기적으로 접속하는 제1 패드 금속층; 및
상기 하부 절연층 상에 배치되며, 상기 하부 절연층의 제2 개구부를 통해 상기 제2 도전형 반도체층에 전기적으로 접속하는 제2 패드 금속층을 더 포함하고,
상기 상부 절연층의 개구부들은 상기 제1 패드 금속층 및 제2 패드 금속층을 노출시키는 발광 다이오드.The method according to claim 5,
A transparent conductive oxide layer electrically connected to the second conductive semiconductor layer;
A dielectric layer covering the conductive oxide layer and having a plurality of openings exposing the conductive oxide layer;
A metal reflective layer disposed on the dielectric layer and connected to the conductive oxide layer through openings of the dielectric layer;
A lower insulating layer disposed on the metal reflective layer and including a first opening exposing the first conductivity type semiconductor layer and a second opening exposing the metal reflective layer;
A first pad metal layer disposed on the lower insulating layer and electrically connected to the first conductive semiconductor layer through a first opening of the lower insulating layer; And
A second pad metal layer disposed on the lower insulating layer and electrically connected to the second conductive semiconductor layer through a second opening of the lower insulating layer,
Openings of the upper insulating layer expose the first pad metal layer and the second pad metal layer.
기판; 및
상기 기판 상에 배치된 복수의 발광셀들을 더 포함하되,
상기 발광셀들 각각은 상기 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하고,
상기 제1 범프 패드는 상기 복수의 발광셀들 중 하나의 발광셀의 제1 도전형 반도체층에 전기적으로 접속되고,
상기 제2 범프 패드는 상기 복수의 발광셀들 중 다른 하나의 발광셀의 제2 도전형 반도체층에 전기적으로 접속되는 발광 다이오드.The method according to claim 1,
Board; And
Further comprising a plurality of light emitting cells disposed on the substrate,
Each of the light emitting cells includes the first conductivity-type semiconductor layer, an active layer, and a second conductivity-type semiconductor layer,
The first bump pad is electrically connected to a first conductivity type semiconductor layer of one of the plurality of light emitting cells,
The second bump pad is electrically connected to a second conductivity type semiconductor layer of another light emitting cell among the plurality of light emitting cells.
상기 복수의 발광셀들 중 또 다른 발광셀 상에 배치된 더미 범프 패드를 더 포함하되,
상기 더미 범프 패드는 상기 발광셀들로부터 전기적으로 이격된 발광 다이오드.The method according to claim 10,
Further comprising a dummy bump pad disposed on another light emitting cell among the plurality of light emitting cells,
The dummy bump pad is a light emitting diode electrically spaced apart from the light emitting cells.
상기 제1 범프 패드 및 제2 범프 패드는 각각 적어도 2개의 발광셀들에 걸쳐 배치된 발광 다이오드.The method according to claim 10,
Each of the first bump pad and the second bump pad is disposed across at least two light emitting cells.
상기 제1 및 제2 범프 패드는 발광셀들 사이의 영역에서 폭이 좁은 영역을 포함하는 발광 다이오드.The method of claim 12,
The first and second bump pads include light emitting diodes having a narrow width in a region between light emitting cells.
상기 기판 상에 배치된 제1 도전형 반도체층;
상기 제1 도전형 반도체층 상에 배치된 활성층;
상기 활성층 상에 배치된 제2 도전형 반도체층;
상기 제2 도전형 반도체층 상에 배치되며, 전기적 접속을 허용하기 위한 개구부들을 가지는 상부 절연층; 및
상기 상부 절연층 상에 배치되며, 상기 상부 절연층의 개구부들을 통해 상기 제1 및 제2 도전형 반도체층들에 각각 전기적으로 접속된 제1 솔더 범프 및 제2 솔더 범프를 포함하되,
상기 제1 및 제2 솔더 범프는 각각 10um 내지 100um 범위 내의 두께를 가지는 발광 다이오드.Board;
A first conductivity type semiconductor layer disposed on the substrate;
An active layer disposed on the first conductivity type semiconductor layer;
A second conductivity type semiconductor layer disposed on the active layer;
An upper insulating layer disposed on the second conductivity-type semiconductor layer and having openings for allowing electrical connection; And
A first solder bump and a second solder bump disposed on the upper insulating layer and electrically connected to the first and second conductive semiconductor layers, respectively, through openings of the upper insulating layer,
Each of the first and second solder bumps has a thickness in a range of 10 μm to 100 μm.
상기 제1 솔더 범프 및 제2 솔더 범프는 경사진 측면을 갖되, 상기 경사진 측면의 경사각은 바닥면에 대해 65도 내지 75도 범위 내인 발광 다이오드.The method according to claim 14,
The first and second solder bumps have an inclined side surface, and the inclination angle of the inclined side surface is within a range of 65 degrees to 75 degrees with respect to a bottom surface.
상기 제1 솔더 범프와 제2 솔더 범프 사이의 간격은 상기 제1 솔더 범프 또는 제2 솔더 범프 두께의 2배 이상 10배 이하인 발광 다이오드.The method according to claim 14,
A light emitting diode in which a distance between the first solder bump and the second solder bump is at least 2 times or less than 10 times the thickness of the first or second solder bumps.
상기 제1 솔더 범프 또는 상기 제2 솔더 범프와 상기 기판 사이의 수평 방향 최단 거리는 상기 제1 솔더 범프와 상기 제2 솔더 범프 사이의 간격의 1/2 이상인 발광 다이오드.The method according to claim 16,
A light emitting diode having a horizontal shortest distance between the first solder bump or the second solder bump and the substrate in a horizontal direction equal to or greater than 1/2 of an interval between the first solder bump and the second solder bump.
솔더들을 통해 상기 실장면 상에 실장된 발광 다이오드를 포함하되,
상기 발광 다이오드는
제1 도전형 반도체층;
상기 제1 도전형 반도체층 상에 배치된 활성층;
상기 활성층 상에 배치된 제2 도전형 반도체층;
상기 제1 도전형 반도체층에 전기적으로 접속된 제1 범프 패드; 및
상기 제2 도전형 반도체층에 전기적으로 접속된 제2 범프 패드를 포함하고,
상기 솔더들은 상기 접속 패드들과 상기 제1 및 제2 범프 패드들을 본딩하고,
상기 솔더는 상기 제1 범프 패드 및 상기 제2 범프 패드의 두께의 10배 내지 80배 범위 내의 두께를 가지는 발광 소자.A mounting surface having connection pads; And
Including a light emitting diode mounted on the mounting surface through solders,
The light emitting diode is
A first conductivity type semiconductor layer;
An active layer disposed on the first conductivity type semiconductor layer;
A second conductivity type semiconductor layer disposed on the active layer;
A first bump pad electrically connected to the first conductivity type semiconductor layer; And
A second bump pad electrically connected to the second conductivity type semiconductor layer,
The solders bond the connection pads and the first and second bump pads,
The solder has a thickness within a range of 10 to 80 times the thickness of the first bump pad and the second bump pad.
상기 발광 다이오드는 상기 제2 도전형 반도체층과 상기 제1 및 제2 범프 패드 사이에 위치하며, 전기적 접속을 허용하기 위한 개구부들을 가지는 상부 절연층을 더 포함하는 발광 소자.The method according to claim 18,
The light emitting diode further comprises an upper insulating layer positioned between the second conductivity type semiconductor layer and the first and second bump pads and having openings for allowing electrical connection.
상기 발광 다이오드는,
상기 제2 도전형 반도체층에 전기적으로 접속된 투명한 도전성 산화물층;
상기 도전성 산화물층을 덮되, 상기 도전성 산화물층을 노출시키는 복수의 개구부들을 가지는 유전층;
상기 유전층 상에 배치되며, 상기 유전층의 개구부들을 통해 상기 도전성 산화물층에 접속하는 금속 반사층;
상기 금속 반사층 상에 배치되며, 상기 제1 도전형 반도체층을 노출시키는 제1 개구부 및 상기 금속 반사층을 노출시키는 제2 개구부를 포함하는 하부 절연층; 및
상기 하부 절연층 상에 배치되며, 상기 하부 절연층의 제1 개구부를 통해 상기 제1 도전형 반도체층에 전기적으로 접속하는 제1 패드 금속층; 및
상기 하부 절연층 상에 배치되며, 상기 하부 절연층의 제2 개구부를 통해 상기 제2 도전형 반도체층에 전기적으로 접속하는 제2 패드 금속층을 더 포함하고,
상기 상부 절연층의 개구부들은 상기 제1 패드 금속층 및 제2 패드 금속층을 노출시키는 발광 소자.The method according to claim 19,
The light emitting diode,
A transparent conductive oxide layer electrically connected to the second conductive semiconductor layer;
A dielectric layer covering the conductive oxide layer and having a plurality of openings exposing the conductive oxide layer;
A metal reflective layer disposed on the dielectric layer and connected to the conductive oxide layer through openings of the dielectric layer;
A lower insulating layer disposed on the metal reflective layer and including a first opening exposing the first conductivity type semiconductor layer and a second opening exposing the metal reflective layer; And
A first pad metal layer disposed on the lower insulating layer and electrically connected to the first conductive semiconductor layer through a first opening of the lower insulating layer; And
A second pad metal layer disposed on the lower insulating layer and electrically connected to the second conductive semiconductor layer through a second opening of the lower insulating layer,
Openings of the upper insulating layer expose the first pad metal layer and the second pad metal layer.
상기 기판 상에 배치되며, 각각 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 적어도 4개의 발광셀들; 및
상기 발광셀들 상에 배치된 적어도 2개의 솔더 범프들을 포함하되,
상기 적어도 4개의 발광셀들은 상기 기판의 일측 가장자리에 가깝게 배치된 적어도 2개의 발광셀들 및 상기 기판의 타측 가장자리에 가깝게 배치된 적어도 2개의 발광셀들을 포함하고,
상기 기판의 일측 가장자리에 가깝게 배치된 적어도 2개의 발광셀들 중 2개 이상의 발광셀들 상에는 솔더 범프(들)이 제공되고,
상기 기판의 타측 가장자리에 가깝게 배치된 적어도 2개의 발광셀들 중 2개 이상의 발광셀들 상에는 솔더 범프(들)이 제공된 발광 다이오드.Board;
At least four light emitting cells disposed on the substrate and each including a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer; And
Including at least two solder bumps disposed on the light emitting cells,
The at least four light-emitting cells include at least two light-emitting cells disposed close to one edge of the substrate and at least two light-emitting cells disposed close to the other edge of the substrate,
Solder bump(s) is provided on two or more of the at least two light-emitting cells disposed close to one edge of the substrate,
A light emitting diode provided with solder bump(s) on at least two light emitting cells of at least two light emitting cells disposed close to the other edge of the substrate.
상기 적어도 2개의 솔더 범프들은,
하나의 발광셀에 전기적으로 접속된 제1 솔더 범프; 및
다른 하나의 발광셀에 전기적으로 접속된 제2 솔더 범프를 포함하는 발광 다이오드.The method according to claim 21,
The at least two solder bumps,
A first solder bump electrically connected to one light emitting cell; And
A light emitting diode comprising a second solder bump electrically connected to another light emitting cell.
상기 제1 솔더 범프와 발광셀 사이에 위치하는 제1 범프 패드; 및
상기 제2 솔더 범프와 발광셀 사이에 위치하는 제2 범프 패드를 더 포함하되,
상기 제1 및 제2 솔더 범프는 각각 상기 제1 범프 패드 및 제2 범프 패드의 두께의 10배 내지 80배 범위 내의 두께를 가지는 발광 다이오드.The method according to claim 22,
A first bump pad positioned between the first solder bump and the light emitting cell; And
Further comprising a second bump pad positioned between the second solder bump and the light emitting cell,
Each of the first and second solder bumps has a thickness within a range of 10 to 80 times the thickness of the first bump pad and the second bump pad.
Priority Applications (12)
Application Number | Priority Date | Filing Date | Title |
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