KR20200085098A - 반도체 소자 패키지 - Google Patents

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KR20200085098A
KR20200085098A KR1020190001215A KR20190001215A KR20200085098A KR 20200085098 A KR20200085098 A KR 20200085098A KR 1020190001215 A KR1020190001215 A KR 1020190001215A KR 20190001215 A KR20190001215 A KR 20190001215A KR 20200085098 A KR20200085098 A KR 20200085098A
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flat
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KR1020190001215A
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송성주
강희성
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엘지이노텍 주식회사
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Abstract

실시예는, 캐비티를 포함하는 몸체; 상기 캐비티 내에 배치되는 반도체 소자; 상기 몸체 상에 배치되는 렌즈; 및 상기 렌즈는, 상부로 볼록한 렌즈부; 및 상기 렌즈부 하부에 배치되고 상기 렌즈부의 외측으로 볼록한 복수의 돌출부;를 포함하고, 상기 렌즈의 외측면은 상기 복수의 돌출부 사이에 위치하는 평탄 영역을 포함하는 반도체 소자 패키지를 개시한다.

Description

반도체 소자 패키지{SEMICONDUCTOR DEVICE PACKAGE}
실시예는 반도체 소자 패키지에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광 소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색, 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성 및 환경 친화성의 장점을 가진다.
또한, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한, 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트, 신호등, 가스나 화재를 감지하는 센서 등에까지 응용 분야가 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용 분야가 확대될 수 있다.
특히, 자외선 파장대의 광을 방출하는 반도체 소자는 경화작용이나 살균 작용을 하여 경화용, 의료용 및 살균용으로 사용될 수 있다.
한편, 반도체 소자의 설계 시에 렌즈와의 경계면 사이를 통해 패키지 내부로 에어 등이 유입되는 경로가 생성되는 문제가 존재한다.
실시예는 렌즈 하부의 외측에 평탄면 및 곡면이 교번하게 배치된 반도체 소자 패키지를 제공한다.
또한, 기판 상에 측벽부가 배치되는 반도체 소자 패키지를 제공한다.
실시예는 신뢰성이 개선된 반도체 소자 패키지를 제공한다.
실시예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
실시예에 따른 반도체 소자 패키지는 캐비티를 포함하는 몸체; 상기 캐비티 내에 배치되는 반도체 소자; 상기 몸체 상에 배치되는 렌즈; 및 상기 렌즈와 몸체 사이에 배치되는 결합부재;를 포함하고, 상기 렌즈는, 상부로 볼록한 렌즈부; 및 상기 렌즈부 하부에 배치되고 상기 렌즈부의 외측으로 볼록한 복수의 돌출부;를 포함하고, 상기 렌즈의 외측면은 상기 복수의 돌출부 사이에 위치하는 평탄 영역을 포함한다.
상기 평탄 영역은, 상기 복수의 돌출부와 수직 방향으로 동일한 높이에 배치되는 제1 평탄면; 및 상기 제1 평탄면에서 상부로 연장하여 배치되고 상기 수직 방향으로 상기 제1 평탄면과 중첩되어 동일한 평면을 이루는 제2 평탄면;을 포함하고, 상기 수직 방향은 상기 렌즈와 상기 반도체 소자 간의 이격 방향일 수 있다.
상기 제2 평탄면은 상기 제2 평탄면을 이등분하는 가상선을 향해 높이가 증가할 수 있다.
상기 렌즈부는, 상기 제2 평탄면과 상기 수직 방향으로 동일한 높이에 배치되는 제1 출사면; 및 상기 제1 출사면 상부에 배치되는 제2 출사면;을 포함하고, 상기 제2 평탄면은 상기 제1 출사면의 일부 영역에 배치될 수 있다.
상기 복수의 돌출부는 수직 방향으로 동일한 높이에 배치될 수 있다.
상기 돌출부는 최외측면인 에지면을 포함하고, 상기 에지면은 외측으로 연장되는 제2 곡면; 및 상기 제2 곡면과 상기 제1 평탄면 사이에 배치되는 제3 평탄면;을 포함할 수 있다.
상기 제3 평탄면은 상기 제1 평탄면 또는 상기 제2 평탄면과 동일 평면을 이루고, 상기 제3 평탄면은 인접한 상기 제1 평탄면을 향해 높이가 증가할 수 있다.
상기 결합부재는 상기 렌즈 하부에서 상기 평탄 영역 상부와 상기 돌출부 상부로 연장 배치될 수 있다.
상기 렌즈부는 상기 복수의 돌출부와 접하고 곡률을 갖는 복수의 제1 곡면을 포함할 수 있다.
상기 몸체는 하부에 배치되는 기판; 및 상기 기판 상에 배치되는 측벽부;를 포함하고, 상기 결합부재는 제1 결합부재; 및 상기 제1 결합부재 상부에 배치되는 제2 결합부재를 포함하고, 상기 제1 결합부재는 상기 제1 곡면과 상기 측벽부 사이에 배치되는 제1 상면; 및 상기 제1 평탄면과 상기 측벽부 사이에 배치되는 제2 상면을 포함하고, 상기 제1 상면은 상기 제2 상면 하부에 배치될 수 있다.
상기 제2 결합부재는 상기 제1 곡면과 상기 측벽부 사이에 배치되는 제3 상면 및 상기 제1 평탄면과 상기 측벽부 사이에 배치되는 제4 상면을 포함하고, 상기 제3 상면은 상기 제4 상면 하부에 배치될 수 있다.
상기 제4 상면은 상기 제1 평탄면 상부에 배치될 수 있다.
실시예에 따른 반도체 소자 패키지는 렌즈 하부의 외측에 평탄면과 곡면이 교번하게 배치됨으로써, 측벽 상에 용이하게 배치되고 측벽과 렌즈 사이의 접합붑재가 용이하게 도포될 수 있다.
또한, 렌즈와 측벽 사이에서 접합부재에 공극이 형성되는 것을 방지하여, 외부의 이물질이 내부의 반도체 소자로 침투하는 것을 용이하게 방지할 수 있다.
또한, 측벽을 도금에 의해 기판 상에 형성될 수 있고, 이로 인해 기판과 측벽부 사이의 접착력이 향상될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 반도체 소자 패키지의 개념도이고,
도 2는 도 1의 평면도이고,
도 3은 도 1의 저면도이고,
도 4는 도 2에 도 3을 중첩하여 나타낸 도면이고,
도 5는 도 2의 A-A 방향 단면도이고,
도 6은 본 발명의 실시예에 따른 렌즈의 사시도이고,
도 7은 본 발명의 실시예에 따른 렌즈의 평면도이고,
도 8은 본 발명의 실시예에 따른 렌즈의 렌즈부에 대한 상면도이고,
도 9는 본 발명의 실시예에 따른 렌즈의 측면도이고,
도 10은 도 6에서 II'로 절단된 단면도이고,
도 11은 본 발명의 실시예에 따른 렌즈와 결합부재를 도시한 측면도이고,
도 12는 본 발명의 실시예에 따른 렌즈와 결합부재를 도시한 평면도이고,
도 13은 도 5의 변형 예이고,
도 14a 내지 도 14h는 본 발명에 따른 반도체 소자 패키지의 제조 공정을 나타낸 도면이고,
도 15은 도 1의 반도체 소자의 개념도이다.
본 실시예들은 다른 형태로 변형되거나 여러 실시예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시예로 한정되는 것은 아니다.
특정 실시예에서 설명된 사항이 다른 실시예에서 설명되어 있지 않더라도, 다른 실시예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시예에 관련된 설명으로 이해될 수 있다.
예를 들어, 특정 실시예에서 구성 A에 대한 특징을 설명하고 다른 실시예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
실시예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자 패키지의 개념도이고, 도 2는 도 1의 평면도이고, 도 3은 도 1의 저면도이고, 도 4는 도 2에 도 3을 중첩하여 나타낸 도면이고, 도 5는 도 2의 A-A 방향 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자 패키지는 몸체(B), 반도체 소자(30), 제너 다이오드(40), 렌즈(50) 및 결합부재(60)를 포함할 수 있다.
먼저, 몸체(B)는 기판(10) 및 측벽부(20)를 포함할 수 있다. 기판(10)은 몸체(B) 내에서 하부에 배치될 수 있으며, 측벽부(20)는 기판(10) 상면의 측부에 배치될 수 있다.
또한, 기판(10) 및 측벽부(20)는 금속이나 세라믹 재질을 포함할 수 있으며, 서로 같은 재질로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 뿐만 아니라, 기판(10) 및 측벽부(20)는 반도체 소자 패키지에서 일체로 이루어질 수도 있으나, 서로 연결되는 구조로 이루어질 수도 있다.
구체적으로, 기판(10)은 절연성 기판, 인쇄회로기판(PCB) 또는 금속기판 등을 포함할 수 있다. 기판(10)은 세라믹 소재를 포함하는 절연성 기판일 수 있다. 세라믹 소재는 저온 소성 세라믹(LTCC, low temperature co-fired ceramic) 또는 고온 소성 세라믹(HTCC, high temperature co-fired ceramic)을 포함할 수 있다. 일 예로서, 기판(10)은 AlN과 같은 세라믹 소재를 포함할 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고, 기판(10)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3 등과 같은 다른 세라믹 소재를 포함할 수도 있다.
그리고 기판(10)의 폭은 2.0mm 내지 5.0mm일 수 있고, 예시적으로 3.50mm일 수 있다. 그리고 기판(10) 상에는 제1 전극(100) 및 제2 전극(110)이 배치될 수 있다.
측벽부(20)는 기판(10) 상에 배치될 수 있다. 예시적으로, 측벽부(20)는 기판(10)의 상면에 직접 접촉할 수 있지만, 반드시 이에 한정되는 것은 아니고, 기판(10)과 측벽부(20) 사이에는 스퍼터링(sputtering) 등에 의해 형성되는 시드층(미도시)이 배치될 수도 있다. 또한, 측벽부(20)는 제1 전극(100)과 제2 전극(110)을 둘러싸도록 배치될 수 있다.
그리고 측벽부(20)는 캐비티(21)를 포함할 수 있다. 캐비티(21)는 기판(10)의 상면의 적어도 일부를 포함하는 바닥면을 가질 수 있다.
이러한 캐비티(21)는 에어 갭(air gap)을 포함할 수 있다. 에어 갭은 공기가 채워진 공간을 의미할 수 있고, 하나의 에어 갭이 캐비티(21)의 전체 영역에 걸쳐 형성될 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고, 캐비티(21) 내에는 공기 이외의 다양한 가스(예: 질소)가 충전될 수도 있으며, 고분자 수지 등이 충전될 수도 있다.
캐비티(21)의 측면은 캐비티(21)의 바닥면에 대하여 수직하게 배치될 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고, 캐비티(21)의 측면은 캐비티(21)의 바닥면에 대하여 90도보다 큰 각도로 경사지게 배치될 수도 있다.
측벽부(20)는 단차부(23)를 포함할 수 있다. 단차부(23)는 캐비티(21)의 상부에 배치될 수 있다. 단차부(23)는 측벽부(20)의 내측면에서부터 측벽부(20)의 가장자리를 향해 연장될 수 있고, 측벽부(20)의 상면에서부터 기판(10)을 향해 연장될 수 있다.
반도체 소자(30)는 제1 전극(100) 상에 배치될 수 있다. 반도체 소자(30)는 제1 와이어(W1)를 통해 제2 전극(110)에 연결될 수 있다.
반도체 소자(30)는 자외선 광을 방출할 수 있다. 일 예로서, 반도체 소자(30)는 320nm 내지 420nm 범위의 피크 파장을 가지는 근자외선 파장대의 광(UV-A)을 방출할 수 있다. 다른 예로서, 반도체 소자(30)는 280nm 내지 320nm 범위의 피크 파장을 가지는 원자외선 파장대의 광(UV-B)을 방출할 수도 있다. 또 다른 예로서, 반도체 소자(30)는 100nm 내지 280nm 범위의 피크 파장을 가지는 심자외선 파장대의 광(UV-C)을 방출할 수도 있다.
제너 다이오드(40)는 제2 전극(110) 상에 배치될 수 있다. 제너 다이오드(40)는 제2 와이어(W2)를 통해 제1 전극(100)에 연결될 수 있다.
렌즈(50)는 측벽부(20) 상에 배치될 수 있다. 렌즈(50)는 단차부(23)의 하면에 배치될 수 있다. 그 결과, 렌즈(50)의 하부면은 측벽부(20)의 상면보다 하부에 배치될 수 있다.
렌즈(50)는 쿼츠(Quartz)로 이루어질 수 있다.. 그러나, 반드시 이에 한정되는 것은 아니고, 렌즈(50)는 자외선 광의 투과율이 우수한 다른 물질을 포함할 수도 있다.
결합부재(60)는 렌즈(50)와 측벽부(20) 사이에 배치될 수 있다. 결합부재(60)는 위치에 따라 상면의 일부는 측벽부(20)의 상면보다 상부에 배치될 수 있다 . 이러한 결합부재(60)에 대한 자세한 설명은 후술한다.
도 2를 참조하면, 제1 전극(100)과 제2 전극(110)은 서로 이격되게 배치될 수 있다.
제1 전극(100)과 제2 전극(110)은 측벽부(20)와 이격되게 배치될 수 있다.
먼저, 제1 전극(100)은 제1 실장부(101) 및 제1 연결부(103)를 포함할 수 있다. 제1 실장부(101) 상에는 반도체 소자(30)가 배치될 수 있다.
제1 연결부(103)는 제1 실장부(101)와 제1 관통전극(120)을 연결할 수 있다. 한 쌍의 제1 관통전극(120)은 패키지의 제1 방향(X축 방향)의 중심선을 기준으로 대칭되게 배치될 수 있다. 제1 방향(X축 방향)은 제2 패드(150)와 제1 패드(140) 간의 이격 방향이고, 제2 방향(Y축 방향)은 제1 방향에 수직한 방향으로, 복수의 제1 관통 전극이 이격 방향이고, 제3 방향(Z축 방향)은 제1 방향과 제2 방향에 수직한 방향으로 반도체 소자와 렌즈 간의 이격 방향이다.
제1 연결부(103)와 제너 다이오드(40)는 제2 와이어(W2)를 통해 연결될 수 있다.
제2 전극(110)은 제2 실장부(111)와 제2 연결부(113)를 포함할 수 있다. 제2 실장부(111) 상에는 제너 다이오드(40)가 배치될 수 있다. 제2 연결부(113)는 제2 실장부(111)와 제2 관통전극(130)을 연결할 수 있다. 한 쌍의 제2 관통전극(130)은 패키지의 X축 방향의 중심선을 기준으로 대칭되게 배치될 수 있다.
제2 연결부(113)와 반도체 소자(30)는 제1 와이어(W1)를 통해 연결될 수 있다.
제1 연결부(103)와 제2 연결부(113)는 X축 방향으로 상호간에 이격되게 배치될 수 있다.
제1 실장부(101)와 제2 실장부(111)는 제1 연결부(103)와 제2 연결부(113) 사이에서 X축 방향과 수직인 제2 방향(Y축 방향)으로 상호간에 이격되게 배치될 수 있다. X축 및 Y축 방향은 기판(10)의 상면과 평행한 방향일 수 있다.
제1 연결부(103)는 제1 실장부(101)보다 Y축 방향으로 돌출됨으로써, 제2 와이어(W2)가 반도체 소자(30)와 간섭하지 않고 연결될 수 있는 영역이 확보될 수 있다.
제2 연결부(113)는 제2 실장부(111)보다 Y축 방향으로 돌출됨으로써, 제1 와이어(W1)가 제너 다이오드(40)와 간섭하지 않고 연결될 수 있는 영역이 확보될 수 있다.
반도체 소자(30)와 제너 다이오드(40)는 패키지의 Y축 방향으로 상호간에 이격되게 배치될 수 있다.
반도체 소자(30)는 패키지의 X축 방향의 중심선과 Y축 방향의 중심선이 교차되는 영역에 배치될 수 있다.
제너 다이오드(40)는 패키지의 Y축 방향의 중심선 상에 배치될 수 있다.
도 3을 참조하면, 기판(10)의 하부에는 제1 패드(140), 제2 패드(150) 및 절연부(160)가 배치될 수 있다.
제1 패드(140)와 제2 패드(150)는 X축 방향으로 상호간에 이격되게 배치될 수 있다.
제1 패드(140)와 제2 패드(150)의 X축 방향의 이격 거리는 0.40mm 내지 0.60mm일 수 있고, 예시적으로 0.50mm일 수 있다.
제1 패드(140)는 제1-1 도전층(141) 및 제2-1 도전층(145)을 포함할 수 있다.
제1-1 도전층(141)은 기판(10)의 하부에 배치될 수 있고, 제2-1 도전층(145)은 제1-1 도전층(141)의 하부에 배치될 수 있다. 제1-1 도전층(141)은 제2 테두리부(143)를 포함할 수 있다. 제2 테두리부(143)는 제2-1 도전층(145)의 측면보다 외측으로 돌출될 수 있다.
제1-1 도전층(141)의 X축 방향의 폭은 0.60mm 내지 0.80mm일 수 있고, 예시적으로 0.70mm일 수 있다. 제1-1 도전층(141)의 Y축 방향의 폭은 3.00mm 내지 3.60mm일 수 있고, 예시적으로 3.30mm일 수 있다. 제2-1 도전층(145)의 X축 방향의 폭은 0.50mm 내지 0.70mm일 수 있고, 예시적으로 0.60mm일 수 있다. 제2-2 도전층(145)의 Y축 방향의 폭은 2.80mm 내지 3.40mm일 수 있고, 예시적으로 3.10mm일 수 있다.
제1-1 도전층(141)은 제2-1 도전층(145)과 상하 방향으로 중첩되는 영역에서 제1 관통전극(120)에 연결될 수 있다.
제2 패드(150)는 제1-2 도전층(151) 및 제2-2 도전층(157)을 포함할 수 있다.
제1-2 도전층(151)은 기판(10)의 하부에 배치될 수 있고, 제2-2 도전층(157)은 제1-2 도전층(151)의 하부에 배치될 수 있다. 제1-2 도전층(151)은 제3 테두리부(153)를 포함할 수 있다. 제3 테두리부(153)는 제2-2 도전층(157)의 측면보다 외측으로 돌출될 수 있다.
제1-2 도전층(151)의 X축 방향의 폭은 1.90mm 내지 2.30mm일 수 있고, 예시적으로 2.10mm일 수 있다. 제1-2 도전층(151)의 Y축 방향의 폭은 3.00mm 내지 3.60mm일 수 있고, 예시적으로 3.30mm일 수 있다. 제2-2 도전층(157)의 X축 방향의 폭은 1.80mm 내지 2.20mm일 수 있고, 예시적으로 2.00mm일 수 있다. 제2-2 도전층(157)의 Y축 방향의 폭은 2.80mm 내지 3.40mm일 수 있고, 예시적으로 3.10mm일 수 있다.
제1-2 도전층(151)은 제1 볼록부(155)를 포함할 수 있다. 제1 볼록부(155)는 제2-2 도전층(157) 및 제3 테두리부(153)보다 제1 패드(140)를 향해 돌출될 수 있다.
제1 볼록부(155)는 X축 방향으로 연장될 수 있다. 제1 볼록부(155)는 제2 관통전극(130)에 연결될 수 있다.
제2 패드(150)는 제1 볼록부(155)로 인해 제1 볼록부(155)를 제외한 나머지 영역에서 쇼트 방지를 위한 제1 패드(140)와의 간격을 충분히 확보할 수 있다.
제1 패드(140)는 리세스(147)를 포함할 수 있다. 리세스(147)는 제1 패드(140)의 측면이 제1 볼록부(155)와 마주보는 위치에서 제2 패드(150)의 반대 방향으로 함몰되어 형성될 수 있다.
리세스(147)는 X축 방향으로 연장될 수 있다. 제2 패드(150)는 리세스(147)로 인해 제1 볼록부(155)를 포함한 전체 영역에서 쇼트 방지를 위한 제1 패드(140)와의 간격을 충분히 확보할 수 있다.
리세스(147)는 곡률을 가질 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고, 리세스(147)는 제2 볼록부(161)의 형상에 대응되는 형상을 가질 수도 있다. 예시적으로, 제2 볼록부(161)가 다각 형상인 경우에 리세스(147) 역시 다각 형상을 가질 수 있다.
절연부(160)는 제1 패드(140)와 제2 패드(150) 사이에 배치될 수 있다.
절연부(160)는 기판(10)의 하부에 배치될 수 있고, 절연부(160)의 일부는 제1 볼록부(155)와 상하 방향으로 중첩될 수 있다.
절연부(160)의 X축 방향의 폭은 0.40mm 내지 0.60mm일 수 있고, 예시적으로 0.50mm일 수 있다. 절연부(160)의 Y축 방향의 폭은 3.00mm 내지 3.60mm일 수 있고, 예시적으로 3.30mm일 수 있다.
절연부(160)는 제2 볼록부(161)를 포함할 수 있다. 제2 볼록부(161)는 절연부(160)의 측면이 제1 패드(140)를 향해 돌출되어 형성될 수 있다. 제2 볼록부(161)는 곡률을 가진 것으로 도시하였지만, 반드시 이에 한정되는 것은 아니고, 제2 볼록부(161)는 다각 형상일 수도 있다.
제2 볼록부(161)는 리세스(147) 내에 배치될 수 있다.
절연부(160)는 절연성 물질로 제작될 수 있다. 일 예로서, 절연부(160)는 PSR(Photoimageable Solder Resist)을 포함할 수 있다.
그러나, 반드시 이에 한정되는 것은 아니고, 절연부(160)는 EMC, 화이트 실리콘, 실리콘 수지 조성물, 실리콘 변성 에폭시 수지 등의 변성 에폭시 수지 조성물, 에폭시 변성 실리콘 수지 등의 변성 실리콘 수지 조성물, 폴리이미드 수지 조성물, 변성 폴리이미드 수지 조성물, 폴리프탈아미드(PPA), 폴리카보네이트 수지, 폴리페닐렌 설파이드(PPS), 액정 폴리머(LCP), ABS 수지, 페놀 수지, 아크릴 수지, PBT 수지 등을 포함할 수도 있다.
도 4를 참조하면, 반도체 소자(30)는 제1 패드(140) 상에 배치될 수 있다. 즉, 반도체 소자(30)는 제1 패드(140)와 상하 방향으로 중첩되는 영역에 배치될 수 있다.
이 경우, 제1 패드(140)의 일단은 반도체 소자(30)와 상하 방향으로 중첩되는 영역까지 연장됨으로써 방열 면적이 증가할 수 있고, 그로 인해 방열 효과가 개선될 수 있다.
제1 패드(140)의 타단은 측벽부(20)와 상하 방향으로 중첩되는 영역까지 연장됨으로써 방열 면적이 더욱 증가할 수 있고, 그로 인해 방열 효과가 더욱 개선될 수 있다.
도 5를 참조하면, 제1 관통전극(120)과 제2 관통전극(130)은 기판(10)을 상하 방향으로 관통할 수 있다.
제1 관통전극(120)은 제1 전극(100)과 제1 패드(140)를 연결할 수 있고, 제2 관통전극(130)은 제2 전극(110)과 제2 패드(150)를 연결할 수 있다.
측벽부(20)의 내측면 및 외측면은 요철을 가질 수 있다. 즉, 측벽부(20)의 내측면 및 외측면 각각은 복수의 오목부(25)와 복수의 볼록부(27)를 포함할 수 있다. 측벽부(20)는 복수의 오목부(25) 및 볼록부(27)로 인해 표면적이 증가하여 방열 특성이 개선될 수 있다.
오목부(25) 및 볼록부(27)의 각각은 측벽부(20)를 따라 캐비티(21)를 둘러싸도록 연장될 수 있다.
기판(10)의 상면에서부터 렌즈(50)의 하면까지의 높이(H5)는 기판(10)의 상면에서부터 측벽부(20)의 외측면에 포함된 오목부(25) 중 최상단에 배치되는 오목부(25)까지의 높이(H6)보다 클 수 있고, 기판(10)의 상면에서부터 측벽부(20)의 상면까지의 높이(H7)보다 작을 수 있다. 즉, 렌즈(50)의 하면은 측벽부(20)의 외측면에 포함된 오목부(25) 중 최상단에 배치되는 오목부(25)와 측벽부(20)의 상면 사이에 배치될 수 있다.
측벽부(20)는 제1 금속부(200), 제2 금속부(210), 제3 금속부(220) 및 제4 금속부(230)를 포함할 수 있다.
그러나, 반드시 이에 한정되는 것은 아니고, 측벽부(20)는 기판(10) 상에 적층된 복수, 예를 들어 3개 또는 5개 이상의 금속부를 포함할 수도 있다.
제1 금속부(200)는 기판(10) 상에 배치될 수 있다. 제2 금속부(210)는 제1 금속부(200) 상에 배치될 수 있다. 제3 금속부(220)는 제2 금속부(210) 상에 배치될 수 있다. 제4 금속부(230)는 제3 금속부(220) 상에 배치될 수 있다. 제1 금속부 내지 제4 금속부(200, 210, 220, 230)는 상호간에 직접 접촉하게 적층될 수 있다.
제1 금속부(200)는 제1 금속부(200)의 내측면에서부터 외측면까지의 제1 최대 폭(D1)을 포함할 수 있다. 제2 금속부(210)는 제2 금속부(210)의 내측면에서부터 외측면까지의 제2 최대 폭(D2)을 포함할 수 있다. 제3 금속부(220)는 제3 금속부(220)의 내측면에서부터 외측면까지의 제3 최대 폭(D3)을 포함할 수 있다. 제4 금속부(230)는 제4 금속부(230)의 내측면에서부터 외측면까지의 제4 최대 폭(D4)을 포함할 수 있다. 금속부의 폭은 기판(10)의 상면과 평행하며 측벽부(20)의 내측면에서 외측면를 향하는 제1 방향(X축 방향)으로의 폭을 의미할 수 있고, 측벽부(20)의 요철로 인해 기판(10)의 상면으로부터의 높이에 따라 달라질 수 있다. 이때, 금속부의 최대 폭은 해당 금속부가 가질 수 있는 폭 중 최대값을 의미할 수 있다.
제1 최대 폭(D1)은 제2 최대 폭(D2) 및 제3 최대 폭(D3)보다 클 수 있다. 예시적으로, 제1 금속부(200)의 최외측면은 제2 금속부(210)의 최외측면보다 기판(10)의 측면에 인접할 수 있다. 즉, 제1 금속부(200)는 제2 금속부(210)의 외측면의 볼록부(27)보다 외측으로 돌출되는 제1 테두리부(201)를 포함할 수 있다. 또한, 제1 금속부(200)의 두께(H1)는 제2 금속부(210)의 두께(H2)보다 작을 수 있다. 두께는 하면에서부터 상면까지의 수직 높이를 의미할 수 있다.
이 경우, 측벽부(20)가 도금에 의해 형성될 때 제1 금속부(200)로 인해 기판(10) 등의 스트레스가 개선될 수 있다. 또한, 접착 면적이 증가하여 기판(10)과 측벽부(20) 사이의 접착력이 개선될 수 있다. 또한, 제1 금속부(200)가 제2 금속부(210)보다 외측으로 돌출됨으로써, 제1 금속부(200)가 제2 금속부(210)보다 내측으로 돌출되는 부분을 없애거나 최소화할 수 있다. 그로 인해, 캐비티(21)의 바닥면의 면적이 증가할 수 있다. 또한, 반도체 소자(30)의 크기 및 광 출력이 개선될 수 있다.
제1 금속부(200)와 제2 금속부(210) 사이의 경계면은 제1 테두리부(201)의 상면에서부터 기판(10)의 상면과 평행하게 연장되는 평면으로 정의될 수 있다.
제2 금속부(210)와 제3 금속부(220) 사이의 경계면은 측벽부(20)의 내측면에서 측벽부(20)의 외측면으로 향하는 방향으로의 폭이 측벽부(20)의 내측면에 포함된 오목부(25)에서 가장 작은 평면으로 정의될 수 있다. 제2 금속부(210)와 제3 금속부(220) 사이의 경계면은 기판(10)의 상면과 평행하게 연장될 수 있다. 측벽부(20)의 내측면 또는 외측면은 제2 금속부(210)와 제3 금속부(220) 사이에서 오목부(25)를 포함할 수 있다.
제4 최대 폭(D4)은 제2 최대 폭(D2) 및 제3 최대 폭(D3)보다 작을 수 있다. 그 결과, 단차부(23)는 제4 금속부(230)의 내측에 배치될 수 있다. 즉, 단차부(23)는 제3 금속부(220)의 내측면과 제4 금속부(230)의 내측면 사이에 배치될 수 있다. 또한, 제3 금속부(220)의 내측면은 단차부(23)의 하면을 통해 제4 금속부(230)의 내측면과 연결될 수 있다.
제3 금속부(220)와 제4 금속부(230) 사이의 경계면은 단차부(23)의 하면에서부터 기판(10)의 상면과 평행하게 연장되는 평면으로 정의될 수 있다.
측벽부(20)의 외측면에서 볼 때, 제1 금속부(200)와 제2 금속부(210), 제2 금속부(210)와 제3 금속부(220), 및 제3 금속부(220)와 제4 금속부(230)의 경계에서, 금속부(200, 210, 220, 230)의 내측면에서 외측면으로 향하는 방향으로의 폭이 변화하면서 나타나는 경계선을 확인할 수 있다. 즉, 측벽부(20)의 외측면은 제1 금속부(200)와 제2 금속부(210) 사이의 제1 경계선, 제2 금속부(210)와 제3 금속부(220) 사이의 제2 경계선, 제3 금속부(220)와 제4 금속부(230) 사이의 제3 경계선을 포함할 수 있으며, 제1 내지 제3 경계선은 측벽부(20)의 외측면에 배치되는 오목부(25)에 대응하게 위치할 수 있다. 또한, 제5 금속부, 제6 금속부 등을 포함하는 경우, 제4 경계선 및 제5 경계선을 더 포함할 수 있다.
제1 금속부(200)의 두께(H1)는 40㎛ 내지 60㎛일 수 있고, 예시적으로 50㎛일 수 있다. 제1 금속부(200)의 두께(H1)는 나머지 금속부의 두께보다 얇게 제작될 수 있다. 예시적으로, 제1 금속부(200)의 두께(H1)를 전극(100, 110) 및 패드(140, 150)와 동일하게 제어하여 전극(100, 110) 및 패드(140, 150)와 일체로 형성할 수 있는 장점이 있을 수 있다.
제1 금속부(200)의 서로 마주보는 2개의 외측면 사이의 폭은 3.00mm 내지 3.60mm일 수 있고, 예시적으로 3.35mm일 수 있다. 제1 금속부(200)의 서로 마주보는 2개의 내측면 사이의 폭은 1.80mm 내지 2.20mm일 수 있고, 예시적으로 2.00mm일 수 있다.
제2 금속부(210)의 두께(H2)는 190㎛ 내지 210㎛일 수 있고, 예시적으로 195㎛ 또는 200㎛일 수 있다. 제2 금속부(210)의 서로 마주보는 2개의 내측면 사이의 폭은 1.80mm 내지 2.20mm일 수 있고, 예시적으로 2.00mm일 수 있다.
제3 금속부(220)의 두께(H3)는 190㎛ 내지 250㎛일 수 있고, 예시적으로 200㎛ 또는 245㎛일 수 있다. 제3 금속부(220)의 서로 마주보는 2개의 내측면 사이의 폭은 1.80mm 내지 2.20mm일 수 있고, 예시적으로 2.00mm일 수 있다.
제4 금속부(230)의 두께(H4)는 190㎛ 내지 240㎛일 수 있고, 예시적으로 200㎛ 또는 230㎛일 수 있다. 이때, 제2 금속부 내지 제4 금속부(210, 220, 230)의 두께는 동일할 수도 있고, 상이할 수도 있다. 이는 공정상 제조 공차 때문일 수도 있고, 각 금속부의 기능에 맞게 의도적으로 제어된 것일 수도 있다. 제4 금속부(230)의 서로 마주보는 2개의 내측면 사이의 폭은 2.40mm 내지 2.80mm일 수 있고, 예시적으로 2.60mm일 수 있다. 제4 금속부(230)의 인접하는 2개의 외측면을 연결하는 모서리부의 곡률은 0.27mm 내지 0.33mm일 수 있고, 예시적으로 0.30mm일 수 있다. 제1 패드(140) 또는 제2 패드(150)의 하면에서부터 제4 금속부(230)의 상면까지의 높이는 1.2mm 내지 1.6mm일 수 있고, 예시적으로 1.43mm일 수 있다.
도 6은 본 발명의 실시예에 따른 렌즈의 사시도이고, 도 7은 본 발명의 실시예에 따른 렌즈의 평면도이고, 도 8은 본 발명의 실시예에 따른 렌즈의 렌즈부에 대한 상면도이고, 도 9는 본 발명의 실시예에 따른 렌즈의 측면도이고, 도 10은 도 6에서 II’로 절단된 단면도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 렌즈(50)는 렌즈부(51), 렌즈부(51) 외측면에 배치되는 돌출부(52)를 포함할 수 있다. 이러한 렌즈(50)는 상술한 몸체(B)의 측벽부(20) 상에 안착할 수 있다.
먼저, 렌즈부(51)는 외측면에 복수 개의 돌출부(52)가 배치될 수 있다. 그리고 렌즈부(51)는 이격 배치된 복수 개의 돌출부(52) 사이에 평탄(flat)한 평탄 영역(FP)을 포함할 수 있다.
그리고 렌즈부(51)는 중앙에서 광축을 향해 볼록한 구조를 가질 수 있다. 여기서, 광축(도 7에서 중심축(CP)과 동일)은 렌즈부(51)의 중심을 지나 제3 방향으로 연장된 직선일 수 있다. 이러한 중심축(CP)은 제1 평탄면(SP2)을 이등분하는 선의 교점을 지나갈 수 있다.
또한, 본 명세서 내에서 상부는 반도체 소자(30)에서 렌즈(50)를 향한 방향일 수 있고, 하부는 렌즈(50)에서 반도체 소자(30)를 향한 방향일 수 있다. 예컨대, 렌즈부(51)는 상부로 볼록한 구조일 수 있다. 또한, 렌즈부(51)는 돔(dome), 반구 형상을 가질 수 있으나, 이에 한정되는 것은 아니다.
돌출부(52)는 렌즈부(51)의 외측면에 배치되고, 외측을 향해 돌출될 수 있다. 이러한 돌출부(52)는 복수 개일 수 있으며, 동일한 곡률을 갖도록 이루어질 수 있다. 복수 개의 돌출부(52)는 서로 이격 배치될 수 있다. 또한, 복수 개의 돌출부(52)는 제3 방향으로 서로 동일한 높이에 배치될 수 있다.
또한, 이격 배치된 돌출부(52) 사이에는 상술한 렌즈부(51)의 평탄 영역(FP)이 배치될 수 있다.
도 7 및 도 8을 참조하면, 렌즈부(51)는 돌출부(52)와 제3 방향으로 동일한 높이에 배치되는 제1 곡면(SP1) 및 제1 평탄면(SP2)을 포함할 수 있다. 다시 말해, 제1 곡면(SP1) 및 제1 평탄면(SP2)은 제3 방향(Z축 방향)으로 길이가 돌출부(52)의 제3 방향으로 길이와 동일하며, 제1 방향 및/또는 제2 방향으로 중첩되게 배치될 수 있다.
이 때, 제1 곡면(SP1) 및 제1 평탄면(SP2)은 렌즈부(51)의 하부 가장자리에 위치하고 돌출부(52) 사이에 배치될 수 있다. 실시예로, 제1 곡면(SP1) 및 제1 평탄면(SP2)은 렌즈부(51)에서 최외측을 따라 배치될 수 있으며, 여기서 외측은 중심축(CP)을 기준으로 렌즈의 외부를 향하여 멀어지는 방향으로 렌즈의 중심축에서 돌출부(52)를 향한 방향을 의미하며, 내측은 중심축(CP)을 기준으로 가까워지는 방향으로 렌즈(50)의 돌출부(52)에서 중심축(CP)을 향한 방향을 의미한다. 다시 말해, 렌즈부(51)에는 하부 가장자리에서 곡률을 갖는 복수 개의 제1 곡면(SP1)과 평평한 제1 평탄면(SP2)이 교번하여 배치될 수 있다.
먼저, 제1 곡면(SP1)은 곡면일 수 있으며, 제1 평탄면(SP2)은 플랫한(flat) 면으로 평탄면(flat surface)일 수 있다. 그리고 제1 곡면(SP1)과 제1 평탄면(SP2)은 렌즈부(51)와 돌출부(52)의 형상에 따라 복수 개일 수 있다. 실시예로, 제1 곡면(SP1)은 돌출부(52)와 접하는 면으로 개수가 돌출부(52)의 개수와 같을 수 있다. 그리고 제1 평탄면(SP2)은 이격 배치된 돌출부(52) 사이에 배치되어 개수가 돌출부(52)의 개수와 같을 수 있다. 예를 들어 돌출부(52)의 개수가 4개인 경우 제1 평탄면(SP2)의 개수도 4개로 같을 수 있다. 그리고 실시예로, 제1 곡면(SP1)은 제1 평탄면(SP2)과 렌즈부(51)의 가장자리에서 교번하여 배치되며, 예를 들어, 제1 곡면(SP1)은 제1-1 곡면(SP1a), 제1-2 곡면(SP1b), 제1-3 곡면(SP1c) 및 제1-4 곡면(SP1d)을 포함할 수 있다. 제1-1 곡면(SP1a), 제1-2 곡면(SP1b), 제1-3 곡면(SP1c) 및 제1-4 곡면(SP1d)은 이격 배치될 수 있으며, 사이에 제1 평탄면(SP2)이 배치될 수 있다.
제1-1 곡면(SP1a), 제1-2 곡면(SP1b), 제1-3 곡면(SP1c) 및 제1-4 곡면(SP1d)은 렌즈부(51)의 중심축(CP)으로부터의 최소 이격 거리(R1)가 제1 평탄면(SP2)과 중심축(CP) 사이의 최소 이격 거리(R2)보다 클 수 있다.
또한, 후술하는 돌출부(52)의 에지면(ES)과 중심축(CP) 사이의 최대 이격 거리(R3)는 제1-1 곡면(SP1a), 제1-2 곡면(SP1b), 제1-3 곡면(SP1c) 및 제1-4 곡면(SP1d)과 렌즈부(51)의 중심축(CP)으로부터의 최소 이격 거리(R1)보다 클 수 있다. 또한, 돌출부(52)의 에지면(ES)과 중심축(CP) 사이의 최대 이격 거리(R3)는 제1 평탄면(SP2)과 중심축(CP) 사이의 최소 이격 거리(R2)보다 클 수 있다.
그리고 제1-1 곡면(SP1a), 제1-2 곡면(SP1b), 제1-3 곡면(SP1c) 및 제1-4 곡면(SP1d)은 상술한 바와 같이 곡면으로 이루어지며, 중심축(CP)과의 거리가 모두 동일할 수 있다. 그리고 제1-1 곡면(SP1a)과 제1-3 곡면(SP1c)은 서로 마주보게 배치될 수 있고, 제1-2 곡면(SP1b)과 제1-4 곡면(SP1d)은 서로 마주보게 배치될 수 있다.
또한, 제1 평탄면(SP2)은 제2-1 평탄면(SP2a), 제2-2 평탄면(SP2b), 제2-3 평탄면(SP2c) 및 제2-4 평탄면(SP2d)을 포함할 수 있다.
이 때, 제2-1 평탄면(SP2a), 제2-2 평탄면(SP2b), 제2-3 평탄면(SP2c) 및 제2-4 평탄면(SP2d)은 상술한 바와 같이 평면(YZ 또는 XZ) 상으로 플랫한 평탄면일 수 있다. 제2-1 평탄면(SP2a)은 제1-1 곡면(SP1a)과 제1-2 곡면(SP1b) 사이에 배치될 수 있다. 그리고 제2-2 평탄면(SP2b)은 제1-2 곡면(SP1b)과 제1-3 곡면(SP1c) 사이에 배치될 수 있다. 그리고 제2-3 평탄면(SP2c)은 제1-3 곡면(SP1c)과 제1-4 곡면(SP1d) 사이에 배치될 수 있으며, 제2-4 평탄면(SP2d)은 제1-4 곡면(SP1d)과 제1-1 곡면(SP1a) 사이에 배치될 수 있다.
또한, 제2-1 평탄면(SP2a)과 제2-3 평탄면(SP2c)은 마주보게 배치될 수 있으며, 제1 가상선(VL1)에 의해 이등분될 수 있다. 제1 가상선(VL1)은 중심축(CP)과 교차할 수 있다. 제2-1 평탄면(SP2a)과 제2-3 평탄면(SP2c)은 제1 가상선(VL1)으로부터 멀어질수록 중심축(CP)과의 이격 거리가 증가할 수 있다.
또한, 제2-2 평탄면(SP2b)과 제2-4 평탄면(SP2d)은 서로 마주보게 배치될 수 있으며, 제2 가상선(VL2)에 의해 이등분될 수 있다. 제2 가상선(VL2)은 중심축(CP)과 교차할 수 있다. 이 때, 제2-2 평탄면(SP2b)과 제2-4 평탄면(SP2d)은 제2 가상선(VL2)으로부터 멀어질수록 중심축(CP)과의 이격 거리가 증가할 수 있다.
돌출부(52)는 렌즈부(51) 외측에 배치될 수 있다. 즉, 돌출부(52)는 상술한 렌즈부(51)와 수직 방향인 제3 방향(Z축 방향)으로 중첩되지 않을 수 있다.
구체적으로, 돌출부(52)는 렌즈부(51)의 제1 곡면(SP1)과 접하며, 외측으로 돌출될 수 있다. 그리고 돌출부(52)는 최외측면으로 에지면(ES)을 포함할 수 있으며, 에지면(ES)은 렌즈부(51)의 외측면에서 외측으로 연장되어 배치될 수 있으며, 일부 곡면을 포함할 수 있다. 예컨대, 그리고 에지면(ES)은 평면(YZ 평면) 상에서 일부 곡면을 가질 수 있다. 그리고 이러한 에지면(ES)은 인접한 제1 평탄면(SP2) 사이에 배치될 수 있다. 또한, 에지면(ES)은 렌즈부(51)의 제1 평탄면(SP2)과 연결되고 접할 수 있다.
이러한 구성에 의하여, 렌즈는 상술한 몸체의 측벽의 단차부 하면에 용이하게 배치될 수 있으며, 결합부재를 용이하게 도포할 수 있는 공간을 제공할 수 있다. 이러한 에지면(ES)의 구체적인 형상에 대해서는 이하 후술한다.
그리고 렌즈부(51)의 제1 방향(X축 방향)으로 최대 길이(L1)는 렌즈부(51)의 제2 방향(Y축 방향)으로 최대 길이(L2)와 같을 수 있다. 실시예로, 렌즈부(51)의 제1 방향(X축 방향)으로 최대 길이(L1)와 렌즈부(51)의 제2 방향(Y축 방향)으로 최대 길이(L2)는 2㎜ 내지 5㎜일 수 있다. 다만, 이러한 길이에 한정되는 것은 아니다.
렌즈부(51)는 돌출부(52) 상부 영역에 배치되는 제1 출사면(51a)과 제2 출사면(51b)을 포함할 수 있다. 제1 출사면(51a)과 제2 출사면(51b)은 내부의 반도체 소자로부터 방출된 광이 외부로 출사하는 면일 수 있다. 이러한 제1 출사면(51a)은 제2 출사면(51b) 하부에 배치될 수 있다. 즉, 제1 출사면(51a)은 제2 출사면(51b)과 렌즈부(51) 사이에 배치될 수 있다.
제1 출사면(51a)은 제1 곡면(SP1) 및 돌출부(52) 상에 배치될 수 있다. 그리고 제1 출사면(51a)은 돌출부(52) 상에서 제3 방향(Z축 방향)을 향해 연장되는 곡면을 포함할 수 있다. 또한, 제1 출사면(51a)은 제1 평탄면(SP2) 상부에 배치되고 플랫한 평면인 제2 평탄면(F1)을 포함할 수 있다.
제2 출사면(51b)은 제1 출사면(51a)에서 상부로 연장되도록 배치될 수 있다. 상술한 바와 같이 렌즈부(51)가 돔 형상으로 제2 출사면(51b)은 곡면으로 이루어질 수 있다. 이러한 구성에 의하여, 렌즈부(51)를 통해 출사되는 광은 곡면인 제2 출사면(51b)을 통과하므로 수직면 등에 의하여 발생하는 빛 반사에 의한 비전 에러(vision error)를 방지할 수 있다.
도 9 및 도 10을 참조하면, 상술한 바와 같이 렌즈부(51)는 가장자리에서 평탄 영역(FP)을 포함하고, 돌출부(52)는 에지면(ES)을 포함할 수 있다.
구체적으로, 평탄 영역(FP)은 이격 배치된 돌출부(52) 사이에 배치되는 제1 평탄면(SP2) 및 제2 평탄면(F1)을 포함할 수 있다.
먼저, 제1 평탄면(SP2)은 상술한 바와 같이 플랫한 평면으로, 수직 방향(제3 방향)으로 돌출부(52)와 동일한 높이에 위치할 수 있다. 그리고 상술한 돌출부(52)가 복수 개로 중심축(CP)을 기준으로 대칭으로 배치될 수 있으므로, 제1 평탄면(SP2)은 복수의 돌출부(52) 사이에서 중심축(CP)을 기준으로 대칭으로 배치될 수 있다. 즉, 렌즈부(51)는 복수의 돌출부(52)와 제3 방향으로 동일한 높이에 평탄한 면인 제1 평탄면(SP2)을 가짐으로써 결합부재(60)와의 결합력을 개선할 수 있다. 또한, 제1 평탄면(SP2)은 수직 방향(제3 방향)으로 연장된 제3 가상선(VL)에 의해 이등분될 수 있다.
그리고 제2 평탄면(F1)은 제1 평탄면(SP2) 상부에 배치될 수 있다. 이러한 제2 평탄면(F1)은 제1 평탄면(SP2)에서 상부로 연장 배치된 면으로, 제1 평탄면(SP2)과 동일한 평면을 이루는 평면이다. 또한, 제2 평탄면(F1)은 상술한 제1 출사면(51a)의 일부 면일 수 있다. 즉, 제2 평탄면(F1)은 제1 평탄면(SP2)과 제3 방향으로 중첩하게 배치될 수 있다.
그리고 제2 평탄면(F1)은 제3 가상선(VL3)으로부터 멀어질수록 높이(H10)가 감소할 수 있다. 이러한 구성에 의하여, 후술하는 결합부재는 바닥면(B1)에서 상면까지의 거리가 제2 곡면(C1)에서 제3 가상선(VL3)을 향해 완만하게 증가하여, 결합부재 내부의 공극 등이 발생하는 것을 용이하게 방지할 수 있다.
에지면(ES)은 제3 평탄면(F2) 및 제2 곡면(C1)을 포함할 수 있다. 제3 평탄면(F2)은 제1 평탄면(SP2)과 접할 수 있으며, 제1 평탄면(SP2)과 동일한 면일 수 있다. 즉, 제3 평탄면(F2)은 제1 평탄면(SP2)과 동일 평면 상에 배치될 수 있다. 또한, 제3 평탄면(F2)은 제2 평탄면(F1)과 동일 평면 상에 배치될 수 있다.
그리고 제3 평탄면(F2)은 제3 가상선(VL3)으로부터 멀어질수록 높이(H8)가 감소할 수 있다. 다시 말해, 제3 평탄면(F2)은 인접한 제1 평탄면(SP2)을 향해 높이가 증가할 수 있다. 이러한 구성에 의하여, 후술하는 결합부재가 제3 가상선(VL3)을 향해 완만하게 증가하여 결합부재 내부의 공극 등이 발생하는 것을 용이하게 방지할 수 있다.
제2 곡면(C1)은 바닥면(B1)으로부터 상부를 향해 굴곡진 면일 수 있다. 제2 곡면(C1)은 일부 제3 평탄면(F2) 상부에 배치될 수 있다. 그리고 제2 곡면(C1)은 상부의 제1 출사면(51a)과 접할 수 있다. 이 때, 제2 곡면(C1)의 최대 높이(H9)는 렌즈부(51)의 바닥면(B1)에서 제1 출사면(51a) 하면까지의 높이와 동일할 수 있다. 예컨대, 제2 곡면(C1)은 바닥면(B1) 사이의 높이가 상술한 측벽부의 상면과 바닥면(B1) 사이의 높이 이하일 수 있다.
또한, 제2 곡면(C1)은 렌즈부(51)로부터 외측에 배치되며, 상부로 갈수록 바닥면(B1)과 제1 접선(TL1)이 이루는 제1 각도(θ1)가 작아질 수 있다. 제1 접선(TL1)은 제2 곡면(C1)의 일 지점과 접하는 직선일 수 있다.
이러한 구성에 의하여, 접합 부재가 측벽부와 렌즈(50) 사이의 에지면(ES) 상에서 제2 곡면(C1)을 따라 위치할 수 있으며, 제2 곡면(C1) 상부에서 측벽부 상면으로 넘쳐 흐르지 않을 수 있다.
그리고 제3 평탄면(F2)과 제2 곡면(C1)은 제3 가상선(VL3)을 기준으로 대칭으로 배치될 수 있다. 이러한 구성에 의하여, 구조적 안정성을 향상시킬 수 있다.
또한, 제1 출사면(51a)은 렌즈부(51)에서 제2 평탄면(F1)과 동일한 높이를 갖는 영역의 외측면이고, 제2 출사면(51b)은 렌즈부(51)에서 제1 출사면(51a) 이외의 외측면이다.
이 때, 제1 출사면(51a)은 제2 곡면(C1)에 접하여 상부로 연장되는 제3 곡면(C2) 및 제1 평탄면(SP2) 상부에 배치되는 제2 평탄면(F1)을 포함할 수 잇다.
제2 평탄면(F1)은 제1 평탄면(SP2)과 수직 방향으로 중첩하게 배치될 수 있으며, 상술한 바와 같이 제1 평탄면(SP2)과 동일 평면을 이룰 수 있다. 또한, 제3 평탄면(F2)은 제1 평탄면(SP2)과 동일 평면을 이룰 수 있으며, 제1 평탄면(SP2)과 수직 방향으로 동일한 높이에 배치될 수 있다.
그리고 제3 곡면(C2)은 제2 곡면(C1) 상부에 배치되고 상부를 향해 굴곡진 면일 수 있다. 이 때, 제3 곡면(C2)은 상부로 갈수록 바닥면(B1)과 제2 접선(TL2)이 이루는 제2 각도(θ2)가 작아질 수 있다. 여기서, 제2 접선(TL2)은 제3 곡면(C1)의 일 지점과 접하는 직선일 수 있다. 이러한 구성에 의하여, 내부 반사가 감소하여 반도체 소자 패키지의 조도가 개선될 수 있다.
또한, 렌즈부(51)는 제4 곡면(K)을 포함할 수 있다. 제4 곡면(K)은 제2 평탄면(F1)과 접하도록 배치될 수 있다. 실시예로, 제4 곡면(K)은 일부가 제2 평탄면(F1)과 제3 곡면(C2) 사이에 배치될 수 있다. 실시예에서, 제4 곡면(K)은 제2 평탄면(F1) 상에 제2 평탄면(F1)과 접하도록 배치될 수 있다. 이러한 제4 곡면(K)은 상부 방향으로 굴곡진 면일 수 있다. 다만, 제4 곡면(K)은 제2 각도(θ2)의 평균 변화량보다 큰 평균 변화량으로 굴곡질 수 있다. 즉, 제4 곡면(K)은 상부로 갈수록 바닥면(B1)과 제3 접선이 이루는 제3 각도(θ2)의 기울기의 평균 변화량이 제2 각도(θ2)의 평균 변화량 보다 클 수 있다. 여기서, 평균 변화량은 수직 방향으로 높이의 변화량 대비 각도의 변화량일 수 있다.
도 11은 본 발명의 실시예에 따른 렌즈와 결합부재를 도시한 측면도이고, 도 12는 본 발명의 실시예에 따른 렌즈와 결합부재를 도시한 평면도이다.
도 11 및 도 12를 참조하면, 결합부재(60)는 상술한 바와 같이 렌즈(50)와 측벽 사이에 위치할 수 있다.
결합부재(60)는 렌즈 하부에서 제1 평탄면(SP2) 상부로 연장하여 배치될 수 있다. 뿐만 아니라, 결합부재(60)는 렌즈부(51) 하부에서 돌출부(52) 상부로 연장하여 배치될 수 있다.
구체적으로, 결합부재(60)는 렌즈부(51) 하부와 측벽부(20)의 단차부(23)(도 5 참조) 사이에 일부 배치될 수 있다. 그리고 결합부재(60)는 측벽부(20)와 렌즈부(51) 사이를 지나 상부로 연장하여 배치될 수 있다.
이 때, 결합부재(60)는 제1 결합부재(61) 및 제2 결합부재(62)를 포함할 수 있다. 제1 결합부재(61)는 제2 결합부재(62) 하부에 배치될 수 있다. 이에 따라, 제2 결합부재(62)는 제1 결합부재(61)에서 외부의 습기, 이물질 등이 내부로 침투하는 통로인 공극이 발생하더라도 이를 차단하여 반도체 소자 패키지의 신뢰성을 개선할 수 있다.
제1 결합부재(61)는 상면에서 하면까지의 높이가 제3 가상선(VL3)을 향해 증가할 수 있다. 실시예로, 제1 결합부재(61)는 제1 곡면(SP1)과 측벽 사이에 배치되는 제1 상면(61a)과 제1 평탄면(PS2)과 측벽 사이에 배치되는 제2 상면(61b)을 포함할 수 있다. 그리고 제1 상면(61a)은 에지면(ES) 상에 배치될 수 있다. 그리고 제2 상면(61b)은 제1 평탄면(SP2) 상에 배치될 수 있다. 이 때, 제1 상면(61a)과 제2 상면(61b)은 제1 결합부재(61)와 제2 결합부재(62)의 경계면일 수 있다.
그리고 제1 상면(61a)의 최대 높이(Ha)는 제2 상면(61b)의 최대 높이(Hb)보다 클 수 있다. 즉, 제1 결합부재(61)는 제1 곡면(SP1)과 측벽 사이보다 제1 평탄면(SP2)과 측벽 사이에서 최대 높이가 증가할 수 있다.
그리고 제2 결합부재(62)는 하면에서 상면까지의 높이가 제3 가상선(VL3)을 향해 증가할 수 있다. 구체적으로 제2 결합부재(62)는 제1 곡면(SP1)과 측벽 사이에 배치되는 제3 상면(62a)과 제1 평탄면(PS2)과 측벽 사이에 배치되는 제4 상면(62b)을 포함할 수 있다. 제1 상면(61a)은 에지면(ES) 상에 배치될 수 있다. 그리고 제4 상면(62b)은 제2 평탄면(F1) 상에 위치할 수 있다.
즉, 제3 상면(62a)의 최대 높이(Hc)는 제4 상면(62b)의 최대 높이(Hd)보다 클 수 있다. 이에 따라, 제2 결합부재(62)는 제1 곡면(SP1)과 측벽 사이보다 제1 평탄면(SP2)과 측벽 사이에서 최대 높이가 증가할 수 있다. 이에 따라, 실시예에 따른 반도체 소자 패키지는 제1 평탄면(SP2)과 측벽 사이에서 제1 결합부재(61)에 공극이 발생하더라도 제2 결합부재(62)가 상기 공극을 용이하게 차단할 수 있다.
특히, 실시예서 렌즈는 제1 곡면(SP1)과 측벽 사이에서 수직 방향(제3 방향)으로 중첩되는 면적이 제1 평탄면(SP2)과 측벽 사이에서 수직 방향(제3 방향)으로 중첩되는 면적보다 크므로, 제1 평탄면(SP2)과 측벽 사이에 압력차에 의한 공극이 보다 쉽게 발생할 수 있다. 이에 대해, 실시예에 따른 반도체 소자 패키지에서는 제2 평탄면(F1)이 제1 평탄면(SP2) 상부에 위치하여 공극이 주로 발생하는 영역(제1 평탄면(SP2)과 측벽 사이)에서 제2 결합부재(62)의 높이가 증가하여 공극 발생을 더욱 차단할 수 있다.
또한, 결합부재(60)의 제1 곡면(SP1)과 측벽 사이에서 최대 높이(He)가 제1 평탄면(SP2)과 측벽 사이에서 최대 높이(Hf)보다 작을 수 있다. 그리고 결합부재(60)의 최대 높이는 제3 가상선(VL3)에 인접할수록 증가할 수 있다.
도 13은 도 5의 변형 예이다.
도 13을 참조하면, 측벽부(20)의 표면에는 제1 보호층(240)이 배치될 수 있다. 제1 보호층(240)은 측벽부(20)가 형성된 후에 측벽부(20)의 노출 면 전체를 감싸도록 형성될 수 있다.
제1 보호층(240)은 측벽부(20)의 부식을 억제할 수 있다. 제1 보호층(240)은 자외선 광을 반사하는 물질을 포함하는 반사층을 의미할 수도 있다. 측벽부(20)는 구리(Cu)를 포함할 수 있고, 제1 보호층(240)은 금(Au)을 포함할 수 있다.
제1 전극(100), 제2 전극(110), 제1 패드(140) 및 제2 패드(150)의 표면에는 제2 보호층(170)이 배치될 수 있다.
제2 보호층(170)은 제1 전극(100), 제2 전극(110), 제1 패드(140) 및 제2 패드(150)가 형성된 후에 제1 전극(100), 제2 전극(110), 제1 패드(140) 및 제2 패드(150)의 노출 면 전체를 감싸도록 형성될 수 있다.
제2 보호층(170)은 제1 전극(100), 제2 전극(110), 제1 패드(140) 및 제2 패드(150)의 부식을 억제할 수 있다. 제2 보호층(170)은 자외선 광을 반사하는 물질을 포함하는 반사층을 의미할 수도 있다. 제1 전극(100), 제2 전극(110), 제1 패드(140) 및 제2 패드(150)는 구리(Cu)를 포함할 수 있고, 제2 보호층(170)은 금(Au)을 포함할 수 있다.
제3 도전층(180)은 제1 전극(100), 제2 전극(110), 제1 패드(140) 및 제2 패드(150)와 제2 보호층(170) 사이에 배치될 수 있다. 제3 도전층(180)은 제1 전극(100)과 제2 전극(110) 상과 제2-1 도전층(145)과 제2-2 도전층(157)의 하부에 배치될 수 있다. 제3 도전층(180)은 제1 전극(100), 제2 전극(110), 제1 패드(140) 및 제2 패드(150)와 제2 보호층(170) 사이의 접착력을 향상시킬 수 있다. 제3 도전층(180)은 니켈(Ni)을 포함할 수 있다.
제4 도전층(190)은 제3 도전층(180)과 제2 보호층(170) 사이에 배치될 수 있다. 제4 도전층(190)은 니켈(Ni)의 이동(migration)을 억제할 수 있다. 제4 도전층(190)은 팔라듐(Pd)을 포함할 수 있다.
도 14a 내지 도 14h는 본 발명에 따른 반도체 소자 패키지의 제조 공정을 나타낸 도면이다. 이하에서는, 본 발명의 따른 반도체 소자 패키지의 제조 공정을 설명하기로 한다.
도 14a을 참조하면, 기판(10)에 비아 홀이 가공된 후에, 제1 전극(100), 제2 전극(110), 제1 금속부(200), 제1 관통전극(120), 제2 관통전극(130), 제1-1 도전층(141) 및 제1-2 도전층(151)이 전기 도금에 의해 동시에 형성될 수 있다.
이 경우, 제1 전극(100), 제2 전극(110), 제1 금속부(200), 제1 관통전극(120), 제2 관통전극(130), 제1-1 도전층(141) 및 제1-2 도전층(151)은 동일한 조성을 가질 수 있다.
또한, 제1 전극(100), 제2 전극(110), 제1 금속부(200), 제1-1 도전층(141) 및 제1-2 도전층(151)은 동일한 높이로 형성될 수 있다.
전기 도금은 스퍼터링(sputtering)과 드라이 필름(dry film)을 이용한 패턴 형성 후에 이루어질 수 있다.
전기 도금 후에는 에칭(etching)에 의해 드라이 필름 등이 제거될 수 있다. 그 결과, 기판(10)에서 제1 전극(100), 제2 전극(110), 제1 금속부(200), 제1-1 도전층(141) 및 제1-2 도전층(151)이 형성된 영역을 제외한 나머지 영역이 외부로 노출될 수 있다.
도 14b를 참조하면, 제2-1 도전층(145), 제2-2 도전층(157) 및 제2 금속부(210)가 도금에 의해 동시에 형성될 수 있다.
이 경우, 제2-1 도전층(145), 제2-2 도전층(157) 및 제2 금속부(210)는 동일한 조성을 가질 수 있다.
또한, 제2-1 도전층(145), 제2-2 도전층(157) 및 제2 금속부(210)는 동일한 높이로 형성될 수 있다.
도 14c을 참조하면, 제3 금속부(220) 및 제4 금속부(230)가 도금에 의해 차례로 형성될 수 있다.
제2 금속부(210), 제3 금속부(220) 및 제4 금속부(230)는 개별적인 도금 공정에 의해 형성될 수 있다. 예를 들어, 제2 금속부(210)를 형성하는 제1 도금 공정과 제3 금속부(220)를 형성하는 제2 도금 공정 사이에는 시간 갭(time gap)이 존재할 수 있다.
한 번의 도금 공정에 의해 형성될 수 있는 금속부의 최대 높이는 제한될 수 있으므로, 측벽부(20)는 일체로 형성되지 않고 복수의 금속부를 포함할 수 있다.
도 14d을 참조하면, 제3 도전층(180) 및 제4 도전층(190)이 도금에 의해 차례로 형성된 후에, 제1 보호층(240) 및 제2 보호층(170)이 도금에 의해 동시에 형성될 수 있다.
도 14e를 참조하면, 절연부(160)가 배치될 수 있다.
반도체 소자(30)와 제너 다이오드(40)가 도 1에서와 같이 배치된 후에, 렌즈(50)가 도 13에서와 같이 배치되면, 반도체 소자 패키지의 제조 공정이 완료될 수 있다.
도 14f를 참조하면, 단차부 상에 제1 결합부재(61)가 배치될 수 있다. 제1 결합부재(61)는 상술한 렌즈부 및 돌출부가 안착하는 영역에 도포될 수 있다.
도 14g를 참조 하면, 단차부 및 제1 결합부재(61) 상에 렌즈(50)가 배치될 수 있다. 제1 결합부재(61)는 렌즈(50)의 하중에 의하여 측벽부(20)의 내측면을 따라 상부로 연장될 수 있다. 또한, 제1 결합부재(61)는 렌즈부 및 돌출부가 안착하는 영역(제1 평탄면과 측벽부(20) 사이 및 에지면(ES)과 측벽부(20) 사이의 영역)에서 제1 곡면과 측벽부(20) 사이로 이동하여 렌즈(50)와 측벽부(20)를 결합할 수 있다. 그리고 제1 결합부재(61)의 상면은 하면으로부터 높이가 굴곡진 돌출부의 에지면과 플랫한 제3 평탄면에서 상이하게 이루어질 수 있다. 상술한 바와 같이 제1 결합부재(61)의 상면의 최대 높이는 돌출부의 에지면과 측벽부(20) 사이보다 제1 평탄면과 측벽부(20) 사이에서 더 클 수 있다.
도 14h를 참조하면, 렌즈(50)와 측벽부(20) 사이에 제2 결합부재(62)가 도포될 수 있다. 제2 결합부재(62)는 제1 결합부재(61)와 마찬가지로 렌즈의 렌즈부 및돌출부가 안착하는 영역에 도포될 수 있다. 이에 따라, 제2 결합부재(62)는 렌즈부 및 돌출부가 안착하는 영역(제1 평탄면과 측벽부(20) 사이 및 에지면(ES)과 측벽부(20) 사이의 영역)에서 제1 곡면과 측벽부(20) 사이로 이동하여 렌즈(50)와 측벽부(20)를 결합할 수 있다.
뿐만 아니라, 제2 결합부재(62)의 상면은 하면으로부터 최대 높이가 제1 곡면과 측벽부(20) 사이보다 제1 평탄면과 측벽부(20)사이에서 더 클 수 있다.
도 15은 도 1의 반도체 소자의 개념도이다.
도 15을 참조하면, 반도체 소자(30)는 제1 도전형 반도체층(510), 제2 도전형 반도체층(530), 및 제1 도전형 반도체층(510)과 제2 도전형 반도체층(530) 사이에 배치되는 활성층(520)을 포함하는 반도체 구조물(500), 제1 도전형 반도체층(510)과 연결되는 제1 전극(146), 및 제2 도전형 반도체층(530)과 전기적으로 연결되는 제2 전극(미도시)을 포함할 수 있다.
반도체 구조물(500)은 전술한 반도체 구조물의 특징을 모두 포함할 수 있다. 반도체 구조물(500)은 제2 도전형 반도체층(530)과 활성층(520)을 관통하여 제1 도전형 반도체층(510)의 일부 영역까지 형성된 리세스(128)를 포함할 수 있다.
제1 전극(146)은 리세스(128)의 내부에 배치되어 제1 도전형 반도체층(510)과 전기적으로 연결될 수 있다. 또한, 제2 전극(미도시)은 제2 도전형 반도체층(530)의 하부에 배치될 수 있다.
제1 금속층(501)은 리세스(128)의 내부로 연장되어 제1 전극(146)과 전기적으로 연결될 수 있다. 또한, 제2 금속층(502)은 제2 전극(미도시)과 전기적으로 연결될 수 있다. 절연층(SL1)은 제1 금속층(501)과 제2 금속층(502)을 전기적으로 절연시킬 수 있다.
전도성 기판(31)은 제1 금속층(501)의 하부에 배치되어 제1 전극(100)과 전기적으로 연결될 수 있다. 전극 패드(30b)는 제2 금속층(502)과 전기적으로 연결되고 제1 와이어(W1)에 의해 제2 전극(110)과 전기적으로 연결될 수 있다.
이상에서, 반도체 소자(30)는 수직칩 구조의 발광 소자인 것으로 설명되었지만, 반드시 이에 한정되는 것은 아니고, 수평칩 또는 플립칩 구조의 발광 소자일 수도 있다.
마찬가지로, 제너 다이오드(40)도 수직칩 구조의 제너 다이오드일 수 있지만, 반드시 이에 한정되는 것은 아니고, 수평칩 또는 플립칩 구조의 제너 다이오드일 수도 있다.
반도체 소자는 다양한 종류의 광원 장치에 적용될 수 있다. 예시적으로 광원장치는 살균 장치, 경화 장치, 조명 장치, 표시 장치, 차량용 램프 등을 포함하는 개념일 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다.
살균 장치는 실시예에 따른 반도체 소자를 구비하여 원하는 영역을 살균할 수 있다. 살균 장치는 정수기, 에어컨, 냉장고 등의 생활 가전에 적용될 수 있으나, 반드시 이에 한정하지 않는다. 즉, 살균 장치는 살균이 필요한 다양한 제품(예: 의료 기기)에 모두 적용될 수 있다.
예시적으로 정수기는 순환하는 물을 살균하기 위해 실시예에 따른 살균 장치를 구비할 수 있다. 살균 장치는 물이 순환하는 노즐 또는 토출구에 배치되어 자외선을 조사할 수 있다. 이때, 살균 장치는 방수 구조를 포함할 수 있다.
경화 장치는 실시예에 따른 반도체 소자를 구비하여 다양한 종류의 액체를 경화시킬 수 있다. 액체는 자외선이 조사되면 경화되는 다양한 물질을 모두 포함하는 최광의 개념일 수 있다. 예시적으로 경화 장치는 다양한 종류의 레진을 경화시킬 수 있다. 또는 경화 장치는 매니큐어와 같은 미용 제품을 경화시키는 데 적용될 수도 있다.
조명 장치는 기판과 실시예의 반도체 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 또한, 조명 장치는, 램프, 해드 램프, 가로등 등을 포함할 수 있다.
표시 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 구성할 수 있다.
반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출할 수 있다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치될 수 있다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치될 수 있다.
반도체 소자는 표시 장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있다.
반도체 소자는 상술한 발광 다이오드 외에 레이저 다이오드일 수도 있다.
레이저 다이오드는, 발광 소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광 출력전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시예는 이에 국한되지 않는다.
또한, 광 검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광 검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광 검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광 검출기와, MSM(Metal Semiconductor Metal)형 광 검출기 등이 있다.
포토 다이오드(Photodiode)는 발광 소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광 소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (12)

  1. 캐비티를 포함하는 몸체;
    상기 캐비티 내에 배치되는 반도체 소자;
    상기 몸체 상에 배치되는 렌즈; 및
    상기 렌즈는,
    상부로 볼록한 렌즈부; 및
    상기 렌즈부 하부에 배치되고 상기 렌즈부의 외측으로 볼록한 복수의 돌출부;를 포함하고,
    상기 렌즈의 외측면은 상기 복수의 돌출부 사이에 위치하는 평탄 영역을 포함하는 반도체 소자 패키지.
  2. 제1항에 있어서,
    상기 평탄 영역은,
    상기 복수의 돌출부와 수직 방향으로 동일한 높이에 배치되는 제1 평탄면; 및
    상기 제1 평탄면에서 상부로 연장하여 배치되고 상기 수직 방향으로 상기 제1 평탄면과 중첩되어 동일한 평면을 이루는 제2 평탄면;을 포함하고,
    상기 수직 방향은 상기 렌즈와 상기 반도체 소자 간의 이격 방향인 반도체 소자 패키지.
  3. 제2항에 있어서,
    상기 제2 평탄면은 상기 제2 평탄면을 이등분하는 가상선을 향해 높이가 증가하는 반도체 소자 패키지.
  4. 제2항에 있어서,
    상기 렌즈부는, 상기 제2 평탄면과 상기 수직 방향으로 동일한 높이에 배치되는 제1 출사면; 및 상기 제1 출사면 상부에 배치되는 제2 출사면;을 포함하고,
    상기 제2 평탄면은 상기 제1 출사면의 일부 영역에 배치되는 반도체 소자 패키지.
  5. 제1항에 있어서,
    상기 복수의 돌출부는 수직 방향으로 동일한 높이에 배치되는 반도체 소자 패키지.
  6. 제2항에 있어서,
    상기 돌출부는 최외측면인 에지면을 포함하고,
    상기 에지면은 외측으로 연장되는 제2 곡면; 및
    상기 제2 곡면과 상기 제1 평탄면 사이에 배치되는 제3 평탄면;을 포함하는 반도체 소자 패키지.
  7. 제6항에 있어서,
    상기 제3 평탄면은 상기 제1 평탄면 또는 상기 제2 평탄면과 동일 평면을 이루고,
    상기 제3 평탄면은 인접한 상기 제1 평탄면을 향해 높이가 증가하는 반도체 소자 패키지.
  8. 제2항에 있어서,
    상기 렌즈와 몸체 사이에 배치되는 결합부재;를 더 포함하고,
    상기 결합부재는 상기 평탄 영역 및 상기 돌출부 상부로 연장 배치되는 반도체 소자 패키지.
  9. 제8항에 있어서,
    상기 렌즈부는 상기 복수의 돌출부와 접하고 곡률을 갖는 복수의 제1 곡면을 포함하는 반도체 소자 패키지.
  10. 제9항에 있어서,
    상기 몸체는 하부에 배치되는 기판; 및 상기 기판 상에 배치되는 측벽부;를 포함하고,
    상기 결합부재는 제1 결합부재; 및 상기 제1 결합부재 상부에 배치되는 제2 결합부재를 포함하고,
    상기 제1 결합부재는 상기 제1 곡면과 상기 측벽부 사이에 배치되는 제1 상면; 및 상기 제1 평탄면과 상기 측벽부 사이에 배치되는 제2 상면을 포함하고,
    상기 제1 상면은 상기 제2 상면 하부에 배치되는 반도체 소자 패키지.
  11. 제10항에 있어서,
    상기 제2 결합부재는 상기 제1 곡면과 상기 측벽부 사이에 배치되는 제3 상면 및 상기 제1 평탄면과 상기 측벽부 사이에 배치되는 제4 상면을 포함하고,
    상기 제3 상면은 상기 제4 상면 하부에 배치되는 반도체 소자 패키지.
  12. 제11항에 있어서,
    상기 제4 상면은 상기 제1 평탄면 상부에 배치되는 반도체 소자 패키지.
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