KR20200083385A - 변동 저저항 라인 비휘발성 메모리 소자 및 이의 동작 방법 - Google Patents

변동 저저항 라인 비휘발성 메모리 소자 및 이의 동작 방법 Download PDF

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KR20200083385A
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Abstract

본 발명의 일 실시예는 변동 저저항 라인 메모리 소자 및 이의 동작 방법으로서, 자발 분극성 재료를 포함하는 베이스와, 상기 베이스에 인접하도록 배치된 게이트와, 상기 게이트를 통하여 상기 베이스에 전기장을 인가하여 상기 베이스에 형성되고 서로 다른 방향의 분극을 갖는 적어도 두 개의 분극 영역과, 선택적으로 상기 서로 다른 방향의 분극을 갖는 분극 영역들의 경계에 대응하는 변동 저저항 라인과, 상기 변동 저저항 라인에 접하도록 위치하는 제1 전극과, 상기 변동 저저항 라인에 접하도록 위치하는 제2 전극을 포함하고, 상기 변동 저저항 라인은 상기 베이스의 영역 중 상기 변동 저저항 라인과 인접한 다른 영역보다 전기적 저항이 낮은 영역으로 형성되는 메모리 소자 및 이의 동작 방법을 개시한다.

Description

변동 저저항 라인 비휘발성 메모리 소자 및 이의 동작 방법{Variable low resistance line non-volatile memory device and operating method thereof}
개시된 실시예들은 변동 저저항 라인 비휘발성 메모리 소자 및 이의 동작 방법에 관한 것이다.
기술의 발전 및 사람들의 생활의 편의에 대한 관심이 증가함에 따라 다양한 전자 제품에 대한 개발 시도가 활발해지고 있다.
또한 이러한 전자 제품은 갈수록 소형화되고 있고 집적화되고 있으며, 사용되는 장소가 광범위하게 증가하고 있다.
이러한 전자 제품은 다양한 전기 소자를 포함하고, 예를 들면 CPU, 메모리, 기타 다양한 전기 소자를 포함한다. 이러한 전자 소자들은 다양한 종류의 전기 회로를 포함할 수 있다.
예를 들면 컴퓨터, 스마트폰 뿐만 아니라 IoT를 위한 가정용 센서 소자, 인체 공학용 바이오 전자 소자 등 다양한 분야의 제품에 전기 소자가 사용된다.
최근의 기술 발달 속도와 사용자들의 생활 수준의 급격한 향상에 따라 이러한 전기 소자의 사용과 응용 분야가 급격하게 늘어나 그 수요도 이에 따라 증가하고 있다.
이러한 추세에 따라 흔히 사용하고 있는 다양한 전기 소자들에 쉽고 빠르게 적용하는 전기 회로를 구현하고 제어하는데 한계가 있다.
한편, 메모리 소자, 특히 비휘발성 메모리 소자는 컴퓨터 뿐 아니라, 카메라, 통신기기 등 다양한 전자 장치의 정보 기억 및/또는 처리 장치로서 폭넓게 이용되고 있다.
이러한 메모리 소자는, 특히 수명과 속도의 면에서 많은 개발이 이루어지고 있는 데, 대부분의 과제는 메모리 수명과 속도의 확보에 있으나, 각 메모리 소자의 특수한 한계로 인해 한계가 있는 상황이다.
기존의 실리콘계 메모리 소자에 대한 연구에 더하여 최근에는 강유전체 메모리(Fe-RAM), 저항 변화 메모리(ReRAM), 상 변화 메모리(P-RAM), 등이 차세대 메모리로 연구되고 있다.
강유전체 메모리는 종래의 DRAM과 유사한 원리를 이용하는 데, 캐패시터 중간의 유전막으로 강유전체를 사용하는 것으로, 강유전체에 전계를 인가하면 캐패시터에 전하가 축적된다. 이러한 강유전체 메모리는 소자의 고집적화에 따라 강유전체 분극을 활용해야 함으로 축전기의 크기를 작게 하는 것에는 한계가 있다. 이에 따라 메모리 소자의 크기를 일정크기 이하로 줄일 수 없으므로 데이타 저장용량에 있어서 한계를 가진다.
저항 변화 메모리는 금속의 이온화 또는 산소 결핍에 의해 스위칭 특성이 일어나도록 하는 것인 데, 결국 저항 변화를 위해 물질의 변화가 이루어져야 하기 때문에 소자의 열화 문제 등이 생길 수 있다.
상 변화 메모리는 Ge-Sb-Te계의 상변화막의 비저항이 비정질 상태와 결정 상태에서 서로 다른 점을 이용하는 것으로, 물질의 상 변화를 이용하는 것인 만큼 역시 장시간 사용에 따른 소자의 열화 문제가 발생될 수 있다.
상기와 같은 종래의 차세대 메모리 소자들의 경우 소자의 집적도 문제, 소자의 수명 문제, 및/또는 메모리 속도의 한계 등 여전히 많은 한계들을 갖고 있는 상황이다.
본 발명의 실시예는, 상기와 같은 문제, 한계 및/또는 필요를 해결하기 위한 것으로, 데이터의 보존 기간이 길고, 메모리 속도가 높으며, 소자 집적도를 향상시킬 수 있는 메모리 소자 및 이의 동작 방법을 제공하는 데에 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 실시예는, 자발 분극성 재료를 포함하는 베이스와, 상기 베이스에 인접하도록 배치된 적어도 하나의 게이트와, 상기 게이트를 통하여 상기 베이스에 전기장을 인가하여 상기 베이스에 형성되고 서로 다른 방향의 분극을 갖는 복수의 분극 영역과, 선택적으로 상기 서로 다른 방향의 분극을 갖는 분극 영역들의 경계에 대응하는 복수의 변동 저저항 라인과, 상기 변동 저저항 라인들에 접하도록 위치하는 제1 전극과, 상기 변동 저저항 라인들 각각에 접하도록 위치하는 복수의 제2 전극을 포함하고, 상기 변동 저저항 라인은 상기 베이스의 영역 중 상기 변동 저저항 라인과 인접한 다른 영역보다 전기적 저항이 낮은 영역으로 형성되고, 상기 변동 저저항 라인들은 상기 제1 전극과 상기 복수의 제2 전극을 전기적으로 연결하도록 구비되는 비휘발성 메모리 소자를 제공할 수 있다.
또 다른 실시예에 따르면, 상기 변동 저저항 라인은, 상기 제2 전극의 개수에 대응하게 형성될 수 있다.
또 다른 실시예에 따르면, 상기 분극 영역은, 제1 방향의 분극을 갖는 제1 영역과, 선택적으로 상기 제1 방향과 다른 제2 방향의 분극을 갖는 제2 영역을 포함하고, 상기 변동 저저항 라인은 상기 제1 영역과 제2 영역의 사이에 위치할 수 있다.
또 다른 실시예에 따르면, 상기 제1 영역과 상기 제2 영역은 동일한 두께를 가질 수 있다.
또 다른 실시예에 따르면, 상기 변동 저저항 라인은 상기 게이트와 이격되게 위치할 수 있다.
또 다른 실시예에 따르면, 상기 베이스는 강유전성 재료를 포함할 수 있다.
또 다른 실시예에 따르면, 상기 변동 저저항 라인은 상기 게이트를 통하여 인가된 전기장이 제거되어도 유지될 수 있다.
본 발명의 다른 실시예는 또한, 자발 분극성 재료를 포함하는 베이스와, 상기 베이스에 인접하도록 배치된 적어도 하나의 게이트와, 상기 게이트에 이격되고 상기 베이스에 접하도록 배치되는 제1 전극 및 복수의 제2 전극을 포함하는 비휘발성 메모리 소자에 대하여, 상기 베이스에 제1 방향의 분극을 갖는 제1 영역을 형성하는 단계와, 상기 게이트를 통하여 상기 베이스에 제1 전압을 인가하여, 상기 제1 영역 중 상기 게이트에 인접하게 상기 제1 방향과 다른 제2 방향의 분극을 갖는 제2-1 영역을 형성하는 단계와, 상기 게이트를 통하여 상기 베이스에 상기 제1 전압을 제1 시간 동안 유지하여 상기 제2-1 영역을 성장시켜, 상기 제1 영역과 제2-1 영역의 사이에 위치하고 상기 제1 전극과 전기적으로 연결되고 상기 제2 전극 중 하나와 전기적으로 연결되는 제1 변동 저저항 라인을 형성하는 단계와, 상기 게이트를 통하여 상기 베이스에 제2 전압을 인가하여, 상기 제2-1 영역 중 상기 게이트에 인접하게 상기 제1 방향의 분극을 갖는 제1-2 영역을 형성하는 단계와, 상기 게이트를 통하여 상기 베이스에 상기 제2 전압을 제2 시간 동안 유지하여 상기 제1-2 영역을 성장시켜, 상기 제2-1 영역과 상기 제1-2 영역의 사이에 위치하고 상기 제1 전극과 전기적으로 연결되고 상기 제2 전극 중 다른 하나와 전기적으로 연결되는 제2 변동 저저항 라인을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 동작 방법을 제공할 수 있다.
또 다른 실시예에 따르면, 상기 게이트를 통하여 상기 베이스에 제3 전압을 인가하여, 게이트에 인접한 제1-2 영역을 상기 제2 방향의 분극을 갖는 제2 영역으로 변환하는 단계와, 상기 게이트를 통하여 상기 베이스에 상기 제3 전압을 제3 시간 동안 유지하여 상기 제2 영역을 성장시켜, 상기 제2 영역이 상기 제2 변동 저저항 라인을 지나도록 하는 단계를 포함할 수 있다.
또 다른 실시예에 따르면, 상기 제3 시간은 상기 제1 시간 이상일 수 있다.
또 다른 실시예에 따르면, 상기 제2 전압은 상기 제1 전압과 상이할 수 있다.
또 다른 실시예에 따르면, 상기 제2 시간은 상기 제1 시간 미만일 수 있다.
또 다른 실시예에 따르면, 상기 변동 저저항 라인은, 상기 제2 전극의 개수에 대응하게 형성될 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
상기한 바와 같은 본 발명의 실시예들에 따르면, 데이터의 보존 기간이 길고, 메모리 속도가 빠르며, 소자 집적도를 향상시킬 수 있는 메모리 소자를 제공할 수 있다.
또한, 복수 종류의 데이터에 대한 기록이 저장이 가능해 지기 때문에 소자의 집적도를 더욱 높일 수 있다.
도 1은 본 발명의 일 실시예에 관한 전자 소자를 도시한 개략적인 평면도이다.
도 2는 도 1의 I-I선을 따라 절취한 단면도이다.
도 3은 도 2의 K의 확대도이다.
도 4a 내지 도 4c는 도 1의 전자 소자 관련, 전류 경로 범위 제어 방법을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 관한 메모리 소자를 도시한 개략적인 평면도이다.
도 6은 도 5의 Ⅱ-Ⅱ선을 따라 절취한 단면도이다.
도 7은 본 발명의 또 다른 일 실시예에 관한 메모리 소자를 도시한 개략적인 평면도이다.
도 8은 도 7의 III-III선을 따라 절취한 단면도이다.
도 9는 제1 분극 영역과 변동 저저항 라인의 전압 및 전류 관계를 도시한 그래프이다.
도 10은 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자의 단면도이다.
도 11은 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자의 단면도이다.
도 12는 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자의 단면도이다.
도 13은 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자의 단면도이다.
도 14는 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자의 단면도이다.
도 15는 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자의 평면도이다.
도 16은 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자의 평면도이다.
도 17은 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자의 평면도이다.
도 18은 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자의 평면도이다.
도 19는 도 18의 IV-IV선을 따라 절취한 단면도이다.
도 20a 내지 도 20d는 도 18의 메모리 소자 관련, 전류 경로 범위 제어 방법을 설명하기 위한 도면이다.
도 21은 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자의 평면도이다.
이하 첨부된 도면들에 도시된 본 발명에 관한 실시예를 참조하여 본 발명의 구성 및 작용을 상세히 설명한다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
도 1은 본 발명의 일 실시예에 따른 전기장을 이용한 전류 경로 범위 제어 방법을 구체적으로 설명하기 위한 평면도이고, 도 2는 도 1의 I-I선을 따라 절취한 단면도이고, 도 3은 도 2의 K 부분의 확대도이다.
도 1 및 도 2을 참조하면 본 실시예의 전자 소자(10)는 활성층(11), 인가 전극(12), 변동 저저항 라인(VL)을 포함할 수 있다.
활성층(11)은 자발 분극성 재료를 포함할 수 있다. 예를 들면 활성층(11)은 절연 재료를 포함하고 강유전성 재료를 포함할 수 있다. 즉, 활성층(11)은 전기장의 존재 시 역전될 수 있는 자발적 전기 분극(전기 쌍극자)을 가진 재료를 포함할 수 있다.
선택적 실시예로서 활성층(11)은 페로브스카이트 계열 물질을 포함할 수 있고, 예를 들면 BaTiO3 , SrTiO3 , BiFe3, PbTiO3, PbZrO3, SrBi2Ta2O9을 포함할 수 있다.
또한 다른 예로서 활성층(11)은 ABX3 구조로서, A는 CnH2n+1의 알킬기, 및 페로브스카이트 태양전지 구조형성이 가능한 Cs, Ru 등의 무기물로부터 선택된 하나 이상의 물질을 포함할 수 있고, B는 Pb, Sn, Ti, Nb, Zr, 및 Ce으로 구성된 군으로부터 선택된 하나 이상의 물질을 포함할 수 있고, X는 할로겐 물질을 포함할 수 있다. 구체적인 예로서 활성층(11)은 CH3NH3PbI3, CH3NH3PbIxCl3 -x, MAPbI3 , CH3NH3PbIxBr3-x, CH3NH3PbClxBr3 -x, HC(NH2)2PbI3, HC(NH2)2PbIxCl3 -x, HC(NH2)2PbIxBr3 -x, HC(NH2)2PbClxBr3-x, (CH3NH3)(HC(NH2)2)1- yPbI3, (CH3NH3)(HC(NH2)2)1- yPbIxCl3 -x, (CH3NH3)(HC(NH2)2)1-yPbIxBr3-x, 또는 (CH3NH3)(HC(NH2)2)1- yPbClxBr3 -x　(0=x, y≤=1)를 포함할 수 있다.
기타 다양한 강유전성 재료를 이용하여 활성층(11)을 형성할 수 있는 바, 이에 대한 모든 예시의 설명은 생략한다. 또한 활성층(11)을 형성 시 강유전성 재료에 기타 다양한 물질을 도핑하여 부가적인 기능을 포함하거나 전기적 특성의 향상을 진행할 수도 있다.
활성층(11)은 자발 분극성을 갖고, 전기장의 인가에 따라 분극의 정도와 방향을 제어할 수 있다. 또한, 활성층(11)은 가해준 전기장이 제거되어도 분극 상태를 유지할 수 있다.
인가 전극(12)은 활성층(11)에 전기장을 인가할 수 있도록 형성될 수 있고, 예를 들면 전압을 활성층(11)에 인가할 수 있다.
선택적 실시예로서 인가 전극(12)은 활성층(11)의 상면에 접하도록 형성될 수 있다.
또한, 인가 전극(12)은 활성층(11)에 다양한 크기의 전압을 인가할 수 있고 전압 인가의 시간을 제어할 수 있도록 형성될 수 있다.
선택적 실시예로서 인가 전극(12)은 게이트 전극일 수 있다.
예를 들면 인가 전극(12)은 전원(미도시) 또는 전원 제어부와 전기적으로 연결될 수 있다.
인가 전극(12)은 다양한 재료를 포함할 수 있고, 전기적 도전성이 높은 재료를 포함할 수 있다. 예를 들면 다양한 금속을 이용하여 인가 전극(12)을 형성할 수 있는 데, 알루미늄, 크롬, 티타늄, 탄탈, 몰리브덴, 텅스텐, 네오디뮴, 스칸듐 또는 구리를 함유하도록 형성할 수 있다. 또는 이러한 재료들의 합금을 이용하여 형성하거나 이러한 재료들의 질화물을 이용하여 형성할 수도 있다.
또한 선택적 실시예로서 인가 전극(12)은 적층체 구조를 포함할 수도 있다.
도시하지 않았으나 선택적 실시예로서 인가 전극(12)과 활성층(11)의 사이에 하나 이상의 절연층이 더 배치될 수도 있다.
변동 저저항 라인(VL)은 활성층(11)에 형성된 영역으로서 전류가 흐를 수 있는 영역이고, 또한 도 1에 도시한 것과 같이 인가 전극(12)의 주변에 선형의 루프를 갖는 전류의 패쓰로 형성될 수 있다.
구체적으로 변동 저저항 라인(VL)은 활성층(11)의 영역 중 변동 저저항 라인(VL)과 인접한 다른 영역보다 전기적 저항이 낮아진 영역이다.
또한, 인가 전극(12)을 통한 변동 저저항 라인(VL)을 형성한 후에, 인가 전극(12)을 통한 전기장을 제거하여도, 예를 들면 전압을 제거하여도 활성층(11)의 분극 상태는 유지되므로 변동 저저항 라인(VL)은 유지되고, 전류의 패쓰를 형성한 상태를 유지할 수 있다.
이를 통하여 다양한 전자 소자를 구성할 수 있다.
변동 저저항 라인(VL)은 높이(HVL)을 갖고, 이러한 높이(HVL)는 활성층(11)의 전체의 두께에 대응될 수 있다.
이러한 변동 저저항 라인(VL)의 높이(HVL)는 인가 전극(12)을 통해 가해지는 전기장의 세기, 예를 들면 전압의 크기에 비례할 수 있다. 적어도 이러한 전기장의 크기는 활성층(11)이 갖는 고유의 항전기장보다 클 수 있다.
변동 저저항 라인(VL)은 인가 전극(12)을 통하여 전압이 활성층(11)에 인가되면 형성되는 영역이고, 인가 전극(12)의 제어를 통하여 변동, 예를 들면 생성, 소멸, 이동할 수 있다.
활성층(11)은 제1 분극 방향을 갖는 제1 분극 영역(11R)을 포함할 수 있고, 변동 저저항 라인(VL)은 이러한 제1 분극 영역(11R)의 경계에 형성될 수 있다.
또한, 활성층(11)은 제1 분극 영역(11R)에 인접하도록 제2 분극 방향을 갖는 제2 분극 영역(11F)을 포함할 수 있고, 변동 저저항 라인(VL)은 이러한 제2 분극 영역(11F)의 경계에 형성될 수 있다. 제2 방향은 적어도 제1 방향과 상이한 방향일 수 있고, 예를 들면 제1 방향과 반대 방향일 수 있다.
예를 들면 변동 저저항 라인(VL)은 제1 분극 영역(11R)과 제2 분극 영역(11F)의 사이 경계에 형성될 수 있다.
변동 저저항 라인(VL)은 일 방향, 즉, 마주하는 두 개의 변동 저저항 라인(VL) 사이의 폭(WVL)을 가질 수 있고, 이는 변동 저저항 라인(VL)의 이동 거리에 비례할 수 있고, 이는 후술한다.
선택적 실시예로서 도 3에서 볼 수 있듯이 변동 저저항 라인(VL)은 소정의 평면 방향 두께(TVL)를 가질 수 있는 데, 이는 0.3nm를 중심으로 +/-0.2nm일 수 있다.
도 4a 내지 도 4c는 도 1의 전자 소자에 대하여 전류 경로 범위 제어 방법을 설명하기 위한 도면이다.
도 4a를 참조하면, 활성층(11)은 제1 분극 방향을 갖는 제1 분극 영역(11R)을 포함할 수 있다. 상기 제1 분극 영역(11R)은 활성층(11)을 구성하는 물질 자체의 특성에 의해 형성되는 것일 수 있다. 선택적 실시예로서 인가 전극(12)을 통한 초기화 전기장을 인가하여 도 4a와 같은 활성층(11)의 분극 상태를 형성할 수 있다.
그리고 나서 도 4b를 참조하면, 활성층(11)에 제2 분극 영역(11F)이 형성된다. 구체적 예로서 인가 전극(12)의 폭에 대응하도록 적어도 인가 전극(12)과 중첩된 영역에 우선 제2 분극 영역(11F)이 형성될 수 있다.
인가 전극(12)을 통하여 활성층(11)의 항전기장보다 크고, 또한 적어도 활성층(11)의 두께 전체에 대응하도록 제2 분극 영역(11F)의 높이(HVL)가 형성될 수 있을 정도의 크기의 전기장을 활성층(11)에 인가할 수 있다.
이러한 인가 전극(12)을 통한 전기장의 인가를 통하여 활성층(11)의 제1 분극 영역(11R)의 일 영역에 대한 분극 방향을 바꾸어 제2 분극 영역(11F)으로 변하게 할 수 있다.
선택적 실시예로서 제2 분극 영역(11F)의 높이(HVL)방향으로의 성장 속도는 매우 빠를 수 있는 데, 예를 들면 약 1km/sec(초)의 속도를 갖고 성장할 수 있다.
그리고 나서 계속적으로 인가 전극(12)을 통한 전기장을 유지하면, 즉 시간이 지나면 제2 분극 영역(11F)은 수평 방향(H), 즉 높이(HVL)과 직교하는 방향으로 이동하여 그 크기가 커질 수 있다. 즉, 활성층(11)의 제1 분극 영역(11R)의 일부 영역을 점진적으로 제2 분극 영역(11F)으로 변환할 수 있으며, 일 실시예에 따르면, 변환된 제2 분극 영역(11F)은 활성층(11) 전체 두께에 걸쳐 형성되고 인가 전극(12)의 하부로부터 수평 방향(H)으로 확장되어 형성될 수 있다.
선택적 실시예로서 제2 분극 영역(11F)의 수평 방향(H)으로의 성장 속도는 매우 빠를 수 있는데, 예를 들면 1m/sec(초)의 속도를 갖고 성장할 수 있다.
이를 통하여 변동 저저항 라인(VL)의 크기를 제어할 수 있는데, 이러한 크기는 예를 들면 제2 분극 영역(11F)의 일 방향 폭(WVL)과 제2 분극 영역(11F)의 성장 거리에 대응하므로 성장 속력과 전기장 유지 시간에 비례할 수 있다. 예를 들면 성장 거리는 성장 속력과 전기장 유지 시간의 곱에 비례할 수 있다.
또한, 제2 분극 영역(11F)의 성장 속력은 높이(HVL)방향으로의 성장 속도와 수평 방향(H)으로의 성장 속도의 합에 비례할 수 있다.
그러므로 변동 저저항 라인(VL)의 크기는 전기장 유지 시간을 제어하여 원하는 대로 조절할 수 있다.
구체적으로 도 4c에 도시한 것과 같이 제2 분극 영역(11F)은 넓게 퍼져서 커지고, 그에 따라 변동 저저항 라인(VL)도 인가 전극(12)으로부터 멀리 떨어지는 방향으로 이동할 수 있다.
본 실시예는 인가 전극을 통하여 활성층에 전기장을 가하여 활성층에 제1 분극 방향과 다른 제2 분극 방향을 갖는 제2 분극 영역을 형성하고, 이러한 제1 분극 영역과 제2 분극 영역의 사이의 경계에 해당하는 변동 저저항 라인을 형성할 수 있다. 이러한 변동 저저항 라인은 저항이 낮은, 즉 저항이 감소한 영역으로서 전류의 패쓰가 될 수 있어 전자 소자를 용이하게 형성할 수 있다.
또한, 본 실시예는 인가 전극을 통한 전기장의 크기를 제어하여, 예를 들면 전압의 크기를 제어하여 변동 저저항 라인의 높이를 정할 수 있고, 구체적으로 활성층의 전체 두께에 대응하는 높이를 갖도록 제어할 수 있다.
또한, 인가 전극을 통한 전기장을 유지하는 시간을 제어하여 변동 저저항 라인의 크기, 예를 들면 폭을 결정할 수 있다. 이러한 변동 저저항 라인의 크기의 제어를 통하여 전류의 흐름의 패쓰의 크기를 용이하게 제어할 수 있다.
또한, 인가 전극을 통한 전기장을 제거하여도 분극 영역의 분극 상태는 유지되므로 전류의 패쓰를 용이하게 유지할 수 있고, 인가 전극을 통한 전기장을 지속적으로 유지하여 분극 영역이 확대되면 이미 형성되어 있던 변동 저저항 라인은 저항이 낮아져 전류가 흐르지 않게 될 수 있다.
이를 통하여 전류의 패쓰에 대한 소멸을 제어할 수 있고, 결과적으로 전류의 흐름에 대한 용이한 제어를 할 수 있다.
전술한 바와 같은 전자 소자는 다음과 같은 변동 저저항 라인 메모리 소자로 구현될 수 있다.
도 5는 본 발명의 일 실시예에 관한 변동 저저항 라인 메모리 소자(100)의 평면도이고, 도 6은 도 5의 Ⅱ-Ⅱ선을 따라 절취한 단면도이다.
도 5 및 도 6을 참조하면, 상기 변동 저저항 라인 메모리 소자(100)는, 베이스(110), 게이트(120), 제1 전극(131) 및 제2 전극(132)을 포함할 수 있다.
상기 베이스(110)는 전술한 활성층 물질을 포함할 수 있는 데, 예컨대 자발 분극성 재료를 포함할 수 있다. 예를 들면 베이스(110)는 절연 재료를 포함하고 강유전성 재료를 포함할 수 있다. 즉, 베이스(110)는 전기장의 존재 시 역전될 수 있는 자발적 전기 분극(전기 쌍극자)을 가진 재료를 포함할 수 있다.
선택적 실시예로서 베이스(110)는 페로브스카이트 계열 물질을 포함할 수 있고, 예를 들면 BaTiO3 , SrTiO3 , BiFe3, PbTiO3, PbZrO3, SrBi2Ta2O9을 포함할 수 있다.
또한 다른 예로서 베이스(110)는 ABX3 구조로서, A는 CnH2n+1의 알킬기, 및 페로브스카이트 태양전지 구조형성이 가능한 Cs, Ru 등의 무기물로부터 선택된 하나 이상의 물질을 포함할 수 있고, B는 Pb, Sn, Ti, Nb, Zr, 및 Ce으로 구성된 군으로부터 선택된 하나 이상의 물질을 포함할 수 있고, X는 할로겐 물질을 포함할 수 있다. 구체적인 예로서 베이스(110)는 CH3NH3PbI3, CH3NH3PbIxCl3 -x, MAPbI3 , CH3NH3PbIxBr3-x, CH3NH3PbClxBr3 -x, HC(NH2)2PbI3, HC(NH2)2PbIxCl3 -x, HC(NH2)2PbIxBr3 -x, HC(NH2)2PbClxBr3-x, (CH3NH3)(HC(NH2)2)1- yPbI3, (CH3NH3)(HC(NH2)2)1- yPbIxCl3 -x, (CH3NH3)(HC(NH2)2)1-yPbIxBr3-x, 또는 (CH3NH3)(HC(NH2)2)1- yPbClxBr3 -x　(0=x, y≤=1)를 포함할 수 있다.
기타 다양한 강유전성 재료를 이용하여 베이스(110)를 형성할 수 있는 바, 이에 대한 모든 예시의 설명은 생략한다. 또한 베이스(110)를 형성 시 강유전성 재료에 기타 다양한 물질을 도핑하여 부가적인 기능을 포함하거나 전기적 특성의 향상을 진행할 수도 있다.
베이스(110)는 자발 분극성을 갖고, 전기장의 인가에 따라 분극의 정도와 방향을 제어할 수 있다. 또한, 베이스(110)는 가해준 전기장이 제거되어도 분극 상태를 유지할 수 있다.
상기 베이스(110)는, X-Y 평면 방향으로 서로 인접하게 위치하는 제1 분극 영역(110R)과 제2 분극 영역(110F)을 포함할 수 있다. 상기 제1 분극 영역(110R)은 제1 방향의 분극을 가질 수 있는 데, 상기 제1 방향은 베이스(110)의 두께 방향, 즉 제1 분극 영역(110R)과 제2 분극 영역(110F)이 배치된 방향에 수직한 Z-방향일 수 있다.
상기 제2 분극 영역(110F)은 제1 분극 영역(110R)에 대해 두께에 수직한 방향, 즉 X-Y 평면 방향으로 인접하게 위치하는 데, 상기 제2 분극 영역(110F)은 선택적으로 제1 방향과 반대되는 제2 방향으로 정렬된 분극을 가질 수 있다.
상기 제2 분극 영역(110F) 상에는 게이트(120)가 위치할 수 있다. 상기 게이트(120)는 도면에 도시되지는 않았지만 별도의 장치에 연결되어 게이트 신호를 인가받을 수 있다.
상기 제2 분극 영역(110F)이 제1 분극 영역(110R)과는 다른 방향, 예컨대 반대 방향의 분극을 이룰 수 있는 것은, 상기 게이트(120)에 인가되는 전압에 의해 가능해진다.
이렇게 서로 반대되는 방향의 분극을 갖는 제1 분극 영역(110R)과 제2 분극 영역(110F)의 사이에 변동 저저항 라인(140)이 형성될 수 있다. 상기와 같은 변동 저저항 라인(140)은 제1 분극 영역(110R) 및/또는 제2 분극 영역(110F)에 비해 저항이 매우 작은 영역이 되며, 이 영역을 통해 전류의 흐름이 형성될 수 있다.
이러한 변동 저저항 라인(140)은 다음의 일 실시예에 따라 형성될 수 있다.
먼저, 자발 분극성 재료를 포함하는 베이스(110)가 전체적으로 제1 방향의 분극을 갖도록 할 수 있다. 반드시 베이스(110) 전체가 제1 방향의 분극을 갖는 것에 한정되는 것은 아니며, 베이스(110)의 적어도 게이트(120)에 대향되는 일정 면적이 제1 방향의 분극을 가질 수 있다. 선택적으로 이렇게 제1 방향 분극을 갖도록 하는 것은 게이트(120)에 초기화 전기장을 인가하여 형성할 수 있다.
이 상태에서 게이트(120)에 제1 전압을 제1 시간 동안 인가하여 게이트(120)를 통해 베이스(110)에 전기장을 가함에 따라 게이트(120)에 대향되는 일정 면적이 제2 방향으로 분극이 변하게 된다. 분극의 방향이 바뀌도록 게이트(120)에 가하는 전기장은 제1 전압에 의해 조절될 수 있는 데, 즉, 베이스(110)를 형성하는 자발 분극성 재료의 항전기장보다 큰 전기장이 인가되도록 제1 전압을 가할 수 있다.
상기 베이스(110)는 제1 두께(t1)를 갖도록 할 수 있다. 이 때 상기 제1 두께(t1) 전체에 걸쳐 제2 분극 영역(110F)이 형성되며, 상기 제1 두께(t1)에 따라 게이트(120)에 인가되는 제1 전압의 크기를 조절할 수 있다. 일 실시예에 따르면, 제1 두께(t1)와 게이트(120)에 인가되는 제1 전압의 크기는 비례할 수 있다. 즉, 제1 두께(t1)가 두꺼울 경우 제1 전압을 크게 할 수 있다.
상기 변동 저저항 라인(140)도 도 6에서 볼 수 있듯이, 제1 두께(t1) 전체에 걸쳐 형성될 수 있다.
이렇게 형성되는 제2 분극 영역(110F)의 면적은 게이트(120)에 제1 전압이 가해지는 제1 시간에 의해 비례하여 결정될 수 있다.
따라서 원하는 면적 및/또는 크기의 제2 영역(12)을 형성하기 위해서는 해당 강유전체 물질에 대한 적당한 게이트 전압, 시간, 및 제2 영역(12)의 제1 두께(t1)를 실험 및/또는 계산에 의해 미리 결정할 수 있다.
이렇게 제2 분극 영역(110F)의 분극 방향이 제1 방향에서 제2 방향으로 변하면, 제1 방향의 분극을 갖는 제1 분극 영역(110R)과 제2 방향의 분극을 갖는 제2 분극 영역(110F)의 사이에 소정 너비의 변동 저저항 라인(140)이 형성될 수 있다. 이 변동 저저항 라인(140)은 게이트(120)를 중심으로 형성될 수 있다. 상기 변동 저저항 라인(140)의 너비는 대략 0.3nm일 수 있는 데, 반드시 이에 한정되는 것은 아니며, 0.3nm를 중심으로 +/-0.2nm의 너비를 가질 수 있다.
도 9는 상기 제1 분극 영역과 변동 저저항 라인에서 전압을 증가함에 따라 전류가 변하는 상태를 나타낸 것이다. 변동 저저항 라인(140)은 제1 분극 영역(110R)에 비해 저항이 매우 작기 때문에 전압 인가에 따라 전류의 흐름이 원활히 일어남을 알 수 있다. 도면으로 도시하지는 않았지만, 상기 변동 저저항 라인(140)은 제2 분극 영역(110F)에 비해서도 저항이 매우 작기 때문에 이를 통한 전류의 흐름이 원활히 일어날 수 있다.
상기와 같이 형성되는 변동 저저항 라인(140)은 시간이 지나도 지워지지 않을 수 있다.
이렇게 형성된 변동 저저항 라인(140)에 접하도록 제1 전극(131)와 제2 전극(132)을 위치시킨다. 이 경우, 상기 변동 저저항 라인(140)을 통해 제1 전극(131)로부터 제2 전극(132)으로 전류의 흐름이 형성될 수 있다. 따라서 이 때 데이터 쓰기가 가능해 지며, 예컨대 1로 읽힐 수 있다. 일 실시예에 따르면, 상기 제1 전극(131)은 소스가 되고, 상기 제2 전극(132)은 드레인이 될 수 있는 데, 소스와 드레인은 서로 바뀌어도 무방하다. 이는 본 명세서의 모든 실시예에 그대로 적용될 수 있다.
선택적으로, 상기 변동 저저항 라인(140), 게이트(120)에 가해진 전압에 의해 제2 분극 영역(110F)의 분극 방향이 다시 제1 분극 영역(110R)의 분극 방향과 같아지도록 함으로써 지워질 수 있다.
즉, 게이트(120)에 제2 전압을 인가하여 제2 분극 영역(110F)의 분극 방향이 다시 제1 방향으로 할 수 있다. 이 후 제2 전압을 제2 시간 동안 유지하여 제1 방향으로 분극이 바뀌는 영역을 평면 방향으로 성장시킬 수 있으며, 제1 방향으로 분극이 바뀐 영역이 상기 변동 저저항 라인(140)을 지나가 제1 분극 영역(110R)에까지 연장되면 변동 저저항 라인(140)이 소멸될 수 있다. 이 경우 제1 전극(131)로부터 제2 전극(132)으로 전류가 흐를 수 없고, 따라서 이 때 데이터 지우기가 가능해 지며, 0으로 읽혀질 수 있다.
이 때, 상기 제2 전압은 상기 제1 전압과 상이한 전압이 될 수 있는 데, 일 실시예에 따른 제1 전압과 동일 크기에 반대 극성의 전압일 수 있다. 상기 제2 시간은 적어도 상기 제1 시간 이상일 수 있다. 즉, 제1 시간 이상의 제2 시간 동안 제2 전압을 인가하여 제1 분극 영역(110R)이 변동 저저항 라인(140)을 지나 충분히 성장되도록 함으로써 변동 저저항 라인(140)을 소멸시킬 수 있다.
상기와 같이 형성된 변동 저저항 라인 메모리 소자는, 전술한 변동 저저항 라인(140)이 게이트(120)에 전원이 꺼지더라도 그 상태를 유지할 수 있기 때문에 비휘발성 메모리 소자로서 사용될 수 있다.
상기 변동 저저항 라인 메모리 소자는 약 1012회 이상의 쓰기/지우기가 가능하기 때문에, 기존 반도체 소자 기반의 메모리 소자에 비해 약 107배 이상의 메모리 수명을 가질 수 있다.
메모리 속도도, 상기 변동 저저항 라인 메모리 소자는 약 10-9 sec가 될 수 있어 기존 반도체 소자 기반의 메모리 소자에 비해 약 106배의 메모리 속도를 올릴 수 있다.
이처럼 상기 변동 저저항 라인 메모리 소자는 매우 탁월한 속도와 수명을 갖는 메모리 소자가 될 수 있다.
기존의 강유전체 메모리의 경우 강유전체의 분극을 이용하기 때문에 강유전체 소자의 크기를 줄이는 것에 한계가 있었지만, 상기 변동 저저항 라인 메모리 소자는 분극을 직접적으로 사용하지 않고 저저항 라인의 특성만을 상용하기 때문에 집적도를 더욱 높일 수 있다는 장점이 있다.
또한, 게이트 전압, 및/또는 인가 시간에 따라 상기 변동 저저항 라인(140)이 형성되는 위치를 조절할 수 있기 때문에, 다양한 메모리 소자의 설계가 가능하고, 강유전체를 이용한 기존의 강유전체 메모리 소자에 비해 박형화를 이룰 수 있다. 뿐만 아니라, 메모리 설계의 자유도가 높아지기 때문에 소자의 집적도를 높일 수 있다는 장점이 있다.
이렇게 형성되는 변동 저저항 라인(140)은 도 5에서 볼 수 있듯이 게이트(120)를 중심으로 폐루프상으로 형성될 수 있는 데, 이 폐루프상의 일부에 제1 전극(131) 및 제2 전극(132)을 배치함으로써 제1 전극(131)와 제2 전극(132)을 연결하는 선은 두 개가 될 수 있다. 그러나 반드시 이에 한정되는 것은 아니며, 베이스의 평면 방향 일 변에 게이트를 위치시키고 인접한 다른 두 변이 제1 전극과 제2 전극을 배치시키면 상기 변동 저저항 라인은 제1 전극과 제2 전극을 연결하는 단일의 선이 될 수 있다.
상기와 같은 제1 전극(131) 및 제2 전극(132)은 베이스(110) 상에 패터닝되어 형성되는 전극 구조일 수 있는 데, 본 발명은 반드시 이에 한정되는 것은 아니고, 도면에 도시하지는 않았지만 베이스(110)를 덮는 절연막에 형성된 비아 홀을 통해 변동 저저항 라인(140)과 컨택되는 것일 수 있다.
도 7은 본 발명의 다른 실시예에 관한 메모리 소자를 도시한 개략적인 평면도이고, 도 8은 도 7의 III-III선을 따라 절취한 단면도이다.
도 7 및 도 8을 참조하면 본 실시예의 메모리 소자(200)는 베이스(210), 게이트(220), 변동 저저항 라인(240), 제1 전극(231) 및 제2 전극(232)을 포함할 수 있다.
설명의 편의를 위하여 전술한 실시예와 상이한 점을 중심으로 설명하기로 한다.
제1 전극(231) 및 제2 전극(232)은 베이스(210)상에 형성될 수 있고, 예를 들면 게이트(220)와 이격되도록 베이스(210)의 면 중 게이트(220)이 형성된 면의 반대면에 형성될 수 있다.
게이트(220)는 베이스(210)의 상면에, 제1 전극(231) 및 제2 전극(232)은 베이스(210)의 하면에 형성될 수 있다.
선택적 실시예로서 제1 전극(231) 및 제2 전극(232)은 베이스(210)와 접하도록 형성될 수 있다.
제1 전극(231) 및 제2 전극(232)은 다양한 도전성 재료를 이용하여 형성할 수 있다.
제1 전극(231) 및 제2 전극(232)을 형성하는 재료에 대한 설명은 전술한 실시예에서 설명한 바와 동일하거나 이를 변형하여 적용할 수 있는 바 구체적 설명은 생략한다.
도 8을 참조하면 게이트(220)을 통하여 전압이 베이스(210)에 인가되면 베이스(210)의 적어도 일 영역은 제2 분극 영역(210F)을 포함할 수 있다.
변동 저저항 라인(VL)은 이러한 제2 분극 영역(210F)의 경계선의 측면에 대응하는 영역에 형성될 수 있고, 도 7을 참조하면 게이트(220)을 중심으로 게이트(220)을 둘러싸는 선형으로 형성될 수 있다.
또한, 변동 저저항 라인(240)은 제2 분극 영역(210F)의 경계선의 측면 전체에 대응하도록 형성될 수 있고, 제2 분극 영역(210F)의 측면으로부터 멀어지는 방향으로 두께를 가질 수 있고, 선택적 실시예로서 이러한 두께는 0.3nm를 중심으로 +/-0.2nm일 수 있다.
베이스(210)의 제2 분극 영역(210F)의 경계에 형성된 변동 저저항 라인(240)은 베이스(210)의 다른 영역에 비하여 저항이 낮은 영역으로 변할 수 있다. 예를 들면 변동 저저항 라인(240)은 베이스(210)의 제2 분극 영역(210F) 및 변동 저저항 라인(240)의 주변의 베이스(210)의 제1 분극 영역(210)R)보다 낮은 저항을 가질 수 있다.
이를 통하여 변동 저저항 라인(240)은 전류의 통로를 형성할 수 있다.
선택적 실시예로서 변동 저저항 라인(240)은 베이스(210)에 구비된 복수의 도메인월의 일 영역에 대응될 수 있다.
또한, 이러한 변동 저저항 라인(240)은 제2 분극 영역(210F)의 분극 상태가 유지되면 계속 유지될 수 있다. 즉, 게이트(220)을 통하여 베이스(210)에 인가된 전압을 제거하여도 변동 저저항 라인(240)의 상태, 즉 저저항 상태는 유지될 수 있다.
변동 저저항 라인(240)을 통하여 전류의 통로가 형성될 수 있다.
또한 구체적인 예로서 제1 전극(231) 및 제2 전극(232)가 변동 저저항 라인(240)에 대응되도록 형성되고, 예를 들면 제1 전극(231) 및 제2 전극(232)이 서로 이격된 채 변동 저저항 라인(240)의 하면과 접하도록 배치될 수 있다.
이를 통하여 제1 전극(231) 및 제2 전극(232)을 통하여 전류가 흐를 수 있다.
본 실시예의 메모리 소자는 베이스의 일면에 게이트를 형성하고 타면에 제1,2 전극을 형성하여 메모리 소자의 정밀한 패터닝 및 미세화를 용이하게 진행할 수 있고, 설계 마진 및 자유도를 높일 수 있다.
도 10은 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자(300)를 도시한 단면도로서, 기판(330)에 제1 전극(331)와 제2 전극(332)이 형성되고, 기판(330) 상에 자발 분극성 재료를 포함하는 베이스(310)를 배치할 수 있다. 상기 기판(330)은 반도체 웨이퍼, 일 실시예에 따르면 실리콘 웨이퍼로 형성될 수 있다. 그리고 상기 제1 전극(331)와 제2 전극(332)은 웨이퍼에 이온 도핑으로 형성할 수 있다. 물론, 도면에 도시하지는 않았지만, 상기 제1 전극(331)와 제2 전극(332)에는 별도의 비아를 통해 외부 신호선이 연결될 수 있다.
이러한 구조에서는 기판(330)에 형성된 제1 전극(331) 및 제2 전극(332)의 영역에 대응되게 변동 저저항 라인(340)이 위치할 수 있도록 게이트 전압, 및 인가 시간 정할 수 있다.
상기와 같은 기판(330)과 베이스(310)는 별도의 접착층에 의해 접합될 수 있는 데, 반드시 이에 한정되는 것은 아니고, 기판(330) 상에 베이스(310)가 성막될 수도 있다. 이렇게 기판(330) 상에 박막으로 베이스(310)를 구현함으로써, 메모리 소자(300)를 더욱 박형화할 수 있고, 기존의 메모리 소자 공정을 이용할 수 있어 제조 공정의 효율을 더욱 올릴 수 있다.
이상 설명한 실시예들은 제1 영역 및 제2 영역이 동일한 두께를 갖는 경우를 나타내었으나, 본 발명은 반드시 이에 한정되는 것은 아니다. 도 11은 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자(400)를 도시한 단면도로서, 기판(430)에 제1 전극(431)와 제2 전극(432)이 형성되고, 기판(430) 상에 자발 분극성 재료를 포함하는 베이스(410)가 배치될 수 있다. 도 11에서 볼 수 있는 실시예의 메모리 소자(400)는, 제1 분극 영역(410R)이 제2 분극 영역(410F)의 제1 두께(t1)보다 두꺼운 제2 두께(t2)를 가질 수 있다. 이 제2 두께(t2)는 게이트(420)에 가해지는 전압에 의해 분극의 방향이 스위칭되지 않는 두께가 되며, 이에 따라 변동 저저항 라인(440)은 제1 두께(t1)와 제2 두께(t2)의 경계가 되는 위치에 형성될 수 있다.
전술한 바와 같이 게이트(420)에 인가되는 전압을 제1 두께(t1)에 대하여 분극 스위칭이 이뤄지는 전압으로 셋팅할 수 있으므로, 베이스(410)에 제2 두께(t2)로 형성되는 영역을 만듦으로써, 게이트(420)에 인가되는 전압의 세기, 시간에 의해서도 제2 두께(t2)에는 변동 저저항 라인(440)이 형성되지 않고, 제1 두께(t1)로 이루어진 영역에만 변동 저저항 라인(440)이 형성되도록 할 수 있다.
즉, 도 11에서 볼 수 있듯이, 변동 저저항 라인(440)은 제1 두께(t1)와 제2 두께(t2)의 경계가 되는 위치에 형성될 수 있다.
도 12는 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자(500)를 도시한 단면도로서, 기판(530)에 제1 전극(531)와 제2 전극(532)이 형성되고, 기판(530) 상에 자발 분극성 재료를 포함하는 베이스(510)가 배치될 수 있다. 도 12에 도시된 실시예의 메모리 소자(500)도 도 11에 도시된 실시예와 같이 제1 분극 영역(510R)이 제2 분극 영역(510F)의 제1 두께(t1)보다 두꺼운 제2 두께(t2)를 가질 수 있다.
이 때, 게이트(520)에 전압이 인가되는 시간에 따라, 도 12에서 볼 수 있듯이, 제1 두께(t1)와 제2 두께(t2)의 경계로부터 제1 두께(t1)가 형성된 내측에 위치할 수 있다. 따라서 이러한 구조의 메모리 소자(500)에서 제1 전극(531)와 제2 전극(532)은 제1 두께(t2)와 제2 두께(t2)의 경계보다 안쪽에 형성할 수 있다. 이에 따라 게이트(520) 전압의 세기 및/또는 그 시간의 변경에 따라 변동 저저항 라인(540)의 형성 위치가 변경되더라도, 변동 저저항 라인(540)과 제1 전극(531)/제2 전극(532)이 전기적으로 연결될 수 있다.
이상 설명한 실시예들에서 게이트는 베이스 상에 인접하여 형성되었으나, 본 발명은 반드시 이에 한정되는 것은 아니며, 도 13에 도시된 본 발명의 또 다른 일 실시예의 메모리 소자(600)와 같이, 베이스(610)와 게이트(620) 사이에 다른 막(650)이 더 위치할 수 있다. 상기 막(650)은 절연막일 수 있는 데, 베이스(610)를 형성하는 강유전체 물질과 다른 물질일 수 있다.
이 경우에도 게이트(6720)에 인가되는 전압에 의한 전기장의 영향으로 베이스(610)의 분극 방향이 스위칭되도록 할 수 있으며, 이 때, 분극 방향이 스위칭될 수 있는 게이트(620) 전압 및/또는 시간은 미리 실험 및/또는 계산에 의해 얻어질 수 있다.
도 14는 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자(700)를 도시한 단면도로서, 기판(730)에 제1 전극(731)와 제2 전극(732)이 형성되고, 기판(730) 상에 자발 분극성 재료를 포함하는 베이스(710)가 배치될 수 있다.
도 14에 도시된 실시예에 따르면, 베이스(710)에 대향된 제1 게이트(721)와 베이스(710)를 중심으로 제1 게이트(721)와 반대측에 위치하는 제2 게이트(722)를 포함할 수 있다.
이 경우, 제1 게이트(721)에 의해 베이스(710)의 분극 방향을 스위칭하여 변동 저저항 라인(740)을 형성할 수 있다. 이에 따라 데이터 쓰기가 가능해진다.
제2 게이트(722)에 의해 제2 분극 영역(710F)의 분극 방향을 제1 분극 영역(710R)과 같아지도록 다시 스위칭함으로써 변동 저저항 라인(740)을 제거할 수 있다. 이에 따라 데이터 지우기가 가능해진다.
이처럼 제1 게이트(721) 및 제2 게이트(722)에 의해 0/1로 데이터를 읽을 수 있다.
이상 설명한 바와 같은 변동 저저항 라인들은 도 1, 도 5에서 볼 수 있듯이 게이트를 중심으로 폐루프상으로 형성될 수 있는 데, 이 폐루프상의 일부에 제1 전극 및 제2 전극을 중첩되게 배치함으로써 제1 전극과 제2 전극을 연결하는 선은 두 개가 될 수 있다.
그러나 반드시 이에 한정되는 것은 아니며, 도 15에 도시된 일 실시예에 따른 메모리 소자(800)는, 베이스(810) 상의 일 변에 게이트(820)를 위치시키고 인접한 다른 두 변에 제1 전극(831)과 제2 전극(832)을 배치시키면 상기 변동 저저항 라인(840)은 제1 전극(831)와 제2 전극(832)을 연결하는 직선 형상이 될 수 있다.
따라서 이 경우 변동 저저항 라인(840)의 건너편은 제1 분극 영역(810R), 변동 저저항 라인(840)과 게이트(820)의 사이 영역은 제2 분극 영역(810F)이 될 수 있다.
도 16에는 또 다른 일 실시예에 따른 비휘발성 메모리 소자(900)가 도시되어 있다. 도 16에 도시된 실시예와 같이 게이트(920)를 베이스(910) 상면의 일 모서리에 배치하고, 제1 전극(931)과 제2 전극(932)을 인접한 다른 모서리에 각각 배치시킬 경우, 상기 변동 저저항 라인(940)은 제1 전극(931)과 제2 전극(932)을 굴곡진 형태로 연결하는 선이 될 수 있다. 따라서 변동 저저항 라인(940)과 게이트(920)의 사이가 제2 분극 영역(910F)이 되고, 변동 저저항 라인(940)의 외측은 제1 분극 영역(910R)이 될 수 있다.
도 17은 또 다른 일 실시예에 따른 비휘발성 메모리 소자(1000)를 도시한 것이다.
도 17을 참조하면, 일 실시예에 따르면, 베이스(1010)에 인접하도록 배치된 제1 게이트(1021) 및 제2 게이트(1022)를 포함할 수 있다. 상기 제1 게이트(1021)와 제2 게이트(1022)는 서로 이격된 것일 수 있는 데, 일 실시예에 따르면 제1 게이트(1021)와 제2 게이트(1022)는 서로 대향되는 것일 수 있다. 제1 게이트(1021)와 제2 게이트(1022)가 대향된 방향에 교차되는 방향으로 제1 전극(1031)와 제2 전극(1032)이 대향 배치될 수 있다.
이러한 구조에서 베이스(1010)는 제1 방향의 분극을 갖는 제1 분극 영역(1010R)일 수 있는 데, 상기 제1 분극 영역(1010R)은 베이스(1010) 자체 특성에 의한 것일 수 있고, 선택적으로 베이스(1010)에 형성된 영역일 수 있다.
상기 제1 게이트(1021)를 통해 상기 베이스(1010)에 제1-1 전압을 제1-1 시간 동안 유지할 경우, 베이스(1010)의 제1 분극 영역(1010R) 중 제1 게이트(1021)에 인접한 영역은 제2 방향의 분극을 갖는 제2-1 분극 영역(1010F1)이 되고, 제1 분극 영역(1010R)과 제2-1 분극 영역(1010F1)의 경계에 제1 변동 저저항 라인(1041)이 형성될 수 있다.
상기 제2 게이트(1022)를 통해 상기 베이스(1010)에 제1-2 전압을 제1-2 시간 동안 유지할 경우, 베이스(1010)의 제1 영역(1010) 중 제2 게이트(1122)에 인접한 영역은 제2 방향의 분극을 갖는 제2-2 영역(1010F2)이 되고, 제1 분극 영역(1010R)과 제2-2 분극 영역(1010F2)의 경계에 제2 변동 저저항 라인(1042)이 형성될 수 있다.
상기와 같은 제1-1 전압과 제1-2 전압 및 제1-1 시간 및 제1-2 시간은 제1 변동 저저항 라인(1041) 및 제2 변동 저저항 라인(1042)이 각각 제1 전극(1131) 및 제2 전극(1132)에 전기적으로 연결될 수 있는 전압과 시간이 될 수 있다.
일 실시예에 따르면, 상기 제1-1 시간과 제1-2 시간은 동일한 시간일 수 있다. 이 경우 제1 전극(1031)와 제2 전극(1032)은 제1 게이트(1021)와 제2 게이트(1022)의 대략 절반의 위치에 위치할 수 있게 된다.
그러나 본 발명은 반드시 이에 한정되는 것은 아니며, 상기 제1-1 시간과 제1-2 시간은 서로 다른 시간일 수 있다. 예컨대, 제1 전극(1031)와 제2 전극(1032)이 제1 게이트(1021)에 더 가까울 경우 제1-1 시간은 제1-2 시간보다 짧을 수 있다.
또한 제1-1 시간과 제1-2 시간은 동시에 진행되는 것일 수 있다. 즉, 제1 게이트(1021)와 제2 게이트(1022)에 동시에 전압을 인가하여 제1 변동 저저항 라인(1041) 및 제2 변동 저저항 라인(1042)을 만들 수 있다.
선택적으로, 제1-1 시간과 제1-2 시간은 이시에 진행될 수 있다. 즉, 제1 게이트(1021)와 제2 게이트(1022)에 이시에 전압을 인가하여 제1 변동 저저항 라인(1041) 및 제2 변동 저저항 라인(1042)을 필요에 따라 선택적으로 만들 수 있다.
상기 제1-1 전압과 제1-2 전압은 동일한 전압일 수 있다. 상기 제1 변동 저저항 라인(1041) 및 제2 변동 저저항 라인(1042)이 형성되는 베이스(1010)의 두께가 동일할 경우 제1-1 전압과 제1-2 전압은 동일한 전압일 수 있다. 그러나 반드시 이에 한정되는 것은 아니고 제1 변동 저저항 라인(1041) 및 제2 변동 저저항 라인(1042)이 형성되는 영역에서의 베이스(1010)의 두께가 다를 경우 1-1 전압과 제1-2 전압은 상이한 전압일 수 있다.
전술한 실시예에서 설명한 바와 같이 제2 전압을 인가하여 변동 저저항 라인들을 지우는 경우에도 마찬가지로 진행할 수 있다.
즉, 제1 게이트(1021)를 통해 상기 베이스(1010)에 제2-1 전압을 제2-1 시간 동안 유지함으로써, 제1 변동 저저항 라인(1041)을 삭제할 수 있다. 또 제2 게이트(1022)를 통해 상기 베이스(1010)에 제2-2 전압을 제2-2 시간 동안 유지함으로써, 제2 변동 저저항 라인(1042)을 삭제할 수 있다.
상기 제2-1 시간과 제2-2 시간은 동일한 시간일 수 있다. 이 경우 제1 전극(1031)와 제2 전극(1032)은 제1 게이트(1021)와 제2 게이트(1022)의 대략 절반의 위치에 위치할 수 있게 된다.
그러나 본 발명은 반드시 이에 한정되는 것은 아니며, 상기 제2-1 시간과 제2-2 시간은 서로 다른 시간일 수 있다. 예컨대, 제1 전극(1031)와 제2 전극(1032)이 제1 게이트(1021)에 더 가까울 경우 제2-1 시간은 제2-2 시간보다 짧을 수 있다.
제2-1 시간과 제2-2 시간은 동시에 진행되는 것일 수 있다. 즉, 제1 게이트(1021)와 제2 게이트(1022)에 동시에 전압을 인가하여 제1 변동 저저항 라인(1041) 및 제2 변동 저저항 라인(1042)을 동시에 삭제할 수 있다.
선택적으로, 제2-1 시간과 제2-2 시간은 이시에 진행될 수 있다. 즉, 제1 게이트(1021)와 제2 게이트(1022)에 이시에 전압을 인가하여 제1 변동 저저항 라인(1041) 및 제2 변동 저저항 라인(1042)을 필요에 따라 선택적으로 삭제할 수 있다.
상기 제2-1 전압과 제2-2 전압은 동일한 전압일 수 있다. 상기 제1 변동 저저항 라인(1041) 및 제2 변동 저저항 라인(1042)이 형성되는 베이스(1010)의 두께가 동일할 경우 제2-1 전압과 제2-2 전압은 동일한 전압일 수 있다. 그러나 반드시 이에 한정되는 것은 아니고 제1 변동 저저항 라인(1041) 및 제2 변동 저저항 라인(1042)이 형성되는 영역에서의 베이스(1010)의 두께가 다를 경우 제2-1 전압과 제2-2 전압은 상이한 전압일 수 있다.
도 18은 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자(1100)의 평면도이고, 도 19는 도 18의 IV-IV 선을 따라 절취한 단면도이다.
도 18 및 도 19를 참조하면, 상기 변동 저저항 라인 메모리 소자(1100)는, 베이스(1100), 게이트(1120), 제1 전극(1131), 복수의 제2 전극(1132) 및 복수의 변동 저저항 라인(1140)을 포함할 수 있다.
베이스(1100)는 전술한 실시예들과 마찬가지로, 자발 분극성 재료를 포함할 수 있다. 게이트(1120)는 베이스(1100)에 전기장을 인가할 수 있도록 형성될 수 있고, 예를 들면 전압을 베이스(1100)에 인가할 수 있다.
선택적 실시예로서 게이트(1120)은 베이스(1100)의 상면에 접하도록 형성될 수 있다.
베이스(1100)는 서로 다른 방향의 분극을 갖는 복수의 분극 영역들을 포함할 수 있다.
일 실시예에 따르면, 상기 베이스(1100)는 제1-1 분극 영역(1110R1), 및 제1-2 분극 영역(1110R2)을 갖는 제1 분극 영역을 포함할 수 있다.
일 실시예에 따르면, 상기 베이스(1100)는 제2-1 분극 영역(1110F1), 및 제2-2 분극 영역(1110F2)을 갖는 제2 분극 영역을 포함할 수 있다.
게이트(1120) 직하부에 위치하는 제2-2 분극 영역(1110F2)으로부터 외측 방향으로 제1-2 분극 영역(1110R2), 제2-1 분극 영역(1110F1), 제1-1 분극 영역(1110R1)이 교대로 위치할 수 있다. 그리고 각 분극 영역들의 사이에 제1 변동 저저항 라인(1141) 내지 제3 변동 저저항 라인(1143)이 위치할 수 있다.
제1 변동 저저항 라인(1141)은 제1-1 분극 영역(1110R1)과 제2-1 분극 영역(1110F1)의 사이에 위치할 수 있다.
제2 변동 저저항 라인(1142)은 제2-1 분극 영역(1110F1)과 제1-2 분극 영역(1110R2)의 사이에 위치할 수 있다.
제3 변동 저저항 라인(1143)은 제1-2 분극 영역(1110R2)과 제2-2 분극 영역(1110F2)의 사이에 위치할 수 있다.
이러한 복수의 분극 영역들은 다음의 방법으로 제어될 수 있다.
도 20a를 참조하면, 베이스(1100)는 제1 분극 방향을 갖는 제1 분극 영역(1110R)을 포함할 수 있다. 선택적 실시예로서 게이트(1120)를 통한 초기화 전기장을 인가하여 도 20a와 같은 베이스(1100)의 분극 상태를 형성할 수 있다.
그리고 나서 도 20b를 참조하면, 베이스(1100)에 제2 분극 영역(1110F)을 형성한다. 구체적 예로서 게이트(1120)에 제1 전압을 인가하여 게이트(1120)의 폭에 대응하도록 게이트(1120)와 중첩된 영역에 우선 제2 분극 영역(1110F)을 형성한 후 제1 전압을 제1 시간 동안 유지하여 수평 방향으로 성장시켜 도 20b와 같은 상태를 형성할 수 있다.
이 때, 도 20a의 제1 분극 영역(1120R)은 축소되어 도 20b와 같은 형태의 제1-1 분극 영역(1110R1)으로 변할 수 있다.
제1-1 분극 영역(1110R1)과 제2 분극 영역(1110F)의 사이에 제1 변동 저저항 라인(1141)이 형성될 수 있다.
도 20c를 참조하면 베이스(1100)에 제1-2 분극 영역(1110R2)을 형성한다. 구체적인 예로서, 게이트(1120)에 제2 전압을 인가하여 게이트(1120)의 폭에 대응하도록 게이트(1120)와 중첩된 영역에 우선 제1-2 분극 영역(1110R2)을 형성한 후 제2 전압을 제2 시간 동안 유지하여 수평 방향으로 성장시켜 도 20c와 같은 상태를 형성할 수 있다. 상기 제2 전압은 제1 전압과 동일한 크기로 반대 극성의 전기장을 일이킬 수 있는 전압일 수 있고, 제2 시간은 제1 시간 미만일 수 있다. 이에 따라 제1-2 분극 영역(1110R2)이 형성되는 영역은 제1 변동 저저항 라인(1141) 내측의 제2-1 분극 영역(1110F1) 내일 수 있다.
또한, 이를 통하여 도 20b의 제2 분극 영역(1110F)은 크기가 축소되어 도 20c에 도시된 형태의 제2-1 분극 영역(1110F1)로 변할 수 잇다.
이렇게 형성된 제1-2 분극 영역(1110R2)과 제2-1 분극 영역(1110F1)의 사이에는 제2 변동 저저항 라인(1142)이 형성될 수 있다.
이러한 분극 상태를 유지하므로 제1 변동 저저항 라인(1141) 및 제2 변동 저저항 라인(1142)은 그대로 유지될 수 있다.
그리고 나서 도 20d를 참조하면, 베이스(1100)에 제2-2 분극 영역(1110F2)을 형성한다. 구체적인 예로서, 게이트(1120)에 제3 전압을 인가하여 게이트(1120)의 폭에 대응하도록 게이트(1120)와 중첩된 영역에 우선 제2-2 분극 영역(1110F2)을 형성한 후 제3 전압을 제3 시간 동안 유지하여 수평 방향으로 성장시켜 도 20d와 같은 상태를 형성할 수 있다. 상기 제3 전압은 제2 전압과 동일한 크기로 반대 극성의 전기장을 일이킬 수 있는 전압일 수 있고, 제3 시간은 제2 시간 미만일 수 있다. 이에 따라 제2-2 분극 영역(1110F2)이 형성되는 영역은 제2 변동 저저항 라인(1142) 내측의 제1-2 분극 영역(1110R1) 내일 수 있다. 상기 제3 전압은 상기 제1 전압과 동일한 전압일 수 있다.
또한, 이를 통하여 도 20c의 제1-2 분극 영역(1110R2)은 크기가 축소되어 도 20d에 도시된 형태의 제1-2 분극 영역(1110R2)으로 변할 수 잇다.
이렇게 형성된 제2-2 분극 영역(1110F2)과 제1-2 분극 영역(1110F2)의 사이에는 제3 변동 저저항 라인(1143)이 형성될 수 있다.
이러한 분극 상태를 유지하므로 제1 변동 저저항 라인(1141) 내지 제3 변동 저저항 라인(1143)은 그대로 유지될 수 있다.
이러한 분극 구조 및 변동 저저항 라인들의 형성 구조에서, 도 18에서 볼 수 있듯이, 제1 전극(1131)을 제1 변동 저저항 라인(1141) 내지 제3 변동 저저항 라인(1143)에 모두 걸쳐지도록 형성할 수 있다. 그리고 제2 전극은, 제1 변동 저저항 라인(1141)에만 전기적으로 연결되는 제2-1 전극(1132a), 제2 변동 저저항 라인(1142)에만 전기적으로 연결되는 제2-2 전극(1132b) 및 제3 변동 저저항 라인(1143)에만 전기적으로 연결되는 제2-3 전극(1132c)을 포함할 수 있다.
본 실시예는 게이트(1120)를 통하여 베이스(1110)에 전기장을 가하여 복수의 서로 다른 방향의 분극 영역들을 교대로 형성할 수 있고, 이에 따라 복수의 변동 저저항 라인을 형성할 수 있어, 이 복수의 변동 저저항 라인을 전류 패쓰로 사용할 수 있다.
이렇게 복수의 변동 저저항 라인을 흐르는 전류량을 각각 측정함으로써 복수의 데이터 읽기가 가능해진다. 예컨대, 상기 실시예에서 제1 전극(1131), 제1 변동 저저항 라인(1141), 제2-1 전극(1132a)을 따라 측정되는 전류량에 따라 제1 데이터가 읽혀질 수 있다. 또, 제1 전극(1131), 제2 변동 저저항 라인(1142), 제2-2 전극(1132b)을 따라 측정되는 전류량에 따라 제2 데이터가 읽혀질 수 있다. 제1 전극(1131), 제3 변동 저저항 라인(1143), 제2-3 전극(1132c)을 따라 측정되는 전류량에 따라 제3 데이터가 읽혀질 수 있다. 그리고, 상기 제1 변동 저저항 라인(1141) 내지 제3 변동 저저항 라인(1143)을 모두 소멸시킴으로써 데이터 지우기가 가능해지며, 0으로 읽혀질 수 있다.
상기와 같이 형성된 복수의 변동 저저항 라인은 게이트(1120)에 초기화 전압을 인가하여 소멸시킬 수 있다.
즉, 상기 실시예에서 게이트(1120)에 제4 전압을 인가하여 게이트(1120)에 인접한 제2-2 분극 영역(1110F2)의 분극 방향을 다시 제1 방향으로 할 수 있다. 이 후 제4 전압을 제4 시간 동안 유지하여 제1 방향으로 분극이 바뀌는 영역을 평면 방향으로 성장시킬 수 있으며, 제1 방향으로 분극이 바뀐 영역이 상기 제1 변동 저저항 라인(1141)을 지나가 제1-1 분극 영역(1110R1)에까지 연장되면 모든 변동 저저항 라인들이 소멸될 수 있다. 이 때, 상기 제4 전압은 상기 제2 전압과 동일한 전압일 수 있다. 상기 제4 시간은 적어도 제1 시간 이상일 수 있다.
상기 실시예에서는 제1 변동 저저항 라인(1141) 내지 제3 변동 저저항 라인(1143)의 3개의 변동 저저항 라인이 형성되는 예를 나타내었으나, 본 발명은 반드시 이에 한정되는 것은 아니고, 다양한 숫자의 변동 저저항 라인을 형성하고, 이에 맞추어 제2 전극의 개수를 설계할 수 있다.
도 21은 도 18에 도시된 메모리 소자의 다른 실시예를 도시한 것으로, 도 21에 도시된 변동 저저항 라인 메모리 소자(1200)는 베이스의 일 변에 걸쳐 제1 전극(1231)이 형성되고, 제2 전극들도 한 쌍의 변동 저저항 라인들 중 하나의 라인에 걸치도록 위치할 수 있다. 이에 따라 소자의 집적도를 더욱 높일 수 있다.
이상 설명한 본 명세서의 모든 실시예들은 각 도시된 실시예들에 한정되는 것은 아니며, 서로 복합적으로 적용될 수 있음은 물론이다.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
실시예에서 설명하는 특정 실행들은 일 실시 예들로서, 어떠한 방법으로도 실시 예의 범위를 한정하는 것은 아니다. 또한, "필수적인", "중요하게" 등과 같이 구체적인 언급이 없다면 본 발명의 적용을 위하여 반드시 필요한 구성 요소가 아닐 수 있다.
실시예의 명세서(특히 특허청구범위에서)에서 "상기"의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다. 또한, 실시 예에서 범위(range)를 기재한 경우 상기 범위에 속하는 개별적인 값을 적용한 발명을 포함하는 것으로서(이에 반하는 기재가 없다면), 상세한 설명에 상기 범위를 구성하는 각 개별적인 값을 기재한 것과 같다. 마지막으로, 실시 예에 따른 방법을 구성하는 단계들에 대하여 명백하게 순서를 기재하거나 반하는 기재가 없다면, 상기 단계들은 적당한 순서로 행해질 수 있다. 반드시 상기 단계들의 기재 순서에 따라 실시 예들이 한정되는 것은 아니다. 실시 예에서 모든 예들 또는 예시적인 용어(예들 들어, 등등)의 사용은 단순히 실시 예를 상세히 설명하기 위한 것으로서 특허청구범위에 의해 한정되지 않는 이상 상기 예들 또는 예시적인 용어로 인해 실시 예의 범위가 한정되는 것은 아니다. 또한, 당업자는 다양한 수정, 조합 및 변경이 부가된 특허청구범위 또는 그 균등물의 범주 내에서 설계 조건 및 팩터에 따라 구성될 수 있음을 알 수 있다.

Claims (13)

  1. 자발 분극성 재료를 포함하는 베이스;
    상기 베이스에 인접하도록 배치된 적어도 하나의 게이트;
    상기 게이트를 통하여 상기 베이스에 전기장을 인가하여 상기 베이스에 형성되고 서로 다른 방향의 분극을 갖는 복수의 분극 영역;
    선택적으로 상기 서로 다른 방향의 분극을 갖는 분극 영역들의 경계에 대응하는 복수의 변동 저저항 라인;
    상기 변동 저저항 라인들에 접하도록 위치하는 제1 전극; 및
    상기 변동 저저항 라인들 각각에 접하도록 위치하는 복수의 제2 전극;을 포함하고,
    상기 변동 저저항 라인은 상기 베이스의 영역 중 상기 변동 저저항 라인과 인접한 다른 영역보다 전기적 저항이 낮은 영역으로 형성되고,
    상기 변동 저저항 라인들은 상기 제1 전극과 상기 복수의 제2 전극을 전기적으로 연결하도록 구비되는 비휘발성 메모리 소자.
  2. 제1 항에 있어서,
    상기 변동 저저항 라인은, 상기 제2 전극의 개수에 대응하게 형성되는 비휘발성 메모리 소자.
  3. 제1 항 또는 제2 항에 있어서,
    상기 분극 영역은, 제1 방향의 분극을 갖는 제1 영역과, 선택적으로 상기 제1 방향과 다른 제2 방향의 분극을 갖는 제2 영역을 포함하고,
    상기 변동 저저항 라인은 상기 제1 영역과 제2 영역의 사이에 위치하는, 비휘발성 메모리 소자.
  4. 제3항에 있어서,
    상기 제1 영역과 상기 제2 영역은 동일한 두께를 갖는 비휘발성 메모리 소자.
  5. 제1 항 또는 제2 항에 있어서,
    상기 변동 저저항 라인은 상기 게이트와 이격되게 위치하는 비휘발성 메모리 소자.
  6. 제1 항 또는 제2 항에 있어서,
    상기 베이스는 강유전성 재료를 포함하는 비휘발성 메모리 소자.
  7. 제1 항 또는 제2 항에 있어서,
    상기 변동 저저항 라인은 상기 게이트를 통하여 인가된 전기장이 제거되어도 유지되는 비휘발성 메모리 소자.
  8. 자발 분극성 재료를 포함하는 베이스와, 상기 베이스에 인접하도록 배치된 적어도 하나의 게이트와, 상기 게이트에 이격되고 상기 베이스에 접하도록 배치되는 제1 전극 및 복수의 제2 전극을 포함하는 비휘발성 메모리 소자에 대하여,
    상기 베이스에 제1 방향의 분극을 갖는 제1 영역을 형성하는 단계;
    상기 게이트를 통하여 상기 베이스에 제1 전압을 인가하여, 상기 제1 영역 중 상기 게이트에 인접하게 상기 제1 방향과 다른 제2 방향의 분극을 갖는 제2-1 영역을 형성하는 단계;
    상기 게이트를 통하여 상기 베이스에 상기 제1 전압을 제1 시간 동안 유지하여 상기 제2-1 영역을 성장시켜, 상기 제1 영역과 제2-1 영역의 사이에 위치하고 상기 제1 전극과 전기적으로 연결되고 상기 제2 전극 중 하나와 전기적으로 연결되는 제1 변동 저저항 라인을 형성하는 단계;
    상기 게이트를 통하여 상기 베이스에 제2 전압을 인가하여, 상기 제2-1 영역 중 상기 게이트에 인접하게 상기 제1 방향의 분극을 갖는 제1-2 영역을 형성하는 단계; 및
    상기 게이트를 통하여 상기 베이스에 상기 제2 전압을 제2 시간 동안 유지하여 상기 제1-2 영역을 성장시켜, 상기 제2-1 영역과 상기 제1-2 영역의 사이에 위치하고 상기 제1 전극과 전기적으로 연결되고 상기 제2 전극 중 다른 하나와 전기적으로 연결되는 제2 변동 저저항 라인을 형성하는 단계;를 포함하는 비휘발성 메모리 소자의 동작 방법.
  9. 제8항에 있어서,
    상기 게이트를 통하여 상기 베이스에 제3 전압을 인가하여, 게이트에 인접한 제1-2 영역을 상기 제2 방향의 분극을 갖는 제2 영역으로 변환하는 단계; 및
    상기 게이트를 통하여 상기 베이스에 상기 제3 전압을 제3 시간 동안 유지하여 상기 제2 영역을 성장시켜, 상기 제2 영역이 상기 제2 변동 저저항 라인을 지나도록 하는 단계;를 포함하는 비휘발성 메모리 소자의 동작 방법.
  10. 제9항에 있어서,
    상기 제3 시간은 상기 제1 시간 이상인, 비휘발성 메모리 소자의 동작 방법.
  11. 제8항 내지 제10항 중 어느 한 항에 있어서,
    상기 제2 전압은 상기 제1 전압과 상이한, 비휘발성 메모리 소자의 동작 방법.
  12. 제8항 내지 제10항 중 어느 한 항에 있어서,
    상기 제2 시간은 상기 제1 시간 미만인, 비휘발성 메모리 소자의 동작 방법.
  13. 제8항 내지 제10항 중 어느 한 항에 있어서,
    상기 변동 저저항 라인은, 상기 제2 전극의 개수에 대응하게 형성되는 비휘발성 메모리 소자의 동작 방법.
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