KR20200083255A

KR20200083255A - 임피던스 정합 장치 및 임피던스 정합 방법

Info

Publication number: KR20200083255A
Application number: KR1020190172116A
Authority: KR
Inventors: 타츠야 모리이
Original assignee: 가부시키가이샤 다이헨
Priority date: 2018-12-28
Filing date: 2019-12-20
Publication date: 2020-07-08
Also published as: JP7105185B2; US11218135B2; US20200212893A1; JP2020107578A

Abstract

반도체 스위치의 불안정(flutter)을 억제하여, 부하와의 정합 상태를 안정화시키는 것이 가능한 임피던스 정합 장치 및 임피던스 정합 방법을 제공한다. 임피던스 정합 장치(100)는, 가변 커패시터(1)와, 부하측의 반사 계수를 산출하는 산출부(2)와, 소정 기간 내에 산출한 반사 계수 및 반도체 스위치의 온/오프의 상태를 대응 지어 기억하는 기억부(30)와, 소정 기간 내에서의 산출 결과를 이용하여, 반도체 스위치가 취해야 할 온/오프의 상태를 결정하는 결정부와, 결정한 상태에 근거해 반도체 스위치를 온/오프하는 제어부(3)와, 결정한 상태가 변화한 횟수를 계수하는 계수부를 갖춘다. 제어부는, 계수한 횟수가 소정 횟수 보다 많은 경우, 기억한 반사 계수 중, 0에 더 가까운 반사 계수에 대응 지어진 온/오프의 상태에 일치하도록 반도체 스위치를 온/오프한 후에, 온/오프를 금지한다.

Description

임피던스 정합 장치 및 임피던스 정합 방법{IMPEDANCE MATCHING DEVICE AND IMPEDANCE MATCHING METHOD}

본 발명은, 고주파 전원과 부하(負荷)와의 임피던스(Impedance)를 정합시키는 임피던스 정합 장치 및 임피던스 정합 방법에 관한 것이다.

플라즈마 처리 장치 등의 임피던스가 변동하는 부하에 대하여 고주파 전원으로부터 전력을 공급하는 경우, 부하에 효율 좋게 전력을 공급하기 위해, 고주파 전원의 출력 임피던스와 고주파 전원으로부터 부하측을 본 임피던스를 정합시키는 임피던스 정합 장치가 이용된다(예를 들면, 특허문헌 1 참조).

특허문헌 1에 기재된 임피던스 정합 장치는, 커패시터(Capacitor)와 PIN(P-Intrinsic-N) 다이오드인 반도체 스위치와의 직렬 회로가 복수 병렬로 접속된 가변 커패시터를 포함하고, 고주파 전원과 부하와의 사이에 설치되어 있다. 특허문헌 1의 임피던스 정합 장치는, 제어기의 제어 신호로 반도체 스위치를 단속(斷續)(온/오프)하는 것에 의해, 가변 커패시터의 커패시턴스를 조정하여 임피던스를 정합시키게 되어 있다.

[특허문헌 1] 일본 특허공개 2012-142285호 공보

그렇지만, 특허문헌 1에 기재된 기술에 의하면, 가변 커패시터의 커패시턴스의 분해능은, 실질적으로는 가변 커패시터에 포함되는 커패시터의 커패시턴스의 최소치에 의해 정해진다. 이 때문에, 임피던스를 정합시키기 위한 가변 커패시터의 커패시턴스가, 가변 커패시터에서 실현 가능한 이산적(離散的)인 커패시턴스가 절환(切換)되는 경계 부근에 있는 경우는, 가변 커패시터에 포함되는 반도체 스위치의 온/오프의 상태에 불안정(flutter)이 생겨서 임피던스의 정합이 안정되지 않는다고 하는 문제가 있었다.

즉, 정합 동작의 과정에서, 반사 계수의 절대치가, 정합한 것으로 간주하는 반사 계수의 절대치의 임계치 이하(예를 들면, 반사 계수의 절대치가 0.025 이하)가 아닌 경우는, 가변 커패시터의 커패시턴스를 변경하여, 반사 계수의 절대치를 작게 하려고 한다. 그러나, 경우에 따라서는, 반사 계수의 절대치가, 임계치 이하가 되지 않는 경우가 일어날 수 있다. 특히, 가변 커패시터의 커패시턴스의 분해능이 엉성한 경우에 일어날 수 있다. 또한, 정합한 것으로 간주하는 반사 계수의 절대치의 임계치가 너무 작은 경우에도 일어날 수 있다. 이러한 상태가 되면, 대부분 정합되어 있음에도 불구하고, 가변 커패시터의 커패시턴스를 변경하는 동작이 반복되므로, 부하의 임피던스가 안정되지 않는다. 또한, 과도하게 가변 커패시터의 커패시턴스를 변경하는 동작이 반복되므로, 스위칭 로스(Switching Loss)가 발생해 버린다. 예를 들면, 정합한 것으로 간주하는 반사 계수의 절대치의 임계치(예를 들면, 반사 계수의 절대치가 0.025인 점)를 사이에 두고, 부하의 임피던스가 오가는 상태가 일어날 수 있다고 생각할 수 있다.

본 발명은 이러한 사정에 따라 이루어진 것으로, 그 목적으로 하는 바는, 반도체 스위치의 불안정(flutter)을 억제하여, 부하와의 정합 상태를 안정화시키는 것이 가능한 임피던스 정합 장치 및 임피던스 정합 방법을 제공하는 것에 있다.

본 발명의 일 양태에 따른 임피던스 정합 장치는, 고주파 전원과 부하와의 사이에 설치되어, 상기 고주파 전원의 출력단 또는 상기 출력단과 동등의 개소(箇所)로부터 상기 부하측을 본 임피던스에 관한 정보를 시계열적(時系列的)으로 취득하고, 상기 고주파 전원과 부하와의 임피던스의 정합을 도모하는 임피던스 정합 장치에 있어서, 커패시터 및 반도체 스위치의 직렬 회로가 복수 병렬로 접속된 가변 커패시터와, 취득한 상기 임피던스에 관한 정보를 이용해 상기 부하측의 임피던스 또는 반사 계수를 산출하는 산출부와, 상기 산출부가 소정 기간 내에 산출한 임피던스 또는 반사 계수와 상기 반도체 스위치의 온/오프의 상태를 대응 지어 기억하는 기억부와, 상기 소정 기간 내에서의 상기 산출부의 산출 결과를 이용하여, 상기 반도체 스위치가 취해야 할 온/오프의 상태를 결정하는 결정부와, 상기 결정부가 결정한 상태에 근거해 상기 반도체 스위치를 온/오프하는 제어부와, 상기 결정부가 결정한 상태가 변화한 횟수를 계수(計數)하는 계수부와, 상기 계수부가 계수한 횟수가 소정 횟수 보다 많은 경우, 상기 기억부가 기억한 임피던스 또는 반사 계수 중, 소정 임피던스에 더 가까운 임피던스 또는 0에 더 가까운 반사 계수를 추출하는 추출부를 갖추고, 상기 제어부는, 상기 추출부가 추출한 임피던스 또는 반사 계수에 대응 지어진 온/오프의 상태에 일치하도록 상기 반도체 스위치를 온/오프한 후에, 상기 반도체 스위치의 온/오프를 금지(禁止)하도록 되어 있다.

본 발명의 일 양태에 따른 임피던스 정합 방법은, 고주파 전원과 부하와의 사이에 설치되는 가변 커패시터에 의해, 상기 고주파 전원과 부하와의 임피던스의 정합을 도모하는 임피던스 정합 방법에 있어서, 상기 가변 커패시터는, 커패시터 및 반도체 스위치의 직렬 회로가 복수 병렬로 접속되어 있고, 상기 고주파 전원의 출력단 또는 상기 출력단과 동등의 개소로부터 상기 부하측을 본 임피던스에 관한 정보를 시계열적으로 취득하고, 취득한 상기 임피던스에 관한 정보를 이용해 상기 부하측의 임피던스 또는 반사 계수를 산출하고, 소정 기간 내에 산출한 임피던스 또는 반사 계수와 상기 반도체 스위치의 온/오프의 상태를 대응 지어 기억하고, 상기 소정 기간 내에서의 산출 결과를 이용하여, 상기 반도체 스위치가 취해야 할 온/오프의 상태를 결정하고, 결정한 상태에 근거해 상기 반도체 스위치를 온/오프하고, 결정한 상태가 변화한 횟수를 계수하고, 계수한 횟수가 소정 횟수 보다 많은 경우, 기억한 임피던스 또는 반사 계수 중, 소정 임피던스에 더 가까운 임피던스 또는 0에 더 가까운 반사 계수를 추출하고, 추출한 임피던스 또는 반사 계수에 대응 지어진 온/오프의 상태에 일치하도록 상기 반도체 스위치를 온/오프한 후에, 상기 반도체 스위치의 온/오프를 금지한다.

본 양태에서는, 커패시터 및 반도체 스위치의 직렬 회로가 복수 병렬로 접속된 가변 커패시터가 고주파 전원과 부하와의 사이에 설치되어 있고, 고주파 전원의 출력단 또는 상기 출력단과 동등의 개소로부터 부하측을 본 임피던스 또는 반사 계수에 관한 정보를 외부로부터 시계열적으로 취득하고, 취득한 정보를 이용해 현재의 부하측의 임피던스 또는 반사 계수를 산출한다. 덧붙여, 고주파 전원의 출력단과 동등의 개소란, 예를 들면, 임피던스 정합 장치의 입력단이다. 소정 기간 내에 산출한 임피던스 또는 반사 계수는, 반도체 스위치의 온/오프 상태에 대응 지어 기억한다. 부하측의 임피던스를 산출한 경우는, 조정 후의 부하측의 임피던스가 고주파 전원의 출력 임피던스에 가까워지도록 가변 커패시터의 커패시턴스를 조정할 수 있도록, 각 반도체 스위치가 취해야 할 온/오프 상태를 결정한다. 한편, 반사 계수를 산출한 경우는, 조정 후의 반사 계수가 0에 가까워지도록 가변 커패시터의 커패시턴스를 조정할 수 있도록, 각 반도체 스위치가 취해야 할 온/오프 상태를 결정한다.

이러한 산출, 기억 및 결정을 시계열적으로 소정 기간 만큼 실행할 때까지의 동안에, 반도체 스위치의 온/오프 상태가 변화한 횟수가 소정 횟수 보다 많아진 경우, 기억한 임피던스 또는 반사 계수 중, 소정 임피던스와의 차분(差分)의 절대치가 더 작은 임피던스 또는 절대치가 더 작은 반사 계수를 추출한다. 그리고, 추출한 임피던스 또는 반사 계수에 대응 지어진 온/오프 상태에 맞춰 반도체 스위치를 온/오프한 후에, 온/오프의 동작을 정지한다. 이에 따라, 반도체 스위치의 온/오프 상태가 불안정(flutter)해지는 경우는, 부하측의 임피던스가 고주파 전원의 임피던스에 가까워지도록, 또는 부하측의 반사 계수가 0에 가까워지도록, 반도체 스위치의 온/오프 상태가 보관유지(保持)된다.

본 발명의 일 양태에 따른 임피던스 정합 장치는, 상기 산출부는, 반사 계수를 산출하도록 되어 있고, 상기 제어부는, 상기 반도체 스위치의 온/오프를 금지한 경우, 상기 산출부가 산출한 반사 계수의 절대치가, 상기 추출부가 추출한 반사 계수의 절대치 보다 큰 소정의 반사 계수 이상일 때, 상기 온/오프의 금지를 해제하도록 되어 있다.

본 양태에서는, 조정 후의 부하측의 반사 계수가 0에 가까워지도록 반도체 스위치를 조정한 결과, 반도체 스위치의 온/오프 상태가 불안정(flutter)해져서 온/오프를 금지한 경우에, 부하측의 반사 계수의 절대치를 시계열적으로 계속 산출한다. 그리고, 새롭게 산출한 반사 계수의 절대치가, 온/오프를 금지 중인 반도체 스위치의 온/오프 상태에 대응 지어진 반사 계수의 절대치 보다 큰 소정의 반사 계수 이상이 되었을 때에, 반도체 스위치의 온/오프의 금지를 해제한다. 이에 따라, 반도체 스위치의 온/오프의 금지와 해제로 히스테리시스(Hysteresis) 특성을 가지게 되어, 반도체 스위치의 불안정(flutter)한 단속적인 반복이 억제된다.

본 발명의 일 양태에 따른 임피던스 정합 장치는, 상기 산출부는, 임피던스를 산출하도록 되어 있고, 상기 제어부는, 상기 반도체 스위치의 온/오프를 금지한 경우, 상기 산출부가 산출한 임피던스와 상기 소정 임피던스와의 차분의 절대치가, 상기 추출부가 추출한 임피던스와 상기 소정 임피던스와의 차분의 절대치 보다 큰 소정의 차분 이상일 때, 상기 온/오프의 금지를 해제하도록 되어 있다.

본 양태에서는, 조정 후의 부하측의 임피던스가 소정 임피던스에 가까워지도록 반도체 스위치를 조정한 결과, 반도체 스위치의 온/오프 상태가 불안정(flutter)해져서 온/오프를 금지한 경우에, 부하측의 임피던스를 시계열적으로 계속 산출한다. 그리고, 새롭게 산출한 임피던스와 소정 임피던스와의 차분의 절대치가, 온/오프를 금지 중인 반도체 스위치의 온/오프 상태에 대응 지어진 임피던스와 소정 임피던스와의 차분의 절대치 보다 큰 소정의 차분 이상이 되었을 때에, 반도체 스위치의 온/오프의 금지를 해제한다. 이에 따라, 반도체 스위치의 온/오프의 금지와 해제로 히스테리시스 특성을 가지게 되어, 반도체 스위치의 불안정(flutter)한 단속적인 반복이 억제된다.

본 발명의 일 양태에 따른 임피던스 정합 장치는, 상기 계수부는, 상기 가변 커패시터에 포함되는 상기 반도체 스위치의 각각에 대해 상기 횟수를 계수하고, 가장 계수치가 큰 횟수를 계수 결과로 하도록 되어 있다.

본 양태에서는, 각 반도체 스위치의 소정 기간 내의 온/오프의 횟수를 개별적으로 계수하고, 가장 계수치가 큰 횟수가 소정 횟수 보다 많은 경우에 반도체 스위치의 온/오프를 금지한다. 이 때문에, 반도체 스위치의 온/오프 상태의 불안정(flutter)의 유무를 확실히 판정할 수 있다.

본 발명의 일 양태에 따른 임피던스 정합 장치는, 상기 계수부는, 상기 제어부가 상기 반도체 스위치를 온/오프하는 것에 의해 결정되는 상기 가변 커패시터의 커패시턴스의 변화량이 소정의 임계치 보다 큰 경우에, 상기 횟수를 계수하도록 되어 있다.

본 양태에서는, 반도체 스위치가 소정 기간 내에 온/오프하는 것에 의해 변화하는 가변 커패시터의 커패시턴스의 변화량이 소정의 임계치 보다 큰 경우에, 반도체 스위치의 온/오프를 금지한다. 이 때문에, 가변 커패시터의 커패시턴스 불안정(flutter)의 유무를 확실히 판정할 수 있다.

본 발명에 의하면, 반도체 스위치의 불안정(flutter)을 억제하여, 부하와의 정합 상태를 안정화시키는 것이 가능해진다.

[도 1] 실시 형태 1에 따른 임피던스 정합 장치의 구성 예를 도시한 블록도이다.
[도 2] 구동 회로의 구성 예를 도시한 회로도이다.
[도 3] 실시 형태 1에 따른 임피던스 정합 장치의 동작을 도시한 타이밍 차트이다.
[도 4] 정합 동작 중 및 정합 동작 정지 중의 반사 계수의 변동의 일례를 도시한 모식도이다.
[도 5] 정합 동작의 재개 전후에서의 반사 계수의 변화의 일례를 도시한 모식도이다.
[도 6] 부하측의 임피던스를 산출하여 평균화하는 FPGA의 처리 절차를 도시한 플로우 차트이다.
[도 7] 실시 형태 1에 따른 임피던스 정합 장치에서 임피던스의 정합 동작을 실시하는 CPU의 처리 절차를 도시한 플로우 차트이다.
[도 8] 실시 형태 1에 따른 임피던스 정합 장치에서 임피던스의 정합 동작을 실시하는 CPU의 처리 절차를 도시한 플로우 차트이다.
[도 9] 시간(T10) 내의 정합 동작을 반복하기 위한 CPU의 처리 절차를 도시한 플로우 차트이다.
[도 10] 실시 형태 2에 따른 임피던스 정합 장치에서 임피던스의 정합 동작을 실시하는 CPU의 처리 절차를 도시한 플로우 차트이다.
[도 11] 실시 형태 2에 따른 임피던스 정합 장치에서 임피던스의 정합 동작을 실시하는 CPU의 처리 절차를 도시한 플로우 차트이다.

이하, 본 발명을 그 실시 형태를 나타내는 도면에 근거해 상술한다.

(실시 형태 1)

도 1은, 실시 형태 1에 따른 임피던스 정합 장치(100)의 구성 예를 도시한 블록도이다. 임피던스 정합 장치(100)는, 고주파 전력을 출력하는 고주파 전원(5) 및 고주파 전력을 소비하는 부하(7)의 사이에 설치되어 있다. 고주파 전원(5) 및 임피던스 정합 장치(100)의 사이에는, 고주파 전력을 통과시키는 동시에 고주파 전압 등의 파라미터를 검출하는 고주파 검출부(6)가 접속되어 있다. 즉, 고주파 검출부(6)는, 고주파 전원(5)의 출력단과, 임피던스 정합 장치(100)의 입력단과의 사이에 개재(介在)되어 있다. 고주파 검출부(6)가 임피던스 정합 장치(100)에 포함되어 있어도 무방하다.

고주파 전원(5)은, 예를 들면 2 MHz, 13.56 MHz, 27 MHz, 60 MHz 등의 공업용의 RF대(Radio Frequency)의 고주파 전력을 출력하는 교류 전원이며, 출력 임피던스는, 예를 들면 50 Ω 등의 규정된 값으로 설정되어 있다. 고주파 전원(5)은, 인버터 회로(도시하지 않음)를 포함하고, 상기 인버터 회로를 스위칭 제어함으로써, 고주파의 교류 전력을 생성한다.

고주파 검출부(6)는, 고주파 전원(5)의 출력단 또는 상기 출력단과 동등의 개소인 임피던스 정합 장치(100)의 입력단으로부터 부하(7)측을 본(이하, 단지 '부하(7)측을 본', 또는 '부하(7)측의' 라고 칭한다) 임피던스를 산출하기 위한 파라미터 또는 부하(7)측을 본 반사 계수를 산출하기 위한 파라미터(임피던스에 관한 정보에 상당)를 검출한다. 부하(7)측을 본 임피던스는, 부하(7)의 임피던스와 임피던스 정합 장치(100)의 임피던스와의 합성 임피던스이다. 구체적으로는, 고주파 검출부(6)는, 자신의 위치에서의 고주파 전압과, 고주파 전류와, 고주파 전압과 고주파 전류와의 위상차를 파라미터로서 검출한다. 또는, 고주파 검출부(6)는, 부하(7)를 향하는 고주파의 진행파 전력(또는 진행파 전압)과 부하(7)로부터 반사되어 돌아오는 반사파 전력(또는 반사파 전압)을 파라미터로서 검출한다. 이들 검출된 파라미터를 이용하여, 후술하는 전치(前置) 산출부(2)가 주지의 방법에 따라 부하(7)측의 임피던스 또는 반사 계수를 산출한다.

부하(7)는, 고주파 전원(5)으로부터 공급되는 고주파 전력을 이용해 각종 처리를 실시하는 것으로, 예를 들면, 플라즈마 처리 장치 및 비접촉 전력 전송 장치를 들 수 있다. 플라즈마 처리 장치에서는, 플라즈마 에칭, 플라즈마 CVD 등의 제조 프로세스의 진행에 따라, 플라즈마 상태가 시시각각으로 변화한다. 이에 따라, 부하(7)의 임피던스가 변동한다.

임피던스 정합 장치(100)는, 커패시턴스가 가변인 가변 커패시터(1)와 고주파 검출부(6)로부터 상기 파라미터를 취득하여, 부하(7)측의 임피던스 또는 반사 계수를 산출하는 전치 산출부(2)와, 상기 전치 산출부(2)가 산출한 임피던스 또는 반사 계수를 이용하여, 가변 커패시터(1)의 커패시턴스를 제어하는 제어부(3)를 갖춘다. 제어부(3)는 기억부(30)를 가진다. 임피던스 정합 장치(100)는, 또한, 가변 커패시터(1)가 가지는 후술의 반도체 스위치를 온/오프로 설정하는 스위치 상태 설정부(4)를 더 갖추고, 제어부(3)가 스위치 상태 설정부(4)를 통하여 가변 커패시터(1)의 커패시턴스를 제어하도록 되어 있다.

임피던스 정합 장치(100)에서는, 고주파 검출부(6)로 연신(延伸)하는 전송로(101)와 인덕터(L1)측의 일단(一端)이 부하(7)에 접속된 커패시터(C1) 및 인덕터(L1)의 직렬 회로가 종속(縱續) 접속되어 있다. 가변 커패시터(1)는, 실질적으로 2단자의 회로이며, 일단이 전송로(101)에, 타단이 접지 전위에 접속되어 있다. 즉, 가변 커패시터(1)와 커패시터(C1) 및 인덕터(L1)의 직렬 회로는, L형의 정합 회로를 구성한다. 커패시터(C1)를 다른 가변 커패시터(1)로 치환해도 무방하다.

여기에서는, 상기의 정합 회로가 L형인 경우에 대해 설명했지만, 역L형이어도 무방하고, T형 또는 π형이어도 무방하다. 또한, 커패시터(C1) 및 인덕터(L1)의 직렬 회로는, 임피던스 정합 장치(100)의 외측(즉, 임피던스 정합 장치(100)및 부하(7)의 사이)에 접속되어 있어도 무방하다. 이하에서는, 고주파 검출부(6)로부터 전송로(101)에 고주파 전력이 입력되는 부위를 입력부라고 칭한다. 또한, 인덕터(L1)로부터 부하(7)에 고주파 전력이 출력되는 부위를 출력부라고 칭한다.

가변 커패시터(1)는, 일단끼리 전송로(101)에 접속된 커패시터(11, 12, ‥18)와, 각 애노드(anode)가 커패시터(11, 12, ‥18) 각각의 타단에 접속된 PIN 다이오드인 반도체 스위치(21, 22, ‥28)와, 구동 회로(31, 32, ‥38)를 가진다. 반도체 스위치(21, 22, ‥28)의 타단인 캐소드(cathode)는, 접지 전위에 접속되어 있다. 구동 회로(31, 32, ‥38) 각각의 출력 단자(Out)(후술의 도 2 참조)는, 커패시터(11, 12, ‥18)와 반도체 스위치(21, 22, ‥28)와의 접속점에 각각 별도로 접속되어 있다. 커패시터(11, 12, ‥18)의 수, 반도체 스위치(21, 22, ‥28)의 수 및 구동 회로(31, 32, ‥38)의 수는 8개로 한정되지 않는다.

도 2는, 구동 회로(31)의 구성 예를 도시한 회로도이다. 다른 구동 회로(32, 33, ‥38)에 대해서도 마찬가지이다. 구동 회로(31)는, 드레인(drain)이 플러스 전원(V+)에 접속된 N채널 형태의 MOSFET(Metal Oxide Semiconductor Field Effect Transistor: 이하 '트랜지스터'라고 칭한다)(QH)과, 소스(source)가 마이너스 전원(V-)에 접속된 N채널 형태의 트랜지스터(QL)를 가진다. 트랜지스터(QH)의 소스 및 트랜지스터(QH)의 드레인의 사이에는, 저항기(R) 및 스피드업 콘덴서(SC)의 병렬 회로가 접속되어 있다. 트랜지스터(QH 및 QL)는, IGBT(Insulated Gate Bipolar Transistor) 등의 다른 스위칭 소자여도 무방하다.

구동 회로(31)는, 게다가, 트랜지스터(QL)의 드레인 및 접지 전위의 사이에 접속된 커패시터(FC)와, 트랜지스터(QL)의 드레인 및 출력 단자(Out)의 사이에 접속된 인덕터(FL)를 포함한 L형의 필터(F)를 더 가진다. 트랜지스터(QH)의 게이트 및 트랜지스터(QL)의 게이트에는, 스위치 상태 설정부(4)로부터 하이 레벨 및 로우 레벨의 상보적(相補的)인 구동 신호가 인가된다. 하이 레벨의 구동 신호의 전압은, 예를 들면 플러스 전원(V+)의 전압과 동등하면 무방하다. 로우 레벨의 구동 신호의 전압은, 예를 들면 마이너스 전원(V-)의 전압과 동등하면 무방하다.

트랜지스터(QL)의 게이트에 로우 레벨(Low 레벨)의 구동 신호가 인가되고, 트랜지스터(QH)의 게이트에 하이 레벨(High 레벨)의 구동 신호가 인가된 경우, 트랜지스터(QL)가 오프가 되고, 트랜지스터(QH)가 온이 된다. 이에 따라, 플러스 전원(V+)으로부터 트랜지스터(QH), 저항기(R) 및 스피드업 콘덴서(SC), 및 필터(F)에 포함되는 인덕터(FL)를 통해 반도체 스위치(21)에 순방향(順方向) 전류가 흘러, 반도체 스위치(21)가 온 상태가 된다. 이 결과, 커패시터(11)의 커패시턴스가, 가변 커패시터(1) 전체의 커패시턴스에 포함되게 된다.

한편, 트랜지스터(QH)의 게이트에 로우 레벨의 구동 신호가 인가되어 트랜지스터(QL)의 게이트에 하이 레벨의 구동 신호가 인가된 경우, 트랜지스터(QH)가 오프가 되고, 트랜지스터(QL)가 온이 된다. 이에 따라, 마이너스 전원(V-)으로부터 트랜지스터(QL) 및 인덕터(FL)를 통해 반도체 스위치(21)의 애노드(anode)로 역방향의 전압이 인가되어, 반도체 스위치(21)가 오프 상태가 된다. 이 결과, 커패시터(11)의 커패시턴스가, 가변 커패시터(1) 전체의 커패시턴스에 포함되지 않게 된다. 이상과 같이 해서, 가변 커패시터(1)의 커패시턴스가 조정된다.

도 1로 돌아와서, 본 실시 형태 1에서는, 커패시터(11, 12, ‥18)의 일부 또는 전부의 커패시턴스가, 단계적으로 커지도록 되어 있다. 보다 구체적으로는, 커패시터(11)의 커패시턴스를 Cmin으로 한 경우, 커패시터(11, 12, ‥18)의 커패시턴스가, Cmin×2^i-1(i=1, 2, ‥8)으로 나타나도록 하는 것이 바람직하다. 이와 같이 함으로써, 가변 커패시터(1)의 커패시턴스를, Cmin 단위로 2⁸ 가지의 크기로 설정할 수 있다.

전치(前置) 산출부(2)는, 예를 들면 FPGA(Field Programmable Gate Array)를 포함해서 이루어지고, 고주파 검출부(6)로부터, 부하(7)측의 임피던스를 산출하기 위한 파라미터 또는 부하(7)측의 반사 계수를 산출하기 위한 파라미터를 취득한다. 전치 산출부(2)는, 취득한 이들 파라미터를 이용하여, 부하(7)측의 임피던스 또는 반사 계수를 산출하여 평균화하고, 평균화한 임피던스 또는 반사 계수를 제어부(3)를 향해 출력한다.

제어부(3)는, 미도시의 CPU(Central Processing Unit)를 가지고, 미리 ROM(Read Only Memory)에 기억된 제어 프로그램에 따라 각 부의 동작을 제어하는 동시에, 입출력, 연산, 시간의 계측 등의 처리를 실시한다. CPU에 의한 각 처리의 순서를 정한 컴퓨터 프로그램을, 미도시의 수단을 이용해 미리 RAM(Random Access Memory)에 로드하고, 로드된 컴퓨터 프로그램을 CPU로 실행하도록 해도 무방하고, 제어부(3)를 마이크로 컴퓨터 또는 전용의 하드웨어 회로로 구성해도 무방하다.

제어부(3)는, 전치 산출부(2)에서 산출된 부하(7)측의 임피던스 또는 반사 계수를 취입(取入)한다. 부하(7)측의 임피던스를 취입한 경우, 제어부(3)는, 부하(7)측의 임피던스를 고주파 전원(5)의 출력 임피던스에 정합시킬 수 있도록, 가변 커패시터(1)의 커패시터(11, 12, ‥18)의 조합을 결정할 수 있다(제1 형태). 한편, 부하(7)측의 반사 계수를 취입한 경우, 제어부(3)는, 입력부에서의 반사 계수를 0에 가까워질 수 있도록, 가변 커패시터(1)의 커패시터(11, 12, ‥18)의 조합을 결정할 수 있다(제2 형태). 반사 계수의 크기가, 허용 범위 내가 되면 정합한 것으로 간주한다. 이러한 제어에 의해, 고주파 전원(5)으로부터 부하(7)로 효율적으로 전력이 공급된다.

덧붙여, 제어부(3)는, 전치 산출부(2)에서 산출된 부하(7)측의 임피던스를 취입하고 부하(7)측의 반사 계수를 더 산출하고, 산출한 반사 계수를 이용해 가변 커패시터(1)의 커패시터(11, 12, ‥18)의 조합을 결정할 수도 있다(제3 형태). 이하에서는, 이 제3 형태의 예를 중심으로 하여, 제어부(3)가 부하(7)측의 반사 계수를 이용해 커패시터(11, 12, ‥18)의 조합을 결정하는 것으로 설명한다. 결정된 커패시터(11, 12, ‥18)의 조합은, 반도체 스위치(21, 22, ‥28)가 취해야 할 온/오프 상태에 대응하고 있다.

스위치 상태 설정부(4)는, 제어부(3)가 결정한 커패시터(11, 12, ‥18)의 조합, 즉 반도체 스위치(21, 22, ‥28)가 취해야 할 온/오프 상태에 따라, 반도체 스위치(21, 22, ‥28)의 온/오프 상태를 설정한다. 스위치 상태 설정부(4)에 의해 반도체 스위치(21, 22, ‥28)의 온/오프 상태가 설정된 경우, 대응하는 구동 회로(31, 32, ‥38) 각각에 대해, 상술한 상보적인 구동 신호가 인가된다. 이에 따라, 가변 커패시터(1)의 반도체 스위치(21, 22, ‥28)의 온/오프 상태가 새롭게 제어된다. 그리고, 가변 커패시터(1)의 커패시턴스는, 제어부(3)가 산출한 커패시턴스로 조정된다.

다음으로, 부하(7)측의 임피던스를 고주파 전원(5)의 출력 임피던스에 정합시키는 경우에 대해, 임피던스 정합 장치(100) 전체의 동작의 흐름을 설명한다. 도 3은, 실시 형태 1에 따른 임피던스 정합 장치(100)의 동작을 도시한 타이밍 차트이다. 도 3에 도시한 4개의 타이밍 차트는, 어느 쪽도 동일한 시간축(t)을 횡축으로 하고 있고, 상단(上段)부터 순서대로, 반도체 스위치(21, 22, ‥28)의 설정, 부하(7)측의 임피던스의 산출ㆍ평균화, 임피던스 갱신 플래그의 세트(set)/클리어(clear), 및 임피던스의 정합 연산 각각을 실시하는 타이밍을 모식적으로 나타낸다. 이하에서는, B1, B2, ‥B7 각각이, 반도체 스위치(21, 22, ‥28)의 비트 번호를 나타내는 것으로 한다.

본 실시 형태 1에 따른 임피던스 정합 장치(100)에서는, 도 3의 전체에 도시한 시퀀스가, 예를 들면 1 ms에 1회씩 주기적으로 출현하지만, 시퀀스의 주기가 1 ms로 한정되는 것은 아니다. 이 1 ms의 동안에, 가변 커패시터(1)의 커패시턴스가 1회 산출되고, 산출된 커패시턴스에 근거해, 반도체 스위치(21, 22, ‥28)의 각 비트가 온 또는 오프로 설정된다. 도 3에 도시한 타이밍 차트에 대응하는 동작 중, 임피던스의 산출ㆍ평균화 및 임피던스 갱신 플래그의 세트/클리어는, 전치 산출부(2)에 포함되는 FPGA(이하, 단지 'FPGA'라고 칭한다)가 실행하고, 그 외 2개의 타이밍 차트에 대응하는 동작은, 제어부(3)가 가지는 CPU(이하, 단지 'CPU'라고 칭한다)가 실행한다.

시각(t0)으로부터 t1에 걸쳐 실시되는 반도체 스위치(21, 22, ‥28)의 설정은, 시각(t0)의 1 ms 전에 시작하는 1개 전의 주기에서 결정된 온/오프 상태에 맞춰 CPU가 시간(T1)의 동안에 실행하는 것이다. 여기에서는, 최상위 비트인 반도체 스위치(28)로부터 비트 번호의 내림차순으로 반도체 스위치(21, 22, ‥28)가 설정되지만, 최하위 비트인 반도체 스위치(21)로부터 비트 번호의 오림차순으로 설정되어도 무방하다. CPU가 반도체 스위치(21, 22, ‥28)의 온/오프를 병렬적으로 제어 가능한 경우는, 모든 반도체 스위치(21, 22, ‥28)의 설정을 동시에 실시해도 무방하다. CPU는, FPGA에 대해 마스크 신호를 부여하고 있고, 시각(t1)의 직전에 실행한 반도체 스위치(21)(B1에 대응)의 설정이 완료했을 때에 마스크 신호를 오프로 한다.

일방(一方)의 FPGA는, CPU로부터 부여되는 마스크 신호를 센스(sense)하고 있고, 마스크 신호가 오프가 되었을 때로부터, 부하(7)측의 임피던스의 산출ㆍ평균화를 개시할 때까지의 동안에 시간(T2) 만큼 인터벌을 마련한다. 시간(T2)의 길이는, 예를 들면 30 ㎲이다. 이 인터벌은, 시각(t7)의 직후에 실행된 반도체 스위치(21)의 설정에 의해, 부하(7)측의 임피던스가 안정화할 때까지 대기하는 시간이다.

시각(t2)에서 상기의 인터벌이 종료한 경우, FPGA는, 시간(T3)의 동안에 고주파 검출부(6)로부터 부하(7)측의 임피던스를 산출하기 위한 파라미터를 복수 회에 걸쳐 취득하고, 취득할 때마다 부하(7)측의 임피던스를 산출하여 평균화한다. 시간(T3)의 길이는, 예를 들면 15 ㎲이다. 시각(t3)에서 최초의 산출ㆍ평균화가 종료한 경우, FPGA는, CPU가 시각(t0) 보다 전에 클리어한 임피던스의 갱신 플래그를 1로 세트한다. 이후, 시각(t3 및 t4) 각각으로부터 시작되는 시간(T3)의 동안에, FPGA는 부하(7)측의 임피던스의 산출ㆍ평균화를 반복한다. 이 산출ㆍ평균화는, CPU에 의해 마스크 신호가 온 될 때까지 반복된다.

타방(他方)의 CPU는, FPGA에 의해 세트되는 임피던스의 갱신 플래그를 센스하고 있고, 갱신 플래그가 0으로 클리어 되는 동안에는, 정합 연산을 실시하지 않는다. 시각(t5)에서 임피던스 갱신 플래그가 1로 세트되어 있는 것을 센스한 경우, CPU는, 임피던스의 정합 연산을 실시하고, 정합 연산이 종료한 시각(t6)에 임피던스 갱신 플래그를 0으로 클리어 하는 동시에, FPGA에 부여하는 마스크 신호를 온으로 한다.

여기서의 정합 연산이란, FPGA로부터 평균화된 부하(7)측의 임피던스를 취입하고, 부하(7)측의 임피던스를 고주파 전원(5)의 출력 임피던스에 정합시킬 수 있도록, 가변 커패시터(1)의 커패시턴스를 산출하여, 커패시턴스 요소(31, 32, ‥38)가 취해야 할 온/오프 상태를 결정하는 처리이다. 이 정합 연산으로 결정된 온/오프 상태는, 다음의 기동 주기에서의 상기 시간(T1)의 동안에 반도체 스위치(21, 22, ‥28)로 설정된다. 이같은 정합 연산으로부터 반도체 스위치(21, 22, ‥28)의 설정까지의 동작을, 이하에서는 '정합 동작'이라고 칭한다.

상술의 정합 연산에 의해 산출되는 가변 커패시터(1)의 커패시턴스가, 가변 커패시터(1)에서 실현 가능한 이산적인 커패시턴스가 절환되는 경계 부근에 있는 경우는, 가변 커패시터(1)에 포함되는 반도체 스위치(21, 22, ‥28)의 온/오프 상태에 불안정(flutter)이 생겨서 정합 동작이 안정되지 않는 경우가 있다. 그래서, 본 실시 형태 1에서는, 반도체 스위치(21, 22, ‥28)의 온/오프 상태에 불안정(flutter)이 생겨 있던 기간 중의 부하(7)측을 본 반사 계수의 절대치(이하, 단지 '반사 계수'라고 칭하는 경우가 있다)의 최소치를 추출하고, 추출한 최소의 반사 계수가 달성되어 있을 때의 반도체 스위치(21, 22, ‥28)의 온/오프 상태를 재현하여 보관유지하는 것으로 한다. 덧붙여, 추출하는 반사 계수의 절대치는, 최소치로 한정되지 않고, 0에 더 가까운 값 또는 0에 비교적 가까운 값을 추출하여도 무방하다.

도 4는, 정합 동작 중 및 정합 동작 정지 중의 반사 계수의 변동의 일례를 도시한 모식도이다. 도면의 횡축은 시간을 나타내고, 종축은 반사 계수를 나타낸다. 도면 중의 시간(T10)은, 반사 계수의 불안정(flutter)을 감시 하는 기간의 최대 길이를 나타낸다. 시간(T10)은, 예를 들면 100 ms이다. CPU는, 시간(T10) 내의 정합 동작 중에 반사 계수의 불안정(flutter)이 생겼을 때의 반도체 스위치(21, 22, ‥28)의 온/오프 상태를 반사 계수에 대응 지어 기억부(30)에 기억하는 동시에, 불안정(flutter)의 횟수를 계수한다.

시간(T10) 내에서 반사 계수의 불안정(flutter)의 횟수가 소정 횟수 보다 많아진 경우, CPU는, 정합 동작을 정지하여 기억한 반사 계수의 최소치를 추출한다. 100 ms의 시간(T10) 내에서 정합 동작을 1 ms 마다 실행하는 경우, 소정 횟수는, 예를 들면 90회이다. 도 4에 도시한 예에서는, 정합 동작 중에 반사 계수가 대체로 0.028에서 0.077까지의 사이에서 불안정(flutter)해지기 때문에, 최소의 반사 계수인 0.028이 추출된다(원 표시 참조). 시간(T10) 내에서의 반사 계수의 불안정(flutter)의 횟수가 소정 횟수 보다 많지 않은 경우, CPU는, 불안정(flutter)의 횟수의 계수치를 클리어 하고, 시간(T10) 내에서의 정합 동작을 반복한다.

다음으로, CPU는, 추출한 최소의 반사 계수에 대응하는 반도체 스위치(21, 22, ‥28)의 온/오프 상태를 재현할 수 있도록, 0.028의 반사 계수에 대응 지어 기억부(30)에 기억되어 있는 반도체 스위치(21, 22, ‥28)의 온/오프 상태를 독출하고, 독출한 상태를 스위치 상태 설정부(4)로 설정한다. 이에 따라, 반도체 스위치(21, 22, ‥28)의 온/오프 상태는, 반사 계수가 0.028였을 때의 상태와 같이 설정된다. 그 후, CPU는 정합 동작을 정지한다. 정합 동작의 정지 중에는, 가변 커패시터(1)의 커패시턴스는 변화하지 않는다. 가변 커패시터(1)의 커패시턴스가 일정함에도 불구하고, 정합 동작의 정지 중에 반사 계수가 변동하고 있는 것은, 부하(7)의 임피던스가 다소 변동하기 때문이다.

반사 계수의 불안정(flutter)의 횟수로는, 예를 들면, 반도체 스위치(21, 22, ‥28)의 각각에 대해, 온/오프 상태가 변화한 횟수를 계수하고, 가장 계수치가 큰 횟수를 불안정(flutter)의 횟수로 해도 무방하다. 불안정(flutter)의 횟수를 계수하는 다른 방법으로는, 예를 들면, 정합 연산에 의해 산출한 가변 커패시터(1)의 커패시턴스의 전회(前回)로부터의 변화량이 소정의 임계치 보다 큰 경우에, 불안정(flutter)의 횟수를 계수해도 무방하다. 소정의 임계치로는, 예를 들면, 가변 커패시터(1)의 커패시턴스의 분해능을 결정짓는 커패시터(11)의 커패시턴스의 크기여도 무방하다.

정합 동작의 정지 중에 부하(7)의 임피던스의 변동량이 비교적 커진 경우는, 정합 동작을 재개하는 것이 바람직하다. 이 때문에, 정합 동작이 정지 중이어도, 부하(7)측을 본 반사 계수의 산출이 계속된다. 이 동안에 산출된 반사 계수가, 전회(前回)의 정합 동작 중의 반사 계수의 최소치 보다 큰 소정의 반사 계수 이상이 되었을 때에, 정합 동작이 재개된다.

도 5는, 스미스 차트(Smith chart)에 반사 계수 Γ를 투영시켜 도시한 설명도이다. 덧붙여, 도 5에서는, 스미스 차트에서 이용되는 등(等) 저항원 및 등 리액턴스원 등의 도시를 생략하고, 반사 계수 Γ의 절대치를 나타내는 원 만을 도시하고 있다. 그 때문에, 도 5의 중심 위치의 반사 계수 Γ의 절대치는 0이며, 외측의 반사 계수 Γ의 절대치는 1이 된다. 또한, 여기에서는, 반사 계수 Γ가 Γr+jΓi로 나타나는 복소수인 것으로 한다. 그 때문에, 도면의 횡축은 Γ의 실부(實部)인 Γr에 대응하는 실축(實軸)이며, 종축은 Γ의 허부(虛部)인 Γi에 대응하는 허축(虛軸)이다. 도면 중의 실선의 원으로 둘러싸인 영역은, 반사 계수의 절대치가 Γset 이하인 영역이다. 또한, 파선의 원으로 둘러싸인 영역은, 반사 계수의 절대치가 Γth1 이하인 영역이다. 그리고, 일점쇄선의 원으로 둘러싸인 영역은, 반사 계수의 절대치가 Γth3 이하인 영역이다. 도 4에 도시한 예에서는, Γset, Γth1 및 Γth3의 각각은, 0.025, 0.03 및 0.05이다.

우선, 통상의 정합 동작에 대해 설명한다. Γset는, 정합한 것으로 간주하는 임계치로서, 정합 동작 중에 반사 계수 Γ의 절대치가 임계치 Γset 이하가 되면, 정합한 것으로 간주해 정합 동작을 정지시킨다(도 5의 Γa1 참조). 그 후, 부하 임피던스의 변동에 의해 반사 계수 Γ의 절대치가 임계치 Γth1 이상이 되었을 때에(도 5의 Γa2 참조), 정합 동작을 재개시킨다. 즉, 정합 동작을 정지시키기 위한 임계치 Γset 보다 정합 동작을 재개시키기 위한 임계치 Γth1가 크기 때문에, 히스테리시스 특성을 가지고 있다. 이에 따라, 가변 커패시터(1)의 커패시턴스의 과도한 변경에 의한 불안정을 억제하고 있다.

다음으로, 정합 동작 중에 반사 계수 Γ의 절대치가 임계치 Γset 이하가 되지 않고 가변 커패시터(1)의 커패시턴스를 변경하는 동작이 반복되는 상태가 발생했을 경우에 대해 설명한다. 도 4에서 설명한 것처럼, 시간(T10) 내의 최소의 반사 계수의 절대치가 추출된 후, 추출한 반사 계수의 절대치일 때의 가변 커패시터(1) 상태를 재현한다(도 5의 Γb1 참조). 그 후, 부하 임피던스의 변동에 의해 반사 계수 Γ의 절대치가 임계치 Γth3 이상이 되었을 때에(도 5의 Γb2 참조), 정합 동작을 재개시킨다. 이러한 제어를 실시하는 것에 의해, 반사 계수 Γ의 절대치가 임계치 Γset 이하가 되지 않고, 과도하게 가변 커패시터(1)의 커패시턴스를 변경하는 동작이 반복되는 것을 방지할 수 있다. 본 명세서에서는, 상기와 같이, 정합 동작 중에 반사 계수 Γ의 절대치가 Γset 이하가 되지 않고 가변 커패시터(1)의 커패시턴스를 변경하는 동작이 반복되는 상태가 발생했을 경우의 제어를 「불안정 동작 방지 제어」라고 칭한다.

이하에서는, 상술한 전치 산출부(2) 및 제어부(3)의 동작을, 이를 도시한 플로우 차트를 이용해 설명한다. 도 6은, 부하(7)측의 임피던스를 산출하여 평균화하는 FPGA의 처리 절차를 도시한 플로우 차트이다. 도 7 및 도 8은, 실시 형태 1에 따른 임피던스 정합 장치(100)에서 임피던스의 정합 동작을 실시하는 CPU의 처리 절차를 도시한 플로우 차트이다. 또한, 도 9는, 시간(T10) 내의 정합 동작을 반복하기 위한 CPU의 처리 절차를 도시한 플로우 차트이다.

도 6의 처리는, 예를 들면 1 ms 보다 충분히 짧은 간격을 두고 개시되고 FPGA에 의해 실행된다. 도 7의 처리는, 예를 들면 1 ms 마다 기동되고, 미도시의 ROM에 미리 저장되어 있는 컴퓨터 프로그램에 따라 CPU에 의해 실행된다. 도 9의 처리는, 시간(T10)을 계시(計時)하는 타이머(t10)가 타임업(time-up) 할 때마다 기동되고, CPU에 의해 실행된다. 타이머(t10)는, 제어부(3)가 가지는 미도시의 범용 타이머로서, 초기화에 의해 계시가 개시된다.

도 6 및 도 7에서는, 임피던스 갱신 플래그를 단지 갱신 플래그라고 기재하고, 마스크 신호를 단지 마스크라고 기재한다. 갱신 플래그의 초기값은 0이며, 마스크 신호의 초기값은 온(On)이다. 도 7 및 도 8에서는, 반도체 스위치를 단지 '스위치'라고 기재한다. 도 6에서의 초회 플래그는, 임피던스를 산출 및 평균화하는 처리의 초회(初回)인 것을 나타내는 플래그이다. 도 7 및 도 8에서의 정합 플래그는, CPU가 정합 연산을 주기적으로 반복하는 정합 동작 중임을 나타내는 플래그로서, 초기값은 1이다. 변화 횟수는, 온/오프 상태가 변화한 횟수를 계수하기 위한 카운터이며, 초기값은 0이다.

도 6의 처리가 개시된 경우, FPGA는, 마스크 신호가 온(On)인지 여부를 판정하고(S11), 온인 경우(S11：YES), 마스크 신호가 오프(Off)가 될 때까지 대기한다. 마스크 신호가 오프가 되고 마스크가 벗겨진 경우(S11：NO), FPGA는, 초회 플래그를 1로 세트하고(S12), 미도시의 타이머에 의한 계시를 개시한다(S13). 그 후, FPGA는, 타이머의 계시에 의해 시간(T2)이 경과했는지 여부를 판정하고(S14), 경과하지 않은 경우(S14：NO), 시간(T2)이 경과할 때까지 대기한다. 이 시간(T2)은 상술한 인터벌이며, 예를 들면 30 ㎲의 길이이다.

시간(T2)의 인터벌이 경과한 경우(S14：YES), FPGA는, 타이머에 의한 계시를 개시해 두고(S15), 고주파 검출부(6)로부터 임피던스에 관한 정보, 즉 부하(7)측의 임피던스를 산출하기 위한 파라미터를 취득한다(S16). 다음으로, FPGA는, 취득한 파라미터를 이용해 부하(7)측의 임피던스를 산출하고(S17), 산출한 임피던스를 순차 평균화한다(S18). 임피던스의 1회의 산출은, 예를 들면 100 ns 이하의 시간 내에 종료한다. 그 후, FPGA는, 타이머의 계시에 의해 시간(T3)이 경과했는지 여부를 판정하고(S19), 경과하지 않은 경우(S19：NO), 스텝(S16)으로 처리를 이동한다. 이 시간(T3)은, 예를 들면 15 ㎲의 길이이다.

시간(T3)이 경과한 경우(S19：YES), FPGA는, 평균화한 부하(7)측의 임피던스(보다 구체적으로는, 임피던스를 나타내는 데이터)를 CPU를 향해 출력한다(S20). 그 후, FPGA는, 초회 플래그가 1로 세트되어 있는지 여부를 판정하고(S21), 1로 세트되어 있는 경우(S21：YES), 즉, 최초로 임피던스의 산출 및 평균화를 종료한 경우, FPGA는, 임피던스 갱신 플래그를 1로 세트하는(S22) 동시에, 초회 플래그를 0으로 클리어 한다(S23).

스텝(S23)의 처리를 종료한 경우, 또는 스텝(S21)에서 초회 플래그가 1로 세트되어 있지 않은 경우(S21：NO), FPGA는, 마스크 신호가 온인지 여부를 판정하고(S24), 여전히 온이 아닌 경우(S24：NO), 부하(7)측의 임피던스의 산출 및 평균화를 반복하기 위해, 스텝(S15)으로 처리를 이동한다. 한편, 마스크 신호가 온이 되어 다시 마스크 되었을 경우(S24：YES), FPGA는, 도 6의 처리를 종료한다.

덧붙여, 스텝(S16)에서 반사 계수를 산출하기 위한 파라미터를 취득하고, 스텝(S17)에서 부하(7)측을 본 반사 계수를 산출하고, 스텝(S18)에서 반사 계수를 평균화하고, 스텝(S20)에서 평균화한 반사 계수를 출력하도록 해도 무방하다.

도 7의 처리가 기동된 경우, CPU는, 반도체 스위치(21, 22, ‥28)가 취해야 할 온/오프 상태를 기억부(30)로부터 독출하여 스위치 상태 설정부(4)에 설정한다(S31). 이에 따라, 가변 커패시터(1)의 커패시턴스가, 후술하는 스텝(S41)에서 전회 산출한 커패시턴스가 되도록, 반도체 스위치(21, 22, ‥28)의 온/오프 상태가 설정된다. 다음으로, CPU는, 마스크 신호를 오프로 하고(S32), 임피던스 갱신 플래그가 1로 세트되어 있는지 여부를 판정하고(S33), 1로 세트되어 있지 않은 경우(S33：NO), 1로 세트될 때까지 대기한다.

임피던스 갱신 플래그가 1로 세트되어 있는 경우(S33：YES), CPU는, 전치 산출부(2)로부터 평균화된 임피던스를 취입하고(S34), 부하(7)측을 본 반사 계수를 산출한다(S35). 즉, 전치 산출부(2)와 스텝(S34, S35)의 처리가 산출부에 상당한다. 덧붙여, 도 6의 스텝(S20)에서 반사 계수가 출력되는 경우는, 스텝(S34)에서 반사 계수를 취입해 스텝(S35)의 처리를 대신하는 것으로 한다. 이 경우는, 전술의 제2 형태에 대응하고, 전치 산출부(2)가 산출부에 상당한다.

다음으로, CPU는, 정합 플래그가 1로 세트되어 있는지 여부를 판정하고(S36), 1로 세트되어 있는 경우(S36：YES), 스텝(S35)에서 산출한 반사 계수의 절대치가 Γset 보다 큰지 여부를 판정한다(S37). 반사 계수의 절대치가 Γset 보다 큰 경우(S37：YES), CPU는, 반사 계수에 대응 지어서, 스텝(S31)에서 독출한 반도체 스위치(21, 22, ‥28)의 온/오프 상태를 기억부(30)에 기억한다(S38).

그 후, CPU는, 기억부(30)에 기억한 최신의 온/오프 상태가, 1개 전에 기억한 온/오프 상태로부터 변화했는지 여부를 판정하고(S39), 변화한 경우(S39：YES), 기억부(30)에 기억한 변화 횟수를 1 만큼 인크리먼트 한다(S40). 기억부(30)에 기억한 온/오프 상태가 변화하지 않은 경우(S39：NO), 또는 스텝(S40)의 처리를 종료한 경우, CPU는, 변화 횟수가 소정 횟수(예를 들면 90회) 보다 큰지 여부를 판정한다(S41).

변화 횟수가 소정 횟수 보다 많지 않은 경우(S41：NO), CPU는, 부하(7)측의 임피던스를 고주파 전원(5)의 출력 임피던스에 정합시킬 수 있도록, 가변 커패시터(1)의 커패시턴스를 산출한다(S42). 다음으로, CPU는, 가변 커패시터(1)의 커패시턴스가 산출한 커패시턴스가 되도록, 반도체 스위치(21, 22, ‥28)가 취해야 할 온/오프 상태를 결정하고, 결정한 온/오프 상태를, 차회(次回)의 스텝(S31)의 처리를 위해 기억부(30)에 기억한다(S43).

그 후, CPU는, 임피던스의 갱신 플래그를 0으로 클리어 하고(S44), 마스크 신호를 온으로 하여(S45) 도 7의 처리를 종료한다.

스텝(S37)에서 반사 계수의 절대치가 Γset 이하인 경우(S37：NO), 도 8로 이동하여, CPU는, 반사 계수의 임계치를 Γth1로 하고(S46), 임피던스 정합 플래그를 0으로 클리어 하는(S47) 동시에, 타이머(t10)를 정지한다(S48). 이에 따라, 정합 동작이 정지한다. 그 후, CPU는, 도 7의 스텝(S44)으로 처리를 이동한다.

상술의 변화 횟수가 소정 횟수 보다 많은 경우, CPU는 「불안정 동작 방지 제어」를 실시한다. 덧붙여, 여기에서는, 변화 횟수가 소정 횟수 이하일 때에, 반사 계수의 절대치가 임계치 Γset 이하가 되지 않는 경우에 대해 설명한다. 스텝(S41)에서 변화 횟수가 소정 횟수 보다 많은 경우(S41：YES), 도 8로 이동하여, CPU는, 기억부(30)에 기억한 반사 계수 중, 절대치가 최소의 반사 계수, 즉 가장 0에 가까운 반사 계수를 추출한다(S49). 다음으로, CPU는, 추출한 반사 계수에 대응하는 반도체 스위치(21, 22, ‥28)의 온/오프 상태를, 스위치 상태 설정부(4)에 의해 실제의 반도체 스위치(21, 22, ‥28)에 설정한다(S50). CPU는, 또한, 반사 계수의 임계치를 Γth3로 하고(S51), 스텝(S47)으로 처리를 이동한다.

스텝(S36)에서 정합 플래그가 1로 세트되어 있지 않은 경우(S36：NO), 도 8로 이동하여, CPU는, 스텝(S35)에서 산출한 반사 계수의 절대치가, 스텝(S46 또는 S51)에서 설정한 반사 계수의 임계치 이상인지 여부를 판정하고(S52), 임계치 이상이 아닌 경우(S52：NO), 도 7의 스텝(S44)으로 처리를 이동한다.

한편, 반사 계수의 절대치가 반사 계수의 임계치 이상인 경우(S52：YES), CPU는, 정합 플래그를 1로 세트하고(S53), 스텝(S39)에서 계수하는 온/오프 상태의 변화 횟수를 0으로 클리어 한(S54) 후에, 타이머(t10)에 의한 계시를 개시시키고(S55), 도 7의 스텝(S44)으로 처리를 이동한다.

상술의 도 7에 도시한 스텝(S31)에서는, 반도체 스위치(21, 22, ‥28)의 각 비트가 변화하는지 여부에 관계없이, 모든 비트에 대해 반도체 스위치(21, 22, ‥28)의 온/오프를 새롭게 설정했지만, 이것으로 한정되는 것은 아니다. 예를 들면, 반도체 스위치(21, 22, ‥28) 중, 온에서 오프로 또는 오프에서 온으로 변화하는 비트를 추출하고, 추출한 비트에 대해서만 반도체 스위치(21, 22, ‥28)의 온/오프를 절환해도 무방하다.

또한, 도 7의 스텝(S31)에서는, 반도체 스위치(21, 22, ‥28)의 온/오프 상태가 변화하지 않는 정합 동작의 정지 중에도 반도체 스위치(21, 22, ‥28)의 온/오프를 새롭게 설정했지만, 정합 플래그가 1로 세트되어 있지 않은 경우에, 스텝(S31)의 처리를 실행하지 않도록 해도 무방하다.

다음으로, 도 9의 처리가 기동된 경우, CPU는, 타이머(t10)에 의한 계시를 재개시키는(S61) 동시에, 기억부(30)에 기억하는 온/오프 상태의 변화 횟수를 0으로 클리어 하고(S62), 도 9의 처리를 종료한다. 도 9의 처리의 종료 후에는, 이것에 이어지는 시간(T10)의 동안에만, 정합 동작이 계속된다.

이상과 같이 본 실시 형태 1에 의하면, 커패시터(11) 및 반도체 스위치(21)의 직렬 회로와, 커패시터(12) 및 반도체 스위치(22)의 직렬 회로와, ‥커패시터(18) 및 반도체 스위치(28)의 직렬 회로가 병렬로 접속된 가변 커패시터(1)가, 고주파 전원(5)과 부하(7)와의 사이에 설치되어 있다. 그리고, 고주파 전원(5)의 출력단 또는 임피던스 정합 장치의 입력단으로부터 부하(7)측을 본 임피던스에 관한 파라미터를 고주파 검출부(6)로부터 취득하고(스텝(S16)), 취득한 파라미터를 이용하여, 현재의 부하(7)측의 임피던스 또는 반사 계수를 산출한다(스텝(S17)). 부하(7)측의 임피던스를 산출한 경우는, 부하(7)측의 반사 계수를 더 산출한다(스텝(S35)). 소정의 시간(T10) 내에 산출한 반사 계수는, 반도체 스위치(21, 22, ‥28)의 온/오프 상태에 대응 지어 기억부(30)에 기억한다. 그리고, 조정 후의 반사 계수가 0에 가까워지도록 가변 커패시터(1)의 커패시턴스를 조정할 수 있도록, 반도체 스위치(21, 22, ‥28)가 취해야 할 온/오프 상태를 결정한다(스텝(S43)).

이러한 산출, 기억 및 결정을 시계열적으로 시간(T10) 만큼 실행할 때까지의 동안에, 반도체 스위치(21, 22, ‥28)의 온/오프 상태가 변화한 횟수가 소정 횟수(90회) 보다 많아진 경우, 기억부(30)에 기억한 반사 계수 중, 절대치가 가장 작은 반사 계수를 추출한다. 그리고, 추출한 반사 계수에 대응 지어진 온/오프 상태에 맞추어 반도체 스위치(21, 22, ‥28)를 온/오프한 후에, 온/오프의 동작을 정지한다. 이에 따라, 반도체 스위치(21, 22, ‥28)의 온/오프 상태가 불안정(flutter)해지는 경우는, 부하(7)측의 반사 계수가 최소가 되도록, 반도체 스위치(21, 22, ‥28)의 온/오프 상태가 보관유지된다. 따라서, 반도체 스위치(21, 22, ‥28)의 불안정(flutter)를 억제하여, 부하(7)와의 정합 상태를 안정화시키는 것이 가능해진다.

또한, 실시 형태 1에 의하면, 조정 후의 부하(7)측의 반사 계수가 0에 가까워지도록 반도체 스위치(21, 22, ‥28)를 조정한 결과, 반도체 스위치(21, 22, ‥28)의 온/오프 상태가 불안정(flutter)해져서 온/오프를 금지한 경우에, 부하(7)측의 반사 계수의 절대치를 시계열적으로 계속 산출한다. 그리고, 새롭게 산출한 반사 계수의 절대치가, 온/오프를 금지 중인 반도체 스위치(21, 22, ‥28)의 온/오프 상태에 대응 지어진 반사 계수의 절대치 보다 큰 소정의 반사 계수 Γth1 또는 Γth3 이상이 되었을 때에, 반도체 스위치(21, 22, ‥28)의 온/오프의 금지를 해제한다. 따라서, 반도체 스위치(21, 22, ‥28)의 온/오프의 금지와 해제로 히스테리시스 특성을 가지게 되어, 반도체 스위치(21, 22, ‥28)의 불안정(flutter)한 단속적인 반복을 억제할 수 있다.

또한, 실시 형태 1에 의하면, 반도체 스위치(21, 22, ‥28)의 시간(T10) 내의 온/오프의 횟수를 개별적으로 계수하고, 가장 계수치가 큰 횟수가 소정 횟수(90회) 보다 많은 경우에 반도체 스위치(21, 22, ‥28)의 온/오프를 금지한다. 따라서, 반도체 스위치(21, 22, ‥28)의 온/오프 상태의 불안정(flutter)의 유무를 확실히 판정할 수 있다.

또한, 실시 형태 1에 의하면, 반도체 스위치(21, 22, ‥28)가 시간(T10) 내에 온/오프하는 것에 의해 변화하는 가변 커패시터(1)의 커패시턴스의 변화량이 소정의 임계치(예를 들면 Cmin) 보다 큰 경우에, 반도체 스위치(21, 22, ‥28)의 온/오프를 금지해도 무방하다. 이에 따라, 가변 커패시터(1)의 커패시턴스의 불안정(flutter)의 유무를 확실히 판정할 수 있다.

(실시 형태 2)

실시 형태 1은, 제어부(3)가 부하(7)측의 반사 계수를 이용해 커패시터(11, 12, ‥18)의 조합을 결정하는 형태인 반면, 실시 형태 2는, 제어부(3)가 부하(7)측의 임피던스를 이용해 커패시터(11, 12, ‥18)의 조합을 결정하는 형태이다. 실시 형태 2에 따른 임피던스 정합 장치(100)의 구성은, 실시 형태 1의 경우와 마찬가지이기 때문에, 대응하는 개소에는 마찬가지의 부호를 부여해 그 설명을 생략한다. 실시 형태 1와 실시 형태 2에서는, CPU의 처리 절차의 일부에 차이가 있다. FPGA의 처리 절차에 대해서는, 실시 형태 1의 도 6에 도시한 것과 마찬가지이다.

본 실시 형태 2에서는, 제어부(3)가, 전치 산출부(2)에서 산출된 부하(7)측의 임피던스를 취입하고, 부하(7)측의 임피던스를 고주파 전원(5)의 출력 임피던스에 정합시킬 수 있도록, 가변 커패시터(1)의 커패시터(11, 12, ‥18)의 조합을 결정한다. 즉, 실시 형태 2는, 전술의 제1 형태에 대응 한다.

실시 형태 1의 도 3에서 설명한 정합 연산에 의해 산출되는 가변 커패시터(1)의 커패시턴스가, 가변 커패시터(1)에서 실현 가능한 이산적인 커패시턴스가 절환되는 경계 부근에 있는 경우는, 가변 커패시터(1)에 포함되는 반도체 스위치(21, 22, ‥28)의 온/오프 상태에 불안정(flutter)이 생겨서 정합 동작이 안정되지 않는 경우가 있다. 그래서, 본 실시 형태 2에서는, 반도체 스위치(21, 22, ‥28)의 온/오프 상태에 불안정(flutter)이 생겨 있던 기간 중의 부하(7)측을 본 임피던스 중, 고주파 전원(5)의 임피던스에 가장 가까운(즉, 고주파 전원(5)의 임피던스와의 차분의 절대치가 최소인) 임피던스를 추출하고, 추출한 임피던스가 달성되었을 때의 반도체 스위치(21, 22, ‥28)의 온/오프 상태를 재현하여 보관유지하는 것으로 한다. 덧붙여, 추출하는 임피던스는, 고주파 전원(5)의 임피던스에 가장 가까운 임피던스로 한정되지 않고, 고주파 전원(5)의 임피던스에 더 가까운 임피던스 또는 고주파 전원(5)의 임피던스에 비교적 가까운 임피던스를 추출해도 무방하다.

실시 형태 1의 도 4에서 설명한 경우와 마찬가지로, CPU는, 시간(T10) 내의 정합 동작 중에 임피던스의 불안정(flutter)이 생겼을 때의 반도체 스위치(21, 22, ‥28)의 온/오프 상태를 임피던스에 대응 지어서 기억부(30)에 기억하는 동시에, 불안정(flutter)의 횟수를 계수한다. 시간(T10) 내에서 임피던스의 불안정(flutter)의 횟수가 소정 횟수(예를 들면, 90회) 보다 많아진 경우, CPU는, 기억한 임피던스 중, 고주파 전원(5)의 임피던스에 가장 가까운 임피던스를 추출한다. 시간(T10) 내에서의 임피던스의 불안정(flutter)의 횟수가 소정 횟수 보다 많지 않은 경우, CPU는, 불안정(flutter)의 횟수의 계수치를 클리어 하고, 시간(T10) 내에서의 정합 동작을 반복한다.

다음으로, CPU는, 추출한 임피던스에 대응하는 반도체 스위치(21, 22, ‥28)의 온/오프 상태를 재현할 수 있도록, 추출한 임피던스에 대응 지어서 기억부(30)에 기억되어 있는 반도체 스위치(21, 22, ‥28)의 온/오프 상태를 독출하고, 독출한 상태를 스위치 상태 설정부(4)에 설정한다. 이에 따라, 반도체 스위치(21, 22, ‥28)의 온/오프 상태는, 부하(7)측의 임피던스가 고주파 전원(5)의 임피던스에 가장 가까웠을 때의 상태와 동일하게 설정된다. 그 후, CPU는 정합 동작을 정지한다.

정합 동작의 정지 중에 부하(7)의 임피던스의 변동량이 비교적 커진 경우는, 정합 동작을 재개하는 것이 바람직하다. 이 때문에, 정합 동작의 정지 중이어도, 부하(7)측을 본 임피던스의 산출이 계속된다. 이 동안에 산출된 임피던스와 고주파 전원(5)의 임피던스와의 차분의 절대치(이하, 단지 '차분'이라고 칭한다)가, 전회의 정합 동작 후에 추출된 임피던스와 고주파 전원(5)의 임피던스와의 차분 보다 큰 소정의 차분 이상이 되었을 때에, 정합 동작이 재개된다.

이하에서는, 상술한 제어부(3)의 동작을, 이를 도시한 플로우 차트를 이용해 설명한다. 도 10 및 도 11은, 실시 형태 2에 따른 임피던스 정합 장치(100)에서 임피던스의 정합 동작을 실시하는 CPU의 처리 절차를 도시한 플로우 차트이다. 도 10의 처리는, 예를 들면 1 ms 마다 기동되고, 제어부(3)의 CPU에 의해 실행된다. 도 10 및 도 11의 스텝(S71로부터 S95까지)의 처리는, 스텝(S77, S78, S86, S89~S92)의 처리를 제외하고, 실시 형태 1의 도 7 및 도 8의 스텝(S31로부터 S55까지)의 처리와 동일하다. 단, 도 7의 스텝(S35)에서 실행되는 반사 계수의 산출은, 도 10의 처리에 포함되지 않는다. 따라서, 스텝(S77, S78, S86, S89~S92)의 처리를 중심으로 설명한다. 도 11 중의 임피던스의 임계치에 대해서는, Zset＞Zth1＞Zth3의 대소 관계에 있는 것으로 한다.

도 10의 처리가 기동된 경우, CPU는, 반도체 스위치(21, 22, ‥28)가 취해야 할 온/오프 상태를 기억부(30)로부터 독출하여 스위치 상태 설정부(4)에 설정한다(S71). 이에 따라, 가변 커패시터(1)의 커패시턴스가, 후술하는 스텝(S81)에서 전회(前回) 산출한 커패시턴스가 되도록, 반도체 스위치(21, 22, ‥28)의 온/오프 상태가 설정된다. 다음으로, CPU는, 스텝(S72 및 S73)의 처리를 실행하고, 전치 산출부(2)로부터 평균화된 임피던스를 취입한(S74) 후에, 정합 플래그가 1로 세트되어 있는지 여부를 판정한다(S76).

정합 플래그가 1로 세트되어 있는 경우(S76：YES), CPU는, 스텝(S74)에서 취입한 임피던스와 50 Ω과의 차분이 Zset 보다 큰지 여부를 판정한다(S77). 임피던스의 차분이 Zset 보다 큰 경우(S77：YES), CPU는, 임피던스에 대응 지어서, 스텝(S71)에서 독출한 반도체 스위치(21, 22, ‥28)의 온/오프 상태를 기억부(30)에 기억한다(S78). 다음으로, CPU는, 스텝(S79 및 S80)의 처리를 실행한 후에, 온/오프 상태의 변화 횟수가 소정 횟수(예를 들면 90회) 보다 큰지 여부를 판정한다(S81). 변화 횟수가 소정 횟수 보다 많지 않은 경우(S81：NO), CPU는, 스텝(S82로부터 S85까지)의 처리를 실행하여 도 10의 처리를 종료한다.

스텝(S77)에서 임피던스의 차분이 Zset 이하인 경우(S77：NO), 도 11로 이동하여, CPU는, 임피던스의 임계치를 Zth1로 하고(S86), 스텝(S87 및 S88)의 처리를 실행한다. 이에 따라, 정합 동작이 정지한다. 그 후, CPU는, 도 10의 스텝(S84)으로 처리를 이동한다.

상술의 변화 횟수가 소정 횟수 보다 많은 경우, CPU는 「불안정 동작 방지 제어」를 실시한다. 덧붙여, 여기에서는, 변화 횟수가 소정 횟수 이하일 때에, 취입한 임피던스와 50 Ω과의 차분이 임계치 Zset 이하가 되지 않는 경우에 대해 설명한다. 스텝(S81)에서 변화 횟수가 소정 횟수 보다 많은 경우(S81：YES), 도 11로 이동하여, CPU는, 기억부(30)에 기억한 임피던스 중, 고주파 전원(5)의 임피던스(이하, 50 Ω으로 한다)와의 차분이 최소인 임피던스, 즉 고주파 전원(5)의 임피던스에 가장 가까운 임피던스를 추출한다(S89). 다음으로, CPU는, 추출한 임피던스에 대응하는 반도체 스위치(21, 22, ‥28)의 온/오프 상태를, 스위치 상태 설정부(4)에 의해 실제의 반도체 스위치(21, 22, ‥28)에 설정한다(S90). CPU는, 또한, 임피던스의 임계치를 Zth3로 하고(S91), 스텝(S87)으로 처리를 이동한다.

스텝(S76)에서 정합 플래그가 1로 세트되어 있지 않은 경우(S76：NO), 도 11로 이동하여, CPU는, 스텝(S74)에서 취입한 임피던스와 50 Ω과의 차분이, 스텝(S86 또는 S91)에서 설정한 임피던스의 임계치 이상인지 여부를 판정하고(S92), 임계치 이상이 아닌 경우(S92：NO), 도 10의 스텝(S84)으로 처리를 이동한다. 한편, 상기의 차분이 임피던스의 임계치 이상인 경우(S92：YES), CPU는, 스텝(S93, S94 및 S95)의 처리를 실행하여, 도 10의 스텝(S84)으로 처리를 이동한다.

이상과 같이 본 실시 형태 2에 의하면, 소정의 시간(T10) 내에 산출한 임피던스는, 반도체 스위치(21, 22, ‥28)의 온/오프 상태에 대응되어 기억부(30)에 기억된다. 그리고, 조정 후의 부하(7)측의 임피던스가 고주파 전원(5)의 출력 임피던스에 가까워지도록 가변 커패시터(1)의 커패시턴스를 조정할 수 있도록, 각 반도체 스위치(21, 22, ‥28)가 취해야 할 온/오프 상태를 결정한다(스텝(S83)).

이러한 산출, 기억 및 결정을 시계열적으로 시간(T10) 만큼 실행할 때까지의 동안에, 반도체 스위치(21, 22, ‥28)의 온/오프 상태가 변화한 횟수가 소정 횟수(90회) 보다 많아진 경우, 기억부(30)에 기억한 임피던스 중, 고주파 전원(5)의 임피던스와의 차분의 절대치가 가장 작은 임피던스를 추출한다. 그리고, 추출한 임피던스에 대응 지어진 온/오프 상태에 맞춰 반도체 스위치(21, 22, ‥28)를 온/오프한 후에, 온/오프의 동작을 정지한다. 이에 따라, 반도체 스위치(21, 22, ‥28)의 온/오프 상태가 불안정(flutter)해지는 경우는, 부하(7)측의 임피던스가 가장 고주파 전원(5)의 임피던스에 가까워지도록, 반도체 스위치(21, 22, ‥28)의 온/오프 상태가 보관유지된다. 따라서, 반도체 스위치(21, 22, ‥28)의 불안정(flutter)를 억제하여, 부하(7)와의 정합 상태를 안정화시키는 것이 가능해진다.

또한, 실시 형태 2에 의하면, 조정 후의 부하(7)측의 임피던스가 고주파 전원(5)의 임피던스에 가까워지도록 반도체 스위치(21, 22, ‥28)를 조정한 결과, 반도체 스위치(21, 22, ‥28)의 온/오프 상태가 불안정(flutter)해져서 온/오프를 금지한 경우에, 부하(7)측의 임피던스를 시계열적으로 계속 산출한다, 그리고, 새롭게 산출한 임피던스와 고주파 전원(5)의 임피던스와의 차분의 절대치가, 온/오프를 금지 중인 반도체 스위치의 온/오프 상태에 대응 지어진 임피던스와 고주파 전원(5)의 임피던스와의 차분의 절대치 보다 큰 소정의 차분 Zth1 또는 Zth3 이상이 되었을 때에, 반도체 스위치(21, 22, ‥28)의 온/오프의 금지를 해제한다. 따라서, 반도체 스위치(21, 22, ‥28)의 온/오프의 금지와 해제로 히스테리시스 특성을 가지게 되어, 반도체 스위치(21, 22, ‥28)의 불안정(flutter)한 단속적인 반복을 억제할 수 있다.

이번에 개시된 실시 형태는, 모든 점에서 예시이며, 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는, 상술한 의미가 아니라, 특허 청구의 범위에 의해 나타나고, 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다. 또한, 각 실시 형태에서 기재되어 있는 기술적 특징은, 서로 조합하는 것이 가능하다.

100: 임피던스 정합 장치
101: 전송로
1: 가변 커패시터
C1: 커패시터
L1: 인덕터
11, 12, 13, 14, 15, 16, 17, 18: 커패시터
21, 22, 23, 24, 25, 26, 27, 28: 반도체 스위치
31, 32, 33, 34, 35, 36, 37, 38: 구동 회로
QH, QL: 트랜지스터
R: 저항기
SC: 스피드업 콘덴서
F: 필터
FC: 커패시터
FL: 인덕터
2: 전치 산출부
3: 제어부
30: 기억부
4: 스위치 상태 설정부
5: 고주파 전원
6: 고주파 검출부
7: 부하

Claims

고주파 전원과 부하와의 사이에 설치되어, 상기 고주파 전원의 출력단 또는 상기 출력단과 동등의 개소로부터 상기 부하측을 본 임피던스에 관한 정보를 시계열적으로 취득하고, 상기 고주파 전원과 부하와의 임피던스의 정합을 도모하는 임피던스 정합 장치에 있어서,
커패시터 및 반도체 스위치의 직렬 회로가 복수 병렬로 접속된 가변 커패시터와,
취득한 상기 임피던스에 관한 정보를 이용해 상기 부하측의 임피던스 또는 반사 계수를 산출하는 산출부와,
상기 산출부가 정해진 기간 내에 산출한 임피던스 또는 반사 계수와 상기 반도체 스위치의 온/오프의 상태를 대응 지어 기억하는 기억부와,
상기 정해진 기간 내에서의 상기 산출부의 산출 결과를 이용하여, 상기 반도체 스위치가 취해야 할 온/오프의 상태를 결정하는 결정부와,
상기 결정부가 결정한 상태에 근거해 상기 반도체 스위치를 온/오프하는 제어부와,
상기 결정부가 결정한 상태가 변화한 횟수를 계수하는 계수부와,
상기 계수부가 계수한 횟수가 정해진 횟수 보다 많은 경우, 상기 기억부가 기억한 임피던스 또는 반사 계수 중, 정해진 임피던스에 더 가까운 임피던스 또는 0에 더 가까운 반사 계수를 추출하는 추출부
를 갖추고,
상기 제어부는,
상기 추출부가 추출한 임피던스 또는 반사 계수에 대응 지어진 온/오프의 상태에 일치하도록 상기 반도체 스위치를 온/오프한 후에, 상기 반도체 스위치의 온/오프를 금지하도록 되어 있는
임피던스 정합 장치.
제1항에 있어서,
상기 산출부는, 반사 계수를 산출하도록 되어 있고,
상기 제어부는,
상기 반도체 스위치의 온/오프를 금지한 경우, 상기 산출부가 산출한 반사 계수의 절대치가, 상기 추출부가 추출한 반사 계수의 절대치 보다 큰 정해진 반사 계수 이상일 때, 상기 온/오프의 금지를 해제하도록 되어 있는
임피던스 정합 장치.
제1항에 있어서,
상기 산출부는, 임피던스를 산출하도록 되어 있고,
상기 제어부는,
상기 반도체 스위치의 온/오프를 금지한 경우, 상기 산출부가 산출한 임피던스와 상기 정해진 임피던스와의 차분의 절대치가, 상기 추출부가 추출한 임피던스와 상기 정해진 임피던스와의 차분의 절대치 보다 큰 정해진 차분 이상일 때, 상기 온/오프의 금지를 해제하도록 되어 있는
임피던스 정합 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 계수부는,
상기 가변 커패시터에 포함되는 상기 반도체 스위치의 각각에 대해 상기 횟수를 계수하고, 가장 계수치가 큰 횟수를 계수 결과로 하도록 되어 있는
임피던스 정합 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 계수부는,
상기 제어부가 상기 반도체 스위치를 온/오프하는 것에 의해 결정되는 상기 가변 커패시터의 커패시턴스의 변화량이 정해진 임계치 보다 큰 경우에, 상기 횟수를 계수하도록 되어 있는
임피던스 정합 장치.
고주파 전원과 부하와의 사이에 설치되는 가변 커패시터에 의해, 상기 고주파 전원과 부하와의 임피던스의 정합을 도모하는 임피던스 정합 방법에서,
상기 가변 커패시터는, 커패시터 및 반도체 스위치의 직렬 회로가 복수 병렬로 접속되어 있고,
상기 고주파 전원의 출력단 또는 상기 출력단과 동등의 개소로부터 상기 부하측을 본 임피던스에 관한 정보를 시계열적으로 취득하고,
취득한 상기 임피던스에 관한 정보를 이용해 상기 부하측의 임피던스 또는 반사 계수를 산출하고,
정해진 기간 내에 산출한 임피던스 또는 반사 계수와 상기 반도체 스위치의 온/오프의 상태를 대응 지어 기억하고,
상기 정해진 기간 내에서의 산출 결과를 이용하여, 상기 반도체 스위치가 취해야 할 온/오프의 상태를 결정하고,
결정한 상태에 근거해 상기 반도체 스위치를 온/오프하고,
결정한 상태가 변화한 횟수를 계수하고,
계수한 횟수가 정해진 횟수 보다 많은 경우, 기억한 임피던스 또는 반사 계수 중, 정해진 임피던스에 더 가까운 임피던스 또는 0에 더 가까운 반사 계수를 추출하고,
추출한 임피던스 또는 반사 계수에 대응 지어진 온/오프의 상태에 일치하도록 상기 반도체 스위치를 온/오프한 후에, 상기 반도체 스위치의 온/오프를 금지하는
임피던스 정합 방법.