KR20200067081A - 반도체 디바이스 및 제조 방법 - Google Patents

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KR20200067081A
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첸-후아 유
치엔-쑨 첸
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    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
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    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
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    • H01L2924/15192—Resurf arrangement of the internal vias
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
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    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/19011—Structure including integrated passive components
    • H—ELECTRICITY
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    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
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    • H01L2924/19041—Component type being a capacitor
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    • H01L2924/19042—Component type being an inductor
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    • H01L2924/1901—Structure
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    • H01L2924/19043—Component type being a resistor
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    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09536—Buried plated through-holes, i.e. plated through-holes formed in a core before lamination
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/06—Lamination
    • H05K2203/061—Lamination of previously made multilayered subassemblies
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
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Abstract

방법은, 캐리어 상에 재배선 구조물을 형성하는 단계; 상기 재배선 구조물의 제1 면 상에 집적 수동 소자를 부착하는 단계; 상기 재배선 구조물의 상기 제1 면에 상호접속 구조물을 부착하는 단계로서, 상기 집적 수동 소자가 상기 재배선 구조물과 상기 상호접속 구조물 사이에 개재되는 것인, 상기 상호접속 구조물을 부착하는 단계; 상기 상호접속 구조물과 상기 재배선 구조물 사이에 언더필(underfill) 재료를 퇴적하는 단계; 및 상기 재배선 구조물의 상기 제1 면과 반대편인 상기 재배선 구조물의 제2 면 상에 반도체 디바이스를 부착하는 단계를 포함한다.

Description

반도체 디바이스 및 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURE}
우선권 주장 및 상호참조
본 출원은, 2018년 11월 30일 출원된, “Semiconductor Device and Method of Manufacture”이란 발명의 명칭의 미국 가특허 출원 번호 제62/774,119호의 우선권을 주장하며, 이 출원은 그 전체가 참조에 의해 여기에 포함된다.
반도체 산업은 최소 피처 크기의 지속적인 감소로써 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속해서 개선하고 있으며, 이는 더 많은 컴포넌트들, 그에 따른 더 많은 기능들이 주어진 영역 안에 집적될 수 있게 해준다. 높은 기능성을 갖는 집적 회로는 많은 입력/출력 패드를 필요로 한다. 그러나, 소형화가 중요한 애플리케이션에 대해서는 작은 패키지가 요구될 수 있다.
집적 팬아웃(InFO; Integrated Fan Out) 패키지 기술은 점점 더 대중화되어 가고 있는데, 집적 회로의 콘택 패드보다 더 큰 피치로 전기적 콘택이 이루어질 수 있도록, 패키지의 콘택 패드를 위한 팬-아웃(fan-out) 배선에 사용되는 포스트 패시베이션 상호접속부 또는 재배선 층(RDL; redistribution layer)을 통상적으로 포함하는 패키지에 집적 회로가 패키징되는 웨이퍼 레벨 패키징(WLP; Wafer Level Packaging) 기술과 결합될 때 특히 그러하다. 이러한 결과적인 패키지 구조는 비교적 저비용 및 고성능 패키지로써 높은 기능 밀도를 제공한다.
방법은, 캐리어 상에 재배선 구조물을 형성하는 단계; 상기 재배선 구조물의 제1 면 상에 집적 수동 소자를 부착하는 단계; 상기 재배선 구조물의 상기 제1 면에 상호접속 구조물을 부착하는 단계로서, 상기 집적 수동 소자가 상기 재배선 구조물과 상기 상호접속 구조물 사이에 개재되는 것인, 상기 상호접속 구조물을 부착하는 단계; 상기 상호접속 구조물과 상기 재배선 구조물 사이에 언더필(underfill) 재료를 퇴적하는 단계; 및 상기 재배선 구조물의 상기 제1 면과 반대편인 상기 재배선 구조물의 제2 면 상에 반도체 디바이스를 부착하는 단계를 포함한다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1 내지 도 4는 일부 실시예에 따라 디바이스 구조물을 형성하는 중간 단계의 단면도들을 예시한다.
도 5a 내지 도 5c는 일부 실시예에 따라 상호접속 구조물을 형성하는 중간 단계의 단면도들을 예시한다.
도 6 내지 도 11은 일부 실시예에 따라 패키지를 형성하는 중간 단계의 단면도들을 예시한다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
본 개시에서, 디바이스 패키지 및 이의 형성의 다양한 양상들이 기재된다. 디바이스 패키지는 예를 들어 시스템-인-패키지(system-in-package)일 수 있다. 일부 실시예에서, 재배선 구조물이 캐리어 기판 위에 형성될 수 있고, 그 다음 집적 수동 소자가 재배선 구조물에 부착될 수 있다. 재배선 구조물은 예를 들어 팬-아웃 구조물일 수 있다. 상호접속 구조물이 코어 기판 상에 형성되고, 그 다음 재배선 구조물에 부착되며, 집적 수동 소자가 상호접속 구조물과 재배선 구조물 사이에 배치된다. 그 다음, 반도체 디바이스가 재배선 구조물에 부착된다. 집적 수동 소자를 재배선 구조물과 상호접속 구조물 사이에 위치시킴으로써, 반도체 디바이스와 집적 수동 소자 사이의 거리가 감소될 수 있고 패키지의 전기적 성능이 개선될 수 있다.
도 1 내지 도 11은 일부 실시예에 따라 패키지(600)(도 11 참조)를 형성하는 중간 단계의 단면도들을 예시한다. 도 1 내지 도 4는 일부 실시예에 따라 디바이스 구조물(200)(도 4 참조)을 형성하는 중간 단계의 단면도들을 예시한다. 도 5a 내지 도 5c는 일부 실시예에 따라 상호접속 구조물(300)을 형성하는 중간 단계의 단면도들을 예시한다. 도 6 내지 도 11은 일부 실시예에 따라 패키지(600)를 형성하는 중간 단계의 단면도들을 예시한다.
이제 도 1을 참조하면, 일부 실시예에 따라 그 위에 콘택 패드(104)가 형성된 캐리어 기판(102)이 도시되어 있다. 캐리어 기판(102)은 예를 들어, 실리콘 기판(예컨대, 실리콘 웨이퍼)과 같은 실리콘계 재료, 유리 재료, 실리콘 산화물, 또는 알루미늄 산화물과 같은 다른 재료 등, 또는 조합을 포함할 수 있다. 일부 실시예에서, 캐리어 기판(102)은, 예를 들어 유리 재료 또는 유기 재료와 같은 적합한 유전체 재료로부터 형성된 지지 기판일 수 있으며 직사각형 형상을 가질 수 있는 패널 구조물일 수 있다. 캐리어 기판(102)은 콘택 패드(104)와 같은 추가의 특징부의 형성을 수용하기 위하여 평면일 수 있다.
일부 실시예에서, 캐리어 기판(102)의 후속 본딩분리(debonding)를 용이하게 하도록 캐리어 기판(102)의 상부 표면 상에 이형 층(release layer)(도시되지 않음)이 형성될 수 있다. 이형 층은, 나중의 단계에서 형성될 위의 구조물들로부터 캐리어 기판(102)과 함께 제거될 수 있는, 폴리머계 재료로 형성될 수 있다. 일부 실시예에서, 이형 층은, LTHC(Light-to-Heat-Conversion) 이형 코팅과 같이, 가열되면 그의 접착 특성을 잃는 에폭시계 열 박리 이형 재료이다. 다른 실시예에서, 이형 층은 UV(ultra-violet) 광에 노출되면 그의 접착 특성을 잃는 UV 글루일 수 있다. 이형 층은 액체로서 디스펜싱되어 경화될 수 있거나, 캐리어 기판(102) 위에 적층된 라미네이트 막 등일 수 있다. 이형 층의 상부 표면은 평탄화될 수 있고 높은 수준의 공면성(co-planarity)을 가질 수 있다.
실시예에서, 콘택 패드(104)는, 처음에 PVD, CVD, 스퍼터링 등과 같은 적합한 형성 프로세스를 사용하여 티타늄, 구리, 또는 티타늄-구리 합금의 하나 이상의 층의 시드 층(도시되지 않음)을 형성함으로써 형성될 수 있다. 시드 층은 캐리어 기판(102) 또는 만약 존재한다면 이형 층 위에 형성된다. 그 다음, 시드 층을 덮도록 포토레지스트(이 또한 도시되지 않음)가 형성될 수 있고, 그 다음 콘택 패드(104)가 나중에 형성될 곳에 위치되어 있는 시드 층의 부분을 노출시키도록 패터닝될 수 있다. 포토레지스트가 형성되어 패터닝되었다면, 전도성 재료가 시드 층 상에 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄, 또다른 금속 등, 또는 이들의 조합과 같은 재료일 수 있다. 전도성 재료는 전해도금 또는 무전해 도금 등과 같은 퇴적 프로세스를 통해 형성될 수 있다. 그러나, 설명된 재료 및 방법은 전도성 재료를 형성하기에 적합하지만, 이들은 단지 예일 뿐이다. 임의의 다른 적합한 재료 또는 CVD나 PVD와 같은 임의의 다른 적합한 형성 프로세스가 콘택 패드(104)를 형성하도록 대안으로서 사용될 수 있다. 전도성 재료가 형성되었다면, 포토레지스트는 애싱 또는 화학적 스트리핑과 같은 적합한 제거 프로세스를 통해 제거될 수 있다. 추가적으로, 포토레지스트의 제거 후에, 포토레지스트에 의해 덮였던 시드 층의 부분은, 예를 들어 전도성 재료를 에칭 마스크로서 사용할 수 있는 적합한 습식 에칭 프로세스 또는 건식 에칭 프로세스를 통해 제거될 수 있다. 시드 층의 남은 부분 및 전도성 재료는 콘택 패드(104)를 형성한다.
도 2로 가면, 일부 실시예에 따라 콘택 패드(104) 및 캐리어 기판(102) 위에 재배선 구조물(210)이 형성된다. 도시된 재배선 구조물(210)은 절연 층(208A-G)(명확하게 하기 위해, 절연 층(208A 및 208G)만 표기되어 있음)을 포함하고 재배선 층(209A-G)(명확하게 하기 위해, 재배선 층(209A 및 209G)만 표기되어 있음)을 포함한다. 다른 실시예에서, 여기에 기재된 바와 상이한 수의 절연 층 또는 재배선 층이 재배선 구조물(210)에 형성될 수 있다. 일부 실시예에서, 재배선 구조물(210)은 여기에 기재된 바와 상이한 프로세스로 형성될 수 있다. 일부 실시예에서, 재배선 구조물(210)은 예를 들어 팬-아웃 구조물일 수 있다. 일부 실시예에서, 재배선 구조물(210)은 약 20 μm와 약 1000 μm 사이의 두께를 가질 수 있다.
계속해서 도 2를 참조하면, 절연 층(208A)은 콘택 패드(104) 및 캐리어 기판(102) 위에 형성된다. 절연 층(208A)은 산화물(예컨대, 실리콘 산화물), 질화물(예컨대, 실리콘 질화물), 폴리머 재료(예컨대, 감광 폴리머 재료), 폴리이미드 재료, 로우-k 유전체 재료, 또다른 유전체 재료 등, 또는 이들의 조합과 같은 하나 이상의 적합한 유전체 재료로 제조될 수 있다. 절연 층(208A)은 스핀-코팅, 라미네이션, CVD 등, 또는 이들의 조합과 같은 프로세스에 의해 형성될 수 있다. 절연 층(208A)은 약 2 μm와 약 50 μm 사이, 예컨대 약 15 μm의 두께를 가질 수 있지만, 임의의 적합한 두께가 사용될 수 있다. 적합한 포토리소그래피 마스크 및 에칭 프로세스를 사용하여 절연 층(208A) 안으로의 개구가 형성될 수 있다. 예를 들어, 절연 층(208A) 위에 포토레지스트가 형성되어 패터닝될 수 있고, 절연 층(208A)의 일부를 제거하도록 하나 이상의 에칭 프로세스(예컨대, 습식 에칭 프로세스 또는 건식 에칭 프로세스)가 이용된다. 일부 실시예에서, 절연 층(208A)은 PBO, 폴리이미드, BCB 등과 같은 감광 폴리머로 형성되며, 포토리소그래피 마스크 및 에칭 프로세스를 사용하여 직접 개구가 패터닝될 수 있다. 절연 층(208A)에서의 개구는 콘택 패드(104)를 노출시킬 수 있다.
그 다음, 재배선 층(209A)이 재배선 구조물(210) 내의 전기적 접속과 함께 추가의 라우팅을 제공하도록 형성될 수 있다. 실시예에서, 재배선 층(209A)은 콘택 패드(104)와 유사한 재료 및 프로세스를 사용하여 형성될 수 있다. 예를 들어, 시드 층이 형성될 수 있고, 재배선 층(209A)을 위해 원하는 패턴으로 포토레지스트가 시드 층의 상부 상에 배치되어 패터닝될 수 있다. 그 다음, 전도성 재료(예컨대, 구리, 티타늄 등)가 예컨대 도금 프로세스를 사용하여 포토레지스트의 패터닝된 개구에 형성될 수 있다. 그 다음, 포토레지스트가 제거되고 시드 층이 에칭되어 재배선 층(209A)을 형성할 수 있다. 이 방식으로, 재배선 층(209A)은 콘택 패드(104)에의 전기적 접속을 형성할 수 있다.
그 다음, 재배선 구조물(210) 내의 전기적 접속과 함께 추가의 라우팅을 제공하도록 추가의 절연 층(208B-G) 및 재배선 층(209B-G)이 재배선 층(209A) 및 절연 층(208A) 위에 형성될 수 있다. 절연 층(208B-G) 및 재배선 층(209B-G)은 교대 층들로 형성될 수 있고, 절연 층(208A) 또는 재배선 층(209A)에 사용되는 바와 유사한 프로세스 및 재료를 사용하여 형성될 수 있다. 예를 들어, 절연 층(예컨대, 절연 층(208B))은 재배선 층(예컨대, 재배선 층(209A)) 위에 형성될 수 있고, 그 다음, 적합한 포토리소그래피 마스크 및 에칭 프로세스를 사용하여 아래의 재배선 층의 일부를 노출시키도록 절연 층을 통해 개구가 형성될 수 있다. 시드 층이 절연 층 위에 형성되고 전도성 재료가 시드 층의 일부 상에 형성되며, 위의 재배선 층(예컨대, 재배선 층(209B))을 형성할 수 있다. 이들 단계는 적합한 수와 구성의 절연 층 및 재배선 층을 갖는 재배선 구조물(210)을 형성하도록 반복될 수 있다. 대안으로서, 절연 층(208B-G) 또는 재배선 층(209B-G)은 절연 층(208A) 또는 재배선 층(209A)과 상이하게 형성될 수 있다. 절연 층(208B-G)은 약 2 μm와 약 50 μm 사이, 예컨대 약 15 μm의 두께를 각각 갖도록 형성될 수 있다. 이 방식으로, 콘택 패드(104)에 전기적으로 접속되는 재배선 층(210)이 형성될 수 있다. 일부 실시예에서, 재배선 구조물(210)은 팬-아웃 구조물이다. 다른 실시예에서, 제2 재배선 구조물(210)이 여기에 기재된 바와 상이한 프로세스로 형성될 수 있다.
도 3으로 가면, 외부 커넥터(212)가 재배선 구조물(210) 상에 형성된다. 일부 실시예에서, UBM(under-bump metallization structure, 도시되지 않음)이 재배선 구조물(210)의 최상부(topmost) 재배선 층(예컨대, 도 2에서 재배선 층(209G))의 일부 상에 먼저 형성된다. UBM은 예를 들어 티타늄 층, 구리 층, 및 니켈 층과 같은 3개의 전도성 재료 층을 포함할 수 있다. 그러나, UBM의 형성에 적합한, 크롬/크롬-구리 합금/구리/금의 배열, 티타늄/티타늄 텅스텐/구리의 배열, 또는 구리/니켈/금의 배열과 같은, 다른 구성의 재료 및 층이 사용될 수 있다. UBM에 사용될 수 있는 임의의 적합한 재료 또는 재료층은 본 출원의 범위 내에 완전히 포함되는 것으로 의도된다. UBM은 재배선 구조물(210) 위에 UBM의 각각의 층을 형성함으로써 만들어질 수 있다. 각각의 층의 형성은 전기 도금 또는 무전해 도금과 같은 도금 프로세스를 사용하여 수행될 수 있지만, 원하는 재료에 따라 스퍼터링, 증발, 또는 PECVD 프로세스와 같은 다른 형성 프로세스가 대안으로서 사용될 수 있다. 원하는 층이 형성되었다면, 그 다음, 원치않는 재료를 제거하고 원형, 팔각형, 사각형, 또는 직사각형 형상과 같은 원하는 형상으로 UBM을 남기도록 적합한 포토리소그래피 마스킹 및 에칭 프로세스를 통해 층의 일부가 제거될 수 있지만, 임의의 원하는 형상이 대안으로서 형성될 수 있다. 일부 실시예에서, UBM은 재배선 구조물(210)의 형성의 일부로서 최상부 재배선 층 위에 형성되며, 이는 최상부 재배선 층을 형성하는데 사용되는 동일한 포토리소그래피 단계를 사용하는 것을 포함할 수 있다. 예를 들어, UBM의 층이 최상부 재배선 층 위에 퇴적될 수 있고, 그 다음 동일 프로세스에서 최상부 재배선 층 및 UBM의 과도한 재료가 제거될 수 있다.
계속해서 도 3을 참조하면, 제2 재배선 구조물(210) 위에 외부 커넥터(212)가 형성된다. 외부 커넥터(212)는, 만약 존재한다면 UBM 위에 형성될 수 있다. 외부 커넥터(212)는 예를 들어 콘택 범프 또는 솔더 볼일 수 있지만, 임의의 적합한 타입의 커넥터가 이용될 수 있다. 외부 커넥터(212)가 콘택 범프인 실시예에서, 외부 커넥터(212)는 주석과 같은 재료, 또는 은, 무연 주석, 또는 구리와 같은 다른 적합한 재료를 포함할 수 있다. 외부 커넥터(212)가 주석 솔더 범프인 실시예에서, 외부 커넥터(212)는, 증발, 전기 도금, 인쇄, 솔더 전사, 볼 배치 등과 같은 기술을 사용하여 주석 층을 먼저 형성함으로써 형성될 수 있다. 주석 층이 기판 상에 형성되었다면, 재료를 외부 커넥터(212)를 위한 원하는 범프 형상으로 형상화하기 위하여 리플로우가 수행될 수 있다. 일부 실시예에서, 외부 커넥터(212)는 약 2 μm와 약 500 μm 사이의 두께를 가질 수 있다. 일부 실시예에서, 외부 커넥터(212)는 약 25 μm와 약 1250 μm 사이의 피치를 가질 수 있다.
계속해서 도 3을 참조하면, 재배선 구조물(210)의 최상부 재배선 층의 일부 콘택 영역(213)은 외부 커넥터(212)의 형성 후에 외부 커넥터(212) 없이 남아있다. 콘택 영역(213)은 집적 디바이스(215)(도 4 참조)가 접속되는 영역이다. 따라서, 콘택 영역(213)은 콘택 패드일 수 있고, 일부 실시예에서 그 위에 형성된 UBM을 가질 수 있다. UBM은 만약 존재한다면, 외부 커넥터(212)와 연관된 UBM과 동일 프로세스 단계에서 형성될 수 있다.
도 4로 가면, 재배선 구조물(210)과 전기적 접속을 이루도록 하나 이상의 집적 디바이스(215)가 콘택 영역(213)에 부착된다. 도시된 바와 같이, 이웃하는 외부 커넥터(212) 사이에 집적 디바이스(215)가 배치될 수 있다. 도 4는 2개의 집적 디바이스(215)의 배치를 예시하지만, 다른 실시예에서 더 많거나 더 적은 집적 디바이스(215)가 사용될 수 있다. 집적 디바이스(215)는 유사한 디바이스일 수 있거나 상이한 타입의 디바이스일 수 있다. 다른 실시예에서, 집적 디바이스(215)는 외부 커넥터(212)의 형성 전에 콘택 영역(213)에 부착될 수 있다. 집적 디바이스(215)는, 예를 들어 솔더 볼(도시되지 않음)과 같은 집적 디바이스(215)의 커넥터(예컨대, 전도성 범프 또는 패드)를 플럭스 안으로 순차적으로 디핑한 다음, 집적 디바이스(215)의 커넥터를 대응하는 콘택 영역(213)과 물리적으로 정렬하기 위하여 픽-앤-플레이스 툴을 사용함으로써, 콘택 영역(213)에 접속될 수 있다. 일부 경우에, 집적 디바이스(215)의 커넥터를 콘택 영역(213)에 본딩하도록 리플로우가 수행될 수 있다.
집적 디바이스(215)는 예를 들어 커패시터, 저항기, 인덕터 등과 같은 하나 이상의 수동 소자를 포함하는 반도체 디바이스 또는 다른 디바이스일 수 있다. 집적 디바이스(215)는 예를 들어 집적 수동 소자(IPD; integrated passive device)일 수 있다. 집적 디바이스(215)는 또한, 특정 기능을 위해 원하는 대로, 집적 디바이스(215) 내의 수동 소자 등에 전기적으로 커플링되는 금속화 층을 포함할 수 있다. 일부 실시예에서, 집적 디바이스(215)는, 칩 또는 반도체 디바이스를 위한, 예컨대 반도체 디바이스(500)(도 10 참조)를 위한 전압 또는 전류 안정화를 제공하도록 구성될 수 있다. 일부 경우에, 집적 디바이스(215)를 재배선 구조물(210)에 부착함으로써, 집적 디바이스(215)와 반도체 디바이스 사이의 라우팅 거리가 감소될 수 있고, 이는 집적 디바이스(215)와 반도체 디바이스 사이의 인덕턴스 및 저항을 감소시킬 수 있다. 이 방식으로, 더 짧은 라우팅 거리는 디바이스의 더 높은 주파수 동작을 개선할 수 있고 개선된 전압 또는 전류 안정성을 제공할 수 있다. 일부 실시예에서, 집적 디바이스(215)는 약 20 μm와 약 500 μm 사이의 두께를 갖는다. 일부 실시예에서, 집적 디바이스(215)는 약 2 mm2 와 약 500 mm2 사이의 측방향 영역을 갖는다. 집적 디바이스(215)는 이들 예와는 다른 치수를 가질 수 있다.
도 5a 내지 도 5c로 가면, 일부 실시예에 따라 상호접속 구조물(300)(도 5c 참조)을 형성하는 중간 단계의 단면도들이 도시되어 있다. 상호접속 구조물(300)은 디바이스 구조물(200)(도 6 및 도 7 참조)에 부착되고, 추가의 전기적 라우팅을 제공한다. 상호접속 구조물(300)은 능동 소자가 없다. 일부 실시예에서, 상호접속 구조물(300)은 예를 들어 인터포저 또는 “준완성(semi-finished) 기판”일 수 있다. 상호접속 구조물(300)은 또한, 부착된 디바이스 구조물(200)에 안정성 및 강성(rigidity)을 제공할 수 있고, 부착된 디바이스 구조물(200)의 뒤틀림(warping)을 감소시킬 수 있다. 도 5a는 일부 실시예에 따라 대향 표면 상에 배치된 전도성 층(304)을 갖는 코어 기판(302)의 단면도를 도시한다. 일부 실시예에서, 코어 기판(302)은 ABF(Ajinomoto build-up film), 사전함침된 복합 섬유(prepreg) 재료, 에폭시, 몰딩 컴파운드, 에폭시 몰딩 컴파운드, 유리섬유-강화 수지 재료, 인쇄 회로 보드(PCB; printed circuit board) 재료, 실리카 필러, 폴리머 재료, 폴리이미드 재료, 페이퍼, 유리 섬유, 부직포 유리 직물, 유리, 세라믹, 기타 라미네이트 등, 또는 이들의 조합과 같은 재료를 포함할 수 있다. 일부 실시예에서, 코어 기판은 양면(double-sided) 구리-클래드 라미네이트(CCL; copper-clad laminate) 기판 등일 수 있다. 코어 기판(302)은 약 20 μm와 약 2000 μm 사이, 예컨대 약 250 μm 또는 약 500 μm의 두께를 가질 수 있다. 전도성 층(304)은, 코어 기판(302)의 대향 면 위에 적층되거나 달리 형성되는, 구리, 니켈, 알루미늄, 다른 전도성 재료 등, 또는 이들의 조합의 하나 이상의 층을 포함할 수 있다. 일부 실시예에서, 전도성 층(304)은 약 10 nm와 약 35000 nm 사이의 두께를 가질 수 있다.
도 5b를 참조하면, 코어 기판(302)에 개구(도시되지 않음)가 형성되며, 코어 기판(302) 내에 쓰루 비아(306)가 형성된다(아래에 기재됨). 일부 실시예에서, 개구는 예를 들어 레이저 드릴링 기술에 의해 형성된다. 다른 실시예에서 다른 프로세스, 예컨대 기계적 드릴링, 에칭 등도 또한 사용될 수 있다. 일부 실시예에서, 개구가 형성된 후에 선택적인 표면 준비 프로세스가 수행될 수 있다. 표면 준비 프로세스는, 코어 기판(302) 및 전도성 층(304)의 노출된 표면을 하나 이상의 세척 용액으로 세척하는 프로세스를 포함할 수 있다. 세척 용액은 황산, 크롬산, 중화 알칼리 용액, 워터 린스 등, 또는 조합을 포함할 수 있다. 일부 경우에, 표면 준비 프로세스는 잔여물, 오일, 자연 산화물 막 등을 제거하거나 감소시킨다. 일부 실시예에서, 개구 근방의 영역을 세척하도록 선택적인 디스미어(desmear) 프로세스가 수행될 수 있다. 디스미어 프로세스는 표면 준비 프로세스에 추가적으로 또는 이를 대신하여 수행될 수 있다. 예를 들어, 디스미어 프로세스는 코어 기판(302)의 잔여 재료를 제거할 수 있다. 디스미어 프로세스는 기계적으로(예컨대, 습식 슬러리 내의 미세 연마재로 블라스팅), 화학적으로(예컨대, 유기 용매, 과망간산염 등의 조합으로 린싱), 또는 기계적 및 화학적 디스미어링의 조합에 의해 달성될 수 있다. 표면 준비 프로세스 또는 디스미어 프로세스에 이어서, 후속 무전해 도금 동안 사용되는 활성화제의 흡수를 용이하게 하는 화학적 컨디셔너를 사용하여 컨디셔닝 트리트먼트(conditioning treatment)가 수행될 수 있다. 일부 실시예에서, 컨디셔닝 트리트먼트 다음에는, 전도성 층(304)과, 층(308 및 309)을 라우팅하기 위해 후속 퇴적되는 전도성 재료 사이의 보다 나은 본딩을 위해 전도성 표면을 거칠게 하도록 전도성 층(304)의 마이크로-에칭이 이어질 수 있다(아래에 기재됨).
계속해서 도 5b를 참조하면, 코어 기판(302)의 면과 코어 기판(302)에서의 개구 내의 쓰루 비아(306) 상에 라우팅 층(308)을 형성하도록 전도성 재료가 퇴적된다. 일부 실시예에서, 라우팅 층(308) 및 쓰루 비아(306)는, 코어 기판(302) 위에 패터닝된 마스크를 먼저 형성함으로써 형성된다. 패터닝된 마스크는 예를 들어 패터닝된 포토레지스트 층일 수 있다. 패터닝된 마스크에서의 개구는, 그 위에 전도성 재료가 나중에 형성될 전도성 층(304)의 부분을 노출시킨다. 패터닝된 마스크에서의 개구는 또한 코어 기판(302)에서의 개구를 노출시킬 수 있다. 그 다음, 예를 들어, 도금 프로세스, 무전해 도금 프로세스, 또는 또다른 프로세스를 사용하여, 전도성 재료가 전도성 층(304)의 노출된 영역 상에 그리고 코어 기판(302)에서의 개구 내에 퇴적될 수 있다. 일부 실시예에서, 약 1 μm와 약 50 μm 사이의 두께를 갖는 전도성 재료가 퇴적된다. 전도성 재료를 퇴적한 후에, 패터닝된 마스크 층(예컨대, 포토레지스트)은 습식 화학적 프로세스 또는 건식 프로세스(예컨대, 애싱 프로세스)를 사용하여 제거될 수 있다. 패터닝된 마스크 층에 의해 덮인 전도성 층(304)의 부분은, 패터닝된 마스크 층을 이용해 또는 별개의 에칭 프로세스를 사용하여 제거될 수 있다. 이 방식으로, 코어 기판(302)의 면 상에 라우팅 층(308)이 형성된다. 그 다음, 코어 기판(302)의 대향 면 상에 라우팅 층(309)(및/또는 쓰루 비아(306)의 남은 부분)을 형성하도록 코어 기판(302)의 대향 면에 대해 마찬가지의 프로세스가 수행될 수 있다. 이 방식으로, 전도성 재료는 코어 기판(302)의 대향 면들과 코어 기판(302)을 통해 연장하는 쓰루 비아(306) 상에 라우팅 층(308 및 309)을 형성할 수 있다.
일부 실시예에서, 개구의 측벽을 따라 전도성 재료를 형성한 후에, 개구는 그 다음 도 5b에 예시된 바와 같이 유전체 재료(307)로 채워질 수 있다. 유전체 재료(307)는 전도성 재료를 위한 구조적 지지 및 보호를 제공할 수 있다. 일부 실시예에서, 유전체 재료(307)는 몰딩 재료, 에폭시, 에폭시 몰딩 컴파운드, 수지 등, 또는 이들의 조합과 같은 재료일 수 있다. 유전체 재료(307)는 예컨대 스핀-온 프로세스 또는 또다른 프로세스를 사용하여 형성될 수 있다. 일부 실시예에서, 전도성 재료는 쓰루 비아(306)를 완전히 채울 수 있으며, 유전체 재료(307)를 생략할 수 있다.
도 5c로 가서, 라우팅 구조물(312 및 316)을 형성하도록 라우팅 층(308 및 309) 위에 유전체 층 및 추가의 라우팅 층이 형성될 수 있다. 라우팅 구조물(312 및 316)은 코어 기판(302)의 대향 면들 상에 형성되고, 상호접속 구조물(300) 내의 추가의 전기적 라우팅을 제공할 수 있다. 라우팅 구조물(312)은 라우팅 층(308)에 전기적으로 접속되고, 교대의 유전체 층(310A-C) 및 라우팅 층(311A-C)을 포함한다. 라우팅 구조물(316)은 라우팅 층(309)에 전기적으로 접속되고, 교대의 유전체 층(314A-C) 및 라우팅 층(315A-C)을 포함한다. 라우팅 구조물(312 또는 316)의 각각은 도 5c에 도시된 바보다 더 많거나 더 작은 것을 포함하는, 임의의 적합한 수의 유전체 층 또는 라우팅 층을 가질 수 있다. 일부 실시예에서, 라우팅 구조물(312 또는 316)의 하나 또는 둘 다가 생략될 수 있다. 일부 실시예에서, 라우팅 구조물(312)의 층의 갯수는 라우팅 구조물(316)의 층의 갯수와 상이할 수 있다.
일부 실시예에서, 라우팅 구조물(312)은 라우팅 층(308) 및 코어 기판(302) 위에 유전체 층(310A)을 형성함으로써 형성된다. 일부 실시예에서, 유전체 층(310A)은 빌드업 재료, ABF, prepreg 재료, 라미네이트 재료, 코어 기판(302)에 대하여 상기에 기재된 바와 유사한 또다른 재료 등, 또는 이들의 조합과 같은 재료일 수 있다. 유전체 층(310A)은 적층 프로세스, 코팅 프로세스, 또는 또다른 적합한 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 유전체 층(310A)은 약 2 μm와 약 50 μm 사이의 두께를 가질 수 있다. 일부 실시예에서, 전도성 재료(아래에 기재됨)를 형성하기 위한 시드 층으로서 작용할 수 있는 전도성 층(도시되지 않음)이 유전체 층(310A) 위에 형성될 수 있다. 전도성 층은, 예컨대 구리 호일과 같은 금속 호일, 또는 전도성 층(304)에 대하여 상기에 기재된 바와 같은 또다른 유형의 재료일 수 있다. 후속 전기적 접속을 위해 라우팅 층(308)의 일부를 노출시키는 개구(도시되지 않음)가 유전체 층(310A)에 형성된다. 일부 실시예에서, 개구는 예를 들어 레이저 드릴링 기술에 의해 형성된다. 다른 실시예에서 다른 프로세스, 예컨대 기계적 드릴링, 에칭 등도 또한 사용될 수 있다. 일부 실시예에서, 개구가 형성된 후에 선택적인 표면 준비 프로세스(예컨대, 디스미어 프로세스 등)가 수행될 수 있다.
그 다음, 유전체 층(310A) 상에 그리고 유전체 층(310A)의 개구 내에 라우팅 층(311A)을 형성하도록 전도성 재료가 퇴적된다. 일부 실시예에서, 라우팅 층(311A)은 유전체 층(310A) 위에 패터닝된 마스크를 먼저 형성함으로써 형성된다. 패터닝된 마스크는 예를 들어 패터닝된 포토레지스트 층일 수 있다. 패터닝된 마스크에서의 개구는, 그 위에 전도성 재료가 나중에 형성될, 유전체 층(310A)(또는, 만약 존재한다면, 유전체 층(310A) 상의 전도성 층)의 부분을 노출시킬 수 있다. 패터닝된 마스크에서의 개구는 또한 유전체 층(310A)에서의 개구를 노출시킬 수 있다. 그 다음, 전도성 재료가 예를 들어, 도금 프로세스, 무전해 도금 프로세스, 또는 또다른 프로세스를 사용하여 유전체 층(310A)의 노출된 영역 상에 그리고 유전체 층(310A)의 개구 내에 퇴적될 수 있다. 일부 실시예에서, 약 1 μm와 약 50 μm 사이의 두께를 갖는 전도성 재료가 퇴적된다. 전도성 재료를 퇴적한 후에, 패터닝된 마스크 층(예컨대, 포토레지스트)은 습식 화학적 프로세스 또는 건식 프로세스(예컨대, 애싱 프로세스)를 사용하여 제거될 수 있다. 이 방식으로, 추가의 라우팅 층(311A)이 라우팅 층(308) 위에 형성되고 라우팅 층(308)에 전기적으로 접속된다.
그 다음, 라우팅 구조물(312) 내의 전기적 접속과 함께 추가의 라우팅을 제공하도록 추가의 유전체 층(310B-C) 및 라우팅 층(311B-C)이 라우팅 층(311A) 및 유전체 층(310A) 위에 형성될 수 있다. 유전체 층(310B-C) 및 라우팅 층(311B-C)은 교대 층들로 형성될 수 있고, 유전체 층(310A) 또는 라우팅 층(311A)에 사용되는 바와 유사한 프로세스 및 재료를 사용하여 형성될 수 있다. 예를 들어, 유전체 층(예컨대, 유전체 층(310B))이 라우팅 층(예컨대, 라우팅 층(311A)) 위에 형성될 수 있고, 그 다음 예컨대 레이저 드릴링 프로세스를 사용하여 아래의 라우팅 층의 일부를 노출시키도록 유전체 층을 통해 개구가 형성된다. 패터닝된 마스크가 유전체 층 위에 형성될 수 있고, 그 다음 전도성 재료가 형성되고 패터닝된 마스크가 제거될 수 있으며, 유전체 층 위에 라우팅 층을 형성할 수 있다. 이들 단계들은 적합한 수와 구성의 유전체 층 및 라우팅 층을 갖는 라우팅 구조물(312)을 형성하도록 반복될 수 있다.
일부 실시예에서, 라우팅 구조물(316)을 형성하도록 유전체 층(314A-C) 및 라우팅 층(315A-C)이 라우팅 층(309) 위에 형성될 수 있다. 라우팅 구조물(316)은 상기에 기재된 라우팅 구조물(312)의 프로세스와 유사한 프로세스를 사용하여 형성될 수 있다. 예를 들어, 유전체 층(314A-C)은 라우팅 층(315A-C)과 교대하여 형성될 수 있다. 유전체 층에서의 개구가 (예컨대, 레이저 드릴링을 사용하여) 형성될 수 있고, 라우팅 층을 형성하도록 유전체 층 위에 전도성 재료가 퇴적될 수 있다. 이들 단계들은 적합한 수와 구성의 유전체 층 및 라우팅 층을 갖는 라우팅 구조물(316)을 형성하도록 반복될 수 있다. 라우팅 구조물(316)은 쓰루 비아(306)에 의해 라우팅 구조물(312)에 전기적으로 접속될 수 있다.
일부 실시예에서, 패터닝된 보호 층(도시되지 않음)이 상호접속 구조물(300)의 라우팅 구조물(312 및 316) 위에 형성된다. 보호 층은 예컨대 솔더 레지스트 재료일 수 있고, 라우팅 구조물(312 또는 316)의 표면을 보호하도록 형성될 수 있다. 일부 실시예에서, 보호 층은 인쇄, 라미네이션, 스핀-코팅 등에 의해 형성된 감광 재료일 수 있다. 감광 재료는 그 다음, 광학 패턴에 노출되고 현상되어, 감광 재료에 개구를 형성할 수 있다. 다른 실시예에서, 보호 층은, 비-감광 유전체 층(예컨대, 실리콘 산화물, 실리콘 질화물 등, 또는 조합)을 퇴적하고, 적합한 포토리소그래피 기술을 사용하여 유전체 층 위에 패터닝된 포토레지스트 마스크를 형성한 다음, 적합한 에칭 프로세스(예컨대, 습식 에칭 또는 건식 에칭)를 사용하여 패터닝된 포토레지스트 마스크를 사용하여 유전체 층을 에칭함으로써, 형성될 수 있다. 보호 층은 동일 기술을 사용하여 라우팅 구조물(312) 및 라우팅 구조물(316) 위에 형성되어 패터닝될 수 있다. 다른 프로세스 및 재료도 또한 사용될 수 있다.
일부 실시예에서, 그 다음, 라우팅 구조물(312 또는 316)의 최상부 라우팅 층의 노출된 표면에 대해 선택적인 솔더능력(solderability) 트리트먼트가 수행될 수 있다. 예를 들어, 도 5c에 도시된 바와 같이, 라우팅 층(311C)의 노출된 표면에 대해 그리고 라우팅 층(315C)의 노출된 표면에 대해 솔더능력 트리트먼트가 수행될 수 있다. 트리트먼트는 ENEPIC(electroless nickel-electroless palladium-immersion gold technique) 프로세스, OSP(organic solderability preservative) 프로세스 등을 포함할 수 있다. 일부 실시예에서, 솔더 범프와 같은 외부 커넥터(도시되지 않음)가 라우팅 구조물(312 또는 316) 중의 하나 또는 둘 다 상에 형성될 수 있다. 외부 커넥터는 예를 들어 외부 커넥터(212)(도 4 참조)와 유사할 수 있거나 또는 도 10에 관련하여 아래에 기재되는 외부 커넥터(406)와 유사할 수 있다. 일부 실시예에서, 상호접속 구조물(300)은 디바이스 구조물(200)과 상이한 설비에서 제조된다.
도 6은 일부 실시예에 따라 디바이스 구조물(200)과 전기적 접속하도록 상호접속 구조물(300)의 배치를 예시한다. 도 6은 복수의 디바이스 구조물(200)을 개별화하기 전에 복수의 개별 상호접속 구조물(300)이 복수의 디바이스 구조물(200)에 본딩될 실시예를 도시한다. 실시예에서, 상호접속 구조물(300)은 예컨대 픽 앤 플레이스 프로세스를 사용하여 (디바이스 구조물(200) 상의) 외부 커넥터(212)와 물리적 접촉하도록 배치된다. 상호접속 구조물(300)은 최상부 라우팅 층의 노출된 영역이 대응하는 외부 커넥터(212)와 정렬되도록 배치될 수 있다. 예를 들어, 라우팅 구조물(312)의 라우팅 층(311C)(도 5c 참조)의 영역 또는 라우팅 구조물(316)(도 5c 참조)의 라우팅 층(315C)의 영역이 외부 커넥터(212)와 물리적 접촉하도록 배치될 수 있다. 물리적으로 접촉하면, 디바이스 구조물(200)의 외부 커넥터(212)를 상호접속 구조물(300)에 본딩하도록 리플로우 프로세스가 이용될 수 있다. 일부 실시예에서, 디바이스 구조물(200) 상에 형성된 외부 커넥터(212) 대신에 또는 이에 추가적으로 상호접속 구조물(300) 상에 외부 커넥터가 형성된다.
도 6에 도시된 실시예에서, 개별화 전의 디바이스 구조물(200)이 도시되어 있다. 다른 실시예에서, 디바이스 구조물(200)은 상호접속 구조물(300)의 부착 전에 개별화될 수 있다. 도 6에 도시된 바와 같이, 인접한 상호접속 구조물들(300)은 그 사이에 갭(D1)이 존재하도록 배치될 수 있다. 일부 실시예에서, 인접한 디바이스 구조물들(200)의 간격은, 갭(D1)이 특정 거리이거나 특정 거리 범위 내에 있도록 제어될 수 있다. 예를 들어, 갭(D1)은 약 10 μm와 약 5000 μm 사이 거리일 수 있다. 일부 경우에, 갭(D1) 거리는, 배치 중에 인접한 상호접속 구조물들(300) 사이의 충돌을 피하도록 제어될 수 있다. 일부 경우에, 갭(D1) 거리는, 도 7에 관련하여 아래에 기재되는, 몰딩 언더필(402)의 후속 퇴적을 용이하게 하도록 제어될 수 있다.
도 7은 일부 실시예에 따라 디바이스 구조물(200)에 부착된 상호접속 구조물(300)을 도시한다. 도 7에 도시된 바와 같이, 집적 디바이스(215)는 상호접속 구조물(300)과 그의 대응하는 디바이스 구조물(200) 사이의 갭 내에 위치된다. 이 방식으로, 집적 디바이스(215)는 구조물의 전체 두께를 증가시키지 않고서 구조물(예컨대, 도 11의 패키지(600)) 내에 통합될 수 있다. 일부 실시예에서, 상호접속 구조물(300)의 하부 유전체 층과 디바이스 구조물(200)의 상부 절연 층 사이의 수직 거리는 약 20 μm와 약 5000 μm 사이이다. 도 7에서, 상호접속 구조물(300)의 측벽을 따라 그리고 상호접속 구조물(300)과 디바이스 구조물(200) 사이의 갭 내에 언더필(402)이 퇴적된다. 언더필(402)은 또한 일부 외부 커넥터(212) 또는 일부 집적 디바이스(215)를 적어도 부분적으로 둘러쌀 수 있다. 일부 실시예에서, 언더필(402)의 일부는 집적 디바이스(215)과 상호접속 구조물(300) 사이에 연장한다. 언더필(402)은 몰딩 컴파운드, 에폭시, 언더필, 몰딩 언더필(MUF; molding underfill), 수지 등과 같은 재료일 수 있다. 언더필(402)은 외부 커넥터(212) 및 집적 디바이스(215)를 보호할 수 있고, 디바이스 구조물에 대한 구조적 지지를 제공할 수 있다. 일부 실시예에서, 언더필(402)은 퇴적 후에 경화될 수 있다. 일부 실시예에서, 언더필(402)은 퇴적 후에 박형화될 수 있다. 박형화는, 예를 들어 기계적 그라인딩 또는 CMP 프로세스를 사용하여 수행될 수 있다. 일부 실시예에서, 언더필(402)은 라우팅 구조물(312) 위에 퇴적될 수 있고, 박형화는 라우팅 구조물(312)의 최상부 라우팅 층(예컨대, 라우팅 층(311C))을 노출시킬 수 있다.
도 8은 일부 실시예에 따라 캐리어 기판(202)의 본딩 분리 및 디바이스 구조물(200)의 콘택 패드(104) 상의 전도성 커넥터(404)의 형성을 예시한다. 캐리어 기판(202)은, 캐리어 기판(202) 상에 배치된 이형 층의 접착 특성을 변경하도록 예컨대 열 프로세스를 사용하여 디바이스 구조물(200)로부터 본딩 분리될 수 있다. 특정 실시예에서, 자외선(UV) 레이저, 이산화탄소(CO2) 레이저, 또는 적외선(IR) 레이저와 같은 에너지 소스가, 이형 층이 그의 접착 특성의 적어도 일부를 잃을 때까지 이형 층을 조사하여 가열시키도록 이용된다. 수행되면, 캐리어 기판(202) 및 이형 층이 물리적으로 분리되어 디바이스 구조물(200)로부터 제거될 수 있다. 일부 실시예에서, 구조물은 플립오버될 수 있고, 상호접속 구조물(300)이 테이프, 웨이퍼, 패널, 프레임, 링 등과 같은 임시 기판(도시되지 않음)에 부착될 수 있다.
도 8에서, 전도성 커넥터(404)가 디바이스 구조물(200)의 콘택 패드(104) 위에 형성되어 이에 전기적으로 접속된다. 일부 실시예에서, UBM이 콘택 패드(104) 상에 형성되고, 전도성 커넥터(404)가 UBM 위에 형성된다. 일부 실시예에서, 보호 층(도시되지 않음)이 먼저 라우팅 구조물(210) 위에 형성된다. 보호 층은 존재한다면 UBM 위에 형성될 수 있다. 보호 층은, PBO(polybenzoxazole), 폴리머 재료, 폴리이미드 재료, 폴리이미드 유도체, 산화물, 질화물 등, 또는 이들의 조합과 같은 하나 이상의 적합한 유전체 재료로부터 형성될 수 있다. 보호 층은 스핀-코팅, 라미네이션, CVD 등, 또는 이들의 조합과 같은 프로세스에 의해 형성될 수 있다. 그 다음, 콘택 패드(104)(존재한다면, UBM을 포함할 수 있음)를 노출시키도록 개구가 보호 층에 형성될 수 있다. 보호 층에서의 개구는, 레이저 드릴링 또는 포토리소그래피 마스크 및 에칭 프로세스와 같은 적합한 기술을 사용하여 형성될 수 있다. 그 다음, 전도성 커넥터(404)가 콘택 패드(104) 위에 형성되며, 라우팅 구조물(210)에의 전기적 접속을 형성한다.
전도성 커넥터(404)는 예를 들어 콘택 범프 또는 솔더 볼(예컨대, C4 볼)일 수 있지만, 임의의 적합한 유형의 커넥터가 이용될 수 있다. 전도성 커넥터(404)가 콘택 범프인 실시예에서, 전도성 커넥터(404)는 주석과 같은 재료, 또는 은, 무연 주석, 또는 구리와 같은 다른 적합한 재료를 포함할 수 있다. 전도성 커넥터(404)가 주석 솔더 범프인 실시예에서, 전도성 커넥터(404)는 증발, 전기 도금, 인쇄, 솔더 전사, 볼 배치 등과 같은 기술을 사용하여 주석 층을 먼저 형성함으로써 형성될 수 있다. 주석 층이 기판 상에 형성되었다면, 재료를 전도성 커넥터(404)를 위한 원하는 범프 형상으로 형상화하기 위하여 리플로우가 수행될 수 있다. 일부 실시예에서, 전도성 커넥터(404)는 도 3에 관련하여 상기에 기재된 외부 커넥터(212)와 유사할 수 있다.
도 9는 일부 실시예에 따라 패키지 구조물(400)을 형성하기 위한 구조물의 개별화를 예시한다. 실시예에서, 구조물은 구조물을 개별 피스들로 분리하는 하나 이상의 쏘 블레이드를 사용하여 개별화될 수 있으며, 하나 이상의 개별화된 패키지 구조물(400)을 형성할 수 있다. 그러나, 레이저 연삭 또는 하나 이상의 습식 에칭을 포함하는 임의의 적합한 개별화 방법이 또한 이용될 수 있다. 개별화 후에, 패키지 구조물(400)은 임시 기판으로부터 제거될 수 있다. 일부 실시예에서, 패키지 구조물(400)은 약 20 mm x 20 mm와 약 500 mm x 500 mm 사이, 예컨대 약 100 mm x 100 mm의 측방향 치수를 가질 수 있지만, 패키지 구조물(400)은 이와 다른 치수를 가질 수 있다. 일부 실시예에서, 패키지 구조물(400)은 약 20 μm와 약 5000 μm 사이의 수직 두께를 가질 수 있다.
계속해서 도 9를 참조하면, 각각의 패키지 구조물(400)은 디바이스 구조물(200) 및 상호접속 구조물(300)을 포함한다. 도 9에 도시된 실시예에서, 디바이스 구조물(200)은 상호접속 구조물(300)보다 더 큰 측방향 치수를 갖는다. 디바이스 구조물(200)이 상호접속 구조물(300)보다 더 넓기 때문에, 도시된 바와 같이, 개별화 후에 언더필(402)의 일부가 상호접속 구조물(300)의 하나 이상의 측벽 상에 남을 수 있다. 일부 실시예에서, 언더필(402)은 디바이스 구조물(200)의 측벽과 함께 평면을 이루는 하나 이상의 측벽을 가질 수 있다. 일부 실시예에서, 상호접속 구조물(300)의 측방향 폭은 디바이스 구조물(200)의 측방향 폭의 약 50%와 약 100% 사이일 수 있다. 일부 실시예에서, 상호접속 구조물(300)의 측방향 폭은 약 10 mm와 약 500 mm 사이일 수 있다. 일부 실시예에서, 디바이스 구조물(200)의 측방향 폭은 약 20 mm와 약 500 mm 사이일 수 있다. 다른 실시예에서, 개별화 프로세스는 상호접속 구조물(300)의 측벽이 노출되도록 상호접속 구조물(300)의 측벽으로부터 언더필(402)을 제거한다(도시되지 않음).
여기에 기재된 바와 같이 디바이스 구조물(200)에 부착된 상호접속 구조물(300)을 포함하는 패키지 구조물(400)을 형성하는 것은 이점을 달성할 수 있다. 예를 들어, 더 큰 측방향 치수를 갖는 구조물은 뒤틀림이나 박리가 더 일어나기 쉬울 수 있다. 여기에 기재된 바와 같은 상호접속 구조물(300)은 상대적으로 견고할 수 있고, 따라서 디바이스 구조물(200)에 대한 구조적 지지를 제공할 수 있으며, 디바이스 구조물(200)의 뒤틀림을 감소시킬 수 있다. 추가적으로, 상호접속 구조물(300)의 측벽 상에 남은 언더필(402)은 상호접속 구조물(300)에 추가적인 보호 및 구조적 지지를 제공할 수 있다.
도 10은 반도체 디바이스(500)의 전도성 커넥터(404)에의 부착을 예시하며, 반도체 디바이스(500)와 재배선 구조물(210) 간의 전기적 접속을 형성한다. 반도체 디바이스(500)는 픽-앤-플레이스 프로세스와 같은 적합한 프로세스를 사용하여 전도성 커넥터(404) 상에 배치될 수 있다. 반도체 디바이스(500)는, 메모리 다이(예컨대, DRAM 다이, 적층된 메모리 다이, HBM(high-bandwidth memory) 다이 등), 로직 다이, CPU(central processing unit) 다이, SoC(system-on-a-chip), CoW(component on a wafer), InFO(integrated fan-out structure), 패키지 등, 또는 이들의 조합과 같은 의도한 목적을 위해 설계된 디바이스를 포함할 수 있는 하나 이상의 디바이스를 포함할 수 있다. 실시예에서, 반도체 디바이스(500)는 특정 기능을 위해 원하는 바에 따라 그 안에 트랜지스터, 커패시터, 인덕터, 저항기, 금속화 층, 외부 커넥터 등과 같은 집적 회로 디바이스를 포함한다. 일부 실시예에서, 반도체 디바이스(500)는 하나보다 많은 동일 타입의 디바이스를 포함할 수 있거나, 또는 상이한 디바이스를 포함할 수 있다. 도 10은 단일 반도체 디바이스(500)를 도시하지만, 다른 실시예에서 하나, 둘, 또는 셋보다 많은 수의 반도체 디바이스(500)가 전도성 커넥터(404)에 부착될 수 있다.
반도체 디바이스(500)는, 반도체 디바이스의 전도성 영역(예컨대, 콘택 패드)이 대응하는 전도성 커넥터(404)와 정렬되도록 배치될 수 있다. 물리적으로 접촉하면, 디바이스 구조물(200)의 전도성 커넥터(404)를 반도체 디바이스(500)에 본딩하도록 리플로우 프로세스가 이용될 수 있다. 일부 실시예에서, 디바이스 구조물(200) 상에 형성된 전도성 커넥터(404) 대신에 또는 이에 추가적으로 외부 커넥터가 반도체 디바이스(500) 상에 형성된다. 일부 실시예에서, 전도성 커넥터(404)가 디바이스 구조물(200) 상에 형성되지 않고, 반도체 디바이스(500)는 열압축 본딩 기술과 같은 직접 본딩 기술을 사용하여 디바이스 구조물(200)에 본딩된다. 도 10에 도시된 바와 같이, 언더필(502)이 반도체 디바이스(500)와 디바이스 구조물(200) 사이의 갭의 측벽을 따라 퇴적될 수 있다. 언더필(502)은 또한, 일부 전도성 커넥터(404)를 적어도 부분적으로 둘러쌀 수 있다. 언더필(502)은 몰딩 컴파운드, 에폭시, 언더필, 몰딩 언더필(MUF; molding underfill), 수지 등과 같은 재료일 수 있고, 앞서 기재된 언더필(402)과 유사할 수 있다.
도 11에서, 외부 커넥터(406)가 상호접속 구조물(300) 위에 형성되어 이에 전기적으로 접속되며, 패키지(600)를 형성한다. 외부 커넥터(406)는 라우팅 구조물(312)의 최상부 라우팅 층(예컨대, 라우팅 층(311C))의 노출된 부분 상에 형성될 수 있다. 일부 실시예에서, UBM이 라우팅 구조물(312) 상에 형성되고, 외부 커넥터(406)가 UBM 위에 형성된다. 일부 실시예에서, 보호 층(도시되지 않음)이 먼저 라우팅 구조물(312) 위에 형성된다. 보호 층은 존재한다면 UBM 위에 형성될 수 있다. 보호 층은 도 8에 관련하여 앞서 기재된 보호 층과 유사할 수 있고, 유사한 방식으로 형성될 수 있다. 라우팅 구조물(312)(존재한다면, UBM을 포함할 수 있음)의 일부를 노출시키도록 개구가 보호 층에 형성될 수 있다.
그 다음, 외부 커넥터(406)가 라우팅 구조물(312)의 노출된 부분 위에 형성되며, 라우팅 구조물(312)에의 전기적 접속을 형성한다. 외부 커넥터(406)는 예를 들어 콘택 범프 또는 솔더 볼일 수 있지만, 임의의 적합한 타입의 커넥터가 이용될 수 있다. 외부 커넥터(406)가 콘택 범프인 실시예에서, 외부 커넥터(406)는 주석과 같은 재료, 또는 은, 무연 주석, 또는 구리와 같은 다른 적합한 재료를 포함할 수 있다. 외부 커넥터(406)가 주석 솔더 범프인 실시예에서, 외부 커넥터(406)는, 증발, 전기 도금, 인쇄, 솔더 전사, 볼 배치 등과 같은 기술을 사용하여 주석 층을 먼저 형성함으로써 형성될 수 있다. 주석 층이 기판 상에 형성되었다면, 재료를 외부 커넥터(406)를 위한 원하는 범프 형상으로 형상화하기 위하여 리플로우가 수행될 수 있다. 일부 실시예에서, 외부 커넥터(406)는 약 2 μm와 약 1000 μm 사이의 두께를 가질 수 있다. 일부 실시예에서, 외부 커넥터(406)는 약 25 μm와 약 1500 μm 사이의 피치를 가질 수 있다. 일부 실시예에서, 외부 커넥터(406)는 도 3에 관련하여 상기에 기재된 외부 커넥터(212)와 유사할 수 있다.
집적 디바이스(215)가 재배선 구조물(210)과 상호접속 구조물(300) 사이의 갭 내에 배치되어 있는 패키지(600)를 형성함으로써, 패키지(600)의 전기적 성능이 개선될 수 있다. 예를 들어, 집적 디바이스(215)와 반도체 디바이스(500) 사이의 거리가 감소될 수 있고, 이는 집적 디바이스(215)와 반도체 디바이스(500) 사이의 라우팅 거리를 감소시키며 따라서 저항 또는 인덕턴스를 감소시킬 수 있다. 예를 들어, 이 방식으로 거리를 감소시킴으로써, 저항으로 인한 전압 강하가 또한 감소될 수 있다. 일부 경우에, (도 11에 도시된 바와 같이) 반도체 디바이스(500)와, 재배선 구조물(210)의 대향 면 상에 실장된 집적 디바이스(215) 사이의 거리는, 재배선 구조물의 동일 면 상의, 반도체 디바이스와 반도체 디바이스에 인접하게 실장된 집적 디바이스 사이의 거리보다 더 작을 수 있다. 집적 디바이스(215)와 반도체 디바이스(500) 사이의 거리는 또한, 상호접속 구조물의 대향면 상의 또는 상호접속 구조물 내에 실장된 반도체 디바이스와 집적 디바이스 사이의 거리보다 더 작을 수 있다. 일부 실시예에서, 집적 디바이스(215)와 반도체 디바이스(500) 사이의 수직 거리는 약 10 mm보다 작을 수 있으며, 예컨대 약 0.3 mm보다 작은 거리일 수 있다. 일부 경우에, 여기에 기재된 바와 같이 재배선 구조물(210)과 상호접속 구조물(300) 사이에 집적 디바이스(215)를 실장함으로써, 집적 디바이스(215)와 반도체 디바이스(500) 사이의 등가 자가-인덕턴스(self-inductance)는 약 85%보다 더 많이, 예컨대 약 99%보다 더 많이 감소될 수 있다. 인덕턴스를 감소시킴으로써, 패키지(600)의 고주파수 성능이 개선될 수 있다. 예를 들어, 패키지의 이용가능한 동작 주파수가 약 300% 만큼 증가될 수 있다. 일부 경우에, 이용가능한 동작 주파수는 약 600 MHz 이상의 주파수로 증가될 수 있다. 추가적으로, 보다 안정적인 전기적 성능으로 인해 패키지(600)의 전원 무결성이 개선될 수 있다.
일부 경우에, 재배선 구조물(210)은 라우팅 구조물(312 또는 316)보다 더 강건하고 신뢰성있는 기술을 사용하여 형성될 수 있다. 예를 들어, 재배선 구조물(210)은 팬아웃 프로세스를 사용하여 형성될 수 있는 반면에(예컨대, 반도체 제조 공장에서), 라우팅 구조물(312 및 316)은 빌드업 프로세스를 사용하여 형성될 수 있다. 더 강건한 프로세스를 사용함으로써, 재배선 구조물(210)은 라우팅 구조물(312 및 316)보다 더 높은 수율을 가질 수 있다. 일부 경우에, 재배선 구조물(210)을 형성하는 프로세스는, 라우팅 구조물(312 및 316)에 라우팅 층을 형성하기 위한 프로세스보다, 더 작은 치수를 갖고 더 작은 선폭 거칠기를 갖는 재배선 층을 형성할 수 있다. 따라서, 재배선 구조물(210)은, 특히 고주파수 동작의 경우에, 라우팅 구조물(312 및 316)에 비해 개선된 전기적 성능을 가질 수 있다.
일부 경우에, 디바이스 구조물(200)의 일부로서 재배선 구조물(210)을 형성함으로써, 더 적은 층을 갖는 상호접속 구조물(300)의 라우팅 구조물(312 또는 316)이 형성될 수 있다. 재배선 구조물(210) 내에 패키지(600)의 더 많은 전기적 라우팅을 그리고 라우팅 구조물(312 또는 316) 내에 더 적은 전기적 라우팅을 형성함으로써, 앞서 기재된 바와 같이, 패키지(400)의 전체 전기적 성능이 개선될 수 있다. 재배선 구조물(110 및 210)은 라우팅 구조물(312 및 316)의 개별 층보다 더 얇은 개별 층을 가질 수 있으며, 이는 패키지(600)의 전체 크기를 감소시킬 수 있다. 추가적으로, 재배선 구조물(210) 내에 더 많은 층을 형성함으로써 패키지(600)의 전체 제조 비용이 감소될 수 있다.
일부 경우에, 열 팽창 계수(CTE; coefficient of thermal expansion)의 큰 차이를 갖는 패키지 또는 디바이스의 재료는 더 높은 온도의 동작에서 박리, 쇼트, 또는 다른 고장을 야기할 수 있다. 일부 경우에, 재배선 구조물(210)은 상호접속 구조물(300)의 재료의 CTE보다 반도체 디바이스(500)(또는 패키지(600) 내의 다른 재료)의 CTE에 더 가까운 CTE를 갖는 재료를 포함할 수 있다. 예를 들어, 재배선 구조물(210)의 절연 층은 라우팅 구조물(312 또는 316)의 유전체 층의 CTE보다 더 작은 CTE를 가질 수 있다. 따라서, 디바이스 구조물(200)에 더 많은 전기적 라우팅을 형성하고 상호접속 구조물(300)에 더 적은 전기적 라우팅을 형성함으로써, 특히 더 높은 온도의 동작에서, 패키지(600)의 신뢰성이 개선될 수 있다.
실시예에서, 방법은, 캐리어 상에 재배선 구조물을 형성하는 단계; 상기 재배선 구조물의 제1 면 상에 집적 수동 소자를 부착하는 단계; 상기 재배선 구조물의 상기 제1 면에 상호접속 구조물을 부착하는 단계로서, 상기 집적 수동 소자가 상기 재배선 구조물과 상기 상호접속 구조물 사이에 개재되는 것인, 상기 상호접속 구조물을 부착하는 단계; 상기 상호접속 구조물과 상기 재배선 구조물 사이에 언더필(underfill) 재료를 퇴적하는 단계; 및 상기 재배선 구조물의 상기 제1 면과 반대편인 상기 재배선 구조물의 제2 면 상에 반도체 디바이스를 부착하는 단계를 포함한다. 실시예에서, 상기 상호접속 구조물은 코어 기판을 포함한다. 실시예에서, 상기 언더필 재료는 상기 상호접속 구조물의 측벽을 덮는다. 실시예에서, 상기 상호접속 구조물의 측벽을 덮는 상기 언더필 재료는 상기 재배선 구조물의 측벽과 공면을 이룬다(coplanar). 실시예에서, 상기 재배선 구조물에 상기 상호접속 구조물을 부착하는 단계는, 상기 재배선 구조물 상에 복수의 솔더 범프를 형성하는 단계; 및 상기 복수의 솔더 범프 상에 상기 상호접속 구조물을 배치하는 단계를 포함한다. 실시예에서, 상기 방법은, 상기 집적 수동 소자 및 상기 상호접속 구조물을 부착한 후에, 상기 집적 수동 소자 및 상기 상호접속 구조물에 대해 리플로우 프로세스를 수행하는 단계를 더 포함한다. 실시예에서, 상기 집적 수동 소자는 수직 방향으로 바로 상기 반도체 디바이스와 상기 상호접속 구조물 사이에 배치된다. 실시예에서, 상기 재배선 구조물을 형성하는 단계는, 상기 캐리어 위에 폴리머 층을 퇴적하는 단계; 상기 폴리머 층에 개구를 패터닝하는 단계; 상기 폴리머 층 위에 패터닝된 마스크를 형성하는 단계; 및 상기 패터닝된 마스크를 사용하여 상기 폴리머 층 위에 전도성 재료를 퇴적하는 단계를 포함한다.
실시예에서, 방법은, 캐리어 기판 상에 제1 콘택 패드를 형성하는 단계; 상기 제1 콘택 패드 상에 재배선 구조물을 형성하는 단계; 상기 재배선 구조물 상에 제2 콘택 패드를 형성하는 단계; 상기 제2 콘택 패드의 제1 세트에 집적 수동 소자를 전기적으로 접속시키는 단계; 전도성 커넥터를 사용하여 상기 제2 콘택 패드의 제2 세트에 상호접속 구조물을 전기적으로 접속시키는 단계; 및 상기 제1 콘택 패드에 반도체 다이를 전기적으로 접속시키는 단계를 포함한다. 실시예에서, 상기 집적 수동 소자는 측방향으로 2개의 전도성 커넥터 사이에 배치된다. 실시예에서, 상기 집적 수동 소자는 상기 재배선 구조물과 상기 상호접속 구조물 사이의 갭(gap)에 배치된다. 실시예에서, 상기 방법은, 상기 제2 콘택 패드의 제2 세트에 상호접속 구조물을 전기적으로 접속시키는 단계 후에, 상기 상호접속 구조물과 상기 재배선 구조물 사이에 몰딩 재료를 퇴적하는 단계를 더 포함한다. 실시예에서, 상기 재배선 구조물에 대해 개별화(singulation) 프로세스를 수행하는 단계를 더 포함하고, 상기 개별화 프로세스를 수행한 후에 상기 상호접속 구조물의 측벽 상에 언더필 재료가 남는다. 실시예에서, 상기 재배선 구조물은 제1 측방향 폭을 갖고 상기 상호접속 구조물은 제2 측방향 폭을 가지며, 상기 제1 측방향 폭은 상기 제2 측방향 폭보다 더 크다. 실시예에서, 상기 방법은, 상기 상호접속 구조물을 형성하는 단계를 더 포함하며, 상기 상호접속 구조물을 형성하는 단계는, 코어 기판의 제1 면 위에 제1 복수의 전도성 트레이스를 형성하는 단계; 상기 코어 기판의 제2 면 위에 제2 복수의 전도성 트레이스를 형성하는 단계; 및 상기 코어 기판을 통해 연장하는 복수의 쓰루 비아를 형성하는 단계를 포함하며, 상기 쓰루 비아는 상기 제1 복수의 전도성 트레이스에 그리고 상기 제2 복수의 전도성 트레이스에 전기적으로 접속된다.
실시예에서, 패키지는 상호접속 구조물; 상기 상호접속 구조물에 전기적으로 접속된 재배선 구조물; 상기 재배선 구조물과 상기 상호접속 구조물 사이의 갭 내의 적어도 하나의 집적 디바이스로서, 상기 상호접속 구조물에 전기적으로 접속되는, 상기 적어도 집적 디바이스; 상기 재배선 구조물과 상기 상호접속 구조물 사이의 상기 갭 내의 언더필 재료로서, 상기 재배선 구조물로부터 상기 상호접속 구조물로 연장하며 상기 적어도 하나의 집적 디바이스를 적어도 측방향으로 둘러싸는, 상기 언더필 재료; 및 상기 집적 디바이스와 반대편인, 상기 재배선 구조물의 면 상의 적어도 하나의 반도체 디바이스로서, 상기 재배선 구조물에 전기적으로 접속되는, 상기 적어도 하나의 반도체 디바이스를 포함한다. 실시예에서, 적어도 하나의 집적 디바이스와 적어도 하나의 반도체 디바이스 사이의 거리는 0.3 mm보다 작다. 실시예에서, 상기 상호접속 구조물은 코어 기판을 포함한다. 실시예에서, 상기 언더필 재료는 상기 상호접속 구조물의 측벽을 따라 연장한다. 실시예에서, 상기 언더필 재료는 상기 적어도 하나의 집적 디바이스와 상기 상호접속 구조물 사이에 연장한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 방법에 있어서,
캐리어 상에 재배선 구조물을 형성하는 단계;
상기 재배선 구조물의 제1 면 상에 집적 수동 소자를 부착하는 단계;
상기 재배선 구조물의 상기 제1 면에 상호접속 구조물을 부착하는 단계로서, 상기 집적 수동 소자가 상기 재배선 구조물과 상기 상호접속 구조물 사이에 개재되는 것인, 상기 상호접속 구조물을 부착하는 단계;
상기 상호접속 구조물과 상기 재배선 구조물 사이에 언더필(underfill) 재료를 퇴적하는 단계; 및
상기 재배선 구조물의 상기 제1 면과 반대편인 상기 재배선 구조물의 제2 면 상에 반도체 디바이스를 부착하는 단계를 포함하는 방법.
실시예 2. 실시예 1에 있어서, 상기 상호접속 구조물은 코어 기판을 포함하는 것인 방법.
실시예 3. 실시예 1에 있어서, 상기 언더필 재료는 상기 상호접속 구조물의 측벽을 덮는 것인 방법.
실시예 4. 실시예 3에 있어서, 상기 상호접속 구조물의 측벽을 덮는 상기 언더필 재료는 상기 재배선 구조물의 측벽과 공면을 이루는(coplanar) 것인 방법.
실시예 5. 실시예 1에 있어서, 상기 재배선 구조물에 상기 상호접속 구조물을 부착하는 단계는,
상기 재배선 구조물 상에 복수의 솔더 범프를 형성하는 단계; 및
상기 복수의 솔더 범프 상에 상기 상호접속 구조물을 배치하는 단계를 포함하는 것인 방법.
실시예 6. 실시예 1에 있어서, 상기 집적 수동 소자 및 상기 상호접속 구조물을 부착한 후에, 상기 집적 수동 소자 및 상기 상호접속 구조물에 대해 리플로우 프로세스를 수행하는 단계를 더 포함하는 방법.
실시예 7. 실시예 1에 있어서, 상기 집적 수동 소자는 수직 방향으로 바로 상기 반도체 디바이스와 상기 상호접속 구조물 사이에 배치되는 것인 방법.
실시예 8. 실시예 1에 있어서, 상기 재배선 구조물을 형성하는 단계는,
상기 캐리어 위에 폴리머 층을 퇴적하는 단계;
상기 폴리머 층에 개구를 패터닝하는 단계;
상기 폴리머 층 위에 패터닝된 마스크를 형성하는 단계; 및
상기 패터닝된 마스크를 사용하여 상기 폴리머 층 위에 전도성 재료를 퇴적하는 단계를 포함하는 것인 방법.
실시예 9. 방법에 있어서,
캐리어 기판 상에 제1 콘택 패드를 형성하는 단계;
상기 제1 콘택 패드 상에 재배선 구조물을 형성하는 단계;
상기 재배선 구조물 상에 제2 콘택 패드를 형성하는 단계;
상기 제2 콘택 패드의 제1 세트에 집적 수동 소자를 전기적으로 접속시키는 단계;
전도성 커넥터를 사용하여 상기 제2 콘택 패드의 제2 세트에 상호접속 구조물을 전기적으로 접속시키는 단계; 및
상기 제1 콘택 패드에 반도체 다이를 전기적으로 접속시키는 단계를 포함하는 방법.
실시예 10. 실시예 9에 있어서, 상기 집적 수동 소자는 측방향으로 2개의 전도성 커넥터 사이에 배치되는 것인 방법.
실시예 11. 실시예 9에 있어서, 상기 집적 수동 소자는 상기 재배선 구조물과 상기 상호접속 구조물 사이의 갭(gap)에 배치되는 것인 방법.
실시예 12. 실시예 9에 있어서, 상기 제2 콘택 패드의 제2 세트에 상호접속 구조물을 전기적으로 접속시키는 단계 후에, 상기 상호접속 구조물과 상기 재배선 구조물 사이에 몰딩 재료를 퇴적하는 단계를 더 포함하는 방법.
실시예 13. 실시예 12에 있어서, 상기 재배선 구조물에 대해 개별화(singulation) 프로세스를 수행하는 단계를 더 포함하고, 상기 개별화 프로세스를 수행한 후에 상기 상호접속 구조물의 측벽 상에 언더필 재료가 남는 것인 방법.
실시예 14. 실시예 9에 있어서, 상기 재배선 구조물은 제1 측방향 폭을 갖고 상기 상호접속 구조물은 제2 측방향 폭을 가지며, 상기 제1 측방향 폭은 상기 제2 측방향 폭보다 더 큰 것인 방법.
실시예 15. 실시예 9에 있어서, 상기 상호접속 구조물을 형성하는 단계를 더 포함하며, 상기 상호접속 구조물을 형성하는 단계는,
코어 기판의 제1 면 위에 제1 복수의 전도성 트레이스를 형성하는 단계;
상기 코어 기판의 제2 면 위에 제2 복수의 전도성 트레이스를 형성하는 단계; 및
상기 코어 기판을 통해 연장하는 복수의 쓰루 비아를 형성하는 단계를 포함하며, 상기 쓰루 비아는 상기 제1 복수의 전도성 트레이스에 그리고 상기 제2 복수의 전도성 트레이스에 전기적으로 접속되는 것인 방법.
실시예 16. 패키지에 있어서,
상호접속 구조물;
상기 상호접속 구조물에 전기적으로 접속된 재배선 구조물;
상기 재배선 구조물과 상기 상호접속 구조물 사이의 갭 내의 적어도 하나의 집적 디바이스로서, 상기 상호접속 구조물에 전기적으로 접속되는, 상기 적어도 집적 디바이스;
상기 재배선 구조물과 상기 상호접속 구조물 사이의 상기 갭 내의 언더필 재료로서, 상기 재배선 구조물로부터 상기 상호접속 구조물로 연장하며 상기 적어도 하나의 집적 디바이스를 적어도 측방향으로 둘러싸는, 상기 언더필 재료; 및
상기 집적 디바이스와 반대편인, 상기 재배선 구조물의 면 상의 적어도 하나의 반도체 디바이스로서, 상기 재배선 구조물에 전기적으로 접속되는, 상기 적어도 하나의 반도체 디바이스를 포함하는 패키지.
실시예 17. 실시예 16에 있어서, 적어도 하나의 집적 디바이스와 적어도 하나의 반도체 디바이스 사이의 거리는 0.3 mm보다 작은 것인 패키지.
실시예 18. 실시예 16에 있어서, 상기 상호접속 구조물은 코어 기판을 포함하는 것인 패키지.
실시예 19. 실시예 16에 있어서, 상기 언더필 재료는 상기 상호접속 구조물의 측벽을 따라 연장하는 것인 패키지.
실시예 20. 실시예 16에 있어서, 상기 언더필 재료는 상기 적어도 하나의 집적 디바이스와 상기 상호접속 구조물 사이에 연장하는 것인 패키지.

Claims (10)

  1. 방법에 있어서,
    캐리어 상에 재배선 구조물을 형성하는 단계;
    상기 재배선 구조물의 제1 면 상에 집적 수동 소자를 부착하는 단계;
    상기 재배선 구조물의 상기 제1 면에 상호접속 구조물을 부착하는 단계로서, 상기 집적 수동 소자가 상기 재배선 구조물과 상기 상호접속 구조물 사이에 개재되는 것인, 상기 상호접속 구조물을 부착하는 단계;
    상기 상호접속 구조물과 상기 재배선 구조물 사이에 언더필(underfill) 재료를 퇴적하는 단계; 및
    상기 재배선 구조물의 상기 제1 면과 반대편인 상기 재배선 구조물의 제2 면 상에 반도체 디바이스를 부착하는 단계
    를 포함하는 방법.
  2. 청구항 1에 있어서, 상기 상호접속 구조물은 코어 기판을 포함하는 것인 방법.
  3. 청구항 1에 있어서, 상기 언더필 재료는 상기 상호접속 구조물의 측벽을 덮는 것인 방법.
  4. 청구항 3에 있어서, 상기 상호접속 구조물의 측벽을 덮는 상기 언더필 재료는 상기 재배선 구조물의 측벽과 공면을 이루는(coplanar) 것인 방법.
  5. 청구항 1에 있어서, 상기 재배선 구조물에 상기 상호접속 구조물을 부착하는 단계는,
    상기 재배선 구조물 상에 복수의 솔더 범프를 형성하는 단계; 및
    상기 복수의 솔더 범프 상에 상기 상호접속 구조물을 배치하는 단계를 포함하는 것인 방법.
  6. 청구항 1에 있어서, 상기 집적 수동 소자 및 상기 상호접속 구조물을 부착한 후에, 상기 집적 수동 소자 및 상기 상호접속 구조물에 대해 리플로우 프로세스를 수행하는 단계를 더 포함하는 방법.
  7. 청구항 1에 있어서, 상기 집적 수동 소자는 수직 방향으로 바로 상기 반도체 디바이스와 상기 상호접속 구조물 사이에 배치되는 것인 방법.
  8. 청구항 1에 있어서, 상기 재배선 구조물을 형성하는 단계는,
    상기 캐리어 위에 폴리머 층을 퇴적하는 단계;
    상기 폴리머 층에 개구를 패터닝하는 단계;
    상기 폴리머 층 위에 패터닝된 마스크를 형성하는 단계; 및
    상기 패터닝된 마스크를 사용하여 상기 폴리머 층 위에 전도성 재료를 퇴적하는 단계를 포함하는 것인 방법.
  9. 방법에 있어서,
    캐리어 기판 상에 제1 콘택 패드를 형성하는 단계;
    상기 제1 콘택 패드 상에 재배선 구조물을 형성하는 단계;
    상기 재배선 구조물 상에 제2 콘택 패드를 형성하는 단계;
    상기 제2 콘택 패드의 제1 세트에 집적 수동 소자를 전기적으로 접속시키는 단계;
    전도성 커넥터를 사용하여 상기 제2 콘택 패드의 제2 세트에 상호접속 구조물을 전기적으로 접속시키는 단계; 및
    상기 제1 콘택 패드에 반도체 다이를 전기적으로 접속시키는 단계
    를 포함하는 방법.
  10. 패키지에 있어서,
    상호접속 구조물;
    상기 상호접속 구조물에 전기적으로 접속된 재배선 구조물;
    상기 재배선 구조물과 상기 상호접속 구조물 사이의 갭 내의 적어도 하나의 집적 디바이스로서, 상기 상호접속 구조물에 전기적으로 접속되는, 상기 적어도 집적 디바이스;
    상기 재배선 구조물과 상기 상호접속 구조물 사이의 상기 갭 내의 언더필 재료로서, 상기 재배선 구조물로부터 상기 상호접속 구조물로 연장하며 상기 적어도 하나의 집적 디바이스를 적어도 측방향으로 둘러싸는, 상기 언더필 재료; 및
    상기 집적 디바이스와 반대편인, 상기 재배선 구조물의 면 상의 적어도 하나의 반도체 디바이스로서, 상기 재배선 구조물에 전기적으로 접속되는, 상기 적어도 하나의 반도체 디바이스
    를 포함하는 패키지.

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