KR20200063555A - Multilevel weighting device and neural network using the same - Google Patents
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Abstract
Description
본 발명은 멀티레벨 가중치 소자 및 이를 이용한 뉴럴 네트워크에 관한 것이다.The present invention relates to a multi-level weighting element and a neural network using the same.
최근 인간의 신경계를 닮은 뉴로모픽 회로(neuromorphic circuit)에 관한 관심이 증대되고 있다. 인간의 신경계에 존재하는 뉴런(neuron)과 시냅스(synapse)에 각각 대응되는, 뉴런 회로와 시냅스 회로를 설계하여, 뉴로모픽 회로를 구현하고자 하는 연구가 활발히 진행되고 있다.Recently, interest in a neuromorphic circuit resembling the human nervous system has been increasing. Studies to design neuron circuits and synaptic circuits, which correspond to neurons and synapses, respectively, present in the human nervous system, are being actively conducted.
컴퓨터와 뇌를 비교해보면 기본적으로 정보처리의 방식이 다르다. 컴퓨터는 주어진 프로그램에 따라서 한번에 하나의 명령을 처리하는 직렬처리 방식인 반면, 뇌는 수많은 뉴런(neuron)들이 모여서 병렬처리를 한다. 뉴로모픽 회로는 이러한 인체 신경망을 모방한 것으로 신경회로망 구현 기술에 대한 기대가 모아지고 있다. 신경회로망의 하드웨어 구현에서는 동일한 공간에서 더 많은 신경세포와 이들 간의 연결(synapse), 그리고 더 많은 시냅틱 가중치(synaptic weights)를 구현하는 것을 목표로 한다.Comparing computers and brains, information processing is fundamentally different. The computer is a serial processing method that processes one instruction at a time according to a given program, while the brain performs parallel processing by gathering numerous neurons. Neuromorphic circuits are imitating these human neural networks, and expectations for neural network implementation technologies are increasing. The hardware implementation of neural networks aims to implement more neurons, synapses, and more synaptic weights in the same space.
뉴로모픽 회로는 불특정한 환경에 스스로 적응할 수 있는 지능화된 시스템을 구현하는 데에 효과적으로 활용될 수 있다. 이 기술이 발전하면 음성인식, 위험 인지, 실시간 고속 신호처리, 등 인지 및 추정 등을 수행하는 컴퓨터, 로봇, 가전기기, 소형 이동 기기, 보안 및 감시, 지능형 차량 안전, 자율 주행 등으로 발전할 수 있다.Neuromorphic circuits can be effectively used to implement intelligent systems that can adapt themselves to unspecified environments. As this technology develops, it can develop into computers, robots, home appliances, small mobile devices, security and surveillance, intelligent vehicle safety, autonomous driving, etc. that perform recognition and estimation, such as voice recognition, risk recognition, real-time high-speed signal processing, etc. have.
위 기재된 내용은 오직 본 발명의 기술적 사상들에 대한 배경 기술의 이해를 돕기 위한 것이며, 따라서 그것은 본 발명의 기술 분야의 당업자에게 알려진 선행 기술에 해당하는 내용으로 이해될 수 없다.The above description is only to assist in understanding the background of the technical ideas of the present invention, and therefore it cannot be understood as the content corresponding to the prior art known to those skilled in the art of the present invention.
뉴럴 네트워크(neural network)를 하드웨어(hardware)화 하는데 있어서 핵심 소자는 시냅틱 가중치(synaptic weight)와 뉴런이다. 뉴럴 네트워크에서 벡터 행렬 곱셈(vector matrix multiplication)을 수행하기 위해서는 시냅틱 가중치(synaptic weight)가 선형 멀티레벨(linear multilevel)이어야 한다. 예를 들어, 8bit 가중치를 사용한다고 하면 가중치 셀(cell)당 256 레벨이 필요하다. 가중치 셀당 256 레벨을 선형적으로, 그리고 비휘발성으로 확보하면 인공 지능 학습에 의한 인식, 추론, 예측, 판단 등을 하드웨어적으로 수행할 수 있게 된다.The key elements in hardwareizing a neural network are synaptic weights and neurons. In order to perform vector matrix multiplication in a neural network, the synaptic weight must be linear multilevel. For example, if 8-bit weight is used, 256 levels are required per weight cell. When 256 levels per weight cell are secured linearly and non-volatilely, recognition, inference, prediction, and judgment by artificial intelligence learning can be performed in hardware.
본 발명의 실시예는 강유전체의 분극으로 표면에 발생하는 컨덕턴스를 시냅틱 가중치로 활용하는 멀티레벨 가중치 소자 및 이를 이용한 뉴럴 네트워크를 제공함을 목적으로 한다.An object of the present invention is to provide a multilevel weighting element using a conductance generated on a surface as a synaptic weight and a neural network using the polarization of a ferroelectric.
상기 목적을 달성하기 위하여 본 발명의 실시예에 따른 멀티레벨 가중치 소자는 제1 방향으로 연장된 제1 전극과; 상기 제1 전극 위에 위치한 강유전체층과; 상기 강유전체층 위에 위치하고, 상기 제1 방향과 교차하는 제2 방향으로 연장된 한쌍의 제2 전극들을 포함하고, 상기 제1 전극과 상기 한쌍의 제2 전극들에 의해 형성된 교차점(cross-point)에 위치한 강유전체층의 분극으로 상기 강유전체층 표면에 발생하는 컨덕턴스를 시냅틱 가중치로 활용한다.In order to achieve the above object, a multi-level weighting element according to an embodiment of the present invention includes a first electrode extending in a first direction; A ferroelectric layer located on the first electrode; Located on the ferroelectric layer, and including a pair of second electrodes extending in a second direction intersecting the first direction, at a cross-point formed by the first electrode and the pair of second electrodes As a polarization of the located ferroelectric layer, conductance generated on the surface of the ferroelectric layer is used as a synaptic weight.
상기 제1 전극은 상기 강유전체층의 피로를 방지하는 전도성 산화물을 포함할 수 있다.The first electrode may include a conductive oxide that prevents fatigue of the ferroelectric layer.
상기 전도성 산화물은 IrOx, RuOx, 및 SrRuOx(SRO) 중 적어도 하나를 포함할 수 있다.The conductive oxide may include at least one of IrOx, RuOx, and SrRuOx (SRO).
상기 강유전체층은 HfO2 및 PbZrTixOy(PZT) 중 적어도 하나를 포함할 수 있다.The ferroelectric layer may include at least one of HfO2 and PbZrTixOy (PZT).
본 발명의 실시예에 따른 멀티레벨 가중치 소자는 제1 방향으로 연장된 제1 전극과; 상기 제1 전극 위에 위치한 강유전체층과; 상기 강유전체층 위에 위치한 산화물 반도체층과; 상기 산화물 반도체층 위에 위치하고, 상기 제1 방향과 교차하는 제2 방향으로 연장된 한쌍의 제2 전극들을 포함하고, 상기 제1 전극과 상기 한쌍의 제2 전극들에 의해 형성된 교차점(cross-point)에 위치한 강유전체층의 분극으로 상기 산화물 반도체층에 발생하는 컨덕턴스를 시냅틱 가중치로 활용한다.A multi-level weighting element according to an embodiment of the present invention includes a first electrode extending in a first direction; A ferroelectric layer located on the first electrode; An oxide semiconductor layer positioned on the ferroelectric layer; A cross-point formed on the oxide semiconductor layer and including a pair of second electrodes extending in a second direction crossing the first direction, and formed by the first electrode and the pair of second electrodes As a polarization of the ferroelectric layer located at, conductance generated in the oxide semiconductor layer is used as a synaptic weight.
상기 산화물 반도체층은 InOx 및 ZnOx 중 적어도 하나를 포함할 수 있다.The oxide semiconductor layer may include at least one of InOx and ZnOx.
본 발명의 실시예에 따른 멀티레벨 가중치 소자는 제1 방향으로 연장된 n개의 제1 전극들과; 상기 n개의 제1 전극들 위에 위치한 강유전체층과; 상기 강유전체층 위에 위치하고, 상기 제1 방향과 교차하는 제2 방향으로 연장된 m개 쌍의 제2 전극들을 포함하고, 상기 n개의 제1 전극들과 상기 m개 쌍의 제2 전극들에 의해 형성된 교차점에 위치한 강유전체층의 분극으로 상기 강유전체층 표면에 발생하는 컨덕턴스를 시냅틱 가중치로 활용한다.The multi-level weighting element according to an embodiment of the present invention includes n first electrodes extending in a first direction; A ferroelectric layer located on the n first electrodes; Located on the ferroelectric layer, including m pairs of second electrodes extending in a second direction crossing the first direction, and formed by the n first electrodes and the m pairs of second electrodes As the polarization of the ferroelectric layer located at the intersection point, conductance generated on the surface of the ferroelectric layer is used as a synaptic weight.
상기 n개의 제1 전극들은 상기 강유전체층의 피로를 방지하는 전도성 산화물을 포함할 수 있다.The n first electrodes may include a conductive oxide that prevents fatigue of the ferroelectric layer.
상기 전도성 산화물은 IrOx, RuOx, 및 SrRuOx(SRO) 중 적어도 하나를 포함할 수 있다.The conductive oxide may include at least one of IrOx, RuOx, and SrRuOx (SRO).
상기 강유전체층은 HfO2 및 PbZrTixOy(PZT) 중 적어도 하나를 포함할 수 있다.The ferroelectric layer may include at least one of HfO2 and PbZrTixOy (PZT).
상기 시냅틱 가중치는 m * n 개의 레벨을 가질 수 있다.The synaptic weight may have m * n levels.
본 발명의 실시예에 따른 멀티레벨 가중치 소자는 제1 방향으로 연장된 n개의 제1 전극들과; 상기 n개의 제1 전극들 위에 위치한 강유전체층과; 상기 강유전체층 위에 위치한 산화물 반도체층과; 상기 산화물 반도체층 위에 위치하고, 상기 제1 방향과 교차하는 제2 방향으로 연장된 m개 쌍의 제2 전극들을 포함하고, 상기 n개의 제1 전극들과 상기 m개 쌍의 제2 전극들에 의해 형성된 교차점에 위치한 강유전체층의 분극으로 상기 산화물 반도체층에 발생하는 컨덕턴스를 시냅틱 가중치로 활용한다.The multi-level weighting element according to an embodiment of the present invention includes n first electrodes extending in a first direction; A ferroelectric layer located on the n first electrodes; An oxide semiconductor layer positioned on the ferroelectric layer; Located on the oxide semiconductor layer, including m pairs of second electrodes extending in a second direction intersecting the first direction, by the n first electrodes and the m pairs of second electrodes As the polarization of the ferroelectric layer located at the formed intersection point, conductance generated in the oxide semiconductor layer is used as a synaptic weight.
상기 n개의 제1 전극들은 상기 강유전체층의 피로를 방지할 수 있다.The n first electrodes can prevent fatigue of the ferroelectric layer.
상기 강유전체층은 HfO2를 포함할 수 있다.The ferroelectric layer may include HfO2.
상기 시냅틱 가중치는 m * n 개의 레벨을 가질 수 있다.The synaptic weight may have m * n levels.
본 발명의 실시예에 따른 멀티레벨 가중치 소자는 제1 방향으로 연장된 n개의 제1 전극들과; 상기 n개의 제1 전극들 위에 위치한 강유전체층과; 상기 강유전체층 위에 위치한 산화물 반도체층과; 상기 산화물 반도체층 위에 위치하고, 상기 제1 방향과 교차하는 제2 방향으로 연장된 m개 쌍의 제2 전극들을 포함하고, 상기 n개의 제1 전극들과 상기 m개 쌍의 제2 전극들에 의해 형성된 교차점에 위치한 강유전체층의 분극으로 상기 산화물 반도체층에 발생하는 컨덕턴스를 시냅틱 가중치로 활용한다.The multi-level weighting element according to an embodiment of the present invention includes n first electrodes extending in a first direction; A ferroelectric layer located on the n first electrodes; An oxide semiconductor layer positioned on the ferroelectric layer; Located on the oxide semiconductor layer, including m pairs of second electrodes extending in a second direction intersecting the first direction, by the n first electrodes and the m pairs of second electrodes As a polarization of the ferroelectric layer located at the formed intersection point, conductance generated in the oxide semiconductor layer is used as a synaptic weight.
상기 산화물 반도체층은 InOx 및 ZnOx 중 적어도 하나를 포함할 수 있다.The oxide semiconductor layer may include at least one of InOx and ZnOx.
상기 시냅틱 가중치는 m * n 개의 레벨을 가질 수 있다.The synaptic weight may have m * n levels.
본 발명의 실시예에 따른 멀티레벨 가중치 소자는 제1 방향으로 연장된 n개의 제1 전극들; 상기 n개의 제1 전극들 위에 위치한 강유전체층; 상기 강유전체층 위에 위치한 산화물 반도체층; 및 상기 산화물 반도체층 위에 위치하고, 상기 제1 방향과 교차하는 제2 방향으로 연장된 m개 쌍의 제2 전극들을 포함하는 단위 가중치 어레이와 절연층을 제3 방향으로 교대로 적층하고, 상기 n개의 제1 전극들과 상기 m개 쌍의 제2 전극들에 의해 형성된 교차점에 위치한 강유전체층의 분극으로 상기 산화물 반도체층에 발생하는 컨덕턴스를 시냅틱 가중치로 활용한다.The multi-level weighting element according to an embodiment of the present invention includes n first electrodes extending in a first direction; A ferroelectric layer positioned on the n first electrodes; An oxide semiconductor layer positioned on the ferroelectric layer; And an m weight array and an insulating layer alternately stacked in a third direction, the unit weight array including m pairs of second electrodes extending in a second direction intersecting the first direction. As a polarization of the ferroelectric layer located at the intersection formed by the first electrodes and the m pairs of second electrodes, conductance generated in the oxide semiconductor layer is used as a synaptic weight.
본 발명의 실시예에 따른 뉴럴 네트워크는 제1 방향으로 연장된 제1 전극; 상기 제1 전극 위에 위치한 강유전체층; 및 상기 강유전체층 위에 위치하고, 상기 제1 방향과 교차하는 제2 방향으로 연장된 한쌍의 제2 전극들을 포함하고, 상기 제1 전극과 상기 한쌍의 제2 전극들에 의해 형성된 교차점(cross-point)에 위치한 강유전체층의 분극으로 상기 강유전체층 표면에 발생하는 컨덕턴스를 시냅틱 가중치로 활용하는 멀티레벨 가중치 소자를 포함한다.The neural network according to an embodiment of the present invention includes a first electrode extending in a first direction; A ferroelectric layer located on the first electrode; And a pair of second electrodes positioned on the ferroelectric layer and extending in a second direction intersecting the first direction, and a cross-point formed by the first electrode and the pair of second electrodes. And a multilevel weighting element that utilizes conductance generated on the surface of the ferroelectric layer as a synaptic weight as a polarization of the ferroelectric layer located at.
이와 같은 본 발명의 실시예에 따른 멀티레벨 가중치 소자 및 이를 이용한 뉴럴 네트워크에 의하면 강유전체의 분극으로 표면에 발생하는 컨덕턴스를 활용하여 선형적인 멀티레벨 시냅틱 가중치를 가짐으로써, 가중치 레벨 범위를 증가시킬 수 있다.According to the multi-level weighting element and the neural network using the same according to an embodiment of the present invention, the weight level range can be increased by having a linear multi-level synaptic weight by utilizing conductance generated on the surface by polarization of the ferroelectric. .
또한, 적층 공정이 가능한 구조를 가지는 가중치 소자를 활용함으로써 멀티레벨이 가능한 고용량의 선형적인 시냅틱 가중치가 가능하다.In addition, by using a weight element having a structure capable of a lamination process, a high-capacity linear synaptic weight capable of multileveling is possible.
도 1은 본 발명의 일 실시예에 따른 뉴럴 네트워크를 개념적으로 도시한 블록도이다.
도 2는 본 발명의 일 실시예에 따른 멀티레벨 가중치 소자의 구조를 개략적으로 보여주는 사시도이다.
도 3은 본 발명의 일 실시예에 따른 멀티레벨 가중치 소자의 구조를 개략적으로 보여주는 평면도이다.
도 4는 본 발명의 일 실시예에 따른 멀티레벨 가중치 소자의 구조를 개략적으로 보여주는 단면도이다.
도 5는 본 발명의 일 실시예에 따른 멀티레벨 가중치 소자의 동작을 개략적으로 설명하기 위한 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 멀티레벨 가중치 소자의 동작을 개략적으로 설명하기 위한 단면도이다.
도 7은 본 발명의 일 실시예에 따른 멀티레벨 가중치 소자의 연결 구조를 개략적으로 보여주는 사시도이다.
도 8은 본 발명의 일 실시예에 따른 도 7의 멀티레벨 가중치 소자의 동작을 개략적으로 나타내는 회로도이다.
도 9는 본 발명의 일 실시예에 따른 멀티레벨 가중치 소자의 네트워크 구성을 개략적으로 나타내는 회로도이다.
도 10은 본 발명의 다른 실시예에 따른 멀티레벨 가중치 소자의 구조를 개략적으로 보여주는 단면도이다.
도 11 내지 도 15는 본 발명의 일 실시예에 따른 멀티레벨 가중치 소자의 네트워크 동작을 설명하기 위한 회로도이다.1 is a block diagram conceptually showing a neural network according to an embodiment of the present invention.
2 is a perspective view schematically showing the structure of a multi-level weighting element according to an embodiment of the present invention.
3 is a plan view schematically showing the structure of a multi-level weighting device according to an embodiment of the present invention.
4 is a cross-sectional view schematically showing the structure of a multi-level weighting device according to an embodiment of the present invention.
5 is a cross-sectional view for schematically explaining the operation of the multi-level weighting element according to an embodiment of the present invention.
6 is a cross-sectional view for schematically explaining the operation of the multi-level weighting element according to another embodiment of the present invention.
7 is a perspective view schematically showing a connection structure of a multi-level weighting element according to an embodiment of the present invention.
8 is a circuit diagram schematically showing the operation of the multi-level weighting element of FIG. 7 according to an embodiment of the present invention.
9 is a circuit diagram schematically showing a network configuration of a multi-level weighting element according to an embodiment of the present invention.
10 is a cross-sectional view schematically showing the structure of a multi-level weighting device according to another embodiment of the present invention.
11 to 15 are circuit diagrams for explaining the network operation of the multi-level weighting device according to an embodiment of the present invention.
위 발명의 배경이 되는 기술 란에 기재된 내용은 오직 본 발명의 기술적 사상에 대한 배경 기술의 이해를 돕기 위한 것이며, 따라서 그것은 본 발명의 기술 분야의 당업자에게 알려진 선행 기술에 해당하는 내용으로 이해될 수 없다.The contents described in the description column of the background of the present invention are only for understanding the background of the technical idea of the present invention, and therefore it can be understood as the contents corresponding to the prior art known to those skilled in the art of the present invention. none.
아래의 서술에서, 설명의 목적으로, 다양한 실시예들의 이해를 돕기 위해 많은 구체적인 세부 내용들이 제시된다. 그러나, 다양한 실시예들이 이러한 구체적인 세부 내용들 없이 또는 하나 이상의 동등한 방식으로 실시될 수 있다는 것은 명백하다. 다른 예시들에서, 잘 알려진 구조들과 장치들은 다양한 실시예들을 불필요하게 이해하기 어렵게 하는 것을 피하기 위해 블록도로 표시된다. In the following description, for the purpose of explanation, many specific details are presented to aid understanding of various embodiments. However, it is apparent that various embodiments may be practiced without these specific details or in one or more equivalent ways. In other instances, well-known structures and devices are shown in block diagram form in order to avoid unnecessarily making various embodiments difficult to understand.
도면에서, 레이어들, 필름들, 패널들, 영역들 등의 크기 또는 상대적인 크기는 명확한 설명을 위해 과장될 수 있다. 또한, 동일한 참조 번호는 동일한 구성 요소를 나타낸다.In the drawings, the size or relative size of layers, films, panels, regions, etc. may be exaggerated for clarity. Also, the same reference numerals denote the same components.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 그러나, 만약 어떤 부분이 다른 부분과 "직접적으로 연결되어 있다”고 서술되어 있으면, 이는 해당 부분과 다른 부분 사이에 다른 소자가 없음을 의미할 것이다. "X, Y, 및 Z 중 적어도 어느 하나", 그리고 "X, Y, 및 Z로 구성된 그룹으로부터 선택된 적어도 어느 하나"는 X 하나, Y 하나, Z 하나, 또는 X, Y, 및 Z 중 둘 또는 그 이상의 어떤 조합 (예를 들면, XYZ, XYY, YZ, ZZ) 으로 이해될 것이다. 여기에서, "및/또는"은 해당 구성들 중 하나 또는 그 이상의 모든 조합을 포함한다.Throughout the specification, when a part is "connected" to another part, this includes not only "directly connected" but also "indirectly connected" with another element in between. . However, if a part is described as being "directly connected" to another part, it will mean that there is no other element between the part and the other part. "At least one of X, Y, and Z" , And “at least one selected from the group consisting of X, Y, and Z” means one of X, one of Y, one of Z, or any combination of two or more of X, Y, and Z (eg, XYZ, XYY , YZ, ZZ), where “and/or” includes all combinations of one or more of the above configurations.
여기에서, 첫번째, 두번째 등과 같은 용어가 다양한 소자들, 요소들, 지역들, 레이어들, 및/또는 섹션들을 설명하기 위해 사용될 수 있지만, 이러한 소자들, 요소들, 지역들, 레이어들, 및/또는 섹션들은 이러한 용어들에 한정되지 않는다. 이러한 용어들은 하나의 소자, 요소, 지역, 레이어, 및/또는 섹션을 다른 소자, 요소, 지역, 레이어, 및 또는 섹션과 구별하기 위해 사용된다. 따라서, 일 실시예에서의 첫번째 소자, 요소, 지역, 레이어, 및/또는 섹션은 다른 실시예에서 두번째 소자, 요소, 지역, 레이어, 및/또는 섹션이라 칭할 수 있다.Here, terms such as first, second, etc. may be used to describe various elements, elements, regions, layers, and/or sections, but such elements, elements, regions, layers, and/or Or sections are not limited to these terms. These terms are used to distinguish one element, element, region, layer, and/or section from another element, element, region, layer, or section. Thus, the first element, element, region, layer, and/or section in one embodiment may be referred to as the second element, element, region, layer, and/or section in another embodiment.
"아래", "위" 등과 같은 공간적으로 상대적인 용어가 설명의 목적으로 사용될 수 있으며, 그렇게 함으로써 도면에서 도시된 대로 하나의 소자 또는 특징과 다른 소자(들) 또는 특징(들)과의 관계를 설명한다. 이는 도면 상에서 하나의 구성 요소의 다른 구성 요소에 대한 관계를 나타내는 데에 사용될 뿐, 절대적인 위치를 의미하는 것은 아니다. 예를 들어, 도면에 도시된 장치가 뒤집히면, 다른 소자들 또는 특징들의 "아래"에 위치하는 것으로 묘사된 소자들은 다른 소자들 또는 특징들의 "위"의 방향에 위치한다. 따라서, 일 실시예에서 "아래" 라는 용어는 위와 아래의 양방향을 포함할 수 있다. 뿐만 아니라, 장치는 그 외의 다른 방향일 수 있다 (예를 들어, 90도 회전된 혹은 다른 방향에서), 그리고, 여기에서 사용되는 그런 공간적으로 상대적인 용어들은 그에 따라 해석된다.Spatially relative terms such as "below", "above", etc. can be used for the purpose of description, thereby explaining the relationship of one element or feature to another element(s) or feature(s) as shown in the figure do. This is only used to show the relationship of one component to another component in the drawing, and does not mean an absolute position. For example, when the device shown in the figure is turned over, elements depicted as being “below” other elements or features are positioned in a direction “above” the other elements or features. Thus, in one embodiment, the term "below" can include both the top and bottom. In addition, the device may be in other directions (eg, rotated 90 degrees or in other directions), and such spatially relative terms used herein are interpreted accordingly.
여기에서 사용된 용어는 특정한 실시예들을 설명하는 목적이고 제한하기 위한 목적이 아니다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다 고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 다른 정의가 없는 한, 여기에 사용된 용어들은 본 발명이 속하는 분야에서 통상적인 지식을 가진 자에게 일반적으로 이해되는 것과 같은 의미를 갖는다.The terminology used herein is for the purpose of describing specific embodiments and not for limitation. Throughout the specification, when a part “includes” a certain component, this means that other components may be further included, rather than excluding other components, unless otherwise specified. Unless otherwise defined, terms used herein have the same meaning as commonly understood by a person skilled in the art to which the present invention pertains.
도 1은 본 발명의 일 실시예에 따른 뉴럴 네트워크를 개념적으로 도시한 블록도이다.1 is a block diagram conceptually showing a neural network according to an embodiment of the present invention.
도 1을 참조하면, 본 발명의 일 실시예에 따른 뉴럴 네트워크(neural network)는 입력 뉴런(10), 출력 뉴런(20), 및 가중치 소자(30)를 포함한다. 시냅스(30) 소자는 입력 뉴런(10)으로부터 수평으로 연장하는 로우 라인(R)(row lines) 및 출력 뉴런(20)으로부터 수직으로 연장하는 컬럼 라인(C)(column lines)의 교차점에 배치될 수 있다. 설명의 편의를 위해 도 1에는 예시적으로 각각 네 개의 입력 뉴런(10) 및 출력 뉴런(20)이 도시되었으나, 본 발명은 이에 한정되지 않는다.Referring to FIG. 1, a neural network according to an embodiment of the present invention includes an
입력 뉴런(10)은 학습 모드(learning mode), 리셋 모드(reset mode), 보정 또는 읽기 모드(reading mode)에서 로우 라인(R)을 통하여 가중치 소자(30)로 전기적 펄스들(pulses)을 전송할 수 있다.The
출력 뉴런(20)은 학습 모드 또는 리셋 모드 또는 보정 시 컬럼 라인(C)을 통하여 가중치 소자(30)로 전기적 펄스를 전송할 수 있고, 및 읽기 모드에서 컬럼 라인(C)을 통하여 가중치 소자(30)로부터 전기적 펄스를 수신할 수 있다.The
가중치 소자(30)는 멀티레벨(multi-level) 값을 가질 수 있다. 실시예로서, 가중치 소자(30)를 구성하는 강유전체의 분극으로 강유전체 표면에 발생하는 컨덕턴스를 이용하여 시냅틱 가중치로 활용할 수 있다.The
도 2는 본 발명의 일 실시예에 따른 멀티레벨 가중치 소자의 구조를 개략적으로 보여주는 사시도이다. 도 3은 본 발명의 일 실시예에 따른 멀티레벨 가중치 소자의 구조를 개략적으로 보여주는 평면도이다. 도 4는 본 발명의 일 실시예에 따른 멀티레벨 가중치 소자의 구조를 개략적으로 보여주는 단면도이다.2 is a perspective view schematically showing the structure of a multi-level weighting element according to an embodiment of the present invention. 3 is a plan view schematically showing the structure of a multi-level weighting device according to an embodiment of the present invention. 4 is a cross-sectional view schematically showing a structure of a multi-level weighting element according to an embodiment of the present invention.
도 2 내지 도 4를 참조하면, 본 발명의 일 실시예에 따른 멀티레벨 가중치 소자(30)는 제1 전극(110), 강유전체층(120), 산화물 반도체층(130), 및 제2 전극(140)을 포함한다. 2 to 4, the
제1 전극(110)은 제 1방향(D1)으로 연장된다. 실시예로서, 제1 전극(110)은 강유전체층(120)의 피로를 방지하는 IROx, RuOx, SRO 등의 전도성 산화물을 포함할 수 있다. IrOx, RuOx, SRO를 포함하는 제1 전극(110)은 PZT, HfO2를 포함하는 강유전체층(120)의 피로를 방지할 수 있다.The
강유전체층(120)은 제1 전극(110) 위에 위치한다. 실시예로서, 강유전체층(120)은 HfO2, PZT를 포함할 수 있다.The
산화물 반도체층(130)은 강유전체층(120) 위에 위치한다. 실시예로서, 산화물 반도체층(130)은 InOx 및 ZnOx 중 적어도 하나를 포함할 수 있다.The
제2 전극(140)은 산화물 반도체층(130) 위에 위치하고, 제1 방향(D1)과 교차하는 방향으로 연장된다. 실시예로서, 제2 전극(140)은 제2 방향(D2)으로 연장될 수 있다.The
본 발명의 일 실시예에 따르면, 제1 전극(110)과 한 쌍의 제2 전극(140)들에 의해 교차점(cross-point)이 형성되고, 교차점에 위치한 강유전체층(120)의 분극으로 산화물 반도체층(130)에 발생하는 컨덕턴스를 시냅틱 가중치로 활용한다. 실시예로서, 제1 전극(110)과 한 쌍의 제2 전극(140)들에 의해 형성된 교차점에서 강유전체층(120)이 분극된 교차점쌍의 수만큼 가중치 값이 될 수 있다.According to an embodiment of the present invention, a cross-point is formed by the
도 5는 본 발명의 일 실시예에 따른 멀티레벨 가중치 소자의 동작을 개략적으로 설명하기 위한 단면도이다. 5 is a cross-sectional view for schematically explaining the operation of the multi-level weighting element according to an embodiment of the present invention.
도 5를 참조하면, 본 발명의 일 실시예에 따른 멀티레벨 가중치 소자는 제1 전극(110), 강유전체층(120), 산화물 반도체층(130), 및 제2 전극(140)을 포함한다. Referring to FIG. 5, a multi-level weighting element according to an embodiment of the present invention includes a
본 발명의 일 실시예에 따르면, 제1 전극(110)과 한 쌍의 제2 전극(140)들에 의해 형성된 교차점에 위치한 강유전체층(120)의 분극에 의해 산화물 반도체층(130)에 스크리닝 전하(screening charge)가 발생하고, 스크리닝 전하가 채널(channel) 역할을 한다. 실시예로서, 음의(Negative) 스크리닝 전하가 산화물 반도체층(130)에 형성되고, 이에 의한 표면 컨덕던스(conductance)가 Go, 교차쌍의 수가 N 일 때, 전압 V 가 입력(input)으로 인가되면 출력(output) 전류 I = NGoV 가 될 수 있다. 이 때 NGo가 가중치가 된다.According to an embodiment of the present invention, the screening charge on the
도 6은 본 발명의 다른 실시예에 따른 멀티레벨 가중치 소자의 동작을 개략적으로 설명하기 위한 단면도이다.6 is a cross-sectional view for schematically explaining the operation of the multi-level weighting element according to another embodiment of the present invention.
도 6을 참조하면, 본 발명의 일 실시예에 따른 멀티레벨 가중치 소자는 제1 전극(110), 강유전체층(120), 및 제2 전극(140)을 포함한다. Referring to FIG. 6, a multi-level weighting element according to an embodiment of the present invention includes a
본 발명의 일 실시예에 따르면, 제1 전극(110)과 한 쌍의 제2 전극(140)들에 의해 형성된 교차점에 위치한 강유전체층(120)의 분극에 의해 강유전체층(120) 표면에 전하들이 스크리닝(screening) 될 수 있고, 이로 인해 전도(conduction)가 발생한다. 실시예로서, 음의(Negative) 스크리닝 전하가 강유전체층(120) 표면에 형성되고, 표면 컨덕던스(conductance)가 Go, 교차쌍의 수가 N 일 때, 전압 V 가 입력(input)으로 인가되면 출력(output) 전류 I = NGoV 가 될 수 있다. 이 때 NGo가 가중치가 된다.According to an embodiment of the present invention, charges are applied to the surface of the
도 7은 본 발명의 일 실시예에 따른 멀티레벨 가중치 소자의 연결 구조를 개략적으로 보여주는 사시도이다. 도 8은 본 발명의 일 실시예에 따른 도 7의 멀티레벨 가중치 소자의 동작을 개략적으로 나타내는 회로도이다.7 is a perspective view schematically showing a connection structure of a multi-level weighting element according to an embodiment of the present invention. 8 is a circuit diagram schematically showing the operation of the multi-level weighting element of FIG. 7 according to an embodiment of the present invention.
도 7 및 도 8을 참조하면, 본 발명의 일 실시예에 따른 멀티레벨 가중치 소자는 3 레벨까지 가능한 가중치를 포함하는 2 x 2 뉴럴 네트워크이다. 2 x 2 어레이로 구성된 가중치 소자에서 각 가중치는 3 레벨까지 가능한 구조이다. 7 and 8, the multi-level weighting element according to an embodiment of the present invention is a 2 x 2 neural network including weights possible up to 3 levels. In the weight element composed of 2 x 2 arrays, each weight is capable of up to 3 levels.
도 9는 본 발명의 일 실시예에 따른 멀티레벨 가중치 소자의 네트워크 구성을 개략적으로 나타내는 회로도이다.9 is a circuit diagram schematically showing a network configuration of a multi-level weighting element according to an embodiment of the present invention.
도 9를 참조하면, 본 발명의 일 실시예에 따른 멀티레벨 가중치 소자의 회로는 강유전체 그룹을 선택하는 선택 트랜지스터를 포함할 수 있다. 실시예로서, 각 가중치 레벨은 최대 레벨의 전류를 고려할 때 nA(나노 암페어) 수준이 바람직하다. 단위 가중치 레벨의 전류가 10 nA인 경우, 1000 레벨은 10 uA(마이크로 암페어)가 된다. 뉴럴 네트워크에서 히든 레이어마다 가중치 셀이 100개가 필요하고 10개의 히든 레이어를 사용한다면 최대 전류는 10 mA가 된다.Referring to FIG. 9, a circuit of a multilevel weighting element according to an embodiment of the present invention may include a selection transistor for selecting a ferroelectric group. As an embodiment, each weight level is preferably an nA (nano ampere) level when considering the maximum level of current. If the current in the unit weight level is 10 nA, the 1000 level is 10 uA (microampere). In a neural network, 100 weight cells are required per hidden layer, and if 10 hidden layers are used, the maximum current is 10 mA.
도 10은 본 발명의 다른 실시예에 따른 멀티레벨 가중치 소자의 구조를 개략적으로 보여주는 단면도이다.10 is a cross-sectional view schematically showing the structure of a multi-level weighting device according to another embodiment of the present invention.
도 10을 참조하면, 본 발명의 일 실시예에 따른 멀티레벨 가중치 소자(30)는 단위 가중치 어레이와 절연층(150)을 포함한다. Referring to FIG. 10, the
단위 가중치 어레이는 제1 방향(D1)으로 연장된 n개의 제1 전극(110)들, n개의 제1 전극(110)들 위에 위치한 강유전체층(120), 강유전체층(120) 위에 위치한 산화물 반도체층(130), 및 산화물 반도체층(130) 위에 위치하고, 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장된 m개 쌍의 제2 전극(140)들을 포함한다.The unit weight array includes n
절연층(150)은 제1 방향(D1) 및 제2 방향(D2)이 형성하는 평면과 직교하는 제3 방향(D3)으로 단위 가중치 어레이와 교대로 적층되어 멀티레벨 가중치 소자(30)를 구성한다.The insulating layer 150 is alternately stacked with the unit weight array in the third direction D3 orthogonal to the plane formed by the first direction D1 and the second direction D2 to form the
본 발명의 일 실시예에 따르면, 제1 전극(110)과 한 쌍의 제2 전극(140)들에 의해 교차점(cross-point)이 형성되고, 교차점에 위치한 강유전체층(120)의 분극으로 산화물 반도체층(130)에 발생하는 컨덕턴스를 시냅틱 가중치로 활용한다. 단위 가중치 어레이와 절연층(150)이 교대로 적층된 멀티레벨 가중치 소자(30)의 경우, 3차원을 활용하므로 동일한 부피를 활용하여 다수의 멀티레벨 가중치의 구현이 가능하다.According to an embodiment of the present invention, a cross-point is formed by the
도 11 내지 도 15는 본 발명의 일 실시예에 따른 멀티레벨 가중치 소자의 네트워크 동작을 설명하기 위한 회로도이다. 도 11 내지 도 15를 참조하여 본 발명의 일 실시예에 따른 멀티레벨 가중치 소자 셀에 가중치를 인가하는 동작이 설명된다. 실시예로서, 가중치를 기록하고 업데이트하는 것은 순차적으로 진행하고 벡터 행렬 곱셈(VMM)은 동시 병렬 계산을 수행한다.11 to 15 are circuit diagrams for explaining the network operation of the multi-level weighting device according to an embodiment of the present invention. An operation of applying weights to multilevel weighted element cells according to an embodiment of the present invention will be described with reference to FIGS. 11 to 15. As an embodiment, writing and updating weights proceeds sequentially and vector matrix multiplication (VMM) performs simultaneous parallel computation.
도 11을 참조하면, 본 발명의 일 실시예에 따른 멀티레벨 가중치 소자는 모든 셀들을 "on" 상태로 동시에 기록함으로써 초기화 된다. 멀티레벨 가중치 소자의 모든 제1 전극에 양의 분극 전압 Vset을 인가하고 모든 제2 전극들은 접지(ground)시킨다.Referring to FIG. 11, the multilevel weighting element according to an embodiment of the present invention is initialized by simultaneously writing all cells in an “on” state. A positive polarization voltage Vset is applied to all the first electrodes of the multilevel weighting element, and all the second electrodes are grounded.
도 12를 참조하면, 본 발명의 일 실시예에 따른 멀티레벨 가중치 소자의 셀들은 순차적으로 순차로 "off" 상태로 기록된다. 즉, 2개의 제2 전극에 양의(positive) 분극 전압 Vset을 인가하고 제1 전극(공통 word line)들은 접지시킨다. 상기 제1 전극(공통 word line)을 제외한 나머지 셀들의 워드라인(제1 전극)들은 플로팅(floating) 시킨다. 이렇게 워드라인(word line)을 차례로 접지시켜 가면서 필요한 셀들을 "off" 상태로 기록할 수 있다. 실시예로서, 임의의 가중치를 기록하거나 보정할 때에는 초기화 단계, 순차 기록 단계를 반복하여 수행할 수 있다.Referring to FIG. 12, cells of a multilevel weighting element according to an embodiment of the present invention are sequentially written in an “off” state. That is, a positive polarization voltage Vset is applied to the two second electrodes, and the first electrodes (common word lines) are grounded. The word lines (first electrode) of the cells other than the first electrode (common word line) are floated. In this way, necessary cells can be written in an “off” state while the word lines are grounded one after the other. As an embodiment, when an arbitrary weight is recorded or corrected, an initialization step and a sequential recording step may be repeated.
도 13을 참조하면, 본 발명의 일 실시예에 따른 멀티레벨 가중치 소자는 기록한 가중치 값에 동시에 입력신호를 인가하여 동시에 벡터 행렬 곱셈(VMM)을 수행한다. 실시예로서, 네트워크를 통해 각각의 C line으로 나오는 신호들이 합산되고, 이 합산된 값이 어느 일정 임계값을 넘을 때 활성화 되어 다음 층의 입력 신호로 전달될 수 있다.Referring to FIG. 13, a multi-level weighting element according to an embodiment of the present invention simultaneously applies an input signal to a recorded weight value to perform vector matrix multiplication (VMM). As an embodiment, signals coming out of each C line through a network are summed, and when the summed value exceeds a certain threshold, it can be activated and transmitted to the input signal of the next layer.
도 14를 참조하면, 본 발명의 다른 실시예에 따른 멀티레벨 가중치 소자들은 "off" 상태로 초기화 된다. 실시예로서, 제2 전극들에 Vset이 인가되고 모든 wordline들을 접지시킴으로써, 멀티레벨 가중치 소자들은 "off" 상태로 초기화 될 수 있다.14, multi-level weighting elements according to another embodiment of the present invention are initialized to the "off" state. As an embodiment, by applying Vset to the second electrodes and grounding all wordlines, the multilevel weighting elements can be initialized to the “off” state.
도 15를 참조하면, 본 발명의 다른 실시예에 따른 멀티레벨 가중치 소자의 임의의 셀들은 순차적으로 "on" 상태로 기록된다. 실시예로서, 임의의 워드라인에 Vset을 인가하고 나머지 워드라인들을 플로팅 시킴으로써, 멀티레벨 가중치 소자의 임의의 셀들은 순차적으로 "on" 상태로 기록될 수 있다.15, arbitrary cells of a multi-level weighting element according to another embodiment of the present invention are sequentially recorded in an "on" state. As an embodiment, by applying Vset to an arbitrary word line and floating the remaining word lines, arbitrary cells of the multilevel weight element may be sequentially written in an "on" state.
전술한 바와 같은 본 발명의 실시예들에 따르면, 본 발명의 일 실시예에 따른 멀티레벨 가중치 소자 및 이를 이용한 뉴럴 네트워크는 강유전체의 분극으로 표면에 발생하는 컨덕턴스를 활용하여 선형적인 멀티레벨 시냅틱 가중치를 가짐으로써, 벡터 행렬 곱셈(VMM)이 가능해진다. 적층 공정이 가능한 구조를 가지는 가중치 소자를 활용함으로써 멀티레벨이 가능한 고용량의 선형적인 시냅틱 가중치가 가능하다. 또한, 시냅틱 가중치의 기록, 업데이트는 강유전체를 사용하여 축전식(capacitive)으로 작동함으로써 열방출(heat dissipation)을 줄이고, 비휘발성(nonvolatility)을 확보할 수 있다. According to the embodiments of the present invention as described above, the multi-level weighting device and the neural network using the multi-level weighting device according to an embodiment of the present invention utilize a conductance generated on the surface by polarization of the ferroelectric to perform linear multilevel synaptic weighting. By having, vector matrix multiplication (VMM) becomes possible. High-capacity linear synaptic weights capable of multileveling are possible by using a weighting element having a structure capable of a lamination process. In addition, recording and updating of synaptic weights can be performed capacitively using a ferroelectric material to reduce heat dissipation and secure nonvolatility.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.As described above, in the present invention, specific matters such as specific components and the like have been described by limited embodiments and drawings, but these are provided only to help the overall understanding of the present invention, and the present invention is not limited to the above embodiments , Anyone having ordinary knowledge in the field to which the present invention pertains can make various modifications and variations from these descriptions.
따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.Accordingly, the spirit of the present invention should not be limited to the described embodiments, and should not be determined, and all claims that are equivalent or equivalent to the scope of the claims as well as the claims to be described later belong to the scope of the spirit of the invention. .
10: 입력 뉴런
20: 출력 뉴런
30: 가중치 소자
110: 제1 전극
120: 강유전체층
130: 산화물 반도체층
140: 제2 전극
150: 절연층10: input neuron 20: output neuron
30: weight element 110: first electrode
120: ferroelectric layer 130: oxide semiconductor layer
140: second electrode 150: insulating layer
Claims (16)
상기 제1 전극 위에 위치한 강유전체층; 및
상기 강유전체층 위에 위치하고, 상기 제1 방향과 교차하는 제2 방향으로 연장된 한쌍의 제2 전극들을 포함하고,
상기 제1 전극과 상기 한쌍의 제2 전극들에 의해 형성된 교차점(cross-point)에 위치한 강유전체층의 분극으로 상기 강유전체층 표면에 발생하는 컨덕턴스를 시냅틱 가중치로 활용하는 멀티레벨 가중치 소자.A first electrode extending in a first direction;
A ferroelectric layer located on the first electrode; And
Located on the ferroelectric layer, including a pair of second electrodes extending in a second direction crossing the first direction,
A multilevel weighting element that utilizes conductance occurring on the surface of the ferroelectric layer as a polarization of a ferroelectric layer located at a cross-point formed by the first electrode and the pair of second electrodes as a synaptic weight.
상기 제1 전극 위에 위치한 강유전체층;
상기 강유전체층 위에 위치한 산화물 반도체층; 및
상기 산화물 반도체층 위에 위치하고, 상기 제1 방향과 교차하는 제2 방향으로 연장된 한쌍의 제2 전극들을 포함하고,
상기 제1 전극과 상기 한쌍의 제2 전극들에 의해 형성된 교차점(cross-point)에 위치한 강유전체층의 분극으로 상기 산화물 반도체층에 발생하는 컨덕턴스를 시냅틱 가중치로 활용하는 멀티레벨 가중치 소자.A first electrode extending in a first direction;
A ferroelectric layer located on the first electrode;
An oxide semiconductor layer positioned on the ferroelectric layer; And
Located on the oxide semiconductor layer, and includes a pair of second electrodes extending in a second direction crossing the first direction,
A multilevel weighting element that utilizes conductance generated in the oxide semiconductor layer as a polarization of a ferroelectric layer located at a cross-point formed by the first electrode and the pair of second electrodes as a synaptic weight.
상기 n개의 제1 전극들 위에 위치한 강유전체층; 및
상기 강유전체층 위에 위치하고, 상기 제1 방향과 교차하는 제2 방향으로 연장된 m개 쌍의 제2 전극들을 포함하고,
상기 n개의 제1 전극들과 상기 m개 쌍의 제2 전극들에 의해 형성된 교차점에 위치한 강유전체층의 분극으로 상기 강유전체층 표면에 발생하는 컨덕턴스를 시냅틱 가중치로 활용하는 멀티레벨 가중치 소자.N first electrodes extending in the first direction;
A ferroelectric layer positioned on the n first electrodes; And
Located on the ferroelectric layer, and includes m pairs of second electrodes extending in a second direction crossing the first direction,
A multilevel weighting element that utilizes conductance occurring on the surface of the ferroelectric layer as a polarization of a ferroelectric layer located at an intersection formed by the n first electrodes and the m pair of second electrodes as a synaptic weight.
상기 시냅틱 가중치는 m * n 개의 레벨을 가지는 멀티레벨 가중치 소자.The method of claim 7,
The synaptic weight is a multi-level weight element having m * n levels.
상기 n개의 제1 전극들 위에 위치한 강유전체층;
상기 강유전체층 위에 위치한 산화물 반도체층; 및
상기 산화물 반도체층 위에 위치하고, 상기 제1 방향과 교차하는 제2 방향으로 연장된 m개 쌍의 제2 전극들을 포함하고,
상기 n개의 제1 전극들과 상기 m개 쌍의 제2 전극들에 의해 형성된 교차점에 위치한 강유전체층의 분극으로 상기 산화물 반도체층에 발생하는 컨덕턴스를 시냅틱 가중치로 활용하는 멀티레벨 가중치 소자.N first electrodes extending in the first direction;
A ferroelectric layer positioned on the n first electrodes;
An oxide semiconductor layer positioned on the ferroelectric layer; And
Located on the oxide semiconductor layer, and includes m pairs of second electrodes extending in a second direction crossing the first direction,
A multilevel weighting element that utilizes conductance generated in the oxide semiconductor layer as a polarization of a ferroelectric layer located at an intersection formed by the n first electrodes and the m pairs of second electrodes as a synaptic weight.
상기 시냅틱 가중치는 m * n 개의 레벨을 가지는 멀티레벨 가중치 소자.The method of claim 12,
The synaptic weight is a multi-level weight element having m * n levels.
상기 n개의 제1 전극들과 상기 m개 쌍의 제2 전극들에 의해 형성된 교차점에 위치한 강유전체층의 분극으로 상기 산화물 반도체층에 발생하는 컨덕턴스를 시냅틱 가중치로 활용하는 멀티레벨 가중치 소자.N first electrodes extending in the first direction; A ferroelectric layer positioned on the n first electrodes; An oxide semiconductor layer positioned on the ferroelectric layer; And a unit weight array and an insulating layer including m pairs of second electrodes extending in a second direction crossing the first direction and positioned on the oxide semiconductor layer, are alternately stacked in a third direction.
A multilevel weighting element that utilizes conductance generated in the oxide semiconductor layer as a polarization of a ferroelectric layer located at an intersection formed by the n first electrodes and the m pairs of second electrodes as a synaptic weight.
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