KR20200042658A - Semiconductor package and method for fabricating the same - Google Patents

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Abstract

Provided is a semiconductor package. The semiconductor package comprises: a semiconductor substrate; an electrode pad formed on the semiconductor substrate; a first dielectric layer comprising an opening part formed on the electrode pad and exposing the electrode pad; a redistribution layer (RDL) formed on the first dielectric layer to be electrically connected to the electrode pad; and bumps electrically connected to the redistribution layer. The redistribution layer comprises a contact part formed in the opening part, and a distribution part in direct connection with the contact part and extending along an upper surface of the semiconductor substrate. The distribution part comprises a first part having a first thickness, and a second part having a second thickness different from the first thickness. According to the present invention, a semiconductor package having improved durability can be provided.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method for fabricating the same}Semiconductor package and its manufacturing method {Semiconductor package and method for fabricating the same}

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 재배선층(RDL: Redistribution Layer)을 포함하는 반도체 패키지 및 이들의 제조 방법에 관한 것이다.The present invention relates to a semiconductor package and its manufacturing method. More specifically, the present invention relates to a semiconductor package including a redistribution layer (RDL) and a method for manufacturing the same.

최근 전자 제품들의 소형화 및 경량화가 지속적으로 요구되고 있다. 전자 제품 내 전자 부품들의 소형화 및 경량화를 위해, 반도체 패키지의 전체적인 두께는 감소하고 메모리 용량은 증가하고 있다.Recently, miniaturization and weight reduction of electronic products have been continuously required. For miniaturization and weight reduction of electronic components in electronic products, the overall thickness of the semiconductor package is reduced and the memory capacity is increasing.

반도체 패키지의 전체적인 두께 감소를 위해, 최근 반도체 패키지는 PCB를 사용하지 않고 재배선층(RDL: Redistribution layer) 공정을 통해 제조되고 있다. In order to reduce the overall thickness of the semiconductor package, a semiconductor package has recently been manufactured through a redistribution layer (RDL) process without using a PCB.

하지만, 재배선층은 PCB 기판에 비해 상대적으로 낮은 두께를 갖는다. 따라서, 재배선층 공정을 통해 제조된 반도체 패키지의 내구성 문제가 야기된다.However, the redistribution layer has a relatively low thickness compared to the PCB substrate. Therefore, the durability problem of the semiconductor package manufactured through the redistribution layer process is caused.

본 발명이 해결하고자 하는 기술적 과제는 내구성이 향상된 반도체 패키지를 제공하는 것이다.The technical problem to be solved by the present invention is to provide a semiconductor package with improved durability.

본 발명이 해결하고자 하는 다른 기술적 과제는 내구성이 향상된 반도체 패키지를 제조할 수 있는 반도체 패키지의 제조 방법을 제공하는 것이다.Another technical problem to be solved by the present invention is to provide a method of manufacturing a semiconductor package capable of manufacturing a semiconductor package with improved durability.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical problems of the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는, 반도체 기판, 반도체 기판 상에 형성되는 전극 패드, 전극 패드 상에 형성되며 전극 패드를 노출하는 개구부를 포함하는 제1 유전층, 제1 유전층 상에 형성되어 상기 전극 패드와 전기적으로 연결되는 재배선층(RDL: Redistribution Layer), 및 재배선층과 전기적으로 연결되는 범프를 포함하되, 재배선층은, 개구부 내에 형성되는 컨택부, 컨택부와 직접 연결되고, 반도체 기판의 상면을 따라 연장되는 배선부를 포함하며, 배선부는 제1 두께를 갖는 제1 부분과, 상기 제1 두께와 다른 제2 두께를 갖는 제2 부분을 포함한다.A semiconductor package according to some embodiments of the present invention for achieving the above technical problem, a semiconductor substrate, an electrode pad formed on a semiconductor substrate, a first dielectric layer formed on the electrode pad and including an opening exposing the electrode pad, A redistribution layer (RDL) formed on the first dielectric layer and electrically connected to the electrode pad, and a bump electrically connected to the redistribution layer, wherein the redistribution layer includes a contact portion and a contact portion formed in the opening And a wiring portion directly connected to and extending along an upper surface of the semiconductor substrate, wherein the wiring portion includes a first portion having a first thickness and a second portion having a second thickness different from the first thickness.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 몇몇 실시예에 따른 반도체 패키지는, 반도체 기판, 반도체 기판 상에 형성되는 전극 패드, 전극 패드 상에 형성되며 전극 패드를 노출하는 개구부를 포함하는 제1 유전층, 제1 유전층 내에, 제1 패턴을 갖는 제1 트렌치, 제1 유전층 상에, 개구부 및 제1 트렌치를 채우는 재배선층, 및 재배선층과 전기적으로 연결되는 범프를 포함한다.A semiconductor package according to some other embodiments of the present invention for achieving the above technical problem, a first dielectric layer including a semiconductor substrate, an electrode pad formed on the semiconductor substrate, and an opening formed on the electrode pad and exposing the electrode pad , A first trench having a first pattern in the first dielectric layer, a redistribution layer filling the opening and the first trench on the first dielectric layer, and a bump electrically connected to the redistribution layer.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 몇몇 실시예에 따른 반도체 패키지 제조 방법은, 제1 유전층을 형성하고, 제1 유전층 상에 포토 레지스트를 형성하여 포토 공정을 통해 패터닝을 형성하고, 제1 유전층을 식각하여, 제1 유전층은 제1 두께를 갖는 제1 부분과, 제1 두께와 다른 제2 두께를 갖는 제2 부분을 포함하고, 제1 유전층 상에 재배선층을 형성하는 것을 포함한다.A semiconductor package manufacturing method according to some other embodiments of the present invention for achieving the above technical problem is to form a first dielectric layer, to form a photoresist on the first dielectric layer to form a patterning through a photo process, the first By etching the dielectric layer, the first dielectric layer includes a first portion having a first thickness, a second portion having a second thickness different from the first thickness, and forming a redistribution layer on the first dielectric layer.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Specific details of other embodiments are included in the detailed description and drawings.

도 1은 몇몇 실시예들에 따른 재배선층을 포함하는 반도체 패키지를 설명하는 예시적인 도면이다.
도 2는 도 1의 A 부분을 확대한 예시적인 도면이다.
도 3은 몇몇 실시예들에 따른 반도체 패키지에 적용된 재배선층의 내부를 설명하기 위한 사시도이다.
도 4는 몇몇 실시예들에 따른 반도체 패키지에 적용된 재배선층의 내부 패턴을 설명하기 위한 사시도이다.
도 5a 내지 도 5g는 도 4의 B를 나타내는 예시적인 상면도들이다.
도 6은 도 1의 A 부분을 확대한 예시적인 도면이다.
도 7은 몇몇 실시예들에 따른 반도체 패키지 제조 방법을 설명하는 순서도이다.
도 8은 도 7의 순서에 따른 반도체 패키지의 단면도이다.
도 9는 몇몇 실시예들에 따른 반도체 패키지 제조 방법을 설명하는 순서도이다.
도 10은 도 9의 순서에 따른 반도체 패키지의 단면도이다.1 is an exemplary diagram illustrating a semiconductor package including a redistribution layer according to some embodiments.
FIG. 2 is an enlarged view of part A of FIG. 1.
3 is a perspective view illustrating an interior of a redistribution layer applied to a semiconductor package according to some embodiments.
4 is a perspective view illustrating an internal pattern of a redistribution layer applied to a semiconductor package according to some embodiments.
5A-5G are exemplary top views showing B of FIG. 4.
FIG. 6 is an enlarged view of part A of FIG. 1.
7 is a flowchart illustrating a method of manufacturing a semiconductor package in accordance with some embodiments.
8 is a cross-sectional view of the semiconductor package in the order of FIG. 7.
9 is a flowchart illustrating a method of manufacturing a semiconductor package in accordance with some embodiments.
10 is a cross-sectional view of the semiconductor package in the order of FIG. 9.

도 1은 본 발명의 몇몇 실시예들에 따른 재배선층을 포함하는 반도체 패키지를 설명하는 예시적인 도면이다.1 is an exemplary diagram illustrating a semiconductor package including a redistribution layer according to some embodiments of the present invention.

도 1을 참조하면, 몇몇 실시예들에 따른 반도체 패키지(100)는 PCB(Printed Circuit Board)를 사용하지 않을 수 있다. 반도체 패키지(100)는 PCB를 사용하지 않고 재배선층(130)을 사용하는 WLP(Wafer Level Package), FOWLP(Fan-Out Wafer Level Package), FOPLP(Fan-Out Panel Level Package)가 될 수 있으며 이에 제한되지 않는다. 도 1은 FOWLP를 예시로 설명한다.Referring to FIG. 1, the semiconductor package 100 according to some embodiments may not use a printed circuit board (PCB). The semiconductor package 100 may be a wafer level package (WLP), a fan-out wafer level package (FOWLP), or a fan-out panel level package (FOPLP) using the redistribution layer 130 without using a PCB. It is not limited. 1 illustrates FOWLP as an example.

반도체 패키지(100)는 반도체 칩(예를 들어, AP(Application Processor) 칩(112) 및/또는 PMIC(Power Management Integrated Circuit) 칩(114))을 포함할 수 있다. 반도체 칩의 종류 및 개수는 이에 제한되지 않는다. 반도체 패키지(100)는 웨이퍼 상에서 만들어질 수 있다. 즉, 다이 레벨 패키지(DLP: Die Level Package)에서 웨이퍼 상의 반도체 칩(예를 들어, AP 칩(112) 또는 PMIC 칩(114))을 절단한 이후에 패키지를 하는 방식과 다르다. 또한, 반도체 패키지(100)는 고속 DRAM(Dynamic Random-Access Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), Flash 메모리, DSP(Digital Signal Processor), 이미지 센서 등에 적용 가능하나 이에 제한되지 않는다. The semiconductor package 100 may include a semiconductor chip (eg, an application processor (AP) chip 112 and / or a power management integrated circuit (PMIC) chip 114). The type and number of semiconductor chips is not limited thereto. The semiconductor package 100 may be made on a wafer. That is, the die level package (DLP: Die Level Package) in the semiconductor chip on the wafer (for example, AP chip 112 or PMIC chip 114) after cutting the package is different from the method. In addition, the semiconductor package 100 may be applied to high-speed dynamic random-access memory (DRAM), electrically erasable programmable read-only memory (EEPROM), flash memory, digital signal processor (DSP), image sensor, and the like, but is not limited thereto.

패키지가 칩의 개수가 증가함에 따라, 반도체 패키지의 패키징 가격이 선형적으로 증가하는 경향을 보일 수 있다. 하지만, 몇몇 실시예들에 따른 반도체 패키지(100)는 웨이퍼에서 일괄적으로 패키징을 하기 때문에 대량 생산 시 제조 단가가 대폭 절감될 수 있다. 리드프레임(Lead Frame) 계열의 패키지와는 다르게 반도체 패키지(100)는 리드 프레임 대신 솔더 범프(Solder Bump)(120)를 사용할 수 있다. As the number of chips in the package increases, the packaging price of the semiconductor package may tend to increase linearly. However, since the semiconductor package 100 according to some embodiments is packaged in a batch on a wafer, manufacturing cost in mass production may be significantly reduced. Unlike the lead frame-based package, the semiconductor package 100 may use a solder bump 120 instead of a lead frame.

반도체 패키지(100)는 반도체 칩(예를 들어, AP 칩(112) 및/또는 PMIC 칩 (114)을 포함할 수 있으나 이에 제한되지 않는다.)과 마더 보드 전극의 연결이 PCB가 아니라 폴리머 층과 도전층의 적층으로 이루어진 얇은 재배선층(RDL: Redistribution Layer)(130)을 통하여 이루어질 수 있다.The semiconductor package 100 may include, but is not limited to, a semiconductor chip (for example, an AP chip 112 and / or a PMIC chip 114) and a motherboard electrode connection with a polymer layer, not a PCB. It may be made through a thin redistribution layer (RDL) 130 made of a stack of conductive layers.

재배선층(130)은 수 십 um 보다 얇으며, 반도체 패키지(100) 형성 시 솔더 범프(120)에 전기적으로 연결될 수 있다. 그 결과, 별개의 공정에서 미리 제조된 PCB에 반도체 칩(예를 들어, AP 칩(112) 및/또는 PMIC 칩(114)을 포함할 수 있으나 이에 제한되지 않는다.)을 연결하기 위한 와이어가 필요 없으므로 반도체 패키지(100)의 두께는 PCB를 사용한 패키지 보다 절반 이상 얇게 줄일 수 있다. 또한, PCB를 사용하는 패키지 공정에 비하여 원가도 싸다. 더욱이, 얇아진 반도체 패키지(100)의 두께에 의하여 방열 기능이 향상되고, 재배선층(130)의 길이가 짧아짐에 따라 신호 전송도 효율적으로 이루어질 수 있다.The redistribution layer 130 is thinner than several tens of um, and may be electrically connected to the solder bump 120 when the semiconductor package 100 is formed. As a result, a wire is required to connect a semiconductor chip (for example, but not limited to, an AP chip 112 and / or a PMIC chip 114) to a PCB manufactured in advance in a separate process. Therefore, the thickness of the semiconductor package 100 can be reduced to more than half thinner than a package using a PCB. In addition, it is cheaper than the package process using PCB. Moreover, the heat dissipation function is improved by the thickness of the thinned semiconductor package 100, and signal transmission can be efficiently performed as the length of the redistribution layer 130 is shortened.

하지만, PCB 기판은 재배선층(130)에 비해 두꺼운 두께를 가져, 단단한 내구성을 갖는다. 따라서, PCB 기판을 사용하지 않는 반도체 패키지(100)가 외부의 스트레스에 취약할 수 있다. 결론적으로, 반도체 패키지(100)가 PCB 기판이 없이, PCB 기판 보다 더 얇은 두께를 갖는 재배선층(130) 만으로 반도체 패키지(100)가 받게 되는 스트레스를 견뎌야 할 필요성이 대두 된다.However, the PCB substrate has a thicker thickness than the redistribution layer 130, and has a solid durability. Therefore, the semiconductor package 100 that does not use a PCB substrate may be vulnerable to external stress. In conclusion, there is a need for the semiconductor package 100 to withstand the stress of the semiconductor package 100 with only the redistribution layer 130 having a thinner thickness than the PCB substrate without the PCB substrate.

이하에서 몇몇 실시예에 따라, 재배선층(130)의 구조를 변화시켜 반도체 패키지(100)가 받게 되는 스트레스를 저감시키는 반도체 패키지 및 반도체 패키지의 제조 방법을 설명한다.Hereinafter, a semiconductor package and a method of manufacturing a semiconductor package for reducing stress applied to the semiconductor package 100 by changing the structure of the redistribution layer 130 will be described in accordance with some embodiments.

도 2는 도 1의 A 부분을 확대한 예시적인 도면이다. 참고적으로 도 2는 몇몇 실시예들에 따른 재배선층을 설명하기 위한 반도체 패키지의 단면도이다. 도 3은 몇몇 실시예들에 따른 반도체 패키지에 적용된 재배선층의 내부를 설명하기 위한 사시도이다. 도 4는 몇몇 실시예들에 따른 반도체 패키지에 적용된 재배선층의 내부 패턴을 설명하기 위한 사시도이다. 도 5a 내지 도 5g는 도 4의 B를 나타내는 예시적인 상면도들이다.FIG. 2 is an enlarged view of part A of FIG. 1. For reference, FIG. 2 is a cross-sectional view of a semiconductor package for describing a redistribution layer according to some embodiments. 3 is a perspective view illustrating an interior of a redistribution layer applied to a semiconductor package according to some embodiments. 4 is a perspective view illustrating an internal pattern of a redistribution layer applied to a semiconductor package according to some embodiments. 5A-5G are exemplary top views showing B of FIG. 4.

도 2를 참조하면, 몇몇 실시예들에 따른 반도체 패키지(100)는 반도체 기판(230), 전극 패드(270), 패시베이션층(240), 제1 유전층(220), 재배선층(210-1), 제2 유전층(250), 금속하지층(UBM: Under Bump Metal)(290) 및 솔더 범프(260)를 포함한다.Referring to FIG. 2, the semiconductor package 100 according to some embodiments includes a semiconductor substrate 230, an electrode pad 270, a passivation layer 240, a first dielectric layer 220, and a redistribution layer 210-1. , A second dielectric layer 250, an under bump metal (UBM) 290 and a solder bump 260.

반도체 기판(230)은 벌크 실리콘 또는 SOI(Silicon-On-Insulator)일 수 있다. 반도체 기판(230)은 또 다른 물질, 예를 들어, 게르마늄, 실리콘 게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 제한되는 것은 아니다.The semiconductor substrate 230 may be bulk silicon or silicon-on-insulator (SOI). The semiconductor substrate 230 may include another material, for example, germanium, silicon germanium, indium antimony, lead tellurium compound, indium arsenide, indium phosphide, gallium arsenide, or gallium antimony, but is not limited thereto. .

반도체 기판(230) 내부에는 트랜지스터, 저항, 커패시터, 전도성 배선 및 그들 사이에 배치되는 절연막을 포함하는 다수의 반도체 소자들이 형성되어 있을 수 있다. A plurality of semiconductor elements including a transistor, a resistor, a capacitor, a conductive wiring, and an insulating layer disposed between them may be formed inside the semiconductor substrate 230.

반도체 기판(230) 내 반도체 소자들은 예를 들어, DRAM, Flash 메모리 등의 메모리 소자, 마이크로 컨트롤러 등의 로직 소자, 아날로그 소자, DSP 소자, SOC(System On Chip) 소자 또는 이들의 결합 등 다양하게 형성될 수 있다. 반도체 기판(230)은 매트릭스 형태로 배치되는 복수의 반도체 칩들이 스크라이브 레인(scribe lane, 도시되지 않음)에 의해 서로 구분되는 반도체 웨이퍼 기판일 수 있다.The semiconductor devices in the semiconductor substrate 230 are variously formed, for example, memory devices such as DRAM and Flash memory, logic devices such as a microcontroller, analog devices, DSP devices, SOC (System On Chip) devices, or a combination thereof. Can be. The semiconductor substrate 230 may be a semiconductor wafer substrate in which a plurality of semiconductor chips arranged in a matrix form are separated from each other by a scribe lane (not shown).

전극 패드(270)는 반도체 기판(230) 상에 형성될 수 있다.The electrode pad 270 may be formed on the semiconductor substrate 230.

전극 패드(270)는 반도체 기판(230) 내 반도체 소자로 구성된 회로들과 전기적으로 연결될 수 있다. 전극 패드(270)는 반도체 기판(230) 내 반도체 소자들을 외부 장치와 전기적으로 연결할 수 있다. 또한 전극 패드(270)는 비아(via)를 통해 금속 배선과 전기적으로 연결될 수 있다. 전극 패드(270)는 반도체 기판(230)으로 전기적 신호가 입/출력되기 위해 알루미늄(Al), 구리(Cu) 등과 같이 비저항이 낮은 금속으로 이루어질 수 있으나 이에 제한되지 않는다. The electrode pad 270 may be electrically connected to circuits formed of semiconductor elements in the semiconductor substrate 230. The electrode pad 270 may electrically connect semiconductor elements in the semiconductor substrate 230 to external devices. Also, the electrode pad 270 may be electrically connected to a metal wire through a via. The electrode pad 270 may be made of a metal having low specific resistance, such as aluminum (Al), copper (Cu), etc., in order to input / output an electrical signal to the semiconductor substrate 230, but is not limited thereto.

전극 패드(270)는 반도체 기판(230) 상에 알루미늄(Al)과 같은 금속을 일정 두께로 형성한 후, 원하는 전극 패드(270) 모양을 포토 공정 및 식각 공정을 통하여 제작할 수 있다.The electrode pad 270 may be formed of a metal such as aluminum (Al) on the semiconductor substrate 230 to a predetermined thickness, and then a desired electrode pad 270 shape may be manufactured through a photo process and an etching process.

패시베이션층(240)은 전극 패드(270) 및 반도체 기판(230) 상에 형성될 수 있다.The passivation layer 240 may be formed on the electrode pad 270 and the semiconductor substrate 230.

패시베이션층(240)은 전극 패드(270)의 일부를 노출하는 제1 개구부(242)를 포함할 수 있다.The passivation layer 240 may include a first opening 242 exposing a portion of the electrode pad 270.

패시베이션층(240)은 제1 개구부(242) 이외의 영역에서 전극 패드(270)가 절연되도록 할 수 있다. 또한, 패시베이션층(240)은 반도체 기판(230)의 상면을 외부의 불순물, 물리적 충격 등으로부터 보호할 수 있다. 패시베이션층(240)은 복수의 층으로 형성될 수 있다.The passivation layer 240 may allow the electrode pad 270 to be insulated in regions other than the first opening 242. In addition, the passivation layer 240 may protect the upper surface of the semiconductor substrate 230 from external impurities, physical impact, and the like. The passivation layer 240 may be formed of a plurality of layers.

패시베이션층(240)의 물질은 실리콘산화막, 실리콘질화막, 폴리이미드(PI: PolyImide), 벤조사이클로부텐(BCB: BenxoCycloButene), 폴리벤즈옥사졸(PBO: PolyBenzOxaxole), BT(BismaleimideTriazine), 페놀 수지(phenolic resin), 에폭시 또는 그 등가물 중 선택된 어느 하나로 이루어질 수 있으며 이에 제한되지 않는다.The material of the passivation layer 240 is a silicon oxide film, a silicon nitride film, a polyimide (PI), a benzocyclobutene (BCB), a polyBenzOxaxole (PBO), a bismaleimide triazine (BT), a phenolic resin (phenolic) resin), epoxy, or equivalents thereof, but is not limited thereto.

제1 유전층(220)은 전극 패드(270) 및 패시베이션층(240) 상에 형성될 수 있다.The first dielectric layer 220 may be formed on the electrode pad 270 and the passivation layer 240.

제1 유전층(220)은 전극 패드(270)의 일부를 노출하는 제2 개구부(282)를 포함할 수 있다.The first dielectric layer 220 may include a second opening 282 exposing a portion of the electrode pad 270.

제1 유전층(220)은 전극 패드(270)가 제2 개구부(282) 이외의 영역에서 전기적으로 절연되도록 할 수 있다. 제1 유전층(220)은 리소그래피 마스크를 이용하여 쉽게 패터닝될 수 있는 폴리벤족사졸(PBO: polybenzoxazole), 폴리이미드, 벤조사이클로부텐, 폴리벤즈옥사졸, BT, 페놀 수지, 에폭시, 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4) 및 그 등가물 중 선택된 어느 하나로 형성될 수 있으나 이에 제한되지 않는다. The first dielectric layer 220 may allow the electrode pad 270 to be electrically insulated in areas other than the second opening 282. The first dielectric layer 220 is a polybenzoxazole (PBO), polyimide, benzocyclobutene, polybenzoxazole, BT, phenol resin, epoxy, silicon oxide film (SiO 2 ) that can be easily patterned using a lithography mask. ), A silicon nitride film (Si 3 N 4 ) and equivalents thereof, but is not limited thereto.

제1 유전층(220)은 또한 고유전율 유전만을 포함할 수 있고, 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되지 않는다.The first dielectric layer 220 may also include only high-k dielectrics, for example, hafnium oxide, hafnium silicon oxide, lanthanum oxide, lanthanum aluminum oxide oxide, zirconium oxide, zirconium silicon oxide, tantalum oxide, titanium oxide, barium strontium titanium oxide, barium titanium oxide oxide, strontium titanium oxide, yttrium oxide, aluminum oxide, lead scandium tantalum oxide, or one or more of lead zinc niobate It may include, but is not limited to.

재배선층(210-1)은 전극 패드(270) 및 제1 유전층(220) 상에 형성될 수 있다.The redistribution layer 210-1 may be formed on the electrode pad 270 and the first dielectric layer 220.

재배선층(210-1)은 컨택부(216) 및 배선부(218)를 포함할 수 있다. The redistribution layer 210-1 may include a contact portion 216 and a wiring portion 218.

컨택부(216)는 제1 유전층(220) 내 제2 개구부(282)를 향한 경사 및 전극 패드(270) 상에 형성될 수 있다. The contact portion 216 may be formed on the electrode pad 270 and the slope toward the second opening 282 in the first dielectric layer 220.

배선부(218)는 컨택부(216)를 제외한 나머지 부분으로 제1 유전층(220)의 상면을 따라 연장되어 형성될 수 있다. 제1 유전층(220)의 전극 패드(270)를 향하여 경사진 부분 상에, 재배선층(210-1)을 형성하기 위한 재배선 시드층(도시되지 않음)을 포함할 수 있다. 재배선 시드층은 재배선층(210-1)을 전해 도금 방식으로 형성하는 경우, 전류가 흐를 수 있는 경로를 제공하여 재배선 시드층 상에 재배선층(210-1)이 형성될 수 있도록 한다. 다만, 재배선층(210-1)이 무전해 도금으로 형성되는 경우, 재배선 시드층이 구비되지 않을 수 있다.The wiring part 218 may be formed to extend along the upper surface of the first dielectric layer 220 as the rest of the portion except for the contact part 216. A redistribution seed layer (not shown) for forming the redistribution layer 210-1 may be included on a portion inclined toward the electrode pad 270 of the first dielectric layer 220. The redistribution seed layer provides a path through which current can flow when the redistribution layer 210-1 is formed by electroplating, so that the redistribution layer 210-1 can be formed on the redistribution seed layer. However, when the redistribution layer 210-1 is formed by electroless plating, a redistribution seed layer may not be provided.

재배선층(210-1)의 재질은 구리 또는 알루미늄 또는 이들의 등가물일 수 있으며, 이에 제한되지는 않는다.The material of the redistribution layer 210-1 may be copper or aluminum, or an equivalent thereof, but is not limited thereto.

재배선층(210-1)은 제1 유전층(220)의 제1 개구부(282)의 경사를 따라 형성되어 전극 패드(282)와 전기적으로 연결되는 제1 컨택부(216)를 제외한 배선부(218)에 일정하지 않은 두께를 가질 수 있다. 재배선층(210-1)의 배선부(218)는 제1 두께를 갖는 제1 부분(212)과 제2 두께를 갖는 제2 부분(214)을 포함할 수 있다. 제1 두께는 제2 두께의 9/10보다 클 수 있으나 이에 제한되지 않는다. 재배선층(210)의 배선부(218)가 서로 두께가 다른 제1 부분(212)과 제2 부분(214)의 반복으로 내부에 음각이 형성될 수 있다. 따라서, 배선부(218) 내부는 음각이 형성될 수 있으며 이를 통해 재배선층(210-1)의 내구성이 향상되어 반도체 패키지(100)가 받는 스트레스를 감소시킬 수 있다. 재배선층(210-1)의 배선부(218)는 제1 부분 및 제2 부분과는 다른 부분을 포함하여 반복될 수도 있다.The redistribution layer 210-1 is formed along the inclination of the first opening 282 of the first dielectric layer 220, and the wiring portion 218 except for the first contact portion 216 electrically connected to the electrode pad 282. ) May have an inconsistent thickness. The wiring portion 218 of the redistribution layer 210-1 may include a first portion 212 having a first thickness and a second portion 214 having a second thickness. The first thickness may be greater than 9/10 of the second thickness, but is not limited thereto. The wiring portion 218 of the redistribution layer 210 may have an intaglio formed therein by repeating the first portion 212 and the second portion 214 having different thicknesses from each other. Accordingly, an intaglio may be formed inside the wiring unit 218, thereby improving durability of the redistribution layer 210-1, thereby reducing stress under the semiconductor package 100. The wiring part 218 of the redistribution layer 210-1 may be repeated including a part different from the first part and the second part.

구체적으로, 도 2 및 도 3을 참조하여, 도 2의 재배선층(210-1)의 배선부(218)가 서로 다른 두께를 갖는 서로 다른 부분(제1 부분(212) 및 제2 부분(214))을 포함함으로써 반도체 패키지(100)의 내구성이 향상됨을 설명한다.Specifically, referring to FIGS. 2 and 3, different portions (first portion 212 and second portion 214) of the wiring portion 218 of the redistribution layer 210-1 of FIG. 2 have different thicknesses. )), It will be described that the durability of the semiconductor package 100 is improved.

도 3에서는, 도 2의 재배선층(210-1) 내부를 살펴본다. 재배선층(210-1)의 내부가 재배선층(210) 물질로 가득 차 있는 경우에는 재배선층(210-1) 내부에 재배선층(210-1) 단면 내부에 중심점이 생길 수 있다. 반도체 패키지(100)에 가해진 외부의 스트레스가 재배선층(210-1) 내부에 생긴 중심점으로 이동할 수 있다. 따라서, 반도체 패키지(100)에 가해진 외부의 스트레스가 재배선층(210-1)의 단면 전체에 가해지기 때문에, 반도체 패키지(100)의 내구성이 약해질 수 있다.In FIG. 3, the inside of the redistribution layer 210-1 of FIG. 2 is examined. When the inside of the redistribution layer 210-1 is filled with the material of the redistribution layer 210, a center point may be generated inside the cross-section of the redistribution layer 210-1 inside the redistribution layer 210-1. The external stress applied to the semiconductor package 100 may move to a center point formed inside the redistribution layer 210-1. Accordingly, since external stress applied to the semiconductor package 100 is applied to the entire cross-section of the redistribution layer 210-1, durability of the semiconductor package 100 may be weakened.

하지만, 재배선층(210-1)이 서로 다른 두께를 갖는 서로 다른 부분(제1 부분(212) 및 제2 부분(214))을 포함함으로써, 재배선층(210-1) 내부에 음각이 생길 수 있다. 재배선층(210-1) 내부에 빈 공간이 생길 수 있다. 즉, 재배선층(210-1)이 재배선층(210-1)을 이루는 물질로 채워지지 않은 경우, 반도체 패키지(100)에 가해진 외부의 스트레스가 재배선층(210-1)의 단면 전체에 가해지지 않을 수 있다. 따라서, 반도체 패키지(100)에 외부의 스트레스(예를 들어, 압력, 인장력 등)가 가해지는 경우 재배선층(210-1) 내부에서 세 방향(F1, F2 및 F3)으로 힘을 분산시킬 수 있다. 이를 통해 재배선층(210-1)의 내구성이 향상될 수 있다. 결과적으로, 재배선층(210-1)의 내구성의 향상을 통해 반도체 패키지(100) 전체의 내구성이 향상될 수 있다.However, since the redistribution layer 210-1 includes different portions (first portion 212 and second portion 214) having different thicknesses, intaglio may be generated inside the redistribution layer 210-1. have. An empty space may be generated inside the redistribution layer 210-1. That is, when the redistribution layer 210-1 is not filled with a material forming the redistribution layer 210-1, external stress applied to the semiconductor package 100 is not applied to the entire cross-section of the redistribution layer 210-1. It may not. Therefore, when an external stress (eg, pressure, tensile force, etc.) is applied to the semiconductor package 100, the force can be distributed in three directions (F1, F2, and F3) inside the redistribution layer 210-1. . Through this, durability of the redistribution layer 210-1 may be improved. As a result, the durability of the entire semiconductor package 100 may be improved by improving the durability of the redistribution layer 210-1.

재배선층(210-1) 내 음각이 반복됨으로써 재배선층(210-1) 전체에 일정한 음각 패턴이 형성될 수 있다.As the intaglio is repeated in the redistribution layer 210-1, a constant intaglio pattern may be formed in the entire redistribution layer 210-1.

더 구체적으로, 도 2 및 도 4를 참조하면, 재배선층(210-1)이 서로 다른 두께를 갖는 서로 다른 부분(제1 부분(212) 및 제2 부분(214))을 포함함으로써, 음각을 형성할 수 있다. 이 음각이 재배선층(210-1) 전체에 반복되어 일정한 제1 패턴(500-1)을 형성할 수 있다.More specifically, referring to FIGS. 2 and 4, the redistribution layer 210-1 includes different parts having different thicknesses (first part 212 and second part 214), thereby engraving the intaglio. Can form. This intaglio can be repeated throughout the redistribution layer 210-1 to form a constant first pattern 500-1.

도 5a를 참조하면, 도 4의 일부분인 B를 상부에서 바라본 제1 패턴 모양이다. 제1 패턴(B)은 이에 제한되지 않고, 도 5b의 제2 패턴, 도 5c의 제3 패턴, 도 5d의 제4 패턴, 도 5e의 제5 패턴, 도 5f의 제6 패턴 및 도 5g의 제7 패턴이 될 수 있으며, 이에 제한되지 않고 공정상 가능한 또다른 음각 패턴이 될 수 있다.Referring to FIG. 5A, a part of FIG. 4 is a first pattern shape viewed from the top. The first pattern B is not limited thereto, and the second pattern in FIG. 5B, the third pattern in FIG. 5C, the fourth pattern in FIG. 5D, the fifth pattern in FIG. 5E, the sixth pattern in FIG. 5F, and the FIG. 5G The seventh pattern may be, but is not limited to, another intaglio pattern possible in the process.

참고적으로, 도 5f의 제6 패턴과 도 5g의 제7 패턴은 음각 패턴의 모양은 같으나 서로 음각의 형성 방향이 z 방향으로 반대된다.For reference, the sixth pattern in FIG. 5F and the seventh pattern in FIG. 5G have the same shape of the intaglio pattern, but the directions in which the intaglio is formed are opposite to each other in the z direction.

다시 도 3을 참조하면, 제2 유전층(250)은 재배선층(210-1) 상에 형성될 수 있다.Referring to FIG. 3 again, the second dielectric layer 250 may be formed on the redistribution layer 210-1.

제2 유전층(250)은 재배선층(210-1)의 일부를 노출시킬 수 있다.The second dielectric layer 250 may expose a portion of the redistribution layer 210-1.

제2 유전층(250)은 재배선층(250)을 전기적으로 절연시킬 수 있다. 다만, 제2 유전층(250)은 재배선층(250)의 일부 영역을 노출 시켜 재배선층(250)이 금속하지층(290)과 전기적으로 연결될 수 있는 경로를 제공할 수 있다. 제2 유전층(250)은 리소그래피 마스크를 이용하여 쉽게 패터닝될 수 있는 폴리벤족사졸, 폴리이미드, 벤조사이클로부텐, 폴리벤즈옥사졸, BT, 페놀 수지, 에폭시, 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4) 및 그 등가물 중 선택된 어느 하나로 형성될 수 있으나 이에 제한되지 않는다. The second dielectric layer 250 may electrically insulate the redistribution layer 250. However, the second dielectric layer 250 may expose a portion of the redistribution layer 250 to provide a path through which the redistribution layer 250 can be electrically connected to the metal underlayer 290. The second dielectric layer 250 is a polybenzoxazole, polyimide, benzocyclobutene, polybenzoxazole, BT, phenol resin, epoxy, silicon oxide film (SiO 2 ), silicon nitride film (SiO 2 ) that can be easily patterned using a lithography mask ( Si 3 N 4 ) and equivalents thereof, but is not limited thereto.

또한 제2 유전층(250)은 고유전율 유전막을 포함할 수 있고, 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되지 않는다.In addition, the second dielectric layer 250 may include a high-k dielectric film, for example, hafnium oxide, hafnium silicon oxide, lanthanum oxide, lanthanum aluminum oxide oxide, zirconium oxide, zirconium silicon oxide, tantalum oxide, titanium oxide, barium strontium titanium oxide, barium titanium oxide oxide, strontium titanium oxide, yttrium oxide, aluminum oxide, lead scandium tantalum oxide, or one or more of lead zinc niobate It may include, but is not limited to.

금속하지 시드층(도시되지 않음)은 재배선층(210-1)의 노출된 부분을 채우면서 제2 유전층(250)의 일부를 덮을 수 있다. 금속하지 시드층은 금속하지층(290)을 전해 도금 방식을 이용하여 형성할 때, 전류가 흐르는 경로를 제공할 수 있다. 금속하지 시드층은 금속하지층(290)의 하부에 형성될 수 있다.The non-metallic seed layer (not shown) may cover a portion of the second dielectric layer 250 while filling the exposed portion of the redistribution layer 210-1. When the metal underlayer seed layer is formed using the metal underlayer 290 using an electrolytic plating method, a path through which current flows may be provided. The metal underlayer seed layer may be formed under the metal underlayer 290.

금속하지층(290)은 재배선층(210-1)을 노출시키는 제2 유전층(250)상에 형성될 수 있다.The metal underlayer 290 may be formed on the second dielectric layer 250 exposing the redistribution layer 210-1.

금속하지층(290)은 재배선층(210-1)과 솔더 범프(260)의 결합을 돕기 위해 형성될 수 있다. 금속하지층(290)은 하나의 층으로 도시되어 있지만, 다수개의 층이 결합되어 형성된 구조일 수 있다. 금속하지층(290)은 크롬/크롬-구리합금/구리(Cr/Cr-Cu/Cu), 티타늄-텅스텐 합금/구리(Ti-W/Cu) 또는 알루미늄/니켈/구리(Al/Ni/Cu) 또는 이들의 등가물일 수 있으며, 이에 제한되지 않는다.The metal underlayer 290 may be formed to assist the redistribution layer 210-1 and the solder bump 260. The metal underlayer 290 is illustrated as one layer, but may be a structure formed by combining a plurality of layers. The metal underlayer 290 is chromium / chromium-copper alloy / copper (Cr / Cr-Cu / Cu), titanium-tungsten alloy / copper (Ti-W / Cu) or aluminum / nickel / copper (Al / Ni / Cu) ) Or equivalents thereof, but are not limited thereto.

솔더 범프(260)는 금속하지층 상에 형성될 수 있다.The solder bump 260 may be formed on the metal underlayer.

솔더 범프(260)는 반도체 기판(230)이 외부의 회로와 전기적으로 연결될 수 있도록 경로를 형성할 수 있다. 솔더 범프(260)는 주석(Sn), 납(Pb), 은(Ag) 등의 합금 또는 그 등가물을 이용하여 형성될 수 있으며, 이에 제한되지 않는다.The solder bump 260 may form a path so that the semiconductor substrate 230 is electrically connected to an external circuit. The solder bump 260 may be formed using an alloy such as tin (Sn), lead (Pb), silver (Ag) or the like, but is not limited thereto.

도 6은 도 1의 A 부분을 확대한 예시적인 도면이다.FIG. 6 is an enlarged view of part A of FIG. 1.

도 2 및 도 6을 참조하면, 제1 트렌치(222) 및 제2 트렌치(252)를 제외하고 도 2의 설명과 같으므로 제1 트렌치(222) 및 제2 트렌치(252)를 제외한 설명은 생략한다.2 and 6, since the same as the description of FIG. 2 except for the first trench 222 and the second trench 252, descriptions other than the first trench 222 and the second trench 252 are omitted. do.

반도체 패키지(100)의 제1 유전층(220)의 제1 트렌치(222)는 도 2에서 설명한 제1 부분(212) 및 제2 부분(214)을 통해 생성될 수 있다. 제1 트렌치(222)의 형상은 이에 제한되지 않는다. 재배선층(210-2)이 알루미늄인 경우, 재배선층(210-2)의 배선부(218)가 제2 유전층(250)와 만나는 일측면을 식각하여 제2 트렌치(252)를 형성할 수 있다.The first trench 222 of the first dielectric layer 220 of the semiconductor package 100 may be generated through the first portion 212 and the second portion 214 described in FIG. 2. The shape of the first trench 222 is not limited thereto. When the redistribution layer 210-2 is aluminum, the second trench 252 may be formed by etching one side where the wiring part 218 of the redistribution layer 210-2 meets the second dielectric layer 250. .

제1 트렌치(222) 외에 제2 트렌치(252)의 형성을 통해 재배선층(210-3) 내부가 받는 스트레스를 더욱 감소시킬 수 있다.Through the formation of the second trench 252 in addition to the first trench 222, the stress applied to the redistribution layer 210-3 may be further reduced.

도 7은 몇몇 실시예들에 따른 반도체 패키지 제조 방법을 설명하는 순서도이다. 도 8은 도 7의 순서에 따른 반도체 패키지의 단면도이다.7 is a flowchart illustrating a method of manufacturing a semiconductor package in accordance with some embodiments. 8 is a cross-sectional view of the semiconductor package in the order of FIG. 7.

도 7 및 도 8을 참조하면, 먼저 반도체 기판 혹은 반도체 기판 상에 형성된 패시베이션층(도시되지 않음) 상에 제1 유전층(720)을 형성한다(S600). Referring to FIGS. 7 and 8, first, a first dielectric layer 720 is formed on a semiconductor substrate or a passivation layer (not shown) formed on the semiconductor substrate (S600).

제1 유전층(720)은 리소그래피 마스크를 이용하여 쉽게 패터닝될 수 있는 폴리벤족사졸, 폴리이미드, 벤조사이클로부텐, 폴리벤즈옥사졸, BT, 페놀 수지, 에폭시, 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4) 및 그 등가물 중 선택된 어느 하나로 형성될 수 있으나 이에 제한되지 않는다.The first dielectric layer 720 is a polybenzoxazole, polyimide, benzocyclobutene, polybenzoxazole, BT, phenol resin, epoxy, silicon oxide film (SiO 2 ), silicon nitride film (SiO 2 ) that can be easily patterned using a lithography mask ( Si 3 N 4 ) and equivalents thereof, but is not limited thereto.

형성된 제1 유전층(720) 상에 포토레지스트(700)를 이용한 포토 공정을 통한 패터닝을 형성한다(S610). 포토레지스트(700)의 패턴을 통해 제1 유전층(720)의 일부를 노출시키는 패턴을 형성할 수 있다.Patterning through a photo process using a photoresist 700 is formed on the formed first dielectric layer 720 (S610). A pattern exposing a portion of the first dielectric layer 720 may be formed through the pattern of the photoresist 700.

제1 유전층(720)을 식각하여 제1 유전층(720)이 제3 두께를 갖는 제3 부분(722)과 제4 두께를 갖는 제4 부분(724)을 포함하는 음각 형태를 갖도록 형성시킬 수 있다(S620). 식각시에는 포토레지스트(700)가 막을 형성하기 때문에 별도의 마스크가 사용되지 않을 수 있다.The first dielectric layer 720 may be etched to form the first dielectric layer 720 to have an intaglio shape including a third portion 722 having a third thickness and a fourth portion 724 having a fourth thickness. (S620). When etching, a separate mask may not be used because the photoresist 700 forms a film.

음각이 형성된 제1 유전층(720) 상에 재배선층(710)을 형성할 수 있다(S630). 음각이 형성된 제1 유전층(720)에 금속을 채워 넣음으로써 재배선층(710)을 형성할 수 있다. 도시되지 않았으나, 재배선층(710)을 형성하는 방법으로 전해 도금 방법이 이용될 수 있다. 즉, 재배선 시드층을 시드로 하여 전류가 흐르게 하여, 재배선층(710)을 형성할 수 있다. 재배선층(710)은 구리 또는 이들의 등가물일 수 있으며 이에 제한되지 않는다.The redistribution layer 710 may be formed on the first dielectric layer 720 in which the intaglio is formed (S630). The redistribution layer 710 may be formed by filling a metal with the first dielectric layer 720 in which the intaglio is formed. Although not shown, an electroplating method may be used as a method of forming the redistribution layer 710. That is, the redistribution layer 710 may be formed by flowing a current using the redistribution seed layer as a seed. The redistribution layer 710 may be copper or an equivalent thereof, but is not limited thereto.

도 9는 몇몇 실시예들에 따른 반도체 패키지 제조 방법을 설명하는 순서도이다. 도 10은 도 9의 순서에 따른 반도체 패키지의 단면도이다.9 is a flowchart illustrating a method of manufacturing a semiconductor package in accordance with some embodiments. 10 is a cross-sectional view of the semiconductor package in the order of FIG. 9.

도 9 및 도 10을 참조하면, 제1 유전층을 형성하고(S800), 포토 공정을 통해 패터닝을 형성하고(S810), 제1 유전층을 식각하여 음각을 형성하는 것(S820)은 도 7의 설명과 중복되므로 생략한다.9 and 10, forming a first dielectric layer (S800), forming a patterning through a photo process (S810), and etching the first dielectric layer to form an intaglio (S820) are described in FIG. 7. And is omitted because it overlaps.

음각이 형성된 제1 유전층(920) 상에 재배선층(910)을 형성할 수 있다(S930). 음각이 형성된 제1 유전층(920)에 금속을 채워 넣음으로써 재배선층(910)을 형성할 수 있다. 재배선층(910)은 상감 공정이 필요 없이 식각이 되는 알루미늄 또는 이들의 등가물일 수 있으며 이에 제한되지 않는다.The redistribution layer 910 may be formed on the first dielectric layer 920 where the intaglio is formed (S930). The redistribution layer 910 may be formed by filling a metal with the first dielectric layer 920 in which the intaglio is formed. The redistribution layer 910 may be aluminum that is etched without an inlay process or an equivalent thereof, but is not limited thereto.

형성된 재배선층(910) 상에 포토레지스트(900)를 이용한 포토 공정을 통한 패터닝을 형성한다(S840). 포토레지스트(900)의 패턴을 통해 재배선층(910)의 일부를 노출시키는 패턴을 형성할 수 있다.Patterning through a photo process using a photoresist 900 is formed on the formed redistribution layer 910 (S840). A pattern exposing a part of the redistribution layer 910 may be formed through the pattern of the photoresist 900.

재배선층(910)을 식각하여 재배선층(910)이 제3 두께를 갖는 제3 부분(912)과 제4 두께를 갖는 제4 부분(914)을 포함하는 음각 형태를 갖도록 형성시킬 수 있다(S850). 식각시에는 포토레지스트(900)가 막을 형성하기 때문에 별도의 마스크가 사용되지 않을 수 있다.The redistribution layer 910 may be etched to form the redistribution layer 910 to have an intaglio shape including a third portion 912 having a third thickness and a fourth portion 914 having a fourth thickness (S850). ). When etching, a separate mask may not be used because the photoresist 900 forms a film.

음각이 형성된 재배선층(910) 상에 제2 유전층(950)을 형성할 수 있다(S860). 음각이 형성된 재배선층(910)에 제2 유전층(950)을 이루는 유전 물질을 채워 넣음으로써 제2 유전층(950)을 형성할 수 있다. 제2 유전층(950)은 리소그래피 마스크를 이용하여 쉽게 패터닝될 수 있는 폴리벤족사졸, 폴리이미드, 벤조사이클로부텐, 폴리벤즈옥사졸, BT, 페놀 수지, 에폭시, 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4) 및 그 등가물 중 선택된 어느 하나로 형성될 수 있으나 이에 제한되지 않는다.A second dielectric layer 950 may be formed on the redistribution layer 910 on which the intaglio is formed (S860). The second dielectric layer 950 may be formed by filling the dielectric material constituting the second dielectric layer 950 in the redistribution layer 910 on which the intaglio is formed. The second dielectric layer 950 is polybenzoxazole, polyimide, benzocyclobutene, polybenzoxazole, BT, phenol resin, epoxy, silicon oxide film (SiO 2 ), silicon nitride film (SiO 2 ), which can be easily patterned using a lithography mask. Si 3 N 4 ) and equivalents thereof, but is not limited thereto.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.The embodiments of the present invention have been described above with reference to the accompanying drawings, but the present invention is not limited to the above embodiments and may be manufactured in various different forms, and having ordinary knowledge in the technical field to which the present invention pertains. It will be understood that a person can be implemented in other specific forms without changing the technical spirit or essential features of the present invention. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.

100: 반도체 패키지
210_1, 210_2: 재배선층(Redistribution Layer)
216: 컨택부 218: 배선부
220: 제1 유전층 230: 반도체 기판
240: 패시베이션층 242: 제1 개구부
250: 제2 유전층 260: 솔더 범프
270: 전극 패드 282: 제2 개구부
290: 금속하지층(Under Bump Metal)100: semiconductor package
210_1, 210_2: Redistribution Layer
216: contact unit 218: wiring unit
220: first dielectric layer 230: semiconductor substrate
240: passivation layer 242: first opening
250: second dielectric layer 260: solder bump
270: electrode pad 282: second opening
290: Under Bump Metal

Claims (9)

반도체 기판;
상기 반도체 기판 상에 형성되는 전극 패드;
상기 전극 패드 상에 형성되며 상기 전극 패드를 노출하는 개구부를 포함하는 제1 유전층;
상기 제1 유전층 상에 형성되어 상기 전극 패드와 전기적으로 연결되는 재배선층(RDL: Redistribution Layer); 및
상기 재배선층과 전기적으로 연결되는 솔더 범프를 포함하되,
상기 재배선층은,
상기 개구부 내에 형성되는 컨택부,
상기 컨택부와 직접 연결되고, 상기 반도체 기판의 상면을 따라 연장되는 배선부를 포함하며,
상기 배선부는 제1 두께를 갖는 제1 부분과, 상기 제1 두께와 다른 제2 두께를 갖는 제2 부분을 포함하는 반도체 패키지.Semiconductor substrates;
An electrode pad formed on the semiconductor substrate;
A first dielectric layer formed on the electrode pad and including an opening exposing the electrode pad;
A redistribution layer (RDL) formed on the first dielectric layer and electrically connected to the electrode pad; And
It includes a solder bump electrically connected to the redistribution layer,
The redistribution layer,
A contact portion formed in the opening,
And a wiring part directly connected to the contact part and extending along an upper surface of the semiconductor substrate,
The wiring part includes a first portion having a first thickness and a second portion having a second thickness different from the first thickness. 제 2항에 있어서,
상기 제1 두께는 상기 제2 두께보다 작고,
상기 제2 부분은 제1 패턴을 갖는 반도체 패키지.According to claim 2,
The first thickness is smaller than the second thickness,
The second portion is a semiconductor package having a first pattern. 반도체 기판;
상기 반도체 기판 상에 형성되는 전극 패드;
상기 전극 패드 상에 형성되며 상기 전극 패드를 노출하는 개구부를 포함하는 제1 유전층;
상기 제1 유전층 내에, 제1 패턴을 갖는 제1 트렌치;
상기 제1 유전층 상에, 상기 개구부 및 상기 제1 트렌치를 채우는 재배선층; 및
상기 재배선층과 전기적으로 연결되는 솔더 범프를 포함하는 반도체 패키지.Semiconductor substrates;
An electrode pad formed on the semiconductor substrate;
A first dielectric layer formed on the electrode pad and including an opening exposing the electrode pad;
A first trench having a first pattern in the first dielectric layer;
A redistribution layer filling the opening and the first trench on the first dielectric layer; And
A semiconductor package including a solder bump electrically connected to the redistribution layer. 제 3항에 있어서,
상기 개구부와 상기 제1 트렌치는 직접 연결된 반도체 패키지.According to claim 3,
A semiconductor package in which the opening and the first trench are directly connected. 제 4항에 있어서,
상기 제1 유전층은,
상기 제1 트렌치 및 상기 제1 패턴과 다른 제2 패턴을 갖는 제2 트렌치를 포함하는 반도체 패키지The method of claim 4,
The first dielectric layer,
A semiconductor package including the first trench and a second trench having a second pattern different from the first pattern 제 3항에 있어서,
상기 재배선층은 알루미늄을 포함하는 반도체 패키지.According to claim 3,
The redistribution layer is a semiconductor package including aluminum. 제 6항에 있어서,
상기 범프와 상기 재배선층 사이에 제2 유전층을 더 포함하며,
상기 제2 유전층은 제3 패턴을 갖는 제3 트렌치를 포함하는 반도체 패키지.The method of claim 6,
Further comprising a second dielectric layer between the bump and the redistribution layer,
The second dielectric layer includes a third trench having a third pattern. 제1 유전층을 형성하고,
상기 제1 유전층 상에 포토 레지스트를 형성하여 포토 공정을 통해 패터닝을 형성하고,
상기 제1 유전층을 식각하여,
상기 제1 유전층은 제1 두께를 갖는 제1 부분과, 제1 두께와 다른 제2 두께를 갖는 제2 부분을 포함하고,
상기 제1 유전층 상에 재배선층을 형성하는 것을 포함하는 패키지 제조 방법.Forming a first dielectric layer,
A photoresist is formed on the first dielectric layer to form patterning through a photo process,
Etching the first dielectric layer,
The first dielectric layer includes a first portion having a first thickness, and a second portion having a second thickness different from the first thickness,
A package manufacturing method comprising forming a redistribution layer on the first dielectric layer. 제 8항에 있어서,
상기 재배선층은 알루미늄을 포함하며,
상기 재배선층 상에 포토 레지스트를 형성하여 포토 공정을 통해 패터닝을 형성하고;
상기 재배선층을 식각하여 음각 패턴을 형성하고;
상기 재배선층 상에 제2 유전층을 형성하여 상기 음각 패턴을 채우는 것을 포함하는 반도체 패키지 제조 방법.The method of claim 8,
The redistribution layer includes aluminum,
Forming a photoresist on the redistribution layer to form patterning through a photo process;
Etching the redistribution layer to form an intaglio pattern;
And forming a second dielectric layer on the redistribution layer to fill the intaglio pattern.
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