KR20200038278A - 에셸 격자 멀티플렉서 또는 디멀티플렉서 - Google Patents

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Abstract

한 예시적 실시예에서, 통합 실리콘 광학 파장 분할 디멀티플렉서는 입력 도파관, 입력 포트, 복수의 출력 도파관, 복수의 출력 포트, 제1 보조 도파관 및 복수의 보조 도파관을 포함한다. 입력 도파관은 제1 층에 형성될 수 있고 제1 실효율(n1)을 가진다. 입력 포트는 입력 도파관에 광학적으로 연결될 수 있다. 출력 도파관은 제1 층에 형성될 수 있고 제1 실효율(n1)을 가질 수 있다. 출력 포트 각각은 대응하는 출력 도파관에 광학적으로 연결될 수 있다. 제1 보조 도파관은 제1 층의 입력 도파관 아래의 제2 층에 형성될 수 있다. 제1 보조 도파관은 제2 실효율(n2)을 가질 수 있고 두 테이퍼링 단부를 가질 수 있고, 일부 구성에서 n2는 n1보다 높을 수 있다.

Description

에셸 격자 멀티플렉서 또는 디멀티플렉서
본 특허 출원은 본 명세서에 전체로서 참조로 통합되는, 2017년 8월 3일 출원된 미국 가출원 제62/540,968호에 대한 우선권을 주장한다.
본 명세서는 일반적으로 광 통신을 위한 멀티플렉서와 디멀티플렉서에 관한 것이다.
광 통신에서, 멀티플렉싱은 일반적으로 다중 입력 광 신호를 단일 출력 포트로 조합하는 방법을 지칭한다. 멀티플렉싱된 신호는 그 후 광 섬유(또는 다중 광 섬유)와 같은 광 링크를 거쳐 전송될 수 있다. 디멀티플렉싱은 일반적으로 멀티플렉싱된 신호를 장치의 출력 포트를 빠져나가는 다중의 구성 성분 광 신호로 분리하는 방법을 지칭한다. 멀티플렉싱을 수행하는 장치는 멀티플렉서(MUX)로 불리고, 디멀티플렉싱을 수행하는 장치는 디멀티플렉서(DEMUX 또는 DMX)로 불린다. 일부 구성에서, 장치는 입력(들) 또는 출력(들)로 지정된 포트에 따라 멀티플렉싱과 디멀티플렉싱을 모두 수행할 수 있다.
본 발명의 내용 중에 포함되어 있다.
청구되는 구성 요소는 상술한 것과 같은 환경에서만 임의의 단점을 해결하거나 작동하는 실시예로 제한되지 않는다. 이 배경은 본 명세서가 이용될 수 있는 설명적인 예시로만 제공된다.
본 발명의 내용 중에 포함되어 있다.
도 1은 에셸 격자의 예시적 실시예의 개략도이다.
도 2a는 질화규소 통합된 광학 장치의 복굴절을 도시하는 그래프이다.
도 2b는 롤런드 원의 반경 대 회절각 간의 관계를 도시하는 그래프이다.
도 2c는 면의 회절각 대 기본 모드와 고차 모드 간의 차이를 도시하는 그래프이다.
도 3a는 에셸 격자의 다른 예시적 실시예의 개략도이다.
도 3b는 도 3a의 에셸 격자의 예시적인 투과 스펙트럼을 나타내는 그래프이다.
도 4a는 도파관 어셈블리의 예시적인 실시예를 도시하는 사시도이다.
도 4b는 도파관의 다른 예시적인 실시예를 도시하는 사시도이다.
도 4c는 도파관 어셈블리의 예시적인 실시예를 도시하는 개략도이다.
도 4d는 도파관 어셈블리의 다른 예시적인 실시예를 도시하는 개략도이다.
도 5a-5f는 다양한 도파관 어셈블리의 모드 프로필을 도시하는 그래프이다.
도면에 대해 참조가 이루어질 것이고 특정 용어는 본 명세서의 다양한 양태를 설명하기 위해 사용될 것이다. 도면과 설명을 이 방식으로 사용하는 것은 그 범위를 제한하는 것으로 해석되어서는 안 된다. 추가적인 양태가 청구범위를 포함하여 본 명세서를 고려하여 명백할 수 있거나, 실시에 의해 학습될 수 있다.
본 명세서는 일반적으로 광 통신을 위한 멀티플렉서와 디멀티플렉서에 관한 것이다. 멀티플렉싱 또는 디멀티플렉싱을 구현하는 시스템은 광 네트워크에서 정보 전달 용량 또는 전송되는 데이터의 밴드폭을 증가시키는데 사용될 수 있다. 일부 환경에서, 멀티플렉싱은 두 위치를 연결하는 광 링크(예컨대, 광 섬유)를 변경하지 않고 광 네트워크의 밴드폭을 증가시키는데 사용될 수 있다. 예를 들어, 멀티플렉서와 디멀티플렉서는 설치된 임의의 광 섬유를 교체할 필요 없이 두 위치 간의 기존 광 링크를 통해 전송되는 밴드폭을 증가시키기 위해 기존의 사용되는 광 네트워크에 추가될 수 있다.
WDM(wavelength-division multiplexing)은 일반적으로 단일 광 섬유를 통해 정보를 전송하기 위해 광의 다른 파장(예컨대, 다른 색)으로 광 신호를 멀티플렉싱 및/또는 디멀티플렉싱하는 방법과 시스템을 지칭한다. 광의 각 개별 파장은 광 신호 전송을 위한 "채널"로 지칭될 수 있다. 상이한 채널은 조합되고 광 섬유를 통해 전송될 수 있고, 조합된 광 신호는 광 섬유의 다른 끝에서 수신될 수 있고, 상이한 채널이 추출될 수 있다. 일반적으로, WDM 시스템은 다중 송신기(예컨대, 레이저)를 포함하고, 각각은 광 신호 중 한 채널에 대응한다. 각 송신기는 특정 채널에 대응하는 특정 파장 또는 파장 범위를 포함하는 광 신호를 생성할 수 있다. WDM 시스템은 다중 수신기(예컨대, 포토다이오드)도 포함할 수 있고, 각각은 광 신호 중 한 채널에 대응한다. 각 수신기는 특정 채널에 대응하는 특정 파장 또는 파장 범위로 광 신호를 수신할 수 있다.
WDM 시스템은 일반적으로 파장 필터도 포함한다. 일부 구성에서, AWG(arrayed waveguide grating) 또는 에셸 격자는 WDM 시스템에서 광 신호를 멀티플렉싱 및/또는 디멀티플렉싱하는 파장 필터로 구현될 수 있다. AWG와 에셸 격자 모두 광의 다중 경로 간섭에 기반하지만, 경로들 간의 지연의 구현은 다르다: AWG에서 다른 경로는 어레이에 배열된 개별 도파관인 반면, 에셸 격자에서 광은 광 전달 매체를 통해 자유롭게 이동하고 일련의 면에 의해 회절된다. 일부 환경에서, 에셸 격자의 광 전달 매체는 슬랩으로 지칭된다.
에셸 격자를 구현하는 멀티플렉서 및/또는 디멀티플렉서는 AWG(arrayed waveguide grating)과 같은 다른 비교할 만한 광학 장치보다 상대적으로 작은 치수를 포함할 수 있다. 추가적으로 또는 대안적으로, 에셸 격자를 구현하는 멀티플렉서 및/또는 디멀티플렉서는 다른 타입의 비교할 만한 광학 장치와 비교할 때 더 단순한 레이아웃을 포함할 수 있다.
특히, 에셸 격자는 일반적으로 반사면을 사용하여 자유 전파 영역에 균등하게 이격된 지연 길이의 세트를 구현한다. 이것은 광 전달 매체의 동일 영역이 회절과 재초점 모두에 사용됨을 의미한다. 이 구성이 더 효율적인 공간 사용으로 이어질 수 있지만, 일부 실시예에서 입력 및 출력 도파관의 위치가 제한될 수 있다.
일부 구성에서, WDM 시스템은 실리콘 광학을 사용하여 구현될 수 있다. 실리콘 광학은 광 전달 매체로 실리콘이나 유사한 물질을 사용하는 광학 시스템이다. 실리콘은 실리카 층 상에 위치할 수 있다. 이러한 구성은 SOI(silicon on insulator) 장치로 지칭될 수 있다. 일부 환경에서, 실리콘 광학 장치는 유리할 수 있는데 실리콘은 마이크로 광학 컴포넌트에 마이크로미터 이하의 정확도로 패터닝될 수 있고, 실리콘 광학 장치는 기존의 반도체 제조 기술을 사용하여 생산될 수 있기 때문이다. 나아가, 실리콘이 이미 많은 집적 회로의 기판으로 사용되기 때문에, 광학 및 전자 컴포넌트가 단일 마이크로칩에 집적되는 하이브리드 장치를 창조하는 것이 가능할 수 있기 때문이다.
실리콘 광학이 광학적 통합의 플랫폼으로서 더 수용되고 있지만, 실리콘 상의 WDM 필터는 실리콘의 상대적으로 높은 TO(thermo-optic) 계수 때문에 온도 변동에 상대적으로 민감하다.
본 명세서는 실리콘 상의 WDM 필터의 열적 제한을 해결할 수 있게 하는 실시예를 포함한다. 특히, 개시되는 실시예의 일부는 열-광학 효과를 감소시키고 광적 비선형성을 낮추기 위해 질화규소(SiN) 또는 유사한 물질을 구현한다. 일부 환경에서, 이러한 구성은 더 나은 열적 및 광학적 성능을 위해 WDM 시스템에서 구현될 수 있다.
광학 및 전자 컴포넌트를 통합한 하이브리드 장치의 일례는 CMOS(complementary metal-oxide-semiconductor) 통합 광학이다. CMOS 통합 광학은 실리콘 광학 장치와 같은 광 컴포넌트로 제조되는 CMOS를 결합한다. 하지만, CMOS 제조 기술 및 그 결과인 CMOS 장치는 다양한 설계 제한을 포함할 수 있다. 예를 들어, CMOS 장치는 컴포넌트의 크기나 밀도에 제한을 포함할 수 있고, 결국 집적되는 광 컴포넌트의 크기나 밀도를 제한할 수 있다. 본 명세서의 양태는 CMOS 호환 장치의 광 컴포넌트를 구현하는 해결책을 포함한다. 예를 들어, 개시되는 실시예는 적절한 광학적 및 열적 특성을 유지하며 CMOS 호환 장치에서 구현되기에 적절한 크기와 치수의 광 컴포넌트를 포함한다.
특히, 이 명세서의 양태는 CMOS 호환 통합 광학을 위한 능동 및 수동 기능을 향상시키기 위하여 마이크론 이하의 SOI 플랫폼에서 질화규소를 구현하는 것에 관련된다. 추가적으로 또는 대안적으로, 개시되는 실시예는 통합 광학에서 크로스토크를 감소 또는 제거할 수 있게 할 수 있다.
언급한 바와 같이, 에셸 격자는 WDM 시스템에서 광 신호를 멀티플렉싱 및/또는 디멀티플렉싱하는 파장 필터로 구현될 수 있다. 도 1은 에셸 격자(100)의 예시적 실시예의 개략도이다. 도시된 바와 같이 에셸 격자(100)는 하나 이상의 입력 도파관(102)과 하나 이상의 출력 도파관(104)을 포함할 수 있다. 예를 들어, 에셸 격자(100)가 DEMUX로 구현된다면, 하나의 입력 도파관(102)과 다수의 출력 도파관(104)을 포함할 수 있다. 반면, 만약 에셸 격자(100)가 MUX로 구현된다면, 다수의 입력 도파관(102)과 하나의 출력 도파관(104)을 포함할 수 있다.
각 입력 도파관(102)으로부터의 출구는 입력 포트로 지칭될 수 있다. 각 출력 도파관(104)으로의 입구는 출력 포트로 지칭될 수 있다. 입력 도파관(102)과 출력 도파관(104), 특히 입력 포트와 출력 포트는 롤런드 원(106) 주위에 위치할 수 있다. 롤런드 원(106)은 R로 표기되는 반경을 포함할 수 있다. 에셸 격자(100)는 롤런드 원(106)의 반경보다 2배의 반경을 가지는 격자 원(108)을 포함한다. 격자 원(108)의 반경은 2R로 표기된다. 다수의 면(110)은 격자 원(108) 주위에 위치한다. FPR(free propagation region)(112)은 출력 도파관(104), 입력 도파관(102) 및 격자 원(108) 사이로 연장한다. 도시된 구성에서, FPR(112)은 질화규소 슬랩을 포함하지만, 다른 구성이 구현될 수 있다.
도시된 예시에서, 에셸 격자(100)는 멀티플렉싱된 신호를 디멀티플렉싱하도록 구성된다. 따라서, 멀티플렉싱된 신호는 입력 도파관(102)에 입력되고, 멀티플렉싱된 신호는 에셸 격자(100)에 의해 멀티플렉싱된 신호를 구성하는 다수의 채널로 디멀티플렉싱되고, 채널은 출력 도파관(104), 예컨대 출력 도파관(104)당 한 채널로 출력된다.
더 자세히는, 멀티플렉싱된 신호는 입력 도파관(102)으로부터 FPR(112)에 진입할 수 있고 FPR(112)를 거쳐 격자 원(108)의 면(110)으로 전파될 수 있다. 멀티플렉싱된 신호는 면(110)에 의해 회절되고 각 면(110)에서 채널로, 또는 다른 파장이나 파장 범위의 광 신호로 각지게 분리된다. 출력 도파관(104) 각각, 특히 출력 포트는 채널 각각이 출력 도파관(104) 중 다른 하나로 출력될 수 있도록 주어진 채널과 모드의 보강 간섭의 위치에 배열된다. 예를 들어, 원하는 모드와 제1 채널의 제1 파장 또는 파장 범위를 가지는 모든 면(110)으로부터 회절된 컴포넌트는 출력 도파관(104) 중 제1 출력 도파관의 출력 포트에서 보강 간섭할 수 있고, 원하는 모드와 제2 채널의 제2 파장 또는 파장 범위를 가지는 모든 면(110)으로부터 회절된 컴포넌트는 출력 도파관(104) 중 제2 출력 도파관의 출력 포트에서 보강 간섭할 수 있는 등이다.
만약 주어진 채널의 더 높은 차수의 모드 또는 모드들이 여기된다면, 고차 모드(들)은 롤런드 원(106)을 따라 원하는 모드와는 다른 위치에서 보강 간섭할 수 있는데, 크로스토크를 유발할 수 있다. 예를 들어, 만약 제1 채널의 고차 모드가 제2 채널의 원하는 모드를 위해 의도된 출력 포트에서 또는 근처에서 보강 간섭한다면, 이것은 제1 채널의 고차 모드가 제2 채널의 원하는 모드와 결합하는 크로스토크 조건을 유발할 수 있다.
상술한 바와 같이, 도시된 에셸 격자(100)는 멀티플렉싱된 신호를 디멀티플렉싱하도록 구성된다. 다른 구성에서, 에셸 격자(100)는 다수의 광 신호나 채널을 단일 멀티플렉싱된 신호로 멀티플렉싱하도록 구성될 수 있다. 이러한 구성에서, 다수의 광 신호는 다수의 입력 도파관(102)으로부터 입력될 수 있고, 광 신호는 에셸 격자(100)에 의해 멀티플렉싱될 수 있고, 한 출력 도파관(104)에서 멀티플렉싱된 신호로 출력될 수 있다.
언급한 바와 같이, 개시되는 실시예 중 일부는 통합 광학 장치에 질화규소를 구현한다. 예를 들어, 도 1의 에셸 격자(100)의 FPR(112)는 질화규소 슬랩을 포함할 수 있다.
도 2a는 질화규소 통합된 광학 장치의 복굴절을 도시하는 그래프이다. 이러한 질화규소 통합된 광학 장치는 도 1의 에셸 격자(100)나 그 일부를 포함 또는 대응할 수 있다. 더 자세히는, 도 2a는 x축 상의 마이크로미터(μm)의 슬랩 두께 대 y축 상의 굴절률에 대해 TE(transverse-electric) 및 TM(transverse-magnetic) 슬랩 모드를 도시한다. 도 2a는 x축 상의 0.6μm에 대응하는 600 나노미터(nm)의 질화규소 슬랩 두께를 나타내는 점선(250)도 포함한다. 도 2a는 4개의 TE 모드(251, 252, 253 및 254)와 4개의 TM 모드(255, 256, 257 및 258)을 도시한다. 도시된 바와 같이, 600 나노미터 질화규소 슬랩은 두 TE 모드(251 및 252)와 한 TM 모드(255)를 지원한다.
도 2b는 롤런드 원의 반경(R) 대 회절각 간의 관계를 도시하는 그래프이다. 도 2b에서, 회절각은 x축 상의 각도 대 μm로 표현되는 반경(R)로 표현된다. 도 2b에서, 반경은 도 1의 롤런드 원(106)의 반경(R)에 대응하고, 회절각은 격자 곡선(108)의 법선 방향으로부터 출력 도파관(104)의 중심 위치의 틸트각에 대응할 수 있다.
일부 환경에서, 도 2b에 도시된 관계는 다음 식으로 표현될 수 있다.
Figure pct00001
위 식에서, β는 회절각, α는 입사각, λ0는 기본 슬랩 모드의 파장, λk는 k번째 고차 슬랩 모드의 파장, nef f0은 기초 슬랩 모드의 실효율, nef fk는 k번째 고차 슬랩 모드의 실효율이다.
따라서, 도 1의 에셸 격자(100)와 같이, 광학 장치의 입력 및 출력 인터페이스의 구성에 따라서, 질화규소 슬랩은 고차 모드를 지원할 수 있다. 격자(108)의 면(110)이 수직에서 틸트된 구성에서, 이들 고차 모드는 이웃 채널에 크로스토크 및/또는 삽입 손실을 유발하는 상이한 파장에서 회절될 수 있다. 이 문제를 해결하려는 일부 이전 구성은 면(110)에 대해 0도 또는 거의 0도의 회절각을 구현했다. 이러한 구성은 고차 모드가 기초 파장에서 회절되게 함으로써 크로스토크를 유발하는 고차 모드를 회피할 수 있다.
하지만, 도 2b에 도시된 바와 같이, 롤런드 원의 반경(R)은 회절각이 0이 되도록 매우 커야 한다. 특히, 도시된 구성에서, 반경(R)은 1000 내지 2000μm의 범위에 있어야 한다. 일부 환경에서, CMOS 호환 장치에서 이러한 치수를 가지는 롤런드 원을 구현하는 것은 CMOS 장치에 대한 크기와 밀도 제한 때문에 비현실적일 수 있다. 특히, 이러한 치수를 가지는 롤런드 원은 상술한 크기와 밀도 제한 때문에 CMOS 장치에 구현하기에 너무 클 수 있다. CMOS 장치와의 호환성을 가능하게 하기 위하여, 적절하게 크로스토크를 관리하며 보다 작은 치수의 에셸 격자를 구현하는 것이 바람직할 수 있다.
도 2a로 돌아가면, 점선으로 표현되는 600nm 질화규소 슬랩과 같은 상대적으로 얇은 질화규소 슬랩에 대하여, 기초 모드와 고차 모드 간의 굴절률은 상대적으로 큰 차이를 가질 수 있다. 예를 들어, 도 2a에 도시된 바와 갈이, 600nm 질화규소 슬랩은 각각 약 1.5 및 1.8의 굴절률을 가지는 TE 모드(251 및 252)를 포함하는데, 약 0.3의 차이이다. 이러한 구성에서, 두 TE 모드(251 및 252)는 상대적으로 잘 분리되고, 본 명세서에 서술되는 실시예의 적어도 일부는 이 특성의 이점을 취한다. 특히, 본 명세서에 서술되는 실시예는 에셸 격자의 개별 채널에 대한 채널 패스밴드 바깥의 고차 모드를 회절시키기 위하여 채널 기초 모드와 고차 모드의 굴절률 간의 상대적으로 큰 차이를 사용할 수 있다.
예를 들어, 실시예는 에셸 격자의 패스밴드 바깥의 고차 모드를 회절시키기 위하여 구현된 더 작은 롤런드 원 반경 및 더 큰 입력 및/또는 출력 각도를 가지는 에셸 격자를 포함한다. 이러한 구성은 적절한 광학적 및 열적 특성을 가지는 소형의 WDM 장치에서 구현될 수 있다. 특히, 이러한 구성은 CMOS 호환성인 소형 장치를 낳을 수 있다. 추가적으로 또는 대안적으로, 이러한 구성은 상대적으로 낮거나 허용 가능한 수준의 크로스토크를 가지는 적절한 광학적 특성을 보일 수 있다.
도 2c는 면의 회절각 대 기본 모드와 고차 모드 간의 차이를 도시하는 그래프이다. 특히, 회절각은 x축 상의 각도 대 기초 모드와 고차 모드 간의 차이를 나타내며 나노미터(nm)로 표현되는 d람다(Δλ)로 표현된다. 도 2c는 80 나노미터(nm)의 Δλ에 위치한 총 패스밴드를 나타내는 점선(260)도 포함한다. 총 패스밴드 위에 위치하는 타원(261)은 도 1의 에셸 격자(100)의 출력 도파관(104)과 같은 에셸 격자의 중심 출력을 위해 구현될 수 있는 잠재적 회절각(β)을 포함한다.
슬랩 모드 간의 큰 실효율 차이 때문에, 회절된 파장 간의 상대적으로 큰 Δλ가 구현될 수 있다. 이러한 구성에서, 고차 모드는 필터 패스밴드의 완전히 바깥으로 회절될 수 있고, 따라서 면의 비수직성은 에셸 격자의 임의의 채널에서 높은 크로스토크를 야기하지 않을 것이다. 도 2c에서 타원에 포함된 잠재적 회절각은 그 치수 덕분에 CMOS 호환 장치에 구현되기에 충분히 소형일 수 있는 구성에서의 구현에 적합할 수 있다.
일부 구성에서, 회절각은 15 내지 40도, 또는 10 내지 50도 사이에서 선택될 수 있다. 이 회절각은 출력 파장을 위해 선택될 수 있다. 이러한 구성은 CMOS 호환 장치에서 사용하기에 적합한 치수를 가지는 상대적으로 소형의 설계를 유지하며 상이한 채널 간의 크로스토크를 줄일 수 있다.
도 3a는 에셸 격자(200)의 다른 예시적 실시예의 개략도이다. 도시된 바와 같이 에셸 격자(200)는 입력 도파관(202)과 출력 도파관(204a 및 204b)를 포함한다. 서술된 개념을 설명하기 위하여, 하나의 입력 도파관(202)과 두 출력 도파관(204a, 204b)만이 도시된다. 하지만, 에셸 격자(200)는 임의의 적절한 수의 입력 및 출력 도파관을 포함할 수 있다. 입력 도파관(202)과 출력 도파관(204a, 204b), 특히 대응하는 입력 포트와 출력 포트는 롤런드 원(206) 주위에 위치할 수 있다. 에셸 격자(200)도 롤런드 원(206)의 반경보다 2배의 반경을 가지는 격자 원(208)을 포함한다. 도시되지 않았지만, 복수의 면이 격자 원(208) 주위에 위치할 수 있다. 도시된 예시에서, 에셸 격자(200)는 멀티플렉싱된 신호를 다수의 채널로 디멀티플렉싱하도록 구성된다. 하지만, 다른 구성에서 에셸 격자(200)는 다수의 채널을 멀티플렉싱된 신호로 멀티플렉싱하도록 구성될 수 있는데, 이 경우 에셸 격자(200)는 다수의 입력 도파관과 하나의 출력 도파관을 가질 수 있다.
멀티플렉싱된 신호(220)는 에셸 격자(200)의 자유 전파 영역을 통해 입력 도파관(202)으로부터 격자 원(208)의 면으로 이동할 수 있다. 멀티플렉싱된 신호(220)는 파장에 기반하여 회절되어 멀티플렉싱된 신호(220)를 구성하는 채널을 각으로 분리할 수 있다. 상술한 바와 같이, 각 채널이 출력 도파관(204a 및 204b) 중 다른 하나로 수신되도록 각 채널과 모드의 스펙트럼 컴포넌트는 대응하는 출력 포트에서 보강 간섭할 수 있다. 도시된 구성에서, 출력 도파관(204a)에서 전파하는 채널의 파장이나 파장 범위는 λ1로 표기되는 한편 출력 도파관(204b)에서 전파하는 채널의 다른 파장이나 파장 범위는 λ2로 표기된다.
도 3b는 도 3a의 에셸 격자(200)의 예시적인 투과 스펙트럼을 나타내는 그래프이다. 특히, 도 3b는 출력 도파관(204a, 204b)에서 수신되는 파장 범위(λ1)와 파장 범위(λ2)를 포함하여 광 신호의 투과 스펙트럼을 도시한다.
일부 구성에서, 입력 도파관(202)으로부터 에셸 격자(200)에 진입하는 멀티플렉싱된 신호(220)는 싱글 모드 광 신호인 반면, 출력 도파관(204a, 204b)을 통해 에셸 격자(200)를 탈출하는 채널은 멀티모드 신호이다. 입력 도파관(202)은 싱글 모드만이 고차 모드가 아닌 롤런드 원(206)의 슬랩 모드에서 여기되도록 싱글 모드일 수 있다. 추가적으로 또는 대안적으로, 만약 임의의 프로세스 변형, 온도 변화 또는 임의의 시프트가 있다면, 삽입 손실은 상대적으로 낮게 유지되도록, 출력 도파관(204a, 204b)은 멀티모드 도파관으로 구성될 수 있다.
에셸 격자(200)가 회절 격자이기 때문에, 상이한 파장은 롤런드 원(206) 주위의 상이한 위치로 회절되고, 상이한 출력 도파관은 원하는 특정 파장의 광 신호를 수신하도록 위치한다. 도 3a에 도시된 바와 같이, 출력 도파관(204a)은 파장 또는 파장 범위(λ1)를 가지는 광 신호(222)를 수신하도록 위치하고 출력 도파관(204b)은 파장 또는 파장 범위(λ2)를 가지는 광 신호(224)를 수신하도록 위치한다.
하지만, 광 신호(226)의 원하지 않는 파장이나 파장 범위는 광 신호(222)와 광 신호(224) 사이에 위치할 수 있다. 이들 원하지 않는 광 신호(226)는 상대적으로 약한 모드 제약에 의해 야기될 수 있는데, 예컨대 상대적으로 얇은 질화규소 슬랩 프로필에 의해 야기될 수 있다.
크로스토크는 원하지 않는 광 신호(226)가 출력 도파관(204a, 204b)과 결합될 때 야기될 수 있다. 출력 도파관(204a, 204b)의 폭을 증가시키는 것이 패스 밴드의 밴드폭을 증가시킬 수 있지만, 출력 도파관(204a, 204b)이 원하지 않는 광 신호(226)와 광학적으로 결합할 수 있기 때문에 크로스토크도 증가시킬 수 있다. 크로스토크는 롤런드 원(206)의 반경을 증가시킴으로써 감소될 수 있는데, 이것이 출력 도파관(204a, 204b) 간의 거리를 증가시키기 때문이다. 하지만, 이것은 원치 않게 에셸 격자(200)의 치수를 증가시킬 수 있고, 잠재적으로 에셸 격자(200)를 CMOS 장치 구성에 적합하지 않게 만들 수 있다. 예를 들어, 일부 환경에서, 에셸 격자(200)의 하나 이상의 치수는 250μm로 제한될 수 있다.
따라서, 일부 구성에서 에셸 격자(200)의 치수를 증가시키기 않고 크로스토크를 제거 또는 감소시키는 것이 바람직할 수 있다. 본 명세서에 서술되는 실시예는 에셸 격자 장치의 치수를 증가시키지 않고 에셸 격자 장치의 크로스토크를 감소시키도록 구현될 수 있다.
도 4a는 도파관 어셈블리(300)의 예시적인 실시예를 도시하는 사시도이다. 상술한 바와 같이, 상대적으로 얇은 질화규소 슬랩은 큰 지수형 꼬리(exponential tails) 부분을 가지는 모드 프로필을 가지는 광 신호를 낳을 수 있다(예컨대, 도 3a의 원하지 않는 광 신호(226) 참조). 이들 원하지 않는 신호는 이웃 채널을 위한 출력 도파관과 광학적으로 결합하여, 크로스토크를 유발할 수 있다. 더 자세히 후술되는 바와 같이, 도파관 어셈블리(300)는 롤런드 원의 반경이나 에셸 격자의 치수를 증가시키지 않고 크로스토크를 감소 또는 제거한다.
특히, 도파관 어셈블리(300)는 실리콘 도파관(304) 위에 위치한 질화규소 도파관(302)을 포함한다. 다른 실시예에서, 질화규소 도파관(302)은 실리콘 도파관(304) 아래에 위치할 수 있다. 어떤 경우든, 두 도파관(302, 304)은 하나가 다른 하나 바로 위로, 좌우로 정렬될 수 있다. 도 4a는 질화규소 도파관(302)과 실리콘 도파관(304)의 도파관 코어만 도시하고, 일부 실시예에서 코어는 이산화규소와 같은 클래딩 물질에 의해 둘러싸이는데, 도 4a에서 도시되지 않았지만 그럼에도 불구하고 존재할 수 있다. 이것 및 다른 실시예에서 실리콘 도파관(304)은 모드 제약을 증가시키고 크로스토크를 감소 또는 제거하기 위해 질화규소 도파관(302)와 같은 주 또는 1차 도파관과 함께 사용될 수 있는 보조 도파관의 예시이다. 상이한 물질 또는 물질 조성의 주 또는 1차 도파관과 보조 도파관이 다른 실시예에서 구현될 수 있다.
질화규소 도파관(302)과 실리콘 도파관(304)의 조합은 상대적으로 높은 측방향 모드 제약을 제공하고, 따라서 출력에서 수신되는 광 신호의 원하지 않는 파장에 의해 야기되는 크로스토크를 감소시킬 수 있다.
도시된 바와 같이, 실리콘 도파관(304)은 테이퍼링된 부분(306)을 포함할 수 있다. 도시된 구성에서, 테이퍼링된 부분(306)은 실리콘 도파관(304)의 가까운 부분에 포함된다. 예컨대 도 4b에 도시된 바와 같이, 일부 구성에서 도파관 어셈블리(309)는 실리콘 도파관(304)의 가까운 부분과 먼 부분 모두에 테이퍼링된 부분을 포함할 수 있다. 일부 구성에서, 실리콘 도파관(304)의 먼 부분은 테이퍼링된 부분(306)뿐만 아니라 테이퍼링된 부분(308)을 포함할 수 있다. 테이퍼링된 부분(306, 308)은 도파관 어셈블리(300)의 이행에서 광 손실을 감소시키도록 할 수 있다.
도시된 구성에서, 질화규소 도파관(302)은 제1 실효율을 가지고, 실리콘 도파관(304)은 제2 실효율을 가진다. 실리콘의 실효율은 질화규소의 실효율보다 높은데, 도파관 구성(300)의 채널의 모드 제약을 증가시킬 수 있게 하고, 따라서 크로스토크를 감소시킨다.
질화규소와 실리콘이 본 명세서에 서술되는 예시에서 사용되지만, 서술되는 개념은 상이한 실효율을 가지는 임의의 적절한 광 투과성 도파관 물질에 적용될 수 있다.
도 4c는 도 4a의 도파관 어셈블리(300)를 구현할 수 있는 에셸 격자의 도파관 어셈블리(310)의 예시적 실시예를 도시한다. 도시된 바와 같이, 도파관 어셈블리(310)는 하나의 입력 도파관(312a)과 다수의 출력 도파관(314a)을 포함한다. 도 4a와 관련하여 서술된 바와 같이 입력 도파관(312a) 및/또는 출력 도파관(314a)은 각각 질화규소 도파관(316a) 및 질화규소 도파관(316a) 위 또는 아래에 위치한 실리콘 도파관(318a)을 포함할 수 있다.
도 4d는 도 4a의 도파관 어셈블리(300)를 구현할 수 있는 에셸 격자의 도파관 어셈블리(320)의 다른 예시적 실시예를 도시한다. 도시된 바와 같이, 도파관 어셈블리(320)는 하나의 입력 도파관(312b)과 다수의 출력 도파관(314b)을 포함한다. 입력 도파관(312b) 및/또는 출력 도파관(314b)은 각각 질화규소 도파관(316b) 및 질화규소 도파관(316b) 위 또는 아래에 위치한 둘 이상의 실리콘 도파관(318b)을 포함할 수 있다.
일부 구성에서, 도 4b 및 4c의 입력 도파관(312a 또는 312b)과 출력 도파관(314a 및 314b) 모두 상술한 질화규소 및 실리콘(또는 다른 적절한 상이한 실효율을 가지는 광 투과 물질)을 가지는 도파관 어셈블리(300, 310 및/또는 320)를 포함할 수 있다. 이러한 구성에서, 입력 및 출력 도파관은 WDM 장치에서 삽입 손실을 감소 또는 제거하기 위해 유사 또는 동일한 광 특성을 포함할 수 있다.
도 4c에서, 도파관 어셈블리(310)는 각 질화규소 도파관(316a)에 대해 하나의 실리콘 도파관(318a)을 포함하고, 유사한 배열이 도 4a에 도시된다. 도 4d에서, 도파관 어셈블리(320)는 각 질화규소 도파관(316b)에 대해 두 실리콘 도파관(318b)을 포함한다. 두 구성 모두 질화규소 도파관(316a 및/또는 316b)에서 모드 제약을 유지하며 크로스토크를 감소 또는 제거할 수 있다. 특히, 도 4a-4d에 도시된 실리콘 도파관 구성을 가지는 하이브리드 질화규소는 도 5a-5f를 참조하여 더 후술되는 바와 같이, 모드 프로필을 변경함으로써 향상된 측방향 모드 제약을 제공할 수 있다.
도 5a-5f는 다양한 도파관 어셈블리의 모드 프로필을 도시하는 그래프이다. 도 5a는 아래 또는 위의 실리콘 도파관 없이 질화규소 도파관을 포함하는 도파관 어셈블리의 모드 프로필을 도시한다. 도 5b는 도 4a와 4b의 도파관 어셈블리(300 및 310)와 같이 아래 또는 위의 실리콘 도파관이 있는 질화규소 도파관을 포함하는 도파관 어셈블리의 모드 프로필을 도시한다. 도 5a와 5b에 도시된 도파관 어셈블리는 한 TE 모드를 지원하지만, 다른 구성이 구현될 수 있다. 도 5a와 5b를 주의하여, 도파관 어셈블리의 실리콘의 효과가 더 후술될 것이다.
도 5a의 도파관 어셈블리에서, 질화규소 도파관은 상대적으로 약한 모드 제약을 가질 수 있고, 지수형 꼬리는 도파관 코어가 충분히 넓지 않을 때 크로스토크를 유발할 수 있다. 도 5b에 도시된 바와 같이, 실리콘 도파관은 수직 방향(y 방향)으로 모드 프로필을 연장하는데 실리콘이 질화규소보다 더 높은 굴절률을 가지기 때문이다. 실제로, 실리콘은 모드 프로필을 수직 방향으로, 예컨대 502로 표기된 위치로 끌어내린다. 이것은 측 방향(x 방향)으로 모드 프로필을 좁히기도 하는데, 모드 제약을 향상시킬 수 있다. 추가적으로 또는 대안적으로, 이 구성은 감소 또는 제거되지 않으면 이웃 채널(예컨대, 이웃 도파관)과 광학적으로 결합할 수 있는 수평 지수형 꼬리를 감소 또는 제거시킬 수 있다. 수평 지수형 꼬리의 감소 또는 제거는 결국 크로스토크를 감소 또는 제거시킬 수 있다. 따라서, 도 5a와 5b는 도 4a와 4b의 실리콘 도파관 어셈블리를 가지는 하이브리드 질화규소가 수직 방향으로 광 신호의 모드 프로필을 조정함으로써 상대적으로 높은 측 방향 모드 제약과 더 작은 지수형 꼬리를 제공하는 방식을 도시한다.
일부 구성에서 질화규소 도파관은 500 나노미터 내지 3000 나노미터 사이의 치수, 예컨대 폭을 포함할 수 있다. 일부 구성에서, 질화규소 도파관 아래 또는 위의 실리콘 도파관은 수직 방향으로 모드를 조정하고 수평적으로 모드를 제약하기에 충분히 크다. 하지만, 이러한 구성에서, 질화규소 아래 또는 위의 실리콘 도파관은 광 신호가 실리콘을 통해 이동하여, 사실상 광학 모드를 실리콘으로 끌어당기는 정도로 크지 않을 수 있다. 예를 들어, 일부 구성에서 실리콘 도파관은 120 나노미터 내지 200 나노미터, 또는 150 나노미터 내지 200 나노미터 사이의 치수, 예컨대 폭을 포함할 수 있다.
일부 구성에서, 출력 도파관은 광폭 스펙트럼을 생성하여, 만약 임의의 프로세스 변형, 온도 변화 또는 임의의 시프트가 있다면, 삽입 손실이 상대적으로 낮게 유지되도록 다수의 도파관 모드를 지원하도록 설계된다. 도 5c는 아래 또는 위의 실리콘 도파관 없이 질화규소 도파관을 포함하는 2차 TE 모드를 지원하는 도파관 어셈블리의 모드 프로필을 도시한다. 도 5d는 아래 또는 위의 실리콘 도파관 있는 질화규소 도파관을 포함하는 2차 TE 모드를 지원하는 도파관 어셈블리의 모드 프로필을 도시한다. 도 5e는 아래 또는 위의 실리콘 도파관 없이 질화규소 도파관을 포함하는 3차 TE 모드를 지원하는 도파관 어셈블리의 모드 프로필을 도시한다. 도 5f는 아래 또는 위의 실리콘 도파관 있는 질화규소 도파관을 포함하는 3차 TE 모드를 지원하는 도파관 어셈블리의 모드 프로필을 도시한다. 도 5c 내지 5f에 도시된 바와 같이, 아래 또는 위의 실리콘 도파관을 포함하는 질화규소 도파관이 있는 도파관 어셈블리는 모드 제약을 향상시키고 이로써 크로스토크를 감소시킴으로써 임의의 적절한 수의 모드에 대해 모드 프로필을 향상시킬 수 있다.
상술한 실시예는 열-광학적 효과를 감소시키고 광학적 비선형성을 낮추기 위해 질화규소 또는 유사한 물질을 구현함으로써 WDM 필터의 열적 제한을 해결할 수 있다. 추가적으로 또는 대안적으로, 서술된 실시예는 적절한 광학적 및 열적 특성을 유지하며 CMOS 호환 장치에 구현되기에 적절한 크기와 치수의 WDM 필터를 포함한다. 일부 실시예는 CMOS 호환 통합 광학을 위한 능동 및 수동 기능을 향상시키기 위하여 마이크론 이하의 SOI 플랫폼에서 질화규소를 구현한다. 나아가, 개시된 실시예는 통합 광학을 위해 크로스토크를 감소 또는 제거할 수 있다.
한 예시적 실시예에서, 통합 실리콘 광학 파장 분할 디멀티플렉서는 입력 도파관, 입력 포트, 복수의 출력 도파관, 복수의 출력 포트, 제1 보조 도파관 및 복수의 보조 도파관을 포함할 수 있다. 입력 도파관은 제1 층에 형성될 수 있고 제1 실효율(n1)을 가질 수 있다. 입력 포트는 입력 도파관에 광학적으로 연결될 수 있다. 복수의 출력 도파관은 제1 층에 형성될 수 있고 제1 실효율(n1)을 가질 수 있다. 복수의 출력 포트 각각은 복수의 출력 도파관 중 대응하는 출력 도파관에 광학적으로 연결될 수 있다. 제1 보조 도파관은 제1 층의 입력 도파관 아래의 제2 층에 형성될 수 있다. 제1 보조 도파관은 제2 실효율(n2)을 가질 수 있고 두 테이퍼링 단부를 가질 수 있다. 복수의 보조 도파관은 제1 층의 복수의 출력 도파관 아래의 제2 층에 형성될 수 있다. 복수의 보조 도파관 각각은 제2 실효율(n2)을 가질 수 있고 평평한 단부와 테이퍼링 단부를 가질 수 있다. 일부 구성에서 n2는 n1보다 높을 수 있다.
일부 구성에서, n1보다 높은 n2는 입력 및 출력 도파관의 제약을 증가시킬 수 있다. 추가적으로 또는 대안적으로, n1보다 높은 n2는 복수의 출력 포트의 출력 채널 간의 크로스토크를 감소시킬 수 있다.
일부 실시예에서, 제1 층은 질화규소(SiN)를 포함할 수 있고 제2 층은 실리콘(Si)을 포함할 수 있다. 일례로, 제1 층은 질화규소(SiN)로 이루어질 수 있고 제2 층은 실리콘(Si)으로 이루어질 수 있다. 제1 층은 500 나노미터(nm) 내지 3000nm 사이의 치수를 포함할 수 있다. 제2 층은 150 나노미터(nm) 내지 200nm 사이의 치수를 포함할 수 있다. 파장 분할 디멀티플렉서는 에셸 격자 또는 어레이드 도파관 격자일 수 있다. 입력 도파관(들) 또는 출력 도파관(들)의 회절각은 15 내지 40도 사이일 수 있다.
다른 예시적 실시예에서, 통합 실리콘 광학 파장 분할 디멀티플렉서는 제1 실효율(n1)을 가지는 제1 층; 입력 도파관에 광학적으로 연결되는 입력 포트; 각각이 제1 층의 제1 실효율(n1)을 가지는 대응하는 출력 도파관에 광학적으로 연결되는 복수의 출력 포트; 제1 층의 복수의 입력 도파관 아래의 제2 층에 형성되는 보조 도파관의 제1 쌍을 포함할 수 있고, 보조 도파관 쌍은 제2 실효율(n2)을 가지고 두 테이퍼링 단부를 가진다. 일부 구성에서, n2는 n1보다 높을 수 있다.
일부 실시예에서, 통합 실리콘 광학 파장 분할 디멀티플렉서는 제2 층에 복수의 보조 도파관 쌍을 더 포함할 수 있다. 보조 도파관 쌍 각각은 제1 층의 대응하는 출력 도파관 아래에 위치할 수 있다. 보조 도파관 쌍 각각은 제2 실효율(n2) 및 두 테이퍼링 단부를 가질 수 있다. 일부 양태에서, 입력 및 출력 도파관의 제약이 증가할 수 있도록, 또는 복수의 출력 포트의 출력 채널 간의 크로스토크가 감소할 수 있도록 n2는 n1보다 높을 수 있다.
일부 구성에서, 파장 분할 디멀티플렉서는 에셸 격자일 수 있고, 입력 포트는 롤런드 원의 각위치에 위치할 수 있고, 출력 포트는 롤런드 원의 각위치에 위치할 수 있고, 및/또는 출력 포트의 각위치는 모든 고차 모드 k에 대해 λ0-λk>N x Δλ이도록 하한 및 상한값 사이에서 선택될 수 있다. 입력 도파관(들) 또는 출력 도파관(들)의 회절각은 15 내지 40도 사이일 수 있다.
다른 예시적 실시예에서, 통합 실리콘 광학 파장 분할 디멀티플렉서는 제1 층에 형성되고 제1 실효율(n1)을 가지는 복수의 입력 도파관; 각각이 복수의 입력 도파관 중 대응하는 입력 도파관에 광학적으로 연결되는 복수의 입력 포트; 제1 층에 형성되고 제1 실효율(n1)을 가지는 출력 도파관; 출력 도파관에 광학적으로 연결되는 출력 포트; 및 제1 층의 출력 도파관 아래의 제2 층에 형성되는 제1 보조 도파관을 포함할 수 있고, 제1 보조 도파관은 제2 실효율(n2)을 가지고 두 테이퍼링 단부를 가진다. 일부 구성에서, n2는 n1보다 높을 수 있다.
통합 실리콘 광학 파장 분할 디멀티플렉서는 제1 층의 복수의 입력 도파관 아래의 제2 층에 형성된 복수의 보조 도파관을 더 포함할 수 있고, 복수의 보조 도파관 각각은 제2 실효율(n2) 및 두 테이퍼링 단부를 가질 수 있다.
상기 상세한 설명과 청구범위에서 사용되는 용어와 단어는 사전적 의미로 제한되지 않으나, 본 명세서의 명확하고 일관적인 이해를 가능하게 하기 위해 사용될 뿐이다. 단수형 "a", "an" 및 "the"는 문맥이 명백히 다르게 지시하지 않는 한 복수형 대상을 포함한다. 따라서, 예컨대 "컴포넌트 표면(a component surface)"의 지칭은 이러한 표면 중 하나 이상의 지칭을 포함한다.
용어 "실질적으로"는 서술된 특성, 파라미터 또는 값이 정확히 달성될 필요가 없지만, 예컨대 공차, 측정 오류, 측정 정확도 한계 및 통상의 기술자에게 알려진 다른 인자를 포함하여 편차나 변형이 제공하도록 의도된 효과와 특성을 방해하지 않는 양으로 일어날 수 있음을 의미한다.
본 명세서의 양태는 그 사상이나 본질적 특성에서 벗어남 없이 다른 형태에 포함될 수 있다. 서술된 양태는 모든 면에서 설명적이며 비제한적으로 고려되어야 한다. 청구되는 구성 요소는 상술한 설명이 아니라 첨부되는 청구항에 의해 지시된다. 청구범위의 의미와 균등론 범위 내에서 오는 모든 변경은 그 범위 내에 포괄되는 것이다.

Claims (20)

  1. 제1 층에 형성되고 제1 실효율(n1)을 가지는 입력 도파관;
    입력 도파관에 광학적으로 연결되는 입력 포트;
    제1 층에 형성되고 제1 실효율(n1)을 가지는 복수의 출력 도파관;
    각각이 복수의 출력 도파관 중 대응하는 출력 도파관에 광학적으로 연결되는 복수의 출력 포트;
    제1 층의 입력 도파관 아래의 제2 층에 형성되는 제1 보조 도파관; 및
    제1 층의 복수의 출력 도파관 아래의 제2 층에 형성되는 복수의 보조 도파관을 포함하고,
    제1 보조 도파관은 제2 실효율(n2)을 가지고 두 테이퍼링 단부를 가지고,
    복수의 보조 도파관 각각은 제2 실효율(n2)을 가지고 평평한 단부와 테이퍼링 단부를 가지고,
    n2는 n1보다 높은 통합 실리콘 광학 파장 분할 디멀티플렉서.
  2. 청구항 1에 있어서,
    n1보다 높은 n2는 입력 및 출력 도파관의 제약을 증가시키는 통합 실리콘 광학 파장 분할 디멀티플렉서.
  3. 청구항 1에 있어서,
    n1보다 높은 n2는 복수의 출력 포트의 출력 채널 간의 크로스토크를 감소시키는 통합 실리콘 광학 파장 분할 디멀티플렉서.
  4. 청구항 1에 있어서,
    제1 층은 질화규소(SiN)를 포함하고 제2 층은 실리콘(Si)을 포함하는 통합 실리콘 광학 파장 분할 디멀티플렉서.
  5. 청구항 1에 있어서,
    제1 층은 질화규소(SiN)로 이루어지고 제2 층은 실리콘(Si)으로 이루어지는 통합 실리콘 광학 파장 분할 디멀티플렉서.
  6. 청구항 1에 있어서,
    제1 층은 500 나노미터(nm) 내지 3000nm 사이의 치수를 포함하는 통합 실리콘 광학 파장 분할 디멀티플렉서.
  7. 청구항 1에 있어서,
    제2 층은 150 나노미터(nm) 내지 200nm 사이의 치수를 포함하는 통합 실리콘 광학 파장 분할 디멀티플렉서.
  8. 청구항 1에 있어서,
    파장 분할 디멀티플렉서는 에셸 격자인 통합 실리콘 광학 파장 분할 디멀티플렉서.
  9. 청구항 1에 있어서,
    파장 분할 디멀티플렉서는 어레이드 도파관 격자인 통합 실리콘 광학 파장 분할 디멀티플렉서.
  10. 청구항 1에 있어서,
    입력 도파관의 회절각은 15 내지 40도 사이인 통합 실리콘 광학 파장 분할 디멀티플렉서.
  11. 청구항 1에 있어서,
    출력 도파관의 회절각은 15 내지 40도 사이인 통합 실리콘 광학 파장 분할 디멀티플렉서.
  12. 제1 실효율(n1)을 가지는 제1 층;
    입력 도파관에 광학적으로 연결되는 입력 포트;
    각각이 제1 층의 제1 실효율(n1)을 가지는 대응하는 출력 도파관에 광학적으로 연결되는 복수의 출력 포트;
    제1 층의 복수의 입력 도파관 아래의 제2 층에 형성되는 보조 도파관의 제1 쌍을 포함하고,
    보조 도파관 쌍은 제2 실효율(n2)을 가지고 두 테이퍼링 단부를 가지고,
    n2는 n1보다 높은 통합 실리콘 광학 파장 분할 디멀티플렉서.
  13. 청구항 12에 있어서,
    제2 층에 복수의 보조 도파관 쌍을 더 포함하고, 보조 도파관 쌍 각각은 제1 층의 대응하는 출력 도파관 아래에 위치하고, 보조 도파관 쌍 각각은 제2 실효율(n2)을 가지고, 두 테이퍼링 단부를 가지는 통합 실리콘 광학 파장 분할 디멀티플렉서.
  14. 청구항 12에 있어서,
    입력 및 출력 도파관의 제약이 증가하도록 n2는 n1보다 높은 통합 실리콘 광학 파장 분할 디멀티플렉서.
  15. 청구항 12에 있어서,
    복수의 출력 포트의 출력 채널 간의 크로스토크가 감소하도록 n2는 n1보다 높은 통합 실리콘 광학 파장 분할 디멀티플렉서.
  16. 청구항 12에 있어서,
    파장 분할 디멀티플렉서는 에셸 격자이고;
    입력 포트는 롤런드 원의 각위치에 위치하고;
    출력 포트는 롤런드 원의 각위치에 위치하고;
    출력 포트의 각위치는 모든 고차 모드 k에 대해 λ0-λk>N x Δλ이도록 하한 및 상한값 사이에서 선택되는 통합 실리콘 광학 파장 분할 디멀티플렉서.
  17. 청구항 12에 있어서,
    입력 도파관의 회절각은 15 내지 40도 사이인 통합 실리콘 광학 파장 분할 디멀티플렉서.
  18. 청구항 12에 있어서,
    출력 도파관의 회절각은 15 내지 40도 사이인 통합 실리콘 광학 파장 분할 디멀티플렉서.
  19. 제1 층에 형성되고 제1 실효율(n1)을 가지는 복수의 입력 도파관;
    각각이 복수의 입력 도파관 중 대응하는 입력 도파관에 광학적으로 연결되는 복수의 입력 포트;
    제1 층에 형성되고 제1 실효율(n1)을 가지는 출력 도파관;
    출력 도파관에 광학적으로 연결되는 출력 포트; 및
    제1 층의 출력 도파관 아래의 제2 층에 형성되는 제1 보조 도파관을 포함하고,
    제1 보조 도파관은 제2 실효율(n2)을 가지고 두 테이퍼링 단부를 가지고,
    n2는 n1보다 높은 통합 실리콘 광학 파장 분할 디멀티플렉서.
  20. 청구항 19에 있어서,
    제1 층의 복수의 입력 도파관 아래의 제2 층에 형성된 복수의 보조 도파관을 더 포함하고, 복수의 보조 도파관 각각은 제2 실효율(n2)을 가지고 두 테이퍼링 단부를 가지는 통합 실리콘 광학 파장 분할 디멀티플렉서.
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