KR20200036685A - 적층형 센서를 위한 대역 통과 필터 - Google Patents

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컹위 처우
춘하오 추앙
원하우 오
웨이치에 치앙
치엔시엔 청
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Abstract

일부 실시예들에서, 본 발명개시는 3차원 집적 칩에 관한 것이다. 3차원 집적 칩은 제1 집적 칩(IC) 다이와 제2 IC 다이를 포함한다. 제1 IC 다이는 제1 파장 범위 내의 전자기 복사선으로부터 전기 신호를 생성하도록 구성된 제1 이미지 센서 엘리먼트를 갖는다. 제2 IC 다이는 제1 파장 범위와는 상이한 제2 파장 범위 내의 전자기 복사선으로부터 전기 신호를 생성하도록 구성된 제2 이미지 센서 엘리먼트를 갖는다. 제1 대역 통과 필터는, 제1 IC 다이와 제2 IC 다이 사이에 배열되어 있고, 제1 파장 범위 내에 있는 전자기 복사선을 반사시키도록 구성된다.

Description

적층형 센서를 위한 대역 통과 필터{BAND-PASS FILTER FOR STACKED SENSOR}
본 출원은 2018년 9월 27일에 출원된 미국 가특허 출원 제62/737,321호의 우선권을 청구하며, 이 가특허 출원의 내용은 그 전체가 참조로서 본 명세서 내에서 원용된다.
이미지 센서를 갖는 집적 회로(integrated circuit; IC)는 오늘날 광범위한 전자 디바이스에서 사용된다. 최근 해에, 전하 결합 디바이스(charge-coupled device; CCD) 이미지 센서를 대체하여 주로 상보적 금속 산화물 반도체(complementary metal-oxide semiconductor; CMOS) 이미지 센서가 널리 사용되는 것을 보기 시작했다. CCD 이미지 센서와 비교하여, CMOS 이미지 센서는 낮은 전력 소모, 소형 크기, 빠른 데이터 처리, 직접 데이터 출력, 및 낮은 제조 비용으로 인해 계속해서 선호되고 있다.
일부 실시예들에서, 본 발명개시는 3차원 집적 칩에 관한 것이다. 3차원 집적 칩은, 제1 파장 범위 내의 전자기 복사선으로부터 전기 신호를 생성하도록 구성된 제1 이미지 센서 엘리먼트를 갖는 제1 집적 칩(IC) 다이; 제1 파장 범위와는 상이한 제2 파장 범위 내의 전자기 복사선으로부터 전기 신호를 생성하도록 구성된 제2 이미지 센서 엘리먼트를 갖는 제2 IC 다이; 및 제1 IC 다이와 제2 IC 다이 사이에 배열되어 있고, 제1 파장 범위 내에 있는 전자기 복사선을 반사시키도록 구성된 제1 대역 통과 필터를 포함한다. 일부 실시예들에서, 집적 칩은 제2 IC 다이에 의해 제1 IC 다이로부터 분리된 제2 대역 통과 필터를 더 포함하고, 제2 대역 통과 필터는 제2 파장 범위 내에 있는 전자기 복사선을 반사시키도록 구성된다. 일부 실시예들에서, 제1 대역 통과 필터는 제1 굴절률을 갖는 제1 물질층과, 제1 굴절률보다 작은 제2 굴절률을 갖는 제2 물질층을 포함한다. 일부 실시예들에서, 제1 대역 통과 필터는 제1 실리콘층, 제1 실리콘 이산화물층, 및 제2 실리콘층을 포함하며, 제1 실리콘 이산화물층은 제1 실리콘층과 접촉하는 제1 표면으로부터 제2 실리콘층과 접촉하는 제2 표면까지 연속적으로 연장된다. 일부 실시예들에서, 제1 IC 다이는 제1 기판 및 복수의 도전성 상호연결층을 둘러싸는 복수의 적층형 레벨간 유전체(ILD)층을 갖는 제1 유전체 구조물을 포함한다. 일부 실시예들에서, 제1 대역 통과 필터는 제1 유전체 구조물과 제2 IC 다이 사이에 배열된다. 일부 실시예들에서, 집적 칩은, 제1 유전체 구조물의 측벽들 사이에서 횡측으로 배열되어 있고, 제1 대역 통과 필터 위에 있는 위치에서 복수의 적층형 ILD층을 수직으로 관통하여 연장되는 유전체 도파관을 더 포함한다. 일부 실시예들에서, 제1 대역 통과 필터는 제1 유전체 구조물의 측벽들 사이에 배열된다. 일부 실시예들에서, 제1 대역 통과 필터는 제2 파장 범위를 포함하는 통과대역 내에서 전자기 복사선을 통과시키도록 구성된다. 일부 실시예들에서, 집적 칩은 제1 IC 다이 위에 배열된 도파관을 더 포함하고, 도파관은 제1 IC 다이를 마주보고 있는 바닥면 및 제1 IC 다이를 등지고 있는 최상면을 가지며, 바닥면은 최상면보다 더 작은 폭을 갖는다. 일부 실시예들에서, 제1 IC 다이는 제2 IC 다이를 등지고 있는 실질적으로 평면인 제1 윗면을 갖는 제1 기판을 포함하고, 제2 IC 다이는 제1 IC 다이를 마주보고 있는 제2 윗면을 갖는 제2 기판을 포함하며, 제2 윗면은 제2 윗면 내에 하나 이상의 리세스를 규정하는 경사진 측벽들을 갖는다.
다른 실시예들에서, 본 발명개시는 적층형 이미지 센서 디바이스에 관한 것이다. 적층형 이미지 센서 디바이스는, 제1 기판 내에 배치되고, 제1 파장 범위 내의 전자기 복사선으로부터 전기 신호를 생성하도록 구성된 제1 이미지 센서 엘리먼트 - 상기 제1 기판은 입사 복사선을 수신하도록 구성된 제1 표면 및 제1 표면과는 반대측에 있는 제2 표면을 가짐 -; 제2 기판 내에 배치되고, 제1 파장 범위와는 상이한 제2 파장 범위 내의 전자기 복사선으로부터 전기 신호를 생성하도록 구성된 제2 이미지 센서 엘리먼트; 및 제1 기판의 제2 표면과 제2 기판 사이에 배열되어 있고, 제1 굴절률을 갖는 제1 물질층과 제1 굴절률과는 상이한 제2 굴절률을 갖는 제2 물질층을 교대로 포함하는 제1 대역 통과 필터를 포함하며, 제1 대역 통과 필터는 제1 파장 범위 내의 전자기 복사선을 반사시키되 제2 파장 범위 내의 전자기 복사선을 통과시키도록 구성된다. 일부 실시예들에서, 적층형 이미지 센서 디바이스는 제2 기판에 의해 제1 기판으로부터 분리된 제2 대역 통과 필터를 더 포함하고, 제2 대역 통과 필터는 제3 굴절률을 갖는 제3 물질층들과 제3 굴절률보다 작은 제4 굴절률을 갖는 제4 물질층들을 교대로 포함한다. 일부 실시예들에서, 제1 대역 통과 필터는 제2 대역 통과 필터와는 상이한 갯수의 층들을 갖는다. 일부 실시예들에서, 적층형 이미지 센서 디바이스는, 제2 대역 통과 필터에 의해 제2 기판으로부터 분리된 제3 기판, 및 제3 기판 내에 배치되고, 제1 파장 범위 및 제2 파장 범위와는 상이한 제3 파장 범위 내의 전자기 복사선으로부터 전기 신호를 생성하도록 구성된 제3 이미지 센서 엘리먼트를 더 포함한다. 일부 실시예들에서, 적층형 이미지 센서 디바이스는, 제1 기판의 제2 표면을 따라 배열되어 있고, 복수의 제1 도전성 상호연결층을 둘러싸는 복수의 제1 적층형 레벨간 유전체(ILD)층을 포함하는 제1 유전체 구조물, 및 제2 기판의 표면을 따라 배열되어 있고, 복수의 제2 도전성 상호연결층을 둘러싸는 복수의 제2 적층형 ILD층을 포함하는 제2 유전체 구조물을 더 포함한다. 일부 실시예들에서, 제1 대역 통과 필터는 제1 유전체 구조물의 측벽들 사이에 배열된다. 일부 실시예들에서, 적층형 이미지 센서 디바이스는, 제2 기판을 관통하여 연장되고, 복수의 제1 도전성 상호연결층을 복수의 제2 도전성 상호연결층에 전기적으로 결합시키는 기판 관통 비아(TSV)를 더 포함하며, TSV는 제1 대역 통과 필터를 관통하여 연장된다. 일부 실시예들에서, 제1 기판은 제1 두께를 갖고, 제2 기판은 제1 두께보다 큰 제2 두께를 갖는다.
또다른 실시예들에서, 본 발명개시는 3차원 집적 칩을 형성하는 방법에 관한 것이다. 본 방법은, 제1 기판 내에 제1 이미지 센서 엘리먼트를 형성하는 단계 - 상기 제1 이미지 센서 엘리먼트는 제1 파장 범위 내의 전자기 복사선으로부터 전기 신호를 생성하도록 구성됨 -; 제2 기판 내에 제2 이미지 센서 엘리먼트를 형성하는 단계 - 상기 제2 이미지 센서 엘리먼트는 제2 파장 범위 내의 전자기 복사선으로부터 전기 신호를 생성하도록 구성됨 -; 제2 기판 위에 제1 대역 통과 필터를 형성하기 위해 복수의 퇴적 공정들을 수행하는 단계 - 상기 제1 대역 통과 필터는 제1 굴절률을 갖는 제1 물질과 제1 굴절률보다 작은 제2 굴절률을 갖는 제2 물질의 복수의 교대층들을 가짐 -; 및 제1 기판을 제1 대역 통과 필터에 접합시키는 단계를 포함한다.
따라서, 일부 실시예들에서, 본 발명개시는 인접한 이미지 센서 엘리먼트들 간의 크로스토크를 감소시키도록 구성된 기판간 대역 통과 필터를 포함하는 적층형 이미지 센서 디바이스에 관한 것이다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 기판간 대역 통과 필터를 포함하는 적층형 이미지 센서 디바이스의 일부 실시예들의 블록도를 나타낸다.
도 2는 기판간 대역 통과 필터를 포함하는 적층형 이미지 센서 디바이스의 일부 추가적인 실시예들의 단면도를 나타낸다.
도 3은 기판간 대역 통과 필터를 포함하는 적층형 이미지 센서 디바이스의 일부 추가적인 실시예들의 단면도를 나타낸다.
도 4는 기판간 대역 통과 필터의 일부 실시예들의 단면도를 나타낸다.
도 5는 기판간 대역 통과 필터를 포함하는 적층형 이미지 센서 디바이스의 일부 추가적인 실시예들의 단면도를 나타낸다.
도 6a 내지 도 6d는 상이한 기판간 대역 통과 필터 구성들을 갖는 적층형 이미지 센서 디바이스들의 일부 실시예들의 단면도들을 나타낸다.
도 7a 내지 도 7c는 기판간 대역 통과 필터와 통합된 상이한 센서 구성들을 갖는 적층된 이미지 센서 디바이스들의 일부 실시예들의 단면도들을 나타낸다.
도 8a와 도 8b는 기판간 대역 통과 필터를 포함하는 적층형 이미지 센서 디바이스의 일부 추가적인 실시예들을 나타낸다.
도 9는 기판간 대역 통과 필터를 갖는 적층형 이미지 센서 디바이스를 포함하는 집적 칩 구조물의 일부 실시예들의 단면도를 나타낸다.
도 10 내지 도 26은 기판간 대역 통과 필터를 포함하는 적층형 이미지 센서 디바이스를 형성하는 방법의 일부 실시예들의 단면도들을 나타낸다.
도 27은 기판간 대역 통과 필터를 포함하는 적층형 이미지 센서 디바이스를 형성하는 방법의 일부 실시예들의 흐름도를 나타낸다.
도 28 내지 도 35는 기판간 대역 통과 필터를 포함하는 적층형 이미지 센서 디바이스를 형성하는 방법의 일부 추가적인 실시예들의 단면도들을 나타낸다.
도 36은 기판간 대역 통과 필터를 포함하는 적층형 이미지 센서 디바이스를 형성하는 방법의 일부 추가적인 실시예들의 흐름도를 나타낸다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
뿐만 아니라, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
최근 해에, 3차원 집적 칩(three-dimensional integrated chip; 3DIC)이 반도체 산업에서 폭넓게 사용되기 시작했다. 3DIC는 다중 집적 칩 다이를 서로 위아래로 적층시켜서 제조된다. 적층형 집적 칩 다이는 집적 칩 다이를 관통하여 수직으로 연장되는 기판 관통 비아(through-substrate-via; TSV)를 사용하여 전기적으로 상호연결된다. 집적 칩 다이를 수직으로 상호연결함으로써, 적층형 집적 칩 다이는 단일 집적 칩 디바이스로서 동작한다.
상보적 금속 산화물 반도체(CMOS) 이미지 센서는 이미지 센서 다이 상에 형성될 수 있고, 이 이미지 센서 다이는 3DIC 내에 집적될 수 있다. 통상적으로, 이미지 센서 다이는 로직 및/또는 메모리를 갖는 집적 칩 다이 상에 적층된다. 그러나, 다중 이미지 센서 다이가 또한 3DIC에서 적층될 수 있어서, 수직으로 적층된 이미지 센서 엘리먼트들의 어레이들을 초래시킨다. 일반적으로, 이러한 적층된 이미지 센서 디바이스에 제공되는 광은 상이한 파장을 갖는 광범위한 색상들을 포함한다. 광이 반도체 물질 내로 침투하는 깊이는 파장의 함수이다. 따라서, 이미지 센서 다이가 서로 위아래로 적층될 때, 상이한 색상들에 감응하는 이미지 센서들을 3DIC의 상이한 높이에 배치함으로써 상이한 파장의 광 스펙트럼이 분리(즉, 필터링)될 수 있다.
그러나, 각각의 이미지 센서 엘리먼트(예를 들어, 광다이오드)의 스펙트럼 감도는 파장의 범위에 걸쳐 있다. 따라서, 침투 깊이에 기초하여 상이한 파장의 광을 효과적으로 분리하기 위해, 이미지 센서 다이의 두께는 비교적 두껍게 제조된다. 그러나, 이미지 센서 다이의 두께가 증가함에 따라, 횡측으로 인접한 센서들과 수직으로 인접한 디바이스들 간의 크로스토크(cross-talk)(예를 들어, 스펙트럼 크로스토크)가 또한 증가할 수 있다. 이것은, 적층형 이미지 센서 디바이스에 비스듬히 입사하는 광은 큰 두께에 걸쳐 큰 횡측 거리를 이동하고, 이로써 횡측으로 인접한 센서들에 도달할 수 있기 때문이다. 또한, 이미지 센서 다이의 두께를 증가시키면 상이한 파장의 광을 효과적으로 분리시키지만, 이는 또한 다이 내의 이미지 센서들의 감도를 더 넓은 범위의 광 파장으로 증가시킨다. 크로스토크의 증가는 하나의 픽셀용으로 의도된 광이 다른 픽셀에 의해 원하지 않게 감지되게 함으로써 CMOS 이미지 센서(CMOS image sensor; CIS) 집적 칩에 의해 캡처된 이미지의 품질을 떨어뜨린다.
일부 실시예들에서, 본 발명개시는 인접한 이미지 센서 엘리먼트들 간의 크로스토크를 감소시키도록 구성된 기판간 대역 통과 필터를 포함하는 적층형 이미지 센서 디바이스에 관한 것이다. 적층형 이미지 센서 디바이스는 제2 이미지 센서 엘리먼트를 갖는 제2 기판 상에 적층된, 제1 이미지 센서 엘리먼트를 갖는 제1 기판을 포함한다. 제1 이미지 센서 엘리먼트는 제1 파장 범위 내의 전자기 복사선으로부터 전기 신호를 생성하도록 구성된다. 제2 이미지 센서 엘리먼트는 제2 파장 범위 내의 전자기 복사선으로부터 전기 신호를 생성하도록 구성된다. 대역 통과 필터는 제1 기판과 제2 기판 사이에 배열된다. 대역 통과 필터는 제1 파장 범위를 포함하는 전자기 복사선을 반사시키되 제2 파장 범위를 포함하는 통과대역 내의 전자기 복사선을 통과시키도록 구성된다. 제1 파장 범위를 포함하는 전자기 복사선을 반사시킴으로써, 제1 기판에서의 전자기 복사선의 경로의 길이가 증가될 수 있다. 제1 기판에서의 전자기 복사선의 경로의 길이를 증가시킴으로써, 제1 기판의 두께는 감소되어, 전자기 복사선의 흡수를 감소시키지 않고서 적층형 이미지 센서 디바이스 내의 크로스토크를 감소시킬 수 있다.
도 1은 기판간 대역 통과 필터를 포함하는 적층형 이미지 센서 디바이스(100)의 일부 실시예들의 블록도를 나타낸다.
적층형 이미지 센서 디바이스(100)는 제2 이미지 센서 엘리먼트(104b)를 갖는 제2 집적 칩(integrated chip; IC) 다이(102b) 상에 적층된, 제1 이미지 센서 엘리먼트(104a)를 갖는 제1 IC 다이(102a)를 포함한다. 제1 이미지 센서 엘리먼트(104a)와 제2 이미지 센서 엘리먼트(104b)는 전자기 복사선(108)(예를 들어, 광자)을 전기 신호로 변환하도록(즉, 전자기 복사선(108)으로부터 전자 정공 쌍을 생성하도록) 구성된다. 제1 이미지 센서 엘리먼트(104a)는 제1 파장 범위 내의 전자기 복사선(108)으로부터 전기 신호를 생성하도록 구성되는 반면에, 제2 이미지 센서 엘리먼트(104b)는 제1 파장 범위와는 상이한 제2 파장 범위 내의 전자기 복사선(108)으로부터 전기 신호를 생성하도록 구성된다. 예를 들어, 제1 이미지 센서 엘리먼트(104a)는 가시광선(즉, 약 400㎚와 약 700㎚ 사이의 범위의 파장을 갖는 전자기 복사선)으로부터 전기 신호를 생성하도록 구성될 수 있는 반면에, 제2 이미지 센서 엘리먼트(104b)는 적외선(즉, 약 700㎚와 약 1㎜ 사이의 범위의 파장을 갖는 전자기 복사선)으로부터 전기 신호를 생성하도록 구성될 수 있다.
대역 통과 필터(106)는 제1 IC 다이(102a)와 제2 IC 다이(102b) 사이에 배열된다. 대역 통과 필터(106)는 통과대역 밖에 있고 제1 파장 범위를 포함하는 전자기 복사선(108)을 반사시키되 제2 파장 범위를 포함하는 통과대역 내의 전자기 복사선(108)을 통과시키도록 구성된다. 예를 들어, 대역 통과 필터(106)는 적외선(즉, 약 700㎚와 약 1㎜ 사이의 범위의 파장을 갖는 전자기 복사선)을 통과시킬 수 있되, 적외선이 아닌 전자기 복사선(즉, 약 700㎚보다는 작고 1㎜보다는 큰 파장을 갖는 전자기 복사선)을 반사시킬 수 있다.
제1 파장 범위 내에 포함된 파장을 갖는 전자기 복사선(108)을 반사시킴으로써, 제1 IC 다이(102a) 내에서 전파되는 전자기 복사선의 경로는 제1 파장 범위 밖의 전자기 복사선의 경로에 영향을 미치지 않고서 길어진다. 제1 IC 다이(102a) 내에서 전자기 복사선의 경로를 길게함으로써, 제1 이미지 센서 엘리먼트(104a)는 더 많은 복사선을 흡수할 수 있고, 이에 따라 제1 이미지 센서 엘리먼트(104a)의 양자 효율(quantum efficiency; QE)을 향상시킬 수 있다. 또한, 제1 IC 다이(102a) 내에서 전파되는 전자기 복사선의 경로를 길게하면, 제1 IC 다이(102a)의 두께를 감소시킬 수 있고, 이에 따라 제1 IC 다이(102a) 내의 인접한 이미지 센서 엘리먼트들 간의 크로스토크를 감소시킬 수 있다.
도 2는 기판간 대역 통과 필터를 포함하는 적층형 이미지 센서 디바이스(200)의 단면도의 일부 추가적인 실시예들을 나타낸다.
적층형 이미지 센서 디바이스(200)는 복수의 이미지 센서 엘리먼트(104a~104d)를 포함하는 복수의 적층형 IC 다이(102a~102d)를 포함한다. 복수의 적층형 IC 다이(102a~102d)는 하나 이상의 도전성 상호연결층(202)(예를 들어, 금속 와이어, 비아, 기판 관통 비아 등)을 통해 전기적으로 연결된다. 복수의 이미지 센서 엘리먼트(104a~104d)는 전자기 복사선의 상이한 파장들에 응답하여 전기 신호를 생성하도록 구성된다. 일부 실시예들에서, 복수의 적층형 IC 다이(102a~102d)는 반도체 기판(예를 들어, 실리콘 기판, 게르마늄 기판 등)을 포함할 수 있다. 일부 실시예들에서, 복수의 이미지 센서 엘리먼트(104a~104d)는 광검출기, 광다이오드, 전하 결합 디바이스 등을 포함할 수 있다.
일부 실시예들에서, 적층형 이미지 센서 디바이스(200)는 제1 이미지 센서 엘리먼트(104a)를 갖는 제1 IC 다이(102a), 제2 이미지 센서 엘리먼트(104b)를 갖는 제2 IC 다이(102b), 제3 이미지 센서 엘리먼트(104c)를 갖는 제3 IC 다이(102c), 및 제4 이미지 센서 엘리먼트(104d)를 갖는 제4 IC 다이(102d)를 포함한다. 제1 이미지 센서 엘리먼트(104a)는 청색광(예를 들어, 약 450㎚와 약 490㎚ 사이의 파장을 갖는 광)을 검출하도록 구성될 수 있다. 제2 이미지 센서 엘리먼트(104b)는 녹색광(예를 들어, 약 520㎚와 약 560㎚ 사이의 파장을 갖는 광)을 검출하도록 구성될 수 있다. 제3 이미지 센서 엘리먼트(104c)는 적색광(예를 들어, 약 635㎚와 약 700㎚ 사이의 파장을 갖는 광)을 검출하도록 구성될 수 있다. 제4 이미지 센서 엘리먼트(104d)는 적외선(예를 들어, 약 700㎚와 약 1㎜ 사이의 파장을 갖는 광)을 검출하도록 구성될 수 있다.
복수의 기판(102a~102d)은 복수의 대역 통과 필터(106a~106c)에 의해 분리되어 있다. 예를 들어, 제1 대역 통과 필터(106a)는 제1 IC 다이(102a)와 제2 IC 다이(102b) 사이에 배열되고, 제2 대역 통과 필터(106b)는 제2 IC 다이(102b)와 제3 IC 다이(102c) 사이에 배열되고, 제3 대역 통과 필터(106c)는 제3 IC 다이(102c)와 제4 IC 다이(102d) 사이에 배열되며, 제4 대역 통과 필터(106d)는 제4 IC 다이(102d) 아래에 배열된다.
동작 동안, 입사광(204i)은 제1 IC 다이(102a)의 최상부에 부딪친다. 입사광(204i)은 전자기 스펙트럼에 걸친 전자기 복사선(예를 들어, 약 1㎜ 내지 약 10㎚의 파장을 갖는 전자기 복사선)을 포함한다. 입사광(204i)은 제1 이미지 센서 엘리먼트(104a)와 상호작용한다. 제1 대역 통과 필터(106a)는 입사광(204i)을 수신하고, 제1 값보다 큰(예를 들어, 약 490㎚보다 큰) 파장을 갖는 광(206p)을 제2 IC 다이(102b)로 통과시키는 반면에, 제1 값보다 작은 파장을 갖는 광(206r)을 제1 IC 다이(102a)로 되반사시키도록 구성된다(반사광(206r)은 제1 이미지 센서 엘리먼트(104a)에 의해 추가로 흡수될 수 있다). 제2 대역 통과 필터(106b)는 제2 값(예를 들어, 약 560㎚)보다 큰 파장을 갖는 광(208p)을 제3 IC 다이(102c)로 통과시키는 반면에, 제2 값보다 작은 파장을 갖는 광(208r)을 제2 IC 다이(102b)로 되반사시키도록 구성된다(반사광(208r)은 제2 이미지 센서 엘리먼트(104b)에 의해 추가로 흡수될 수 있다). 제3 대역 통과 필터(106c)는 제3 값(예를 들어, 약 700㎚)보다 큰 파장을 갖는 광(210p)을 제4 IC 다이(102d)로 통과시키는 반면에, 제3 값보다 작은 파장을 갖는 광(210r)을 제3 IC 다이(102c)로 되반사시키도록 구성된다(반사광(210r)은 제3 이미지 센서 엘리먼트(104c)에 의해 추가로 흡수될 수 있다). 제4 대역 통과 필터(106d)는 제4 값(예를 들어, 약 600㎚)보다 큰 파장을 갖는 광(212r)을 제4 IC 다이(102d)로 되반사시키도록 구성된다(반사광(212r)은 제4 이미지 센서 엘리먼트(104d)에 의해 추가로 흡수될 수 있다).
일부 실시예들에서, 복수의 IC 다이(102a~102d)는 상이한 두께를 갖는 반도체 기판들을 포함할 수 있다. 일부 실시예들에서, 복수의 IC 다이(102a~102d)는 제1 IC 다이(102a)로부터 제4 IC 다이(102d)까지 단조 증가하는 두께를 갖는 반도체 기판들을 포함할 수 있다. 예를 들어, 제1 IC 다이(102a)는 제1 두께(t1)를 갖는 제1 반도체 기판을 가질 수 있고, 제2 IC 다이(102b)는 제2 두께(t2>t1)를 갖는 제2 반도체 기판을 가질 수 있고, 제3 IC 다이(102c)는 제3 두께(t3>t2)를 갖는 제3 반도체 기판을 가질 수 있으며, 제4 IC 다이(102d)는 제4 두께(t4>t3)를 갖는 제4 반도체 기판을 가질 수 있다.
복수의 IC 다이(102a~102d) 사이에 대역 통과 필터(106a~106d)를 배열함으로써, 반도체 기판들의 두께는 광 스펙트럼을 수직 거리에서 여전히 효과적으로 분리시키면서 감소될 수 있다. 또한, 수직 방향으로 광 스펙트럼을 분리시키기 위해 대역 통과 필터(106a~106b)를 사용하는 것은 또한 이미지 센서 엘리먼트(104a~104d)의 크로스토크를 감소시킨다. 예를 들어, 일부 실시예들에서, 제1 이미지 센서 엘리먼트(104a)는 청색광에 감응할 수 있고, 제2 이미지 센서 엘리먼트(104b)는 녹색광에 감응할 수 있으며, 제3 이미지 센서 엘리먼트(104c)는 적색광에 감응할 수 있다. 이러한 실시예들에서, 제2 이미지 센서 엘리먼트(104b)는 제1 기판(102a)이 충분히 두꺼울 때 청색광에 감응하지 않을 것이다. 그러나, 제2 이미지 센서 엘리먼트(104b)가 청색광에 감응하지 못하도록 제1 기판(102a)이 충분히 두꺼우면, 제1 이미지 센서 엘리먼트(102a)는 녹색광 및 적색광에 감응할 수 있다. 따라서, 제1 기판(102a) 및/또는 제2 기판(102b)의 두께를 조정하는 것에 의해 제1 이미지 센서 엘리먼트(104a)와 제2 이미지 센서 엘리먼트(104b) 둘 다의 크로스토크를 향상시키는 것은 어렵다. 제1 대역 통과 필터(106a)는 청색광을 제1 이미지 센서 엘리먼트(104a)로 되반사시키기 때문에, 녹색광 및 적색광의 경로 길이를 증가시키지 않으면서 청색광의 경로 길이가 증가한다. 이것은 제1 기판(102a)이 더 얇아지더라도 제2 이미지 센서 엘리먼트(104b)가 청색광에 감응하지 않게 한다. 이것은 또한, 제1 이미지 센서 엘리먼트(104a)가 녹색광 및 적색광에 감응하지 않게 하여, 제1 이미지 센서 엘리먼트(104a)와 제2 이미지 센서 엘리먼트(104b) 둘 다의 크로스토크를 감소시킨다.
도 3은 기판간 대역 통과 필터를 포함하는 적층형 이미지 센서 디바이스(300)의 일부 추가적인 실시예들의 단면도를 나타낸다.
적층형 이미지 센서 디바이스(300)는 대역 통과 필터(106)에 의해 분리된 제1 IC 다이(102a)와 제2 IC 다이(102b)를 포함한다. 제1 IC 다이(102a)는 제1 이미지 센서 엘리먼트(104a)를 포함하고, 제2 IC 다이(102b)는 제2 이미지 센서 엘리먼트(104b)를 포함한다. 일부 실시예들에서, 제1 IC 다이(102a)는, 제1 이미지 센서 엘리먼트(104a)가 제2 이미지 센서 엘리먼트(104b) 바로 위에 있도록, 제2 IC 다이(102b) 상에 적층된다. 다른 실시예들(미도시됨)에서, 제1 IC 다이(102a)는, 제1 이미지 센서 엘리먼트(104a)가 제2 이미지 센서 엘리먼트(104b)로부터 횡측으로 오프셋되어 있도록, 제2 IC 다이(102b) 상에 적층된다.
제1 IC 다이(102a)는 제1 측면(301a)과 제2 측면(301c)을 갖는 제1 기판(302a)을 포함한다. 일부 실시예들에서, 제1 측면(301a)은 제1 기판(302a)의 전측면일 수 있고, 제2 측면(301c)은 제1 기판(302a)의 후측면일 수 있다. 다른 실시예들에서, 제1 측면(301a)은 후측면일 수 있고, 제2 측면(301c)은 전측면일 수 있다. 제1 기판(302a)의 내면들은 제1 이미지 센서 엘리먼트(104a)의 대향 측부들 상에서 제1 기판(302a)의 제1 측면(301a) 내로 연장되는 하나 이상의 트렌치를 규정한다. 하나 이상의 트렌치는 딥 트렌치 격리(deep trench isolation; DTI) 구조물(308)을 규정하기 위해 하나 이상의 유전체층(304~306)으로 채워진다. 다양한 실시예들에서, 제1 유전체층(304)은 하이 k(high-k) 유전체 물질을 포함할 수 있고, 제2 유전체층(306)은 산화물(예를 들어, 실리콘 이산화물), 질화물(예를 들어, 실리콘 질화물) 등을 포함할 수 있다.
제2 IC 다이(102b)는 제1 측면(303a)과 제2 측면(303c)을 갖는 제2 기판(302b)을 포함한다. 일부 실시예들에서, 제1 측면(303a)은 제2 기판(302b)의 전측면일 수 있고, 제2 측면(303c)은 제2 기판(302b)의 후측면일 수 있다. 다른 실시예들에서, 제1 측면(303a)은 후측면일 수 있고, 제2 측면(303c)은 전측면일 수 있다. 제2 기판(302b)의 내면들은 제2 이미지 센서 엘리먼트(104b)의 대향 측부들 상에서 제2 기판(302b) 내로 연장되는 하나 이상의 트렌치를 규정한다. 하나 이상의 트렌치는 제2 기판(302b) 내에서 하나 이상의 DTI 구조물(308)을 규정하기 위해 하나 이상의 유전체층(304~306)으로 채워진다. 일부 실시예들에서, 제2 기판(302b)의 제1 측면(303a)은 제2 기판(302b)의 제1 측면(303a)으로부터의 복사선의 반사를 감소시키도록 구성된 하나 이상의 리세스(310)를 규정하는 경사면을 가질 수 있다. 일부 실시예에서, 하나 이상의 리세스(310)를 규정하는 경사면은 제2 기판(302b)의 제2 측면(303c)에 대해 약 45°와 약 55° 사이의 범위의 각도(α1)를 형성할 수 있다. 일부 실시예들에서, 하나 이상의 리세스(310)는 주기적인 패턴으로 배열될 수 있다.
일부 실시예들에서, 반사 엘리먼트(316)가 제1 기판(302a) 내의 DTI 구조물(308) 위에 배열될 수 있다. 반사 엘리먼트(316)는 광의 내부 반사를 증가시켜서, 제1 기판(302a) 밖으로 나오는 후방 산란광의 양을 감소시키도록 구성된다. 광의 내부 반사를 증가시킴으로써, 제1 기판(302a)은 더 많은 복사선을 흡수할 수 있고, 이로써 적층형 이미지 센서 디바이스(300)의 양자 효율을 증가시킬 수 있다. 다양한 실시예들에서, 반사 엘리먼트(316)는 알루미늄(Al), 로듐(Rh), 철(Fe) 등과 같은 금속을 포함할 수 있다. 다른 실시예들에서, 반사 엘리먼트(316)는 에어 갭을 포함할 수 있다.
일부 실시예들에서, 컬러 필터(312)가 제1 IC 다이(102a) 위에 배열될 수 있다. 이러한 일부 실시예들에서, 제1 이미지 센서 엘리먼트(104a)는 가시광(예를 들어, 청색광)에 감응할 수 있는 반면, 제2 이미지 센서 엘리먼트(104b)는 적외선에 감응할 수 있다. 컬러 필터(312)는 가시광의 특정 파장을 투과시키되 가시광의 다른 파장을 차단하도록 구성된다. 다른 실시예들에서, 컬러 필터(312)는 생략될 수 있다. 마이크로렌즈(314)가 제1 IC 다이(102a) 위에 배열될 수 있다. 동작 동안, 마이크로렌즈(314)는 제1 IC 다이(102a)쪽으로 입사 복사선(예를 들어, 광)을 포커싱하도록 구성된다.
도 4는 기판간 대역 통과 필터의 일부 실시예들의 단면도(400)를 나타낸다.
단면도(400)에서 도시된 바와 같이, 대역 통과 필터(106)는 복수의 적층된 층들을 갖는 다중 막 구조를 포함한다. 복수의 적층된 층들은 제1 물질층들(402)과 제2 물질층들(404)을 포함한다. 제1 물질층들(402)과 제2 물질층들(404)은 주기적인 교대 순서로 적층된다. 예를 들어, 대역 통과 필터(106)는 제1 물질층(402), 그 위에 있는 제2 물질층(404), 그 위에 있는 제1 물질층(402) 등을 포함할 수 있다. 일부 실시예들에서, 대역 통과 필터(106)는 5개 또는 이보다 많은 수의 제1 물질층들(402)과 4개 또는 이보다 많은 수의 제2 물질층들(404)을 가질 수 있다. 대역 통과 필터가 더 적은 수의 제1 물질층들(402)과 제2 물질층들(404)을 갖는다면, 대역 통과 필터(106)는 입사 복사선을 충분히 필터링할 수 없을 수도 있다.
일부 실시예들에서, 제1 물질층들(402)은 제1 굴절률을 가지며, 제2 물질층들(404)은 제1 굴절률과는 상이한 제2 굴절률을 갖는다. 일부 실시예들에서, 제1 굴절률은 제2 굴절률보다 작다. 예를 들어, 일부 실시예들에서, 제1 굴절률은 3보다 클 수 있고, 제2 굴절률은 3보다 작을 수 있다. 일부 추가적인 실시예들에서, 제1 굴절률은 약 3과 약 4 사이의 제1 범위 내에 있고, 제2 굴절률은 약 1과 약 2 사이의 제2 범위 내에 있을 수 있다. 일부 실시예들에서, 제1 물질층들(402)은 실리콘을 포함할 수 있고, 제2 물질층들(404)은 실리콘 이산화물을 포함할 수 있다.
일부 실시예들에서, 제1 물질층들(402)은 제1 두께(t1)를 가질 수 있고, 제2 물질층들(404)은 제2 두께(t2)를 가질 수 있다. 일부 실시예들에서, 제1 두께(t1)는 제2 두께(t2)보다 작다. 일부 실시예들에서, 제1 두께(t1)는 약 17㎚와 약 170㎚ 사이의 범위 내에 있을 수 있다. 일부 실시예들에서, 제2 두께(t2)는 약 30㎚와 약 300㎚ 사이의 범위 내에 있을 수 있다.
도 5는 기판간 대역 통과 필터를 포함하는 적층형 이미지 센서 디바이스(500)의 일부 추가적인 실시예들의 단면도를 나타낸다.
적층형 이미지 센서 디바이스(500)는 제1 대역 통과 필터(106a)에 의해 분리된 제1 IC 다이(102a)와 제2 IC 다이(102b)를 포함한다. 제2 대역 통과 필터(106b)는 제2 IC 다이(102b)에 의해 제1 IC 다이(102a)로부터 분리된다. 제1 대역 통과 필터(106a)는 제1 굴절률을 갖는 제1 물질층들(402a)과 제1 굴절률보다 작은 제2 굴절률을 갖는 제2 물질층들(404a)을 교대로 포함한다. 제2 대역 통과 필터(106b)는 제3 굴절률을 갖는 제3 물질층들(402b)과 제3 굴절률보다 작은 제4 굴절률을 갖는 제4 물질층들(404b)을 교대로 포함한다. 일부 실시예들에서, 제1 물질층들(402a)은 제3 물질층들(402b)과 동일한 물질일 수 있고, 제2 물질층들(404a)은 제4 물질층들(404b)과 동일한 물질일 수 있다. 다른 실시예들에서, 제1 물질층들(402a)은 제3 물질층들(402b)과는 상이한 물질일 수 있고, 제2 물질층들(404a)은 제4 물질층들(404b)과는 상이한 물질일 수 있다.
제1 IC 다이(102a) 및 제2 IC 다이(102b)는 각각 광다이오드(510)를 포함하는 복수의 픽셀 영역(501a~501c)을 갖는다. 제1 IC 다이(102a)는 제1 기판(302a) 및 제1 기판(302a) 상에 배치된 제1 유전체 구조물(502a)을 포함한다. 제2 IC 다이(102b)는 제2 기판(302b) 및 제2 기판(302b) 상에 배치된 제2 유전체 구조물(502b)을 포함한다.
제1 유전체 구조물(502a)과 제2 유전체 구조물(502b)은 각각 에칭 정지층(505)에 의해 분리된 복수의 적층형 레벨간 유전체(inter-level dielectric; ILD)층(503)을 포함한다. 다양한 실시예들에서, 복수의 적층형 레벨간 유전체(ILD)층(503)은 산화물(예를 들어, SiO2, SiCO 등), 플루오로실리케이트 글래스, 포스페이트 글래스(예를 들어, 보로포스페이트 실리케이트 글래스) 등 중 하나 이상을 포함할 수 있다. 복수의 적층형 레벨간 유전체(ILD)층(503)은 트랜지스터 게이트 구조물(504)에 전기적으로 결합된 복수의 도전성 상호연결층(506)(예를 들어, 상호연결 와이어 및 비아)을 둘러싸고 있다. 일부 실시예들에서, 복수의 도전성 상호연결층(506)은 구리, 알루미늄, 텅스텐, 및 탄소 나노튜브 등 중 하나 이상을 포함할 수 있다.
복수의 트랜지스터 게이트 구조물(504)은 각각 게이트 유전체층(504d) 상에 배열된 게이트 전극(504e)을 포함한다. 일부 실시예들에서, 측벽 스페이서(504s)가 게이트 전극(504e)의 대향 측부들 상에 배열된다. 일부 실시예들에서, 전송 트랜지스터에 대응하는 트랜지스터 게이트 구조물(504)은 제1 IC 다이(102a) 내의 광다이오드(510)와 플로우팅 확산 노드(512) 사이에서 횡측으로 배열된다. 이러한 실시예들에서, 광다이오드(510)는 제1 도핑 유형(예를 들어, n형 도핑)을 갖는 제1 영역(509), 및 제1 도핑 유형과는 상이한 제2 도핑 유형(예를 들어, p형 도핑)을 갖는, 제1 IC 다이(102a) 내에서 인접해 있는 제2 영역(511)을 포함할 수 있다. 트랜지스터 게이트 구조물(504)은 광다이오드(510)로부터 플로우팅 확산 노드(512)로의 전하의 전송을 제어하도록 구성된다.
또한, 제1 기판(302a) 및 제2 기판(302b)의 전측면 내에는 복수의 얕은 트렌치 격리(Shallow Trench Isolation; STI) 구조물(508)이 배열되어 있다. 복수의 STI 구조물(508)은 트렌치 내에 배열된 하나 이상의 유전체 물질(예를 들어, SiO2)을 포함한다. 제1 기판(302a) 및 제2 기판(302b)의 후측면 내의 트렌치 내에서 복수의 후측면 딥 트렌치 격리(back-side deep trench isolation; BDTI) 구조물(514)이 복수의 STI 구조물(508) 위에 배열된다.
일부 실시예들에서, 하나 이상의 격리 웰 영역이 STI 구조물(508)과 BDTI 구조물(514) 사이에 배열될 수 있다. 하나 이상의 격리 웰 영역은 접합 격리부에 의해 인접한 픽셀 영역들(501a~501c) 간에 추가적인 격리를 제공하는 하나 이상의 도핑 유형을 갖는 딥 웰(deep-well) 영역(516) 및/또는 셀 웰(cell-well) 영역(518)을 포함할 수 있다. 딥 웰 영역(516)은 제1 IC 다이(102a)에서 STI 구조물(508) 및/또는 BDTI 구조물(514)과 횡측으로 정렬된 위치에 배열된다. 셀 웰 영역(518)은 제1 IC 다이(102a)에서 딥 웰 영역(516)과 STI 구조물(508) 사이에서 수직한 위치에 배열된다.
일부 실시예들에서, 유전체 평탄화 구조물(520)이 제1 IC 다이(102a) 위에 배열될 수 있다. 유전체 평탄화 구조물(520)은 실질적으로 평면인 윗면을 갖는다. 다양한 실시예들에서, 유전체 평탄화 구조물(520)은 하나 이상의 적층된 유전체 물질을 포함할 수 있다. 일부 실시예들에서, 하나 이상의 적층된 유전체 물질은 산화물(예컨대, SiO2), 질화물, 탄화물 등을 포함할 수 있다.
일부 실시예들에서, 그리드 구조물(522)이 유전체 평탄화 구조물(520) 위에 배치된다. 그리드 구조물(522)은 픽셀 영역(501a~501c) 위에 놓이는 개구를 규정하는 측벽을 포함한다. 다양한 실시예들에서, 그리드 구조물(522)은 금속(예컨대, 알루미늄, 코발트, 구리, 은, 금, 텅스텐 등) 및/또는 유전체 물질(예컨대, SiO2, SiN 등)을 포함할 수 있다. 그리드 구조물(522) 내의 개구(409) 내에는 복수의 컬러 필터(312a~312c)가 배열된다. 복수의 컬러 필터(312a~312c)는 각각 입사 복사선의 특정 파장을 투과시키도록 구성된다. 일부 실시예들에서, 복수의 컬러 필터(312)는 제1 범위 내의 파장(예를 들어, 녹색광에 대응함)을 갖는 복사선을 투과시키도록 구성된 제1 컬러 필터(312a), 제1 범위와는 상이한 제2 범위 내의 파장(예를 들어, 적색광에 대응함)을 갖는 복사선을 투과시키도록 구성된 제2 컬러 필터(312b), 및 제1 범위 및 제2 범위와는 상이한 제3 범위 내의 파장(예를 들어, 청색광에 대응함)을 갖는 복사선을 투과시키도록 구성된 제3 컬러 필터(312c)를 포함한다. 복수의 마이크로렌즈(314)가 복수의 컬러 필터(312a~312c) 위에 배열된다. 복수의 마이크로렌즈(314)는 입사 복사선(예를 들어, 광)을 픽셀 영역(501a~501c)쪽으로 포커싱하도록 구성된다.
다양한 실시예들에서, 개시된 대역 통과 필터는 상이한 위치들에 배열될 수 있다. 도 6a 내지 도 6d는 상이한 위치들에 있는 대역 통과 필터들을 포함하는 적층형 집적 칩 구조물의 단면도들을 나타낸다. 도 6a 내지 도 6d에서 도시된 적층형 집적 칩 구조물은 비제한적인 실시예이고, 개시된 대역 통과 필터는 이와 달리 다른 위치들에 배열될 수 있다는 것을 알 것이다.
도 6a는 기판간 대역 통과 필터를 포함하는 적층형 이미지 센서 디바이스(600)의 일부 추가적인 실시예들의 단면도를 나타낸다.
적층형 이미지 센서 디바이스(600)는 제1 IC 다이(102a)와 제2 IC 다이(102b)를 포함한다. 제1 유전체 구조물(502a)은 제1 IC 다이(102a)의 전측면을 따라 배열된다. 제1 유전체 구조물(502a)은 제1 IC 다이(102a)의 전측면을 따라 배열된 트랜지스터 게이트 구조물(504)을 둘러싸고 있다. 제2 유전체 구조물(502b)이 또한 제2 IC 다이(102b)의 전측면을 따라 배열된다. 제2 유전체 구조물(502b)은 제2 IC 다이(102b)의 전측면을 따라 배열된 트랜지스터 게이트 구조물(504)을 둘러싸고 있다.
대역 통과 필터(106)는 제1 유전체 구조물(502a)과 제2 IC 다이(102b) 사이에 배열된다. 대역 통과 필터(106)는 제1 유전체 구조물(502a)과 접촉하는 제1 측면(예를 들어, 제1 유전체 구조물(502a)의 최상부를 따라 배열된 패시베이션층)을 갖는다. 대역 통과 필터(106)는 제2 IC 다이(102b)와 접촉하는 제2 측면을 갖는다. 일부 실시예들에서, 대역 통과 필터(106)는 완전히 제1 유전체 구조물(502a) 아래에 배열된다.
도 6b는 기판간 대역 통과 필터를 포함하는 적층형 이미지 센서 디바이스(602)의 일부 추가적인 실시예들의 단면도를 나타낸다.
적층형 이미지 센서 디바이스(602)는, 대역 통과 필터(106)가 제1 유전체 구조물(502a)의 측벽들 사이에 있도록, 제1 유전체 구조물(502a) 내에 매립된 대역 통과 필터(106)를 포함한다. 일부 실시예들에서, 대역 통과 필터(106)는 제1 유전체 구조물(502a)의 높이와 실질적으로 동일한 높이를 가질 수 있다. 다른 실시예들에서, 대역 통과 필터(106)는 제1 유전체 구조물(502a)의 높이보다 작은 높이를 가질 수 있다.
도 6c는 기판간 대역 통과 필터를 포함하는 적층형 이미지 센서 디바이스(604)의 일부 추가적인 실시예들의 단면도를 나타낸다.
적층형 이미지 센서 디바이스(604)는, 제1 유전체 구조물(502a)의 측벽들 사이에서 제1 유전체 구조물(502a) 내에 매립된 도파관(606)을 포함한다. 일부 실시예들에서, 도파관(606)은 제1 유전체 구조물(502a)의 높이와 실질적으로 동일한 높이를 가질 수 있다. 도파관(606)은, 내부 반사를 사용하여 도파관(606) 내에서 전자기 복사선을 안내하도록, 제1 유전체 구조물(502a)의 물질과는 상이한(예를 들어, 더 낮은) 굴절률을 갖는 유전체 물질을 포함한다.
대역 통과 필터(106)는 제2 IC 다이(102b)와 제1 유전체 구조물(502a) 및 도파관(606) 사이에 배열된다. 대역 통과 필터(106)는 제1 유전체 구조물(502a) 및 도파관(606)과 접촉하는 제1 측면(예를 들어, 제1 유전체 구조물(502a)의 최상부를 따라 배열된 패시베이션층)을 갖는다. 대역 통과 필터(106)는 제2 IC 다이(102b)와 접촉하는 제2 측면을 갖는다.
도 6d는 기판간 대역 통과 필터를 포함하는 적층형 이미지 센서 디바이스(608)의 일부 추가적인 실시예들의 단면도를 나타낸다.
적층형 이미지 센서 디바이스(608)는, 제1 유전체 구조물(502a)의 측벽들 사이에서 제1 유전체 구조물(502a) 내에 매립된 대역 통과 필터(106)를 포함한다. 대역 통과 필터(106)는 복수의 내포형(nested) 물질층들(402, 404)을 포함한다. 복수의 내포형 물질층들(402, 404)은 인접한 물질층들과 수직으로 그리고 대향 측부 상에서 횡측으로 접촉한다. 일부 실시예들에서, 복수의 내포형 물질층들(402, 404)은 수직면(예를 들어, 측벽)을 따른 두께보다 더 큰 두께를 수평면을 따라 가질 수 있다.
다양한 실시예들에서, 개시된 대역 통과 필터는 전측면 조명(front-side illuminated; FSI) 이미지 센서 다이와 후측면 조명(back-side illuminated; BSI) 이미지 센서 다이의 상이한 조합들 사이에 배열될 수 있다. 도 7a 내지 도 7c는 상이한 유형의 이미지 센서 다이를 포함하는 적층형 집적 칩 구조물의 단면도들을 나타낸다. 도 7a 내지 도 7c에서 도시된 적층형 집적 칩 구조물은 비제한적인 실시예인 것을 알 것이다.
도 7a는 BSI 이미지 센서 다이들 사이에 배열된 기판간 대역 통과 필터를 포함하는 적층형 이미지 센서 디바이스(700)의 일부 실시예를 나타낸다.
적층형 이미지 센서 디바이스(700)는 제2 IC 다이(102b) 상에 적층된 제1 IC 다이(102a)를 포함한다. 제1 IC 다이(102a)는 전측면 및 입사 복사선을 수신하도록 구성된 후측면을 포함한다. 복수의 트랜지스터 게이트 구조물(504)이 전측면을 따라 배열된다. 제2 IC 다이(102b)는 전측면 및 입사 복사선을 수신하도록 구성된 후측면을 포함한다. 복수의 트랜지스터 게이트 구조물(504)이 전측면을 따라 배열된다. 대역 통과 필터(106)가 제1 IC 다이(102a)의 전측면과 제2 IC 다이(102b)의 후측면 사이에 배열된다.
도 7b는 BSI 이미지 센서 다이와 FSI 이미지 센서 다이 사이에 배열된 기판간 대역 통과 필터를 포함하는 적층형 이미지 센서 디바이스(702)의 일부 실시예를 나타낸다.
적층형 이미지 센서 디바이스(702)는 제2 IC 다이(102b) 상에 적층된 제1 IC 다이(102a)를 포함한다. 제1 IC 다이(102a)는 입사 복사선을 수신하도록 구성된 전측면 및 후측면을 포함한다. 복수의 트랜지스터 게이트 구조물(504)이 전측면을 따라 배열된다. 제2 IC 다이(102b)는 전측면 및 입사 복사선을 수신하도록 구성된 후측면을 포함한다. 복수의 트랜지스터 게이트 구조물(504)이 전측면을 따라 배열된다. 대역 통과 필터(106)가 제1 IC 다이(102a)의 후측면과 제2 IC 다이(102b)의 후측면 사이에 배열된다.
일부 실시예들에서, 상부 유전체층(704)이 제1 IC 다이(102a) 위에 배열되고, 도파관(706)이 상부 유전체층(704) 내에 매립된다. 도파관(706)은 상부 유전체층(704)의 물질과는 상이한(예를 들어, 더 낮은) 굴절률을 갖는 유전체 물질을 포함한다. 도파관(706)은 제1 IC 다이(102a)를 마주보고 있는 바닥면 및 제1 IC 다이(102a)를 등지고 있는 최상면을 갖는다. 바닥면은 최상면보다 작은 폭을 갖는다.
도 7c는 FSI 이미지 센서 다이들 사이에 배열된 기판간 대역 통과 필터를 포함하는 적층형 이미지 센서 디바이스(710)의 일부 실시예를 나타낸다.
적층형 이미지 센서 디바이스(710)는 제2 IC 다이(102b) 상에 적층된 제1 IC 다이(102a)를 포함한다. 제1 IC 다이(102a)는 입사 복사선을 수신하도록 구성된 전측면 및 후측면을 포함한다. 복수의 트랜지스터 게이트 구조물(504)이 전측면을 따라 배열된다. 제2 기판(102a)은 입사 복사선을 수신하도록 구성된 전측면 및 후측면을 포함한다. 복수의 트랜지스터 게이트 구조물(504)이 전측면을 따라 배열된다. 대역 통과 필터(106)가 제1 IC 다이(102a)의 후측면과 제2 IC 다이(102b)의 전측면 사이에 배열된다.
도 8a와 도 8b는 기판간 대역 통과 필터를 포함하는 적층형 이미지 센서 디바이스의 일부 추가적인 실시예들을 나타낸다.
도 8a는 픽셀 영역(501)의 평면도(800)를 나타낸다. 도 8b는 도 8a의 절단 라인 A-A'를 따른 단면도(812)를 나타낸다. 단면도(812)에서 도시된 바와 같이, 적층형 이미지 센서 디바이스는 제2 IC 다이(102b) 상에 적층된 제1 IC 다이(102a)를 포함한다. 제1 게이트 구조물(802) 및 제2 게이트 구조물(804)이 제1 IC 다이(102a) 상에 배열된다. 제1 게이트 구조물(802)은 광다이오드(510)와 플로우팅 확산 노드(512) 사이에 배열된 전송 트랜지스터와 연관된다. 제2 게이트 구조물(804)은 플로우팅 확산 노드(512)와 소스/드레인 영역(810) 사이에 배열된 리셋 트랜지스터와 연관된다.
평면도(800)에서 도시된 바와 같이, STI 구조물(508)이 연속 구조물로서 픽셀 영역(501) 주위에서 연장된다. 픽셀 영역(501)은 제1 게이트 구조물(802), 제2 게이트 구조물(804), 소스 팔로워 트랜지스터(806), 및 행 선택 트랜지스터(808)를 포함한다. 제1 게이트 구조물(802)은 광다이오드(510)와 플로우팅 확산 노드(512) 사이에 배열된다. 제1 게이트 구조물(802)은 광다이오드(510)에 축적된 전하를 플로팅 확산 노드(512)로 전송하도록 구성된다. 제2 게이트 구조물(804)은 플로팅 확산 노드(512)에 저장된 전하를 소거하도록 구성된다. 플로우팅 확산 노드(512)는 전원(도시되지 않음)을 행 선택 트랜지스터(808)에 선택적으로 결합시키는 소스 팔로워 트랜지스터(806)를 게이팅(gate)한다. 행 선택 트랜지스터(808)는 소스 팔로워 트랜지스터(806)를 선택적으로 결합시킨다. 소스 팔로워 트랜지스터(806)는 플로우팅 확산 노드(512)에 저장된 전하를 비파괴적으로 판독하고 증폭하도록 구성되고, 행 선택 트랜지스터(808)는 판독을 위해 픽셀 영역(501)을 선택하도록 구성된다.
대역 통과 필터(106)는 광다이오드(510) 위에 배열된다. 일부 실시예들에서, 대역 통과 필터(106)는 제1 게이트 구조물(802), 제2 게이트 구조물(804), 소스 팔로워 트랜지스터(806), 및 행 선택 트랜지스터(808)의 외부에 있는 위치에 배치된다. 다른 실시예들(도시되지 않음)에서, 대역 통과 필터는 픽셀 영역(501) 전체를 덮을 수 있다.
도 9는 기판간 대역 통과 필터를 갖는 적층형 이미지 센서 디바이스를 포함하는 집적 칩 구조물(900)의 일부 실시예들의 단면도를 나타낸다.
집적 칩 구조물(900)은 제1 IC 다이(102a), 제1 IC 다이(102a) 상에 적층된 제2 IC 다이(102b), 및 제2 IC 다이(102b) 상에 적층된 제3 IC 다이(102c)를 포함한다. 제1 IC 다이(102a)는 제1 기판(302a) 및 제1 유전체 구조물(502a)을 포함한다. 이미지 센서 엘리먼트의 제1 어레이(908a)가 감지 영역(904)에서 제1 기판(302a) 내에 배열된다. 이미지 센서 엘리먼트의 제1 어레이(908a)는 제1 이미지 센서 엘리먼트(104a)를 포함한다. 패시베이션층(910)이 제1 기판(302a)의 후측면을 따라 배열된다. 마이크로렌즈의 어레이(312)가 패시베이션층(910) 위에 배열된다. 접합 영역(906)은 감지 영역(904)을 횡측으로 둘러싸고, 집적 칩 구조물(900)을 외부 디바이스에 전기적으로 결합하도록 구성된 접합 패드(912)를 포함한다. 일부 실시예들에서, 접합 패드(912)는 제1 기판(302a)의 리세스(902) 내에 배열된다. 이러한 실시예들에서, 리세스(902)는 제1 기판(302a)의 측벽 및 하부 유전체층(914)에 의해 규정될 수 있다. 유전체 라이너(916) 및 유전체 충전물(918)이 리세스(902)를 채울 수 있다. 도전층(920)이 접합 패드(912)로부터 제1 IC 다이(102a) 위로 연장된다.
제2 IC 다이(102b)는 제2 기판(302b) 및 제2 유전체 구조물(502b)을 포함한다. 이미지 센서 엘리먼트의 제2 어레이(908b)가 감지 영역(904)에서 제2 기판(302b) 내에 배열된다. 이미지 센서 엘리먼트의 제2 어레이(908b)는 제2 이미지 센서 엘리먼트(104b)를 포함한다. 제2 이미지 센서 엘리먼트(104b)는 제1 이미지 센서 엘리먼트(104a)와는 상이한 파장의 전자기 복사선을 감지하도록 구성된다.
제3 IC 다이(102c)는 복수의 트랜지스터 디바이스(922)를 포함한다. 일부 실시예들에서, 트랜지스터 디바이스(922)는 이미지 센서 엘리먼트의 제1 어레이(908a) 및/또는 이미지 센서 엘리먼트의 제2 어레이(908b)로부터 수신된 신호의 처리를 수행하도록 구성된다. 일부 실시예들에서, 제1 유전체 구조물(502a) 내의 상호연결층들은 기판 관통 비아(TSV)(924)에 의해 제2 유전체 구조물(502b) 내의 상호연결층들에 결합된다. 일부 실시예들에서, TSV(924)는 대역 통과 필터(106)를 관통하여 연장될 수 있다. 다른 실시예들(도시되지 않음)에서, TSV(924)는 하나 이상의 비제로(non-zero) 거리만큼 대역 통과 필터(106)의 최외곽 측벽들로부터 분리되어 있는 최외곽 측벽들을 가질 수 있다.
도 10 내지 도 26은 기판간 대역 통과 필터를 포함하는 적층형 이미지 센서 디바이스를 형성하는 일부 실시예들의 단면도들(1000~2600)을 나타낸다. 기판간 대역 통과 필터를 포함하는 적층형 이미지 센서 디바이스를 형성하는 방법을 참조하여 도 10 내지 도 26에서 도시된 단면도들(1000~2600)을 설명하지만, 도 10 내지 도 26에서 도시된 구조물들은 본 형성 방법으로 제한되지 않으며, 대신에 본 방법과는 별개로 자립할 수 있다는 것을 알 것이다.
도 10의 단면도(1000)에서 도시된 바와 같이, 제1 에칭 공정이 제1 마스킹층(1004)에 따라 제1 기판(1002) 상의 전측면(1002f)에 대해 수행된다. 제1 기판(1002)은 임의의 유형의 반도체 바디(예컨대, 실리콘, SiGe, SOI 등) 뿐만이 아니라, 이와 연관된 임의의 다른 유형의 반도체 및/또는 에피택셜층들일 수 있다. 제1 에칭 공정은 제1 기판(1002)의 마스킹되지 않은 영역을 하나 이상의 에천트(1006)에 노출시킴으로써 수행되며, 이 에천트(1006)는 제1 기판(1002) 내에 트렌치(1008)를 규정하기 위해 마스킹되지 않은 영역에서 제1 기판(1002)의 일부를 제거시킨다.
도 11의 단면도(1100)에서 도시된 바와 같이, 하나 이상의 유전체층(304~306)이 트렌치(1008) 내에 형성된다. 이어서, 제1 기판(1002)의 전측면(1002f) 내에 딥 트렌치 격리(DTI) 구조물(308)을 규정하기 위해 평탄화 공정이 수행된다. 하나 이상의 유전체층(304~306)은 제1 유전체층(304) 및 제2 유전체층(306)을 포함할 수 있다. 일부 실시예들에서, 제1 유전체층(304)은 하프늄 산화물(HfO2), 티타늄 산화물(TiO2), 하프늄 지르코늄 산화물(HfZrO), 탄탈륨 산화물(Ta2O3), 하프늄 실리콘 산화물(HfSiO4), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSiO2) 등을 비롯한 하이 k 유전체층을 포함할 수 있다. 일부 실시예들에서, 제2 유전체층(306)은 산화물(예를 들어, 실리콘 산화물), TEOS 등을 포함할 수 있다. 일부 실시예들에서, 제1 유전체층(304) 및 제2 유전체층(306)은 물리적 또는 화학적 기상 증착 기술(예를 들어, PVD, CVD, PE-CVD, ALD 등)에 의해 퇴적될 수 있다.
도 12의 단면도(1200)에서 도시된 바와 같이, 제1 이미지 센서 엘리먼트(104a)가 제1 기판(1002)의 픽셀 영역(501a~501b) 내에 형성된다. 제1 이미지 센서 엘리먼트(104a)는 제1 범위 내의 파장을 갖는 전자기 복사선에 응답하여 전기 신호를 생성하도록 구성된다. 일부 실시예들에서, 제1 이미지 센서 엘리먼트(104a)는 제1 기판(1002)의 전측면(1002f) 내에 하나 이상의 도펀트 종을 주입함으로써 형성된 광다이오드를 포함할 수 있다. 예를 들어, 제1 이미지 센서 엘리먼트(104a)는 제1 도핑 유형(예를 들어, n형)을 갖는 제1 영역을 형성하기 위해 (예를 들어, 마스킹층에 따라) 제1 주입 공정을 수행하는 것과, 그 후, 상기 제1 영역에 접하고 상기 제1 도핑 유형과는 상이한 제2 도핑 유형(예를 들어, p타입)을 갖는 제2 영역을 형성하기 위해 제2 주입 공정을 수행하는 것을 선택적으로 행함으로써 형성될 수 있다.
픽셀 영역(501a~501b) 내의 제1 기판(1002)의 전측면(1002f)을 따라 하나 이상의 트랜지스터 게이트 구조물(504)이 형성된다. 다양한 실시예들에서, 하나 이상의 트랜지스터 게이트 구조물(504)은 전송 트랜지스터, 소스 팔로워 트랜지스터, 행 선택 트랜지스터, 및/또는 리셋 트랜지스터에 대응할 수 있다. 일부 실시예들에서, 하나 이상의 트랜지스터 게이트 구조물(504)은 제1 기판(1002)의 전측면(1002f) 상에 게이트 유전체막 및 게이트 전극막을 퇴적함으로써 형성될 수 있다. 이어서, 게이트 유전체층(504d) 및 게이트 전극(504e)을 형성하기 위해 게이트 유전체막 및 게이트 전극막이 패터닝된다. 측벽 스페이서(504s)가 게이트 전극(504e)의 외부 측벽 상에 형성될 수 있다. 일부 실시예들에서, 측벽 스페이서(504s)는 제1 기판(1002)의 전측면(1002f) 상에 스페이서층(예를 들어, 질화물, 산화물 등)을 퇴적하고 스페이서층을 선택적으로 에칭하여 측벽 스페이서(504s)를 형성함으로써 형성될 수 있다.
도 13의 단면도(1300)에서 도시된 바와 같이, 제1 기판(1002)의 전측면(1002f)을 따라 형성된 제1 유전체 구조물(502a) 내에 복수의 도전성 상호연결층(506)이 형성된다. 제1 유전체 구조물(502a)은 복수의 적층형 레벨간 유전체(ILD)층을 포함하는 반면에, 복수의 도전성 상호연결층(506)은 도전성 와이어와 비아의 층들을 교대로 포함한다. 일부 실시예들에서, 복수의 도전성 상호연결층(506) 중 하나 이상은 다마신 공정(예를 들어, 단일 다마신 공정 또는 이중 다마신 공정)을 사용하여 형성될 수 있다. 다마신 공정은 제1 기판(1002) 위에 ILD층을 형성하고, ILD층을 에칭하여 비아 홀 및/또는 금속 트렌치를 형성하고, 비아 홀 및/또는 금속 트렌치를 도전성 물질로 충전함으로써 수행된다. 일부 실시예들에서, ILD층은 물리적 또는 화학적 기상 증착 기술(예를 들어, PVD, CVD, PE-CVD, ALD 등)에 의해 퇴적될 수 있으며, 도전성 물질은 퇴적 공정 및/또는 도금 공정(예를 들어, 전기도금, 무전해 도금 등)을 사용하여 형성될 수 있다. 다양한 실시예들에서, 복수의 도전성 상호연결층(506)은 텅스텐, 구리, 또는 알루미늄 구리 등을 포함할 수 있다.
도 14의 단면도(1400)에서 도시된 바와 같이, 제2 에칭 공정이 제1 유전체 구조물(502a)에 대해 수행된다. 제2 에칭 공정은 제1 유전체 구조물(502a)을 관통하여 연장되는 도파관 개구(1402)를 규정한다. 일부 실시예들에서, 도파관 개구(1402)는 제1 이미지 센서 엘리먼트(104a) 바로 위에 배열된다. 일부 실시예들에서, 제1 유전체 구조물(502a)은 제2 마스킹층(도시되지 않음)에 따라 선택적으로 에칭된다.
도 15의 단면도(1500)에서 도시된 바와 같이, 도파관 개구(1402) 내에 도파관(706)이 형성된다. 일부 실시예들에서, 도파관(706)은, 도파관 개구(1402)를 유전체 도파관 물질로 채우고, 이어서 제1 유전체 구조물(502a) 위로부터 유전체 도파관 물질을 제거하기 위해 평탄화 공정을 수행함으로써 형성될 수 있다. 일부 실시예들에서, 유전체 도파관 물질은 산화물, 질화물 등을 포함할 수 있다.
도 16의 단면도(1600)에서 도시된 바와 같이, 제1 기판(302a)을 형성하도록 제1 기판(1002)은 시닝(thin)된다. 제1 기판(1002)을 시닝함으로써, 복사선이 제1 기판(302a) 내의 제1 이미지 센서 엘리먼트(104a)에 보다 쉽게 도달될 수 있게 된다. 다양한 실시예들에서, 제1 기판(1002)은 라인(1602)을 따라 제1 기판(1002)의 후측면(1002b)을 에칭 및/또는 기계적 그라인딩함으로써 시닝될 수 있다.
도 17의 단면도(1700)에서 도시된 바와 같이, 제2 기판(1702)의 후측면(1702b)이 지지 기판(1704)에 접합된다. 제2 기판(1702)은 임의의 유형의 반도체 바디(예컨대, 실리콘, SiGe, SOI 등) 뿐만이 아니라, 이와 연관된 임의의 다른 유형의 반도체 및/또는 에피택셜층들일 수 있다. 일부 실시예들에서, 지지 기판(1704)은 실리콘 기판을 포함할 수 있다. 일부 실시예들에서, 제2 기판(302b)을 형성하기 위해 제2 기판(1702)은 접합 후에 시닝될 수 있다. 제2 기판(1702)을 시닝함으로써, 복사선이 제2 기판(302b) 내에 나중에 형성될 이미지 감지 엘리먼트에 보다 쉽게 도달될 수 있게 된다. 다양한 실시예들에서, 제2 기판(1702)은 제2 기판(1702)의 전측면(1702f)을 에칭 및/또는 기계적 그라인딩함으로써 시닝될 수 있다.
도 18의 단면도(1800)에서 도시된 바와 같이, 제2 이미지 센서 엘리먼트(104b)가 제2 기판(302b)의 픽셀 영역(501a~501b) 내에 형성된다. 일부 실시예들에서, 제2 이미지 센서 엘리먼트(104b)는 제2 기판(302b)의 전측면(303f) 내에 하나 이상의 도펀트 종을 주입함으로써 형성된 광다이오드를 포함할 수 있다. 예를 들어, 광다이오드는 제1 도핑 유형(예를 들어, n형)을 갖는 제1 영역을 형성하기 위해 (예를 들어, 마스킹층에 따라) 제1 주입 공정을 수행하는 것과, 그 후, 상기 제1 영역에 접하고 상기 제1 도핑 유형과는 상이한 제2 도핑 유형(예를 들어, p타입)을 갖는 제2 영역을 형성하기 위해 제2 주입 공정을 수행하는 것을 선택적으로 행함으로써 형성될 수 있다. 일부 실시예들에서, 제1 또는 제2 주입 공정 중 하나를 사용하여 플로우팅 확산 노드(도시되지 않음)가 또한 형성될 수 있다.
픽셀 영역(501a~501b) 내의 제2 기판(302b)의 전측면(303f)을 따라 하나 이상의 트랜지스터 게이트 구조물(504)이 형성된다. 다양한 실시예들에서, 하나 이상의 트랜지스터 게이트 구조물(504)은 전송 트랜지스터, 소스 팔로워 트랜지스터, 행 선택 트랜지스터, 및/또는 리셋 트랜지스터에 대응할 수 있다. 일부 실시예들에서, 하나 이상의 트랜지스터 게이트 구조물(504)은 제2 기판(302b)의 전측면(303f) 상에 게이트 유전체막 및 게이트 전극막을 퇴적함으로써 형성될 수 있다. 이어서, 게이트 유전체층(504d) 및 게이트 전극(504e)을 형성하기 위해 게이트 유전체막 및 게이트 전극막이 패터닝된다. 측벽 스페이서(504s)가 게이트 전극(504e)의 외부 측벽 상에 형성될 수 있다. 일부 실시예들에서, 측벽 스페이서(504s)는 제2 기판(302b)의 전측면(303f) 상에 스페이서층(예를 들어, 질화물, 산화물 등)을 퇴적하고 스페이서층을 선택적으로 에칭하여 측벽 스페이서(504s)를 형성함으로써 형성될 수 있다.
일부 실시예들에서, 하나 이상의 얕은 트렌치 격리(STI) 구조물(507)이 픽셀 영역(501a~501b)의 대향 측부 상에서 제2 기판(302b)의 전측면(303f) 내에 형성될 수 있다. STI 구조물(508)은 제2 기판(302b)의 전측면(303f)을 선택적으로 에칭하여 얕은 트렌치를 형성하고, 이어서 얕은 트렌치 내에 하나 이상의 유전체 물질을 형성함으로써 형성될 수 있다. 일부 실시예들에서, STI 구조물(508)은 하나 이상의 트랜지스터 게이트 구조물(504) 및/또는 제2 이미지 센서 엘리먼트(104b)의 형성 전에 형성될 수 있다.
도 19의 단면도(1900)에서 도시된 바와 같이, 제2 기판(302b)의 전측면(303f)을 따라 형성된 제2 유전체 구조물(502b) 내에 복수의 도전성 상호연결층(506)이 형성된다. 제2 유전체 구조물(502b)은 복수의 적층형 ILD층을 포함하는 반면에, 복수의 도전성 상호연결층(506)은 도전성 와이어와 비아의 층들을 교대로 포함한다. 일부 실시예들에서, 복수의 도전성 상호연결층(506) 중 하나 이상은 다마신 공정(예를 들어, 단일 다마신 공정 또는 이중 다마신 공정)을 사용하여 형성될 수 있다.
도 20의 단면도(2000)에서 도시된 바와 같이, 패터닝된 마스킹층(2002)이 제2 기판(302b)의 후측면(303b)을 따라 형성된다. 패터닝된 마스킹층(2002)은 개구(2004)를 규정하는 측벽을 포함한다. 일부 실시예들에서, 패터닝된 마스킹층(2002)은 제2 기판(302b)의 후측면(303b)을 따라 감광성 물질층(예를 들어, 포지티브 또는 네거티브 포토레지스트)을 퇴적함으로써 형성될 수 있다. 감광성 물질층은 포토마스크에 따라 전자기 복사선에 선택적으로 노광된다. 전자기 복사선은 가용성 영역들을 규정하기 위해 감광성 물질 내의 노광된 영역들의 용해도를 변경시킨다. 이어서, 가용성 영역들을 제거함으로써 감광성 물질 내에 개구(2004)를 규정하도록 감광성 물질은 현상된다.
도 21의 단면도(2100)에서 도시된 바와 같이, 제3 에칭 공정이 패터닝된 마스킹층(도 20의 2002)에 따라 제2 기판(302b)의 후측면(303b)에 대해 수행된다. 제3 에칭 공정은 패터닝된 마스킹층(2002)을 제위치에 두고서 하나 이상의 에천트에 제2 기판(302b)의 후측면(303b)을 노출시킴으로써 수행된다. 하나 이상의 에천트는 제2 기판(302b)으로부터 밖으로 연장하는 복수의 돌출부들 사이에 배열된 복수의 리세스(310)를 규정하도록 제2 기판(302b)의 일부분을 제거한다. 일부 실시예들에서, 제3 에칭 공정은 건식 에칭 공정을 포함할 수 있다. 예를 들어, 제3 에칭 공정은 유도 결합 플라즈마(inductively coupled plasma; ICP) 에칭 공정 또는 용량성 결합 플라즈마(capacitively coupled plasma; CCP) 에칭 공정과 같은 결합 플라즈마 에칭 공정을 포함할 수 있다. 일부 실시예들에서, 제3 에칭 공정은 습식 에칭 공정을 포함할 수 있다.
도 22의 단면도(2200)에서 도시된 바와 같이, 제4 에칭 공정이 패터닝된 마스킹층(2202)에 따라 제2 기판(302b)의 후측면(303b)에 대해 수행된다. 제4 에칭 공정은 제2 기판(302b)의 마스킹되지 않은 영역을 하나 이상의 에천트에 노출시킴으로써 수행되며, 이 에천트는 제2 기판(302b) 내에 트렌치(2204)를 규정하기 위해 마스킹되지 않은 영역에서 제2 기판(302b)의 일부를 제거시킨다. 일부 실시예들에서, 트렌치(2204)는 제2 기판(302b)의 후측면(303b)으로부터의 거리가 증가함에 따라 트렌치(2204)들의 폭이 각각 감소하게 해주는 테이퍼형(tapered) 측벽을 포함한다.
도 23의 단면도(2300)에서 도시된 바와 같이, 하나 이상의 유전체층(304~306)이 트렌치(2204) 내에 형성된다. 이어서 후측면 딥 트렌치 격리(BDTI) 구조물(514)을 규정하기 위해 평탄화 공정이 수행된다. 하나 이상의 유전체 물질은 제1 유전체층(304) 및 제2 유전체층(306)을 포함할 수 있다. 일부 실시예들에서, 제1 유전체층(304)은 하프늄 산화물(HfO2), 티타늄 산화물(TiO2), 하프늄 지르코늄 산화물(HfZrO), 탄탈륨 산화물(Ta2O3), 하프늄 실리콘 산화물(HfSiO4), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSiO2) 등을 비롯한 하이 k 유전체층을 포함할 수 있다. 일부 실시예들에서, 제1 유전체층(304)은 물리적 또는 화학적 기상 증착 기술들(예를 들어, PVD, CVD, PE-CVD, ALD 등)에 의해 퇴적될 수 있다. 일부 실시예들에서, 제2 유전체층(306)은 산화물(예를 들어, 실리콘 산화물), TEOS 등을 포함할 수 있다.
도 24a의 단면도(2400)에서 도시된 바와 같이, 대역 통과 필터(106)가 제2 유전체층(306) 위에 형성된다. 대역 통과 필터(106)는 복수의 물질층들(402, 404)을 제2 유전체층(306) 위에 퇴적시킴으로써 형성된다. 복수의 물질층들(402, 404)은 제1 물질층(402)과 제2 물질층(404)을 교대로 포함한다. 일부 실시예들에서, 제1 물질층(402)은 제1 굴절률을 포함할 수 있고, 제2 물질층(404)은 제1 굴절률과는 상이한 제2 굴절률을 포함할 수 있다. 일부 실시예들에서, 제1 물질층들(402)은 실리콘을 포함할 수 있고, 제2 물질층들(404)은 실리콘 산화물을 포함할 수 있다.
일부 대안적인 실시예들에서, 대역 통과 필터(106)는 도 24b에서 도시된 바와 같이 형성될 수 있다. 도 24b의 단면도(2402)에서 도시된 바와 같이, 제2 유전체 구조물(502b)은 선택적으로 에칭되어 제2 유전체 구조물(502b)의 측벽에 의해 규정된 대역 통과 리세스(2404)를 형성한다. 도 24b의 단면도(2406)에서 도시된 바와 같이, 대역 통과 필터(106)가 대역 통과 리세스(2404) 내에 형성될 수 있다.
도 25의 단면도(2500)에서 도시된 바와 같이, 대역 통과 필터(106)는 제1 IC 다이(102a)의 제1 기판(302a)에 접합된다. 일부 실시예들에서, 대역 통과 필터(106)는 용융 접합 공정을 통해 제1 기판(302a)에 접합될 수 있다. 이러한 일부 실시예들(미도시)에서, 추가적인 유전체층이 용융 접합 공정 전에 제1 기판(302a)의 후측면을 따라 형성될 수 있다.
도 26의 단면도(2600)에서 도시된 바와 같이, 컬러 필터(312)가 제1 IC 다이(102a) 위에 형성되고, 이어서 마이크로렌즈(314)가 컬러 필터 위에 형성된다. 컬러 필터(312)는 특정 파장 범위를 갖는 방사선(예를 들어, 광)의 투과를 허용하되 특정 파장 범위를 벗어난 파장의 광을 차단하는 물질로 형성된다. 일부 실시예들에서, 마이크로렌즈(314)는 (예를 들어, 스핀 온 방법 또는 퇴적 공정에 의해) 컬러 필터(312) 위에 마이크로렌즈 물질을 퇴적함으로써 형성될 수 있다. 만곡된 윗면을 갖는 마이크로렌즈 템플릿(미도시됨)이 마이크로렌즈 물질 위에서 패터닝된다. 일부 실시예들에서, 마이크로렌즈 템플릿은, 둥근 형상을 형성하도록 분배 노광 광량을 사용하여 노광되고, 현상되며, 베이킹되는 포토레지스트 물질을 포함할 수 있다(예를 들어, 네거티브 포토레지스트의 경우, 곡률부의 바닥에서 더 많은 광이 노광되고 곡률부의 최상부에서는 더 적은 광이 노광된다). 그 후, 마이크로렌즈(314)는 마이크로렌즈 템플릿에 따라 마이크로렌즈 물질을 선택적으로 에칭함으로써 형성된다.
도 27은 기판간 대역 통과 필터를 포함하는 적층형 이미지 센서 디바이스를 형성하는 방법(2700)의 일부 실시예들의 흐름도를 나타낸다.
개시된 방법(예컨대, 방법들(2700, 3600))은 일련의 동작들 또는 이벤트들로서 도시되고 아래에서 설명되지만, 이러한 동작들 또는 이벤트들의 나타난 순서는 제한적인 의미로서 해석되어서는 안된다는 것을 알 것이다. 예를 들어, 몇몇의 동작들은 여기서 예시되고 및/또는 설명된 것 이외에 다른 순서로 발생할 수 있고 및/또는 이와 다른 동작들 또는 이벤트들과 동시적으로 발생할 수 있다. 또한, 여기서의 설명의 하나 이상의 양태들 또는 실시예들을 구현하기 위해 도시된 동작들 모두가 필요한 것은 아닐 수 있다. 더 나아가, 여기서 도시된 동작들 중 하나 이상은 하나 이상의 별개의 동작들 및/또는 단계들로 수행될 수 있다.
동작(2702)에서, 제1 이미지 센서 엘리먼트가 제1 IC 다이 내에 형성된다. 일부 실시예들에서, 제1 이미지 센서 엘리먼트는 동작들(2704~2714)에 따라 형성될 수 있다.
동작(2704)에서, 격리 구조물이 제1 기판의 전측면을 따라 형성된다. 도 10과 도 11은 동작(2704)에 대응하는 일부 실시예들의 단면도들(1000~1100)을 나타낸 것이다.
동작(2706)에서, 제1 이미지 센서 엘리먼트가 제1 기판 내에 형성된다. 도 12는 동작(2706)에 대응하는 일부 실시예들의 단면도(1200)를 나타낸 것이다.
동작(2708)에서, 트랜지스터 게이트 구조물이 제1 기판의 전측면을 따라 형성된다. 도 12는 동작(2706)에 대응하는 일부 실시예들의 단면도(1200)를 나타낸 것이다.
동작(2710)에서, 제1 기판의 전측면을 따라 제1 유전체 구조물 내에 복수의 상호연결층이 형성된다. 도 13은 동작(2710)에 대응하는 일부 실시예들의 단면도(1300)를 나타낸 것이다.
동작(2712)에서, 도파관 구조물이 제1 유전체 구조물 내에 형성된다. 도 14와 도 15는 동작(2712)에 대응하는 일부 실시예들의 단면도들(1400~1500)을 나타낸 것이다.
동작(2714)에서, 제1 기판의 두께가 감소된다. 도 16은 동작(2714)에 대응하는 일부 실시예들의 단면도(1600)를 나타낸 것이다.
동작(2716)에서, 제2 이미지 센서 엘리먼트가 제2 IC 다이 내에 형성된다. 일부 실시예들에서, 제2 이미지 센서 엘리먼트는 동작들(2718~2728)에 따라 형성될 수 있다.
동작(2718)에서, 제2 기판의 두께가 감소된다. 도 17은 동작(2718)에 대응하는 일부 실시예들의 단면도(1700)를 나타낸 것이다.
동작(2720)에서, 제2 이미지 센서 엘리먼트가 제2 기판 내에 형성된다. 도 18은 동작(2720)에 대응하는 일부 실시예들의 단면도(1800)를 나타낸 것이다.
동작(2722)에서, 트랜지스터 게이트 구조물이 제2 기판의 전측면을 따라 형성된다. 도 18은 동작(2722)에 대응하는 일부 실시예들의 단면도(1800)를 나타낸 것이다.
동작(2724)에서, 제2 기판의 전측면을 따라 제2 유전체 구조물 내에 복수의 상호연결층이 형성된다. 도 19는 동작(2724)에 대응하는 일부 실시예들의 단면도(1900)를 나타낸 것이다.
동작(2726)에서, 하나 이상의 리세스를 규정하기 위해 제2 기판의 후측면이 선택적으로 에칭된다. 도 20과 도 21은 동작(2726)에 대응하는 일부 실시예들의 단면도들(2000~2100)을 나타낸 것이다.
동작(2728)에서, 격리 구조물이 제2 기판의 후측면을 따라 형성된다. 도 22와 도 23은 동작(2728)에 대응하는 일부 실시예들의 단면도들(2200~2300)을 나타낸 것이다.
동작(2730)에서, 대역 통과 필터가 제2 기판의 후측면 상에 형성된다. 도 24a와 도 24b는 동작(2730)에 대응하는 일부 실시예들의 단면도들(2400, 2402)을 나타낸 것이다.
동작(2732)에서, 대역 통과 필터가 제1 IC 다이의 제1 기판에 접합된다. 도 25는 동작(2732)에 대응하는 일부 실시예들의 단면도(2500)를 나타낸 것이다.
동작(2734)에서, 컬러 필터가 제1 IC 다이 위에 형성된다. 도 26은 동작(2734)에 대응하는 일부 실시예들의 단면도(2600)를 나타낸 것이다.
동작(2736)에서, 마이크로렌즈가 컬러 필터 위에 형성된다. 도 26은 동작(2736)에 대응하는 일부 실시예들의 단면도(2600)를 나타낸 것이다.
도 28 내지 도 35는 기판간 대역 통과 필터를 포함하는 적층형 이미지 센서 디바이스를 형성하는 추가적인 일부 실시예들의 단면도들(2800~3500)을 나타낸다. 기판간 대역 통과 필터를 포함하는 적층형 이미지 센서 디바이스를 형성하는 방법을 참조하여 도 28 내지 도 35에서 도시된 단면도들(2800~3500)을 설명하지만, 도 28 내지 도 35에서 도시된 구조물들은 본 형성 방법으로 제한되지 않으며, 대신에 본 방법과는 별개로 자립할 수 있다는 것을 알 것이다.
도 28의 단면도(2800)에서 도시된 바와 같이, 제1 이미지 센서 엘리먼트(104a)가 제1 기판(2802)의 픽셀 영역(501a~501b) 내에 형성된다. 제1 이미지 센서 엘리먼트(104a)는 제1 범위 내의 파장을 갖는 전자기 복사선에 응답하여 전기 신호를 생성하도록 구성된다. 일부 실시예들에서, 제1 이미지 센서 엘리먼트(104a)는 제1 기판(2802)의 전측면(2802f) 내에 하나 이상의 도펀트 종을 주입함으로써 형성된 광다이오드를 포함할 수 있다.
픽셀 영역(501a~501b) 내의 제1 기판(2802)의 전측면(2802f)을 따라 하나 이상의 트랜지스터 게이트 구조물(504)이 형성된다. 다양한 실시예들에서, 하나 이상의 트랜지스터 게이트 구조물(504)은 전송 트랜지스터, 소스 팔로워 트랜지스터, 행 선택 트랜지스터, 및/또는 리셋 트랜지스터에 대응할 수 있다. 일부 실시예들에서, 하나 이상의 얕은 트렌치 격리(STI) 구조물(508)이 픽셀 영역(501a~501b)의 대향 측부 상에서 제1 기판(2802)의 전측면(2802f) 내에 형성될 수 있다.
도 29의 단면도(2900)에서 도시된 바와 같이, 제1 기판(2802)의 전측면(2802f)을 따라 형성된 제1 유전체 구조물(502a) 내에 복수의 도전성 상호연결층(506)이 형성된다. 제1 유전체 구조물(502a)은 복수의 적층형 레벨간 유전체(ILD)층을 포함하는 반면에, 복수의 도전성 상호연결층(506)은 도전성 와이어와 비아의 층들을 교대로 포함한다. 일부 실시예들에서, 복수의 도전성 상호연결층(506) 중 하나 이상은 다마신 공정(예를 들어, 단일 다마신 공정 또는 이중 다마신 공정)을 사용하여 형성될 수 있다.
도 30a의 단면도(3000)에서 도시된 바와 같이, 대역 통과 필터(106)가 제1 유전체 구조물(502a) 위에 형성된다. 대역 통과 필터(106)는 복수의 물질층들(402, 404)을 제1 유전체 구조물(502a) 위에 퇴적시킴으로써 형성된다. 복수의 물질층들(402, 404)은 제1 물질층(402)과 제2 물질층(404)을 교대로 포함한다. 일부 실시예들에서, 제1 물질층(402)은 제1 굴절률을 포함할 수 있고, 제2 물질층(404)은 제1 굴절률과는 상이한 제2 굴절률을 포함할 수 있다.
일부 대안적인 실시예들에서, 대역 통과 필터(106)는 도 30b에서 도시된 바와 같이 형성될 수 있다. 도 30b의 단면도(3002)에서 도시된 바와 같이, 제1 유전체 구조물(502a)은 선택적으로 에칭되어 제1 유전체 구조물(502a)의 측벽에 의해 규정된 대역 통과 리세스(3004)를 형성한다. 도 30b의 단면도(3006)에서 도시된 바와 같이, 대역 통과 필터(106)가 대역 통과 리세스(3004) 내에 형성될 수 있다.
도 31의 단면도(3100)에서 도시된 바와 같이, 대역 통과 필터(106)는 제2 IC 다이(102b)에 접합된다. 일부 실시예들에서, 제2 IC 다이(102b)는 도 17 내지 도 23의 단면도들(1700~2300)에서 도시된 바와 같이 형성될 수 있다. 일부 실시예들에서, 대역 통과 필터(106)는 용융 접합 공정을 통해 제2 IC 다이(102b)에 접합될 수 있다.
도 32의 단면도(3200)에서 도시된 바와 같이, 제1 기판(302a)을 형성하도록 제1 기판(2802)은 시닝된다. 제1 기판(2802)을 시닝함으로써, 복사선이 제1 기판(302a) 내의 제1 이미지 센서 엘리먼트(104a)에 보다 쉽게 도달될 수 있게 된다. 다양한 실시예들에서, 제1 기판(2802)은 라인(3202)을 따라 제1 기판(2802)의 후측면(2802b)을 에칭 및/또는 기계적 그라인딩함으로써 시닝될 수 있다.
도 33의 단면도(3300)에서 도시된 바와 같이, 에칭 공정이 제2 패터닝된 마스킹층(3302)에 따라 제1 기판(302a)의 후측면(301b)에 대해 수행된다. 에칭 공정은 제1 기판(302a)의 마스킹되지 않은 영역을 하나 이상의 에천트에 노출시킴으로써 수행되며, 이 에천트는 제1 기판(302a) 내에 트렌치(3304)를 규정하기 위해 마스킹되지 않은 영역에서 제1 기판(302a)의 일부를 제거시킨다. 일부 실시예들에서, 트렌치(3304)는 제1 기판(302a)의 후측면(301b)으로부터의 거리가 증가함에 따라 트렌치(3304)들의 폭이 각각 감소하게 해주는 테이퍼형 측벽을 포함한다.
도 34의 단면도(3400)에서 도시된 바와 같이, 하나 이상의 유전체층(304~306)이 트렌치(3304) 내에 형성된다. 이어서 후측면 딥 트렌치 격리 구조물(514)을 규정하기 위해 평탄화 공정이 수행된다. 하나 이상의 유전체 물질은 제1 유전체층(304) 및 제2 유전체층(306)을 포함할 수 있다. 일부 실시예들에서, 제1 유전체층(304)은 하이 k 유전체층을 포함할 수 있다. 일부 실시예들에서, 제2 유전체층(306)은 산화물(예를 들어, 실리콘 산화물), TEOS 등을 포함할 수 있다.
도 35의 단면도(3500)에서 도시된 바와 같이, 컬러 필터(312)가 제1 IC 다이(102a) 위에 형성되고, 이어서 마이크로렌즈(314)가 컬러 필터 위에 형성된다.
도 36은 기판간 대역 통과 필터를 포함하는 적층형 이미지 센서 디바이스를 형성하는 방법(3600)의 일부 실시예들의 흐름도를 나타낸다.
동작(3602)에서, 제1 이미지 센서 엘리먼트가 제1 IC 다이 내에 형성된다. 일부 실시예들에서, 제1 이미지 센서 엘리먼트는 동작들(3604~3608)에 따라 형성될 수 있다.
동작(3604)에서, 제1 이미지 센서 엘리먼트가 제1 기판 내에 형성된다. 도 28은 동작(3604)에 대응하는 일부 실시예들의 단면도(2800)를 나타낸 것이다.
동작(3606)에서, 트랜지스터 게이트 구조물이 제1 기판의 전측면을 따라 형성된다. 도 28은 동작(3606)에 대응하는 일부 실시예들의 단면도(2800)를 나타낸 것이다.
동작(3608)에서, 제1 기판의 전측면을 따라 제1 유전체 구조물 내에 복수의 상호연결층이 형성된다. 도 29는 동작(3608)에 대응하는 일부 실시예들의 단면도(2900)를 나타낸 것이다.
동작(3610)에서, 제2 이미지 센서 엘리먼트가 제2 IC 다이 내에 형성된다. 일부 실시예들에서, 제2 이미지 센서 엘리먼트는 동작들(3612~3622)에 따라 형성될 수 있다.
동작(3612)에서, 제2 기판의 두께가 감소된다. 도 17은 동작(3612)에 대응하는 일부 실시예들의 단면도(1700)를 나타낸 것이다.
동작(3614)에서, 제2 이미지 센서 엘리먼트가 제2 기판 내에 형성된다. 도 18은 동작(3614)에 대응하는 일부 실시예들의 단면도(1800)를 나타낸 것이다.
동작(3616)에서, 트랜지스터 게이트 구조물이 제2 기판의 전측면을 따라 형성된다. 도 18은 동작(3616)에 대응하는 일부 실시예들의 단면도(1800)를 나타낸 것이다.
동작(3618)에서, 제2 기판의 전측면을 따라 제2 유전체 구조물 내에 복수의 상호연결층이 형성된다. 도 19는 동작(3618)에 대응하는 일부 실시예들의 단면도(1900)를 나타낸 것이다.
동작(3620)에서, 하나 이상의 리세스를 규정하기 위해 제2 기판의 후측면이 선택적으로 에칭된다. 도 20과 도 21은 동작(3620)에 대응하는 일부 실시예들의 단면도들(2000~2100)을 나타낸 것이다.
동작(3622)에서, 격리 구조물이 제2 기판의 후측면을 따라 형성된다. 도 22와 도 23은 동작(3622)에 대응하는 일부 실시예들의 단면도들(2200~2300)을 나타낸 것이다.
동작(3624)에서, 대역 통과 필터가 제1 기판의 전측면 상에 형성된다. 도 30a와 도 30b는 동작(3624)에 대응하는 일부 실시예들의 단면도들(3000, 3002)을 나타낸 것이다.
동작(3626)에서, 대역 통과 필터가 제2 IC 다이에 접합된다. 도 31은 동작(3626)에 대응하는 일부 실시예들의 단면도(3100)를 나타낸 것이다.
동작(3628)에서, 제1 기판의 두께가 감소된다. 도 32는 동작(3626)에 대응하는 일부 실시예들의 단면도(3200)를 나타낸 것이다.
동작(3630)에서, 격리 구조물이 제1 기판의 후측면을 따라 형성된다. 도 33과 도 34는 동작(3630)에 대응하는 일부 실시예들의 단면도들(3300~3400)을 나타낸 것이다.
동작(3632)에서, 컬러 필터가 제1 IC 다이 위에 형성된다. 도 35는 동작(3632)에 대응하는 일부 실시예들의 단면도(3500)를 나타낸 것이다.
동작(3634)에서, 마이크로렌즈가 컬러 필터 위에 형성된다. 도 35는 동작(3634)에 대응하는 일부 실시예들의 단면도(3500)를 나타낸 것이다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 3차원 집적 칩에 있어서,
제1 파장 범위 내의 전자기 복사선으로부터 전기 신호를 생성하도록 구성된 제1 이미지 센서 엘리먼트를 갖는 제1 집적 칩(integrated chip; IC) 다이;
상기 제1 파장 범위와는 상이한 제2 파장 범위 내의 전자기 복사선으로부터 전기 신호를 생성하도록 구성된 제2 이미지 센서 엘리먼트를 갖는 제2 IC 다이; 및
상기 제1 IC 다이와 상기 제2 IC 다이 사이에 배열되어 있고, 상기 제1 파장 범위 내에 있는 전자기 복사선을 반사시키도록 구성된 제1 대역 통과 필터
를 포함하는 3차원 집적 칩.
실시예 2. 실시예 1에 있어서,
상기 제2 IC 다이에 의해 상기 제1 IC 다이로부터 분리된 제2 대역 통과 필터를 더 포함하며, 상기 제2 대역 통과 필터는 상기 제2 파장 범위 내에 있는 전자기 복사선을 반사시키도록 구성된 것인 3차원 집적 칩.
실시예 3. 실시예 1에 있어서,
상기 제1 대역 통과 필터는,
제1 굴절률을 갖는 제1 물질층; 및
상기 제1 굴절률보다 작은 제2 굴절률을 갖는 제2 물질층
을 포함한 것인 3차원 집적 칩.
실시예 4. 실시예 1에 있어서,
상기 제1 대역 통과 필터는,
제1 실리콘층;
제1 실리콘 이산화물층; 및
제2 실리콘층
을 포함하며, 상기 제1 실리콘 이산화물층은 상기 제1 실리콘층과 접촉하는 제1 표면으로부터 상기 제2 실리콘층과 접촉하는 제2 표면까지 연속적으로 연장된 것인 3차원 집적 칩.
실시예 5. 실시예 1에 있어서,
상기 제1 IC 다이는,
제1 기판; 및
복수의 도전성 상호연결층을 둘러싸는 복수의 적층형 레벨간 유전체(inter-level dielectric; ILD)층을 포함하는 제1 유전체 구조물
을 포함한 것인 3차원 집적 칩.
실시예 6. 실시예 5에 있어서,
상기 제1 대역 통과 필터는 상기 제1 유전체 구조물과 상기 제2 IC 다이 사이에 배열된 것인 3차원 집적 칩.
실시예 7. 실시예 6에 있어서,
상기 제1 유전체 구조물의 측벽들 사이에서 횡측으로 배열되어 있고, 상기 제1 대역 통과 필터 위에 있는 위치에서 상기 복수의 적층형 ILD층을 수직으로 관통하여 연장되는 유전체 도파관을 더 포함하는 3차원 집적 칩.
실시예 8. 실시예 5에 있어서, 상기 제1 대역 통과 필터는 상기 제1 유전체 구조물의 측벽들 사이에 배열된 것인 3차원 집적 칩.
실시예 9. 실시예 1에 있어서, 상기 제1 대역 통과 필터는 상기 제2 파장 범위를 포함하는 통과대역 내에서 전자기 복사선을 통과시키도록 구성된 것인 3차원 집적 칩.
실시예 10. 실시예 1에 있어서,
상기 제1 IC 다이 위에 배열된 도파관을 더 포함하고, 상기 도파관은 상기 제1 IC 다이를 마주보고 있는 바닥면 및 상기 제1 IC 다이를 등지고 있는 최상면을 가지며, 상기 바닥면은 상기 최상면보다 더 작은 폭을 갖는 것인 3차원 집적 칩.
실시예 11. 실시예 1에 있어서,
상기 제1 IC 다이는 상기 제2 IC 다이를 등지고 있는 실질적으로 평면인 제1 윗면을 갖는 제1 기판을 포함하고;
상기 제2 IC 다이는 상기 제1 IC 다이를 마주보고 있는 제2 윗면을 갖는 제2 기판을 포함하며, 상기 제2 윗면은 상기 제2 윗면 내에 하나 이상의 리세스를 규정하는 경사진 측벽들을 포함한 것인 3차원 집적 칩.
실시예 12. 적층형 이미지 센서 디바이스에 있어서,
제1 기판 내에 배치되고, 제1 파장 범위 내의 전자기 복사선으로부터 전기 신호를 생성하도록 구성된 제1 이미지 센서 엘리먼트 - 상기 제1 기판은 입사 복사선을 수신하도록 구성된 제1 표면 및 상기 제1 표면과는 반대측에 있는 제2 표면을 가짐 -;
제2 기판 내에 배치되고, 상기 제1 파장 범위와는 상이한 제2 파장 범위 내의 전자기 복사선으로부터 전기 신호를 생성하도록 구성된 제2 이미지 센서 엘리먼트; 및
상기 제1 기판의 제2 표면과 상기 제2 기판 사이에 배열되어 있고, 제1 굴절률을 갖는 제1 물질층과 상기 제1 굴절률과는 상이한 제2 굴절률을 갖는 제2 물질층을 교대로 포함하는 제1 대역 통과 필터를 포함하며, 상기 제1 대역 통과 필터는 상기 제2 파장 범위 내의 전자기 복사선을 통과시키고 상기 제1 파장 범위 내의 전자기 복사선을 반사시키도록 구성된 것인 적층형 이미지 센서 디바이스.
실시예 13. 실시예 12에 있어서,
상기 제2 기판에 의해 상기 제1 기판으로부터 분리된 제2 대역 통과 필터를 더 포함하며, 상기 제2 대역 통과 필터는 제3 굴절률을 갖는 제3 물질층들과 상기 제3 굴절률보다 작은 제4 굴절률을 갖는 제4 물질층들을 교대로 포함한 것인 적층형 이미지 센서 디바이스.
실시예 14. 실시예 13에 있어서, 상기 제1 대역 통과 필터는 상기 제2 대역 통과 필터와는 상이한 갯수의 층들을 갖는 것인 적층형 이미지 센서 디바이스.
실시예 15. 실시예 13에 있어서,
상기 제2 대역 통과 필터에 의해 상기 제2 기판으로부터 분리된 제3 기판; 및
상기 제3 기판 내에 배치되고, 상기 제1 파장 범위 및 상기 제2 파장 범위와는 상이한 제3 파장 범위 내의 전자기 복사선으로부터 전기 신호를 생성하도록 구성된 제3 이미지 센서 엘리먼트를 더 포함하는 적층형 이미지 센서 디바이스.
실시예 16. 실시예 12에 있어서,
상기 제1 기판의 제2 표면을 따라 배열되어 있고, 복수의 제1 도전성 상호연결층을 둘러싸는 복수의 제1 적층형 레벨간 유전체(ILD)층을 포함하는 제1 유전체 구조물; 및
상기 제2 기판의 표면을 따라 배열되어 있고, 복수의 제2 도전성 상호연결층을 둘러싸는 복수의 제2 적층형 ILD층을 포함하는 제2 유전체 구조물을 더 포함하는 적층형 이미지 센서 디바이스.
실시예 17. 실시예 16에 있어서, 상기 제1 대역 통과 필터는 상기 제1 유전체 구조물의 측벽들 사이에 배열된 것인 적층형 이미지 센서 디바이스.
실시예 18. 실시예 16에 있어서,
상기 제2 기판을 관통하여 연장되고, 상기 복수의 제1 도전성 상호연결층을 상기 복수의 제2 도전성 상호연결층에 전기적으로 결합시키는 기판 관통 비아(through-substrate-via; TSV)를 더 포함하며, 상기 TSV는 상기 제1 대역 통과 필터를 관통하여 연장된 것인 적층형 이미지 센서 디바이스.
실시예 19. 실시예 12에 있어서, 상기 제1 기판은 제1 두께를 갖고, 상기 제2 기판은 상기 제1 두께보다 큰 제2 두께를 갖는 것인 적층형 이미지 센서 디바이스.
실시예 20. 3차원 집적 칩을 형성하는 방법에 있어서,
제1 기판 내에 제1 이미지 센서 엘리먼트를 형성하는 단계 - 상기 제1 이미지 센서 엘리먼트는 제1 파장 범위 내의 전자기 복사선으로부터 전기 신호를 생성하도록 구성됨 -;
제2 기판 내에 제2 이미지 센서 엘리먼트를 형성하는 단계 - 상기 제2 이미지 센서 엘리먼트는 제2 파장 범위 내의 전자기 복사선으로부터 전기 신호를 생성하도록 구성됨 -;
상기 제2 기판 위에 제1 대역 통과 필터를 형성하기 위해 복수의 퇴적 공정들을 수행하는 단계 - 상기 제1 대역 통과 필터는 제1 굴절률을 갖는 제1 물질과 상기 제1 굴절률보다 작은 제2 굴절률을 갖는 제2 물질의 복수의 교대층들을 가짐 -; 및
상기 제1 기판을 상기 제1 대역 통과 필터에 접합시키는 단계를 포함하는 3차원 집적 칩을 형성하는 방법.

Claims (10)

  1. 3차원 집적 칩에 있어서,
    제1 파장 범위 내의 전자기 복사선으로부터 전기 신호를 생성하도록 구성된 제1 이미지 센서 엘리먼트를 갖는 제1 집적 칩(integrated chip; IC) 다이;
    상기 제1 파장 범위와는 상이한 제2 파장 범위 내의 전자기 복사선으로부터 전기 신호를 생성하도록 구성된 제2 이미지 센서 엘리먼트를 갖는 제2 IC 다이; 및
    상기 제1 IC 다이와 상기 제2 IC 다이 사이에 배열되어 있고, 상기 제1 파장 범위 내에 있는 전자기 복사선을 반사시키도록 구성된 제1 대역 통과 필터
    를 포함하는 3차원 집적 칩.
  2. 제1항에 있어서,
    상기 제2 IC 다이에 의해 상기 제1 IC 다이로부터 분리된 제2 대역 통과 필터
    를 더 포함하며,
    상기 제2 대역 통과 필터는 상기 제2 파장 범위 내에 있는 전자기 복사선을 반사시키도록 구성된 것인 3차원 집적 칩.
  3. 제1항에 있어서,
    상기 제1 대역 통과 필터는,
    제1 굴절률을 갖는 제1 물질층; 및
    상기 제1 굴절률보다 작은 제2 굴절률을 갖는 제2 물질층
    을 포함한 것인 3차원 집적 칩.
  4. 제1항에 있어서,
    상기 제1 대역 통과 필터는,
    제1 실리콘층;
    제1 실리콘 이산화물층; 및
    제2 실리콘층
    을 포함하며,
    상기 제1 실리콘 이산화물층은 상기 제1 실리콘층과 접촉하는 제1 표면으로부터 상기 제2 실리콘층과 접촉하는 제2 표면까지 연속적으로 연장된 것인 3차원 집적 칩.
  5. 제1항에 있어서,
    상기 제1 IC 다이는,
    제1 기판; 및
    복수의 도전성 상호연결층을 둘러싸는 복수의 적층형 레벨간 유전체(inter-level dielectric; ILD)층을 포함하는 제1 유전체 구조물
    을 포함한 것인 3차원 집적 칩.
  6. 제1항에 있어서,
    상기 제1 대역 통과 필터는 상기 제2 파장 범위를 포함하는 통과대역 내에서 전자기 복사선을 통과시키도록 구성된 것인 3차원 집적 칩.
  7. 제1항에 있어서,
    상기 제1 IC 다이 위에 배열된 도파관
    을 더 포함하고,
    상기 도파관은 상기 제1 IC 다이를 마주보고 있는 바닥면 및 상기 제1 IC 다이를 등지고 있는 최상면을 가지며,
    상기 바닥면은 상기 최상면보다 더 작은 폭을 갖는 것인 3차원 집적 칩.
  8. 제1항에 있어서,
    상기 제1 IC 다이는 상기 제2 IC 다이를 등지고 있는 평면인 제1 윗면을 갖는 제1 기판을 포함하고;
    상기 제2 IC 다이는 상기 제1 IC 다이를 마주보고 있는 제2 윗면을 갖는 제2 기판을 포함하며,
    상기 제2 윗면은 상기 제2 윗면 내에 하나 이상의 리세스를 규정하는 경사진 측벽들을 포함한 것인 3차원 집적 칩.
  9. 적층형 이미지 센서 디바이스에 있어서,
    제1 기판 내에 배치되고, 제1 파장 범위 내의 전자기 복사선으로부터 전기 신호를 생성하도록 구성된 제1 이미지 센서 엘리먼트 - 상기 제1 기판은 입사 복사선을 수신하도록 구성된 제1 표면 및 상기 제1 표면과는 반대측에 있는 제2 표면을 가짐 -;
    제2 기판 내에 배치되고, 상기 제1 파장 범위와는 상이한 제2 파장 범위 내의 전자기 복사선으로부터 전기 신호를 생성하도록 구성된 제2 이미지 센서 엘리먼트; 및
    상기 제1 기판의 제2 표면과 상기 제2 기판 사이에 배열되어 있고, 제1 굴절률을 갖는 제1 물질층과 상기 제1 굴절률과는 상이한 제2 굴절률을 갖는 제2 물질층을 교대로 포함하는 제1 대역 통과 필터
    를 포함하며,
    상기 제1 대역 통과 필터는 상기 제2 파장 범위 내의 전자기 복사선을 통과시키고 상기 제1 파장 범위 내의 전자기 복사선을 반사시키도록 구성된 것인 적층형 이미지 센서 디바이스.
  10. 3차원 집적 칩을 형성하는 방법에 있어서,
    제1 기판 내에 제1 이미지 센서 엘리먼트를 형성하는 단계 - 상기 제1 이미지 센서 엘리먼트는 제1 파장 범위 내의 전자기 복사선으로부터 전기 신호를 생성하도록 구성됨 -;
    제2 기판 내에 제2 이미지 센서 엘리먼트를 형성하는 단계 - 상기 제2 이미지 센서 엘리먼트는 제2 파장 범위 내의 전자기 복사선으로부터 전기 신호를 생성하도록 구성됨 -;
    상기 제2 기판 위에 제1 대역 통과 필터를 형성하기 위해 복수의 퇴적 공정들을 수행하는 단계 - 상기 제1 대역 통과 필터는 제1 굴절률을 갖는 제1 물질과 상기 제1 굴절률보다 작은 제2 굴절률을 갖는 제2 물질의 복수의 교대층들을 가짐 -; 및
    상기 제1 기판을 상기 제1 대역 통과 필터에 접합시키는 단계
    를 포함하는 3차원 집적 칩을 형성하는 방법.
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