KR20200029235A - 메모리 시스템 및 메모리 시스템의 동작방법 - Google Patents

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Abstract

본 기술은 제1메모리 블록 및 제2메모리 블록을 포함하는 복수의 메모리 장치; 및 상기 복수의 메모리 장치를 제어하는 컨트롤러를 포함하며, 상기 컨트롤러는, 상기 제1메모리 블록에 라이트 된 제1LBA(Logical Block Address, LBA)정보와 제2LBA 정보를 이용하여 시퀀셜지수값을 산출하는 시퀀셜 지수 산출부; 상기 제1메모리 블록의 시퀀셜 지수와 임계값을 비교하여 상기 제1메모리 블록에 대한 내부 동작 수행 여부를 판별하는 내부동작판별부; 및 상기 제1메모리 블록에 대한 내부동작 수행 여부 판별 결과, 상기 제1메모리 블록에 대해 내부 동작을 수행해야 하는 경우, 상기 제1메모리 블록에 저장된 복수의 LBA 정보를 제2메모리 블록으로 이동하여 재정렬하는 내부 동작 수행부를 포함하는 메모리 시스템을 포함할 수 있다.

Description

메모리 시스템 및 메모리 시스템의 동작방법{MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 반도체 장치에 관한 것으로서, 구체적으로 메모리 시스템 및 메모리 시스템의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시예는 복수의 LBA 패턴에 따라 시퀀셜지수값을 이용하여 내부동작을 수행함으로써, 파편화(fragmentation) 현상을 줄이기 위한 메모리 시스템 및 메모리 시스템의 동작 방법을 제공한다.
본 발명의 실시예에 따른 메모리 시스템은, 제1메모리 블록 및 제2메모리 블록을 포함하는 복수의 메모리 장치; 및 상기 복수의 메모리 장치를 제어하는 컨트롤러를 포함하며, 상기 컨트롤러는, 상기 제1메모리 블록에 라이트 된 제1LBA(Logical Block Address, LBA)정보와 제2LBA 정보를 이용하여 시퀀셜지수값을 산출하는 시퀀셜 지수 산출부; 상기 제1메모리 블록의 시퀀셜 지수와 임계값을 비교하여 상기 제1메모리 블록에 대한 내부 동작 수행 여부를 판별하는 내부동작판별부; 및 상기 제1메모리 블록에 대한 내부동작 수행 여부 판별 결과, 상기 제1메모리 블록에 대해 내부 동작을 수행해야 하는 경우, 상기 제1메모리 블록에 저장된 복수의 LBA 정보를 제2메모리 블록으로 이동하여 재정렬하는 내부 동작 수행부를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 메모리 시스템의 동작 방법은, 제1메모리 블록 및 제2메모리 블록을 포함하는 복수의 메모리 장치 및 상기 복수의 메모리 장치를 제어하는 컨트롤러를 포함하는 메모리 시스템 동작 방법에 있어서, 상기 제1메모리 블록에 라이트 된 제1LBA(Logical Block Address, LBA)정보와 제2LBA 정보를 이용하여 시퀀셜지수값을 산출하는 단계; 상기 제1메모리 블록의 시퀀셜 지수와 임계값을 비교하여 상기 제1메모리 블록에 대한 내부 동작 수행 여부를 판별하는 단계; 및 상기 제1메모리 블록에 대한 내부동작 수행 여부 판별 결과, 상기 제1메모리 블록에 대해 내부 동작을 수행해야 하는 경우, 상기 제1메모리 블록에 저장된 복수의 LBA 정보를 제2메모리 블록으로 이동하여 재정렬하는 단계를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 적어도 하나의 프로세서 및 프로그램 명령을 포함하는 적어도 하나의 저장 장치를 포함하는 메모리 시스템에 있어서, 상기 적어도 하나의 저장 장치 및 상기 프로그램 명령은 상기 적어도 하나의 프로세서와 함께 상기 메모리 시스템이, 제1메모리 블록에 라이트 된 제1LBA(Logical Block Address, LBA)정보와 제2LBA 정보를 이용하여 시퀀셜지수값을 산출하고, 상기 제1메모리 블록의 시퀀셜 지수와 임계값을 비교하여 상기 제1메모리 블록에 대한 내부 동작 수행 여부를 판별하며 상기 제1메모리 블록에 대한 내부동작 수행 여부 판별 결과, 상기 제1메모리 블록에 대해 내부 동작을 수행해야 하는 경우, 상기 제1메모리 블록에 저장된 복수의 LBA 정보를 제2메모리 블록으로 이동하여 재정렬하도록 하는 것을 특징으로 하는 메모리 시스템을 포함할 수 있다.
본 기술은 복수의 시퀀셜 논리 블록 어드레스 정보들을 이용하여 산출된 시퀀셜지수값을 통해 복수의 논리 블록 어드레스들을 재정렬함으로써 파편화 현상을 줄일 수 있는 효과가 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면.
도 2A 내지 도2C는 본 발명의 실시예에 따른 메모리 시스템에서 메모리 장치에 데이터 처리 동작의 일 예를 개략적으로 설명하기 위한 도면.
도 3 내지 도 6은 본 발명의 일실시예에 따른 메모리 시스템의 동작을 설명하기 위한 도면.
도 7은 본 발명의 실시예에 따른 메모리 시스템에서 사용되는 슈퍼 메모리 블록의 개념을 설명하기 위해 도시한 도면.
도 8 내지 도 16은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예들을 개략적으로 도시한 도면.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다. 그리고, 호스트(102)는, 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 유무선 전자 장치들을 포함한다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은, 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템으로, 윈도우(windows) 및 크롬(chrome) 등을 포함하고, 기업용 운영 시스템은, 고성능을 확보 및 지원하도록 특성화된 시스템으로, 윈도 서버(windows server), 리눅스(linux) 및 유닉스(unix) 등을 포함할 수 있다. 아울러, 운영 시스템에서의 모바일 운영 시스템은, 사용자들에게 이동성 서비스 제공 기능 및 시스템의 절전 기능을 지원하도록 특성화된 시스템으로, 안드로이드(android), iOS, 윈도 모바일(windows mobile) 등을 포함할 수 있다. 이때, 호스트(102)는, 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자 요청(user request)에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다, 여기서, 호스트(102)는, 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드들에 해당하는 동작들, 즉 사용자 요청에 상응하는 동작들을 수행한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
그리고, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 보다 개선될 수 있다. 아울러, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어 메모리 카드를 구성할 수도 있으며, 일 예로 PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 상기 메모리 장치(150)는 복수의 다이(1501~150n)들을 포함할 수 있다. 상기 복수의 다이(1501~150n)들 각각은 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 각각의 메모리 블록들(BLK1~BLKz)은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 복수의 메모리 블록들(BLK1~BLKz)이 각각 포함된 복수의 플래인들(plane)을 포함하며, 특히 복수의 플래인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 아울러, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.
여기서, 메모리 장치(150)의 구조 및 메모리 장치(150)의 3차원 입체 스택 구조에 대해서는, 이하 도 2 내지 도 4에서 보다 구체적으로 설명하도록 하겠다.
그리고, 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 메모리 인터페이스(Memory I/F) 유닛(142) 및 메모리(Memory)(144)를 포함할 수 있다.
호스트 인터페이스 유닛(132)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다. 여기서, 호스트 인터페이스 유닛(132)은, 호스트(102)와 데이터를 주고받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
메모리 인터페이스 유닛(142)은, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스가 된다. 여기서, 메모리 인터페이스 유닛(142)은, 메모리 장치(150)가 플래시 메모리, 특히 일 예로 메모리 장치(150)가 NAND 플래시 메모리일 경우에 NAND 플래시 컨트롤러(NFC: NAND Flash Controller)로서, 프로세서(134)의 제어에 따라, 메모리 장치(150)의 제어 신호를 생성하고 데이터를 처리한다. 그리고, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)와 메모리 장치(150) 간의 커맨드 및 데이터를 처리하는 인터페이스, 일 예로 NAND 플래시 인터페이스의 동작, 특히 컨트롤러(130)와 메모리 장치(150) 간 데이터 입출력을 지원하며, 메모리 장치(150)와 데이터를 주고받는 영역으로 플래시 인터페이스 계층(FIL: Flash Interface Layer, 이하 'FIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다. 보다 구체적으로 설명하면, 메모리(144)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어, 예컨대 컨트롤러(130)가, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)가, 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 이러한 동작을 메모리 시스템(110), 즉 컨트롤러(130)와 메모리 장치(150) 간이 수행하기 위해 필요한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는, 도 1에서 도시한 바와 같이, 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
또한, 메모리(144)는, 전술한 바와 같이, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
일예로, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 여기서, 컨트롤러(130)는, 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작으로 포그라운드(foreground) 동작을 수행, 예컨대 라이트 커맨드에 해당하는 프로그램 동작, 리드 커맨드에 해당하는 리드 동작, 이레이즈 커맨드(erase command)에 해당하는 이레이즈 동작, 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등을 수행할 수 있다.
또한, 상기 프로세서(134)는 상기 디프래그먼테이션관리부(145)를 구동할 수 있다. 즉, 상기 디프래그먼테이션관리부(145)는 상기 프로세서(134)에 의해 구동될 수 있다. 상기 디프래그먼테이션관리부(145)를 설명하기 이전에, 일반적으로, 상기 컨트롤러(130)는 호스트(102)로부터 전달은 커맨드 동작, 일례로, 라이트 커맨드 또는 리드 커맨드에 대응하는 라이트 또는 리드 동작의 처리량이 많아질수록 블록 내 포함된 논리블록어드레스(Logical Block Address, LBA)의 파편화(Fragmentation)현상이 심해져 라이트 또는 리드 성능이 상당히 떨어질 수 있다. 이를 해결하기 위해, 상기 디프래그먼테이션 관리부(145)는 상기 복수의 메모리 블록에 대한 시퀀셜지수값을 산출한다. 그리고 상기 복수의 메모리 블록에 대한 시퀀셜지수값을 임계값(Th)과 비교하여, 상기 임계값 이하인 시퀀셜지수값을 갖는 메모리 블록에 대하여 내부 동작을 수행한다. 이와 관련하여, 디프래그먼테이션 관리부(145)에 대해 도 2A 내지 도 2C를 통해 상세히 설명하기로 한다.
한편, 실시예에 따라, 호스트와 연동하며, 적어도 하나의 프로세서 및 프로그램 명령을 포함하는 적어도 하나의 저장 장치를 포함하는 메모리 시스템을 제공한다. 예를 들어, 적어도 하나의 프로세서 및 프로그램 명령을 포함하는 적어도 하나의 저장 장치는 컨트롤러(130)에 포함된 메모리(144) 및 프로세서(134)로 구현될 수 있다.
도 2A 내지 도2C는 본 발명의 실시예에 따른 메모리 시스템에서 메모리 장치에 데이터 처리 동작의 일 예를 개략적으로 설명하기 위한 도면이다.
도 2A 내지 도2C를 참조하면, 디프래그먼테이션 관리부(145)는 시퀀셜지수산출부(1451), 내부동작판별부(1452) 및 내부동작수행부(1453)을 포함할 수 있다.
도 2A를 참조하면, 상기 컨트롤러(130)가 상기 호스트(102)로부터 수신받은 커맨드 동작, 일례로, 라이트 커맨드에 대응하여 상기 제1메모리블록(BLK1)에 라이트 할 때 마다 또는 상기 제1메모리블록(BLK1에 포함된 모든 페이지에 LBA 정보가 라이트 된 경우에, 상기 시퀀셜지수산출부(1451)는 상기 제1메모리 블록(BLK1)에 대한 시퀀셜지수값을 산출한다. 일례로, 상기 시퀀셜지수산출부(1451)는 상기 제1메모리블록(BLK1)에 LBA 정보가 라이트 될 때마다 산출하여 상기 시퀀셜지수값을 상기 메모리(144)에 포함된 시퀀셜지수리스트(미도시)에 저장할 수 있다. 구체적으로, 상기 시퀀셜지수산출부(1451)는 상기 제1메모리블록(BLK1)가 오픈블록일 경우, 상기 제1메모리블록에 대한 시퀀셜지수값을 0으로 초기화 할 수 있다. 그리고, 상기 시퀀셜지수산출부(1451)는 상기 제1메모리 블록(BLK1)에 LBA 정보가 라이트될 때 마다 '제1LBA 정보'와 이전에 라이트 된 '제2LBA정보'의 LBA 억세스 패턴을 판단한다. 여기서, 상기 제1LBA정보는 현재 상기 제1메모리블록(BLK1)에 라이트된 LBA정보이고, 상기 제2LBA정보는 상기 제1메모리블록(BLK1)에 상기 제1LBA정보를 라이트하기 이전에 라이트된 LBA 정보이다. 설명의 편의를 위해, 제1LBA정보를 '현재 LBA 정보'라고 표현하고, 제2LBA정보를 '이전 LBA 정보'라고 표현하기로 한다. 또한, 상기 LBA정보는 메모리 블록의 어느 하나의 페이지를 가르키는 물리주소와 매핑되며, 이와 관련된 L2P테이블은 컨트롤러(130)의 메모리(144)에서 관리될 수 있다.
상기 시퀀셜지수산출부(1451)는 상기 LBA 억세스 패턴을 판단하기 위해, 상기 현재 LBA 정보와 이전 LBA 정보의 차이를 통해 판단할 수 있다. 일례로, 상기 시퀀셜지수산출부(1451)는 상기 현재 LBA 정보와 이전 LBA 정보의 차이가 1인 경우, 시퀀셜 패턴으로 판별하여 상기 시퀀셜지수값을 증가(1++) 시킨다. 반면에, 상기 현재 LBA 정보와 이전 LBA 정보의 차이가 1이 아닌 경우, 랜덤 패턴으로 판별하여 상기 시퀀셜지수값을 증가시키지 않는다. 일례로, 상기 제1메모리 블록(BLK1)에 LBA0가 첫번째로 저장된 경우, 상기 시퀀셜지수값은 0이다. 상기 제1메모리 블록(BLK1)에 상기 LBA0 다음으로 LBA18이 저장된 경우, 상기 LBA18와 LBA0의 차이는 1 이상이기 때문에 랜덤 패턴이라고 판단하여 상기 시퀀셜지수값을 증가시키지 않는다. 반면에, 상기 제1메모리블록(BLK1)에 LBA40이 저장된 후, LBA41이 저장된 경우, 상기 LBA41과 상가 LBA40의 차이가 1이기 때문에 시퀀셜 패턴이라고 판단하여 상기 시퀀셜지수값을 증가(1++)시킨다. 이와 같이, 상기 시퀀셜지수산출부(1451)는 상기 제1메모리블록(BLK1)에 포함된 모든 페이지에 LBA 정보가 저장될 때까지 상기 메모리 블록(BLK1)에 대한 LBA 억세스 패턴을 판단하여 시퀀셜지수값을 산출할 수 있다. 그리고, 상기 제1메모리블록(BLK1)에 포함된 모든 페이지에 LBA 정보가 저장되면, 상기 컨트롤러(130)는 상기 제1메모리블록(BLK1)을 클로즈 블록으로 변경하고, 상기 제1메모리블록(BLK1)에 대한 시퀀셜지수값을 상기 메모리(144)에 포함된 시퀀셜지수리스트에 저장할 수 있다. 일례로, 상기 컨트롤러(130)는 상기 메모리(144)의 시퀀셜지수리스트에 상기 제1메모리 블록(BLK1)에 대한 시퀀셜지수값인'3'을 저장할 수 있다.
그리고, 도 2B에서 설명될 상기 내부동작판별부(1452)를 통해 상기 제1메모리 블록(BLK1)의 시퀀셜지수값을 이용하여 내부 동작 수행 여부를 판별한다.
도 2B를 참조하면, 상기 내부동작판별부(1452)는 상기 시퀀셜지수리스트에 저장된 상기 제1메모리 블록(BLK1)의 시퀀셜지수값을 임계값과 비교하여 제1메모리 블록(BLK1)에 대한 내부동작수행여부를 판별할 수 있다. 즉, 상기 제1메모리 블록(BLK1)의 시퀀셜지수값과 상기 임계값 비교결과, 상기 제1메모리 블록(BLK1)의 시퀀셜지수값이 임계값보다 큰 경우, 상기 제1메모리 블록(BLK1)에 저장된 LBA 정보들이 시퀀셜하게 정렬되어 있다고 판별하여 내부동작을 수행하지 않아도 된다고 판별한다.
반면에, 상기 내부동작판별부(1452)는 상기 제1메모리 블록(BLK1)의 시퀀셜지수값이 임계값보다 작은 경우, 상기 제1메모리 블록(BLK1)에 저장된 LBA 정보들이 랜덤하게 저장되어 있다고 판별하여 제1리스트, 즉, 내부동작을 수행해야하는 메모리 블록들을 상기 제1리스트에 저장한다. 일례로, 상기 임계값이 '6'인 경우, 상기 제1메모리 블록(BLK1)의 시퀀셜지수값이 '3'이기 때문에, 상기 제1메모리 블록(BLK1)의 LBA 파편화 현상이 발생했다고 판단하여 상기 내부동작수행부(1453)를 통해 내부동작을 수행해야한다고 판단한다.
도 2C를 참조하면, 상기 내부동작수행부(1453)는 상기 제1리스트에 저장된 메모리 블록을 확인한다. 일례로, 상기 내부동작수행부(1453)는 상기 제1리스트로부터 제1메모리 블록을 확인할 수 있다. 그리고, 상기 내부동작수행부(1453)는 상기 확인된 메모리 블록에 포함된 복수의 LBA 정보 중 가장 낮은 LBA정보 순으로 리드하여 프리블록으로 마이그레이션 동작을 수행하여 상기 메모리 블록에 저장된 복수의 LBA 정보들을 순차적으로 재정렬하여 저장할 수 있다. 일례로, 상기 내부동작수행(1453)는 상기 제1리스트로부터 확인된 제1메모리블록(BLK1)에 포함된 복수의 LBA정보 중 가장 낮은 LBA 정보인 LBA0를 리드하여 프리블록인 제2메모리블록(BLK2)으로 마이그레이션동작을 수행한다. 그리고, 상기 제1메모리블록(BLK1)에 포함된 복수의 LBA정보 중 LBA0를 제외한 나머지 복수의 LBA정보 중에서 가장 낮은 LBA 정보인 LBA12를 리드하여 상기 제2메모리블록(BLK2)으로 마이그레이션동작을 수행한다. 이와 같이, 상기 제1메모리블록(BLK1)에서 상기 제2메모리블록(BLK2)으로 이동할 LBA 정보가 없을 때까지 수행할 수 있다. 따라서, 상기 제2메모리블록(BLK2)에 복수의 LBA 정보들이 순차적으로 재정렬되어 저장될 수 있다.
도 3 내지 도 6은 본 발명의 일실시예에 따른 메모리 시스템의 동작을 설명하기 위한 도면이다. 도 3은 본 발명의 일실시예에 따른 디프래그먼테이션 관리부의 동작 방법을 설명하기 위한 도면이다.
도 3을 참조하면, S701 단계에 있어서. 상기 컨트롤러(130)가 상기 호스트(102)로부터 수신받은 커맨드 동작, 일례로, 라이트 커맨드에 대응하여 상기 제1메모리블록(BLK1)에 라이트 할 때 마다 또는 상기 제1메모리블록(BLK1에 포함된 모든 페이지에 LBA 정보가 라이트 된 경우에, 상기 제1메모리 블록(BLK1)에 대한 시퀀셜지수값을 산출할 수 있다. 일례로, 상기 제1메모리블록(BLK1)에 LBA 정보가 라이트 될 때마다 산출하여 상기 시퀀셜지수값을 상기 메모리(144)에 포함된 시퀀셜지수리스트(미도시)에 저장할 수 있다.
S703단계에 있어서, 상기 컨트롤러(130)는 상기 산출된 시퀀셜지수값을 이용하여 설정해 놓은 임계값과 비교하여, 상기 제1메모리 블록(BLK1)에 대한 내부동작수행 여부를 판별한다.
S705단계에 있어서, 상기 컨트롤러(130)는 상기 제1메모리블록(BLK1)에 대한 내부동작 수행 여부를 통해, 상기 제1메모리블록(BLK1)에 대해 내부동작을 수행해야하는 경우, 상기 제1메모리블록(BLK1)에 저장된 복수의 LBA 정보들을 리드하여 프리블록인 제2메모리블록(BLK2)으로 옮겨 저장할 수 있다.
도 4는 본 발명의 일실시예에 따른 도 3에서의 메모리 블록에 대한 시퀀셜지수값을 산출하는 방법에 대한 설명이다.
도 4를 참조하면, S801단계에 있어서, 상기 컨트롤러(130)는 상기 제1메모리블록(BLK1)가 오픈블록일 경우, 상기 제1메모리블록에 대한 시퀀셜지수값을 0으로 초기화 할 수 있다. 일례로, 상기 제1메모리 블록(BLK1)에 LBA0가 첫번째로 저장된 경우, 상기 시퀀셜지수값은 0이다.
S803단계에 있어서, 상기 컨트롤러(130)는 상기 제1메모리 블록(BLK1)에 LBA 정보가 라이트될 때 마다 '제1LBA 정보'와 이전에 라이트 된 '제2LBA정보'의 LBA 억세스 패턴을 판단한다. 여기서, 상기 제1LBA정보는 현재 상기 제1메모리블록(BLK1)에 라이트된 LBA정보이고, 상기 제2LBA정보는 상기 제1메모리블록(BLK1)에 상기 제1LBA정보를 라이트하기 이전에 라이트된 LBA 정보이다. 설명의 편의를 위해, 제1LBA정보를 '현재 LBA 정보'라고 표현하고, 제2LBA정보를 '이전 LBA 정보'라고 표현하기로 한다.
S805단계에 있어서, 상기 제1메모리 블록(BLK1)에 저장된 LBA 정보들의 LBA 억세스 패턴을 판단하기 위해, 상기 현재 LBA 정보와 이전 LBA 정보의 차이를 통해 시퀀셜 패턴 또는 랜덤 패턴인지 판단할 수 있다. 일례로, 상기 현재 LBA 정보와 이전 LBA 정보의 차이가 1인지 판단하여 시퀀셜 패턴 또는 랜덤패턴인지 판단할 수 있다.
S805 단계에서, 상기 현재 LBA 정보와 이전 LBA 정보의 차이가 1이 아닌 경우(NO), S806단계에 있어서, 상기 현재 LBA 정보와 이전 LBA 정보의 패턴을 랜덤 패턴으로 판별하여 상기 시퀀셜지수값을 증가시키지 않는다. 일례로, 상기 제1메모리 블록(BLK1)에 상기 LBA0 다음으로 LBA18이 저장된 경우, 상기 LBA18와 LBA0의 차이는 1 이상이기 때문에 랜덤 패턴이라고 판단하여 상기 시퀀셜지수값을 증가시키지 않는다.
반면에, S805 단계에서, 상기 현재 LBA 정보와 이전 LBA 정보의 차이가 1인 경우(YES), S807단계에 있어서, 상기 현재 LBA 정보와 이전 LBA 정보의 패턴을 시퀀셜 패턴으로 판별하여 상기 시퀀셜지수값을 증가(1++) 시킨다. 일례로, 상기 제1메모리블록(BLK1)에 LBA40이 저장된 후, LBA41이 저장된 경우, 상기 LBA41과 상가 LBA40의 차이가 1이기 때문에 시퀀셜 패턴이라고 판단하여 상기 시퀀셜지수값을 증가(1++)시킨다. 이와 같이, 상기 제1메모리블록(BLK1)에 포함된 모든 페이지에 LBA 정보가 저장될 때까지 상기 메모리 블록(BLK1)에 대한 LBA 억세스 패턴을 판단하여 시퀀셜지수값을 산출할 수 있다. 그리고, 상기 제1메모리블록(BLK1)에 포함된 모든 페이지에 LBA 정보가 저장되면, 상기 컨트롤러(130)는 상기 제1메모리블록(BLK1)을 클로즈 블록으로 변경하고, 상기 제1메모리블록(BLK1)에 대한 시퀀셜지수값을 상기 메모리(144)에 포함된 시퀀셜지수리스트에 저장할 수 있다. 일례로, 상기 컨트롤러(130)는 상기 메모리(144)의 시퀀셜지수리스트에 상기 제1메모리 블록(BLK1)에 대한 시퀀셜지수값인'3'을 저장할 수 있다.
도 5는 본 발명의 일실시예에 따른 도 3에서의 메모리 블록에 대한 시퀀셜지수값과 임계값 비교를 통한 내부 동작 수행 여부 판별 방법에 대한 설명이다.
도 5를 참조하면, S901단계에 있어서, 상기 시퀀셜지수리스트에 저장된 클로즈 블록인 제1메모리 블록에 대한 시퀀셜지수값을 확인하여 내부 동작 수행 여부를 판별한다.
S903단계에 있어서 상기 제1메모리 블록(BLK1)의 시퀀셜지수값을 임계값과 비교한다.
S903단계에서, 상기 제1메모리 블록(BLK1)의 시퀀셜지수값과 상기 임계값을 비교한 결과, 상기 제1메모리 블록(BLK1)의 시퀀셜지수값이 임계값보다 큰 경우(N0), 상기 제1메모리 블록(BLK1)에 저장된 LBA 정보들이 시퀀셜하게 정렬되어 있다고 판별하여 내부동작을 수행하지 않아도 된다고 판별한다.
반면에, S903단계에서, 상기 제1메모리 블록(BLK1)의 시퀀셜지수값과 상기 임계값을 비교한 결과, 상기 제1메모리 블록(BLK1)의 시퀀셜지수값이 임계값보다 작은 경우(YES), S905단계에 있어서, 상기 제1메모리 블록(BLK1)에 저장된 LBA 정보들이 랜덤하게 저장되어 있다고 판별하여 제1리스트, 즉, 내부동작을 수행해야하는 메모리 블록들을 상기 제1리스트에 저장한다. 일례로, 상기 임계값이 '6'인 경우, 상기 제1메모리 블록(BLK1)의 시퀀셜지수값이 '3'이기 때문에, 상기 제1메모리 블록(BLK1)의 LBA 파편화 현상이 발생했다고 판단하여 내부동작을 수행해야한다고 판단한다.
도 6은 본 발명의 일실시예에 따른 도 3에서의 내부동작수행 방법에 대한 설명이다.
도 6을 참조하면, S1001단계에 있어서, 상기 컨트롤러(130)는 상기 제1리스트에 저장된 메모리 블록을 확인한다. 일례로, 상기 컨트롤러(130)는 상기 제1리스트로부터 제1메모리 블록을 확인할 수 있다.
S1003단계에 있어서, 상기 확인된 메모리 블록에 포함된 복수의 LBA 정보 중 가장 낮은 LBA값을 갖는 LBA정보를 리드하여 프리블록으로 마이그레이션 동작을 수행한다. 상기 확인된 메모리 블록에 저장된 복수의 LBA 정보들을 가장 낮은 값을 갖는 LBA정보 순으로 상기 프리블록으로 마이그레이션 동작을 수행함으로써, 상기 프리블록에 상기 복수의 LBA정보들이 순차적으로 재정렬될 수 있다. 일례로, 상기 제1리스트로부터 확인된 제1메모리블록(BLK1)에 포함된 복수의 LBA정보 중 가장 낮은 LBA 정보인 LBA0를 리드하여 프리블록인 제2메모리블록(BLK2)으로 마이그레이션동작을 수행한다. 그리고, 상기 제1메모리블록(BLK1)에 포함된 복수의 LBA정보 중 LBA0를 제외한 나머지 복수의 LBA정보 중에서 가장 낮은 LBA 정보인 LBA12를 리드하여 프리블록인 상기 제2메모리블록(BLK2)으로 마이그레이션동작을 수행한다. 이와 같이, 상기 제1메모리블록(BLK1)에서 상기 제2메모리블록(BLK2)으로 이동할 LBA 정보가 없을 때까지 수행할 수 있다. 따라서, 상기 제2메모리블록(BLK2)에 복수의 LBA 정보들이 순차적으로 재정렬되어 저장될 수 있다.
한편, 본 발명의 일실시예들은 슈퍼메모리블록에도 적용시킬 수 있다.
도 7은 본 발명의 실시예에 따른 메모리 시스템에서 사용되는 슈퍼 메모리 블록의 개념을 설명하기 위해 도시한 도면이다.
도 7을 참조하면, 도 1을 참조하여 본 발명의 실시예에 따른 메모리 시스템(110)의 구성요소 중 메모리 장치(150)에 포함된 복수의 메모리 다이(1501~150n)의 구성요소가 구체적으로 도시된 것을 알 수 있다. 일례로, 상기 메모리 장치(150)는 제1메모리 다이(1501) 및 제2메모리 다이(1502)를 포함할 수 있다.
상기 제1 및 제2메모리 다이(1501 및 1502)는 복수의 플래인을 포함할 수 있다. 일례로, 상기 제1메모리 다이(1501)는 제1플래인(PLANE00) 및 제2플래인(PLANE01)을 포함할 수 있으며, 상기 제2메모리 다이(1502)는 제3플래인(PLANE10) 및 제4플래인(PLANE11)을 포함할 수 있다. 그리고, 상기 복수의 플래인은 복수의 블록들을 포함할 수 있다. 일례로, 상기 제1플래인(PLANE00)은 제1메모리 블록 내지 제N메모리 블록(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N)을 포함할 수 있으며, 상기 제2플래인(PLANE01)은 제1메모리 블록 내지 제N메모리 블록(BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N)을 포함할 수 있다. 제3플래인(PLANE10)은 제1메모리 블록 내지 제N메모리 블록(BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N)을 포함할 수 있으며, 제4플래인(PLANE11)은 제1메모리 블록 내지 제N메모리 블록(BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)을 포함할 수 있다.
메모리 장치(150)는, 제0 채널(CH0)을 통해 데이터를 입/출력할 수 있는 제1메모리 다이(1501)과 제1 채널(CH1)을 통해 데이터를 입/출력할 수 있는 제2메모리 다이(1502)를 포함한다. 이때, 제0 채널(CH0)과 제1 채널(CH1)은, 인터리빙(interleaving) 방식으로 데이터를 입/출력할 수 있다.
또한, 제1메모리 다이(1501)는, 제0 채널(CH0)을 공유하여 인터리빙 방식으로 데이터를 입/출력할 수 있는 복수의 경로(WAY0, WAY1)들에 각각 대응하는 복수의 플래인(PLANE00, PLANE01)들을 포함한다.
또한, 제2메모리 다이(1502)는, 제1 채널(CH1)을 공유하여 인터리빙 방식으로 데이터를 입/출력할 수 있는 복수의 경로(WAY2, WAY3)들에 각각 대응하는 복수의 플래인(PLANE10, PLANE11)들을 포함한다.
이와 같이. 메모리 장치(150)에 포함된 복수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)은, 같은 경로 또는 같은 채널을 사용하는 것과 같은 '물리적인 위치'에 따라 구분될 수 있다.
그리고, 설계자의 선택에 따라 메모리 장치(150)에 2개보다 더 많거나 더 적은 개수의 메모리 다이가 포함될 수 있고, 각각의 메모리 다이에도 2개보다 더 많거나 더 적은 개수의 플래인이 포함될 수 있다. 물론, 각각의 플래인에 포함되는 메모리 블록의 개수인 '예정된 개수'도 설계자의 선택에 따라 얼마든지 조정가능하다.
한편, 컨트롤러(130)는, '물리적인 위치'의 구분방식을 통해 서로 다른 다이 또는 서로 다른 플래인으로 구분되었던 복수의 메모리 블록들을 동시에 선택 가능한 블록들끼리 그룹화하여 슈퍼 메모리 블록(super memory block)들로 구분하여 관리할 수 있다.
이렇게, 컨트롤러(130)에서 복수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)을 슈퍼 메모리 블록들로 구분하여 관리하는 방식은, 설계자의 선택에 따라 여러 가지 방식이 존재할 수 있는데, 여기에서는 세 가지 방식을 예시하도록 하겠다.
첫 번째 방식은, 컨트롤러(130)에서 메모리 장치(150)에 포함된 복수의 메모리 다이들(1501, 1502) 중 제1메모리 다이(1501)의 제1플래인(PLANE00)에서 임의의 하나의 메모리 블록(BLOCK000)과, 제2플래인(PLANE01)에서 임의의 하나의 메모리 블록(BLOCK010)을 그룹화하여 하나의 슈퍼 메모리 블록(A1)으로 관리하는 방식이다. 첫 번째 방식을 메모리 장치(150)에 포함된 복수의 메모리 다이들(1501, 1502) 중 제2메모리 다이(1502)에 적용하면, 컨트롤러(130)는, 제2메모리 다이(1502)의 제1플래인(PLANE10)에서 임의의 하나의 메모리 블록(BLOCK100)과, 제2플래인(PLANE11)에서 임의의 하나의 메모리 블록(BLOCK110)을 그룹화하여 하나의 슈퍼 메모리 블록(A2)으로 관리할 수 있다.
두 번째 방식은, 컨트롤러(130)에서 메모리 장치(150)에 포함된 복수의 메모리 다이들(1501, 1502) 중 제1메모리 다이(1501)의 제1플래인(PLANE00)에 포함된 임의의 하나의 메모리 블록(BLOCK002)과, 제2메모리 다이(1502)의 제1플래인(PLANE10)에 포함된 임의의 하나의 메모리 블록(BLOCK102)를 그룹화하여 하나의 슈퍼 메모리 블록(B1)으로 관리하는 방식이다. 두 번째 방식을 다시 적용하면, 컨트롤러(130)는, 메모리 장치(150)에 포함된 복수의 메모리 다이들(1501, 1502) 중 제1메모리 다이(1501)의 제2플래인(PLANE01)에 포함된 임의의 하나의 메모리 블록(BLOCK012)과, 제2메모리 다이(1502)의 제2플래인(PLANE11)에 포함된 임의의 하나의 메모리 블록(BLOCK112)를 그룹화하여 하나의 슈퍼 메모리 블록(B2)으로 관리할 수 있다.
세 번째 방식은, 컨트롤러(130)에서 메모리 장치(150)에 포함된 복수의 메모리 다이들(1501, 1502) 중 제1메모리 다이(1501)의 제1플래인(PLANE00)에 포함된 임의의 하나의 메모리 블록(BLOCK001)과, 제1메모리 다이(1501)의 제2플래인(PLANE01)에 포함된 임의의 하나의 메모리 블록(BLOCK011)과, 제2메모리 다이(1502)의 제1플래인(PLANE10)에 포함된 임의의 하나의 메모리 블록(BLOCK101), 및 제2메모리 다이(1502)의 제2플래인(PLANE11)에 포함된 임의의 하나의 메모리 블록(BLOCK111)을 그룹화하여 하나의 슈퍼 메모리 블록(C)으로 관리하는 방식이다.
참고로, 슈퍼 메모리 블록에 포함되는 동시에 선택 가능한 메모리 블록들은, 인터리빙 방식, 예컨대, 채널 인터리빙(channel interleaving) 방식 또는 메모리 다이 인터리빙(memory die interleaving) 방식 또는 메모리 칩 인터리빙(memory chip interleaving) 방식 또는 경로 인터리빙(way interleaving) 방식 등을 통해 실질적으로 동시에 선택될 수 있다.
그러면 이하에서는, 도 8 내지 도 16을 참조하여, 본 발명의 실시 예에 따라 도 1 내지 도 7에서 설명한 메모리 장치(150) 및 컨트롤러(130)를 포함하는 메모리 시스템(110)이 적용된 데이터 처리 시스템 및 전자 기기들에 대해서 보다 구체적으로 설명하기로 한다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 8은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 개략적으로 도시한 도면이다.
도 8을 참조하면, 메모리 카드 시스템(6100)은, 메모리 컨트롤러(6120), 메모리 장치(6130), 및 커넥터(6110)를 포함한다.
보다 구체적으로 설명하면, 메모리 컨트롤러(6120)는, 비휘발성 메모리로 구현된 메모리 장치(6130)와 연결되며, 메모리 장치(6130)를 액세스하도록 구현된다. 예컨대, 메모리 컨트롤러(6120)는, 메모리 장치(6130)의 리드, 라이트, 이레이즈, 및 백그라운드(background) 동작 등을 제어하도록 구현된다. 그리고, 메모리 컨트롤러(6120)는, 메모리 장치(6130) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구현되며, 메모리 장치(6130)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구현된다. 즉, 메모리 컨트롤러(6120)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6130)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
그에 따라, 메모리 컨트롤러(6120)는, 램(RAM: Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
아울러, 메모리 컨트롤러(6120)는, 커넥터(6110)를 통해 외부 장치, 예컨대 도 1에서 설명한 호스트(102)와 통신할 수 있다. 예컨대, 메모리 컨트롤러(6120)는, 도 1에서 설명한 바와 같이, USB(Universal Serial Bus), MMC(multimedia card), eMMC(embeded MMC), PCI(peripheral component interconnection), PCIe(PCI express), ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(small computer small interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성될 수 있으며, 그에 따라 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
그리고, 메모리 장치(6130)는, 비휘발성 메모리로 구현, 예컨대 EPROM(Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM(Phase-change RAM), ReRAM(Resistive RAM), FRAM(Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 비휘발성 메모리들로 구현될 수 있다.
아울러, 메모리 컨트롤러(6120) 및 메모리 장치(6130)는, 하나의 반도체 장치로 집적될 수 있으며, 일 예로 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 구성할 수 있으며, PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
도 9를 참조하면, 데이터 처리 시스템(6200)은, 적어도 하나의 비휘발성 메모리로 구현된 메모리 장치(6230), 및 메모리 장치(6230)를 제어하는 메모리 컨트롤러(6220)를 포함한다. 여기서, 도 15에 도시한 데이터 처리 시스템(6200)은, 도 1에서 설명한 바와 같이, 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있으며, 메모리 장치(6230)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응되고, 메모리 컨트롤러(6220)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응될 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트(6210)의 요청에 응답하여 메모리 장치(6230)에 대한 리드, 라이트, 이레이즈 동작 등을 제어하며, 메모리 컨트롤러(6220)는 적어도 하나의 CPU(6221), 버퍼 메모리, 예컨대 RAM(6222), ECC 회로(6223), 호스트 인터페이스(6224), 및 메모리 인터페이스, 예컨대 NVM 인터페이스(6225)를 포함한다.
여기서, CPU(6221)는, 메모리 장치(6230)에 대한 전반적인 동작, 예컨대 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. 그리고, RAM(6222)는, CPU(6221)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. 여기서, RAM(6222)이 워크 메모리로 사용되는 경우에, CPU(6221)에서 처리된 데이터가 임시 저장되며, RAM(6222)이 버퍼 메모리로 사용되는 경우에는, 호스트(6210)에서 메모리 장치(6230)로 또는 메모리 장치(6230)에서 호스트(6210)로 전송되는 데이터의 버퍼링을 위해 사용되며, RAM(6222)이 캐시 메모리로 사용되는 경우에는 저속의 메모리 장치(6230)가 고속으로 동작하도록 사용될 수 있다.
아울러, ECC 회로(6223)는, 도 1에서 설명한 컨트롤러(130)의 ECC 유닛(138)에 대응하며, 도 1에서 설명한 바와 같이, 메모리 장치(6230)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC: Error Correction Code)를 생성한다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 여기서, 패리티 비트는, 메모리 장치(6230)에 저장될 수 있다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있으며, 이때 ECC 회로(6223)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. 예컨대, ECC 회로(6223)는, 도 1에서 설명한 바와 같이, LDPC code, BCH code, turbo code, 리드-솔로몬 코드, convolution code, RSC, TCM, BCM 등의 다양한 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트 인터페이스(6224)를 통해 호스트(6210)와 데이터 등을 송수신하며, NVM 인터페이스(6225)를 통해 메모리 장치(6230)와 데이터 등을 송수신한다. 여기서, 호스트 인터페이스(6224)는, PATA 버스, SATA 버스, SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트(6210)와 연결될 수 있다. 또한, 메모리 컨트롤러(6220)는, 무선 통신 기능, 모바일 통신 규격으로 WiFi 또는 LTE(Long Term Evolution) 등이 구현되어, 외부 장치, 예컨대 호스트(6210) 또는 호스트(6210) 이외의 다른 외부 장치와 연결된 후, 데이터 등을 송수신할 수 있으며, 특히 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성됨에 따라, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 17은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 개략적으로 도시한 도면이다.
도 10을 참조하면, SSD(6300)는, 복수의 비휘발성 메모리들을 포함하는 메모리 장치(6340) 및 컨트롤러(6320)를 포함한다. 여기서, 컨트롤러(6320)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6340)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6320)는, 복수의 채널들(CH1, CH2, CH3, …, CHi)을 통해 메모리 장치(6340)와 연결된다. 그리고, 컨트롤러(6320)는, 적어도 하나의 프로세서(6321), 버퍼 메모리(6325), ECC 회로(6322), 호스트 인터페이스(6324), 및 메모리 인터페이스, 예컨대 비휘발성 메모리 인터페이스(6326)를 포함한다.
여기서, 버퍼 메모리(6325)는, 호스트(6310)로부터 수신된 데이터 또는 메모리 장치(6340)에 포함된 복수의 플래시 메모리들(NVMs)로부터 수신된 데이터를 임시 저장하거나, 복수의 플래시 메모리들(NVMs)의 메타 데이터, 예컨대 매핑 테이블을 포함하는 맵 데이터를 임시 저장한다. 또한, 버퍼 메모리(6325)는, DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들로 구현될 수 있으며, 도 13에서는 설명의 편의를 위해 컨트롤러(6320) 내부에 존재하지만, 컨트롤러(6320) 외부에도 존재할 수 있다.
그리고, ECC 회로(6322)는, 프로그램 동작에서 메모리 장치(6340)로 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 리드 동작에서 메모리 장치(6340)로부터 리드된 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정 동작을 수행하며, 페일된 데이터의 복구 동작에서 메모리 장치(6340)로부터 복구된 데이터의 에러 정정 동작을 수행한다.
또한, 호스트 인터페이스(6324)는, 외부의 장치, 예컨대 호스트(6310)와 인터페이스 기능을 제공하며, 비휘발성 메모리 인터페이스(6326)는, 복수의 채널들을 통해 연결된 메모리 장치(6340)와 인터페이스 기능을 제공한다.
아울러, 도 1에서 설명한 메모리 시스템(110)이 적용된 SSD(6300)는, 복수개가 적용되어 데이터 처리 시스템, 예컨대 RAID(Redundant Array of Independent Disks) 시스템을 구현할 수 있으며, 이때 RAID 시스템에는, 복수의 SSD(6300)들과, 복수의 SSD(6300)들을 제어하는 RAID 컨트롤러가 포함될 수 있다. 여기서, RAID 컨트롤러는, 호스트(6310)로부터 라이트 커맨드를 수신하여, 프로그램 동작을 수행할 경우, 라이트 커맨드에 해당하는 데이터를, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 라이트 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로 출력할 수 있다. 또한, RAID 컨트롤러는, 호스트(6310)로부터 리드 커맨드를 수신하여 리드 동작을 수행할 경우, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 리드 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로부터 데이터를 호스트(6310)로 제공할 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 18은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 eMMC(embedded multimedia card)를 개략적으로 도시한 도면이다.
도 11을 참조하면, eMMC(6400)는, 적어도 하나의 낸드 플래시 메모리로 구현된 메모리 장치(6440), 및 컨트롤러(6430)를 포함한다. 여기서, 컨트롤러(6430)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6440)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6430)는, 복수의 채널들을 통해, 메모리 장치(2100)와 연결된다. 그리고, 컨트롤러(6430)는, 적어도 하나의 코어(6432), 호스트 인터페이스(6431), 및 메모리 인터페이스, 예컨대 낸드 인터페이스(6433)를 포함한다.
여기서, 코어(6432)는, eMMC(6400)의 전반적인 동작을 제어하며, 호스트 인터페이스(6431)는, 컨트롤러(6430)와 호스트(6410) 간의 인터페이스 기능을 제공하며, 낸드 인터페이스(6433)는, 메모리 장치(6440)와 컨트롤러(6430) 간의 인터페이스 기능을 제공한다. 예컨대, 호스트 인터페이스(6431)는, 도 1에서 설명한 바와 같이, 병렬 인터페이스, 일 예로 MMC 인터페이스가 될 수 있으며, 아울러 직렬 인터페이스, 일 예로 UHS((Ultra High Speed)-Ⅰ/UHS-Ⅱ, UFS 인터페이스가 될 수 있다.
도 12 내지 도 15는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 12 내지 도 15는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 UFS(Universal Flash Storage)를 개략적으로 도시한 도면이다.
도 12 내지 도 15를 참조하면, 각각의 UFS 시스템들(6500,6600,6700,6800)은, 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830)을 각각 포함할 수 있다. 여기서, 각각의 호스트(6510,6610,6710,6810)은, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등의 어플리케이션 프로세서가 될 수 있으며, 또한 각각의 UFS 장치들(6520,6620,6720,6820)은, 임베디드 UFS(Embedded UFS) 장치들이 되고, 아울러 각각의 UFS 카드들(6530,6630,6730,6830)은, 외부 임베디드 UFS(External Embedded UFS) 장치 또는 리무벌 UFS 카드(Removable UFS Card)가 될 수 있다.
또한, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, 각각 UFS 프로토콜을 통해 외부의 장치들, 예컨대 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신할 수 있으며, UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830)은, 도 1에서 설명한 메모리 시스템(110)으로 구현될 수 있다. 예컨대, 각 UFS 시스템들(6500,6600,6700,6800)에서, UFS 장치들(6520,6620,6720,6820)은, 도 12 내지 도 14에서 설명한 데이터 처리 시스템(6200), SSD(6300), 또는 eMMC(6400) 형태로 구현될 수 있으며, UFS 카드들(6530,6630,6730,6830)은, 도 8에서 설명한 메모리 카드 시스템(6100) 형태로 구현될 수 있다.
아울러, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, UFS(Universal Flash Storage) 인터페이스, 예컨대 MIPI(Mobile Industry Processor Interface)에서의 MIPI M-PHY 및 MIPI UniPro(Unified Protocol)을 통해 통신을 수행할 수 있으며, 아울러 UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830) 간은, UFS 프로토콜이 아닌 다른 프로토콜을 통해 통신할 수 있으며, 예컨대 다양한 카드 프로토콜, 일 예로 UFDs, MMC, SD(secure digital), mini SD, Micro SD 등을 통해 통신할 수 있다.
그리고, 도 12에 도시한 UFS 시스템(6500)에서, 호스트(6510), UFS 장치(6520), 및 UFS 카드(6530)에는, UniPro이 각각 존재하며, 호스트(6510)는, UFS 장치(6520) 및 UFS 카드(6530)와 각각 통신을 수행하기 위해, 스위칭(switching) 동작을 수행하며, 특히 호스트(6510)는, UniPro에서의 링크 레이어(Link Layer) 스위칭, 예컨대 L3 스위칭을 통해, UFS 장치(6520)와 통신을 수행하거나 또는 UFS 카드(6530)와 통신을 수행한다. 이때, UFS 장치(6520)와 UFS 카드(6530) 간은, 호스트(6510)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 호스트(6510)에 각각 하나의 UFS 장치(6520) 및 UFS 카드(6530)가 연결되는 것을 일 예로 하여 설명하였지만, 복수의 UFS 장치들과 UFS 카드들이, 호스트(6410)에 병렬 형태 또는 스타 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이, UFS 장치(6520)에, 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
또한, 도 13에 도시한 UFS 시스템(6600)에서, 호스트(6610), UFS 장치(6620), 및 UFS 카드(6630)에는, UniPro이 각각 존재하며, 스위칭 동작을 수행하는 스위칭 모듈(6640), 특히 UniPro에서의 링크 레이어 스위칭, 예컨대 L3 스위칭 동작을 수행하는 스위칭 모듈(6640)을 통해, 호스트(6610)는, UFS 장치(6620)와 통신을 수행하거나 또는 UFS 카드(6630)와 통신을 수행한다. 이때, UFS 장치(6520)와 UFS 카드(6530) 간은, 스위칭 모듈(6640)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 스위칭 모듈(6640)에 각각 하나의 UFS 장치(6620) 및 UFS 카드(6630)가 연결되는 것을 일 예로 하여 설명하였지만, 복수의 UFS 장치들과 UFS 카드들이, 스위칭 모듈(6640)에 병렬 형태 또는 스타 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이, UFS 장치(6620)에, 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
아울러, 도 14에 도시한 UFS 시스템(6700)에서, 호스트(6710), UFS 장치(6720), 및 UFS 카드(6730)에는, UniPro이 각각 존재하며, 스위칭 동작을 수행하는 스위칭 모듈(6740), 특히 UniPro에서의 링크 레이어 스위칭, 예컨대 L3 스위칭 동작을 수행하는 스위칭 모듈(6740)을 통해, 호스트(6710)는, UFS 장치(6720)와 통신을 수행하거나 또는 UFS 카드(6730)와 통신을 수행한다. 이때, UFS 장치(6720)와 UFS 카드(6730) 간은, 스위칭 모듈(6740)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있으며, 스위칭 모듈(6740)은, UFS 장치(6720)의 내부 또는 외부에서 UFS 장치(6720)와 하나의 모듈로 구현될 수 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 스위칭 모듈(6740)에 각각 하나의 UFS 장치(6620) 및 UFS 카드(6630)가 연결되는 것을 일 예로 하여 설명하였지만, 스위칭 모듈(6740)과 UFS 장치(6720)가 각각 구현된 복수의 모듈들이, 호스트(6710)에 병렬 형태 또는 스타 형태로 연결되거나, 각각의 모듈들 간이 직렬 형태 또는 체인 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이 스위칭 모듈(6740)에 병렬 형태 또는 스타 형태로 연결될 수도 있다.
그리고, 도 15에 도시한 UFS 시스템(6800)에서, 호스트(6810), UFS 장치(6820), 및 UFS 카드(6830)에는, M-PHY 및 UniPro이 각각 존재하며, UFS 장치(6820)는, 호스트(6810) 및 UFS 카드(6830)와 각각 통신을 수행하기 위해, 스위칭 동작을 수행하며, 특히 UFS 장치(6820)는, 호스트(6810)와의 통신을 위한 M-PHY 및 UniPro 모듈과, UFS 카드(6830)와의 통신을 위한 M-PHY 및 UniPro 모듈 간, 스위칭, 예컨대 타겟(Target) ID(identifier) 스위칭을 통해, 호스트(6810)와 통신을 수행하거나 또는 UFS 카드(6830)와 통신을 수행한다. 이때, 호스트(6810)와 UFS 카드(6530) 간은, UFS 장치(6820)의 M-PHY 및 UniPro 모듈 간 타겟 ID 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 호스트(6810)에 하나의 UFS 장치(6820)가 연결되고, 또한 하나의 UFS 장치(6820)에 하나의 UFS 카드(6830)가 연결되는 것을 일 예로 하여 설명하였지만, 호스트(6810)에 복수의 UFS 장치들이 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있으며, 하나의 UFS 장치(6820)에 복수의 UFS 카드들이 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
도 16은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 또 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 16은 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 개략적으로 도시한 도면이다.
도 16을 참조하면, 사용자 시스템(6900)은, 애플리케이션 프로세서(6930), 메모리 모듈(6920), 네트워크 모듈(6940), 스토리지 모듈(6950), 및 사용자 인터페이스(6910)를 포함한다.
보다 구체적으로 설명하면, 애플리케이션 프로세서(6930)는, 사용자 시스템(6900)에 포함된 구성 요소들, 운영 시스템(OS: Operating System)을 구동시키며, 일 예로 사용자 시스템(6900)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 여기서, 애플리케이션 프로세서(6930)는 시스템-온-칩(SoC: System-on-Chip)으로 제공될 수 있다.
그리고, 메모리 모듈(6920)은, 사용자 시스템(6900)의 메인 메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 여기서, 메모리 모듈(6920)은, DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예컨대, 애플리케이션 프로세서(6930) 및 메모리 모듈(6920)은, POP(Package on Package)를 기반으로 패키지화되어 실장될 수 있다.
또한, 네트워크 모듈(6940)은, 외부 장치들과 통신을 수행할 수 있다. 예를 들어, 네트워크 모듈(6940)은, 유선 통신을 지원할뿐만 아니라, CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 다양한 무선 통신을 지원함으로써, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신을 수행할 수 있으며, 그에 따라 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 유선/무선 전자 기기들에 적용될 수 있다. 여기서, 네트워크 모듈(6940)은, 애플리케이션 프로세서(6930)에 포함될 수 있다.
아울러, 스토리지 모듈(6950)은, 데이터를 저장, 예컨대 애플리케이션 프로세서(6930)로부터 수신한 데이터를 저장한 후, 스토리지 모듈(6950)에 저장된 데이터를 애플리케이션 프로세서(6930)로 전송할 수 있다. 여기서, 스토리지 모듈(6950)은, PRAM(Phasechange RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 메모리 등으로 구현될 수 있으며, 또한 사용자 시스템(6900)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다. 즉, 스토리지 모듈(6950)은, 도 1에서 설명한 메모리 시스템(110)에 대응될 수 있으며, 아울러 도 10 내지 도 15에서 설명한 SSD, eMMC, UFS로 구현될 수도 있다.
그리고, 사용자 인터페이스(6910)는, 애플리케이션 프로세서(6930)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예컨대, 사용자 인터페이스(6910)는, 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있으며, 아울러 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diode) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
또한, 본 발명의 실시 예에 따라 도 1에서 설명한 메모리 시스템(110)이, 사용자 시스템(6900)의 모바일 전자 기기에 적용될 경우, 어플리케이션 프로세서(6930)는, 모바일 전자 기기의 전반적인 동작을 제어하며, 네트워크 모듈(6940)은, 통신 모듈로서, 전술한 바와 같이 외부 장치와의 유선/무선 통신을 제어한다. 아울러, 사용자 인터페이스(6910)는, 모바일 전자 기기의 디스플레이/터치 모듈로 어플리케이션 프로세서(6930)에서 처리된 데이터를 디스플레이하거나, 터치 패널로부터 데이터를 입력 받도록 지원한다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 제1메모리 블록 및 제2메모리 블록을 포함하는 복수의 메모리 장치; 및
    상기 복수의 메모리 장치를 제어하는 컨트롤러를 포함하며,
    상기 컨트롤러는,
    상기 제1메모리 블록에 라이트 된 제1LBA(Logical Block Address, LBA)정보와 제2LBA 정보를 이용하여 시퀀셜지수값을 산출하는 시퀀셜 지수 산출부;
    상기 제1메모리 블록의 시퀀셜 지수와 임계값을 비교하여 상기 제1메모리 블록에 대한 내부 동작 수행 여부를 판별하는 내부동작판별부; 및
    상기 제1메모리 블록에 대한 내부동작 수행 여부 판별 결과, 상기 제1메모리 블록에 대해 내부 동작을 수행해야 하는 경우, 상기 제1메모리 블록에 저장된 복수의 LBA 정보를 제2메모리 블록으로 이동하여 재정렬하는 내부 동작 수행부
    를 포함하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 제1LBA 정보는,
    상기 제1메모리 블록에 현재 라이트 된 정보를 나타내는 메모리 시스템.
  3. 제1항에 있어서,
    상기 제2LBA 정보는,
    상기 제1LBA 정보를 라이트 하기 이전에 라이트된 정보를 나타내는 메모리 시스템.
  4. 제1항에 있어서,
    상기 시퀀셜 지수 산출부는,
    상기 제1메모리 블록에 라이트 된 제1LBA정보와 제2LBA정보를 이용하여 LBA 억세스 패턴을 판단하는 메모리 시스템.
  5. 제4항에 있어서,
    상기 시퀀셜 지수 산출부,
    상기 제1메모리 블록에 라이트 된 제1LBA정보와 제2LBA정보를 이용하여 LBA 억세스 패턴을 판단 결과,
    상기 제1LBA정보와 제2LBA정보의 차이가 '1'인 경우, 상기 제1LBA정보와 제2LBA정보의 LBA 억세스 패턴을 시퀀셜 패턴으로 판단하여, 상기 시퀀셜지수값을 일정한 단위로 증가시키는
    메모리 시스템.
  6. 제4항에 있어서,
    상기 시퀀셜 지수 산출부,
    상기 제1메모리 블록에 라이트 된 제1LBA정보와 제2LBA정보를 이용하여 LBA 억세스 패턴을 판단 결과,
    상기 제1LBA정보와 제2LBA정보의 차이가 '2'이상인 경우, 상기 제1LBA정보와 제2LBA정보의 LBA 억세스 패턴을 랜덤 패턴으로 판단하며, 상기 시퀀셜지수값을 증가시키지 않는 메모리 시스템.
  7. 제1항에 있어서,
    상기 시퀀셜 지수 산출부는,
    상기 제1메모리 블록 내 모든 페이지에 LBA 정보가 라이트될 때까지 수행되는 메모리 시스템.
  8. 제1항에 있어서,
    상기 내부동작판별부는,
    상기 제1메모리 블록의 시퀀셜 지수와 임계값을 비교 결과,
    상기 제1메모리 블록의 시퀀셜 지수가 상기 임계값보다 작은 경우, 상기 제1메모리 블록에 대해 내부 동작을 수행하기 위해 후보리스트에 저장하는 메모리 시스템.
  9. 제8항에 있어서,
    상기 후보리스트는,
    내부 동작을 수행하기 위한 하나 이상의 메모리 블록 정보가 저장된 메모리 시스템.
  10. 제1항에 있어서,
    상기 내부동작수행부는,
    상기 제1메모리 블록에 저장된 복수의 LBA 정보 중 가장 작은 값을 갖는 LBA 정보를 확인하여 제2메모리 블록으로 이동하여 복수의 LBA 정보를 순차적으로 정렬하며, 상기 제1메모리 블록에 저장된 복수의 LBA 정보를 이레이즈하는 메모리 시스템.
  11. 제1메모리 블록 및 제2메모리 블록을 포함하는 복수의 메모리 장치 및 상기 복수의 메모리 장치를 제어하는 컨트롤러를 포함하는 메모리 시스템 동작 방법에 있어서,
    상기 제1메모리 블록에 라이트 된 제1LBA(Logical Block Address, LBA)정보와 제2LBA 정보를 이용하여 시퀀셜지수값을 산출하는 단계;
    상기 제1메모리 블록의 시퀀셜 지수와 임계값을 비교하여 상기 제1메모리 블록에 대한 내부 동작 수행 여부를 판별하는 단계; 및
    상기 제1메모리 블록에 대한 내부동작 수행 여부 판별 결과, 상기 제1메모리 블록에 대해 내부 동작을 수행해야 하는 경우, 상기 제1메모리 블록에 저장된 복수의 LBA 정보를 제2메모리 블록으로 이동하여 재정렬하는 단계
    를 포함하는 메모리 시스템 동작 방법.
  12. 제11항에 있어서,
    상기 제1LBA 정보는,
    상기 제1메모리 블록에 현재 라이트 된 정보를 나타내는 메모리 시스템 동작 방법.
  13. 제11항에 있어서,
    상기 제2LBA 정보는,
    상기 제1LBA 정보를 라이트 하기 이전에 라이트된 정보를 나타내는 메모리 시스템 동작 방법.
  14. 제11항에 있어서,
    상기 제1메모리 블록에 라이트 된 제1LBA(Logical Block Address, LBA)정보와 제2LBA 정보를 이용하여 시퀀셜지수값을 산출하는 단계는,
    상기 제1메모리 블록에 라이트 된 제1LBA정보와 제2LBA정보를 이용하여 LBA 억세스 패턴을 판단하는 메모리 시스템 동작 방법.
  15. 제14항에 있어서,
    상기 제1메모리 블록에 라이트 된 제1LBA정보와 제2LBA정보를 이용하여 LBA 억세스 패턴을 판단 결과,
    상기 제1LBA정보와 제2LBA정보의 차이가 '1'인 경우, 상기 제1LBA정보와 제2LBA정보의 LBA 억세스 패턴을 시퀀셜 패턴으로 판단하여, 상기 시퀀셜지수값을 일정한 단위로 증가시키는
    메모리 시스템 동작 방법.
  16. 제14항에 있어서,
    상기 제1메모리 블록에 라이트 된 제1LBA정보와 제2LBA정보를 이용하여 LBA 억세스 패턴을 판단 결과,
    상기 제1LBA정보와 제2LBA정보의 차이가 '2'이상인 경우, 상기 제1LBA정보와 제2LBA정보의 LBA 억세스 패턴을 랜덤 패턴으로 판단하며, 상기 시퀀셜지수값을 증가시키지 않는 메모리 시스템 동작 방법.
  17. 제11항에 있어서,
    상기 제1메모리 블록 내 모든 페이지에 LBA 정보가 라이트될 때까지 상기 제1메모리 블록에 라이트 된 제1LBA정보와 제2LBA 정보를 이용하여 시퀀셜지수값을 산출하는 메모리 시스템 동작 방법.
  18. 제11항에 있어서,
    상기 제1메모리 블록의 시퀀셜 지수와 임계값을 비교하여 상기 제1메모리 블록에 대한 내부 동작 수행 여부를 판별하는 단계는,
    상기 제1메모리 블록의 시퀀셜 지수와 임계값을 비교 결과,
    상기 제1메모리 블록의 시퀀셜 지수가 상기 임계값보다 작은 경우, 상기 제1메모리 블록에 대해 내부 동작을 수행하기 위해 후보리스트에 저장하는 메모리 시스템 동작 방법.
  19. 제18항에 있어서,
    상기 후보리스트는,
    상기 내부 동작을 수행하기 위한 하나 이상의 메모리 블록 정보가 저장된 메모리 시스템 동작 방법.
  20. 제11항에 있어서,
    상기 제1메모리 블록에 대한 내부동작 수행 여부 판별 결과, 상기 제1메모리 블록에 대해 내부 동작을 수행해야 하는 경우, 상기 제1메모리 블록에 저장된 복수의 LBA 정보를 제2메모리 블록으로 이동하여 재정렬하는 단계는,
    상기 제1메모리 블록에 저장된 복수의 LBA 정보 중 가장 작은 값을 갖는 LBA 정보를 확인하여 제2메모리 블록으로 이동하여 복수의 LBA 정보를 순차적으로 정렬하며, 상기 제1메모리 블록에 저장된 복수의 LBA 정보를 이레이즈하는 메모리 시스템 동작 방법.
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