KR20200018399A - 결정질 실리콘 산화물을 갖는 절연체상 실리콘 - Google Patents

결정질 실리콘 산화물을 갖는 절연체상 실리콘 Download PDF

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Abstract

절연체 물질로서 결정질 실리콘 산화물 SiOx를 갖는 절연체상 실리콘(silicon-on-insulator) 층 구조물을 포함하는 반도체 구조물(200)을 형성하는 방법(100)은 진공 챔버 내에 실질적으로 깨끗한 증착 표면(202)을 갖는 결정질 실리콘 기판(201)을 제공하는 단계(120); 상기 실리콘 기판을 550 내지 1200℃, 550 내지 1000℃ 또는 550 내지 850℃ 범위의 산화 온도 To로 가열하는 단계(130); 상기 진공 챔버 내 산화 압력 Po을 1·10-8 내지 1·10-4 mbar 범위로 하고 상기 실리콘 기판을 상기 산화 온도로 유지하면서, 분자 산소 O2를 0.1 내지 1000 랭뮤어(Langmuir, L) 범위의 산소 용량 Do으로 상기 진공 챔버 내로 공급하는 단계를 포함하며(140); 이에 의해, 결정질 실리콘 기저층(203)과 결정질 실리콘 상부층(205) 사이에서, 적어도 2개의 분자층의 두께를 갖는 결정질 실리콘 산화물층(204)이 상기 실리콘 기판 내에 형성된다.

Description

결정질 실리콘 산화물을 갖는 절연체상 실리콘
절연체상 실리콘(silicon-on-insulator, SOI) 구조는 MOSFET 및 다른 유형의 트랜지스터와 같은 다양한 유형의 반도체 장치, 및 다른 유형의 마이크로전자 구성요소 및 회로뿐만 아니라 실리콘 광자 구성요소에 대한 기판 및 빌딩 블록으로서 사용될 수 있다.
SOI 구조의 품질은 그러한 기판 상에 형성된 장치의 성능에 결정적일 수 있다. 많은 응용 분야에서 결정질의 고품질 SOI 구조는 최상의 장치 성능을 제공할 수 있다.
통상적으로, SOI 층 구조물은 기존 실리콘 표면의 산소 이온 충격을 포함하는 이온 주입에 이은 어닐링(annealing)에 의해 제조되어 왔다. 이는 실리콘 기판 내에 비정질 실리콘 산화물층을 형성시킨다. 하나의 단점으로서, 상기 이온 충격은 실리콘 산화물 위의 나머지 실리콘층의 품질에 악영향을 미친다.
US 20060003500 A1에는 하나의 산소 원자층이 먼저 기존 실리콘 표면 상에 자기 제한적으로 증착되어 결정질 이산화규소의 하나의 분자층을 형성하는 방법이 개시되어 있다. 그 후, 이산화규소 상에 오버레이 실리콘층이 에피택셜하게(epitaxially) 형성될 수 있다.
요약
이 요약은 이하의 상세한 설명에서 추가로 설명되는 개념의 선택을 단순화 된 형태로 소개하기 위해 제공된다. 이 요약은 청구된 주제의 주요 특징 또는 필수 특징을 식별하기 위한 것이 아니며 청구된 주제의 범위를 제한하기 위해 사용되는 것도 아니다.
일 측면에서, 절연체 물질로서 결정질 실리콘 산화물 SiOx를 갖는 절연체상 실리콘 층 구조물을 포함하는 반도체 구조물을 형성하는 방법이 개시된다. 이 방법은 진공 챔버(vacuum chamber) 내에 실질적으로 깨끗한 증착 표면을 갖는 결정질 실리콘 기판을 제공하는 단계; 상기 실리콘 기판을 550 내지 1200℃ 범위의 산화 온도 To로 가열하는 단계; 상기 진공 챔버 내 산화 압력 Po을 1·10-8 내지 1·10-4 mbar 범위로 하고 상기 실리콘 기판을 상기 산화 온도로 유지하면서, 분자 산소 O2를 0.1 내지 1000 랭뮤어(Langmuir, L) 범위의 산소 용량 Do으로 상기 진공 챔버 내로 공급하는 단계를 포함하며; 이에 의해, 상기 진공 챔버에 공급된 산소의 적어도 일부가 상기 증착 표면 상에 흡착되어 상기 실리콘 기판으로 확산되고, 결정질 실리콘 기저층(base layer)과 결정질 실리콘 상부층 사이에서, 적어도 2개의 분자층의 두께를 갖는 결정질 실리콘 산화물층이 상기 실리콘 기판 내에 형성된다. 일부 실시양태에서, 상기 산화 온도는 550 내지 1000℃의 범위 또는 550 내지 850℃의 범위일 수 있다.
다른 측면에서, 절연체 물질로서 결정질 실리콘 산화물 SiOx를 갖는 절연체상 실리콘 층 구조물을 포함하는 반도체 구조물이 개시된다. 상기 반도체 구조물은 결정질 실리콘 기저층; 상기 기저층 상의 적어도 2개의 분자층의 두께를 갖는 결정질 실리콘 산화물층; 및 상기 방법에 의해 형성될 수 있는 결정질 실리콘 산화물층 상의 결정질 실리콘 상부층을 포함한다. 상기 반도체 구조물은 상기 방법에 의해 형성될 수 있다.
첨부된 도면들과 관련하여 고려되는 다음의 상세한 설명을 참조하여 더 잘 이해됨에 따라 많은 수반되는 특징들이 더 쉽게 이해될 것이다.
본 설명은 첨부된 도면에 비추어 판독한 다음의 상세한 설명으로부터 더 잘 이해될 것이다.
도 1, 3 및 5는 절연체상 실리콘(SOI) 층 구조물을 포함하는 반도체 구조물을 제조하는 방법의 흐름도를 나타낸다.
도 2 및 6은 SOI 층 구조물을 포함하는 반도체 구조물을 개략적으로 도시한다.
도 4는 SOI 층 구조물을 포함하는 반도체 구조물 샘플의 주사 터널링 현미경(scanning tunneling microscope) 이미지를 나타낸다.
도 7은 SOI 층 구조물을 포함하는 반도체 구조물의 밴드(band) 구조물을 개략적으로 도시한다.
도 8 및 9는 SOI 층 구조물을 포함하는 금속-산화물-반도체(metal-oxide-semiconductor, MOS) 커패시터(capacitor) 샘플 및 SOI 층 구조물을 포함하지 않는 MOS 커패시터 샘플에 대해 측정된 커패시턴스-전압(capacitance-voltage, C-V) 곡선을 나타낸다.
도 2와 6의 도면은 축척으로 나타낸 것이 아니다.
첨부된 도면과 관련하여 아래에 제공되는 상세한 설명은 다수의 실시양태의 설명으로서 의도되며, 이러한 실시양태가 구성, 구현 또는 이용될 수 있는 유일한 형태를 나타내도록 의도되지 않는다.
이하에서 논의되는 실시양태 및 실시예 중 적어도 일부는, 예를 들어, 절연체층 물질로서 결정질 실리콘 산화물을 갖는 고품질 SOI 구조를 형성하기 위한 간단한 실질적인 단일 단계 공정을 제공할 수 있다. 또한, 이하에서 논의되는 실시양태 및 실시예 중 적어도 일부는, 예를 들어, 다양한 반도체 장치의 일부로서 포함되기에 적합한 고품질 SOI 층 구조물을 제공할 수 있다. 예를 들어, SOI 층 구조물은 그 위에 반도체 장치층들을 증착하기 위한 증착 표면으로서 기능할 수 있다.
도 1의 방법(100)은 절연체층 물질로서 결정질 실리콘 산화물 SiOx를 갖는 절연체상 실리콘(SOI) 층 구조물을 포함하는 반도체 구조물을 형성하는데 사용될 수 있다. 반도체 기판은 도 2의 반도체 기판에 따를 수 있고, 이하에서, 이 방법은 도 1 및 도 2를 참조하여 논의된다.
이 방법은 작업(120)에서 진공 챔버 내에 실질적으로 깨끗한 증착 표면(202)을 갖는 결정질 실리콘 기판(201)을 제공하는 것을 포함한다.
결정질 실리콘 기판은 임의의 적절한 직경 및 두께의 평평한 실리콘 웨이퍼 형태일 수 있다. 대안적으로, 실리콘 기판은 임의의 다른 적절한 구성, 형상 및 크기로 형성될 수 있다. 예를 들어, 실리콘 웨이퍼로부터 절단되거나 실리콘 웨이퍼에 에칭될 수 있다. 실리콘 기판은 자체 지지 구조물일 수 있거나 캐리어 기판 또는 지지 구조물 상에 부착되거나 형성된 구조물일 수 있다. 실리콘 기판은 실리콘으로 형성되지 않은 부분, 구조 및 요소를 포함하는 더 큰 구조물 또는 어셈블리의 일부일 수 있다.
증착 표면은 추가 물질이 도입 및/또는 흡착될 수 있는 실리콘 기판의 표면을 지칭한다. 결정 배향과 관련하여, 증착 표면은, 예를 들어, 실리콘 {100}, 실리콘 {111} 또는 실리콘 {110} 표면일 수 있다.
실질적으로 깨끗하다는 것은 증착 표면에 임의의 고유 실리콘 산화물 또는 임의의 다른 유형의 불순물 원자가 실질적으로 없는 것을 의미한다. "실질적으로 없는"은 실리콘 표면 상의 외부 원자 및 분자의 농도가 3·1013 cm-2를 초과하지 않음을 의미한다. 이러한 실질적으로 깨끗한 증착 표면은 사전에, 즉 상기 방법 전에 세정된 상태로 제공될 수 있다. 대안적으로, 세정은 도 1의 방법에서 선택적 세정 작업(110)에 의해 예시된 바와 같이 상기 방법에 포함될 수 있다. 이러한 세정은 적절한 세정 과정으로 수행할 수 있다.
진공 챔버는 진공 챔버에서 1·10-4 mbar 이하, 바람직하게는 적어도 1·10-8 mbar 이하의 압력을 생성할 수 있는 시스템의 임의의 적절한 유형의 진공 챔버일 수 있다. 실리콘 기판 상에 위치되거나 부착될 수 있는 임의의 적절한 유형의 캐리어 또는 홀더 부재가 있을 수 있다. 임의의 적절한 유형의 가열 및 냉각 시스템이 그러한 캐리어 또는 홀더 부재에 연결되어 그 위에 놓인 실리콘 기판을 가열 및 냉각시킬 수 있다.
상기 방법은 작업(130)에서 진공 챔버 내에 제공된 실리콘 기판을 550 내지 1200℃ 범위, 예를 들어, 550 내지 1000℃, 550 내지 850℃ 또는 550 내지 750℃ 범위의 산화 온도 To로 가열하는 것을 추가로 포함한다.
상기 방법은 단계(140)에서 기판을 상기 산화 온도로 유지하면서 분자 산소 O2를 상기 진공 챔버 내로 1·10-8 내지 1·10-4 mbar 범위, 예를 들어, 1·10-7 내지 1·10-8 mbar 범위의 산화 압력 Po로 공급하는 것을 포함한다. 산소 공급은 0.1 내지 1000 L 범위, 예를 들어, 5 내지 300 L 범위의 산소 용량이 진공 챔버에 공급될 때까지 계속된다.
상기 특정된 범위는 실제 공정 파라미터가 선택될 수 있는 파라미터 공간(parameter spaces)을 한정한다. 따라서, 본 방법은 실제 공정 파라미터, 즉 산화 온도, 산화 압력 및 산소 용량의 상이한 조합을 사용하여 수행될 수 있다. 예를 들어, 실제 공정 파라미터는 다음 파라미터 하위 공간 내에서 선택될 수 있다: To = 550 내지 700℃, Po = 1·10-7 내지 1·10-4 mbar, Do = 10 내지 50 L; To = 650 내지 700℃, Po = 1·10-7 내지 1·10-6 mbar, Do = 50 내지 100 L; To = 650 내지 750℃, Po = 1·10-7 내지 5·10-7 mbar, Do = 50 내지 300 L; To = 700 내지 750℃, Po = 1·10-5 내지 5·10-5 mbar, Do = 5 내지 50 L; To = 550 내지 600℃, Po = 1·10-7 내지 5·10-7 mbar, Do = 5 내지 75 L; 및 To = 700 내지 750℃, Po = 5·10-6 내지 1·10-5 mbar, Do = 10 내지 100 L.
산소 공급 기간은, 예를 들어, 산소 압력 및 목표 산소 용량에 따라 변할 수 있다. 산소 압력은, 예를 들어, 진공 챔버의 상세한 특성 및 산소 공급 방식에 의해 영향을 받을 수 있다. 산소 용량의 정확한 제어를 보장하기 위해, 분자 산소는 적어도 0.5초, 예를 들어, 적어도 약 1초, 바람직하게는 적어도 10초의 산화 기간 동안 진공 챔버에 공급될 수 있다. 산화 기간의 길이를 증가시키는 것은 산소 용량의 보다 나은 제어를 가능하게 할 수 있다.
실리콘 기판의 상기 산화 압력, 산화 시간 및 산화 온도를 갖는 산소 공급의 결과로서, 진공 챔버 내로 공급된 산소는 증착 표면 상에 적어도 부분적으로 흡착되어 실리콘 기판으로 확산된다. 결과적으로, 결정질 실리콘 기저층과 결정질 실리콘 상부층 사이에서, 적어도 2개의 분자층의 두께를 갖는 결정질 실리콘 산화물층이 실리콘 기판 내에 형성된다. 다시 말해, 유전체층으로서 결정질 실리콘 산화물 SiOx 층을 갖는 SOI 구조가 결정질 실리콘 상부층 아래에 형성된다. 이에 의해, 상기 방법은, 예를 들어, 결정질 실리콘 상부층을 형성하기 위한 추가적인 증착 단계가 필요 없이 기존의 실리콘 결정 내에 결정질 실리콘 산화물층을 형성하는 것을 포함한다. 이어서, 상기 상부층은 상기 기저층과 기본적으로 또는 대부분 동일한 다이아몬드 입방 결정 구조를 가질 수 있다. "기본적으로" 및 "대부분"은 결정질 실리콘 산화물층이 다이아몬드 입방 결정 구조로부터 벗어난 결정 구조를 가질 수 있고, 또한 적어도 Si/SiOx 계면에 가까운 실리콘 상부층의 결정 구조에 어느 정도 영향을 미칠 수 있다는 사실을 지칭한다. 한편, 결정질 실리콘 상부층의 자유 표면의 (2×1)+(1×2) 재구성은 상기 자유 표면에 가까운 상부층의 결정 구조에 영향을 미친다.
당업계의 확립된 이해에 따르면, 공지된 방법을 사용하여 결정질 실리콘을 산화시킬 때, 결정 내의 산소 혼입 위치는 증착 표면에 놓이며, 예를 들어, "Miyamoto et al., Physical Review B 43, 9287, 1991"을 참조한다.
그러나, 상기 방법은 산화 파라미터의 적절히 선택된 신규 조합에 의해, 증착 표면 상에 흡착된 산소가 실리콘 기판의 표면 또는 상부층을 통해 확산되어 결정질 산화물이 증착 표면 아래 명확하게 벌크 실리콘 결정 내에 형성될 수 있다는 놀라운 관찰에 기초한다. 동시에, 실리콘 기판의 벌크 결정으로부터의 실리콘 원자는 실리콘 기판 내로의 산소 원자의 혼입으로 인해 최외곽 표면으로 확산될 수 있다. 이러한 확산된 실리콘 원자는 증착 표면 상에 새로운 구조를 형성할 수 있다. 결정질 산화물 SiOx 층의 결정 구조는 벌크 실리콘의 다이아몬드 격자와 상이할 수있다.
절연체상 실리콘(SOI) 구조를 포함하는 도 2의 반도체 구조물(200)은 도 1을 참조하여 위에서 논의된 방법을 사용하여 제조할 수 있다. 이 경우, 도 2에 도시된 바와 같이, 제조를 위한 출발점은 실질적으로 깨끗한 증착 표면(202)을 갖는 결정질 실리콘 기판(201)이다. 반도체 구조물(200)은 결정질 실리콘 기저층(203), 상기 실리콘 기저층 상의 하나 이상의 분자층의 두께로 넓어지는 결정질 실리콘 산화물 SiOx 층(204); 및 상기 결정질 실리콘 산화물 층상의 결정질 실리콘 상부층(205)을 포함한다. 결정질 실리콘 상부층(205)은 결정질 실리콘 기저층(203)과 기본적으로 또는 대부분 동일한 다이아몬드 입방 결정 구조를 가질 수 있다.
결정질 SiOx 층의 정확한 두께는 변할 수 있고 수 나노미터의 두께를 가질 수 있다. 도 1을 참조하여 전술한 바와 같은 방법에 의해 형성될 때, 상기 두께는, 예를 들어, 산화 온도, 산화 압력 및/또는 산소 용량에 의해 영향을 받을 수 있다. 두께의 선택은 SiOx 층의 밴드 갭(band gap)을 맞추기 위해 사용될 수 있다. 예를 들어, 밴드 갭의 증가는 유리하게는 산화물층의 유효 절연 배리어 두께의 증가를 제공할 수 있다. 결정질 SiOx 층의 두께의 적절한 조정은, 예를 들어, 반도체 구조물에서 SiOx 층을 통한 터널링을 조정하기 위해 사용될 수 있다. 이에 대해서는 아래에서 더 자세히 설명한다.
도 1을 참조하여 전술한 바와 같은 방법을 사용하여 제조된 반도체 구조물의 경우, 실리콘 산화물층과 실리콘 기저층 및 상부층 사이의 실리콘-실리콘 산화물 계면은 확산으로 인해 전적으로 갑자기 형성되는 대신에 등급이 나뉜 것으로 밝혀졌다. 이는 유리하게는 실리콘 산화물층과 실리콘 기저층 사이의 SiOx/Si 계면에서 구부러진 에너지 밴드를 초래하여, 전하 캐리어를 계면 영역으로부터 멀어지게하여, 예를 들어, 전하 캐리어의 바람직하지 않은 표면 재결합을 감소시킬 수 있다.
도 3의 방법(300)은 분자 산소를 공급한 후, 결정질 실리콘 산화물층의 형성에 기여하지 않는 가능한 과량의 산소를 제거하기 위해 650 내지 750℃ 범위의 사후 가열 온도(post heating temperature)에서 흡착된 산소를 갖는 실리콘 기판이 진공 챔버에서 어닐링되는 추가 어닐링 작업(350)을 포함한다는 점에서 도 1의 방법과 상이하다. 상기 어닐링은 30초 내지 60분, 예를 들어, 5분 내지 20분의 지속 시간을 가질 수 있다. 진공 챔버에서 10-8 mbar 이하의 압력이 어닐링 동안 사용될 수 있다.
상기 어닐링 전에, (310) 또는 (320) 내지 (340)의 작업에서 형성된 반도체 구조물은 산화 온도 및 사후 가열 온도보다 실질적으로 낮은 온도로 냉각될 수 있다. 대안적으로, 실리콘 기판/반도체 구조물의 온도는 산화 온도로부터 사후 가열 온도로 직접 조정될 수 있다. 산화 온도가 사후 가열 온도와 동일한 경우, 조정이 필요하지 않다.
상기 논의된 방법의 타당성은 산화 절차 실시예에 의해 시험되었다.
첫 번째 실시예에서, 5mm×10mm 직사각형 Si 샘플을 n형 Si (100) 웨이퍼로부터 절단하여 Si (100) 증착 표면을 갖는 결정질 실리콘 기판으로서 제공하였다. Si 샘플은 Mo로 제조된 샘플 홀더에서 짧은 에지를 통해 부착되고, Si 샘플을 통한 직류 공급을 허용하였다. 샘플 홀더를 다중 챔버 진공 시스템의 진공 챔버에 위치한 조작기로 옮기고, Si 샘플을 1100 내지 1200℃의 세정 온도까지 반복적으로 빠르게 가열하여 Si (100) 증착 표면에서 자연 산화물과 탄소 오염물을 제거했다. X선 광전자 분광법(X-ray photoelectron spectroscopy, XPS)을 사용하여 산소 및 탄소 오염물이 증착 표면으로부터 효과적으로 제거/탈착되었음을 확인하였다. 또한, 저에너지 전자 회절(low-energy electron diffraction, LEED) 분석은 고유한 이중 도메인 표면 구조로부터 발생하는 예리한 (2×1)+(1×2) 재구성을 보여 주었다. 표면 세정 후 포착된 주사 터널링 현미경(STM) 이미지는 이중 도메인 재구성의 존재를 대형 2차원 테라스로 뒷받침했다.
세정 단계 후, 깨끗한 Si (100) 증착 표면을 갖는 Si 샘플은 누출 밸브를 통해 진공 챔버 내로 도입된 O2 가스를 사용하여 동일한 진공 시스템에서 산화되었다. 누출 밸브를 열기 전에, Si 샘플의 온도를 670℃의 가열 온도로 올렸다. 그런 다음 진공 챔버의 O2 압력을 1·10-7 mbar로 높이고 (압력은 이온 게이지 압력계로 측정), Si 샘플을 가열 온도에서 500초 동안 산화시켜 산화 용량 50 랭뮤어 (L)를 얻었다. 그 후, 누출 밸브를 닫고 동시에 Si 가열을 정지시켰다.
도 4의 STM 이미지는 산화 동안 Si 샘플 표면의 전개를 보여준다. 가장 위의 이미지에서, 증착 표면은 테라스형 또는 계단형 미세구조를 갖는다. 산화가 진행될 때, 산소 원자를 Si 결정 내로 혼입하면, 가운데 이미지와 가장 아래 이미지에 나와 있듯이, Si 원자가 벌크 결정으로부터 초기 (2×1) 다이머-열(dimer-row) 구조로 새로운 섬(islands) 또는 열(rows)을 형성하기 시작하는 증착 표면으로 확산될 수 있다.
Si 샘플의 산화가 완료된 후, Si 샘플의 LEED 이미지는 여전히 예리한 (2×1)+(1×2) 패턴을 보여, 샘플의 최외곽 표면층이 결정질 실리콘으로 형성되었음을 나타낸다. 한편, XPS에 의해 샘플로부터 측정된 O1s 강도는 벌크 실리콘 결정 내에서 실리콘 상부층 아래의 산소 원자의 혼입을 명백하게 나타내었다.
두 번째 실시예에서, Si 샘플은 위에서 논의된 첫 번째 실시예와 유사하게 준비하고 세정하였었다. 산화는 첫 번째 실시예와 기본적으로 유사하지만 600℃의 산화 온도, 1·10-6 mbar의 산소 압력 및 75초의 산소 공급 시간을 사용하여 수행하여 75L의 산소 용량을 생성하였다. 첫 번째 실시예와 유사하게, 예리한 (2×1)+(1×2) LEED 패턴이 관찰되었고 XPS에 의해 O1s 강도가 측정되었으며, 이는 이러한 산화 파라미터를 갖는 결정질 SOI 구조의 형성을 다시 나타낸다.
첫 번째 실시예 및 두 번째 실시예와 기본적으로 유사한 세 번째 실시예에서, 700℃의 산화 온도, 1·10-4 mbar의 산소 압력 및 1초의 산소 공급 시간을 사용하여 산화를 수행하여 약 100 내지 약 200 L의 산소 용량을 생성하였다. 산화 후, 샘플의 LEED 이미지는 약한 (1×1)만을 나타냈는데, 이는 증착 표면에서 Si 벌크 결정에 포함되지 않고 결정질 SiOx를 형성하지 않는 과량의 산소의 존재를 나타내는 것이다. 이어서 샘플을 700℃의 사후 가열 온도에서 10분 동안 어닐링하였다. 어닐링은 도 7b의 패턴과 유사하게 예리한 (2×1)+(1×2) LEED 패턴을 초래하였고, XPS에 의해 O1s 강도가 측정되었으며, 이는 결정질 실리콘 상부층 아래에 결정질 실리콘 산화물층의 형성을 다시 나타낸다.
도 5의 방법(500)은 도 1 및 3을 참조하여 위에서 논의된 방법들 중 임의의 것에 따라 수행될 수 있는 산화 단계를 포함한다. 진공 챔버 내에 결정질 실리콘 기판을 제공하고, 이를 산화 온도로 가열하고, 실리콘 기판을 산화시키기 위해 분자 산소를 진공 챔버로 공급하는 작업(520, 530, 540)을 포함한다. 또한, 실리콘 기판의 증착 표면을 세정하고, 실리콘 산화물층이 형성된 실리콘 기판을 어닐링하는 선택적 작업(510, 550) 중 하나 또는 둘 다를 포함할 수 있다.
또한, 상기 방법은 작업(560)에서 실리콘 상부층 상에 캡층(cap layer)을 증착하는 단계를 포함한다. 상기 캡층은, 예를 들어, 산화물 또는 질화물(nitride)을 포함할 수 있고, 비정질 또는 결정질일 수 있다. 추가의 산화물층은, 예를 들어, 이산화규소 SiO2, 산화알루미늄 Al2O3, 산화하프늄 HfO2 또는 산화티타늄 TiO2를 포함할 수 있다. 다른 실시양태에서, 추가의 산화물층은, 예를 들어, 산화하프늄과 산화티타늄의 혼합 조성물 HfO2-TiO2, 산화지르코늄 ZrO2, 산화세륨 CeO2, 산화이트륨 Y2O3, 규산지르코늄 ZrSiO4, 규산하프늄 HfSiO4, 산화알루미늄 Al2O3, 하프늄 실리콘 옥시나이트라이드 HfSiON, 하프늄 실리콘 나이트라이드, 산화란타늄 La2O3, 산화실리콘비스무트 Bi4Si2O12, 산화탄탈륨 Ta2O5, 산화텅스텐 WO3, 산화알루미늄란타늄 LaAlO3, 산화스트론튬바륨 Ba1-xSrxO3, 납(II) 티타네이트 PbTiO3, 바륨 티타네이트 BaTiO3, 스트론튬 티타네이트 SrTiO3 또는 이들의 임의의 적절한 혼합물을 포함할 수 있다. 상기 캡층은, 예를 들어, 1 내지 500nm, 1 내지 400nm 또는 3 내지 300nm 범위의 두께를 가질 수 있다.
상기 캡층은, 예를 들어, 원자층증착(atomic layer deposition, ALD) 또는 화학기상증착(chemical vapor deposition, CVD)에 의해 증착될 수 있다. 따라서, 전체 방법(500)은 SOI 구조를 형성하기 위한 도 1 및 3을 참조하여 위에서 논의된 것들 중 임의의 것에 따른 방법을 사용하고, 이어서, 예를 들어, ALD 또는 CVD에 의해 그 위에 캡층을 증착시킴으로써 수행할 수 있다.
도 6의 반도체 구조물(600)은, 예를 들어, 도 5의 방법(500)에 의해 제조될 수 있다. 반도체 구조물(600)은 도 2 및 4를 참조하여 위에서 논의된 임의의 반도체 구조물에 따를 수 있는 SOI 조성물을 포함한다. 상기 SOI 조성물은 결정질 실리콘 기저층(603), 상기 실리콘 기저층 상의 적어도 2개의 분자층의 두께를 갖는 결정질 실리콘 산화물 SiOx 층(604); 및 상기 결정질 실리콘 산화물층 상의 결정질 실리콘 상부층(605)을 포함한다. 반도체 구조물(600)은 결정질 실리콘 상부층(605) 상에 캡층(606)을 더 포함한다. 상기 캡층은, 예를 들어, 이산화규소 SiO2, 산화알루미늄 Al2O3, 산화하프늄 HfO2 또는 산화티타늄 TiO2를 포함할 수 있다. 다른 구체예에서, 예를 들어, 산화하프늄과 산화티타늄의 혼합 조성물 HfO2-TiO2, 산화지르코늄 ZrO2, 산화세륨 CeO2, 산화이트륨 Y2O3, 규산지르코늄 ZrSiO4, 규산하프늄 HfSiO4, 산화알루미늄 Al2O3, 하프늄 실리콘 옥시나이트라이드 HfSiON, 하프늄 실리콘 나이트라이드, 산화란타늄 La2O3, 산화실리콘비스무트 Bi4Si2O12, 산화탄탈륨 Ta2O5, 산화텅스텐 WO3, 산화알루미늄란타늄 LaAlO3, 산화스트론튬바륨 Ba1-xSrxO3, 납(II) 티타네이트 PbTiO3, 바륨 티타네이트 BaTiO3, 스트론튬 티타네이트 SrTiO3 또는 이들의 임의의 적절한 혼합물을 포함할 수 있다. 상기 캡층은, 예를 들어, 1 내지 500nm, 1 내지 400nm 또는 3 내지 300nm 범위의 두께를 가질 수 있다.
도 1, 3 및 5를 참조하여 위에서 논의된 것들 중 임의의 것에 따른 방법을 사용하여 제조된 반도체 구조물에 대해, 스캐닝 터널링 분광법(scanning tunneling spectroscopy, STS)에 의해 측정가능한 반도체 구조물의 터널링 갭은 Si 벌크 샘플의 깨끗한 표면보다 명백히 높다는 것이 밝혀졌다. 예를 들어, STS 분석에 따르면 10 L의 낮은 산소 용량으로 600℃에서 Si (100) (2×1) 표면을 산화하면 깨끗한 비산화된 Si (100)(2×1) 기준 표면의 터널링 갭 너비의 4배인 터널링 간격이 발생할 수 있음이 밝혀졌다. STS의 고유 특성이 조사될 샘플의 최외곽 원자층에 가장 민감하기 때문에, 측정된 터널링 갭은 SiOx 갭을 나타내지 않는 것으로 가정될 수 있다. 이 가정은 샘플의 STM 분석에 의해 확인되었으며, 표면에 산소가 없음을 보여준다. 대신, 최외곽 Si 표면 아래의 벌크 내에 혼입된 산소가 원자가 및 전도성 밴드의 벤딩(band bending)을 유발하여 SOI 구조를 포함하는 산화된 Si 샘플의 최외곽 표면층에서 전도성 밴드 최소값(conductive band minimum, CBM)과 원자가 밴드 최대값(valence band maximum, VBM) 사이의 밴드 갭을 증가시킨다고 가정할 수 있다. 이 효과는 도 7의 a)에 도시되어 있다.
결정질 실리콘 상부층 상에 캡층을 포함하는 도 600의 반도체 구조물과 같은 반도체 구조물에서 이러한 밴드 벤딩이 밴드 구조에 미치는 영향은 도 7의 b)에 도시되어 있다. 당업계에 공지된 바와 같이, 결정질 Si 기판 상에 절연 산화물층을 갖는 구조물에서, 일반적으로 절연체/Si 계면에 계면 결함이 존재한다. 이러한 계면 결함은 전하 캐리어의 바람직하지 않은 표면 재조합을 야기할 수 있다. 도 6에 따른 구조물에서, SiOx-유도된 밴드 갭 (및 밴드 벤딩)의 증가는 반도체 구조물의 가장 결함이 많은 영역으로부터 전하 캐리어를 "반발"할 수 있는데, 이는 전하 캐리어를 나타내는 작은 볼, 및 상기 반발 효과를 나타내는 화살표에 의해 도 7의 b)에 설명되어 있는 바와 같다.
도 7의 a) 및 b)에 개략적으로 도시된 가정된 효과의 존재는 도 6의 반도체 구조물(600)에 따른 시험 샘플 및 기준 샘플(reference sample)을 알토대학교(Aalto University)의 표면 재조합 속도(surface recombination velocity, SRV) 기기를 사용하여 분석함으로써 조사하였다. 시험 샘플은 600℃의 산화 온도를 사용하여 도 5의 방법에 따라 제조하고, 기준 샘플은 Si 기판을 실온에서 산화시켜 제조하였다. 기준 샘플을 시험 샘플처럼 캡층으로서 작용하는 유사한 비정질 Al2O3 필름으로 캡핑하였다. 시험 샘플은 기준 샘플보다 분명히 더 높은 수명을 제공하였으며, 이는 도 7의 a) 및 b)를 참조하여 위에서 설명된 가정된 효과를 확인시켜 준다.
도 1 내지 7을 참조하여 위에서 논의된 실시예에서, 하나의 평면 증착 표면을 갖는 평면 실리콘 기판 및 SOI 층 구조물을 갖는 평면 반도체 구조물이 논의된다. 그러나, 위에서 논의된 방법은 또한 상이하게 배향될 수 있고 상이한 결정 배향을 가질 수 있는 몇몇 증착 표면을 갖는 실리콘 기판 구조물을 산화시키기 위해 사용될 수 있다. 결과적으로, 3차원 SOI 층 구조물이 형성될 수 있다. 이에 대응하여, 도 2 및 6에 도시된 평면 반도체 구조물과 관련하여 위에서 논의된 것은 3차원 SOI 층 구조물을 갖는 반도체 구조물로서 구현될 수도 있다.
도 1, 3 및 5를 참조하여 전술한 바와 같이 제조된 반도체 구조물뿐만 아니라 도 2, 4 및 6을 참조하여 전술한 바와 같은 반도체 구조물이 SOI 구조가 유용한 임의의 종류의 응용에 사용될 수 있다. 예를 들어, 이러한 반도체 구조물은 전계 효과 트랜지스터(field-effect transistor, FET), 태양 전지, 및 반도체 장치에서 전류 흐름을 안내하도록 설계된 다양한 구성요소 또는 배리어 구조에 사용될 수 있다. 또한, 이러한 반도체 구조물은 다양한 반도체 표면을 패시베이션(passivation)하는데 잠재적으로 유용한 것으로 밝혀졌다.
결정질 실리콘 상부층 상에 캡층을 갖는 도 6에 도시된 바와 같은 반도체 구조물은, 예를 들어, 태양 전지 구조물의 표면 패시베이션 및/또는 반사방지 코팅, 또는 전계 효과 트랜지스터(FET)의 게이트 스택(gate stack)에 사용될 수 있다. 유리한 표면 재조합 속도 특성은 이러한 반도체 구조물 및 장치의 성능을 향상시킬 수 있다. 유사한 반도체 구조물이 또한, 예를 들어, 반도체 구조물을 둘러싼 주변 조건에 의해 유도된 변화에 대해 에칭에 의해 형성된 나노구조물과 같은 3차원 구조물을 전기적으로 및/또는 화학적으로 패시베이션하기 위해 사용될 수 있다.
네 번째 실시예에서, 2개의 5mm×10mm 직사각형 조각이 n형 Si (100) 웨이퍼로부터 다이싱되어 Si 샘플 기판 및 Si 기준 기판으로서 제공된다. 이어서, 상기 기판들을 다중 챔버 진공 시스템의 진공 챔버 내부의 진공에서 1100℃의 세정 온도까지 반복적으로 빠르게 가열함으로써 세정하였다.
이 세정 절차에 따라, Si 샘플 기판에 650℃의 가열 온도를 가하고, 상기 샘플 기판의 외부 표면을 1·10-7 mbar의 O2 압력에서 산화시켜 50 L의 산화 용량을 생성하였고, 본 발명에 따른 SOI 층 구조물을 제조하기 위해 물 및 전구체로서 테트라키스(디메틸아미도)하프늄(IV)(TDMAH)을 사용하여 ALD에 의해 25nm 두께의 HfO2 필름을 산화된 샘플 기판 및 기준 기판 상에 성장시켰다.
HfO2의 증착 후, 2개의 금속-산화물-반도체(MOS) 구조물, 즉 반도체로서 샘플 기판을 포함하는 MOS 커패시터 샘플 및 기준 기판을 포함하는 MOS 커패시터 기준을 제조하기 위해 섀도우 마스크를 통해 10nm의 크롬에 이어 50nm의 금을 상기 HfO2 필름에 스퍼터링(sputtering)함으로써 직경 100㎛의 원형 게이트-금속 패드를 증착시켰다. 그런 다음 상기 MOS 커패시터 구조물을 진공 시스템에서 꺼내어 LCR 미터에 연결하고 전도성 은(silver) 페이스트를 사용하여 백 컨택트(back contact)를 형성했다.
도 8은 네 번째 실시예에 따른 2개의 상이한 MOS 커패시터 구조에 대해 측정 된 커패시턴스-전압(C-V) 곡선을 보여준다. 도 8의 a) 및 b)의 C-V 곡선은 각각 MOS 커패시터 샘플 및 MOS 커패시터 기준에 대해 수행된 측정에 대응한다. 도 8에 기초하여, MOS 커패시터 기준의 네거티브 전압에서 포지티브 전압으로 시프트하면서 단락 조건에 근접하여 발생하는 고갈 영역 커패시턴스(depletion-region capacitance) 단계는 MOS 커패시터 샘플의 대응하는 단계보다 더 구조화(예를 들어, 쇼울더(shouldered) 및/또는 점진적(gradual))됨을 알 수 있다. 이러한 고갈 영역 특징부는 Si 샘플 기판 내에 매립된 결정질 SiOx 층으로 인해 MOS 커패시터 샘플에서보다 MOS 커패시터 기준에서 더 높은 결함 밀도를 나타낼 수 있다. 또한, 그 결과를 바탕으로 1100℃의 온도에서 수행된 세정 절차로 인해 샘플 기판 및 기준 기판에서 밴드 벤딩이 발생하여 C-V 곡선의 모양에 영향을 줄 수 있다.
다섯 번째 실시예에서, MOS 커패시터 샘플 및 MOS 커패시터 기준이 상기 논의된 네 번째 실시예와 유사하게 준비되고 LCR 미터에 연결되었다. 그러나, 네 번째 실시예와 대조적으로, 진공에서 샘플 기판 및 기준 기판을 세정하는 단계는 표준 RCA 세정 절차로 대체되었다. 또한, 백 컨택트를 형성하기 위해 은 페이스트를 첨가하기 전에 400℃의 온도에서 샘플 기판 및 기준 기판에 추가적인 사후 금속화 어닐링을 실시하였다.
도 9는 다섯 번째 실시예에 따라 2개의 상이한 MOS 커패시터 구조에 대해 측정된 커패시턴스-전압(C-V) 곡선을 보여준다. 도 9의 a) 및 b)의 C-V 곡선은 각각 MOS 커패시터 샘플 및 MOS 커패시터 기준에 대해 수행된 측정에 대응한다. 도 9의 b)에서, 기준 샘플의 반전 커패시턴스(inversion capacitance)는 네거티브 전압에서 증가하는 것으로 보인다. 이것은 MOS 커패시터 기준의 유해한 정공-반전층(hole-inversion layer)에 의해 발생할 수 있으며, 예를 들어, "O'Connor et al., Journal of Applied Physics 111, 124104, 2012"를 참조한다. 정공-반전층은 HfO2의 고유한 고정 음전하에 기인 할 수 있으며, 예를 들어, "Foster et al., Physical Review Letters 89, 225901, 2002"를 참조한다. MOS 커패시터 기준의 스위치 오프를 방해하는 정공-반전층은 SiOx의 고정 양전하의 보상으로 인해 도 9의 a)에 도시된 바와 같이 SOI 층 구조물의 제공을 통해 제거가능할 수 있으며, 예를 들어, "Schmidt et al., Applied Physics A 86, 187, 2007"을 참조한다. 결정질 SiOx에서의 이러한 고정된 양전하는 또한 반도체 소자(예를 들어, 태양 전지)에서 전류 흐름(예를 들어, p형 Si에서의 유도된 p-n 접합(junction) 또는 정공의 확산 방지)을 안내하도록 설계된 다양한 구성요소 또는 배리어 구조에서 이용가능할 수 있다.
주제는 구조적 특징 및/또는 방법론적 행위에 특이적인 언어로 설명되었지만, 첨부된 청구범위에 정의된 주제는 반드시 전술한 특정 특징 또는 행위에 한정되는 것은 아니라는 것을 이해해야 한다. 오히려, 전술한 특정 특징 및 행위는 청구범위를 구현하는 예시적인 형태로서 개시된다.
전술한 이점 및 장점은 일 실시양태에 관련되거나 여러 실시양태에 관련될 수 있다는 것이 이해될 것이다. 실시양태는 언급된 문제 중 일부 또는 전부를 해결하는 것들 또는 언급된 이점 중 일부 또는 전부를 갖는 것들로 제한되지 않는다. 또한, "하나의" 항목에 대한 언급은 그러한 항목 중 하나 이상을 지칭하는 것으로 이해될 것이다.
"포함하는"이라는 용어는 본 명세서에서 하나 이상의 추가 특징 또는 행위의 존재를 배제하지 않고 그 후의 특징 또는 행위를 포함하는 것을 의미하는 것으로 사용된다.
청구범위의 실시양태는 전술한 것에 한정되지 않고, 청구범위의 범위 내에 다른 실시양태가 존재할 수 있음에 유의해야 한다.

Claims (13)

  1. 절연체 물질로서 결정질 실리콘 산화물 SiOx를 갖는 절연체상 실리콘(silicon-on-insulator) 층 구조물을 포함하는 반도체 구조물(200)을 형성하는 방법(100)으로서, 상기 방법은
    진공 챔버(vacuum chamber) 내에 실질적으로 깨끗한 증착 표면(202)을 갖는 결정질 실리콘 기판(201)을 제공하는 단계(120);
    상기 실리콘 기판을 550 내지 1200℃, 550 내지 1000℃ 또는 550 내지 850℃ 범위의 산화 온도 To로 가열하는 단계(130);
    상기 진공 챔버 내 산화 압력 Po을 1·10-8 내지 1·10-4 mbar 범위로 하고 상기 실리콘 기판을 상기 산화 온도로 유지하면서, 분자 산소 O2를 0.1 내지 1000 랭뮤어(Langmuir, L) 범위의 산소 용량 Do으로 상기 진공 챔버 내로 공급하는 단계(140)를 포함하며;
    이에 의해, 상기 진공 챔버로 공급된 산소의 적어도 일부가 상기 증착 표면 상에 흡착되어 상기 실리콘 기판으로 확산되고, 결정질 실리콘 기저층(base layer)(203)과 결정질 실리콘 상부층(205) 사이에서, 2개 이상의 분자층의 두께를 갖는 결정질 실리콘 산화물층(204)이 상기 실리콘 기판 내에 형성되는 방법(100).
  2. 제1항에 있어서, 산화 온도 To가 550 내지 750℃의 범위에 있고, 산화 압력 Po이 1·10-7 내지 1·10-4 mbar의 범위에 있고, 산소 용량 Do이 5 내지 300 L의 범위에 있는 방법(100).
  3. 제2항에 있어서, 상기 산화 온도, 상기 산화 압력 및 상기 산소 용량이 다음의 파라미터 공간(parameter spaces) a) 내지 f) 중 하나에 있는 것인 방법(100):
    a) To = 550 내지 700℃, Po = 1·10-7 내지 1·10-4 mbar, Do = 10 내지 50 L;
    b) To = 650 내지 700℃, Po = 1·10-7 내지 1·10-6 mbar, Do = 50 내지 100 L;
    c) To = 650 내지 750℃, Po = 1·10-7 내지 5·10-7 mbar, Do = 50 내지 300 L;
    d) To = 700 내지 750℃, Po = 1·10-5 내지 5·10-5 mbar, Do = 5 내지 50 L;
    e) To = 550 내지 600℃, Po = 1·10-7 내지 5·10-7 mbar, Do = 5 내지 75 L;
    f) To = 700 내지 750℃, Po = 5·10-6 내지 1·10-5 mbar, Do = 10 내지 100 L.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 분자 산소가 0.5초 이상의 산화 기간 동안 상기 진공 챔버 내로 공급되는 방법(100).
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 분자 산소를 상기 진공 챔버에 공급하기 전에 이로부터 가능한 자연 산화물 및/또는 다른 불순물을 제거함으로써 증착 표면(202)을 세정하는 것(110)을 추가로 포함하는 방법(100).
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 증착 표면(202)이 실리콘 {100}, 실리콘 {111} 또는 실리콘 {110} 표면인 방법(100).
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 분자 산소를 공급한 후, 650 내지 750℃ 범위의 사후 가열 온도(post heating temperature)에서 30초 내지 60분 동안, 예를 들어, 5분 내지 20분 동안 상기 실리콘 기판을 어닐링(annealing)하여(350) 상기 결정질 실리콘 산화물층에 함유되지 않은 가능한 과량의 산소를 제거하는 것을 추가로 포함하는 방법(300).
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 결정질 실리콘 상부층(605) 상에 캡층(cap layer)(606)을 증착하는 단계(560)를 추가로 포함하고, 상기 캡층은, 예를 들어, 이산화규소 SiO2, 산화알루미늄 Al2O3, 산화하프늄 HfO2 또는 산화티타늄 TiO2을 포함하는 방법(500).
  9. 제8항에 있어서, 캡층(606)이 1 내지 500nm 또는 1 내지 400nm, 예를 들어, 3 내지 300nm의 두께를 갖도록 증착되는 방법(500).
  10. 절연체 물질로서 결정질 실리콘 산화물 SiOx를 갖는 절연체상 실리콘 층 구조물을 포함하는 반도체 구조물(200)로서,
    결정질 실리콘 기저층(203);
    상기 실리콘 기저층 상의 2개 이상의 분자층의 두께를 갖는 결정질 실리콘 산화물층(204); 및
    상기 결정질 실리콘 산화물층 상의 결정질 실리콘 상부층(205)을 포함하는 반도체 구조물(200).
  11. 제10항에 있어서, 결정질 실리콘 상부층(605) 상에 캡층(606)을 더 포함하고, 상기 캡층은, 예를 들어, 이산화규소 SiO2, 산화알루미늄 Al2O3, 산화하프늄 HfO2 또는 산화티타늄 TiO2을 포함하는 반도체 구조물(600).
  12. 제11항에 있어서, 캡층(606)이 1 내지 500nm 또는 1 내지 400nm, 예를 들어, 3 내지 300nm의 두께를 갖는 반도체 구조물(600).
  13. 제1항 내지 제9항 중 어느 한 항에 따른 방법을 사용하여 형성된, 제10항 내지 제12항 중 어느 한 항에 정의된 바와 같은 반도체 구조물(200, 600).
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