KR20200017331A - Integrated Circuit Package and Display Device using the Same - Google Patents

Integrated Circuit Package and Display Device using the Same Download PDF

Info

Publication number
KR20200017331A
KR20200017331A KR1020190062001A KR20190062001A KR20200017331A KR 20200017331 A KR20200017331 A KR 20200017331A KR 1020190062001 A KR1020190062001 A KR 1020190062001A KR 20190062001 A KR20190062001 A KR 20190062001A KR 20200017331 A KR20200017331 A KR 20200017331A
Authority
KR
South Korea
Prior art keywords
bump
barrier
bumps
output
input
Prior art date
Application number
KR1020190062001A
Other languages
Korean (ko)
Other versions
KR102588228B1 (en
Inventor
강정호
김대환
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to DE102019121371.1A priority Critical patent/DE102019121371B4/en
Priority to CN201910731129.2A priority patent/CN110828417B/en
Priority to US16/535,628 priority patent/US11069641B2/en
Publication of KR20200017331A publication Critical patent/KR20200017331A/en
Application granted granted Critical
Publication of KR102588228B1 publication Critical patent/KR102588228B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • G09F9/301—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements flexible foldable or roll-able electronic displays, e.g. thin LCD, OLED
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/147—Structural association of two or more printed circuits at least one of the printed circuits being bent or folded, e.g. by using a flexible printed circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Abstract

Disclosed are an integrated circuit package and a display device comprising the same. A bottom surface of the integrated circuit package according to one embodiment of the present invention comprises: an input bump area in which a plurality of input bumps are arranged; an output bump area which is spaced apart from the input bump area and in which a plurality of output bumps are arranged; a first barrier bump area which is arranged between the input bump area and the output bump area and comprises a plurality of barrier bumps; and a second barrier bump area which is arranged between the first barrier bump area and the output bump area and comprises a plurality of barrier bumps. According to the present invention, a phenomenon that a conductive ball is in contact with and bound to the input bumps and the output bumps can be prevented.

Description

집적회로 패키지와 이를 이용한 표시장치{Integrated Circuit Package and Display Device using the Same}Integrated circuit package and display device using the same}

본 발명은 집적회로 패키지 및 이를 포함하는 표시장치에 관한 것이다.The present invention relates to an integrated circuit package and a display device including the same.

평판 표시장치는 액정 표시장치(Liquid Crystal Display: LCD), 전계 발광 표시장치(Electroluminescence Display), 전계 방출 표시장치(Field Emission Display: FED), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP) 등이 있다. 전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 구분된다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다.The flat panel display includes a liquid crystal display (LCD), an electroluminescence display, a field emission display (FED), a plasma display panel (PDP), and the like. The electroluminescent display is classified into an inorganic light emitting display and an organic light emitting display according to the material of the light emitting layer. An active matrix type organic light emitting display device includes an organic light emitting diode (hereinafter referred to as "OLED") which emits light by itself, and has a fast response speed and high luminous efficiency, luminance, and viewing angle. There is an advantage.

이러한 표시장치는 데이터 라인들과 게이트 라인들(또는 스캔 라인들)이 교차하고, 픽셀들이 매트릭스 형태로 배치된 표시패널의 화면 상에 영상을 표시한다. 평판 표시장치의 데이터 라인들 및 게이트 라인들 중에서 하나 이상을 구동하기 위한 구동부는 칩(chip)에 실장된 집적회로(integrated circuit, 이하 "IC"라 함)로 구현될 수 있다. Such a display device displays an image on a screen of a display panel in which data lines and gate lines (or scan lines) intersect and pixels are arranged in a matrix. The driving unit for driving one or more of the data lines and the gate lines of the flat panel display device may be implemented as an integrated circuit (hereinafter, referred to as an “IC”) mounted on a chip.

IC 패키지는 COP(Chip On Panel; 이하 "COP"라 함) 본딩 공정에서 통해 표시패널에 직접 접합될 수 있다. COP 본딩 공정은 IC 패키지와 표시패널 사이에 이방성 도전필름(Anisotropic Conductive Film; 이하 ACF)을 개재하고, IC 패키지를 열과 압력으로 압착하는 라미네이팅(laminating) 공정이다. COP 본딩 공정의 결과, ACF의 도전볼(Conductive Ball)을 통해 IC 패키지의 범프(bump)와 표시패널의 패드가 전기적으로 연결되어 IC 패키지의 출력 신호가 표시패널의 신호 배선들에 인가될 수 있다. The IC package may be directly bonded to the display panel through a chip on panel (COP) bonding process. The COP bonding process is a laminating process of pressing an IC package with heat and pressure through an anisotropic conductive film (ACF) between the IC package and the display panel. As a result of the COP bonding process, bumps of the IC package and pads of the display panel may be electrically connected to each other through conductive balls of the ACF so that an output signal of the IC package may be applied to signal wires of the display panel. .

COP 본딩 공정에서 ACF의 도전볼이 IC 패키지들의 범프들 쪽으로 뭉치면서 이웃한 범퍼들 사이로 이동할 수 있다. 이웃한 범퍼들 사이의 도전볼들로 인하여 범프들이 단락(short)될 수 있다. In the COP bonding process, the conductive balls of the ACF can stick between bumps of IC packages and move between neighboring bumpers. Bumps may be shorted due to conductive balls between neighboring bumpers.

본 발명은 도전볼이 뭉치면서 쇼트 불량이 발생하는 것을 방지할 수 있는 IC 패키지 및 이를 포함하는 표시장치를 제공하기 위한 것이다.An object of the present invention is to provide an IC package and a display device including the same, which can prevent a short defect from occurring when a conductive ball is agglomerated.

본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The objects of the present invention are not limited to the above-mentioned objects, and other objects that are not mentioned will be clearly understood by those skilled in the art from the following description.

본 발명의 적어도 일 실시 예에 따른 IC 패키지의 저면은 다수의 입력 범프들이 배열된 입력 범프 영역; 상기 입력 범프 영역으로부터 이격되고 다수의 출력 범프들이 배열된 출력 범프 영역; 상기 입력 범프 영역과 상기 출력 범프 영역 사이에 배치되고 다수의 배리어 범프들을 포함하는 제1 배리어 범프 영역; 및 상기 제1 배리어 범프 영역과 상기 출력 범프 영역 사이에 배치되고 다수의 배리어 범프들을 포함하는 제2 배리어 범프 영역을 포함한다. 상기 제1 배리어 범프 영역은 상기 제2 배리어 범프 영역 보다 상기 입력 범프 영역에 더 가깝다. 상기 제2 배리어 범프 영역은 상기 제1 배리어 범프 영역 보다 상기 출력 범프 영역에 더 가깝다. A bottom surface of an IC package according to at least one embodiment of the present disclosure may include an input bump area in which a plurality of input bumps are arranged; An output bump area spaced from the input bump area and arranged with a plurality of output bumps; A first barrier bump region disposed between the input bump region and the output bump region and including a plurality of barrier bumps; And a second barrier bump region disposed between the first barrier bump region and the output bump region and including a plurality of barrier bumps. The first barrier bump area is closer to the input bump area than the second barrier bump area. The second barrier bump area is closer to the output bump area than the first barrier bump area.

본 발명의 적어도 일 실시 예에 따른 표시장치는 영상이 표시되는 픽셀 어레이를 포함한 기판; 및 상기 IC 패키지를 포함한다.According to at least one example embodiment, a display device includes a substrate including a pixel array on which an image is displayed; And the IC package.

본 발명에 따른 IC 패키지는 제1 및 제2 배리어 범프를 구비하여, ACF가 뒤틀림으로 인해 도전볼이 이동할지라도 도전볼이 입력 범프나 출력 범프에 접촉하여 뭉치는 현상을 방지할 수 있다. The IC package according to the present invention includes the first and second barrier bumps, so that even if the conductive balls are moved due to the ACF being distorted, the conductive balls may contact the input bumps or the output bumps to prevent agglomeration.

또한, 본 발명에 따른 IC 패키지는 센터 범프를 구비하여, 도전볼의 이동 자체를 줄일 수 있다.In addition, the IC package according to the present invention includes a center bump, thereby reducing the movement of the conductive ball itself.

본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The effects of the present invention are not limited to the above-mentioned effects, and other effects not mentioned will be clearly understood by those skilled in the art from the description of the claims.

도 1은 본 발명에 따른 표시장치를 나타내는 도면이다.
도 2는 픽셀 어레이가 배치된 제1 기판을 나타내는 도면이다.
도 3은 본 발명의 제1 실시예에 따른 IC 패키지의 저면을 보여 주는 평면도이다.
도 4는 본 발명의 제2 실시예에 따른 IC 패키지의 저면을 보여 주는 평면도이다.
도 5는 도 4에서 선 I-I'을 따라 절취한 IC 패키지의 단면도이다.
도 6은 도 4에서 A1 부분을 확대한 도면이다.
도 7은 배리어 범프가 없는 비교예의 IC 패키지 저면을 보여 주는 도면이다.
도 8은 도 7에서 선 II-II'을 따라 절취한 IC 패키지의 단면도이다.
도 9는 COP 공정에서 표시패널의 기판 상에 정렬된 ACF 및 IC 패키지를 보여 주는 도면이다.
도 10은 COP 공정에서 표시패널의 기판 상에서 IC 패키지가 기판 쪽으로 가압될 때 단락 불량의 일 예를 보여 주는 단면도이다.
도 11은 COP 공정에서 본 발명의 제1, 제2 실시예에 따른 IC 패키지가 기판 쪽으로 가압되는 예를 보여 주는 단면도이다.
도 12는 본 발명의 제3 실시예에 따른 IC 패키지의 저면을 보여 주는 평면도이다.
도 13은 도 12에서 A2 부분을 확대한 도면이다.
도 14는 COG 공정에서 도전볼이 흘러 도 4에 도시된 배리어 범프에 충돌할 때 배리어 범프가 받는 힘을 보여 주는 도면이다.
도 15는 COG 공정에서 도전볼이 흘러 도 13에 도시된 배리어 범프에 충돌할 때 배리어 범프가 받는 힘을 보여 주는 도면이다.
도 16은 본 발명의 제4 실시예에 따른 IC 패키지의 저면을 보여 주는 평면도이다.
도 17은 도 16에서 A3 부분을 확대한 도면이다.
도 18은 본 발명의 제5 실시예에 따른 IC 패키지의 저면을 보여 주는 평면도이다.
도 19는 도 7에서 선 III-III'을 따라 절취한 IC 패키지의 단면도이다.
도 20은 출력 범프의 다른 예를 보여 주는 도면이다.
도 21은 도 20에 도시된 출력 범프와 표시패널의 패드 간의 접착 방법을 보여 주는 도면이다.
도 22는 본 발명의 제6 실시예에 따른 IC 패키지의 저면을 보여 주는 평면도이다.
도 23은 도 22에 도시된 사이드 배리어 범프들을 확대한 도면이다.
도 24는 도 22에서 선 IV-IV'을 따라 절취한 IC 패키지의 단면도이다.
도 25는 본 발명의 제7 실시예에 따른 IC 패키지의 저면을 보여 주는 평면도이다.
도 26은 도 25에 도시된 사이드 배리어 범프들을 확대한 도면이다.
도 27은 표시패널의 IC 실장면 내에 회로가 배치되는 예를 보여 주는 도면이다.
도 28은 입/출력 범프와 사이드 배리어 범프 사이의 공간을 통해 신호 라인이 IC 실장면의 내외로 지나가는 예를 보여 주는 도면이다.1 is a view showing a display device according to the present invention.
2 is a diagram illustrating a first substrate on which a pixel array is disposed.
3 is a plan view illustrating a bottom surface of an IC package according to a first embodiment of the present invention.
4 is a plan view illustrating a bottom surface of an IC package according to a second exemplary embodiment of the present invention.
FIG. 5 is a cross-sectional view of the IC package taken along the line II ′ in FIG. 4.
FIG. 6 is an enlarged view of a portion A1 of FIG. 4.
7 is a view showing the bottom surface of the IC package of the comparative example without the barrier bumps.
FIG. 8 is a cross-sectional view of the IC package taken along the line II-II ′ in FIG. 7.
FIG. 9 illustrates an ACF and IC package arranged on a substrate of a display panel in a COP process.
10 is a cross-sectional view illustrating an example of a short circuit failure when an IC package is pressed onto a substrate of a display panel in a COP process.
11 is a cross-sectional view showing an example in which the IC package according to the first and second embodiments of the present invention is pressed toward the substrate in the COP process.
12 is a plan view illustrating a bottom surface of an IC package according to a third exemplary embodiment of the present invention.
FIG. 13 is an enlarged view of a portion A2 in FIG. 12.
FIG. 14 is a view showing a force applied to a barrier bump when a conductive ball flows in the COG process and collides with the barrier bump shown in FIG. 4.
FIG. 15 is a view showing a force applied to a barrier bump when a conductive ball flows in the COG process and collides with the barrier bump shown in FIG. 13.
16 is a plan view illustrating a bottom surface of an IC package according to a fourth exemplary embodiment of the present invention.
FIG. 17 is an enlarged view of a portion A3 of FIG. 16.
18 is a plan view illustrating a bottom surface of an IC package according to a fifth embodiment of the present invention.
19 is a cross-sectional view of the IC package taken along the line III-III 'in FIG.
20 is a diagram illustrating another example of an output bump.
FIG. 21 is a view illustrating a bonding method between an output bump and a pad of a display panel illustrated in FIG. 20.
22 is a plan view illustrating a bottom surface of an IC package according to a sixth embodiment of the present invention.
FIG. 23 is an enlarged view of the side barrier bumps shown in FIG. 22.
FIG. 24 is a cross-sectional view of the IC package taken along the line IV-IV ′ in FIG. 22.
25 is a plan view illustrating a bottom surface of an IC package according to a seventh embodiment of the present invention.
FIG. 26 is an enlarged view of the side barrier bumps illustrated in FIG. 25.
27 is a diagram illustrating an example in which a circuit is disposed in an IC mounting surface of a display panel.
FIG. 28 shows an example in which signal lines pass in and out of the IC mounting surface through the space between the input / output bumps and the side barrier bumps.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. Advantages and features of the present invention, and methods for achieving them will be apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various different forms, only the present embodiments to make the disclosure of the present invention complete, and common knowledge in the art to which the present invention pertains. It is provided to fully inform the person having the scope of the invention, which is defined only by the scope of the claims.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. Shapes, sizes, ratios, angles, numbers, and the like disclosed in the drawings for describing the embodiments of the present invention are exemplary, and thus, the present invention is not limited thereto. Like reference numerals refer to like elements throughout. In addition, in describing the present invention, if it is determined that the detailed description of the related known technology may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. When 'comprises', 'haves', 'consists of' and the like mentioned in the present specification are used, other parts may be added unless 'only' is used. In the case where the component is expressed in the singular, the plural includes the plural unless specifically stated otherwise.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting a component, it is interpreted to include an error range even if there is no separate description.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다. In the case of the description of the positional relationship, for example, if the positional relationship of two parts is described as 'on top', 'on top', 'on bottom', 'next to', etc. Alternatively, one or more other parts may be located between the two parts unless 'direct' is used.

실시예 설명에서, 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되지만, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.In the embodiment description, the first, second, etc. are used to describe various components, but these components are not limited by these terms. These terms are only used to distinguish one component from another. Therefore, the first component mentioned below may be a second component within the technical spirit of the present invention.

명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Like reference numerals refer to like elements throughout.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.Each of the features of the various embodiments of the present invention may be combined or combined with each other, in part or in whole, various technically interlocking and driving, each of the embodiments may be implemented independently of each other or may be implemented together in an association It may be.

본 발명의 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 전계 발광 표시장치(Electroluminescence Display), 전계 방출 표시장치(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel : PDP) 등으로 구현될 수 있다. 전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 나뉘어진다. 유기 발광 표시장치의 픽셀들은 자발광 소자인 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 이용하여 영상을 표시한다. The display device of the present invention is a liquid crystal display (LCD), an electroluminescence display (Electroluminescence Display), a field emission display (FED), a plasma display panel (PDP), etc. Can be implemented. The electroluminescent display is divided into an inorganic light emitting display and an organic light emitting display according to the material of the light emitting layer. The pixels of the organic light emitting display display an image by using an organic light emitting diode (hereinafter, referred to as "OLED") that is a self-luminous element.

유기 발광 표시장치는 백라이트 유닛(Backlight unit)이 필요 없고, 플렉시블(flexible) 소재인 플라스틱 기판, 박형 유리 기판, 금속 기판 상에 구현될 수 있다. 따라서, 플렉시블 디스플레이는 유기 발광 표시 장치로 구현될 수 있다. The OLED display does not require a backlight unit and can be implemented on a flexible plastic substrate, a thin glass substrate, and a metal substrate. Accordingly, the flexible display may be implemented as an organic light emitting display device.

플렉시블 디스플레이는 플렉시블 표시패널을 감거나 접고 구부리는 방법으로 화면의 크기가 가변될 수 있다. 플렉시블 디스플레이는 롤러블 디스플레이(rollable display), 벤더블(bendable) 디스플레이, 폴더블 디스플레이(foldable display), 슬라이더블 디스플레이(slidable display) 등으로 구현될 수 있다. 이러한 플렉시블 표시장치는 스마트폰과 태블릿 PC와 같은 모바일 기기뿐만 아니라 TV, 자동차 디스플레이, 웨어러블 기기 등에 적용될 수 있고 그 응용 분야가 확대되고 있다.The size of the screen may be varied by winding, folding, and bending the flexible display panel. The flexible display may be implemented as a rollable display, a bendable display, a foldable display, a slideable display, or the like. The flexible display device can be applied to not only mobile devices such as smartphones and tablet PCs, but also TVs, automobile displays, wearable devices, and the like, and their application fields are expanding.

플렉시블 디스플레이의 표시패널은 유연한 플라스틱 기판으로 제작된 플렉시블 표시패널이다. 플렉시블 표시패널은 플라스틱 OLED 패널로 구현될 수 있다. The display panel of the flexible display is a flexible display panel made of a flexible plastic substrate. The flexible display panel may be implemented as a plastic OLED panel.

플라스틱 OLED 패널은 백 플레이트(Back plate) 상에 접착된 유기 박막 필름 상에 픽셀 어레이를 포함한다. 픽셀 어레이 위에 터치 센서 어레이가 형성될 수 있다. 백 플레이트는 PET(Polyethylene terephthalate) 기판일 수 있다. 백 플레이트는 픽셀 어레이가 습도에 노출되지 않도록 투습을 차단하고 픽셀 어레이가 형성된 유기 박막 필름을 지지한다. 유기 박막 필름은 얇은 PI(Polyimide) 필름 기판일 수 있다. The plastic OLED panel includes an array of pixels on an organic thin film adhered on a back plate. The touch sensor array may be formed on the pixel array. The back plate may be a polyethylene terephthalate (PET) substrate. The back plate blocks moisture permeation so that the pixel array is not exposed to humidity and supports the organic thin film on which the pixel array is formed. The organic thin film may be a thin polyimide (PI) film substrate.

유기 박막 필름 상에 도시하지 않은 절연 물질로 다층의 버퍼막이 형성될 수 있다. 유기 박막 필름 상에 픽셀 어레이와 터치 센서 어레이에 인가되는 전원이나 신호를 공급하기 위한 배선들이 형성될 수 있다. 플라스틱 OLED 패널에서 픽셀 회로는 발광 소자로 이용되는 OLED, OLED를 구동하는 구동 소자, 구동 소자와 OLED의 전류 패스(current path)를 스위칭하는 다수의 스위치 소자, 구동 소자에 연결된 커패시터 등을 포함한다.A multilayer buffer film may be formed of an insulating material not shown on the organic thin film. Wirings for supplying power or a signal applied to the pixel array and the touch sensor array may be formed on the organic thin film. In a plastic OLED panel, a pixel circuit includes an OLED used as a light emitting device, a driving device for driving an OLED, a plurality of switch devices for switching a driving device and a current path of the OLED, a capacitor connected to the driving device, and the like.

COP 본딩 공정에서 열과 압력으로 IC 패키지가 플라스틱 기판 상에 압착될 때 플라스틱 기판이 IC 패키지의 저면 쪽으로 솟아 오른다. 이러한 현상은 유리 기판이나 금속 기판에서 거의 없지만 플라스틱 기판에서 심하게 나타난다. 플라스틱 기판은 열이나 압력에 의해 크게 변형된다. 이렇게 COP 본딩 공정에서 플라스틱 기판이 IC 패키지 쪽으로 솟아 오르면 ACF의 도전볼들이 IC 패키지의 입/출력 범프들 쪽으로 이동하여 범프들 사이에서 도전볼들이 뭉치면 IC 패키지의 범프들 간의 단락(short) 불량이 발생된다. When the IC package is pressed onto the plastic substrate with heat and pressure in the COP bonding process, the plastic substrate rises toward the bottom of the IC package. This phenomenon is rare in glass or metal substrates but is severe in plastic substrates. Plastic substrates are greatly deformed by heat or pressure. In this COP bonding process, when the plastic substrate rises toward the IC package, the conductive balls of the ACF move toward the input / output bumps of the IC package. do.

본 발명의 표시장치는 플라스틱 기판 상에서 제작된 플렉시블 표시패널일 수 있으나 이에 한정되지 않는다는 것에 주의하여야 한다.It should be noted that the display device of the present invention may be a flexible display panel manufactured on a plastic substrate, but is not limited thereto.

이하의 실시예 설명에서 범프(bump)는 전기적인 신호가 입/출력되는 전극, 단자 등의 의미로 해석될 수 있다. 배리어 범프(barrier bump)는 IC 패키지를 표시패널의 기판에 접착하는 COP 공정에서 ACF의 도전볼 흐름을 차단하거나 그 도전볼의 이동 경로를 안내하는 가이드 역할을 한다. 배리어 범프는 입/출력 범퍼와 함께 IC 패키지의 저면에 배치된다. 배리어 범프는 전기적인 신호가 인가되지 않는 플로팅(floating) 상태의 더미 전극, 더미 범프, 더미 단자, 댐(dam) 등으로 해석될 수 있다.In the following description of the embodiment, a bump may be interpreted as an electrode, a terminal, or the like through which an electrical signal is input / output. The barrier bump serves as a guide to block the conductive ball flow of the ACF or to guide the movement path of the conductive ball in the COP process of bonding the IC package to the substrate of the display panel. The barrier bumps are placed on the bottom of the IC package along with the input / output bumpers. The barrier bump may be interpreted as a floating dummy electrode, a dummy bump, a dummy terminal, or a dam in which no electrical signal is applied.

이하, 도면을 참조하여 본 발명의 실시예에 대하여 설명하기로 한다.Hereinafter, embodiments of the present invention will be described with reference to the drawings.

도 1은 본 발명에 의한 표시장치를 개략적으로 나타내는 도면이고, 도 2는 IC 패키지가 합착된 표시패널의 어레이 구조를 나타내는 도면이다. 1 is a diagram schematically illustrating a display device according to an exemplary embodiment of the present invention, and FIG. 2 is a diagram illustrating an array structure of a display panel to which an IC package is bonded.

도 1 및 도 2를 참조하면, 본 발명에 따른 표시장치는 회로 보드(10), 연성회로기판(20), 표시패널(100) 및 IC 패키지(30)를 포함한다. 1 and 2, a display device according to the present invention includes a circuit board 10, a flexible circuit board 20, a display panel 100, and an IC package 30.

표시패널(100), IC 패키지(30), 회로 보드(10), 연성회로기판(20), ACF(40) 각각은 제1 방향(x)의 길이, xy 평면 상에서 제1 방향(x)과 직교하는 제2 방향(y)의 길이, 그리고 xy 평면 상에서 직각인 제3 방향(z)의 두께를 갖는다.The display panel 100, the IC package 30, the circuit board 10, the flexible circuit board 20, and the ACF 40 each have a length in the first direction x and a first direction x on the xy plane. It has a length in the orthogonal second direction y and a thickness in the third direction z perpendicular to the xy plane.

회로 보드(10)는 PCB(Printed Circuit Board) 상에 형성된 회로를 포함한다. 회로 보드(10)는 입력 영상의 픽셀 데이터를 IC 패키지(30)에 전송하는 타이밍 콘트롤러(Timing controller), 전원 회로 등을 포함한다. 전원 회로는 직류-직류 변환기(DC-DC Converter)를 이용하여 표시패널(100)의 픽셀 어레이, IC 패키지의 집적 회로의 구동에 필요한 전원을 발생한다. 직류-직류 변환기는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck Converter), 부스트 변환기(Boost Converter) 등을 포함할 수 있다. 회로 보드(10)는 연성 회로 기판(20)을 통해 표시패널(10)에 전기적으로 연결될 수 있다. The circuit board 10 includes a circuit formed on a printed circuit board (PCB). The circuit board 10 includes a timing controller, a power supply circuit, and the like for transmitting pixel data of an input image to the IC package 30. The power supply circuit generates a power supply for driving the pixel array of the display panel 100 and the integrated circuit of the IC package using a DC-DC converter. The DC-DC converter may include a charge pump, a regulator, a buck converter, a boost converter, and the like. The circuit board 10 may be electrically connected to the display panel 10 through the flexible circuit board 20.

연성 회로 기판(20)은 FPC(Flexible printed ciruit)일 수 있다. TAB(tape automated bonding) 공정은 연성 회로기판(20)의 출력 패드들을 ACF로 표시패널(100)의 패드들에 접착한다. 패드들은 연성 회로기판(20)이 접착되는 표시패널(100)의 일측 가장자리에 형성된다. 패드들은 입력 라인(50)의 일측 끝단에 연결된다.The flexible circuit board 20 may be a flexible printed ciruit (FPC). The tape automated bonding (TAB) process bonds the output pads of the flexible printed circuit board 20 to the pads of the display panel 100 using ACF. The pads are formed at one edge of the display panel 100 to which the flexible circuit board 20 is bonded. The pads are connected to one end of the input line 50.

표시패널(100)은 영상이 표시되는 픽셀 어레이를 포함한다. IC 패키지(30)는 픽셀 어레이에 연결되어 픽셀 어레이를 구동하는 집적 회로를 포함한다. IC 패키지(30)는 COP 본딩 공정에서 표시패널(100)의 기판(110) 상에 접착된다. The display panel 100 includes a pixel array in which an image is displayed. IC package 30 includes an integrated circuit coupled to the pixel array to drive the pixel array. The IC package 30 is bonded onto the substrate 110 of the display panel 100 in a COP bonding process.

표시패널(100)은 픽셀 어레이가 형성된 제1 기판(110) 및 이와 합착되는 제2 기판(120)을 포함한다. 제2 기판(120)은 유기 발광 표시장치의 봉지 기판 (Encapsulation substrate)일 수 있다.The display panel 100 includes a first substrate 110 having a pixel array and a second substrate 120 bonded thereto. The second substrate 120 may be an encapsulation substrate of the organic light emitting display.

표시패널(100)의 제1 기판(110)에는 다수의 신호 라인들과 픽셀들(P)이 매트릭스 형태로 배치된 픽셀 어레이를 포함한다. 신호 라인들은 다수의 데이터라인들(DL1~DLn)과, 데이터라이들(DL1~DLn)과 교차되는 다수의 게이트라인들(GL1~GLm)을 포함한다. 픽셀들(P)은 데이터라인들(DL1~DLn)과 게이트라인들(GL1~GLm)의 교차 구조에 의해 매트릭스 형태로 배치된다. The first substrate 110 of the display panel 100 includes a pixel array in which a plurality of signal lines and pixels P are arranged in a matrix. The signal lines include a plurality of data lines DL1 to DLn and a plurality of gate lines GL1 to GLm that cross the data lines DL1 to DLn. The pixels P are arranged in a matrix by a cross structure of the data lines DL1 to DLn and the gate lines GL1 to GLm.

픽셀(P)들 각각은 컬러 구현을 위하여 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀로 나뉘어질 수 있다. 픽셀(P)들 각각은 백색 서브 픽셀을 더 포함할 수 있다. 제1 기판(110)의 입력 라인(50)은 연성회로기판(10)과 연결되고, 출력 라인(60)은 표시패널(100)의 데이터라인들(DL1~DLn) 또는 게이트라인들(GL1~GLm)과 연결된다. 입력 영상의 데이터 전압은 데이터라인들(DL1~DLn)에 인가된다. 데이터 전압과 동기되는 스캔 신호는 게이트라인들(GL1~GLm)에 인가된다. Each of the pixels P may be divided into a red subpixel, a green subpixel, and a blue subpixel for color implementation. Each of the pixels P may further include a white subpixel. The input line 50 of the first substrate 110 is connected to the flexible circuit board 10, and the output line 60 is the data lines DL1 to DLn or gate lines GL1 to of the display panel 100. GLm). The data voltage of the input image is applied to the data lines DL1 to DLn. The scan signal synchronized with the data voltage is applied to the gate lines GL1 to GLm.

IC 패키지(30)는 데이터라인들(DL1~DLn)을 구동하는 집적회로이거나 게이트라인들(GL1~GLm)을 구동하는 집적회로일 수 있다. 또는 IC 패키지(30)는 도 2에서와 같이, 데이터라인들(DL1~DLn) 및 게이트라인들(GL1~GLm)을 모두 구동하는 집적회로일 수 있다. The IC package 30 may be an integrated circuit for driving the data lines DL1 to DLn or an integrated circuit for driving the gate lines GL1 to GLm. Alternatively, the IC package 30 may be an integrated circuit driving both the data lines DL1 to DLn and the gate lines GL1 to GLm as shown in FIG. 2.

IC 패키지(30)는 COP 본딩 공정에서 데이터라인들(DL1~DLn) 및 게이트라인들(GL1~GLm)이 형성된 제1 기판(110)에 집적 실장될 수 있다. The IC package 30 may be integrally mounted on the first substrate 110 on which the data lines DL1 to DLn and the gate lines GL1 to GLm are formed in a COP bonding process.

COP 본딩 공정은 IC 패키지(30)를 제1 기판(110)의 IC 실장면(111) 상에 접착하고, IC 패키지(30)의 입/출력 범프들(IB, OB)을 표시패널(100)의 제1 기판(110)에 형성된 입/출력 라인(50, 60)의 패드들(50a, 60a)에 1:1로 연결한다. In the COP bonding process, the IC package 30 is adhered to the IC mounting surface 111 of the first substrate 110, and the input / output bumps IB and OB of the IC package 30 are displayed on the display panel 100. 1: 1 connection to the pads 50a and 60a of the input / output lines 50 and 60 formed on the first substrate 110.

COP 본딩 공정 후, IC 패키지(30)는 IC 패키지(30)가 표시패널(100)의 기판(110)에 접착되어 IC 실장면(111)을 덮는다. IC 패키지(30)의 입력 범프들은 입력 라인(50)의 타측 끝단에 연결된 입력 패드들(50a)에 1:1로 연결된다. IC 패키지(30)의 출력 범프들은 출력 라인(60)의 일측 끝단에 연결된 출력 패드들(60a)에 1:1로 연결된다.After the COP bonding process, the IC package 30 adheres to the substrate 110 of the display panel 100 to cover the IC mounting surface 111. The input bumps of the IC package 30 are connected 1: 1 to the input pads 50a connected to the other end of the input line 50. The output bumps of the IC package 30 are connected 1: 1 to the output pads 60a connected to one end of the output line 60.

COP 공정은 표시패널(100)의 제1 기판(110) 상에 ACF(40)를 정렬한 상태에서, 열과 압력으로 IC 패키지(30)를 ACF(40)에 압착하여 IC 패키지(30)의 입력 범프를 ACF의 도전볼을 통해 표시패널(10)의 입력 라인(50)에 전기적으로 연결한다. 그리고 COP 공정은 IC 패키지(30)의 출력 범프를 ACF의 도전볼을 통해 표시패널(10)의 출력 라인(60)에 전기적으로 연결한다. In the COP process, the IC package 30 is pressed onto the ACF 40 by heat and pressure while the ACF 40 is aligned on the first substrate 110 of the display panel 100 to input the IC package 30. The bump is electrically connected to the input line 50 of the display panel 10 through the conductive ball of the ACF. The COP process electrically connects the output bump of the IC package 30 to the output line 60 of the display panel 10 through the conductive ball of the ACF.

도 3은 본 발명의 제1 실시예에 따른 IC 패키지(30)의 저면을 보여 주는 평면도이다. 도 3에서 "+"는 IC 패키지(30)의 저면 중심을 나타낸다.도 3을 참조하면, IC 패키지(30)의 저면은 입력 범프 영역(310), 입력 범프 영역(310)으로부터 소정 거리 만큼 이격된 출력 범프 영역(320), 및 입력 범프 영역(310)과 출력 범프 영역(320) 사이에 배치된 제1 및 제2 배리어 범프 영역(330, 340)를 포함한다. 3 is a plan view showing the bottom of the IC package 30 according to the first embodiment of the present invention. In FIG. 3, "+" represents the bottom center of the IC package 30. Referring to FIG. 3, the bottom of the IC package 30 is spaced apart from the input bump area 310 and the input bump area 310 by a predetermined distance. Output bump area 320 and first and second barrier bump areas 330 and 340 disposed between the input bump area 310 and the output bump area 320.

IC 패키지(30)의 저면은 4 변을 포함한 사각형이다. 4 변은 제1 방향(x)의 제1 및 제2변(LE1, LE2)과, 제1 및 제2 변(LE1, LE2) 사이에 직각으로 연결된 제2 방향(y)의 제3 및 제4 변(SE1, SE2)을 포함한다. The bottom of the IC package 30 is a quadrangle including four sides. The four sides are the third and the third in the second direction y connected at right angles between the first and second sides LE1 and LE2 in the first direction x and the first and second sides LE1 and LE2. It includes four sides (SE1, SE2).

IC 패키지(30)의 입력 범프들(IB)과 출력 범프들(OB)은 IC 패키지(30) 내의 IC에 연결된다. 배리어 범프들(IBB, OBB)은 IC에 연결되지 않는 플로팅 단자이다.Input bumps IB and output bumps OB of the IC package 30 are connected to an IC in the IC package 30. Barrier bumps IBB and OBB are floating terminals that are not connected to an IC.

입력 범프 영역(310)은 제2 변(LE2)과 가까운 IC 패키지(30)의 저면 상단에 위치한다. 입력 범프 영역(310)은 다수의 입력 범프들(IB)을 포함한다. 입력 범프들(IB)은 회로 보드(10)로부터의 입력 신호를 IC 패키지(30)의 집적 회로에 전달한다. 입력 범프들(IB)은 도 3에 도시된 바와 같이 제1 방향(x)의 1 열로 배열될 수 있으나 이에 한정되지 않는다. 입력 범프들(IB)은 도 1에 도시된 바와 같이, ACF(40)의 도전볼을 통해 표시패널(100)의 입력 패드들(50a)에 연결된다. The input bump area 310 is positioned at the upper end of the bottom surface of the IC package 30 close to the second side LE2. The input bump area 310 includes a plurality of input bumps IB. The input bumps IB carry an input signal from the circuit board 10 to the integrated circuit of the IC package 30. The input bumps IB may be arranged in one column in the first direction x, as shown in FIG. 3, but is not limited thereto. As illustrated in FIG. 1, the input bumps IB are connected to the input pads 50a of the display panel 100 through the conductive balls of the ACF 40.

출력 범프 영역(320)은 제1 변(LE1)과 가까운 IC 패키지(30)의 저면 하단에 위치한다. 출력 범프 영역(320)은 다수의 출력 범프들(OB)을 포함한다. 출력 범프들(IB)은 IC 패키지(30)의 집적 회로로부터 출력되는 신호를 표시패널(100)의 신호 라인들에 전달한다. 출력 범프들(OB)은 도 3에 도시된 바와 같이 제1 방향(x)의 3 열로 배열될 수 있으나 이에 한정되지 않는다. 출력 범프들(OB)은 도 1에 도시된 바와 같이, ACF(40)의 도전볼을 통해 표시패널(100)의 출력 패드들(60a)에 연결된다.The output bump area 320 is located at the bottom of the bottom surface of the IC package 30 close to the first side LE1. The output bump area 320 includes a plurality of output bumps OB. The output bumps IB transmit signals output from the integrated circuit of the IC package 30 to signal lines of the display panel 100. The output bumps OB may be arranged in three columns in the first direction x as shown in FIG. 3, but is not limited thereto. As illustrated in FIG. 1, the output bumps OB are connected to output pads 60a of the display panel 100 through conductive balls of the ACF 40.

제1 배리어 범프 영역(330)은 입력 범프 영역(310)과 제2 배리어 범프 영역(340) 사이에 위치한다. 제1 배리어 범프 영역(330)은 제2 배리어 범프 영역(340) 보다 입력 범프 영역(310)에 더 가깝다. The first barrier bump area 330 is positioned between the input bump area 310 and the second barrier bump area 340. The first barrier bump area 330 is closer to the input bump area 310 than the second barrier bump area 340.

제1 배리어 범프 영역(330)은 다수의 입력측 배리어 범프들(IBB)을 포함한다. 입력측 배리어 범프들(IBB)은 COP 본딩 공정에서 표시패널(100)의 기판(110)을 눌러 기판(110)이 솟아 오르지 않도록 억제하며, 입력 범프들(IB) 쪽으로 흐르는 ACF의 도전볼들을 차단하여 입력 범프들(IB)에서 도전볼들이 뭉치는 현상을 방지한다.The first barrier bump area 330 includes a plurality of input side barrier bumps IBB. The input side barrier bumps IBB suppress the substrate 110 from rising by pressing the substrate 110 of the display panel 100 in the COP bonding process, and block the conductive balls of the ACF flowing toward the input bumps IB. The conductive balls are prevented from agglomerating in the input bumps IB.

제2 배리어 범프 영역(340)은 출력 범프 영역(320)과 제1 배리어 범프 영역(330) 사이에 위치한다. 제2 배리어 범프 영역(340)은 제1 배리어 범프 영역(330) 보다 출력 범프 영역(320)에 더 가깝다.The second barrier bump area 340 is positioned between the output bump area 320 and the first barrier bump area 330. The second barrier bump area 340 is closer to the output bump area 320 than the first barrier bump area 330.

제2 배리어 범프 영역(340)은 다수의 출력측 배리어 범프들(OBB)을 포함한다. 출력측 배리어 범프들(OBB)은 COP 본딩 공정에서 표시패널(100)의 기판(110)을 눌러 기판(110)이 솟아 오르지 않도록 억제하며, 출력 범프들(OB) 쪽으로 흐르는 ACF의 도전볼들을 차단하여 출력 범프들(OB) 사이에서 도전볼들이 뭉치는 현상을 방지한다.The second barrier bump area 340 includes a plurality of output side barrier bumps OBB. The output barrier bumps OBB are pressed against the substrate 110 of the display panel 100 in a COP bonding process so that the substrate 110 does not rise, and blocks the conductive balls of the ACF flowing toward the output bumps OB. The conductive balls are prevented from sticking together between the output bumps OB.

제1 및 제2 배리어 범프 영역(330, 340) 각각의 배리어 범프들(IBB, OBB)은 제1 방향(x)의 열을 따라 배치될 수 있으나 이에 한정되지 않는다. 예를 들어, 제1 및 제2 배리어 범프 영역(330, 340) 각각의 배리어 범프들(IBB, OBB)은 N(N은 2 이상의 자연수) 열로 배열될 수 있다. The barrier bumps IBB and OBB of each of the first and second barrier bump regions 330 and 340 may be disposed along a column in the first direction x, but is not limited thereto. For example, barrier bumps IBB and OBB of each of the first and second barrier bump regions 330 and 340 may be arranged in N (N is a natural number of two or more) columns.

도 3에서, "L21"은 입력 범프들(IB)과 입력측 배리어 범프들(IBB) 사이의 간격(또는 최단 거리)를 나타낸다. "L11"은 출력 범프들(OB)과 출력측 배리어 범프들(OBB) 사이의 간격(또는 최단 거리)를 나타낸다. "L3"은 입력측 배리어 범프들(IBB)과 출력측 배리어 범프들(OBB) 사이의 간격(또는 최단 거리)를 나타낸다. "+"는 IC 패키지의 저면 중심을 나타낸다. In FIG. 3, "L21" represents the distance (or shortest distance) between the input bumps IB and the input side barrier bumps IBB. "L11" represents the distance (or the shortest distance) between the output bumps OB and the output side barrier bumps OBB. "L3" represents the interval (or shortest distance) between the input side barrier bumps IBB and the output side barrier bumps OBB. "+" Represents the bottom center of the IC package.

입력 범프들(IB), 출력 범프들(OB), 및 배리어 범프들(IBB, OBB)은 도 5에 도시된 바와 같이 동일 두께(t)로 형성될 수 있다. The input bumps IB, the output bumps OB, and the barrier bumps IBB and OBB may be formed to the same thickness t as shown in FIG. 5.

도 4는 본 발명의 제2 실시예에 따른 IC 패키지의 저면을 보여 주는 평면도이다. 도 5는 도 4에서 선 I-I'을 따라 절취한 IC 패키지의 단면도이다. 도 6은 도 4에서 A1 부분을 확대한 도면이다. 제2 실시예의 설명에서, 제1 실시예와 실질적으로 동일한 부분에 대하여는 동일한 도면 부호를 붙이고 상세한 설명을 생략하기로 한다. 4 is a plan view illustrating a bottom surface of an IC package according to a second exemplary embodiment of the present invention. FIG. 5 is a cross-sectional view of the IC package taken along the line II ′ in FIG. 4. FIG. 6 is an enlarged view of a portion A1 of FIG. 4. In the description of the second embodiment, parts substantially the same as those of the first embodiment will be denoted by the same reference numerals and detailed description thereof will be omitted.

도 4 내지 도 6을 참조하면, 제1 및 제2 배리어 범프 영역(330, 340) 각각에서 배리어 범프들(IBB, OBB)은 중앙에서 꺾인 사선 형태의 열을 따라 배열된다. 배리어 범프들(IBB, OBB)은 상하, 좌우 대칭 구조로 배열될 수 있다. 4 to 6, in each of the first and second barrier bump regions 330 and 340, the barrier bumps IBB and OBB are arranged along an oblique line in the center. The barrier bumps IBB and OBB may be arranged in up, down, left, and right symmetry structures.

최좌측/최우측의 입력측 배리어 범프들(IBB)과, 최좌측/최우측의 출력측 배리어 범프들(OBB)은 IC 패키지(30)의 제3 및 제4 변(SE1, SE2)과 가깝다. 제1 배리어 범프 영역(330)의 중앙에 위치한 중앙 입력측 배리어 범프(IBB)와, 제2 배리어 범프 영역(330, 340)의 중앙에 위치한 중앙 출력측 배리어 범프(OBB)는 IC 패키지(30)의 저면 중심과 가깝다. 도 6에서, "OBB1"은 최우측의 출력측 범프를 나타낸다. "OBB2"는 최우측의 출력측 범프(OBB1)와 이웃한 출력측 범프를 나타낸다. "OBB(k)"는 중앙 출력측 범프를 나타낸다. The left / right input side barrier bumps IBB and the left / right output side barrier bumps OBB are close to the third and fourth sides SE1 and SE2 of the IC package 30. The center input side barrier bump IBB positioned at the center of the first barrier bump region 330 and the center output side barrier bump OBB positioned at the center of the second barrier bump regions 330 and 340 may have a bottom surface of the IC package 30. Close to the center In Fig. 6, "OBB1" represents the rightmost output side bump. "OBB2" represents an output bump adjacent to the rightmost output side bump OBB1. "OBB (k)" represents the center output side bump.

최좌측의 입력측 베리어 범프(IBB)와 최좌측의 출력측 베리어 범프(OBB) 간의 간격(L32)은 최우측의 입력측 베리어 범프(IBB)와 최우측의 출력측 베리어 범프(OBB) 간의 간격(L32)과 실질적으로 동일하다. 중앙 입력측 베리어 범프(IBB)와 중앙 출력측 베리어 범프(OBB) 간의 간격(L31)은 최우측/최좌측의 입력측 베리어 범프(IBB)와 출력측 베리어 범프(OBB) 간의 간격(L32) 보다 작다.The distance L32 between the leftmost input side bump (IBB) and the leftmost output side barrier bump (OBB) is equal to the distance L32 between the rightmost input side barrier bump IBB and the rightmost output side barrier bump OBB and Substantially the same. The distance L31 between the center input side barrier bump IBB and the center output side barrier bump OBB is smaller than the distance L32 between the input right side barrier bump IBB and the output side barrier bump OBB.

최좌측 입력 범프(IB)와 최좌측의 입력측 베리어 범프(IBB) 사이의 간격(L21)은 최우측 입력 범프(IB)와 최우측의 입력측 베리어 범프(OBB) 간의 간격(L21)과 실질적으로 동일하다. 중앙 입력 범프(IB)와 중앙 입력측 베리어 범프(IBB) 사이의 간격(L22)은 L21 보다 크다. The spacing L21 between the leftmost input bump IB and the leftmost input side barrier bump IBB is substantially the same as the spacing L21 between the rightmost input bump IB and the rightmost input side barrier bump OBB. Do. The distance L22 between the center input bump IB and the center input side barrier bump IBB is greater than L21.

최좌측 출력 범프(OB)와 최좌측의 출력측 베리어 범프(OBB) 사이의 간격(L11)은 최우측 출력 범프(OB)와 최우측의 출력측 베리어 범프(OBB) 간의 간격(L11)과 실질적으로 동일하다. 중앙 출력 범프(OB)와 중앙 출력측 베리어 범프(OBB) 사이의 간격(L12)은 L11 보다 크다. The distance L11 between the leftmost output bump OB and the leftmost output side barrier bump OBB is substantially the same as the distance L11 between the rightmost output bump OB and the rightmost output side barrier bump OBB. Do. The distance L12 between the center output bump OB and the center output side barrier bump OBB is greater than L11.

입력측 배리어 범프들(IBB)과 출력측 배리어 범프들(OBB) 각각이 대칭적인 사선 행태로 배열되어 입력측 배리어 범프들(IBB)과 출력측 배리어 범프들(OBB) 사이의 간격이 IC 패키지(30)의 가장자리 쪽으로 갈수록 커질 수 있다. COP 본딩 공정에서 IC 패키지(30)의 중앙 부분으로부터 입력 범프들(IB)과 출력 범프들(OB) 쪽으로 흐르는 도전볼들이 차단되고, 배리어 범프들(IBB, OBB)의 사선을 따라 도전볼들이 IC 패키지의 바깥쪽으로 흐르게 된다. 도 6에서 "θ"는 제1 방향(x)의 기준선과 사선 사이의 각도를 나타낸다. 사선의 각도(θ)와 배리어 범프들(IBB, OBB)의 크기 및 구조는 IC 패키지(30)의 크기, COP 공정 변수에 따라 적절히 설정될 수 있다. Each of the input side barrier bumps IBB and the output side barrier bumps OBB is arranged in a symmetrical oblique manner so that the distance between the input side barrier bumps IBB and the output side barrier bumps OBB is an edge of the IC package 30. Can get bigger towards In the COP bonding process, conductive balls flowing from the center portion of the IC package 30 toward the input bumps IB and the output bumps OB are blocked, and conductive balls are formed along the diagonal lines of the barrier bumps IBB and OBB. It will flow out of the package. In FIG. 6, "θ" represents an angle between the reference line and the oblique line in the first direction x. The diagonal angle θ and the size and structure of the barrier bumps IBB and OBB may be appropriately set according to the size of the IC package 30 and the COP process parameters.

도 4 내지 도 6에서, 배리어 범프(IBB, OBB)들 각각은 제1 방향(x)의 길이 방향 변(LS)과, 제2 방향(y)의 폭 방향 변(SS)을 갖는 직사각형 구조를 갖는다. 길이 방향 변(LS)이 폭 방향 변(SS) 보다 더 길게 설정될 수 있다. 도 6에서 "w1"은 하나의 배리어 범프에서 길이 방향 변(LS)의 길이이다.4 to 6, each of the barrier bumps IBB and OBB has a rectangular structure having a longitudinal side LS in the first direction x and a widthwise side SS in the second direction y. Have The longitudinal side LS may be set longer than the widthwise side SS. In FIG. 6, "w1" is the length of the longitudinal side LS in one barrier bump.

이웃한 출력측 배리어 범프(OBB)들 간의 제1 방향 이격 거리(d1)는 출력 범프들(OB) 간의 이격 거리와 동일하게 설계될 수 있지만, 이에 한정되지 않는다. 마찬가지로, 이웃한 입력측 배리어 범프(IBB)들 간의 제1 방향 이격 거리는 입력 범프들(IB) 간의 이격 거리와 동일하게 설계될 수 있지만, 이에 한정되지 않는다.The first direction separation distance d1 between the neighboring output side barrier bumps OBB may be designed to be the same as the separation distance between the output bumps OB, but is not limited thereto. Similarly, the first direction separation distance between neighboring input side barrier bumps IBB may be designed to be equal to the separation distance between input bumps IB, but is not limited thereto.

이웃한 출력측 배리어 범프(OBB)들 간의 제2 방향 이격 거리(dh1)는 모든 출력측 배리어 범프들(OBB) 사이에서 동일하게 설정되거나 위치에 따라 다르게 설정될 수 있다. 마찬가지로, 이웃한 입력측 배리어 범프(IBB)들 간의 제2 방향 이격 거리는 모든 입력측 배리어 범프들(IBB) 사이에서 동일하게 설정되거나 위치에 따라 다르게 설정될 수 있다.The second direction separation distance dh1 between the neighboring output side barrier bumps OBB may be set identically or differently depending on the position between all output side barrier bumps OBB. Similarly, the second directional separation distance between neighboring input side barrier bumps IBB may be equally set between all input side barrier bumps IBB or may be set differently according to a position.

도 7은 배리어 범프가 없는 비교예의 IC 패키지 저면을 보여 주는 도면이다. 도 8은 도 7에서 선 II-II'을 따라 절취한 IC 패키지의 단면도이다. 도 9는 COP 공정에서 표시패널의 기판 상에 정렬된 ACF 및 IC 패키지를 보여 주는 도면이다. 도 10은 COP 공정에서 표시패널의 기판 상에서 IC 패키지가 기판 쪽으로 가압될 때 단락 불량의 일 예를 보여 주는 단면도이다. 도 11은 COP 공정에서 본 발명의 제1, 제2 실시예에 따른 IC 패키지가 기판 쪽으로 가압되는 예를 보여 주는 단면도이다. 7 is a view showing the bottom surface of the IC package of the comparative example without the barrier bumps. FIG. 8 is a cross-sectional view of the IC package taken along the line II-II ′ in FIG. 7. FIG. 9 illustrates an ACF and IC package arranged on a substrate of a display panel in a COP process. 10 is a cross-sectional view illustrating an example of a short circuit failure when an IC package is pressed onto a substrate of a display panel in a COP process. 11 is a cross-sectional view showing an example in which the IC package according to the first and second embodiments of the present invention is pressed toward the substrate in the COP process.

도 7 내지 도 11을 결부하여, 본 발명의 IC 패키지의 범프 구조로 인하여, COP 공정에서 범프들 간의 단락 불량을 방지할 수 있는 효과를 비교예와 함께 비교하여 설명하기로 한다. 7 to 11, due to the bump structure of the IC package of the present invention, the effect of preventing a short circuit failure between the bumps in the COP process will be described by comparing with the comparative example.

도 7 내지 도 10을 참조하면, 비교예의 IC 패키지(70)는 입력 범프들(IB)과 출력 범프들(OB) 이외의 다른 범프들을 포함하고 있지 않다. 7 to 10, the IC package 70 of the comparative example does not include bumps other than the input bumps IB and the output bumps OB.

표시패널(100)의 기판(110)은 백 플레이트 기판(SUB)과, 백 플레이트(SUB) 상에 배치된 연성 기판(PI)을 포함할 수 있다. 백 플레이트 기판(SUB)은 PET(Polyethylene terephthalate) 기판일 수 있다. 연성 기판(PI)은 PI(Polyimide) 필름 기판일 수 있다. 연성 기판(PI) 상에 패드들(50a, 60a)이 형성된다. The substrate 110 of the display panel 100 may include a back plate substrate SUB and a flexible substrate PI disposed on the back plate SUB. The back plate substrate SUB may be a polyethylene terephthalate (PET) substrate. The flexible substrate PI may be a polyimide (PI) film substrate. Pads 50a and 60a are formed on the flexible substrate PI.

COP 본딩 공정에서, 기판(110) 상에 ACF(40)가 정렬되고, 그 위에 비교예의 IC 패키지(70)가 정렬된다. 이어서, COF 공정은 공정 챔버의 온도를 높이고 IC 패키지(70)를 기판(110) 쪽으로 가압한다. 이 때, IC 패키지(70)의 입/출력 범프들(IB, OB)이 ACF(40)의 도전볼들(41)을 통해 패드들(50a, 60a)에 전기적으로 접속된다. In the COP bonding process, the ACF 40 is aligned on the substrate 110, and the IC package 70 of the comparative example is aligned thereon. The COF process then raises the temperature of the process chamber and presses the IC package 70 toward the substrate 110. At this time, the input / output bumps IB and OB of the IC package 70 are electrically connected to the pads 50a and 60a through the conductive balls 41 of the ACF 40.

그런데, 열이 가해지는 기판(110)이 IC 패키지(70)에 의해 압력을 받을 때, 도 10에 도시된 바와 같이 기판(110)의 IC 실장면(111) 중앙에서 기판(110)이 솟아 오른다. 이로 인하여, IC 실장면(111) 중앙부에 위치한 도전볼들이 IC 패키지(70)가 기판(110)을 두르는 동안 IC 실장면(111)의 가장자리로 흘러 입력 범프들(IB)과 출력 범프들(OB)에 뭉쳐질 수 있다. 그 결과, 이웃한 범프들(IB, OB) 사이에 뭉쳐진 도전볼들(41)로 인하여 그 범프들(IB, OB)이 단락(short)된다. However, when the substrate 110 to which heat is applied is pressurized by the IC package 70, the substrate 110 rises from the center of the IC mounting surface 111 of the substrate 110 as shown in FIG. 10. . As a result, conductive balls positioned at the center of the IC mounting surface 111 flow to the edges of the IC mounting surface 111 while the IC package 70 surrounds the substrate 110, and thus input bumps IB and output bumps OB. Can stick together). As a result, the bumps IB and OB are shorted due to the conductive balls 41 which are aggregated between the neighboring bumps IB and OB.

본 발명의 IC 패키지(30)는 도 3 및 도 4에 도시된 바와 같이 입력 범프 영역(310)과 출력 범프 영역(320) 사이에 배치된 제1 및 제2 배리어 범프 영역(330, 340)를 더 포함한다. 제1 배리어 범프 영역(330)의 입력측 배리어 범프들(IBB)은 도 11에 도시된 바와 같이 COP 공정에서 실장면(111)의 중앙부로부터 입력 범프들(IB) 쪽으로 흐르는 도전볼들(41)의 진행 방향 앞에 배치되어 도전볼들(41)을 차단한다. 마찬가지로, 제2 배리어 범프 영역(340)의 출력측 배리어 범프들(OBB)은 도 11에 도시된 바와 같이 COP 공정에서 실장면(111)의 중앙부로부터 출력 범프들(OB) 쪽으로 흐르는 도전볼들(41)의 진행 방향 앞에 배치되어 도전볼들(41)을 차단한다. 그 결과, 배리어 범프들(IBB, OBB)은 COP 공정에서 입/출력 범프들(IB, OB)의 단락 분량을 방지할 수 있다. The IC package 30 of the present invention includes the first and second barrier bump regions 330 and 340 disposed between the input bump region 310 and the output bump region 320 as shown in FIGS. 3 and 4. It includes more. Input side barrier bumps IBB of the first barrier bump area 330 are formed of conductive balls 41 flowing from the center of the mounting surface 111 toward the input bumps IB in the COP process, as shown in FIG. 11. It is disposed in front of the traveling direction to block the conductive balls 41. Similarly, the output barrier bumps OBB of the second barrier bump area 340 are conductive balls 41 flowing from the center of the mounting surface 111 toward the output bumps OB in the COP process as shown in FIG. 11. Disposed in front of the traveling direction to block the conductive balls 41. As a result, the barrier bumps IBB and OBB can prevent the short-circuit amount of the input / output bumps IB and OB in the COP process.

도 12는 본 발명의 제3 실시예에 따른 IC 패키지의 저면을 보여 주는 평면도이다. 도 13은 도 12에서 A2 부분을 확대한 도면이다. 제3 실시예의 설명에서, 전술한 실시예들과 실질적으로 동일한 부분에 대하여는 동일한 도면 부호를 붙이고 상세한 설명을 생략하기로 한다. 12 is a plan view illustrating a bottom surface of an IC package according to a third exemplary embodiment of the present invention. FIG. 13 is an enlarged view of a portion A2 in FIG. 12. In the description of the third embodiment, parts substantially the same as those of the above embodiments will be denoted by the same reference numerals and detailed description thereof will be omitted.

도 12 및 도 13을 참조하면, 제1 및 제2 배리어 범프 영역(330, 340) 각각에서 배리어 범프들(IBB, OBB)은 중앙에서 꺾인 사선 형태의 열을 따라 배열된다. 배리어 범프들(IBB, OBB)은 상하, 좌우 대칭 구조로 배열될 수 있다.12 and 13, in each of the first and second barrier bump regions 330 and 340, the barrier bumps IBB and OBB are arranged along an oblique line in the center. The barrier bumps IBB and OBB may be arranged in up, down, left, and right symmetry structures.

배리어 범프들(IBB, OBB) 각각의 길이 방향 변(LS)이 제1 방향(x)의 기준선과 사선 사이의 각도(θ) 만큼 기울어진다. 배리어 범프들(IBB, OBB) 각각의 폭 방향 변(SS)은 제2 방향(y)과 평행하다. 따라서, 배리어 범프들(IBB, OBB) 각각은 평행사변형 구조를 갖는다. The longitudinal side LS of each of the barrier bumps IBB and OBB is inclined by an angle θ between the reference line and the oblique line in the first direction x. The widthwise side SS of each of the barrier bumps IBB and OBB is parallel to the second direction y. Thus, each of the barrier bumps IBB and OBB has a parallelogram structure.

도 14 및 도 15를 참조하면, 배리어 범프들(OBB1, OBB2)의 길이 방향 변(LS)에 도전볼(41)의 흐름으로 인한 외력(F)이 작용할 때, 도전볼(41)이 배리어 범프들(OBB1, OBB2)과 충돌한 후에 "FХsinO"의 힘(F_s)을 받는다. 여기서, "O"는 배리어 범프들(OBB)의 길이 방향 변(LS)에 작용하는 힘(F)의 각도이다. 이다. Referring to FIGS. 14 and 15, when the external force F due to the flow of the conductive balls 41 acts on the longitudinal sides LS of the barrier bumps OBB1 and OBB2, the conductive balls 41 are exposed to the barrier bumps. After colliding with the fields OBB1 and OBB2, they receive the force F_s of "FХsinO". Here, "O" is the angle of the force F acting on the longitudinal side LS of the barrier bumps OBB. to be.

도 4에 도시된 배리어 범프(IBB, OBB)의 경우, 도 14와 같이 O = 0° 이기 때문에, "FХsinO"은 "0"이 된다. In the case of the barrier bumps IBB and OBB shown in FIG. 4, since F = 0 ° as shown in FIG. 14, "FХsinO" becomes "0".

도 12에 도시된 배리어 범프(IBB, OBB)의 경우, 도 15와 같이 O가 0° 보다 크고 90° 보다 작기 때문에, FХsinO는 "0 < FХsinO < 1" 범위 내의 값을 갖는다. 따라서, 도 12에 도시된 배리어 범프(IBB, OBB)의 구조가 도전볼(41)의 흐름을 IC 실장면(111)의 가장 자리로 유도하기에 더 유리하다. In the case of the barrier bumps IBB and OBB shown in FIG. 12, since O is greater than 0 ° and less than 90 ° as in FIG. 15, FХsinO has a value within the range of “0 <FХsinO <1”. Therefore, the structure of the barrier bumps IBB and OBB shown in FIG. 12 is more advantageous for inducing the flow of the conductive balls 41 to the edge of the IC mounting surface 111.

도 15에서, O가 커질수록 FХsinO이 커져 도전볼(41)이 더 빠르게 IC 실장면(111)의 가장 자리로 이동하게 할 수 있다. 그러나, 중앙 배리어 범프(OBB[k])가 IC 패키지(30)의 출력 범프(OBB)에 가까워진다. 따라서, 도 15에서 O는 중앙 배리어 범프(OBB[k])가 출력 범프(OBB)와 맞닿지 않도록 적절히 설계되어야 한다.In FIG. 15, as F increases, FХsinO increases, so that the conductive ball 41 may move to the edge of the IC mounting surface 111 more quickly. However, the center barrier bump OBB [k] is close to the output bump OBB of the IC package 30. Therefore, O in FIG. 15 should be properly designed so that the center barrier bump OBB [k] does not contact the output bump OBB.

도 16은 본 발명의 제4 실시예에 따른 IC 패키지의 저면을 보여 주는 평면도이다. 도 17은 도 16에서 A3 부분을 확대한 도면이다. 제4 실시예의 설명에서, 전술한 실시예들과 실질적으로 동일한 부분에 대하여는 동일한 도면 부호를 붙이고 상세한 설명을 생략하기로 한다. 16 is a plan view illustrating a bottom surface of an IC package according to a fourth exemplary embodiment of the present invention. FIG. 17 is an enlarged view of a portion A3 of FIG. 16. In the description of the fourth embodiment, parts that are substantially the same as the above-described embodiments will be denoted by the same reference numerals and detailed description thereof will be omitted.

도 16 및 도 17을 참조하면, 제1 및 제2 배리어 범프 영역(330, 340) 각각에서 배리어 범프들(IBB, OBB)은 중앙에서 꺾인 사선 형태의 열을 따라 배열된다. 배리어 범프들(IBB, OBB)은 상하, 좌우 대칭 구조로 배열될 수 있다.16 and 17, in each of the first and second barrier bump regions 330 and 340, the barrier bumps IBB and OBB are arranged along an oblique line in the center. The barrier bumps IBB and OBB may be arranged in up, down, left, and right symmetry structures.

배리어 범프(IBB, OBB)들 각각은 제1 방향(x)의 길이 방향 변(LS)과, 제2 방향(y)의 폭 방향 변(SS)을 갖는다. 길이 방향 변(LS)이 폭 방향 변(SS) 보다 더 길게 설정될 수 있다. 도 17에서 "w2"는 하나의 배리어 범프에서 길이 방향 변(LS)의 길이이다. Each of the barrier bumps IBB and OBB has a longitudinal side LS in the first direction x and a widthwise side SS in the second direction y. The longitudinal side LS may be set longer than the widthwise side SS. In FIG. 17, "w2" is the length of the longitudinal side LS in one barrier bump.

도 4에 도시된 배리어 범프에 비하여, 도 16에 도시된 배리어 범프(IBB, OBB)의 길이 방향 길이(w2)가 더 길다. 배리어 범프(IBB, OBB)의 길이 방향 길이가 길어지면, 도전볼(41)이 출력 범프(OB)로 몰리는 현상을 방지하기에 더욱 유리하다. 다만, w2가 길어지면, 배리어 범프(IBB, OBB)에 충돌되는 도전볼들(41)이 많아져 외력(F)이 커지기 때문에, 배리어 범프들(OBB)이 무너질 수 있다. 따라서, w2는 도전볼 차단 효과와 배리어 범프들(IBB, OBB)의 내구성 및 안정성을 고려하여 적절히 설계되어야 한다. Compared with the barrier bump shown in FIG. 4, the longitudinal length w2 of the barrier bumps IBB and OBB shown in FIG. 16 is longer. When the longitudinal lengths of the barrier bumps IBB and OBB become long, it is more advantageous to prevent the conductive balls 41 from being driven into the output bumps OB. However, when w2 is longer, the barrier bumps OBB may collapse because the conductive balls 41 colliding with the barrier bumps IBB and OBB increase and the external force F increases. Therefore, w2 should be properly designed in consideration of the conductive ball blocking effect and the durability and stability of the barrier bumps IBB and OBB.

도 18은 본 발명의 제5 실시예에 따른 IC 패키지의 저면을 보여 주는 평면도이다. 도 19는 도 18에서 선 II-II'을 따라 절취한 IC 패키지(30)의 단면도이다. COP 본딩 공정에서 IC 패키지(30)는 도 19에 도시된 바와 같이 표시패널(100)의 기판(110) 쪽으로 가압된다. 제5 실시예의 설명에서, 전술한 실시예들과 실질적으로 동일한 부분에 대하여는 동일한 도면 부호를 붙이고 상세한 설명을 생략하기로 한다. 18 is a plan view illustrating a bottom surface of an IC package according to a fifth embodiment of the present invention. 19 is a cross-sectional view of the IC package 30 taken along the line II-II 'in FIG. In the COP bonding process, the IC package 30 is pressed toward the substrate 110 of the display panel 100 as shown in FIG. 19. In the description of the fifth embodiment, parts substantially the same as those of the above-described embodiments will be denoted by the same reference numerals and detailed description thereof will be omitted.

도 18 및 도 19를 참조하면, IC 패키지(30)의 저면은 입력 범프 영역(310), 입력 범프 영역(310)으로부터 소정 거리 만큼 이격된 출력 범프 영역(320), 입력 범프 영역(310)과 출력 범프 영역(320) 사이에 배치된 제1 및 제2 배리어 범프 영역(330, 340), 및 제1 배리어 범프 영역(330)과 제2 배리어 범프 영역(340) 사이에 배치된 제3 배리어 범프 영역(350)을 포함한다. 18 and 19, the bottom surface of the IC package 30 may include an input bump area 310, an output bump area 320 and an input bump area 310 spaced apart from the input bump area 310 by a predetermined distance. First and second barrier bump regions 330 and 340 disposed between the output bump regions 320, and third barrier bumps disposed between the first barrier bump region 330 and the second barrier bump regions 340. Region 350.

입력 범프 영역(310)은 제2 변(LE2)과 가까운 IC 패키지(30)의 저면 상단에 위치한다. 입력 범프 영역(310)은 다수의 입력 범프들(IB)을 포함한다. 입력 범프들(IB)은 제1 방향(x)의 1 열로 배열될 수 있으나 이에 한정되지 않는다. 입력 범프들(IB)은 도전볼(41)을 통해 표시패널(100)의 입력 패드들(50a)에 연결된다. The input bump area 310 is positioned at the upper end of the bottom surface of the IC package 30 close to the second side LE2. The input bump area 310 includes a plurality of input bumps IB. The input bumps IB may be arranged in one column in the first direction x, but are not limited thereto. The input bumps IB are connected to the input pads 50a of the display panel 100 through the conductive ball 41.

출력 범프 영역(320)은 제1 변(LE1)과 가까운 IC 패키지(30)의 저면 하단에 위치한다. 출력 범프 영역(320)은 다수의 출력 범프들(OB)을 포함한다. 출력 범프들(OB)은 제1 방향(x)의 3 열로 배열될 수 있으나 이에 한정되지 않는다. 출력 범프들(OB)은 도전볼(41)을 통해 표시패널(100)의 출력 패드들(60a)에 연결된다.The output bump area 320 is located at the bottom of the bottom surface of the IC package 30 close to the first side LE1. The output bump area 320 includes a plurality of output bumps OB. The output bumps OB may be arranged in three columns in the first direction x, but is not limited thereto. The output bumps OB are connected to the output pads 60a of the display panel 100 through the conductive balls 41.

제1 배리어 범프 영역(330)은 입력 범프 영역(310)과 제3 배리어 범프 영역(350) 사이에 위치한다. 제1 배리어 범프 영역(330)은 다수의 입력측 배리어 범프들(IBB)을 포함한다. 입력측 배리어 범프들(IBB)은 COP 본딩 공정에서 표시패널(100)의 기판(110)을 눌러 기판(110)이 솟아 오르지 않도록 억제하며, 입력 범프들(IB) 쪽으로 흐르는 도전볼들(41)을 차단하여 입력 범프들(IB)에 도전볼들(41)이 뭉치는 현상을 방지한다.The first barrier bump area 330 is positioned between the input bump area 310 and the third barrier bump area 350. The first barrier bump area 330 includes a plurality of input side barrier bumps IBB. The input side barrier bumps IBB suppress the substrate 110 from rising by pressing the substrate 110 of the display panel 100 in the COP bonding process, and prevent the conductive balls 41 flowing toward the input bumps IB. By blocking, the conductive balls 41 are prevented from sticking to the input bumps IB.

제2 배리어 범프 영역(340)은 출력 범프 영역(320)과 제3 배리어 범프 영역(350) 사이에 위치한다. 제2 배리어 범프 영역(340)은 다수의 출력측 배리어 범프들(OBB)을 포함한다. 출력측 배리어 범프들(OBB)은 COP 본딩 공정에서 표시패널(100)의 기판(110)을 눌러 기판(110)이 솟아 오르지 않도록 억제하며, 출력 범프들(OB) 쪽으로 흐르는 도전볼들(41)을 차단하여 출력 범프들(OB)에 도전볼들(41)이 뭉치는 현상을 방지한다.The second barrier bump area 340 is positioned between the output bump area 320 and the third barrier bump area 350. The second barrier bump area 340 includes a plurality of output side barrier bumps OBB. The output side barrier bumps OBB suppress the substrate 110 from rising by pressing the substrate 110 of the display panel 100 in the COP bonding process, and prevent the conductive balls 41 flowing toward the output bumps OB. By blocking the conductive balls 41 in the output bumps (OB) to prevent the phenomenon.

제3 배리어 범프 영역(350)은 제1 배리어 범프 영역(330)과 제2 배리어 범프 영역(340) 사이에 위치한다. 제3 배리어 범프 영역(350)은 다수의 중앙 배리어 범프들(CB)을 포함한다. 중앙 배리어 범프들(CB)은 COP 본딩 공정에서 표시패널(100)의 기판(110) 중앙부를 눌러 기판(110)이 솟아 오르지 않도록 억제한다. 중앙 배리어 범프들(CB)이 기판(110)의 IC 실장면 중앙부에서 기판(110)이 솟아 오르지 않기 때문에 IC 실장면 중앙부에서 도전볼들(41)의 흐름이 저하된다. 따라서, IC 실장면 중앙부로부터 제1 및 제2 배리어 범프 영역(330, 340) 쪽으로 흐르는 도전볼들(41)의 개수를 줄일 수 있다. The third barrier bump area 350 is positioned between the first barrier bump area 330 and the second barrier bump area 340. The third barrier bump area 350 includes a plurality of central barrier bumps CB. The center barrier bumps CB are pressed against the center portion of the substrate 110 of the display panel 100 in the COP bonding process to prevent the substrate 110 from rising. Since the center barrier bumps CB do not rise from the center portion of the IC mounting surface of the substrate 110, the flow of the conductive balls 41 is reduced in the center portion of the IC mounting surface. Therefore, the number of conductive balls 41 flowing from the center portion of the IC mounting surface toward the first and second barrier bump regions 330 and 340 can be reduced.

제1 내지 제3 배리어 범프 영역들(330, 340, 350)의 범프들(IBB, OBB, CB)은 전기적인 신호가 인가되지 않는 플로팅(floating) 단자이기 때문에 도전볼(41)과 접촉되어도 IC 패키지의 입/출력 신호에 영향을 주지 않는다. Since the bumps IBB, OBB, and CB of the first to third barrier bump regions 330, 340, and 350 are floating terminals to which no electric signal is applied, the ICs are in contact with the conductive ball 41 even when the IC is in contact with the conductive ball 41. Does not affect the package's input / output signals.

도 20은 출력 범프의 다른 예를 보여 주는 도면이다. 도 21은 도 20에 도시된 출력 범프와 표시패널의 패드 간의 접착 방법을 보여 주는 도면이다. 도 21에서 "PAD"는 표시패널(100)의 출력 패드들(60a)이다. 20 is a diagram illustrating another example of an output bump. FIG. 21 is a view illustrating a bonding method between an output bump and a pad of a display panel illustrated in FIG. 20. In FIG. 21, "PAD" is output pads 60a of the display panel 100.

도 20 및 도 21을 참조하면, 출력 패드들(OB, OBc)은 중앙 출력 패드(OBc)과, 중앙 출력 패드(OBc)를 기준으로 좌우 대칭으로 배열된 출력 범프들(OB)을 포함한다. 출력 패드들(OB, OBc)은 ACF(40)의 도전볼(41)을 통해 표시패널(100)의 패드들(PAD)에 1:1로 연결된다. 20 and 21, the output pads OB and OBc include a center output pad OBc and output bumps OB symmetrically arranged with respect to the center output pad OBc. The output pads OB and OBc are connected 1: 1 to the pads PAD of the display panel 100 through the conductive balls 41 of the ACF 40.

COP 본딩 공정에서 IC 패키지(30)와 표시패널(100)은 열 팽창양이 다를 수 있다. 이 경우, 출력 범프들(OB)과 표시패널(100)의 패드들(PAD) 간의 오정렬(misalign)이 발생하고, 그 차이가 IC 패키지(30)의 가장 자리로 갈수록 달라 더 커진다. 표시패널(100)의 패드들(PAD) 간의 간격(pitch)에 열팽창률의 차이를 보정할 수 있는 열보정량을 적용할 수 있다. 패드들(PAD)들의 간격에 열보정량을 적용하더라도 출력 범프들(OB)과 패드들(PAD)의 개별적인 공차로 인하여 출력 범프들(OB)과 패드들(PAD)이 오정렬될 수 있다. In the COP bonding process, the thermal expansion amount of the IC package 30 and the display panel 100 may be different. In this case, misalignment occurs between the output bumps OB and the pads PAD of the display panel 100, and the difference increases as the edge of the IC package 30 increases. A thermal correction amount for correcting a difference in thermal expansion rate may be applied to the pitch between the pads PAD of the display panel 100. Even if the thermal correction amount is applied to the spacing of the pads PAD, the output bumps OB and the pads PAD may be misaligned due to individual tolerances of the output bumps OB and the pads PAD.

출력 범프들(OP)을 도 20과 같이 제1 및 제2 방향(x, y)에 대하여 소정의 각도로 경사진 방사형 구조로 배치할 수 있다. 이 경우, COP 본딩 공정에서 IC 패키지(30) 또는 표시패널(100)을 제2 방향(y)을 따라 시프트(shift)시키면 출력 범프들(OB)과 패드들(PAD)의 오정렬 문제를 해결할 수 있다. 중앙 출력 범프(OBc)는 IC 실장면(111)의 중앙에 배치된 패드(PAD)와 정렬된다. 중앙 출력 범프(OBc)는 IC 패키지(30)의 출력 신호를 표시패널(100)에 전달하는 출력 단자와, IC 패키지(30)와 표시패널(100)의 정렬 마크(align mark) 역할을 겸한다. The output bumps OP may be arranged in a radial structure inclined at a predetermined angle with respect to the first and second directions x and y as shown in FIG. 20. In this case, shifting the IC package 30 or the display panel 100 along the second direction y in the COP bonding process may solve the misalignment of the output bumps OB and the pads PAD. have. The center output bump OBc is aligned with the pad PAD disposed at the center of the IC mounting surface 111. The center output bump OBc serves as an output terminal for transmitting the output signal of the IC package 30 to the display panel 100 and an alignment mark between the IC package 30 and the display panel 100. .

도 22는 본 발명의 제6 실시예에 따른 IC 패키지의 저면을 보여 주는 평면도이다. 도 23은 도 22에 도시된 사이드 배리어 범프들을 확대한 도면이다. 도 24는 도 22에서 선 IV-IV'을 따라 절취한 IC 패키지의 단면도이다. 제6 실시예의 설명에서, 전술한 실시예들과 실질적으로 동일한 부분에 대하여는 동일한 도면 부호를 붙이고 상세한 설명을 생략하기로 한다. 22 is a plan view illustrating a bottom surface of an IC package according to a sixth embodiment of the present invention. FIG. 23 is an enlarged view of the side barrier bumps shown in FIG. 22. FIG. 24 is a cross-sectional view of the IC package taken along the line IV-IV ′ in FIG. 22. In the description of the sixth embodiment, parts substantially the same as those of the above embodiments will be denoted by the same reference numerals and detailed description thereof will be omitted.

도 22 내지 도 24를 참조하면, IC 패키지(30)의 저면은 제1 및 제2 사이드 배리어 범프 영역(362, 364)을 더 포함한다. 22 to 24, the bottom surface of the IC package 30 further includes first and second side barrier bump regions 362 and 364.

제1 사이드 배리어 범프 영역(362)는 IC 패키지(30)의 저면에서 좌측변인 제3 변(SE1)과 가깝고 제2 방향(y)을 따라 길게 배치된다. 제1 사이드 배리어 범프 영역(362)은 다수의 좌측 사이드 배리어 범프들(SB)을 포함한다. 좌측 사이드 배리어 범프들(SB)은 도 23에 도시된 바와 같이 제1 방향(x)을 따라 길고, 입/출력 범퍼들(IB, OB)과 같은 두께로 제작될 수 있다. 좌측 사이드 배리어 범프들(SB)은 제1 사이드 배리어 범프(362)에서 제2 방향(y)을 따라 배치된다.The first side barrier bump area 362 is disposed close to the third side SE1, which is the left side of the bottom surface of the IC package 30, and is disposed long along the second direction y. The first side barrier bump area 362 includes a plurality of left side barrier bumps SB. As shown in FIG. 23, the left side barrier bumps SB are long along the first direction x and may be manufactured to have the same thickness as the input / output bumpers IB and OB. The left side barrier bumps SB are disposed along the second direction y in the first side barrier bump 362.

제2 사이드 배리어 범프 영역(364)는 IC 패키지(30)의 저면에서 우측변인 제4 변(SE2)과 가깝고 제2 방향(y)을 따라 길게 배치된다. 제2 사이드 배리어 범프 영역(364)은 다수의 우측 사이드 배리어 범프들(SB)을 포함한다. 우측 사이드 배리어 범프들(SB)은 도 23에 도시된 바와 같이 제1 방향(x)을 따라 길고, 입/출력 범퍼들(IB, OB)과 같은 두께로 제작될 수 있다. 우측 사이드 배리어 범프들(SB)은 제2 사이드 배리어 범프(364)에서 제2 방향(y)을 따라 배치된다.The second side barrier bump region 364 is disposed close to the fourth side SE2, which is the right side of the bottom surface of the IC package 30, and is disposed long along the second direction y. The second side barrier bump area 364 includes a plurality of right side barrier bumps SB. As shown in FIG. 23, the right side barrier bumps SB are long along the first direction x and may be manufactured to have the same thickness as the input / output bumpers IB and OB. The right side barrier bumps SB are disposed along the second direction y in the second side barrier bump 364.

사이드 배리어 범프들(SB)은 COP 본딩 공정에서 표시패널(100)의 IC 실장면 가장 자리를 눌러 도전볼들(41)의 흐름을 억제한다. 사이드 배리어 범프들(SB)만으로도 입력 범프들(IB)과 출력 범프들(OB)을 향하는 도전볼들(41)의 흐름을 완화할 수 있다. 전술한 배리어 범프들(IBB, OBB, CB)과 함께 좌측 사이드 배리어 범프들(SB)이 IC 패키지(30)에 적용되면, COP 본딩 공정에서 열과 압력으로 인한 기판(110)의 변형을 억제하는 효과를 극대화할 수 있다. The side barrier bumps SB press the edges of the IC mounting surface of the display panel 100 in the COP bonding process to suppress the flow of the conductive balls 41. Only the side barrier bumps SB may mitigate the flow of the conductive balls 41 toward the input bumps IB and the output bumps OB. When the left side barrier bumps SB are applied to the IC package 30 together with the above-described barrier bumps IBB, OBB, and CB, an effect of suppressing deformation of the substrate 110 due to heat and pressure in a COP bonding process is provided. Can be maximized.

사이드 배리어 범프들(SB)은 도 23과 같이 80μm * 30 μm의 크기로 제작되고, 이 범프들(SB) 간의 간격이 30 μm로 설정될 수 있으나 이에 한정되지 않는다. 사이드 배리어 범프들(SB)의 크기는 IC 패키지(30), 도전볼의 크기, 도전볼의 흐름 등을 고려하여 적절하게 설계될 수 있다. The side barrier bumps SB may be manufactured to have a size of 80 μm * 30 μm as shown in FIG. 23, and the distance between the bumps SB may be set to 30 μm, but is not limited thereto. The size of the side barrier bumps SB may be appropriately designed in consideration of the IC package 30, the size of the conductive balls, the flow of the conductive balls, and the like.

입력 범프(IB)와 사이드 배리어 범프(SB) 간의 최소 거리(G)는 이웃한 사이드 배리어 범프들(SB) 간의 간격(g) 보다 두 배 이상 넓게 설계될 수 있다. 마찬가지로, 출력 범프(IB)와 사이드 배리어 범프(SB) 간의 최소 거리(G)는 이웃한 사이드 배리어 범프들(SB) 간의 간격(g) 보다 두 배 이상 넓게 설계될 수 있다. 이러한 최소 거리(G)로 확보된 공간을 통해 표시패널(100)의 신호 라인과 전원 라인 등이 도 27 및 도 28에 도시된 바와 같이 IC 실장면(111)을 가로 질러 ID 실장면(111)을 지나갈 수 있다.The minimum distance G between the input bump IB and the side barrier bump SB may be designed to be twice or more wider than the distance g between neighboring side barrier bumps SB. Similarly, the minimum distance G between the output bump IB and the side barrier bump SB may be designed to be twice or more wider than the distance g between neighboring side barrier bumps SB. Through the space secured by the minimum distance G, the signal line, the power line, and the like of the display panel 100 cross the IC mounting surface 111 as shown in FIGS. 27 and 28. Can pass.

도 25는 본 발명의 제7 실시예에 따른 IC 패키지의 저면을 보여 주는 평면도이다. 도 26은 도 25에 도시된 사이드 배리어 범프들을 확대한 도면이다. 제7 실시예의 설명에서, 전술한 실시예들과 실질적으로 동일한 부분에 대하여는 동일한 도면 부호를 붙이고 상세한 설명을 생략하기로 한다. 25 is a plan view illustrating a bottom surface of an IC package according to a seventh embodiment of the present invention. FIG. 26 is an enlarged view of the side barrier bumps illustrated in FIG. 25. In the description of the seventh embodiment, parts substantially the same as those of the above-described embodiments will be denoted by the same reference numerals and detailed description thereof will be omitted.

도 25 및 도 26을 참조하면, 사이드 배리어 범프들(SB)은 4 변을 가지는 사다리꼴 형태로 제작될 수 있다. 25 and 26, the side barrier bumps SB may be manufactured in a trapezoidal shape having four sides.

COP 본딩 공정에서 ACF(40)의 도전볼이 흐를 때 도전볼의 흐름 방향과 마주 보는 사이드 배리어 범프(SB)의 변의 길이가 길면 IC 패키지(30)의 양측변(SE1, SE2) 밖으로 흘러 나가는 도전볼(41)의 흐름을 방해할 수 있다. 사이드 배리어 범프(SB)의 4 변 중에서 IC 패키지(30)의 중앙을 향하는 일측 변의 길이를 가장 짧게 하여 사이드 배리어 범프(SB)를 사다리꼴 구조로 제작하면, IC 패키지(30)의 양측변(SE1, SE2) 밖으로 흘러 나가는 도전볼(41)의 흐름을 더 원할하게 할 수 있다. When the conductive ball of ACF 40 flows in the COP bonding process, if the side length of the side barrier bump SB facing the flow direction of the conductive ball is long, the conductive flows out of both sides SE1 and SE2 of the IC package 30. May impede the flow of the ball 41. If the side barrier bump SB is made in a trapezoidal structure by shortening the length of one side toward the center of the IC package 30 among the four sides of the side barrier bump SB, both sides SE1, SE2) can smooth the flow of the conductive ball 41 flowing out.

한편, 범프 형성에 필요한 최소 길이가 0 보다 크기 때문에 양산 기술 수준을 고려할 때 사이드 배리어 범프(SB)를 삼각형으로 제작하기가 어렵다. On the other hand, since the minimum length required for bump formation is greater than zero, it is difficult to make the side barrier bumps SB into triangles in consideration of mass production technology level.

사다리꼴 형태의 사이드 배리어 범프들(SB)에서, IC 패키지(30)의 중앙을 향하는 일측 변의 길이는 도 26과 같이 20μm 정도로 설정될 수 있고, 이웃한 사이드 배리어 범프들(SB) 간의 최대 간격(g)은 50 μm로 설정될 수 있으나 이에 한정되지 않는다. IC 패키지(30)의 중앙을 향하는 사이드 배리어 범프(SB)의 일측 변은 도전볼의 흐름 방향을 마주 보는 변이다. 사이드 배리어 범프들(SB)의 크기는 IC 패키지(30), 도전볼(41)의 크기, 도전볼(41)의 흐름 등을 고려하여 적절하게 설계될 수 있다. In the trapezoidal side barrier bumps SB, the length of one side toward the center of the IC package 30 may be set to about 20 μm as shown in FIG. 26, and the maximum distance g between neighboring side barrier bumps SB may be set. ) May be set to 50 μm, but is not limited thereto. One side of the side barrier bump SB facing the center of the IC package 30 is a side facing the flow direction of the conductive ball. The size of the side barrier bumps SB may be appropriately designed in consideration of the IC package 30, the size of the conductive balls 41, the flow of the conductive balls 41, and the like.

도 27은 표시패널의 IC 실장면 내에 회로가 배치되는 예를 보여 주는 도면이다. 도 28은 입/출력 범프와 사이드 배리어 범프 사이의 공간을 통해 신호 라인이 IC 실장면(111)의 내외로 지나가는 예를 보여 주는 도면이다. 27 is a diagram illustrating an example in which a circuit is disposed in an IC mounting surface of a display panel. FIG. 28 is a diagram illustrating an example in which signal lines pass into and out of the IC mounting surface 111 through a space between the input / output bumps and the side barrier bumps.

도 27 및 도 28을 참조하면, 표시패널(100)의 IC 실장면(111) 중 적어도 일부에 회로(130)가 배치될 수 있다. COP 본딩 공정 후에, IC 패키지(30)가 IC 실장면(111)이 덮여지기 때문에 IC 패키지(30)에 의해 IC 실장면(111) 내의 회로(130)가 가려진다. Referring to FIGS. 27 and 28, a circuit 130 may be disposed on at least a portion of the IC mounting surface 111 of the display panel 100. After the COP bonding step, the IC package 30 covers the IC mounting surface 111 so that the circuit 130 in the IC mounting surface 111 is covered by the IC package 30.

IC 실장면(111) 내에 형성된 회로(130)는 픽셀 어레이의 불량 여부를 검사하는 회로를 포함할 수 있으나 이에 한정되지 않는다. 회로(130)는 하나 이상의 트랜지스터 소자를 포함할 수 있다.The circuit 130 formed in the IC mounting surface 111 may include, but is not limited to, a circuit for inspecting whether the pixel array is defective. Circuit 130 may include one or more transistor elements.

IC 실장면(111) 내의 회로(130)에 신호 라인 또는 전원 라인(131, 132)이 연결될 수 있다. 이 신호 라인 또는 전원 라인은 도 28에 도시된 바와 같이 입출력 범프(IB, OB)와 사이드 배리어 범프(SB) 간의 최소 거리(G)에 의해 확보된 공간을 지나 IC 실장면(111) 내외로 지나 갈 수 있다. Signal lines or power lines 131 and 132 may be connected to the circuit 130 in the IC mounting surface 111. This signal line or power line passes through the space secured by the minimum distance G between the input / output bumps IB and OB and the side barrier bump SB as shown in FIG. I can go.

본 발명의 IC 패키지와 표시장치는 다음과 같이 설명될 수 있다.The IC package and display device of the present invention can be described as follows.

IC 패키지는 표시장치용 구동회로가 내장된 IC 패키지(30)를 포함한다. The IC package includes an IC package 30 in which a driving circuit for a display device is incorporated.

상기 집적 회로 패키지의 저면은 다수의 입력 범프들이 배열된 입력 범프 영역; 상기 입력 범프 영역으로부터 이격되고 다수의 출력 범프들이 배열된 출력 범프 영역; 상기 입력 범프 영역과 상기 출력 범프 영역 사이에 배치되고 다수의 배리어 범프들을 포함하는 제1 배리어 범프 영역; 및 상기 제1 배리어 범프 영역과 상기 출력 범프 영역 사이에 배치되고 다수의 배리어 범프들을 포함하는 제2 배리어 범프 영역을 포함한다. The bottom surface of the integrated circuit package may include an input bump area in which a plurality of input bumps are arranged; An output bump area spaced from the input bump area and arranged with a plurality of output bumps; A first barrier bump region disposed between the input bump region and the output bump region and including a plurality of barrier bumps; And a second barrier bump region disposed between the first barrier bump region and the output bump region and including a plurality of barrier bumps.

상기 제1 배리어 범프 영역은 상기 제2 배리어 범프 영역 보다 상기 입력 범프 영역에 더 가깝다. 상기 제2 배리어 범프 영역은 상기 제1 배리어 범프 영역 보다 상기 출력 범프 영역에 더 가깝다. The first barrier bump area is closer to the input bump area than the second barrier bump area. The second barrier bump area is closer to the output bump area than the first barrier bump area.

상기 입력 범프들과 상기 출력 범프들이 상기 표시장치용 구동회로에 연결된다. 상기 배리어 범프들은 상기 표시장치용 구동회로에 연결되지 않는다. The input bumps and the output bumps are connected to a driving circuit for the display device. The barrier bumps are not connected to the driving circuit for the display device.

상기 저면은 제1 방향의 길이와, 상기 제1 방향과 직교하는 제2 방향의 길이를 갖는 사각형이다. 상기 입력 범프들과 상기 출력 범프들 각각은 상기 제1 방향의 열을 따라 배열된다. The bottom face is a rectangle having a length in a first direction and a length in a second direction orthogonal to the first direction. Each of the input bumps and the output bumps is arranged along a column in the first direction.

상기 제1 배리어 범프 영역과 상기 제2 배리어 범프 영역 각각의 상기 배리어 범프들이 상기 제1 방향에 대하여 경사진 사선 방향을 따라 배열된다. The barrier bumps of each of the first barrier bump region and the second barrier bump region are arranged along an oblique oblique direction with respect to the first direction.

상기 배리어 범프들 각각이 직사각형 또는 평행사변형이다. Each of the barrier bumps is rectangular or parallelogram.

상기 제1 배리어 범프 영역의 최좌측에 위치하는 제1 베리어 범프와, 상기 제2 배리어 범프 영역의 최우측에 위치하는 제2 배리어 범프 간의 간격이, 상기 제1 배리어 범프 영역의 최우측에 위치하는 제3 베리어 범프와, 상기 제2 배리어 범프 영역의 최우측에 위치하는 제4 배리어 범프 간의 간격과 서로 동일하다. 상기 제1 배리어 범프 영역의 중앙에 위치하는 제5 배리어 범프와, 상기 제2 배리어 범프 영역의 중앙에 위치하는 제6 배리어 범프 사이의 간격이, 상기 제1 베리어 범프와 상기 제2 배리어 범프 사이의 간격 보다 작다. The distance between the first barrier bump located on the leftmost side of the first barrier bump region and the second barrier bump located on the rightmost side of the second barrier bump region is located on the rightmost side of the first barrier bump region. The distance between the third barrier bump and the fourth barrier bump located on the rightmost side of the second barrier bump area is equal to each other. The distance between the fifth barrier bump located in the center of the first barrier bump area and the sixth barrier bump located in the center of the second barrier bump area is between the first barrier bump and the second barrier bump. Less than the interval

상기 입력 범프 영역의 최좌측에 위치하는 제1 입력 범프와 상기 제1 베리어 범프 사이의 간격이, 상기 입력 범프 영역의 최우측에 위치하는 제2 입력 범프와 상기 제3 베리어 범프 사이의 간격과 동일하다. 상기 입력 범프 영역의 중앙에 위치하는 제3 입력 범프와 상기 제5 배리어 범프 사이의 간격이 상기 제1 입력 범프와 상기 제1 베리어 범프 사이의 간격 보다 크다. 상기 출력 범프 영역의 최좌측에 위치하는 제1 출력 범프와 상기 제2 베리어 범프 사이의 간격이, 상기 출력 범프 영역의 최우측에 위치하는 제2 출력 범프와 상기 제4 베리어 범프 사이의 간격과 동일하다. 상기 출력 범프 영역의 중앙에 위치하는 제3 출력 범프와 상기 제6 배리어 범프 사이의 간격이 상기 제1 출력 범프와 상기 제2 베리어 범프 사이의 간격 보다 크다. An interval between the first input bump located at the leftmost side of the input bump area and the first barrier bump is equal to an interval between the second input bump located at the rightmost side of the input bump area and the third barrier bump. Do. The distance between the third input bump and the fifth barrier bump positioned in the center of the input bump area is greater than the distance between the first input bump and the first barrier bump. The distance between the first output bump and the second barrier bump located on the leftmost side of the output bump area is equal to the distance between the second output bump and the fourth barrier bump located on the rightmost side of the output bump area. Do. The distance between the third output bump and the sixth barrier bump positioned in the center of the output bump area is greater than the distance between the first output bump and the second barrier bump.

상기 배리어 범프들 각각의 길이 방향 변이 상기 사선 방향을 따라 경사진다.상기 배리어 범프들 각각의 폭 방향 변이 상기 제2 방향과 평행하다. A longitudinal side of each of the barrier bumps is inclined along the diagonal direction. A widthwise side of each of the barrier bumps is parallel to the second direction.

상기 집적 회로 패키지의 저면은 상기 제1 배리어 범프 영역과 상기 제2 배리어 범프 영역 사이에 배치되고 다수의 배리어 범프들을 포함하는 제3 배리어 범프 영역을 더 포함한다. The bottom surface of the integrated circuit package further includes a third barrier bump region disposed between the first barrier bump region and the second barrier bump region and including a plurality of barrier bumps.

상기 집적 회로 패키지의 저면은 상기 저면의 일측 가장자리에 배치되고, 다수의 배리어 범프들을 포함한 제1 사이드 배리어 범프 영역; 및 상기 저면의 타측 가장자리에 배치되고, 다수의 배리어 범프들을 포함한 제2 사이드 배리어 범프 영역을 포함한다. A bottom surface of the integrated circuit package is disposed at one edge of the bottom surface, the first side barrier bump region including a plurality of barrier bumps; And a second side barrier bump area disposed at the other edge of the bottom and including a plurality of barrier bumps.

상기 저면은 제1 방향의 길이와, 상기 제1 방향과 직교하는 제2 방향의 길이를 갖는 사각형이고, The bottom surface is a rectangle having a length in a first direction and a length in a second direction orthogonal to the first direction,

상기 입력 범프 영역의 입력 범프들, 상기 출력 범프 영역의 출력 범프들, 및 상기 제1 및 제2 배리어 범프 영역들의 배리어 범프들 각각이 상기 제1 방향의 열을 따라 배열되며, Input bumps of the input bump area, output bumps of the output bump area, and barrier bumps of the first and second barrier bump areas are each arranged along a column in the first direction,

상기 제1 및 제2 사이드 배리어 범프 영역의 배리어 범프들이 상기 제2 방향을 따라 배열되는 집적회로 패키지.And the barrier bumps of the first and second side barrier bump regions are arranged along the second direction.

상기 입력 범프 영역과 상기 출력 범프 영역 내의 범프들과 상기 사이드 배리어 범프 영역 내의 범프들 간의 최소 거리(G)가, 상기 제1 및 제2 사이드 배리어 범프 영역 내의 범프들 간의 최소 거리(g) 보다 두 배 이상 크다. The minimum distance G between the bumps in the input bump area and the output bump area and the bumps in the side barrier bump area is greater than the minimum distance g between the bumps in the first and second side barrier bump areas. Bigger than twice

표시장치는 영상이 표시되는 픽셀 어레이를 포함한 기판; 및 상기 IC 패키지를 포함한다. The display device includes a substrate including a pixel array in which an image is displayed; And the IC package.

상기 입력 범프 영역과 상기 출력 범프 영역 내의 범프들과 상기 사이드 배리어 범프 영역 내의 범프들 간의 최소 거리에 의해 확보된 면을 통해 신호 라인이 상기 집적 회로 실장면을 가로 질러 상기 집적 회로 실장면 내외로 지나갈 수 있다. Signal lines pass through the integrated circuit mounting surface into and out of the integrated circuit mounting surface through a surface secured by the minimum distance between the bumps in the input bump region and the output bump region and the bumps in the side barrier bump region. Can be.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

10: 회로 보드 20: 연성회로기판
30: IC 패키지 40: ACF
41 : 도전볼 100: 표시패널
111 : IC 실장면 310 : 입력 범프 영역
320 : 출력 범프 영역 330 : 제1 배리어 범프 영역
340 : 제2 배리어 범프 영역 350 : 제2 배리어 범프 영역
362, 364 : 사이드 배리어 범프 영역10: circuit board 20: flexible circuit board
30: IC package 40: ACF
41: conductive ball 100: display panel
111: IC mounting surface 310: input bump area
320: output bump area 330: first barrier bump area
340: second barrier bump region 350: second barrier bump region
362, 364: side barrier bump area

Claims (20)

표시장치용 구동회로가 내장된 IC 패키지를 포함하고,
상기 집적 회로 패키지의 저면은,
다수의 입력 범프들이 배열된 입력 범프 영역;
상기 입력 범프 영역으로부터 이격되고 다수의 출력 범프들이 배열된 출력 범프 영역;
상기 입력 범프 영역과 상기 출력 범프 영역 사이에 배치되고 다수의 배리어 범프들을 포함하는 제1 배리어 범프 영역; 및
상기 제1 배리어 범프 영역과 상기 출력 범프 영역 사이에 배치되고 다수의 배리어 범프들을 포함하는 제2 배리어 범프 영역을 포함하고,
상기 제1 배리어 범프 영역은 상기 제2 배리어 범프 영역 보다 상기 입력 범프 영역에 더 가깝고,
상기 제2 배리어 범프 영역은 상기 제1 배리어 범프 영역 보다 상기 출력 범프 영역에 더 가까운 집적회로 패키지.Includes an IC package containing a drive circuit for a display device,
The bottom surface of the integrated circuit package,
An input bump area in which a plurality of input bumps are arranged;
An output bump area spaced from the input bump area and arranged with a plurality of output bumps;
A first barrier bump region disposed between the input bump region and the output bump region and including a plurality of barrier bumps; And
A second barrier bump region disposed between the first barrier bump region and the output bump region and including a plurality of barrier bumps;
The first barrier bump area is closer to the input bump area than the second barrier bump area,
And the second barrier bump area is closer to the output bump area than the first barrier bump area. 제 1 항에 있어서,
상기 입력 범프들과 상기 출력 범프들이 상기 표시장치용 구동회로에 연결되고,
상기 배리어 범프들은 상기 표시장치용 구동회로에 연결되지 않은 집적회로 패키지.The method of claim 1,
The input bumps and the output bumps are connected to a driving circuit for the display device,
And the barrier bumps are not connected to a driving circuit for the display device. 제 1 항에 있어서,
상기 저면은 제1 방향의 길이와, 상기 제1 방향과 직교하는 제2 방향의 길이를 갖는 사각형이고,
상기 입력 범프들과 상기 출력 범프들 각각은 상기 제1 방향의 열을 따라 배열되고,
상기 제1 배리어 범프 영역과 상기 제2 배리어 범프 영역 각각의 상기 배리어 범프들이 상기 제1 방향에 대하여 경사진 사선 방향을 따라 배열되는 집적회로 패키지.The method of claim 1,
The bottom surface is a rectangle having a length in a first direction and a length in a second direction orthogonal to the first direction,
Each of the input bumps and the output bumps is arranged along a column in the first direction,
And the barrier bumps of each of the first barrier bump region and the second barrier bump region are arranged in an oblique oblique direction with respect to the first direction. 제 1 항에 있어서,
상기 배리어 범프들 각각이 직사각형 또는 평행사변형인 집적회로 패키지.The method of claim 1,
And each barrier bump is a rectangular or parallelogram. 제 3 항에 있어서,
상기 제1 배리어 범프 영역의 최좌측에 위치하는 제1 베리어 범프와, 상기 제2 배리어 범프 영역의 최우측에 위치하는 제2 배리어 범프 간의 간격이, 상기 제1 배리어 범프 영역의 최우측에 위치하는 제3 베리어 범프와, 상기 제2 배리어 범프 영역의 최우측에 위치하는 제4 배리어 범프 간의 간격과 서로 동일하고,
상기 제1 배리어 범프 영역의 중앙에 위치하는 제5 배리어 범프와, 상기 제2 배리어 범프 영역의 중앙에 위치하는 제6 배리어 범프 사이의 간격이, 상기 제1 베리어 범프와 상기 제2 배리어 범프 사이의 간격 보다 작은 집적회로 패키지.The method of claim 3, wherein
The distance between the first barrier bump located on the leftmost side of the first barrier bump region and the second barrier bump located on the rightmost side of the second barrier bump region is located on the rightmost side of the first barrier bump region. Is equal to the distance between the third barrier bump and the fourth barrier bump located on the rightmost side of the second barrier bump area,
The distance between the fifth barrier bump located in the center of the first barrier bump area and the sixth barrier bump located in the center of the second barrier bump area is between the first barrier bump and the second barrier bump. Integrated circuit package smaller than the gap. 제 5 항에 있어서,
상기 입력 범프 영역의 최좌측에 위치하는 제1 입력 범프와 상기 제1 베리어 범프 사이의 간격이, 상기 입력 범프 영역의 최우측에 위치하는 제2 입력 범프와 상기 제3 베리어 범프 사이의 간격과 동일하고,
상기 입력 범프 영역의 중앙에 위치하는 제3 입력 범프와 상기 제5 배리어 범프 사이의 간격이 상기 제1 입력 범프와 상기 제1 베리어 범프 사이의 간격 보다 크고,
상기 출력 범프 영역의 최좌측에 위치하는 제1 출력 범프와 상기 제2 베리어 범프 사이의 간격이, 상기 출력 범프 영역의 최우측에 위치하는 제2 출력 범프와 상기 제4 베리어 범프 사이의 간격과 동일하고,
상기 출력 범프 영역의 중앙에 위치하는 제3 출력 범프와 상기 제6 배리어 범프 사이의 간격이 상기 제1 출력 범프와 상기 제2 베리어 범프 사이의 간격 보다 큰 집적회로 패키지.The method of claim 5, wherein
An interval between the first input bump located at the leftmost side of the input bump area and the first barrier bump is equal to an interval between the second input bump located at the rightmost side of the input bump area and the third barrier bump. and,
The distance between the third input bump and the fifth barrier bump positioned in the center of the input bump area is greater than the distance between the first input bump and the first barrier bump,
The distance between the first output bump and the second barrier bump located on the leftmost side of the output bump area is equal to the distance between the second output bump and the fourth barrier bump located on the rightmost side of the output bump area. and,
And an interval between the third output bump and the sixth barrier bump positioned in the center of the output bump area is greater than the interval between the first output bump and the second barrier bump. 제 3 항에 있어서,
상기 배리어 범프들 각각의 길이 방향 변이 상기 사선 방향을 따라 경사지고,
상기 배리어 범프들 각각의 폭 방향 변이 상기 제2 방향과 평행한 집적회로 패키지.The method of claim 3, wherein
A longitudinal side of each of the barrier bumps is inclined along the diagonal direction,
The width direction side of each of the barrier bumps parallel to the second direction. 제 1 항에 있어서,
상기 집적 회로 패키지의 저면은,
상기 제1 배리어 범프 영역과 상기 제2 배리어 범프 영역 사이에 배치되고 다수의 배리어 범프들을 포함하는 제3 배리어 범프 영역을 더 포함하는 집적회로 패키지.The method of claim 1,
The bottom surface of the integrated circuit package,
And a third barrier bump region disposed between the first barrier bump region and the second barrier bump region and including a plurality of barrier bumps. 제 8 항에 있어서,
상기 입력 범프들과 상기 출력 범프들이 상기 표시장치용 구동회로에 연결되고,
상기 배리어 범프들은 상기 표시장치용 구동회로에 연결되지 않은 집적회로 패키지.The method of claim 8,
The input bumps and the output bumps are connected to a driving circuit for the display device,
And the barrier bumps are not connected to a driving circuit for the display device. 제 1 항에 있어서,
상기 집적 회로 패키지의 저면은,
상기 저면의 일측 가장자리에 배치되고, 다수의 배리어 범프들을 포함한 제1 사이드 배리어 범프 영역; 및
상기 저면의 타측 가장자리에 배치되고, 다수의 배리어 범프들을 포함한 제2 사이드 배리어 범프 영역을 더 포함하고,
상기 저면은 제1 방향의 길이와, 상기 제1 방향과 직교하는 제2 방향의 길이를 갖는 사각형이고,
상기 입력 범프 영역의 입력 범프들, 상기 출력 범프 영역의 출력 범프들, 및 상기 제1 및 제2 배리어 범프 영역들의 배리어 범프들 각각이 상기 제1 방향의 열을 따라 배열되며,
상기 제1 및 제2 사이드 배리어 범프 영역의 배리어 범프들이 상기 제2 방향을 따라 배열되는 집적회로 패키지.The method of claim 1,
The bottom surface of the integrated circuit package,
A first side barrier bump region disposed at one edge of the bottom and including a plurality of barrier bumps; And
A second side barrier bump region disposed at the other edge of the bottom surface, the second side barrier bump region including a plurality of barrier bumps;
The bottom surface is a rectangle having a length in a first direction and a length in a second direction orthogonal to the first direction,
Input bumps of the input bump area, output bumps of the output bump area, and barrier bumps of the first and second barrier bump areas are each arranged along a column in the first direction,
And barrier bumps of the first and second side barrier bump regions are arranged along the second direction. 제 10 항에 있어서,
상기 입력 범프 영역과 상기 출력 범프 영역 내의 범프들과 상기 사이드 배리어 범프 영역 내의 범프들 간의 최소 거리(G)가,
상기 제1 및 제2 사이드 배리어 범프 영역 내의 범프들 간의 최소 거리(g) 보다 두 배 이상 큰 집적회로 패키지.The method of claim 10,
The minimum distance G between the bumps in the input bump area and the output bump area and the bumps in the side barrier bump area is
An integrated circuit package at least twice larger than a minimum distance (g) between bumps in said first and second side barrier bump regions. 영상이 표시되는 픽셀 어레이를 포함한 기판; 및
상기 픽셀 어레이에 연결되어 상기 픽셀 어레이를 구동하는 집적 회로를 포함하여 상기 기판 상에 접착되는 집적 회로 패키지를 포함하고,
상기 집적 회로 패키지의 저면은,
다수의 입력 범프들이 배열된 입력 범프 영역;
상기 입력 범프 영역으로부터 이격되고 다수의 출력 범프들이 배열된 출력 범프 영역;
상기 입력 범프 영역과 상기 출력 범프 영역 사이에 배치되고 다수의 배리어 범프들을 포함하는 제1 배리어 범프 영역; 및
상기 제1 배리어 범프 영역과 상기 출력 범프 영역 사이에 배치되고 다수의 배리어 범프들을 포함하는 제2 배리어 범프 영역을 포함하고,
상기 제1 배리어 범프 영역은 상기 제2 배리어 범프 영역 보다 상기 입력 범프 영역에 더 가깝고,
상기 제2 배리어 범프 영역은 상기 제1 배리어 범프 영역 보다 상기 출력 범프 영역에 더 가까운 표시장치. A substrate comprising a pixel array on which an image is displayed; And
An integrated circuit package coupled to the substrate, the integrated circuit package including an integrated circuit driving the pixel array;
The bottom surface of the integrated circuit package,
An input bump area in which a plurality of input bumps are arranged;
An output bump area spaced from the input bump area and arranged with a plurality of output bumps;
A first barrier bump region disposed between the input bump region and the output bump region and including a plurality of barrier bumps; And
A second barrier bump region disposed between the first barrier bump region and the output bump region and including a plurality of barrier bumps;
The first barrier bump area is closer to the input bump area than the second barrier bump area,
And the second barrier bump area is closer to the output bump area than the first barrier bump area. 제 12 항에 있어서,
상기 기판은 플라스틱 기판을 포함하는 표시장치.The method of claim 12,
The substrate comprises a plastic substrate. 제 12 항에 있어서,
상기 저면은 제1 방향의 길이와, 상기 제1 방향과 직교하는 제2 방향의 길이를 갖는 사각형이고,
상기 입력 범프들과 상기 출력 범프들 각각은 상기 제1 방향의 열을 따라 배열되고,
상기 제1 배리어 범프 영역과 상기 제2 배리어 범프 영역 각각의 상기 배리어 범프들이 상기 제1 방향에 대하여 경사진 사선 방향을 따라 배열되는 표시장치.The method of claim 12,
The bottom surface is a rectangle having a length in a first direction and a length in a second direction orthogonal to the first direction,
Each of the input bumps and the output bumps is arranged along a column in the first direction,
And the barrier bumps of each of the first barrier bump region and the second barrier bump region are arranged in an oblique oblique direction with respect to the first direction. 제 14 항에 있어서,
상기 제1 배리어 범프 영역의 최좌측에 위치하는 제1 베리어 범프와, 상기 제2 배리어 범프 영역의 최우측에 위치하는 제2 배리어 범프 간의 간격이, 상기 제1 배리어 범프 영역의 최우측에 위치하는 제3 베리어 범프와, 상기 제2 배리어 범프 영역의 최우측에 위치하는 제4 배리어 범프 간의 간격과 서로 동일하고,
상기 제1 배리어 범프 영역의 중앙에 위치하는 제5 배리어 범프와, 상기 제2 배리어 범프 영역의 중앙에 위치하는 제6 배리어 범프 사이의 간격이, 상기 제1 베리어 범프와 상기 제2 배리어 범프 사이의 간격 보다 작은 표시장치.The method of claim 14,
The distance between the first barrier bump located on the leftmost side of the first barrier bump region and the second barrier bump located on the rightmost side of the second barrier bump region is located on the rightmost side of the first barrier bump region. Is equal to the distance between the third barrier bump and the fourth barrier bump located on the rightmost side of the second barrier bump area,
The distance between the fifth barrier bump located in the center of the first barrier bump area and the sixth barrier bump located in the center of the second barrier bump area is between the first barrier bump and the second barrier bump. Display smaller than the interval. 제 15 항에 있어서,
상기 입력 범프 영역의 최좌측에 위치하는 제1 입력 범프와 상기 제1 베리어 범프 사이의 간격이, 상기 입력 범프 영역의 최우측에 위치하는 제2 입력 범프와 상기 제3 베리어 범프 사이의 간격과 동일하고,
상기 입력 범프 영역의 중앙에 위치하는 제3 입력 범프와 상기 제5 배리어 범프 사이의 간격이 상기 제1 입력 범프와 상기 제1 베리어 범프 사이의 간격 보다 크고,
상기 출력 범프 영역의 최좌측에 위치하는 제1 출력 범프와 상기 제2 베리어 범프 사이의 간격이, 상기 출력 범프 영역의 최우측에 위치하는 제2 출력 범프와 상기 제4 베리어 범프 사이의 간격과 동일하고,
상기 출력 범프 영역의 중앙에 위치하는 제3 출력 범프와 상기 제6 배리어 범프 사이의 간격이 상기 제1 출력 범프와 상기 제2 베리어 범프 사이의 간격 보다 큰 표시장치.The method of claim 15,
An interval between the first input bump located at the leftmost side of the input bump area and the first barrier bump is equal to an interval between the second input bump located at the rightmost side of the input bump area and the third barrier bump. and,
The distance between the third input bump and the fifth barrier bump positioned in the center of the input bump area is greater than the distance between the first input bump and the first barrier bump,
The distance between the first output bump and the second barrier bump located on the leftmost side of the output bump area is equal to the distance between the second output bump and the fourth barrier bump located on the rightmost side of the output bump area. and,
And a distance between the third output bump and the sixth barrier bump positioned in the center of the output bump area is greater than the distance between the first output bump and the second barrier bump. 제 14 항에 있어서,
상기 배리어 범프들 각각의 길이 방향 변이 상기 사선 방향을 따라 경사지고,
상기 배리어 범프들 각각의 폭 방향 변이 상기 제2 방향과 평행한 표시장치.The method of claim 14,
A longitudinal side of each of the barrier bumps is inclined along the diagonal direction,
And a width direction side of each of the barrier bumps is parallel to the second direction. 제 12 항에 있어서,
상기 집적 회로 패키지의 저면은,
상기 제1 배리어 범프 영역과 상기 제2 배리어 범프 영역 사이에 배치되고 다수의 배리어 범프들을 포함하는 제3 배리어 범프 영역을 더 포함하는 표시장치.The method of claim 12,
The bottom surface of the integrated circuit package,
And a third barrier bump region disposed between the first barrier bump region and the second barrier bump region and including a plurality of barrier bumps. 제 12 항에 있어서,
상기 집적 회로 패키지의 저면은,
상기 저면의 일측 가장자리에 배치되고, 다수의 배리어 범프들을 포함한 제1 사이드 배리어 범프 영역, 및
상기 저면의 타측 가장자리에 배치되고, 다수의 배리어 범프들을 포함한 제2 사이드 배리어 범프 영역, 및
상기 저면은 제1 방향의 길이와, 상기 제1 방향과 직교하는 제2 방향의 길이를 갖는 사각형이고,
상기 입력 범프 영역의 입력 범프들, 상기 출력 범프 영역의 출력 범프들, 및 상기 제1 및 제2 배리어 범프 영역들의 배리어 범프들 각각이 상기 제1 방향의 열을 따라 배열되며,
상기 제1 및 제2 사이드 배리어 범프 영역의 배리어 범프들이 상기 제2 방향을 따라 배열되는 표시장치.The method of claim 12,
The bottom surface of the integrated circuit package,
A first side barrier bump region disposed at one edge of the bottom and including a plurality of barrier bumps, and
A second side barrier bump region disposed at the other edge of the bottom surface, the second side barrier bump region including a plurality of barrier bumps, and
The bottom surface is a rectangle having a length in a first direction and a length in a second direction orthogonal to the first direction,
Input bumps of the input bump area, output bumps of the output bump area, and barrier bumps of the first and second barrier bump areas are each arranged along a column in the first direction,
And barrier barriers of the first and second side barrier bump regions are arranged along the second direction. 제 12 항에 있어서,
상기 기판은,
도전볼들을 통해 상기 집적 회로 패키지의 출력 범프들에 연결된 패드들; 및
상기 집적 회로 패키지가 접착되는 집적 회로 실장면을 포함하고,
상기 입력 범프 영역의 입력 범프들과 상기 사이드 배리어 범프들 간의 최소 거리(G)가,
상기 제1 및 제2 사이드 배리어 범프 영역 내의 범프들 사이의 최소 거리(g) 보다 두 배 이상 크고,
상기 입력 범프 영역과 상기 출력 범프 영역 내의 범프들과 상기 사이드 배리어 범프 영역 내의 범프들 간의 최소 거리에 의해 확보된 면을 통해 신호 라인이 상기 집적 회로 실장면을 가로 질러 상기 집적 회로 실장면 내외로 지나가는 표시장치.The method of claim 12,
The substrate,
Pads connected to output bumps of the integrated circuit package through conductive balls; And
An integrated circuit mounting surface to which the integrated circuit package is bonded;
The minimum distance G between the input bumps of the input bump area and the side barrier bumps is
Is greater than twice the minimum distance g between the bumps in the first and second side barrier bump regions,
The signal line passes through the integrated circuit mounting surface in and out of the integrated circuit mounting surface through a surface secured by the minimum distance between the bumps in the input bump region and the output bump region and the bumps in the side barrier bump region. Display.
KR1020190062001A 2018-08-08 2019-05-27 Integrated Circuit Package and Display Device using the Same KR102588228B1 (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
DE102019121371.1A DE102019121371B4 (en) 2018-08-08 2019-08-07 Integrated circuit assembly and display device using same
CN201910731129.2A CN110828417B (en) 2018-08-08 2019-08-08 Integrated circuit package and display device using the same
US16/535,628 US11069641B2 (en) 2018-08-08 2019-08-08 Integrated circuit package and display device using the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20180092499 2018-08-08
KR1020180092499 2018-08-08

Publications (2)

Publication Number Publication Date
KR20200017331A true KR20200017331A (en) 2020-02-18
KR102588228B1 KR102588228B1 (en) 2023-10-13

Family

ID=69638711

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190062001A KR102588228B1 (en) 2018-08-08 2019-05-27 Integrated Circuit Package and Display Device using the Same

Country Status (1)

Country Link
KR (1) KR102588228B1 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050060349A (en) * 2003-12-16 2005-06-22 삼성전자주식회사 Driving chip and display apparatus having the same
JP2006041545A (en) * 1995-05-22 2006-02-09 Hitachi Chem Co Ltd Electrical connection structure of semiconductor chip, and wiring substrate used for the same
JP2008211073A (en) * 2007-02-27 2008-09-11 Oki Electric Ind Co Ltd Semiconductor package and method of manufacturing the same
CN107621710A (en) * 2017-11-10 2018-01-23 京东方科技集团股份有限公司 Driving chip, display base plate, the preparation method of display device and display device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006041545A (en) * 1995-05-22 2006-02-09 Hitachi Chem Co Ltd Electrical connection structure of semiconductor chip, and wiring substrate used for the same
KR20050060349A (en) * 2003-12-16 2005-06-22 삼성전자주식회사 Driving chip and display apparatus having the same
JP2008211073A (en) * 2007-02-27 2008-09-11 Oki Electric Ind Co Ltd Semiconductor package and method of manufacturing the same
CN107621710A (en) * 2017-11-10 2018-01-23 京东方科技集团股份有限公司 Driving chip, display base plate, the preparation method of display device and display device

Also Published As

Publication number Publication date
KR102588228B1 (en) 2023-10-13

Similar Documents

Publication Publication Date Title
US11031454B2 (en) Electronic component, electric device including the same
US10692807B2 (en) Chip-on-film package structure and display device
US10303014B2 (en) Display apparatus and method of manufacturing the same
CN110828417B (en) Integrated circuit package and display device using the same
US20190244974A1 (en) Display panel and display apparatus thereof
KR102569967B1 (en) Printed circuit board and display device including the same
US9865646B2 (en) Flexible LED display
KR20180006575A (en) Display device and method for manufacturing the same
US8617910B2 (en) Display device and a method of manufacturing the same
CN101131800A (en) Display device, flexible member, and method thereof
JP2015232660A (en) Display device manufacturing method and display device
KR20140146875A (en) Display Apparatus
US11171194B2 (en) Display apparatus
KR102396021B1 (en) Chip on printed circuit unit and display apparatus comprising the same
KR20120038213A (en) Apparatus for bonding flexible printed circuit and fabricating method of touch screen using the same
KR102588228B1 (en) Integrated Circuit Package and Display Device using the Same
KR102433358B1 (en) Display device
JP2006210809A (en) Wiring board and mounting structure, and electro-optical device and electronic equipment
US20200394946A1 (en) Chip-on-Film and Display Including the Same
TWI666490B (en) Electronic device
KR20200080617A (en) Display apparatus and method of manufacturing the same
KR102262709B1 (en) Flat panel display device
KR20190064041A (en) Circuit board module and display device comprising the same
KR20120077440A (en) Flexible printed circuits board
KR102446077B1 (en) Electroluminescent Display Device

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right