KR20200016476A

KR20200016476A - 메모리 억세스 장치와 이를 이용한 표시장치 및 그 구동 방법

Info

Publication number: KR20200016476A
Application number: KR1020180091646A
Authority: KR
Inventors: 오종건
Original assignee: 엘지디스플레이 주식회사
Priority date: 2018-08-07
Filing date: 2018-08-07
Publication date: 2020-02-17
Also published as: KR102499721B1

Abstract

본 발명은 메모리 억세스 장치와 이를 이용한 표시장치 및 그 구동 방법에 관한 것으로, 서브 픽셀들의 컬러별로 설정된 제1 보상값이 뱅크별로 분리 저장된 제1 저장 영역과, 상기 서브 픽셀들의 컬러별로 설정된 제2 보상값이 저장된 제2 저장 영역을 포함한 메모리; 및 상기 제1 저장 영역 내의 뱅크들 각각을 독립적으로 억세스하고, 상기 제2 저장 영역 내의 뱅크들 각각을 독립적으로 억세스하는 다수의 인에이블 신호들을 발생하는 메모리 제어부를 포함한다. 상기 메모리 제어부는 제1 시간 동안 상기 제1 및 제2 저장 영역 각각에서 일부 뱅크를 억세스하고, 상기 메모리의 억세스 위치를 변경하여 제2 시간 동안 상기 제1 및 제2 저장 영역 각각에서 일부 뱅크를 억세스한다.

Description

메모리 억세스 장치와 이를 이용한 표시장치 및 그 구동 방법{Memory Access Device and Display Device and Method of driving the display device Using The Same}

본 발명은 메모리 억세스 장치와 이를 이용한 표시장치 및 그 구동 방법에 관한 것이다.

전계 발광 표시장치는 발광층의 재료에 따라 무기발광 표시장치와 유기 발광 표시장치로 나뉘어진다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 발광 소자를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 발광 소자는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)로 구현될 수 있다.

유기 발광 표시장치의 OLED는 애노드전극 및 캐소드전극과, 이들 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)으로 이루어진다. 애노드전극과 캐소드전극에 전원전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자를 형성하고, 그 결과 발광층(EML)이 가시광을 발생하게 된다.

유기 발광 표시장치의 픽셀들 각각은 컬러 구현을 위하여 컬러가 다른 다수의 서브 픽셀들을 포함하고, 서브 픽셀들 각각은 발광 소자에 전류를 공급하여 발광 소자를 구동하는 구동 소자를 포함한다. 구동 소자는 트랜지스터(Transistor)로 구현될 수 있다. 문턱 전압, 이동도 등과 같은 구동 소자의 전기적 특성은 모든 픽셀들에서 동일하여야 하지만 공정 조건, 구동 환경 등에 의해 구동 소자의 전기적 특성이 픽셀들 간에 불균일하게 될 수 있다.

유기 발광 표시장치는 구동 소자들 각각의 전기적 특성을 균일하게 보상하기 위한 보상값들을 미리 메모리에 저장하고 입력 영상의 픽셀 데이터를 보상값으로 변조함으로써 구동 소자들의 전기적 특성 편차를 보상할 수 있다. 일반적으로 유기 발광 표시장치는 매 프레임마다 메모리 내의 모든 보상값들을 억세스하기 때문에 메모리 억세스시에 소비 전류가 커진다.

따라서, 본 발명은 소비 전류를 줄일 수 있는 메모리 억세스 장치와 이를 이용한 표시장치 및 그 구동 방법을 제공한다.

본 발명의 메모리 억세스 장치는 서브 픽셀들의 컬러별로 분리되어 설정된 제1 보상값이 뱅크별로 분리 저장된 제1 저장 영역과, 상기 서브 픽셀들의 컬러별로 설정된 제2 보상값이 저장된 제2 저장 영역을 포함한 메모리; 및 상기 제1 저장 영역 내의 뱅크들 각각을 독립적으로 억세스하고, 상기 제2 저장 영역 내의 뱅크들 각각을 독립적으로 억세스하는 다수의 인에이블 신호들을 발생하는 메모리 제어부를 포함한다.

상기 메모리 제어부는 제1 시간 동안 상기 제1 및 제2 저장 영역 각각에서 일부 뱅크만 억세스하고, 상기 메모리의 억세스 위치를 변경하여 제2 시간 동안 상기 제1 및 제2 저장 영역 각각에서 일부 뱅크만 억세스한다.

본 발명의 표시장치는 메모리로부터 읽어 들인 상기 제1 및 제2 보상값을 입력 영상의 픽셀 데이터에 부여하여 상기 픽셀 데이터를 변조하는 보상부; 및 상기 보상부에 의해 변조된 픽셀 데이터를 픽셀 어레이의 서브 픽셀들에 기입하는 표시패널 구동부를 포함한다.

상기 표시장치의 구동 방법은 카메라 촬영 결과를 바탕으로 얻어진 제1 및 제2 보상값을 메모리의 제1 및 제2 저장 영역에 나누어 저장하는 단계; 상기 메모리의 제1 및 제2 저장 영역 내의 뱅크들 각각을 독립적으로 억세스하기 위한 다수의 인에이블 신호들을 발생하는 메모리 제어부를 이용하여 제1 시간 동안 상기 제1 및 제2 저장 영역 각각에서 일부 뱅크만 억세스하고, 상기 메모리의 억세스 위치를 변경하여 제2 시간 동안 상기 제1 및 제2 저장 영역 각각에서 일부 뱅크만 억세스하는 단계; 보상부에서 상기 메모리로부터 읽어 들인 상기 제1 및 제2 보상값을 입력 영상의 픽셀 데이터에 부여하여 상기 픽셀 데이터를 변조하는 단계; 및 상기 보상부에 의해 변조된 픽셀 데이터를 픽셀 어레이의 서브 픽셀들에 기입하는 단계를 포함한다.

상기 제1 및 제2 보상값 각각이 서브 픽셀들의 컬러별로 나뉘어져 상기 메모리의 뱅크들에 컬러 별로 분리 저장된다.

본 발명은 메모리의 저장 영역 일부를 억세스하여 컬러별로 서브 픽셀들에 적용될 보상값들을 읽어 냄으로써 메모리 억세스시에 소비 전류를 줄일 수 있다. 또한, 본 발명은 억세스되지 않은 저장 영역을 다음 시간에 억세스하여 소정 시간 주기로 모든 서브 픽셀들에 제1 및 제2 보상값들을 모두 적용함으로써 사용자가 인지하는 화질 저하를 최소화할 수 있다.

도 1 및 도 2는 본 발명의 실시예에 따른 카메라 기반 표시장치의 픽셀 휘도 보상 방법의 일 예를 보여 주는 도면들이다.
도 3은 본 발명의 일 실시예에 따른 전계 발광 표시장치를 보여 주는 블록도이다.
도 4는 픽셀들에서 컬러 배치의 일 예를 보여 주는 도면이다.
도 5는 픽셀 회로의 일 예를 보여 주는 회로도이다.
도 6은 도 5에 도시된 픽셀 회로의 그 구동 방법을 보여 주는 파형도이다.
도 7은 메모리가 독립적으로 억세스 가능한 다수의 뱅크들로 분할된 일 예를 보여 주는 도면이다.
도 8은 인에이블 신호를 이용한 메모리 뱅크의 억세스 방법을 보여 주는 회로도이다.
도 9a 내지 도 9d는 소정 시간 단위로 메모리 억세스 영역이 변경되는 일 예를 보여 주는 도면들이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

실시에 설명에서, 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되지만, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.

명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다. 이하의 실시예들에서, 표시장치는 유기 발광 표시장치를 중심으로 설명되지만 본 발명의 기술적 사상은 이에 한정되지 않는다는 것에 주의하여야 한다.

본 발명의 메모리 억세스 장치는 메모리를 억세스하여 카메라 촬영을 바탕으로 얻어진 보상값들을 선택한다. 메모리 억세스 장치는 매 프레임 기간 마다 메모리의 저장 영역을 모두 억세스하는 것이 아니라 매 프레임 기간 마다 메모리의 저장 영역 중 일부를 억세스하여 소비 전력을 줄인다. 메모리 억세스 장치는 다음 프레임 기간에서 이전 프레임 기간에서 억세스되지 않은 저장 영역을 억세스하여 보상값을 읽어 들임으로써 사용자가 인지하는 화질 저하를 최소화할 수 있다.

유기 발광 표시장치에서 픽셀들의 구동 특성 차이를 보상하기 위한 보상 회로는 내부 보상 회로와 외부 보상 회로로 나뉘어질 수 있다. 내부 보상 회로는 픽셀 회로 각각에 배치된 내부 보상 회로를 이용하여 구동 소자의 문턱 전압을 실시간 샘플링하여 픽셀 데이터의 데이터 전압에 구동 소자의 문턱 전압을 구동 소자의 문턱 전압 변화를 실시간 보상한다. 외부 보상 회로는 픽셀 회로에 연결된 센싱 경로를 통해 픽셀 회로 각각에서 구동 소자들의 전기적 특성을 센싱(sensing)하고, 그 센싱 결과를 바탕으로 입력 영상의 픽셀 데이터를 변조함으로써 픽셀들 각각의 구동 특성 변화를 보상한다. 본 발명은 카메라 촬영 결과를 바탕으로 산출된 보상값들을 이용하여 픽셀 데이터를 변조하기 때문에 픽셀 회로로부터 구동 소자의 전기적 특성을 센싱할 필요가 없다. 따라서, 본 발명은 픽셀들에 연결되는 센싱 경로, 센싱 경로에 연결되는 증폭기, 적분기, ADC(Analog to Digital Converter) 등이 필요 없기 때문에 픽셀들의 개구율을 높이고 구동 회로를 간소화할 수 있다.

본 발명의 표시장치에서 픽셀 회로와 게이트 구동부는 다수의 트랜지스터들을 포함할 수 있다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 MOSFET(NMOS)의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 MOSFET에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 MOSFET(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 MOSFET에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 이하의 실시예 설명에서 트랜지스터의 소스와 드레인은 제1 및 제2 전극으로 칭하기로 한다. 이하의 설명에서 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다.

도 1 및 도 2는 본 발명의 실시예에 따른 카메라 기반 표시장치의 픽셀 휘도 보상 방법의 일 예를 보여 주는 도면들이다.

도 1 및 도 2를 참조하면, 표시장치의 검사 공정에서 표시장치의 픽셀들에 테스트 데이터가 기입된다. 테스트 데이터는 컬러별, 계조별로 분리되어 설정된다. 따라서, 검사 공정에서 표시장치의 화면에 컬러별, 계조별로 분리된 테스트 화상이 표시된다(S1).

컴퓨터(200)는 미리 설정된 프로그램에 따라 검사 공장에서 표시패널(100)의 화면 상에 테스트 화상을 표시하고, 표시패널(100)의 화면을 카메라(210)로 촬영하여 테스트 화상의 휘도를 측정한다(S2). 카메라(210)는 CCD 카메라(Charge Coupled Device camera)일 수 있다. 카메라(210)로부터 표시패널(100)의 서브 픽셀들 각각의 밝기 강도(Intensity)가 얻어질 수 있다. 컴퓨터(200)는 미리 설정된 커메라의 밝기 강도와 디스플레이 픽셀 휘도간 변환 룩업 테이블(look-up table, LUT)을 이용하여 카메라로부터 얻어진 표시패널(100)의 서브 픽셀들 각각의 밝기 강도를 휘도로 변환한다(S3). 디스플레이 픽셀은 표시패널의 서브 픽셀 휘도를 의미한다. 그리고 컴퓨터(200)는 서브 픽셀들 각각의 휘도를 전압으로 변환한다. 실제 구현의 예로, 룩업 테이블은 카메라의 밝기 강도를 전압 레벨로 변환하는 룩업 테이블로 구현될 수 있다.

컴퓨터(200)는 표시패널의 픽셀 회로에 인가되는 데이터 전압에 따른 전류 이론값이 미리 저장되어 있다. 따라서, 컴퓨터(200)는 픽셀 데이터의 계조별로 요구되는 전류를 알 수 있다.

컴퓨터(200)는 카메라(210)에 의해 촬영된 밝기 강도를 바탕으로 계조별로 요되는 전류 I를 수학식 1에 대입하여 보상값을 계산할 수 있다(S4). 보상값은 구동 소자의 이동도를 보상하기 위한 게인(gain, a) 파라미터와, 구동 소자의 문턱 전압을 보상하기 위한 옵셋(offset, b) 파라미터를 포함할 수 있다. 이러한 보상값은 서브 픽셀들의 컬러별로 설정되어 표시장치의 메모리에 저장된다(S5).

수학식 1에서, "a"는 게인값이고 "b"는 ?셋값이다. "c"는 구동 소자의 물리적 특성치를 나타내는 상수값이다. Vdata는 테스트 화상의 데이터 전압이다.

본 발명의 표시장치는 도 3에 도시된 바와 같이 드라이브 IC(Integrated Circuit, 20)에 연결된, 제1 메모리(30)와, 드라이브 IC(20)에 내장된 제2 메모리(31)를 포함할 수 있다. 보상값들(a, b)은 제1 메모리(30)에 저장될 수 있다. 제1 메모리(30)는 전원이 끊겨도 저장된 데이터가 지워지지 않는 메모리 예를 들어, 플래시 메모리(Flash memory)일 수 있다. 제2 메모리(31)는 SRAM(Static RAM)과 같은 RAM(Random-access memory)으로 구현될 수 있다. 표시장치의 전원이 켜질 때마다 제1 메모리(30)에 저장된 보상값들이 드라이브 IC(20)의 제2 메모리(31)로 로딩(loading)되고, 매 프레임 기간마다 제2 메모리(31)의 저장 영역이 억세스되어 필요한 보상값이 읽어진다.

본 발명의 표시장치는 입력 영상의 픽셀 데이터가 입력되면 제2 메모리(31)로부터 읽어 들인 보상값으로 픽셀 데이터를 변조하여 픽셀들(P) 간에 구동 소자의 전기적 특성 변화를 보상하여 입력 영상을 표시한다.

도 3은 본 발명의 일 실시예에 따른 전계 발광 표시장치를 보여 주는 블록도이다. 도 4는 픽셀들에서 컬러 배치의 일 예를 보여 주는 도면이다. 도 4에 도시된 컬러 배치는 펜타일(pentile) 픽셀 배치의 일 예이지만 본 발명은 이에 한정되지 않는다. 펜타일 픽셀 렌더링 알고리즘은 픽셀들 각각에서 부족한 컬러 표현을 인접한 픽셀에서 발광된 빛의 컬러로 보상한다. 예를 들어, 본 발명의 픽셀들에서 서브 픽셀들은 백색 서브 픽셀을 포함할 수 있고, 적색 서브 픽셀(R), 녹색 서브 픽셀(G) 및 청색 서브 픽셀(B) 만을 포함할 수 있다. 픽셀들의 컬러 배치에 따라 메모리에 저장되는 보상값들이 달라질 수 있다.

도 3 및 도 4를 참조하면, 본 발명의 표시장치는 표시패널(100), 표시패널(100)의 픽셀들에 입력 영상의 픽셀 데이터를 기입하기 위한 드라이브 IC(20), 드라이브 IC(20)에 연결된 제1 메모리(30), 게이트 구동부(40), 호스트 시스템(50) 등을 구비한다.

표시패널(100)은 데이터 라인들, 데이터 라인들(102)과 교차되는 게이트 라인들(1041, 1042), 및 픽셀들(P)이 매트릭스 형태로 배치된 픽셀 어레이를 포함한다. 데이터 라인들(102)은 드라이브 IC(20)로부터의 데이터 전압을 픽셀들(P)에 공급한다. 게이트 라인들(1041, 1042)은 게이트 구동부(40)로부터의 게이트 신호를 픽셀들(P)에 공급한다. 게이트 신호는 도 4 내지 도 6에 도시된 바와 같이 제1 및 제2 스캔 신호(SCAN1, SCAN2)를 포함할 수 있다. 제1 스캔 신호(SCAN1)는 제1 게이트 라인(1041)을 통해 픽셀들(P)에 인가된다. 제2 스캔 신호(SCAN2)는 제2 게이트 라인(1042)을 통해 픽셀들(P)에 인가된다.

픽셀들 각각은 컬러 구현을 위하여 컬러가 다른 서브 픽셀들을 포함한다. 서브 픽셀들은 적색(Red, 이하 “R 서브 픽셀”이라 함), 녹색(Green, 이하 “G 서브 픽셀”이라 함), 및 청색(Blue, 이하 “B 서브 픽셀”이라 함)을 포함한다. G 서브 픽셀(G)은 픽셀 어레이의 기수 번째 라인들에 배치된 제1 G 서브 픽셀(G1)과, 픽셀 어레이의 우수 번째 라인들에 배치된 제2 G 서브 픽셀(G2)로 나뉘어질 수 있다. 보상값은 서브 픽셀들의 컬러별로 나뉘어 설정될 수 있다. 서브 픽셀들의 컬러 배치에 따라 메모리의 뱅크 개수가 달라질 수 있다.

보상값은 제1 및 제2 G 서브 픽셀들(G1, G2)에 공통으로 적용되는 대표값으로 설정될 수 있으나 서브 픽셀들 각각에서 구동 소자의 전기적 특성 편차가 존재할 수 있으므로 제1 G 서브 픽셀(G1)과 제2 G 서브 픽셀(G1)에서 독립적으로 설정되는 것이 바람직하다.

서브 픽셀들 각각은 도 5에 도시된 픽셀 회로(101)를 포함할 수 있으나 이에 한정되지 않는다. 도 5에 도시된 픽셀 회로(101)는 센싱 라인(또는 Vref 라인)이 없이 세 개의 트랜지스터들과 하나의 커패시터만으로 구성되므로 픽셀의 개구율을 높일 수 있다. 이러한 픽셀 회로(101)는 가상 현실(VR-Virtual Reality) 시스템과 같이 고개구율이 요구되는 고 PPI(pixel per inch)의 픽셀 구조에 적합하다.

도 4는 펜타일 픽셀 배치의 일 예를 보여 주는 도면이다. 도 4의 예에서, 픽셀(P)은 R 및 G 서브 픽셀(R, G1)을 포함할 수 있다. 또한, 픽셀(P)은 B 및 G 서브 픽셀들(B, G2)을 포함한다. 펜타일 픽셀 배치에서 픽셀들 각각은 도 4의 예에서 두 개의 서브 픽셀들로 구성되지만 이에 한정되지 않는다. 펜타일 픽셀 렌더링 알고리즘은 RGB 데이터를 포함하는 입력 영상의 픽셀 데이터 각각을 픽셀(P)의 컬러 배치에 맞게 렌더링하고, 부족한 컬러 데이터를 이웃한 픽셀의 컬러 데이터에 더하여 컬러 표현을 보상한다. 펜타일 픽셀 렌더링 알고리즘은 공지된 어떠한 것도 이용 가능하다.

표시패널(100)은 도 5에 도시된 바와 같이, 구동 전압(VDD)을 픽셀들(P)에 공급하기 위한 VDD 라인(103), 저전위 전압(VSS)을 픽셀들(P)에 공급하기 위한 VSS 전극 등을 더 포함한다. 이러한 전원 배선들은 도시하지 않은 전원 회로에 연결된다. 전원 회로는 직류-직류 변환기(DC-DC converter)를 이용하여 표시패널의 구동에 필요한 직류 전원을 발생한다. 직류-직류 변환기는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck Converter), 부스트 변환기(Boost Converter) 등을 포함한다. 전원 회로는 파워 IC(Power Integrated Circuit, PIC)로 구현될 수 있다.

전원 회로는 표시패널의 픽셀들(P)을 구동하기 위하여 필요한 전원 예를 들어, VDD, VGH, VGL, 아날로그 감마 전압 등을 출력한다. VGH는 게이트 하이 전압(Gate High Voltage)이고, VGL는 게이트 로우 전압(Gate Low Voltage)이다.

표시패널(100)의 기판에는 픽셀 어레이와 함께 게이트 구동부(40)가 형성될실장될 수 있다. 픽셀들(P)과 게이트 구동부(40) 각각은 다수의 트랜지스터들로 구현된다. 트랜지스터들은 산화물 반도체를 포함한 박막 트랜지스터(Thin Film Transistor, 이하, “TFT”라 함), 비정질 실리콘(a-Si)을 포함한 TFT, 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 TFT 트랜지스터 중 하나 이상으로 구현될 수 있다. TFT는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조로 구현될 수 있다. TFT는 n 채널 트랜지스터(NMOS) 또는 p 타입 트랜지스터(PMOS) 중 어는 하나 또는 그 조합으로 구현될 수 있다.

게이트 구동부(40)로부터 출력되는 게이트 신호는 TFT가 턴-온될 수 있는 게이트 온 전압(Gate On Voltage)과, TFT가 턴-오프(turn-off)될 수 있는 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙(swing)한다. NMOS에서 게이트 온 전압은 VGH이고, 게이트 오프 전압은 VGL이다. PMOS에서 게이트 온 전압은 VGL이고, 게이트 오프 전압은 VGH이다.

게이트 구동부(40)는 시프트 메모리 제어부(shift register)를 포함한다. 시프트 메모리 제어부는 종속적으로 연결된 다수의 스테이지들(stage)을 포함하여 게이트 시프트 클럭 타이밍에 맞추어 출력 전압을 시프트(shift)함으로써 게이트 라인들(1041, 1042)에 순차적으로 게이트 신호(SCAN1, SCAN2)를 공급한다.

드라이버 IC(20)는 타이밍 제어부(21), 데이터 구동부(22), 제2 메모리(31), 보상부(32), 메모리 제어부(33) 등을 구비한다.

타이밍 제어부(21)는 호스트 시스템(50)으로부터 수신되는 타이밍 신호들, 예컨대 수직 동기신호(Vsync), 수평 동기신호(Hsync), 메인 클럭(CLK) 및 데이터 인에이블신호(DE) 등을 이용하여 게이트 구동부(40)와 데이터 구동부(22)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 생성한다. 호스트 시스템(50)은 텔레비전 시스템, 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터 시스템, 모바일 시스템, 웨어러블 시스템, 가상 현실 시스템 중 어느 하나일 수 있다.

데이터 구동부(22)는 디지털-아날로그 변환기(Digital to Analog converter, 이하 "DAC"라 함)를 이용하여 보상부(32)로부터 수신된 입력 영상의 픽셀 데이터(디지털 데이터)를 아날로그 감마 전압으로 변환하여 아날로그 신호인 데이터 전압(Vdata)을 출력한다. 데이터 구동부(22)는 데이터 전압(Vdata)를 데이터 라인들(102)을 통해 픽셀들(P)에 공급한다.

제2 메모리(31)는 전원이 입력될 때 제1 메모리(30)로부터 수신된 보상값을 저장하고 그 보상값을 보상부(32)에 공급한다. 제2 메모리(31)는 서브 픽셀들의 컬러별로 설정된 제1 보상값이 뱅크별로 분리 저장된 제1 저장 영역과, 상기 서브 픽셀들의 컬러별로 설정된 제2 보상값이 저장된 제2 저장 영역을 포함할 수 있다. 제1 보상값은 옵셋(b)이고 제2 보상값은 게인(a)일 수 있다.

보상부(32)는 호스트 시스템(50)으로부터 입력 영상의 픽셀 데이터를 수신한다. 보상부(32)는 제2 메모리(31)로부터 읽어 들인 보상값을 입력 영상의 픽셀 데이터에 부여하여 데이터 구동부(22)로 전송한다. 보상부(32)는 픽셀 데이터에 옵셋(b)을 가산하고, 픽셀 데이터에 게인(a)을 곱하여 픽셀 데이터를 변조함으로써 구동 소자들의 전기적 특성 편차를 보상한다. 따라서, 카메라 촬영을 통해 얻어진 보상값을 바탕으로 변조된 픽셀 데이터가 데이터 구동부(22)에 입력된다. 데이터 구동부(22)와 게이트 구동부(40)는 보상부(32)에 의해 변조된 픽셀 데이터를 픽셀 어레이의 서브 픽셀들에 기입한다.

메모리 제어부(33)는 제2 메모리(31)의 제1 저장 영역 내의 뱅크들 각각을 독립적으로 억세스하고, 제2 메모리(31)의 제2 저장 영역 내의 뱅크들 각각을 독립적으로 억세스하는 다수의 인에이블 신호들을 발생할 수 있다. 메모리 제어부(33)는 제1 시간 동안 제2 메모리(31)의 제1 및 제2 저장 영역 각각에서 일부 뱅크를 억세스하고, 인에이블 신호를 이용하여 메모리의 억세스 위치를 변경하여 제2 시간 동안 제2 메모리(31)의 제1 및 제2 저장 영역 각각에서 일부 뱅크를 억세스할 수 있다. 제1 및 제2 시간 각각은 1 프레임 기간으로 설정될 수 있으나 이에 한정되지 않는다.

메모리 제어부(33)는 소정 시간 단위 예를 들어, 프레임 기간 단위로 제2 메모리(31)의 억세스 영역을 변경하면서 제2 메모리(31)로부터 보상값들을 읽어낸다. 소정 시간은 1 프레임 기간일 수 있으나 이에 한정되지 않는다. 메모리 제어부(33)는 매 프레임 기간 마다 제2 메모리(31)의 저장 영역 중 일부를 억세스하여 소비 전력을 줄인다. 메모리 제어부(33)는 매 프레임 기간 마다 제2 메모리(31)의 저장 영역에서 이전 프레임 기가에 억세스되지 않은 영역을 억세스할 수 있다. 따라서, 메모리 제어부(33)는 소정 시간 단위로 제2 메모리(31)의 저장 영역에서 적어도 일부의 억세스 주소를 변경한다. 이를 위하여, 제2 메모리(31)의 저장 영역은 도 7에 도시된 바와 같이 독립적으로 억세스 가능한 다수의 뱅크들(segment)로 분할 구동될 수 있다. 메모리 제어부(33)는 제2 메모리(31)의 뱅크들을 독립적으로 활성화하기 위한 인에이블 신호(Enable)를 발생하여 원하는 뱅크의 저장 영역을 억세스할 수 있다.

도 5 및 도 6은 픽셀 회로(101)와 그 구동 방법을 보여 주는 도면들이다.

도 5 및 도 6을 참조하면, 픽셀 회로(101)는 OLED, 구동 소자(DT), 스위치 소자들(S1, S2), 및 커패시터(Cst)를 포함한다. 구동 소자(DT)와 스위치 소자들(S1, S2)은 MOSFET(metal oxide semiconductor field effect transistor) 구조의 트랜지스터로 구현될 수 있다.

OLED는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(HIL), 정공수송층(HTL), 발광층(EML), 전자수송층(ETL) 및 전자주입층(EIL) 등을 포함할 수 있으나 이에 한정되지 않는다. OLED의 애노드는 제2 노드(n2)를 통해 구동 소자(DT)에 연결되고, OLED의 캐소드는 저전위 전압(VSS)이 인가되는 VSS 전극에 연결된다. 구동 전압(VDD)은 구동 소자(DT)를 통해 OLED의 애노드에 인가된다. 저전위 전압(VSS)은 OLED의 캐소드에 인가된다.

구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 OLED의 전류를 조절하여 OLED를 구동한다. 구동 소자(DT)의 게이트 전압은 제1 노드(n1)의 전압 즉, 데이터 전압(Vdata)이다. 구동 소자(DT)의 소스 전압은 제2 노드(n2)의 전압 즉, 기준 전압(Vref)이다. 따라서, 데이터 전압(Vdata)과 기준 전압(Vref)의 차 전압에 해당하는 게이트-소스간 전압(Vgs)에 따라 구동 소자(DT)의 채널을 통해 전류가 흐른다. 구동 소자(DT)는 제1 노드(n1)에 연결된 게이트, 구동 전압(VDD)이 공급되는 제1 전극(또는 드레인), 및 제2 노드(n2)를 통해 OLED의 애노드에 연결된 제2 전극(또는 소스)을 포함한다. 커패시터(Cst)는 제1 및 제2 노드(n1, n2)를 통해 구동 소자(DT)의 게이트와 소스 사이에 연결되어 구동 소자(DT)의 게이스-소스간 전압을 유지한다.

제1 스위치 소자(S1)는 제1 스캔 신호(SCAN1)에 따라 턴-온(turn-on)되어 데이터 전압(Vdata)을 제1 노드(n1)에 연결된 구동 소자(DT)의 게이트에 공급한다. 제1 스위치 소자(S1)는 제1 스캔 신호(SCAN1)가 인가되는 제1 게이트 라인(1041)에 연결된 게이트, 데이터 라인(102)에 연결된 제1 전극, 및 제1 노드(n1)에 연결된 제2 전극을 포함한다.

제2 스위치 소자(S2)는 제2 스캔 신호(SCAN2)에 따라 턴-온되어 기준 전압(Vref)을 제2 노드(n2)에 공급한다. 제2 스위치 소자(S2)는 제2 스캔 신호(SCAN2)가 인가되는 제2 게이트 라인(1042)에 연결된 게이트, 기준 전압(Vref)이 인가되는 센싱 라인(103)에 연결된 제1 전극, 및 제2 노드(n2)에 연결된 제2 전극을 포함한다.

픽셀 회로(101)의 1 수평 기간(1H)은 제1 시간(t1), 제2 시간(t2), 제3 시간(t3), 및 제4 시간(t4)으로 나뉘어진다. 제2 스캔 신호(SCAN2)는 1 프레임 기간에서 제1 시간(t1) 및 제2 시간(t2) 동안 게이트 온 전압으로 발생되고, 그 이외의 시간(t3, t4) 동안 게이트 오프 전압으로 유지된다. 제1 스캔 신호(SCAN1)는 1 프레임 기간에서 제2 시간(t2) 및 제3 시간(t3) 동안 게이트 온 전압으로 발생되고, 그 이외의 시간(t1, t4) 동안 게이트 오프 전압으로 유지된다.

제1 시간(t1) 동안, 제2 스위치 소자(S2)가 제2 스캔 신호(SCAN2)의 게이트 온 전압에 응답하여 턴-온(turn-on)된다. 이 때, 제2 노드(n2)의 전압이 기준 전압(Vref)으로 초기화된다.

제2 시간(t2) 동안 픽셀 데이터가 서브 픽셀에 기입되고 구동 소자(DT)의 게이트-소스간 전압(Vgs)이 설정된다. 제2 시간(t2) 동안, 제1 스위치 소자(S1)가 제1 스캔 신호(SCAN1)의 게이트 온 전압에 응답하여 턴-온되고, 제2 스위치 소자(S2)는 온 상태를 유지한다. 이 때, 제1 스위치 소자(S1)릍 통해 데이터 전압(Vdata)이 제1 노드(n1)에 인가되어 구동 소자(DT)의 게이트-소스간 전압(Vgs)이 설정된다.

제3 시간(t3) 동안 제2 스위치 소자(S2)가 제2 스캔 신호(SCAN2)의 게이트 오프 전압에 응답하여 턴-오프(turn-off)되고, 제1 스위치 소자(S1)는 온 상태를 유지한다. 이 때, 제1 노드(n1)에 데이터 전압(Vdata)이 인가된다. 제4 시간(t4)은 1 프레임 기간에서 1 수평 기간(1H)을 제외한 나머지 기간이다. 제4 시간(t4) 동안 OLED는 구동 소자(DT)를 통해 흐르는 전류에 의해 발광된다.

도 7은 메모리가 독립적으로 억세스 가능한 다수의 뱅크들로 분할된 일 예를 보여 주는 도면이다. 도 8은 인에이블 신호를 이용한 메모리 뱅크의 억세스 방법을 보여 주는 회로도이다. 이하에서, "메모리"는 제2 메모리(31)를 의미한다.

도 7 및 도 8을 참조하면, 메모리는 제1 및 제2 저장 영역(710, 720)을 포함한다. 제1 및 제2 저장 영역(710, 720) 각각은 독립적으로 억세스 가능한 둘 이상의 뱅크들(71~78)로 나뉘어진다. 뱅크들(71~78)에 VDD와 인에이블 신호(OENR~OENG2, GENR~GENG2)가 인가된다.

메모리 제어부(33)는 제N(N은 양의 정수) 프레임 기간에 제1 저장 영역(710)의 뱅크들(71~74) 중 하나 이상을 억세스하여 제1 보상값을 읽어 낸다. 메모리 제어부(33)는 제N 프레임 기간에 제2 저장 영역(720)의 뱅크들(75~78) 중 하나 이상을 억세스하여 제2 보상값을 읽어 낸다. 이어서, 메모리 제어부(33)는 제N 프레임 기간에 억세스되지 않은 제1 저장 영역(710)의 뱅크를 포함하여 제1 저장 영역(710)의 뱅크들(71~74) 중 하나 이상을 제N+1 프레임 기간에 억세스하여 제1 보상값을 읽어 낸다. 메모리 제어부(33)는 제N 프레임 기간에 억세스되지 않은 뱅크를 포함하여 제2 저장 영역(720)의 뱅크들(75~78) 중 하나 이상을 제N+1 프레임 기간에 억세스하여 제2 보상값을 읽어 낸다. 제1 보상값은 서브 픽셀의 컬러별로 적용되는 옵셋일 수 있다. 제2 보상값은 서브 픽셀의 컬러별로 적용되는 게인일 수 있다. 제1 및 제2 보상값 각각은 8 bit 데이터일 수 있다.

제1 저장 영역(710)의 뱅크들(71~74)은 서브 픽셀들의 컬러별로 나뉘어진 제1 보상값을 저장한다. 제1 저장 영역(710)의 뱅크들(71~74) 각각은 메모리 제어부(33)로부터의 인에이블 신호(OENR~OENB)에 따라 독립적으로 억세스될 수 있다.

제1-1 뱅크(71)는 제1-1 보상값을 저장한다. 제1-1 보상값은 R 서브 픽셀(R)에 적용될 제1 보상값일 수 있다. 메모리 제어부(33)는 제1-1 인에이블 신호(OENR)를 발생하여 제1-1 뱅크(71)를 억세스하여 제1-1 뱅크(71)에 저장된 제1-1 보상값을 읽어낸다. 제1-1 뱅크(71)는 메모리 제어부(33)에 의해 억세스되어 제1-1 보상값을 보상부(32)에 공급한다. 보상부(32)는 R 서브픽셀(R)에 기입될 R 픽셀 데이터에 제1-1 보상값을 가산하여 R 픽셀 데이터를 변조할 수 있다.

제1-2 뱅크(72)는 제1-2 보상값을 저장한다. 제1-2 보상값은 B 서브 픽셀(B)에 적용될 제1 보상값일 수 있다. 메모리 제어부(33)는 제1-2 뱅크(72)를 억세스하기 위하여 제1-2 인에이블 신호(OENB)를 제1-2 뱅크(72)에 인가하여 제1-2 뱅크(72)에 저장된 제1-2 보상값을 읽어낸다. 제1-2 뱅크(72)는 메모리 제어부(33)에 의해 억세스되어 B 서브 픽셀(B)에 적용될 제1-2 보상값을 보상부(32)에 공급한다. 보상부(32)는 B 서브픽셀(B)에 기입될 B 픽셀 데이터에 제1-2 보상값을 가산하여 B 픽셀 데이터를 변조할 수 있다.

제1-3 뱅크(73)는 제1-3 보상값을 저장한다. 제1-3 보상값은 제1 G 서브 픽셀(G1)에 적용될 제1 보상값일 수 있다. 메모리 제어부(33)는 제1-3 뱅크(73)를 억세스하기 위하여 제1-3 인에이블 신호(OENG1)를 제1-3 뱅크(73)에 인가하여 제1-3 뱅크(73)에 저장된 제1-3 보상값을 읽어낸다. 제1-3 뱅크(73)는 메모리 제어부(33)에 의해 억세스되어 제1 G 서브 픽셀(G1)에 적용될 제1-3 보상값을 보상부(32)에 공급한다. 보상부(32)는 제1 G 서브픽셀(G1)에 기입될 G 픽셀 데이터에 제1-3 보상값을 가산하여 G 픽셀 데이터를 변조할 수 있다.

제1-4 뱅크(74)는 제1-4 보상값을 저장한다. 제1-4 보상값은 제2 G 서브 픽셀(G2)에 적용될 제1 보상값일 수 있다. 메모리 제어부(33)는 제1-4 뱅크(74)를 억세스하기 위하여 제1-4 인에이블 신호(OENG2)를 제1-4 뱅크(74)에 인가하여 제1-4 뱅크(74)에 저장된 제1-4 보상값을 읽어낸다. 제1-4 뱅크(74)는 메모리 제어부(33)에 의해 억세스되어 제2 G 서브 픽셀(G2)에 적용될 제1-4 보상값을 보상부(32)에 공급한다. 보상부(32)는 제2 G 서브픽셀(G2)에 기입될 G 픽셀 데이터에 제1-4 보상값을 가산하여 G 픽셀 데이터를 변조할 수 있다.

제2 저장 영역(720)의 뱅크들(75~78)은 서브 픽셀들의 컬러별로 나뉘어진 제2 보상값을 저장한다. 제2 저장 영역(720)의 뱅크들(75~78) 각각은 메모리 제어부(33)로부터의 인에이블 신호(OENR~OENB)에 따라 독립적으로 억세스될 수 있다.

제2-1 뱅크(75)는 제2-1 보상값을 저장한다. 제2-1 보상값은 R 서브 픽셀(R)에 적용될 제2 보상값일 수 있다. 메모리 제어부(33)는 제2-1 인에이블 신호(GENR)를 발생하여 제2-1 뱅크(75)를 억세스하여 제2-1 뱅크(75)에 저장된 제2-1 보상값을 읽어낸다. 제2-1 뱅크(75)는 메모리 제어부(33)에 의해 억세스되어 제2-1 보상값을 보상부(32)에 공급한다. 보상부(32)는 R 서브픽셀(R)에 기입될 R 픽셀 데이터에 제2-1 보상값을 곱하여 R 픽셀 데이터를 변조할 수 있다.

제2-2 뱅크(76)는 제2-2 보상값을 저장한다. 제2-2 보상값은 B 서브 픽셀(B)에 적용될 제2 보상값일 수 있다. 메모리 제어부(33)는 제2-2 뱅크(76)를 억세스하기 위하여 제2-2 인에이블 신호(GENB)를 제2-2 뱅크(76)에 인가하여 제2-2 뱅크(76)에 저장된 제2-2 보상값을 읽어낸다. 제2-2 뱅크(76)는 메모리 제어부(33)에 의해 억세스되어 B 서브 픽셀(B)에 적용될 제2-2 보상값을 보상부(32)에 공급한다. 보상부(32)는 B 서브픽셀(B)에 기입될 B 픽셀 데이터에 제2-2 보상값을 곱하여 B 픽셀 데이터를 변조할 수 있다.

제2-3 뱅크(77)는 제2-3 보상값을 저장한다. 제2-3 보상값은 제2 G 서브 픽셀(G1)에 적용될 제2 보상값일 수 있다. 메모리 제어부(33)는 제2-3 뱅크(77)를 억세스하기 위하여 제2-3 인에이블 신호(GENG1)를 제2-3 뱅크(77)에 인가하여 제2-3 뱅크(77)에 저장된 제2-3 보상값을 읽어낸다. 제2-3 뱅크(77)는 메모리 제어부(33)에 의해 억세스되어 제1 G 서브 픽셀(G1)에 적용될 제2-3 보상값을 보상부(32)에 공급한다. 보상부(32)는 제1 G 서브픽셀(G1)에 기입될 G 픽셀 데이터에 제2-3 보상값을 곱하여 G 픽셀 데이터를 변조할 수 있다.

제2-4 뱅크(78)는 제2-4 보상값을 저장한다. 제2-4 보상값은 제2 G 서브 픽셀(G2)에 적용될 제2 보상값일 수 있다. 메모리 제어부(33)는 제2-4 뱅크(78)를 억세스하기 위하여 제2-4 인에이블 신호(GENG2)를 제2-4 뱅크(78)에 인가하여 제2-4 뱅크(78)에 저장된 제2-4 보상값을 읽어낸다. 제2-4 뱅크(78)는 메모리 제어부(33)에 의해 억세스되어 제2 G 서브 픽셀(G2)에 적용될 제2-4 보상값을 보상부(32)에 공급한다. 보상부(32)는 제2 G 서브픽셀(G2)에 기입될 G 픽셀 데이터에 제2-4 보상값을 곱하여 G 픽셀 데이터를 변조할 수 있다.

본 발명의 메모리(31)는 뱅크들)(71~78) 각각에 독립적으로 인가되는 인에이블 신호에 따라 억세스 인에이블이 가능한 메모리로 구현될 수 있다. 뱅크들(71~78) 각각은 비트 라인들(bit line, BL)과 워드 라인들(word line, WL)에 연결된 다수의 메모리 셀들, 비트 라인 구동부, 워드 라인 구동부 등을 포함한다. 또한, 뱅크들(71~78) 각각은 도 8에 도시된 AND 게이트(81~88)를 포함한다. 뱅크들(71~78) 각각은 도 8에 도시된 클럭(clock, CLK)이 입력될 때 억세스되어 보상값 데이터를 출력할 수 있다. 클럭(CLK)은 센스 증폭기, 출력 버퍼, 워드 라인 구동부 등에 입력될 수 있다. 클럭(CLK)이 입력되지 않는 뱅크는 억세스될 수 없기 때문에 보상값 데이터를 출력하지 않는다.

인에이블 신호(OENR~OENG2, GENR~GENG2)는 클럭(CLK)이 인가되는 뱅크(71~78)를 선택할 수 있다.

AND 게이트(81~88)는 클럭(CLK)과 인에이블 신호(OENR~OENG2, GENR~GENG2)의 논리곱 연산 결과를 출력한다. 뱅크들(71~78) 각각은 AND 게이트(81~88)로부터의 클럭에 따라 억세스된다. AND 게이트(81~88)에 입력되는 인에이블 신호가 하이 논리값(High=1)일 때 해당 뱅크가 억세스되는 반면에, 인에이블 신호가 로우 논리값(Low = 0)일 때 해당 뱅크가 억세스되지 않는다.

제1 AND 게이트(81)는 클럭(CLK)과 제1-1 인에이블 신호(OENR)을 입력 받아 제1-1 인에이블 신호(OENR)이 하이 논리값(high = 1)일 때 클럭(CLK)을 제1-1 뱅크(71)에 공급한다. 제2 AND 게이트(82)는 클럭(CLK)과 제1-2 인에이블 신호(OENB)을 입력 받아 제1-2 인에이블 신호(OENB)이 하이 논리값일 때 클럭(CLK)을 제1-2 뱅크(72)에 공급한다. 제3 AND 게이트(83)는 클럭(CLK)과 제1-3 인에이블 신호(OENG1)을 입력 받아 제1-3 인에이블 신호(OENG1)이 하이 논리값일 때 클럭(CLK)을 제1-3 뱅크(73)에 공급한다. 제4 AND 게이트(84)는 클럭(CLK)과 제1-4 인에이블 신호(OENG2)을 입력 받아 제1-4 인에이블 신호(OENG2)이 하이 논리값일 때 클럭(CLK)을 제1-4 뱅크(74)에 공급한다.

제5 AND 게이트(85)는 클럭(CLK)과 제2-1 인에이블 신호(GENR)을 입력 받아 제2-1 인에이블 신호(GENR)이 하이 논리값일 때 클럭(CLK)을 제2-1 뱅크(75)에 공급한다. 제6 AND 게이트(86)는 클럭(CLK)과 제2-2 인에이블 신호(GENB)을 입력 받아 제2-2 인에이블 신호(GENB)이 하이 논리값일 때 클럭(CLK)을 제2-2 뱅크(76)에 공급한다. 제7 AND 게이트(87)는 클럭(CLK)과 제2-3 인에이블 신호(GENG1)을 입력 받아 제2-3 인에이블 신호(GENG1)이 하이 논리값일 때 클럭(CLK)을 제2-3 뱅크(77)에 공급한다. 제8 AND 게이트(88)는 클럭(CLK)과 제2-4 인에이블 신호(GENG2)을 입력 받아 제1-4 인에이블 신호(GENG2)이 하이 논리값일 때 클럭(CLK)을 제2-4 뱅크(78)에 공급한다.

인에이블 신호(OENR~OENG2, GENR~GENG2)가 로우 논리값(Low = 0)일 때 AND 게이트(81~88)의 출력은 0(zero)이기 때문에 클럭(CLK)이 해당 뱅크가 억세스되지 않는다. 메모리 제어부(33)는 인에이블 신호(OENR~OENG2, GENR~GENG2) 각각의 논리값을 프레임 기간 단위로 변경하여 도 9에 도시된 바와 같이 매 프레임 기간마다 억세스하고자 하는 뱅크를 선택한다.

도 9a 내지 도 9d는 소정 시간 단위로 메모리 억세스 영역이 변경되는 일 예를 보여 주는 도면들이다. 도 9a 내지 도 9d는 1 프레임 기간에 제1 및 제2 저장 영역들(710, 720) 각각에서 세 개의 뱅크들이 억세스되는 예를 보여 주고 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 프레임 주파수와 사용자 인지 화질을 고려하여 1 프레임 기간에 억세스되는 뱅크 개수가 달라질 수 있다. 프레임 주파수가 높아지면 1 프레임 기간에 억세스되는 뱅크 개수가 감소될 수 있다. 또한, 사용자 인지 화질 저하가 없는 조건 하에서 1 프레임 기간에 억세스되는 뱅크 개수를 줄여 메모리의 소비 전류를 대폭 낮출 수 있다.

도 9a 내지 도 9d를 참조하면, 1 프레임 기간에 제1 및 제2 저장 영역들(710, 720) 각각에서 세 개의 뱅크들이 억세스되고 프레임 기간이 바뀔 때마다 억세스 되는 뱅크 위치가 일정한 방향을 따라 롤링(rolling)되어 4 프레임 기간 주기로 모든 뱅크들이 한 차례씩 억세스된다. 따라서, 4 프레임 기간 주기로 모든 픽셀들의 서브 픽셀들 각각에 카메라 촬영을 바탕으로 얻어진 제1 및 제2 보상값들이 모두 적용되므로 120Hz 이상의 고속 구동시 디더링(Dithering) 효과로 인하여 사용자가 인지하는 화질 저하가 없다.

이러한 메모리 억세스 방법에 의하면 매 프레임 기간마다 뱅크들 중 1/4 뱅크에서 전류 소모가 없기 때문에 25% 정도의 소비 전력 감소 효과가 있다.

제N 프레임 기간(FR(N)) 동안, 도 9a에 도시된 바와 같이 제1 저장 영역(710)에서 제1-1 내지 제1-3 뱅크들(71, 72, 73)이 억세스 인에이블되는 반면, 제1-4 뱅크(74)는 디스에이블된다. 제2 저장 영역(720)에서 제2-2 내지 제2-4 뱅크들(76, 77, 78)이 억세스 인에이블되는 반면, 제2-1 뱅크(75)는 디스에이블된다. 따라서, 제N 프레임 기간(FR(N)) 동안 제1 및 제2 저장 영역(710, 720) 각각에서 세 개의 뱅크들이 억세스된다.

화질 저하가 인지되지 않도록 제1 저장 영역(71)에서 선택되지 않는 제1 보상값이 적용되는 서브 픽셀의 컬러와, 제2 저장 영역(71)에서 선택되지 않는 제2 보상값이 적용되는 서브 픽셀의 컬러가 다른 것이 바람직하다. 제N 프레임 기간(FR(N)) 동안, R 서브 픽셀들(R)은 제1 보상값만 적용되고, 제2 G 서브 픽셀들(G2)은 제2 보상값만 적용된다. 이에 비하여, B 서브 픽셀들과 제1 G 서브 픽셀들(G1)은 제N 프레임 기간(FR(N))에 제1 및 제2 보상값 모두가 적용된다.

제N+1 프레임 기간(FR(N+1)) 동안, 도 9b에 도시된 바와 같이 제1 저장 영역(710)에서 제1-1, 제1-3 및 제1-4 뱅크들(71, 73, 74)이 억세스 인에이블되는 반면, 제1-2 뱅크(72)는 디스에이블된다. 제2 저장 영역(720)에서 제2-1, 제2-2 및 제2-4 뱅크들(75, 76, 78)이 억세스 인에이블되는 반면, 제2-3 뱅크(77)는 디스에이블된다. 따라서, 제N+1 프레임 기간(FR(N+1)) 동안 제1 및 제2 저장 영역(710, 720) 각각에서 제N 프레임 기간(FR(N))에서 억세스되지 않은 뱅크를 포함한 세 개의 뱅크들이 억세스된다. 화질 저하가 인지되지 않도록 이전 프레임 기간에서 적용되지 않은 보상값이 다음 프레임 기간에 적용되는 것이 바람직하다.

제N 프레임 기간(FR(N)) 동안, R 서브 픽셀들(R)은 제1 보상값만 적용되었고, 제2 G 서브 픽셀들(G2)은 제2 보상값만 적용되었다. 제N+1 프레임 기간(FR(N+1)) 동안, 제1 및 제2 보상값들이 R 서브 픽셀들(R)과 제2 G 서브 픽셀들(G2)에 적용된다. 제N+1 프레임 기간(FR(N+1)) 동안 B 서브 픽셀들(B)은 제2 보상값만 적용되고, 제1 G 서브 픽셀들(G1)은 제1 보상값만 적용된다.

제N+2 프레임 기간(FR(N+2)) 동안, 도 9c에 도시된 바와 같이 제1 저장 영역(710)에서 제1-2 내지 제1-4 뱅크들(72, 73, 74)이 억세스 인에이블되는 반면, 제1-1 뱅크(71)는 디스에이블된다. 제2 저장 영역(720)에서 제2-1 내지 제2-3 뱅크들(75, 76, 77)이 억세스 인에이블되는 반면, 제2-4 뱅크(78)는 디스에이블된다. 따라서, 제N+2 프레임 기간(FR(N+2)) 동안 제1 및 제2 저장 영역(710, 720) 각각에서 제N+1 프레임 기간(FR(N+1))에서 억세스되지 않은 뱅크를 포함한 세 개의 뱅크들이 억세스된다.

제N+1 프레임 기간(FR(N)) 동안, B 서브 픽셀들(B)은 제2 보상값만 적용되었고, 제1 G 서브 픽셀들(G1)은 제1 보상값만 적용되었다. 제N+2 프레임 기간(FR(N+2)) 동안, 제1 및 제2 보상값들이 B 서브 픽셀들(B)과 제1 G 서브 픽셀들(G1)에 적용된다. 제N+2 프레임 기간(FR(N+2)) 동안 R 서브 픽셀들(R)은 제2 보상값만 적용되고, 제2 G 서브 픽셀들(G2)은 제1 보상값만 적용된다.

제N+3 프레임 기간(FR(N+3)) 동안, 도 9d에 도시된 바와 같이 제1 저장 영역(710)에서 제1-1, 제1-2 및 제1-4 뱅크들(71, 72, 74)이 억세스 인에이블되는 반면, 제1-3 뱅크(73)는 디스에이블된다. 제2 저장 영역(720)에서 제2-1, 제2-3 및 제2-4 뱅크들(75, 77, 78)이 억세스 인에이블되는 반면, 제2-2 뱅크(76)는 디스에이블된다. 따라서, 제N+3 프레임 기간(FR(N+3)) 동안 제1 및 제2 저장 영역(710, 720) 각각에서 제N+2 프레임 기간(FR(N+2))에서 억세스되지 않은 뱅크를 포함한 세 개의 뱅크들이 억세스된다.

제N+2 프레임 기간(FR(N+2)) 동안, R 서브 픽셀들(R)은 제2 보상값만 적용되었고, 제2 G 서브 픽셀들(G2)은 제1 보상값만 적용되었다. 제N+3 프레임 기간(FR(N+3)) 동안, 제1 및 제2 보상값들이 R 서브 픽셀들(R)과 제2 G 서브 픽셀들(G2)에 적용된다. 제N+3 프레임 기간(FR(N+3)) 동안 제1 G 서브 픽셀들(G1)은 제2 보상값만 적용되고, B 서브 픽셀들(G2)은 제1 보상값만 적용된다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 예를 들어, 픽셀이 RGB 서브 픽셀로 이루어지면 메모리의 제1 및 제2 저장 영역 각각이 세 개의 뱅크들로 나뉘고, 3 프레임 기간 동안 메모리 억세스 위치가 변경되면서 뱅크들이 롤링 형태로 억세스될 수 있다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

10 : 표시패널 20 : 드라이버 IC
21 : 타이밍 제어부 22 : 데이터 구동부
30 : 제1 메모리 31 : 제2 메모리
32 : 보상부 33 : 메모리 제어부
710 : 제1 저장 영역 720 : 제2 저장 영역
71~74 : 제1 저장 영역에서 분할된 뱅크들
75~78 : 제2 저장 영역에서 분할된 뱅크들

Claims

서브 픽셀들의 컬러별로 설정된 제1 보상값이 뱅크별로 분리 저장된 제1 저장 영역과, 상기 서브 픽셀들의 컬러별로 설정된 제2 보상값이 저장된 제2 저장 영역을 포함한 메모리; 및
상기 제1 저장 영역 내의 뱅크들 각각을 독립적으로 억세스하고, 상기 제2 저장 영역 내의 뱅크들 각각을 독립적으로 억세스하는 다수의 인에이블 신호들을 발생하는 메모리 제어부를 포함하고,
상기 메모리 제어부는 제1 시간 동안 상기 제1 및 제2 저장 영역 각각에서 일부 뱅크를 억세스하고, 상기 메모리의 억세스 위치를 변경하여 제2 시간 동안 상기 제1 및 제2 저장 영역 각각에서 일부 뱅크를 억세스하는 메모리 억세스 장치.
제 1 항에 있어서,
상기 제1 및 제2 저장 영역 각각에서 상기 제1 시간에 억세스되지 않은 뱅크가 상기 제2 시간에 억세스되는 메모리 억세스 장치.
제 1 항에 있어서,
상기 제1 및 제2 보상값은 상기 표시장치의 전기적 특성 편차를 보상하기 위하여 카메라로 상기 표시장치의 화면을 촬영한 결과를 바탕으로 얻어지는 메모리 억세스 장치.
제 1 항에 있어서,
상기 뱅크들 각각은 클럭과 상기 인에이블 신호의 논리곱 결과를 출력하는 AND 게이트를 더 포함하는 메모리 억세스 장치.
서브 픽셀들의 컬러별로 설정된 제1 보상값이 뱅크별로 분리 저장된 제1 저장 영역과, 상기 서브 픽셀들의 컬러별로 설정된 제2 보상값이 저장된 제2 저장 영역을 포함한 메모리;
상기 제1 저장 영역 내의 뱅크들 각각을 독립적으로 억세스하고, 상기 제2 저장 영역 내의 뱅크들 각각을 독립적으로 억세스하는 다수의 인에이블 신호들을 발생하는 메모리 제어부; 및
상기 메모리로부터 읽어 들인 상기 제1 및 제2 보상값을 입력 영상의 픽셀 데이터에 부여하여 상기 픽셀 데이터를 변조하는 보상부; 및
상기 보상부에 의해 변조된 픽셀 데이터를 픽셀 어레이의 서브 픽셀들에 기입하는 표시패널 구동부를 포함하고,
상기 메모리 제어부는 제1 시간 동안 상기 제1 및 제2 저장 영역 각각에서 일부 뱅크를 억세스하고, 상기 메모리의 억세스 위치를 변경하여 제2 시간 동안 상기 제1 및 제2 저장 영역 각각에서 일부 뱅크를 억세스하는 표시장치.
제 5 항에 있어서,
상기 제1 및 제2 저장 영역 각각에서 상기 제1 시간에 억세스되지 않은 뱅크가 상기 제2 시간에 억세스되는 표시장치.
제 5 항에 있어서,
상기 제1 및 제2 시간 각각이 1 프레임 기간인 표시장치.
제 5 항에 있어서,
상기 제1 및 제2 보상값은 상기 표시장치의 전기적 특성 편차를 보상하기 위하여 카메라로 상기 표시장치의 화면을 촬영한 결과를 바탕으로 얻어지는 표시장치.
제 5 항에 있어서,
상기 제1 보상값은 서브 픽셀의 발광 소자를 구동하기 위한 트랜지스터의 문턱값 편차를 보상하기 위한 파라미터이고,
상기 제2 보상값이 상기 트랜지스터의 이동도 편차를 보상하기 위한 파라미터인 표시장치.
제 5 항에 있어서,
상기 제1 저장 영역은,
적색 서브 픽셀에 적용될 제1 보상값이 저장된 제1-1 뱅크;
청색 서브 픽셀에 적용될 제1 보상값이 저장된 제1-2 뱅크;
제1 녹색 서브 픽셀에 적용될 제1 보상값이 저장된 제1-3 뱅크; 및
제2 녹색 서브 픽셀에 적용될 제1 보상값이 저장된 제1-4 뱅크를 포함하고,
상기 제2 저장 영역은,
상기 적색 서브 픽셀에 적용될 제2 보상값이 저장된 제2-1 뱅크;
상기 청색 서브 픽셀에 적용될 제2 보상값이 저장된 제2-2 뱅크;
상기 제1 녹색 서브 픽셀에 적용될 제2 보상값이 저장된 제2-3 뱅크; 및
상기 제2 녹색 서브 픽셀에 적용될 제2 보상값이 저장된 제2-4 뱅크를 포함하는 표시장치.
제 10 항에 있어서,
상기 뱅크들 각각은 클럭과 상기 인에이블 신호의 논리곱 결과를 출력하는 AND 게이트를 더 포함하는 표시장치.
카메라 촬영 결과를 바탕으로 얻어진 제1 및 제2 보상값을 메모리의 제1 및 제2 저장 영역에 나누어 저장하는 단계;
상기 메모리의 제1 및 제2 저장 영역 내의 뱅크들 각각을 독립적으로 억세스하기 위한 다수의 인에이블 신호들을 발생하는 메모리 제어부를 이용하여 제1 시간 동안 상기 제1 및 제2 저장 영역 각각에서 일부 뱅크를 억세스하고, 상기 메모리의 억세스 위치를 변경하여 제2 시간 동안 상기 제1 및 제2 저장 영역 각각에서 일부 뱅크를 억세스하는 단계;
보상부에서 상기 메모리로부터 읽어 들인 상기 제1 및 제2 보상값을 입력 영상의 픽셀 데이터에 부여하여 상기 픽셀 데이터를 변조하는 단계;
상기 보상부에 의해 변조된 픽셀 데이터를 픽셀 어레이의 서브 픽셀들에 기입하는 단계를 포함하고,
상기 제1 및 제2 보상값 각각이 서브 픽셀들의 컬러별로 나뉘어져 상기 메모리의 뱅크들에 컬러 별로 분리 저장되는 표시장치의 구동 방법.