KR20200014386A - 단일 라인 전송 방법, 칩 및 통신 시스템 - Google Patents

단일 라인 전송 방법, 칩 및 통신 시스템 Download PDF

Info

Publication number
KR20200014386A
KR20200014386A KR1020197038994A KR20197038994A KR20200014386A KR 20200014386 A KR20200014386 A KR 20200014386A KR 1020197038994 A KR1020197038994 A KR 1020197038994A KR 20197038994 A KR20197038994 A KR 20197038994A KR 20200014386 A KR20200014386 A KR 20200014386A
Authority
KR
South Korea
Prior art keywords
data
transmitted
mark
transmission
edge
Prior art date
Application number
KR1020197038994A
Other languages
English (en)
Other versions
KR102314768B1 (ko
Inventor
동 리
유준 양
Original Assignee
칩원 테크놀로지(베이징) 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 칩원 테크놀로지(베이징) 컴퍼니 리미티드 filed Critical 칩원 테크놀로지(베이징) 컴퍼니 리미티드
Publication of KR20200014386A publication Critical patent/KR20200014386A/ko
Application granted granted Critical
Publication of KR102314768B1 publication Critical patent/KR102314768B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4295—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using an embedded synchronisation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4265—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0079—Receiver details
    • H04L7/0087—Preprocessing of received signal for synchronisation, e.g. by code conversion, pulse generation or edge detection
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0064—Latency reduction in handling transfers

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Dc Digital Transmission (AREA)
  • Communication Control (AREA)

Abstract

단일 라인을 통해 X조의 전송될 데이터, 각 조의 전송될 데이터 앞에 위치하는 트리거링 마크 및 각 조의 전송될 데이터 뒤에 위치하는 종료 마크를 수신하는 단계, 상기 트리거링 마크를 확인하는 단계, 및 상기 트리거링 마크를 확인한 후, 종료 마크를 수신할 때까지 점프 에지를 카운팅하고, 상기 카운팅에 근거하여 디코딩을 진행하는 단계를 포함하고, 여기서, X는 0보다 큰 자연수이고, 각 조의 전송될 데이터는 점프 에지의 수량으로 표시되며 종료 마크를 수신할 때마다 점프 에지에 대해 다시 카운팅 및 디코딩하는 단일 라인 전송 방법, 칩 및 통신 시스템을 개시하고, 이는 데이터 전송 시간이 더욱 짧고, 데이터 전송 효율을 향상시켰다.

Description

단일 라인 전송 방법, 칩 및 통신 시스템
본 발명은 집적 회로 설계 및 통신 분야에 관한 것이고, 더욱 구체적으로 단일 라인 전송 방법, 칩 및 통신 시스템에 관한 것이다.
본 출원은 2018년 7월 9일에 제출되고, 출원번호가 201810744753.1이며, 명칭이 "단일 라인 전송 방법, 칩 및 통신 시스템"인 중국 발명 출원의 우선권을 주장하고, 상술한 중국 발명 출원의 명세서 전반, 특허청구 범위, 도면 및 요약서를 참조하는 방식을 통해 이를 본 출원에 원용한다.
기존의 통신 인터페이스, 예를 들어 I2C, SPI, SMBUS 등은 모두 적어도 두개의 전송 라인을 필요로 하는 바, 하나의 라인은 데이터 전송에 사용되고, 다른 하나의 라인은 타임 전송에 사용된다. 하나의 전송 라인을 이용하여 데이터 및 타임의 전송을 실현할 수 있으면 회로의 핀 수량을 줄이고, 서로 다른 전송 라인 사이의 신호 동기화 문제 또는 수신단과 발송단 사이의 타임이 동기화되지 않는 문제를 피할 수 있다. 도 1은 기존의 단일 라인 전송 방법의 신호 개략도를 보여주고, 도 1에 나타낸 바와 같이, 개시 신호(INIT) 종료 후, 수신단에서 CTRL 신호의 첫번째 하강 에지가 감지되면 데이터 수신을 시작할 수 있고(파형 ENABLE에 나타낸 바와 같이), CTRL 신호에 근거하여 대응되게 주파수를 발생하며(예를 들어 주파수 파형에 나타낸 바와 같이), 동시에 수신단의 카운터는 예정 전송 시간(TCOUN) 내에 CTRL 신호의 상승 에지를 카운팅하기 시작한다. 예정 전송 시간(TCOUN) 기간 내에 K개의 상승 에지가 나타나면 전송된 데이터가 K인 것을 표시하고, K는 0보다 큰 자연수이다. 만약 전송된 데이터가 0이면, 예정 전송 시간(TCOUN) 내에 CTRL 신호에는 상승 에지가 나타나지 않는다.
기존 기술의 전송 방법에는 하기와 같은 부족점이 존재한다. 전송된 데이터의 양에 무관하게, 모두 적어도 예정 전송 시간(TCOUN)의 카운팅 시간이 필요하고, 전송된 데이터가 비교적 클 경우, 예정 전송 시간(TCOUN)의 시간을 증가하여야 한다. 전송된 데이터가 비교적 작을 경우에도 여전히 예정 전송 시간(TCOUN)이 종료되는 것을 대기한 후에야 데이터 전송이 완성될 수 있다. 이에 기존의 전송 방법은 보편성이 비교적 떨어지고, 데이터 전송 효율이 비교적 낮다.
이러한 문제점을 감안하여, 본 발명은 단일 라인 전송 방법, 그 단일 라인 전송 방법을 포함하는 칩 및 통신 시스템을 제공하여, 데이터 전송 효율을 더욱 향상시키는 것을 목적으로 한다.
본 발명의 일 측면에 따라 제공한 단일 라인 전송 방법에 있어서, 단일 라인을 통해 X조의 전송될 데이터, 각 조의 전송될 데이터 앞에 위치하는 트리거링 마크 및 각 조의 전송될 데이터 뒤에 위치하는 종료 마크를 수신하는 단계, 상기 트리거링 마크를 확인하는 단계 및 상기 트리거링 마크를 확인한 후, 종료 마크를 수신할 때까지 점프 에지를 카운팅하고, 상기 카운팅에 근거하여 디코딩을 진행하는 단계를 포함하고, 여기서 X는 0보다 큰 자연수이고, 각 조의 전송될 데이터는 점프 에지의 수량으로 표시되며, 종료 마크를 수신할 때마다 점프 에지에 대해 다시 카운팅 및 디코딩한다.
바람직하게는, 상기 종료 마크는 제1 예정 시간 동안 지속되는 하이 레벨 또는 로우 레벨로 표시된다.
바람직하게는, 상기 점프 에지는 상승 에지 또는 하강 에지 또는 양자의 조합을 포함한다.
바람직하게는, 상기 X조의 전송될 데이터 중 제1 조의 전송될 데이터 앞의 트리거링 마크 앞에 전송 시작 마크가 마련되어 있고, 상기 X조의 전송될 데이터 중 제일 마지막조의 전송될 데이터 뒤의 종료 마크 뒤에 전송 완성 마크가 더 마련되어 있으며, 상기 단일 라인 전송 방법은 상기 전송 완성 마크를 수신한 후에 상기 X조의 전송될 데이터에 대한 디코딩을 완성하는 단계를 더 포함한다.
바람직하게는, 상기 전송 시작 마크는 제2 예정 시간 동안 지속되는 하이 레벨 또는 로우 레벨로 표시되고, 상기 전송 종료 마크는 제3 예정 시간 동안 지속되는 하이 레벨 또는 로우 레벨로 표시된다.
바람직하게는, 상기 제1 조의 전송될 데이터의 트리거링 마크는 상승 에지 또는 하강 에지로 표시되고, 상기 제2조 내지 X조의 전송될 데이터의 트리거링 마크는 상승 에지 또는 하강 에지 및 그 뒤의 제4 예정 시간 동안 지속되는 하이 레벨 또는 로우 레벨로 표시된다.
바람직하게는, 상기 제1 조 내지 제 X조의 전송될 데이터의 트리거링 마크는 상승 에지 또는 하강 에지 및 그 뒤의 제4 예정 시간동안 지속되는 하이 레벨 또는 로우 레벨로 표시된다.
바람직하게는, 상기 제4 예정 시간은 상기 제3 예정 시간보다 짧다.
바람직하게는, X=3일 경우, 상기 X조의 전송될 데이터는 저장 어드레스를 나타내는 제1 조의 전송될 데이터, 판독 기록 식별자를 나타내는 제2 조의 전송될 데이터 및 저장 데이터를 나타내는 제3 조의 전송될 데이터를 포함하고, 상기 카운팅에 근거하여 디코딩을 진행하는 상기 단계는 상기 트리거링 마크 뒤의 제1 조의 전송될 데이터에 대응되는 점프 에지를 카운팅하여 어드레스로 전환하고, 상기 제2 조의 전송될 데이터에 대응되는 점프 에지를 카운팅하여 판독 기록 식별자로 전환하며, 상기 제3 조의 전송될 데이터에 대응되는 점프 에지를 카운팅하여 저장 데이터로 전환하는 단계를 포함한다.
본 발명의 다른 측면에서 제공하는 단일 라인 전송 방법에 있어서, 단일 라인을 통해 M비트를 한 조로 하여 N/M조로 나뉘어 각 조의 전송될 데이터가 K+1개의 점프 에지로 표시되는 N비트의 전송될 데이터, 각 조의 전송될 데이터 앞에 위치하는 트리거링 마크 및 각 조의 전송될 데이터 뒤에 위치하는 종료 마크를 수신하는 단계, 상기 트리거링 마크를 확인하는 단계, 상기 트리거링 마크를 확인한 후 종료 마크를 수신할 때까지 K+1개의 점프 에지를 카운팅하고, 상기 카운팅에 근거하여 디코딩하는 단계를 포함하고, 종료 마크를 수신할 때마다 상기 점프 에지를 다시 카운팅 및 디코딩하며, 여기서, 상기 K는 0 이상인 정수이고, 상기 K+1개의 점프 에지에 기초하여 획득한 카운팅 값이 K이며, 상기 K가 이진법 M비트의 등가 수치를 나타내고, N 및 M은 0보다 큰 자연수이며, N는 M에 나누어 떨어진다.
바람직하게는, n=TST/TD일 경우, N비트의 데이터를 전송하는데 전체적으로 필요한 전송 시간(T)은 (N/M)*(n-1+2M+1)*TD이고, 여기서 상기 TST는 제1 예정 시간을 나타내고, 상기 TD는 각 조의 전송될 데이터의 펄스 폭을 나타낸다.
바람직하게는, N=8이고, 상기 전송 시간(T)이 가장 짧을 경우, n과 M 사이의 관계를 만족하고, n≤1일 경우, M=1이며, 1＜n≤17일 경우, M=2이고, 17＜n≤449일 경우, M=4이며, n＞449일 경우, M=8이다.
바람직하게는, M=1일 경우, 상기 카운팅에 근거하여 디코딩을 진행함에 있어서, 상기 점프 에지가 제1 수치로 카운팅될 때, 0으로 디코딩되고, 상기 점프 에지가 제2 수치로 카운팅될 때, 1로 디코딩된다.
바람직하게는, M=2일 경우, 상기 카운팅에 근거하여 디코딩을 진행함에 있어서, 상기 점프 에지가 제1 수치로 카운팅될 때, 00으로 디코딩되고, 상기 점프 에지가 제2 수치로 카운팅될 때, 01로 디코딩되며, 상기 점프 에지가 제3 수치로 카운팅될 때, 10으로 디코딩되고, 상기 점프 에지가 제4 데이터로 카운팅될 때, 11로 디코딩된다.
본 발명의 제3 측면에 따르면, 상술한 단일 라인 전송 방법을 통해 데이터를 전송하는 것을 특징으로 하는 칩을 제공한다.
본 발명의 제4 측면에 따르면, 상술한 단일 라인 전송 방법을 통해 데이터를 전송하는 것을 특징으로 하는 통신 시스템을 제공한다.
상술한 바를 종합하면, 본 발명에서 제공한 단일 라인 전송 방법, 칩 및 통신 시스템에 있어서, 단일 전송 라인을 이용하여 데이터를 전송하고, 각 조의 데이터 전송 완성 후 종료 마크(ST)를 제공하여 데이터 전송이 종료되었음을 나타내는 방식을 적용하여, 데이터 전송 과정에서 데이터 전송 시간을 고정할 필요 없고, 데이터 길이에 대한 데이터 전송 시간의 제한을 해소하였으며, 비교적 큰 데이터를 겸용하여 전송할 수 있다. 또한 비교적 작은 데이터(예를 들어 K=0)를 전송할 경우 데이터 전송 시간이 더욱 짧고, 데이터 전송 효율을 향상시켰다. 또한 당해 단일 라인 전송 방법을 적용하는 칩은 회로 중의 핀 수량을 줄일 수 있고, 칩 면적을 절약하며, 원가를 저감하고, 비공개 베타 테스트의 신뢰성을 개선하며, 신호 동기화 등을 개선한다.
본 발명의 기타 실시예에 있어서, N비트의 전송될 데이터를 [N/M] 단락으로 나누고 각 단락은 M비트로 전송되기에, 전송 효율을 더욱 향상시키는 동시에 레지스터에 대해 판독 또는 기록 조작을 진행하도록 어드레스 비트 뒤에 판독 기록 비트를 증가하였다.
이하 첨부된 도면을 참조하여 본 발명의 실시예에 대한 설명을 통해 본 발명의 상술한 바와 기타 목적, 특징 및 장점을 더욱 명백하도록 한다.
도 1은 기존의 단일 라인 전송 방법의 신호 개략도를 보여준다.
도 2는 본 발명의 제1 실시예에 따른 연속 데이터의 전송 방법의 신호 개략도를 보여준다.
도 3은 본 발명의 제2 실시예에 따른 모노비트 데이터의 전송 방법의 신호 개략도를 보여준다.
도 4는 본 발명의 제3 실시예에 따른 멀티비트 데이터의 전송 방법의 신호 개략도를 보여준다.
도 5는 본 발명의 제4 실시예에 따른 전송 방법의 기록 모드에서의 신호 개략도를 보여준다.
도 6은 본 발명의 제4 실시예에 따른 전송 방법의 판독 모드에서의 신호 개략도를 보여준다.
이하 첨부된 도면을 참조하여 본 발명을 더욱 상세하게 설명하도록 한다. 여러 첨부 도면에 있어서, 동일한 소자는 동일하거나 유사한 부호로 표시된다. 이해에 편이하도록 하기 위해, 첨부 도면에서 각 부분은 비율에 따라 표시되지 않을 수 있다. 그 외 도면에서는 일부 공지의 부분을 생략하여 도시할 수 있다.
도 2는 본 발명의 제1 실시예에 따른 연속 데이터의 전송 방법의 신호 개략도를 보여준다. 여기서, 도 2는 수신단의 회로를 통해 수신된 버스 신호의 두가지 실시예를 보여주고, 이러한 두가지 버스 신호의 다른 점은 백그라운드 전위가 다른 바, 하나는 하이 레벨의 전위이고, 다른 하나는 로우 레벨의 전위이다. 본 발명의 제1 실시예에서 제공한 전송 방법은 하나의 전송 시작 마크(INIT)를 확정하는 단계를 포함하고, 전송 시작 마크(INIT)는 예를 들어 제2 예정 시간 동안 지속되는 하이 레벨의 신호이며, 도 2의 상부에 나타낸 바와 같다. 또는 제2 예정 시간 동안 지속되는 로우 레벨 신호일 수 있고, 도 2의 하부에 나타낸 바와 같다. 전송 시작 마크(INIT) 뒤에 하나의 트리거링 마크(SA)를 제공하여 본차 전송의 시작을 나타내고, 트리거링 마크(SA)는 예를 들어 버스 신호(CTRL)의 첫번째 하강 에지 또는 상승 에지이며, 물론 더 복잡한 트리거링 신호일 수도 있다. 도 2의 상부의 실시예에 따른 트리거링 마크(SA)는 하강 에지를 예로 들었고, 도 2의 하부의 트리거링 마크(SA)는 상승 에지를 예로 들었다. 트리거링 마크(SA)는 카운터가 버스 신호(CTRL)의 상승 에지(또는 하강 에지)를 카운팅하도록 수신단의 카운터를 트리거링한다. 카운팅 결과는 여러가지 방식으로 코딩 및 디코딩될 수 있는 바, 도 2에 나타낸 실시예에서는 상승 에지(또는 하강 에지)의 개수로 전송된 데이터를 표시하고, 예를 들어 K+1개의 상승 에지(또는 하강 에지)이 나타나면 전송된 데이터가 K인 것을 표시한다. 1개의 상승 에지(또는 하강 에지)가 나타나면 전송된 데이터가 0인 것을 표시한다. K+1개의 상승 에지(또는 하강 에지)를 거친 후 종료 마크(ST)를 제공하고, 종료 마크(ST)는 제1 예정 시간 동안 지속되어도 동일 전위가 변하지 않고 본 조의 데이터 전송이 종료되었음을 나타내며, 예를 들어 도 2의 상부의 종료 마크(ST)는 TST 시간 동안 유지되는 하이 레벨이고, 도 2의 하부의 종료 마크(ST)는 TST 시간 동안 유지되는 로우 레벨이다.
제2 조의 데이터의 전송이 필요할 경우, 다시 한 조의 트리거링 마크(SA)를 제공하고, 예를 들어 도 2의 상부의 제2 조의 전송될 데이터의 트리거링 마크(SA)는 하나의 하강 에지 및 그 뒤의 제4 예정 시간 동안 지속되는 로우 레벨이며, 동시에 제4 예정 시간이 앞의 상승 에지 개수 카운팅 과정에서의 로우 레벨 지속 시간(TL)의 최소치보다 크고 전송 종료 마크(OFF)의 종료 시간(TOFF)보다 작은 조건을 만족시킬 경우, 상승 에지의 개수 카운팅을 시작할 수 있으며, 제일 마지막 하나의 상승 에지 뒤의 TST 시간 동안 유지되는 하이 레벨은 제2 조의 데이터 전송이 완성되었음을 나타낸다.
X조의 전송될 데이터가 기록된 후 전송 종료 마크(OFF)를 제공하고, 전송 종료 마크(OFF)는 제3 예정 시간 동안 지속되는 하이 레벨 또는 로우 레벨이며, 예를 들어 도 2의 상부의 전송 종료 마크(OFF)는 TOFF 시간 동안 유지되는 로우 레벨이다.
상술한 실시예는 단 본 발명의 하나의 형태를 보여주고, 본 발명의 기타 실시예에 있어서, 제1 조 내지 제X 조의 트리거링 마크(SA)는 모두 하나의 하강 에지 및 그 뒤의 제4 예정 시간 동안 지속되는 로우 레벨일 수도 있고, 동시에 제4 예정 시간은 상승 에지 개수를 카운팅하는 과정에서의 로우 레벨 지속 시간(TL)의 최소치보다 크고 전송 종료 마크(OFF)의 지속 시간(TOFF)보다 작은 조건을 만족시킬 경우, 상승 에지의 개수 카운팅을 시작할 수 있다. 본 발명은 이에 한정되지 않고, 본 기술분야의 통상의 기술자는 구체적인 상황에 따라 선택할 수 있다.
본 발명의 제1 실시예에서 제공한 전송 방법에서, 각 조의 데이터 전송 완성 후 종료 마크(ST)를 제공하여 데이터 전송이 종료되었음을 나타내는 방식을 적용하여, 데이터 전송 과정에서 데이터 전송 시간을 고정할 필요가 없고, 데이터 길이에 대한 데이터 전송 시간의 제한을 해소하였으며, 비교적 큰 데이터를 겸용하여 전송할 수 있다. 또한 비교적 작은 데이터(예를 들어 K=0)를 전송할 경우, 데이터 전송 시간이 더욱 짧고, 데이터 전송 효율을 향상시켰다.
도 2는 연속 데이터의 전송 모드를 보여주고, 본 발명의 바람직한 실시예에 있어서, 데이터의 전송 모드를 제공하며, 상술한 실시예와 동일하게, 바람직한 실시예에서 제공한 전송 방법도 단일 라인을 통해 버스 신호를 수신하는 것을 포함하고, 상기 버스 신호는 N비트의 전송될 데이터를 포함하며, N비트의 전송될 데이터를 M비트를 한조로 전송된다. 버스 신호 중의 K+1개의 점프 에지로 표시되는 각 조의 전송될 데이터 앞에 위치한 트리거링 마크 및 각 조의 전송될 데이터 뒤에 위치한 종료 마크를 수신하는 단계, 당해 버스 신호의 트리거링 마크를 확인하는 단계, 및 상기 트리거링 마크 확인 후, 종료 마크를 수신하기 전까지 버스 신호 중의 K+1개의 점프 에지를 카운팅하고, 상기 카운팅에 기초하여 디코딩하는 단계를 더 포함하고, 종료 마크를 수신할 때마다 버스 신호 중의 점프 에지에 대해 다시 카운팅 및 디코딩하며, 여기서, 상기 K는 0 이상인 정수이고, 상기 K+1개의 점프 에지에 대한 카운팅 값은 K이며, 또한 상기 K는 이진법 M비트의 등가 수치이고, N 및 M는 0보다 큰 자연수이며, N은 M에 나누어 떨어진다.
예를 들어 도 3은 본 발명의 제2 실시예에 따른 모노비트 데이터의 전송 방법의 신호 개략도를 보여준다. 본 발명의 제2 실시예에서 제공한 전송 방법에서 각 비트의 데이터를 단독으로 전송하고, 도 3에 나타낸 바와 같이, 버스 신호(CTRL)를 끌어내려 데이터 전송의 시작을 나타내며, 데이터 전송 기간에 단 하나의 상승 에지가 존재하면 당해 비트 데이터가 0이고, 데이터 전송 기간에 두개의 상승 에지가 존재하면 당해 비트 데이터가 1이며, 각 조의 데이터 전송 종료 후 종료 마크(ST)를 제공하고, 여기서 종료 마크(ST)는 제1 실시예와 동일하게 제1 예정 시간 동안 지속되어도 동일 전위가 변화되지 않고, 도 3의 상부에 나타낸 바와 같이, 종료 마크(ST)는 TST 시간 동안 지속되는 하이 레벨이다.
물론, 본 발명의 기타 실시예에 있어서, 버스 신호(CTRL)를 끌어올려 데이터 전송의 시작을 나타낼 수 있고, 데이터 전송 기간에 단 하나의 하강 에지가 존재하면 당해 비트 데이터가 0이고, 데이터 전송 기간에 두개의 하강 에지가 존재하면 당해 비트 데이터가 1이며, 각 조의 데이터 전송 종료 후 종료 마크(ST)를 전송하고, 여기서 종료 마크(ST)는 TST 시간 동안 지속되는 로우 레벨이다. 본 발명은 이에 한정되지 않고, 본 기술분야의 통상의 기술자는 구체적인 상황에 따라 선택할 수 있다.
도 3의 하부에 본 발명의 제2 실시예를 적용하여 데이터 1100 0110(C6H)을 전송하는 파형 개략도를 보여주고, 도면에 나타낸 바와 같이, 데이터 0을 전송하는데 필요한 시간은 TST+TD이고, 데이터 1을 전송하는데 필요한 시간은 TST+3TD이며, 여기서 TD는 데이터 전송 기간에서 하나의 펄스가 지속되는 시간을 나타내고, 즉 전송될 데이터의 펄스 폭이다. 8비트의 데이터를 전송하는데 필요한 시간은 8TST+8TD 내지 8TST+24TD이고, 전송 효율을 향상시켰다.
도 4는 본 발명의 제3 실시예에 따른 2비트의 데이터 전송 방법의 신호 개략도를 보여준다. 본 발명의 제3 실시예에서 제공한 전송 방법에 있어서, 8비트의 데이터를 4조로 나누고, 각 조의 데이터는 인접한 2비트의 데이터로 구성된다. 또한 데이터 전송 시작 및 데이터 전송 종료 단계는 제2 실시예와 같기에, 중복된 서술을 생략한다. 본 발명의 제3 실시예에서 제공한 전송 방법과 제2 실시예에서 제공한 전송 방법의 차이점은 데이터 전송 기간에, 상승 에지(또는 하강 에지)의 개수가 1이면 데이터 00을 나타내고, 상승 에지(또는 하강 에지)의 개수가 2이면 데이터 01을 나타내며, 상승 에지(또는 하강 에지)의 개수가 3이면 데이터 10을 나타내고, 상승 에지(또는 하강 에지)의 개수가 4이면 데이터 11을 나타내며, 도 4의 상부에 나타낸 바와 같다.
도 4의 하부에 본 발명의 제3 실시예를 적용하여 데이터 1100 0110(C6H)을 전송하는 파형 개략도를 보여주고, 도면에 나타낸 바와 같이, 데이터 00울 전송하는데 필요한 시간은 TST+TD이고, 데이터 01을 전송하는데 필요한 시간은 TST+3TD이며, 데이터 10을 전송하는데 필요한 시간은 TST+5TD이고, 데이터 11을 전송하는데 필요한 시간은 TST+7TD이다. 따라서 본 발명의 제3 실시예에 따른 전송 방법에서 8 비트의 데이터를 전송하는데 필요한 시간은 4TST+4TD 내지 4TST+28TD이다.
그 외, 본 발명의 기타 실시예에 있어서, 최대한 데이터 전송 효율을 향상시킬 수 있는 데이터 전송 방법을 제공하였다. 당해 실시예에 있어서, N비트의 전송될 데이터를 M비트의 데이터를 한조로 하여 나누어 모두 N/M조의 데이터 전송이 필요하고, 여기서, N 및 M은 0보다 큰 자연수이고, N은 M에 나누어 떨어진다. n=TST/TD로 가정할 경우, 여기서 TST는 종료 마크가 지속되는 시간을 나타내고, TD는 데이터 전송 기간에 단일 펄스 폭을 나타낸다. N비트의 데이터를 전송하는데 전체적으로 필요한 전송 시간(T)은 (N/M)*(n-1+2M+1)*TD이다.
이는 한조의 데이터를 전송하는데 필요한 최단 시간이 TST+TD이고, 최장 시간이 TST+(2M+1-1)TD이기에 N비트의 데이터를 전송하는데 전체적으로 필요한 전송 시간(T)은 가장 짧게는
Figure pct00001
이고,
가장 길게는
Figure pct00002
이다.
N=8인 경우를 예를 들면, 표 1에 나타낸 결과를 얻을 수 있다.
N=8 Tmin Tmax
M (8/M)*(n+1)TD (8/M)*[n+ (2M+1-1)] TD
1 8*(n+1) TD (8n+24) TD
2 4*(n+1) TD (4n+28) TD
4 2*(n+1) TD (2n+62) TD
8 1*(n+1) TD (n+511) TD
표 1의 수학식에 근거하여 전송 효율 최적화 테이블을 얻을 수 있고, n이 다른 값일 경우, Tmax가 제일 작은 M 값을 얻을 수 있다. 그 결과는 표 2에 나타낸 바와 같다.
n≤1 M=1
1<n≤17 M=2
17<n≤449 M=4
n>449 M=8
표 2의 결과로부터 알 수 있다시피, 서로 다른 n값에 따라 대응되는 M값이 선택되어, 전송될 데이터가 M비트를 한조로 하여 전송됨으로써, 데이터 전송 효율을 극대화 한다.
도 5 및 도 6은 본 발명의 제4 실시예에 따른 전송 방법의 기록 모드 및 판독 모드에서의 신호 개략도를 각각 보여준다. 도 5 및 도 6에 나타낸 바와 같이, 본 발명의 제4 실시예에서, 버스 신호(CTRL)를 끌어올리고 TST 시간 동안 지속된 후의 첫번째 하강 에지에서 어드레스 비트에 대해 기록/판독을 시작하는 단계, 상승 에지의 개수를 카운팅하는 것을 통해 기록/판독이 필요한 레지스트의 수량을 획득하는 단계, 기록 모드/판독 모드에서 종료 마크(ST)를 제공되면 어드레스 비트의 전송을 종료하는 단계를 포함하고, 도시된 바와 같이, 버스 신호(CTRL)를 끌어올리고 TST 시간 동안 지속되는 하이 레벨을 통해 어드레스 비트의 전송을 종료하는 판독 및 기록 모드를 구비하는 전송 방법을 제공한다. 다음 하강 에지로부터 판독 기록 모드 선택에 진입하기 시작하고, 여기서, 상승 에지의 카운팅 개수에 기초하여 기록 모드 또는 판독 모드를 선택하며, 도 5 및 도 6에서 나타낸 바와 같이, 하나의 상승 에지는 기록 모드를 나타내고, 두개의 상승 에지는 판독 모드를 나타낸다. 판독 기록 모드 선택 후 종료 마크(ST)를 제공하고, 예를 들어 버스 신호(CTRL)를 끌어올려 TST 시간 동안 지속되는 하이 레벨을 통해 판독 기록 모드 선택을 종료한다. 판독 기록 모드 선택 종료 후 첫번째 하강 에지에서 레지스트 데이터의 기록/판독을 시작하고, 여기서, 레지스트 데이터의 기록/판독 방법은 상술한 실시예에 따른 방법과 같기에, 중복된 서술을 생략한다.
상술한 실시예에서 버스 신호(CTRL)가 로우 레벨인 경우의 판독 기록 모드에서의 전송 방법을 보여주었고, 본 발명의 제4 실시예에 따른 전송 방법은 버스 신호(CTRL)가 하이 레벨인 경우에도 동일하게 적용되며, 버스 신호(CTRL)가 하이 레벨인 경우, 버스 신호(CTRL)를 끌어내려 전송이 시작되었음을 나타내고, 첫번째 상승 에지에서 어드레스 비트의 기록/판독을 시작하며, 또한 전송 기간에 하강 에지의 개수를 카운팅하여 레지스트의 개수를 획득한다. 마찬가지로, 판독 기록 모드 선택에서, 하나의 하강 에지는 기록 모드를 나타내고, 두개의 하강 에지는 판독 모드를 나타낸다. 판독 기록 모드 선택 후 종료 마크(ST)를 제공하고, 예를 들어 버스 신호(CTRL)를 끌어내려 TST 시간 동안 지속되는 로우 레벨을 통해 판독 기록 모드의 선택을 종료한다. 판독 기록 모드 선택을 종료 후 첫번째 상승 에지에서 레지스트 데이터의 기록/판독을 시작한다.
본 발명의 다른 실시예에 따르면, 상술한 실시예에 따른 단일 라인 전송 방법을 적용하여 데이터를 전송하는 칩을 제공한다.
본 발명의 다른 실시예에 따르면, 상술한 실시예에 따른 단일 라인 전송 방법을 적용하여 데이터를 전송하는 통신 시스템을 제공한다.
상술한 바를 종합하면, 본 발명에서 제공한 단일 라인 전송 방법, 칩 및 통신 시스템에 있어서, 단일 전송 라인을 이용하여 데이터를 전송하고, 각 조의 데이터 전송 완성 후 종료 마크(ST)를 제공하여 데이터 전송이 종료되었음을 나타내는 방식을 적용하여, 데이터 전송 과정에서 데이터 전송 시간을 고정할 필요가 없고, 데이터 길이에 대한 데이터 전송 시간의 제한을 해소하였으며, 비교적 큰 데이터를 겸용하여 전송할 수 있다. 또한 비교적 작은 데이터(예를 들어 K=0)를 전송할 경우, 데이터 전송 시간이 더욱 짧고, 데이터 전송 효율을 향상시켰다. 또한 당해 단일 라인 전송 방법을 적용한 칩은 회로 중의 핀 수량을 줄일 수 있고, 칩 면적을 절약하며, 원가를 저감하고, 비공개 베타 테스트의 신뢰성을 개선하며, 신호 동기화 등을 개선한다.
본 발명의 기타 실시예에 있어서, N비트의 전송될 데이터를 [N/M]단락으로 나누고 각 단락은 M비트로 전송되기에, 전송 효율을 더욱 향상시키는 동시에 레지스터에 대해 판독 또는 기록 조작을 진행하도록 어드레스 비트 뒤에 판독 기록 비트를 증가하였다.
유의하여야 할 점은, 본 명세서에 있어서 예를 들어 제1 및 제2 등의 관계 용어는 단지 하나의 실체 또는 조작을 다른 실체 또는 조작과 구분하기 위한 것이고 이러한 실체 또는 조작 사이에 임의의 이러한 실제 관계 또는 순서를 요구하거나 또는 암시하는 것이 아니다. 또한, 용어 "포함", "함유" 또는 임의의 기타 변형은 비배타적으로 포함하는 것을 포괄하는 것을 주지로 함으로써 일련의 요소를 포함하는 과정, 방법, 아이템 또는 설비는 이러한 요소를 포함할 뿐만 아니라 명백하게 나열하지 않은 기타 요소도 포함하거나 또는 이러한 과정, 방법, 아이템 또는 설비에 고유한 요소를 더 포함한다. 더 많은 제한을 진행하지 않는 경우에 "하나의 ~를 포함하는 것"으로 한정하는 요소는 상기 요소를 포함하는 과정, 방법, 아이템 또는 설비에 다른 서로 같은 요소가 더 존재하는 것을 배제하지 않는다.
본 발명의 실시예에 대한 상술한 내용에 따라, 이러한 실시에는 모든 사소한 부분까지 상세하게 설명하지 않았고 본 발명은 상술한 구체적인 실시예에 한정되지 않는다. 상술한 내용에 따라 여러가지 수정 및 변경을 실행할 수 있는 것은 말할 나위도 없다. 본 명세서에서 이러한 실시예를 선택하여 구체적으로 설명한 것은 본 기술분야의 통상의 기술자들에게 본 발명의 원리 및 실제 응용을 더욱 명백하게 해석하여 본 기술분야의 통상의 기술자가 본 발명을 더욱 잘 적용하고 본 발명의 기초 상에 수정 사용하도록 하기 위한 것이다. 본 발명은 오직 첨부된 특허 청구 범위, 그 전부 범위 및 동등물의 제한을 받는다.

Claims (11)

  1. 단일 라인을 통해 X조의 전송될 데이터, 각 조의 전송될 데이터 앞에 위치하는 트리거링 마크 및 각 조의 전송될 데이터 뒤에 위치하는 종료 마크를 수신하는 단계,
    상기 트리거링 마크를 확인하는 단계 및
    상기 트리거링 마크를 확인한 후, 종료 마크를 수신할 때까지 점프 에지를 카운팅하고, 상기 카운팅에 근거하여 디코딩을 진행하는 단계를 포함하고,
    여기서 X는 0보다 큰 자연수이고, 각 조의 전송될 데이터는 점프 에지의 수량으로 표시되며,
    종료 마크를 수신할 때마다 점프 에지에 대해 다시 카운팅 및 디코딩하는 단일 라인 전송 방법.
  2. 제1항에 있어서,
    상기 종료 마크는 제1 예정 시간 동안 지속되는 하이 레벨 또는 로우 레벨로 표시되는 단일 라인 전송 방법.
  3. 제1항에 있어서,
    상기 점프 에지가 상승 에지 또는 하강 에지 또는 양자의 조합을 포함하는 단일 라인 전송 방법.
  4. 제1항에 있어서,
    상기 X조의 전송될 데이터 중 제1 조의 전송될 데이터 앞의 트리거링 마크 앞에 전송 시작 마크가 마련되어 있고, 상기 X조의 전송될 데이터 중 제일 마지막조의 전송될 데이터 뒤의 종료 마크 뒤에 전송 완성 마크가 더 마련되어 있으며,
    상기 단일 라인 전송 방법은 상기 전송 완성 마크를 수신한 후에 상기 X조의 전송될 데이터에 대한 디코딩을 완성하는 단계를 더 포함하는 단일 라인 전송 방법.
  5. 제4항에 있어서,
    상기 전송 시작 마크는 제2 예정 시간 동안 지속되는 하이 레벨 또는 로우 레벨로 표시되고,
    상기 전송 종료 마크는 제3 예정 시간 동안 지속되는 하이 레벨 또는 로우 레벨로 표시되는 단일 라인 전송 방법.
  6. 제5항에 있어서,
    상기 제1 조의 전송될 데이터의 트리거링 마크는 상승 에지 또는 하강 에지로 표시되고,
    상기 제2 조 내지 X조의 전송될 데이터의 트리거링 마크는 상승 에지 또는 하강 에지 및 그 뒤의 제4 예정 시간 동안 지속되는 하이 레벨 또는 로우 레벨로 표시되는 단일 라인 전송 방법.
  7. 제5항에 있어서,
    상기 제1 조 내지 제 X조의 전송될 데이터의 트리거링 마크는 상승 에지 또는 하강 에지 및 그 뒤의 제4 예정 시간동안 지속되는 하이 레벨 또는 로우 레벨로 표시되는 단일 라인 전송 방법.
  8. 제6항 또는 제7항에 있어서,
    상기 제4 예정 시간이 상기 제3 예정 시간보다 짧은 단일 라인 전송 방법.
  9. 제1항에 있어서,
    X=3일 경우, 상기 X조의 전송될 데이터는 저장 어드레스를 나타내는 제1 조의 전송될 데이터, 판독 기록 식별자를 나타내는 제2 조의 전송될 데이터 및 저장 데이터를 나타내는 제3 조의 전송될 데이터를 포함하고,
    상기 카운팅에 근거하여 디코딩을 진행하는 상기 단계는 상기 트리거링 마크 뒤의 제1 조의 전송될 데이터에 대응되는 점프 에지를 카운팅하여 어드레스로 전환하고, 상기 제2 조의 전송될 데이터에 대응되는 점프 에지를 카운팅하여 판독 기록 식별자로 전환하며, 상기 제3 조의 전송될 데이터에 대응되는 점프 에지를 카운팅하여 저장 데이터로 전환하는 단계를 포함하는 단일 라인 전송 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 기재된 단일 라인 전송 방법을 포함하는 칩.
  11. 제1항 내지 제9항 중 어느 한 항에 기재된 단일 라인 전송 방법을 포함하는 통신 시스템.
KR1020197038994A 2018-07-09 2018-10-16 단일 라인 전송 방법, 칩 및 통신 시스템 KR102314768B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201810744753.1 2018-07-09
CN201810744753.1A CN108897712B (zh) 2018-07-09 2018-07-09 单线传输方法、芯片以及通信系统
PCT/CN2018/110479 WO2020010742A1 (zh) 2018-07-09 2018-10-16 单线传输方法、芯片以及通信系统

Publications (2)

Publication Number Publication Date
KR20200014386A true KR20200014386A (ko) 2020-02-10
KR102314768B1 KR102314768B1 (ko) 2021-10-20

Family

ID=64349245

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020197038994A KR102314768B1 (ko) 2018-07-09 2018-10-16 단일 라인 전송 방법, 칩 및 통신 시스템

Country Status (4)

Country Link
US (1) US11403251B2 (ko)
KR (1) KR102314768B1 (ko)
CN (1) CN108897712B (ko)
WO (1) WO2020010742A1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7070496B2 (ja) * 2019-04-24 2022-05-18 オムロン株式会社 シリアルデータ通信装置
CN112699076A (zh) * 2021-01-04 2021-04-23 歌尔股份有限公司 一种串行通信方法、装置和系统
CN112822594B (zh) * 2021-01-14 2022-06-28 深圳市芯中芯科技有限公司 一种基于蓝牙耳机的交互方法及系统
CN115657567B (zh) * 2022-11-14 2023-03-21 上海海栎创科技股份有限公司 一种单引脚传输控制信号的方法及控制系统
KR20240101143A (ko) * 2022-12-23 2024-07-02 엘지디스플레이 주식회사 표시 장치의 전원 제어장치 및 제어방법
CN115691088B (zh) * 2023-01-04 2023-05-02 上海海栎创科技股份有限公司 一种控制信号传输单元、系统及方法
US20240283628A1 (en) * 2023-02-17 2024-08-22 Samsung Display Co., Ltd. Master device to communicate with slave device, slave device, method of controlling the same, and display device including the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101499043A (zh) * 2009-03-12 2009-08-05 杭州士兰微电子股份有限公司 单线总线系统和通信方法
CN103425618A (zh) * 2012-05-16 2013-12-04 立锜科技股份有限公司 单传输线传输方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7895301B1 (en) * 2004-05-21 2011-02-22 Uei Cayman Inc. Transmitting a codeset over a single-wire bus from a computer to a remote control device
US7672393B2 (en) * 2006-08-02 2010-03-02 Richtek Technology Corporation Single-wire asynchronous serial interface
US8140726B2 (en) * 2009-10-23 2012-03-20 Richtek Technology Corporation, R.O.C. Single wire transmission interface and method for the same
US8719613B2 (en) * 2010-01-28 2014-05-06 Futurewei Technologies, Inc. Single-wire serial interface with delay module for full clock rate data communication between master and slave devices
US8837628B2 (en) * 2012-06-19 2014-09-16 Richtek Technology Corporation Method of transmission through single wire
US10108578B2 (en) * 2013-09-11 2018-10-23 Texas Instruments Incorporated Single wire communications interface and protocol
TWI572153B (zh) * 2014-04-29 2017-02-21 立錡科技股份有限公司 單傳輸線傳輸介面與單傳輸線傳輸方法以及使用單傳輸線傳輸方法之電源供應系統
US9755821B2 (en) * 2015-04-02 2017-09-05 Samsung Electronics Co., Ltd. Device including single wire interface and data processing system including the same
CN207586896U (zh) 2017-11-30 2018-07-06 北京集创北方科技股份有限公司 电子设备、显示系统及其集成控制装置
CN110379396B (zh) 2019-06-17 2022-03-25 北京集创北方科技股份有限公司 伽马电压产生方法、产生电路、源极驱动电路、驱动芯片以及显示装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101499043A (zh) * 2009-03-12 2009-08-05 杭州士兰微电子股份有限公司 单线总线系统和通信方法
CN103425618A (zh) * 2012-05-16 2013-12-04 立锜科技股份有限公司 单传输线传输方法

Also Published As

Publication number Publication date
CN108897712A (zh) 2018-11-27
KR102314768B1 (ko) 2021-10-20
US20210026795A1 (en) 2021-01-28
CN108897712B (zh) 2021-04-09
US11403251B2 (en) 2022-08-02
WO2020010742A1 (zh) 2020-01-16

Similar Documents

Publication Publication Date Title
KR20200014386A (ko) 단일 라인 전송 방법, 칩 및 통신 시스템
US4872009A (en) Method and apparatus for data compression and restoration
CN100536014C (zh) 数字数据传送方法
US10922263B2 (en) Serial communication device
CN109918332A (zh) Spi从设备及spi设备
US20070125853A1 (en) Data capturing apparatus and method
CN114610669B (zh) 多路串口通信中实现时钟同步校准的方法及系统
EP0416513A2 (en) Fifo memory device
CN110045782B (zh) 一种数据读写同步电路及数据读写方法
CN110708137B (zh) 单线传输方法
US6898722B2 (en) Parallel data transfer method and system of DDR divided data with associated transfer clock signal over three signal lines
CN100414522C (zh) 在线对上传输和接收数据信号的方法及其发送和接收电路
US7197445B1 (en) Atomic transaction processing for logic simulation
CN107943739B (zh) 一种基于fpga的多组spi码信号检测验证方法
CN116226018A (zh) 一种数据解码结构
CN100547672C (zh) 一种高码率游长受限码的编码方法
US7216316B1 (en) Method for evaluating nets in crosstalk noise analysis
CN109584940B (zh) 存储器数据传输装置及其数据传输方法
US7616722B2 (en) Method and circuitry for extracting clock in clock data recovery system
CN114253879A (zh) 一种基于软件模拟的多通道串口通信方法及系统
CN104579577B (zh) 实现100GBase‑CR4 PCS去抖动的装置和方法
US7081840B2 (en) Decoder for decoding symmetric/asymmetric delay modulation signal and the method thereof
CN105989896A (zh) 存储器自我测试装置与方法
CN106501620A (zh) 一种串行信号测试方法、示波器和系统
KR200211287Y1 (ko) 고속 선입선출 메모리

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant