KR20200014162A - Apparatus and method for managing meta data for engagement of plural memory system to store data - Google Patents
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Abstract
Description
본 발명은 메모리 시스템 및 메모리 시스템을 포함하는 데이터 처리 장치에 관한 것으로, 보다 구체적으로는 다수의 비휘발성 메모리 시스템을 포함하는 데이터 처리 장치에서 복수의 비휘발성 메모리 시스템의 연동을 위해 메타 데이터를 관리하는 방법과 장치에 관한 것이다.The present invention relates to a data processing apparatus including a memory system and a memory system, and more particularly, to managing metadata for interworking of a plurality of nonvolatile memory systems in a data processing apparatus including a plurality of nonvolatile memory systems. It relates to a method and an apparatus.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.Recently, the paradigm of the computer environment has been shifted to ubiquitous computing, which enables the use of computer systems anytime and anywhere. As a result, the use of portable electronic devices such as mobile phones, digital cameras, notebook computers, and the like is increasing rapidly. Such portable electronic devices generally use a memory system using a memory device, that is, a data storage device. The data storage device is used as a main memory device or an auxiliary memory device of a portable electronic device.
비휘발성 메모리 장치를 이용한 데이터 저장 장치는 하드 디스크와 달리 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.Unlike a hard disk, a data storage device using a nonvolatile memory device has no mechanical driving part, and thus has excellent stability and durability, and has an advantage of fast access to information and low power consumption. As an example of a memory system having such an advantage, a data storage device may include a universal serial bus (USB) memory device, a memory card having various interfaces, a solid state drive (SSD), and the like.
또한, 유비쿼터스 컴퓨팅을 지원하는 컴퓨팅 장치는 증가하는 컨텐츠의 양에 대응하여 보다 많은 데이터를 저장하도록 사용자들의 요구에 따라 진화되고 있다. 보다 많은 데이터를 저장하기 위한 방법으로 하나의 장치에 저장할 수 있는 데이터의 양(volume)을 증가시키는 것은 한계가 있을 수 있으며, 동작의 효율성이 낮아질 수 있다. 따라서, 보다 많은 데이터를 저장하기 위해서는 다수의 비휘발성 메모리 장치를 포함하는 다수의 메모리 시스템들을 연결하여, 대용량의 데이터를 처리할 수 있도록 할 필요가 있다.In addition, computing devices that support ubiquitous computing are evolving according to the needs of users to store more data in response to an increasing amount of content. Increasing the volume of data that can be stored in one device in a way to store more data may be limited, and the efficiency of operation may be lowered. Accordingly, in order to store more data, it is necessary to connect a plurality of memory systems including a plurality of nonvolatile memory devices to process a large amount of data.
본 발명의 실시 예들은 컴퓨팅 장치와 다중 디바이스(복수의 메모리 시스템)의 연결을 위해 각 디바이스의 연결설정을 위해 링크를 설정하는 방식, 식별자 혹은 아이디(ID)를 부여하는 방식, 또는 전체적인 시스템을 구성하는 방식에 대한 장치와 방법을 제공할 수 있다.Embodiments of the present invention constitute a method of establishing a link, a method of assigning an identifier or an ID, or an entire system for establishing a connection of each device for connecting a computing device and multiple devices (multiple memory systems). It is possible to provide an apparatus and method for the manner of doing so.
또한, 본 발명의 실시 예들은 메모리 시스템의 복잡도 및 성능 저하를 최소화하며, 메모리 장치의 사용 효율을 최대화하여, 메모리 장치로 데이터를 신속하게 안정적으로 처리할 수 있는 메모리 시스템, 데이터 처리 시스템, 및 그것의 동작 방법을 제공할 수 있다.In addition, embodiments of the present invention minimize memory complexity and performance degradation of a memory system, maximize a use efficiency of a memory device, and can rapidly and stably process data with a memory device, a data processing system, and the same. It can provide a method of operation.
또한, 본 발명의 실시 예들은, 복수의 메모리 시스템이 포함된 데이터 처리 시스템 또는 내부 혹은 외부에 별도의 메모리 시스템을 추가될 수 있는 데이터 처리 시스템에서, 복수의 메모리 시스템 각각에 우선 순위를 부여하고, 우선 순위가 높은 메모리 시스템에 복수의 메모리 시스템에 대한 메타 데이터를 저장하여, 데이터 처리 시스템이 복수의 메모리 시스템 중 어떠한 메모리 시스템을 사용할 것인지를 보다 효율적으로 결정할 수 있는 방법과 장치를 제공할 수 있다.In addition, embodiments of the present invention, in a data processing system that includes a plurality of memory systems or a data processing system that can add a separate memory system inside or outside, give priority to each of the plurality of memory systems, By storing metadata about a plurality of memory systems in a memory system having a high priority, a method and an apparatus may more efficiently determine which one of the plurality of memory systems the data processing system uses.
또한, 본 발명의 실시 예들은, 복수의 메모리 시스템이 포함된 데이터 처리 시스템 또는 내부 혹은 외부에 별도의 메모리 시스템을 추가될 수 있는 데이터 처리 시스템에서, 복수의 메모리 시스템 중 적어도 하나가 물리적으로 분리되거나 동작 상태가 기 설정된 기준 이하인 경우, 복수의 메모리 시스템 각각의 우선 순위를 재설정하거나 우선 순위가 높은 메모리 시스템의 권한을 다른 메모리 시스템으로 이양하도록 하여, 데이터 처리 시스템이 안정적으로 데이터를 처리할 수 있는 방법과 장치를 제공할 수 있다.In addition, embodiments of the present invention, in a data processing system including a plurality of memory systems or a data processing system in which a separate memory system may be added inside or outside, at least one of the plurality of memory systems is physically separated or When the operation state is less than or equal to a predetermined criterion, the data processing system can stably process data by resetting the priority of each of the plurality of memory systems or transferring the authority of the memory system having a higher priority to another memory system. And a device can be provided.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.Technical problems to be achieved in the present invention are not limited to the above-mentioned technical problems, and other technical problems not mentioned above will be clearly understood by those skilled in the art from the following description. Could be.
본 발명은 메모리 시스템, 데이터 처리 시스템, 및 그것의 동작 방법 및 동작을 확인하는 방법을 제공한다.The present invention provides a memory system, a data processing system, and a method of operating and confirming the operation thereof.
본 발명의 실시 예들에 따른 적어도 하나의 메모리 시스템과 연동하는 시스템은 사용가능한 주소 범위를 가지는 맵 테이블 및 상기 맵 테이블에서 할당가능한 영역을 가리키는 재배당 테이블을 생성하는 메타 데이터 생성부; 및 상기 적어도 하나의 메모리 시스템과의 연동 여부에 대응하여, 상기 적어도 하나의 메모리 시스템에 할당 가능한 주소 범위를 배정할 것인지를 결정하거나 상기 적어도 하나의 메모리 시스템에 배정된 주소 범위를 상기 재배당 테이블에 포함시킬 지를 결정하는 메타 데이터 제어부를 포함할 수 있다.A system interoperating with at least one memory system according to an embodiment of the present invention may include a meta data generator which generates a map table having an available address range and a reassignment table indicating an area allocated from the map table; And determining whether to allocate an address range assignable to the at least one memory system or including the address range assigned to the at least one memory system in the redistribution table in response to whether the at least one memory system is interlocked. It may include a metadata control unit for determining whether to.
또한, 상기 시스템은 상기 적어도 하나의 메모리 시스템과 동일한 호스트와 연동되며 상기 적어도 하나의 메모리 시스템보다 높은 우선순위를 가지는 메모리 시스템을 포함할 수 있다.The system may include a memory system interoperating with the same host as the at least one memory system and having a higher priority than the at least one memory system.
또한, 상기 시스템은 상기 적어도 하나의 메모리 시스템과 연동되며 상기 적어도 하나의 메모리 시스템에 읽기, 쓰기, 삭제 명령을 전달하는 호스트를 포함할 수 있다.In addition, the system may include a host interworking with the at least one memory system and transferring a read, write, and delete command to the at least one memory system.
또한, 시스템은 상기 맵 테이블을 바탕으로 주소 변환 과정을 수행하는 메타 데이터 변환부를 더 포함할 수 있다.In addition, the system may further include a metadata conversion unit that performs an address conversion process based on the map table.
또한, 상기 맵 테이블은 논리적 주소(logical address)에 대응하는 물리적 주소(physical address)를 확인하기 위한 제1 맵핑 정보를 포함할 수 있다.In addition, the map table may include first mapping information for identifying a physical address corresponding to a logical address.
또한, 시스템은 상기 적어도 하나의 메모리 시스템과의 상기 연동 여부를 모니터링하기 위한 인터페이스 제어부를 더 포함할 수 있다.The system may further include an interface controller for monitoring whether the at least one memory system is interlocked.
또한, 상기 인터페이스 제어부는 상기 적어도 하나의 메모리 시스템이 응답가능한 상태인지를 확인하기 위한 제1신호; 및 상기 적어도 하나의 메모리 시스템이 사용가능한 상태인지를 확인하기 위한 제2신호를 생성하고, 상기 제2신호는 상기 제1신호에 대한 응답이 복수번 없는 경우, 상기 적어도 하나의 메모리 시스템에 출력될 수 있다.The interface controller may further include a first signal for confirming whether the at least one memory system is in a responsive state; And generating a second signal for confirming whether the at least one memory system is in an usable state, and wherein the second signal is output to the at least one memory system when there is no response to the first signal a plurality of times. Can be.
또한, 상기 제1신호는 상기 적어도 하나의 메모리 시스템이 모두 수신할 수 있도록 방송(broadcast)되는 신호를 포함하고, 상기 제2신호는 상기 적어도 하나의 메모리 시스템 중 특정한 메모리 시스템이 수신할 수 있도록 전송(transmission)되는 신호를 포함할 수 있다.The first signal may include a signal that is broadcast so that all of the at least one memory system can receive it, and the second signal is transmitted so that a specific memory system of the at least one memory system can receive it. It may include a signal to be transmitted.
또한, 상기 적어도 하나의 메모리 시스템이 상기 제2신호에 응답하지 않는 경우, 상기 적어도 하나의 메모리 시스템에 할당된 주소 범위를 상기 재배당 테이블에 포함시킬 수 있다.In addition, when the at least one memory system does not respond to the second signal, an address range allocated to the at least one memory system may be included in the redistribution table.
또한, 상기 메타 데이터 제어부는 상기 재배당 테이블에 포함된 순서에 따라 상기 적어도 하나의 메모리 시스템의 저장용량에 대응하는 주소 범위를 배정할 수 있다.The metadata controller may allocate an address range corresponding to a storage capacity of the at least one memory system according to the order included in the redistribution table.
본 발명의 다른 실시예에 따른 메모리 시스템은 메타 데이터를 저장하는 제1 영역을 포함하는 메모리 장치; 및 호스트 및 적어도 하나의 다른 메모리 시스템과 연동하며, 상기 메모리 장치에 상기 메타 데이터를 저장 또는 삭제할 수 있는 컨트롤러를 포함하고, 상기 메타 데이터는 사용가능한 주소 범위를 가지는 맵 테이블 및 상기 맵 테이블에서 할당가능한 영역을 가리키는 재배당 테이블을 포함하고, 상기 맵 테이블은 상기 적어도 하나의 다른 메모리 시스템에 저장된 데이터에 대한 맵핑 정보를 포함할 수 있다.A memory system according to another embodiment of the present invention is a memory device including a first area for storing metadata; And a controller interoperating with a host and at least one other memory system, the controller capable of storing or deleting the metadata in the memory device, wherein the metadata is assignable in the map table and the map table having an available address range. The map table may include a redistribution table indicating an area, and the map table may include mapping information about data stored in the at least one other memory system.
또한, 상기 맵핑 정보는 논리적 주소(logical address)에 대응하는 물리적 주소(physical address)를 확인하기 위한 제1 맵핑 정보를 포함할 수 있다.Also, the mapping information may include first mapping information for identifying a physical address corresponding to a logical address.
또한, 상기 메모리 장치는 유저 데이터를 저장하는 제2 영역을 포함하고, 상기 맵 테이블은 상기 유저 데이터에 대한 맵핑 정보를 포함할 수 있다.The memory device may include a second area for storing user data, and the map table may include mapping information with respect to the user data.
본 발명의 다른 실시예에 따른 복수의 메모리 시스템과 연동하며 적어도 하나의 프로세서, 적어도 하나의 메모리 및 프로그램 명령을 포함하는 시스템에 있어서, 상기 프로그램 명령은 상기 적어도 하나의 프로세서 및 상기 적어도 하나의 메모리를 통해 상기 시스템이, 복수의 메모리 시스템의 연동 여부를 모니터링하는 단계; 사용가능한 주소 범위를 가지는 맵 테이블 및 상기 맵 테이블에서 할당가능한 영역을 가리키는 재배당 테이블을 생성하는 단계; 상기 모니터링 결과에 따라, 상기 맵 테이블 내 제1 주소 범위를 상기 재배당 테이블에 추가하는 단계를 수행하도록 할 수 있다.In a system interoperating with a plurality of memory systems according to another embodiment of the present invention and including at least one processor, at least one memory, and a program instruction, the program instruction may include the at least one processor and the at least one memory. Monitoring, by the system, whether a plurality of memory systems are interlocked; Creating a map table having an available address range and a redistribution table pointing to an allocable area in the map table; According to the monitoring result, adding a first address range in the map table to the redistribution table.
또한, 시스템은 상기 모니터링 결과에 따라, 상기 재배당 테이블을 참조하여 상기 맵 테이블 내 제2 주소 범위를 할당하는 단계를 더 수행하도록 할 수 있다.The system may further perform the step of allocating a second address range in the map table with reference to the redistribution table according to the monitoring result.
또한, 시스템은 상기 맵 테이블을 바탕으로 주소 변환 과정을 수행하는 단계를 더 수행하도록 할 수 있다.The system may further perform the step of performing an address translation process based on the map table.
또한, 시스템은 상기 맵 테이블에 배정되지 않은 맵핑 정보를 포함하는 상기 복수의 메모리 시스템 각각으로부터 복수의 맵핑 정보를 수집하는 단계; 및 상기 복수의 맵핑 정보 각각에 상기 맵 테이블 내 사용가능한 서로 다른 주소 범위를 배정하는 단계를 더 수행하도록 할 수 있다.The system may further include collecting a plurality of mapping information from each of the plurality of memory systems including mapping information not assigned to the map table; And assigning different address ranges available in the map table to each of the plurality of mapping information.
또한, 상기 맵 테이블 내 제1 주소 범위를 상기 재배당 테이블에 추가하는 단계는 상기 복수의 메모리 시스템 중 적어도 하나가 연동되지 않는 경우, 해당하는 메모리 시스템으로부터 수집된 맵핑 정보에 배정된 상기 제1 주소 범위를 재배당 리스트에 포함시키는 단계를 포함할 수 있다.The adding of the first address range in the map table to the redistribution table may include: when at least one of the plurality of memory systems is not linked, the first address range allocated to mapping information collected from a corresponding memory system. It may include the step of including in the redistribution list.
또한, 시스템은 상기 복수의 메모리 시스템 각각과 데이터를 주고받을 수 있는 지를 확인하는 단계; 및 상기 복수의 메모리 시스템 중 적어도 하나가 기 설정된 조건에 해당하는 경우, 상기 복수의 메모리 시스템 중 적어도 하나가 불능상태인지를 확인하는 단계를 더 수행하도록 할 수 있다.The method may further include: checking whether data can be exchanged with each of the plurality of memory systems; And when at least one of the plurality of memory systems corresponds to a preset condition, determining whether at least one of the plurality of memory systems is disabled.
또한, 시스템은 상기 맵핑 정보는 논리적 주소(logical address)에 대응하는 물리적 주소(physical address)를 확인하기 위한 제1 맵핑 정보를 포함할 수 있다.In addition, the mapping information may include first mapping information for identifying a physical address corresponding to a logical address.
상기 본 발명의 양태들은 본 발명의 바람직한 실시예들 중 일부에 불과하며, 본원 발명의 기술적 특징들이 반영된 다양한 실시예들이 당해 기술분야의 통상적인 지식을 가진 자에 의해 이하 상술할 본 발명의 상세한 설명을 기반으로 도출되고 이해될 수 있다.The above aspects of the present invention are merely some of the preferred embodiments of the present invention, and various embodiments in which the technical features of the present invention are reflected will be described in detail below by those skilled in the art. Can be derived and understood.
본 발명에 따른 장치에 대한 효과에 대해 설명하면 다음과 같다.The effects on the apparatus according to the present invention are described as follows.
본 발명은 복수의 메모리 시스템과 연동하는 데이터 처리 시스템에서, 복수의 메모리 시스템에 우선 순위를 부여하고, 우선 순위가 높은 메모리 시스템이 메타 데이터 등을 관리하여 다른 메모리 시스템과의 연동에 효율성을 높일 수 있다.According to the present invention, in a data processing system interoperating with a plurality of memory systems, priority is given to a plurality of memory systems, and a high priority memory system manages metadata and the like, thereby improving efficiency in interworking with other memory systems. have.
또한, 본 발명은 우선 순위가 높은 메모리 시스템의 동작 상태가 기 설정된 기준 이하의 경우, 권한을 다른 메모리 시스템에 이양함으로써 복수의 메모리 시스템 중 동작 상태가 좋지 않은 메모리 시스템을 제거하더라도 복수의 메모리 시스템의 연동이 연속적으로 이루어질 수 있는 장점이 있다.In addition, when the operating state of a high priority memory system is less than or equal to a preset criterion, the authority may be transferred to another memory system to remove the memory system having a poor operating state from among the plurality of memory systems. There is an advantage that the interworking can be made continuously.
또한, 본 발명은 복수의 메모리 시스템을 포함하는 데이터 처리 시스템에서 복수의 메모리 시스템의 동작 상태에 따라 메모리 시스템의 연동을 위한 정보를 동적으로 이동시켜, 복수의 메모리 시스템을 유동적으로 관리할 수 있는 장점이 있다.In addition, the present invention, in the data processing system including a plurality of memory system in accordance with the operating state of the plurality of memory system to dynamically move the information for the interlocking of the memory system, the advantage of being able to flexibly manage the plurality of memory system There is this.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.Effects obtained in the present invention are not limited to the above-mentioned effects, and other effects not mentioned above may be clearly understood by those skilled in the art to which the present invention pertains.
도 1은 본 발명의 일 실시예에 따른 복수의 메모리 시스템을 포함하는 데이터 처리 시스템을 설명한다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템 내 컨트롤러를 설명한다.
도 4 내지 도 5는 본 발명의 실시 예에 따른 메모리 시스템에서 복수의 커맨드들에 해당하는 복수의 커맨드 동작들을 수행할 경우의 일 예를 개략적으로 설명한다.
도 6 내지 도 11은 메모리 시스템의 동작 효율성을 높이는 예들을 설명한다.
도 12는 복수의 메모리 시스템의 구성을 설명한다.
도 13 및 도 14는 복수의 메모리 시스템의 동작 효율성을 높이는 예들을 설명한다.
도 15는 복수의 메모리 시스템과 연동하는 호스트가 전체 메타 데이터를 생성하는 예를 설명한다.
도 16은 복수의 메모리 시스템 중 우선순위가 높은 메모리 시스템이 전체 메타 데이터를 생성하는 예를 설명한다.
도 17 및 도 18은 복수의 메모리 시스템의 메타 데이터가 전체 메타 데이터의 구성예들을 설명한다.
도 19는 복수의 메모리 시스템에서 일부 메모리 시스템이 분리된 경우의 동작을 설명한다.
도 20은 복수의 메모리 시스템에 대한 메타 데이터의 갱신 방법을 설명한다.
도 21은 전체 메타 데이터의 관리를 위한 재배당 리스트를 설명한다.
도 22는 복수의 메모리 시스템이 적어도 하나의 호스트와 연동한는 데이터 처리 시스템에서 메타 데이터를 관리하기 위한 시스템의 예를 설명한다.1 illustrates a data processing system including a plurality of memory systems according to an embodiment of the present invention.
2 schematically illustrates an example of a data processing system including a memory system according to an exemplary embodiment of the inventive concept.
3 illustrates a controller in a memory system according to another embodiment of the present invention.
4 to 5 schematically illustrate an example of performing a plurality of command operations corresponding to a plurality of commands in a memory system according to an embodiment of the present disclosure.
6 to 11 illustrate examples of improving operating efficiency of a memory system.
12 illustrates a configuration of a plurality of memory systems.
13 and 14 illustrate examples of improving operating efficiency of a plurality of memory systems.
15 illustrates an example in which a host interoperating with a plurality of memory systems generates full metadata.
16 illustrates an example in which a memory system having a higher priority among a plurality of memory systems generates full metadata.
17 and 18 illustrate configuration examples in which meta data of a plurality of memory systems is full meta data.
19 illustrates an operation when some memory systems are separated from a plurality of memory systems.
20 illustrates a method of updating metadata for a plurality of memory systems.
21 illustrates a redistribution list for managing the entire metadata.
22 illustrates an example of a system for managing metadata in a data processing system in which a plurality of memory systems interoperate with at least one host.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. It should be noted that in the following description, only parts necessary for understanding the operation according to the present invention will be described, and descriptions of other parts will be omitted so as not to distract from the gist of the present invention.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in more detail with reference to the drawings.
도 1은 본 발명의 일 실시예에 따른 복수의 메모리 시스템을 포함하는 데이터 처리 시스템을 설명한다.1 illustrates a data processing system including a plurality of memory systems according to an embodiment of the present invention.
도 1을 참조하면, 데이터 처리 시스템(100)은 호스트(102)와 복수의 메모리 시스템(110A, 110B, 110C)을 포함할 수 있다. 복수의 메모리 시스템(110A, 110B, 110C)은 호스트(102)의 요구에 대응하여 데이터를 저장하거나 출력할 수 있다.Referring to FIG. 1, the
도 1에서는 데이터 처리 시스템(100)이 적어도 3개의 메모리 시스템을 포함하는 것으로 설명하고 있으나, 실시예에 따라 데이터 처리 시스템(100)은 두 개 이상의 메모리 시스템을 포함할 수 있다.Although FIG. 1 illustrates that the
메모리 시스템(110A, 110B, 110C) 각각은 컨트롤러(130), 메모리(144), 복수의 메모리 장치(152, 154, 156, 158)를 포함할 수 있다. 실시예에 따라, 메모리 시스템(110A, 110B, 110C)에 포함된 복수의 메모리 장치(152, 154, 156, 158)는 전원이 꺼져도 데이터를 저장할 수 있는 비휘발성 메모리 장치를 포함할 수 있다. 도 1에서는 메모리 시스템(110A, 110B, 110C) 각각이 4개의 메모리 장치를 포함하는 것으로 설명하고 있으나, 실시예에 따라 메모리 장치는 적어도 하나의 메모리 장치를 포함할 수 있다.Each of the
도시되지 않았지만, 메모리 장치(152, 154, 156, 158)는 적어도 하나의 블록을 포함할 수 있으며, 각각의 블록은 복수의 페이지를 포함할 수 있다. 메모리 장치(152, 154, 156, 158)의 내부 구성과 구체적인 동작은 도 2 내지 도 5를 참조하여 후술한다.Although not shown, the
호스트(102)는 사용자가 사용할 수 있는 컴퓨팅 장치를 포함할 수 있다. 예를 들어, 호스트(102)는 데스크탑, 노트북과 같은 개인용 컴퓨터, 휴대폰과 같은 모바일 장치, 혹은 사무실, 학교, 연구소 등에서 사용할 수 있는 서버 등을 포함할 수 있다. 사용자가 요구하는 데이터의 양이 많아지면서, 호스트(102)와 연동하는 메모리 시스템(110A, 110B, 110C)의 수가 증가할 수 있다.Host 102 can include a computing device that a user can use. For example, the
호스트(102)와 복수의 메모리 시스템(110A, 110B, 110C)은 빠른 속도로 명령 및 데이터를 송수신할 수 있다. 이를 위해, 복수의 메모리 시스템(110A, 110B, 110C)과 호스트(102)는 직렬 통신을 지원할 수 있다. 예를 들어, 직렬 통신 방법은 MIPI M-PHY, UART(Universal Asynchronous Receiver Transmitter), SPI(Serial Peripheral Interface Bus), I2C(Inter Integrated Circuit), USB(Universal Serial Bus) 중 적어도 하나의 프로토콜을 포함할 수 있다.The
예를 들어, 복수의 메모리 시스템(110A, 110B, 110C)이 유니버설 플래시 스토리지(Universal Flash storage (UFS), embedded UFS (eUFS))의 규격을 지원하는 경우, 복수의 메모리 시스템(110A, 110B, 110C)과 호스트(102)는 MIPI(Mobile Industry Processor Interface) M-PHY의 고속 직렬 통신 인터페이스를 사용할 수 있다. 여기서, 물리 계층(physical layer)에서의 M-PHY는 모바일 어플리케이션의 극한 성능 및 저전력 요구 사항을 위해 개발된 매우 높은 대역폭 기능을 갖춘 임베디드 클럭 직렬 인터페이스 기술이다. 또한, 복수의 메모리 시스템(110A, 110B, 110C)은 링크 계층(link layer)에서 UniPro 표준 기술을 지원할 수 있다.For example, when the plurality of
복수의 메모리 시스템(110A, 110B, 110C)과 연동하는 호스트(102)는 복수의 메모리 시스템(110A, 110B, 110C)을 구별하여 인식할 수 있다. 이를 위해, 호스트(102)는 각각의 메모리 시스템(110A, 110B, 110C)에 식별자 혹은 아이디(ID)를 부여할 수 있다.The
호스트(102)와 연동하는 복수의 메모리 시스템(110A, 110B, 110C)에는 우선순위가 부여될 수 있다. 예를 들어, 우선순위는 프라이머리(primary)와 세컨더리(secondary)로 구분될 수 있다. 실시예에 따라, 우선순위는 더 많은 레벨 혹은 단계로 설정되어, 복수의 메모리 시스템(110A, 110B, 110C)에 부여될 수 있다.Priority may be given to the plurality of
실시예에 따라, 복수의 메모리 시스템(110A, 110B, 110C) 중 하나인 제1 메모리 시스템(예, 110A)에는 다른 메모리 시스템보다 높은 우선순위가 부여될 수 있다. 이 경우, 제1 메모리 시스템(110A)에는 복수의 메모리 시스템(110A, 110B, 110C) 모두에 대한 메타 데이터가 저장될 수 있다. According to an embodiment, the first memory system (eg, 110A), which is one of the plurality of
실시예에 따라, 제1 메모리 시스템(110A)에 저장되는 복수의 메모리 시스템(110A, 110B, 110C) 모두에 대한 메타 데이터는 논리적 주소(logical address)에 대응하는 물리적 주소(physical address)를 확인하기 위한 제1 맵핑 정보를 포함할 수 있다.According to an embodiment, metadata for all of the plurality of
실시예에 따라, 복수의 메모리 시스템(110A, 110B, 110C) 중 높은 우선순위가 배정된 제1 메모리 시스템은 호스트(102)에 내장되고(embeded), 복수의 메모리 시스템(110A, 110B, 110C) 중 다른 메모리 시스템은 호스트(102)에 탈부착이 가능할 수 있다.According to an embodiment, a first memory system to which a high priority among the plurality of
한편, 실시예에 따라, 복수의 메모리 시스템(110A, 110B, 110C) 중 높은 우선순위가 배정된 제1 메모리 시스템은 호스트(102)에 내장되지 않을 수도 있다. 하지만, 호스트(102)에 전원이 공급되는 동안, 복수의 메모리 시스템(110A, 110B, 110C)과 연동하는 호스트(102)의 동작을 지원하기 위해서 제1 메모리 시스템은 호스트(102)와 전기적으로 연결될 수 있다.In some embodiments, the first memory system to which the high priority is assigned among the plurality of
이하에서는 도 1을 참조하여, 복수의 메모리 시스템(110A, 110B, 110C)과 연동하는 호스트(102)를 포함하는 데이터 처리 시스템(100)의 동작의 예를 설명한다. 먼저, 복수의 메모리 시스템(110A, 110B, 110C) 중 제1 메모리 시스템(110A)이 프라이머리(primary)의 우선순위를 배정받았다고 가정하고, 호스트(102)에 내장(Built-in or Embeded)되어 있다고 가정한다.Hereinafter, an example of an operation of the
호스트(102)에 복수의 메모리 시스템(110A, 110B, 110C) 중 다른 메모리 시스템(110B, 110C)이 감지되면, 호스트(102)는 제1 메모리 시스템(110A)에 다른 메모리 시스템(110B, 110C)에 대한 동작 정보를 알려줄 수 있다.When the
제1 메모리 시스템(110A)은 배정되지 않은 식별자 중에서 다른 메모리 시스템(110B, 110C)에 대응하는 논리 식별자를 결정하여, 호스트(102)에 통보할 수 있다. 이를 바탕으로, 호스트(102)는 다른 메모리 시스템(110B, 110C)에 논리 식별자를 부여할 수 있다. The
또한, 실시예에 따라, 제1 메모리 시스템(110A) 혹은 호스트(102)는 다른 메모리 시스템(110B, 110C)에 대한 우선순위를 결정하여 부여할 수 있다. 만약 호스트(102)가 다른 메모리 시스템(110B, 110C)에 대한 우선순위를 결정한 경우, 제1 메모리 시스템(110A)에 통지하여 제1 메모리 시스템(110A)이 다른 메모리 시스템(110B, 110C)의 동작 정보를 저장할 수 있다.In addition, according to an embodiment, the
한편, 다른 메모리 시스템(110B, 110C)은 자신에게 부여되는 논리 식별자를 저장할 수 있다. 다른 메모리 시스템(110B, 110C)은 호스트(102)와 연동할 때마다 저장된 논리 식별자를 이용하여 데이터를 송수신할 수 있다.Meanwhile,
실시예에 따라, 복수의 메모리 시스템(110A, 110B, 110C)은 복수의 논리 식별자를 저장할 수 있다. 복수의 메모리 시스템(110A, 110B, 110C)은 자신이 어떠한 호스트(102)와 연동하는 지에 따라, 논리 식별자를 다르게 사용할 수 있다. 예를 들어, 제2 메모리 시스템(110B)이 호스트(102)와 연동하는 경우 'AB'라는 논리 식별자를 사용할 수 있지만, 다른 호스트(미도시)와 연동하는 경우, 'ED”라는 논리 식별자를 사용할 수도 있다. 여기서, 복수의 메모리 시스템(110A, 110B, 110C)이 호스트(102)와의 통신을 위해 사용하는 논리 식별자는 논리적인 주소 개념으로, 하나의 데이터 처리 시스템에서 데이터의 위치를 결정하기 위해 사용되는 것이다. 실시예에 따라, 호스트(102)와 복수의 메모리 시스템(110A, 110B, 110C) 사이에 사용될 수 있는 논리 식별자는 다르게 설정될 수 있다.In some embodiments, the plurality of
호스트(102)이 복수의 메모리 시스템(110A, 110B, 110C)을 물리적으로 인식하기 위해서는 복수의 메모리 시스템(110A, 110B, 110C)이 가지고 있는 고유 정보를 활용할 수 있다. 예를 들어, 호스트(102)와 복수의 메모리 시스템(110A, 110B, 110C) 사이에 사용될 수 있는 예로는 범용 고유 식별자(Universally Unique Identifier, UUID)가 있다. 범용 고유 식별자(UUID)는 16 옥텟 (128비트)의 수를 포함할 수 있다. 표준 형식에서 범용 고유 식별자(UUID)는 32개의 십육진수로 표현되며, 총 36개 문자(32개 문자와 4개의 하이픈)로 된 8-4-4-4-12라는 5개의 그룹을 하이픈으로 구분할 수 있다. 여기서, 범용 고유 식별자(UUID)는 호스트(102)와 복수의 메모리 시스템(110A, 110B, 110C) 사이에 기 설정된 논리 식별자와 함께, 호스트(102)와 복수의 메모리 시스템(110A, 110B, 110C) 사이에 기 설정된 통신 프로토콜에 따라 형식이 결정되는 패킷 내 헤더에 포함되는 정보로 사용될 수 있다.In order for the
호스트(102)와 복수의 메모리 시스템(110A, 110B, 110C) 사이에 식별을 위한 정보는 제1 메모리 시스템(110A)의 특정 영역(예, Master Boot Record(MBR))에 저장될 수 있다. 호스트(102) 및 복수의 메모리 시스템(110A, 110B, 110C)에 전원이 공급되면, 제1 메모리 시스템(110A)의 일부 영역에 저장된 데이터 혹은 펌웨어가 가장 먼저 실행되기 때문에, 제1 메모리 시스템(110A)은 호스트(102)와 복수의 메모리 시스템(110A, 110B, 110C)을 물리적으로 인식하기 위한 기본 정보를 해당되는 특정 영역에 저장할 수 있다.Information for identification between the
호스트(102)와 복수의 메모리 시스템(110A, 110B, 110C) 사이에 기 설정된 논리 식별자를 통하여, 호스트(102)와 복수의 메모리 시스템(110A, 110B, 110C)가 연결된 통신 프로토콜을 통해 데이터를 송수신할 수 있다. 호스트(102)와 복수의 메모리 시스템(110A, 110B, 110C) 사이에 사용되는 통신 프로토콜은 적어도 하나의 마스터(master)와 적어도 하나의 슬레이브(slave)를 지원할 수 있다. 만약 통신 프로토콜이 하나의 마스터를 지원하는 경우, 호스트(102)가 마스터가 되고, 복수의 메모리 시스템(110A, 110B, 110C)은 슬레이브가 될 수 있다. 한편, 통신 프로토콜이 복수의 마스터를 지원하는 경우, 호스트와 높은 우선순위가 배정된 제1 메모리 시스템(예, 110A)이 마스터가 되고, 다른 메모리 시스템(110B, 110C)은 슬레이브가 될 수 있다.Data is transmitted and received through a communication protocol connected between the
호스트(102)가 다른 메모리 시스템(110B, 110C)을 인식하면, 제1 메모리 시스템(110A)에 통지할 수 있다. 제1 메모리 시스템(110A)은 다른 메모리 시스템(110B, 110C)에 저장된 메타 데이터를 수신할 수 있다.When the
제1 메모리 시스템(110A)이 마스터인 경우, 호스트(102)로부터 통지받은 다른 메모리 시스템(110B, 110C)에 대해 제1 메모리 시스템(110A)이 직접 메타 데이터를 요구할 수 있다. 다른 메모리 시스템(110B, 110C)은 제1 메모리 시스템(110A)의 요구에 대응하여 각자 저장하고 있는 메타 데이터를 제1 메모리 시스템(110A)에 전달할 수 있다. When the
한편, 제1 메모리 시스템(110A)이 슬레이브인 경우, 호스트(102)는 다른 메모리 시스템(110B, 110C)의 메타 데이터를 수신하여, 제1 메모리 시스템(110A)에 전달할 수 있다. Meanwhile, when the
호스트(102)로부터 다른 메모리 시스템(110B, 110C)의 메타 데이터를 수신하면, 제1 메모리 시스템(110A)은 각 메모리 시스템에 부여되는 논리적 식별자를 추가하여, 호스트(102)와 연동하는 모든 메모리 시스템(110A, 110B, 110C)의 메타 데이터를 완성할 수 있다.Upon receiving the metadata of the
실시예에 따라, 다른 메모리 시스템(110B, 110C)은 제1 메모리 시스템(110A)에 메타 데이터를 전달한 후 자신이 저장하던 메타 데이터를 유지할 수도 있고, 삭제할 수도 있다. 다른 메모리 시스템(110B, 110C)이 메타 데이터를 유지하는 경우, 제1 메모리 시스템(110A)이 관리하는 메타 데이터의 백업(backup) 개념으로 사용될 수 있다. 한편, 다른 메모리 시스템(110B, 110C)이 메타 데이터를 유지하지 않는 경우, 호스트(102)로 분리되기 전 제1 메모리 시스템(110A) 혹은 호스트(102)로부터 자신에게 해당하는 메타 데이터를 수신할 수 있다. 전술한 두 경우, 다른 메모리 시스템(110B, 110C)이 호스트(102)로부터 분리되어 다른 컴퓨팅 시스템에서도 사용될 수 있도록 하기 위한 최소한의 메타 데이터를 유지할 수 있다.According to an exemplary embodiment, the
만약, 호스트(102)에 연결된 다른 메모리 시스템(110B, 110C)에 대한 메타 데이터가 인식되지 않은 경우, 제1 메모리 시스템(110A)은 다른 메모리 시스템(110B, 110C)을 위한 메타 데이터를 새롭게 생성할 수 있다. 예를 들어, 다른 메모리 시스템(110B, 110C)가 데이터가 없는 비어있는 상태이거나, 데이터가 저장되어 있더라도 호스트(102)에서 사용할 수 없거나 호환되지 않는 경우에 제1 메모리 시스템(110A)은 다른 메모리 시스템(110B, 110C)을 위한 메타 데이터를 생성할 수 있다. 경우에 따라, 제1 메모리 시스템(110A)은 새로운 메타 데이터를 위한 저장 공간을 확보하기 위해, 제1 메모리 시스템(110A)은 가비지 컬렉션을 수행할 수도 있다. If metadata for the
한편, 제1 메모리 시스템(110A)이 더 이상 높은 우선순위가 지정된 장치로서의 동작을 수행할 수 없을 수 있다. 예를 들면, 제1 메모리 시스템(110A)이 더 이상 메타 데이터를 생성할 수 있는 공간을 가지지 못하거나, 제1 메모리 시스템(110A)이 웨어 아웃(wear-out) 혹은 런-아웃(ran-out)의 상태일 수 있다. 이 경우, 제1 메모리 시스템(110A)은 자신이 가지는 높은 우선순위를 가진 장치로서의 지위, 권한을 다른 메모리 시스템(110B, 110C) 중 하나에 이양(migration)할 수 있다.Meanwhile, the
호스트(102)와 연동하는 복수의 메모리 시스템(110A, 110B, 110C)에 대한 물리적 인식과 함께 논리적 식별자가 모두 인가되면, 호스트(102)는 메모리 시스템(110A, 110B, 110C)에 대한 읽기, 쓰기, 삭제(Read, Write. Erase) 동작을 수행할 수 있다. 호스트(102)는 마스터로서 복수의 메모리 시스템(110A, 110B, 110C)에 대해 명령 또는 데이터 등을 송출(broadcasting)할 수 있다. 호스트(102)와 복수의 메모리 시스템(110A, 110B, 110C)는 1:N(N은 2이상의 자연수)로 연동하기 때문에, 호스트(102)는 특정 메모리 시스템을 지정하여 명령 또는 데이터를 전달(transmission)하는 것보다, 복수의 메모리 시스템(110A, 110B, 110C)을 향해 송출(broadcasting)하는 것이 더욱 효율적일 수 있다. 복수의 메모리 시스템(110A, 110B, 110C)은 논리적 식별자 또는 범용 고유 식별자 중 적어도 하나를 포함하는 패킷을 식별할 수 있고, 자신에게 해당되는 패킷만을 선택적으로 수신할 수 있다. When all logical identifiers are applied together with the physical recognition of the plurality of
호스트(102)는 복수의 메모리 시스템(110A, 110B, 110C)을 선별하여 명령 혹은 데이터를 송출하기 위해서는 복수의 메모리 시스템(110A, 110B, 110C)에 대한 메타 데이터를 제1 메모리 시스템(110A)으로부터 로딩(loading)할 수 있다. 예를 들면, 호스트(102)에 포함된 메모리의 영역 일부를 지정하여 복수의 메모리 시스템(110A, 110B, 110C)에 대한 메타 데이터를 저장할 수 있다.The
실시예에 따라, 호스트(102)에 포함된 메모리의 일부 영역을 사용하는 방법은 달라질 수 있다. 호스트(102)에 포함된 메모리의 일부 영역을 사용하는 방법은 도 6 내지 도 11을 참조하여 후술한다.According to an embodiment, the method of using some areas of the memory included in the
한편, 호스트(102)가 메모리 시스템(110A, 110B, 110C)에 대한 읽기, 쓰기, 삭제(Read, Write. Erase) 동작을 수행하는 과정에서 제1 메모리 시스템(110A)이 높은 우선순위를 가지는 장치로서의 동작을 수행하지 못할 수 있다. 이 경우, 데이터 처리 시스템(100)에서는 호스트(102)를 통해 수행되는 읽기, 쓰기, 삭제(Read, Write. Erase) 동작보다, 제1 메모리 시스템(110A)으로부터 다른 메모리 시스템(110B, 110C) 중 하나로의 권한을 이양(migration)하는 동작이 먼저 수행될 수 있다. 예를 들어, 프라이머리 장치인 제1 메모리 시스템(110A)의 예상되는 손실로 인한 권한을 이양하는 경우, 세컨더리 장치인 제2 메모리 시스템(110B)의 블록을 삭제하고, 제1 메모리 시스템(110A)에 저장된 데이터를 제2 메모리 시스템(110B)에 이동시킬 수 있다. 이후, 호스트(102)는 제2 메모리 시스템(110B)에서 메타 데이터를 로딩(loading)할 수 있다.Meanwhile, a device having a high priority in the
도 2는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.2 is a diagram schematically illustrating an example of a data processing system including a memory system according to an exemplary embodiment of the inventive concept.
도 2를 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.Referring to FIG. 2, the
그리고, 호스트(102)는, 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 유무선 전자 장치들을 포함한다.In addition, the
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은, 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템으로, 윈도우(windows) 및 크롬(chrome) 등을 포함하고, 기업용 운영 시스템은, 고성능을 확보 및 지원하도록 특성화된 시스템으로, 윈도 서버(windows server), 리눅스(linux) 및 유닉스(unix) 등을 포함할 수 있다. 아울러, 운영 시스템에서의 모바일 운영 시스템은, 사용자들에게 이동성 서비스 제공 기능 및 시스템의 절전 기능을 지원하도록 특성화된 시스템으로, 안드로이드(android), iOS, 윈도 모바일(windows mobile) 등을 포함할 수 있다. 이때, 호스트(102)는, 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자 요청(user request)에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다, 여기서, 호스트(102)는, 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드들에 해당하는 동작들, 즉 사용자 요청에 상응하는 동작들을 수행한다.In addition, the
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.In addition, the
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.In addition, the storage devices for implementing the
그리고, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함한다.The
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 보다 개선될 수 있다. 아울러, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어 메모리 카드를 구성할 수도 있으며, 일 예로 PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.Here, the
또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.In another example, the
한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 여기서, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들(152,154,156)은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 복수의 메모리 블록들(152,154,156)이 각각 포함된 복수의 플래인들(plane)을 포함하며, 특히 복수의 플래인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 아울러, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.Meanwhile, the
그리고, 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.The
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 파워 관리 유닛(PMU: Power Management Unit)(140), 메모리 인터페이스(Memory I/F) 유닛(142), 및 메모리(Memory)(144)를 포함한다.More specifically, the
또한, 호스트 인터페이스 유닛(132)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다. 여기서, 호스트 인터페이스 유닛(132)은, 호스트(102)와 데이터를 주고 받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.In addition, the
아울러, ECC 유닛(138)은, 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정하며, ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성하며, 패리티 비트가 부가된 데이터는, 메모리 장치(150)에 저장될 수 있다. 그리고, ECC 디코더(ECC decoder)는, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 다시 말해, ECC 유닛(138)은, 메모리 장치(150)로부터 리드한 데이터를 에러 정정 디코딩(error correction decoding)한 후, 에러 정정 디코딩의 성공 여부를 판단하고, 판단 결과에 따라 지시 신호, 예컨대 에러 정정 성공(success)/실패(fail) 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. 이때, ECC 유닛(138)은, 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패 신호를 출력할 수 있다.In addition, the
여기서, ECC 유닛(138)은, LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 모듈, 시스템, 또는 장치를 모두 포함할 수 있다.In this case, the
그리고, PMU(140)는, 컨트롤러(130)의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리한다.The
또한, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스가 된다. 여기서, 메모리 인터페이스 유닛(142)은, 메모리 장치(150)가 플래시 메모리, 특히 일 예로 메모리 장치(150)가 NAND 플래시 메모리일 경우에 NAND 플래시 컨트롤러(NFC: NAND Flash Controller)로서, 프로세서(134)의 제어에 따라, 메모리 장치(150)의 제어 신호를 생성하고 데이터를 처리한다. 그리고, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)와 메모리 장치(150) 간의 커맨드 및 데이터를 처리하는 인터페이스, 일 예로 NAND 플래시 인터페이스의 동작, 특히 컨트롤러(130)와 메모리 장치(150) 간 데이터 입출력을 지원하며, 메모리 장치(150)와 데이터를 주고 받는 영역으로 플래시 인터페이스 계층(FIL: Flash Interface Layer, 이하 'FIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.In addition, the
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다. 보다 구체적으로 설명하면, 메모리(144)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어, 예컨대 컨트롤러(130)가, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)가, 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 이러한 동작을 메모리 시스템(110), 즉 컨트롤러(130)와 메모리 장치(150) 간이 수행하기 위해 필요한 데이터를 저장한다.In addition, the
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는, 도 2에서 도시한 바와 같이, 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.Herein, the
또한, 메모리(144)는, 전술한 바와 같이, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.In addition, as described above, the
그리고, 프로세서(134)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.The
일 예로, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 여기서, 컨트롤러(130)는, 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작으로 포그라운드(foreground) 동작을 수행, 예컨대 라이트 커맨드에 해당하는 프로그램 동작, 리드 커맨드에 해당하는 리드 동작, 이레이즈 커맨드(erase command)에 해당하는 이레이즈 동작, 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등을 수행할 수 있다.For example, the
그리고, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 여기서, 메모리 장치(150)에 대한 백그라운드 동작은, 메모리 장치(150)의 메모리 블록들(152,154,156)에서 임의의 메모리 블록에 저장된 데이터를 다른 임의의 메모리 블록으로 카피(copy)하여 처리하는 동작, 일 예로 가비지 컬렉션(GC: Garbage Collection) 동작, 메모리 장치(150)의 메모리 블록들(152, 154, 156) 간 또는 메모리 블록들(152, 154, 156)에 저장된 데이터 간을 스왑(swap)하여 처리하는 동작, 일 예로 웨어 레벨링(WL: Wear Leveling) 동작, 컨트롤러(130)에 저장된 맵 데이터를 메모리 장치(150)의 메모리 블록들(152, 154, 156)로 저장하는 동작, 일 예로 맵 플러시(map flush) 동작, 또는 메모리 장치(150)에 대한 배드 관리(bad management)하는 동작, 일 예로 메모리 장치(150)에 포함된 복수의 메모리 블록들(152, 154, 156)에서 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 동작 등을 포함한다.In addition, the
또한, 본 발명의 실시 예에 따른 메모리 시스템에서는, 일 예로, 컨트롤러(130)가, 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 복수의 커맨드 동작들, 예컨대 복수의 라이트 커맨드들에 해당하는 복수의 프로그램 동작들, 복수의 리드 커맨드들에 해당하는 복수의 리드 동작들, 및 복수의 이레이즈 커맨드들에 해당하는 복수의 이레이즈 동작들을 메모리 장치(150)에서 수행할 경우, 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널(channel)들(또는 웨이(way)들)에서, 최상(best)의 채널들(또는 웨이들)을 결정한 후, 최상의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 커맨드들 해당하는 메모리 다이들로 전송하며, 또한 커맨드들에 해당하는 커맨드 동작들을 수행한 메모리 다이들로부터 커맨드 동작들의 수행 결과들을, 최상의 채널들(또는 웨이들)을 통해, 수신한 후, 커맨드 동작들의 수행 결과들을 호스트(120)로 제공한다. 특히, 본 발명의 실시 예에 따른 메모리 시스템에서는, 호스트(102)로부터 복수의 커맨드들을 수신할 경우, 메모리 장치(150)의 메모리 다이들과 연결된 복수의 채널들(또는 웨이들)의 상태를 확인한 후, 채널들(또는 웨이들)의 상태에 상응하여 최상의 전송 채널들(또는 전송 웨이들)을 결정하며, 최상의 전송 채널들(또는 전송 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들을 해당하는 메모리 다이들로 전송한다. 또한, 본 발명의 실시 예에 따른 메모리 시스템에서는, 호스트(102)로부터 수신된 복수의 커맨드들을 해당하는 커맨드 동작들을 메모리 장치(150)의 메모리 다이들에서 수행한 후, 메모리 장치(150)의 메모리 다이들에 연결된 복수의 채널들(또는 웨이들)에서, 채널들(또는 웨이들)의 상태에 상응한 최상의 수신 채널들(또는 수신 웨이들)을 통해, 커맨드 동작들에 대한 수행 결과들을, 메모리 장치(150)의 메모리 다이들로부터 수신하며, 메모리 장치(150)의 메모리 다이들로부터 수신된 수행 결과들을, 호스트(102)로부터 수신된 복수의 커맨드들에 대한 응답으로, 호스트(102)로 제공한다.In addition, in the memory system according to an embodiment of the present disclosure, for example, the
여기서, 컨트롤러(130)는, 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널들(또는 웨이들)의 상태를 확인, 예컨대 채널들(또는 웨이들)의 비지(busy) 상태, 레디(ready) 상태, 액티브(active) 상태, 아이들(idle) 상태, 정상(normal) 상태, 비정상(abnormal) 상태 등을 확인한 후, 채널들(또는 웨이들)의 상태에 따라 최상의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들을, 해당하는 메모리 다이들로 전송, 다시 말해 최상의 전송 채널들(또는 전송 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 커맨드 동작들의 수행을, 해당하는 메모리 다이들로 요청한다. 또한, 컨트롤러(130)는, 최상의 전송 채널들(또는 전송 웨이들)을 통한 커맨드 동작들의 수행 요청에 상응하여, 해당하는 메모리 다이들로부터 커맨드 동작들의 수행 결과들을 수신하며, 이때 채널들(또는 웨이들)의 상태에 따라 최상의 채널들(또는 웨이들), 다시 말해 최상의 수신 채널들(또는 수신 웨이들)을 통해, 커맨드 동작들의 수행 결과들을 수신한다. 그리고, 컨트롤러(130)는, 최상의 전송 채널들(또는 전송 웨이들)을 통해 전송되는 커맨드들의 디스크립터(descriptor)와, 최상의 수신 채널들(또는 수신 웨이들)을 통해 수신되는 수행 결과들의 디스크립터 간을, 매칭(matching)한 후, 호스트(102)로부터 수신된 커맨드들에 해당하는 커맨드 동작들의 수행 결과들을, 호스트(102)로 제공한다.Here, the
여기서, 커맨드들의 디스크립터에는, 커맨드들에 해당하는 데이터 정보 또는 위치 정보, 예컨대 라이트 커맨드들 또는 리드 커맨드들에 해당하는 데이터의 어드레스(일 예로, 데이터의 논리적 페이지 번호) 또는 데이터가 저장된 위치의 어드레스(일 예로, 메모리 장치(150)의 물리적 페이지 정보) 등, 및 커맨드들이 전송된 전송 채널들(또는 전송 웨이들)의 지시 정보, 예컨대 전송 채널들(또는 전송 웨이들)의 식별자(일 예로, 채널 번호(또는 웨이 번호)) 등이 포함될 수 있다. 또한, 수행 결과들의 디스크립터에는, 수행 결과들에 해당하는 데이터 정보 또는 위치 정보, 예컨대 라이트 커맨드들에 해당하는 프로그램 동작들의 데이터 또는 리드 커맨드들에 해당하는 리드 동작들의 데이터에 대한 어드레스(일 예로, 데이터에 대한 논리적 페이지 번호) 또는 프로그램 동작들 또는 리드 동작들이 수행된 위치의 어드레스(일 예로, 메모리 장치(150)의 물리적 페이지 정보) 등, 및 커맨드 동작들이 요청된 채널들(또는 웨이들), 다시 말해 커맨드들이 전송된 전송 채널들(또는 전송 웨이들)의 지시 정보, 예컨대 전송 채널들(또는 전송 웨이들)의 식별자(일 예로, 채널 번호(또는 웨이 번호)) 등이 포함될 수 있다. 아울러, 커맨드들의 디스크립터 및 수행 결과들의 디스크립터에 포함된 정보들, 예컨대 데이터 정보, 위치 정보, 또는 채널들(또는 웨이들)의 지시 정보는, 컨텍스트(context) 형태 또는 태그(tag) 형태로, 디스크립터에 포함될 수 있다.Here, the descriptor of the command may include data information or position information corresponding to the commands, for example, an address of data corresponding to write commands or read commands (for example, a logical page number of data) or an address of a location where data is stored ( For example, the physical page information of the
즉, 본 발명의 실시 예에 따른 메모리 시스템(110)에서는, 호스트(102)로부터 수신되는 복수의 커맨드들, 및 커맨드들에 해당하는 복수의 커맨드 동작들의 수행 결과들을, 메모리 장치(150)의 메모리 다이들에 연결된 복수의 채널들(또는 웨이들)에서, 최상의 채널들(또는 웨이들)을 통해, 송수신한다. 특히, 본 발명의 실시 예에 따른 메모리 시스템(110)에서는, 메모리 장치(150)의 메모리 다이들에 연결된 복수의 채널들(또는 웨이들)의 상태에 상응하여, 커맨드들이 메모리 장치(150)의 메모리 다이들로 전송되는 전송 채널들(또는 전송 웨이들)과, 커맨드 동작들의 수행 결과들이 메모리 장치(150)의 메모리 다이들로부터 수신되는 수신 채널들(또는 수신 웨이들)을, 각각 독립적으로 관리한다. 예컨대, 메모리 시스템(110)에서의 컨트롤러(130)는, 복수의 채널들(또는 웨이들)의 상태에 상응하여, 복수의 채널들(또는 웨이들)에서, 제1커맨드가 전송되는 전송 채널(또는 전송 웨이)과, 제1커맨드에 해당하는 제1커맨드 동작의 수행 결과가 수신되는 수신 채널(또는 수신 웨이)을, 각각 독립적인 최상의 채널들(또는 웨이들)로 결정, 일 예로 전송 채널(또는 전송 웨이)을 제1최상의 채널(또는 웨이)로 결정하고, 수신 채널(또는 수신 웨이)을 제1최상의 채널(또는 웨이)로 결정하거나 제2최상의 채널(또는 웨이)로 결정한 후, 각각 독립적인 최상의 채널들(또는 웨이들)을 통해, 제1커맨드의 전송과, 제1커맨드 동작의 수행 결과의 수신을, 각각 수행한다.That is, in the
그러므로, 본 발명의 실시 예에 따른 메모리 시스템(110)에서는, 메모리 장치(150)의 복수의 메모리 다이들과 연결된 복수의 채널들(또는 웨이들)을 보다 효율적으로 사용하며, 특히 각각 독립적인 최상의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들과, 커맨드들에 해당하는 커맨드 동작들의 수행 결과들을, 각각 송수신함으로써, 메모리 시스템(110)의 동작 성능을 보다 향상시킬 수 있다. 여기서, 후술할 본 발명의 실시 예에서는, 설명의 편의를 위해, 메모리 시스템(110)의 메모리 장치(150)에 포함된 메모리 다이들에 대한 복수의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들과, 커맨드들에 해당하는 커맨드 동작들의 수행 결과들을, 송수신하는 경우를 일 예로 하여 설명하지만, 컨트롤러(130) 및 메모리 장치(150)를 각각 포함한 복수의 메모리 시스템들에서, 각각의 메모리 시스템들에 대한 복수의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들과, 커맨드들에 해당하는 커맨드 동작들을 각각의 메모리 시스템들에서 수행한 이후의 수행 결과들을, 송수신하는 경우에도 동일하게 적용될 수 있다. 그리고, 본 발명의 실시 예에 따른 메모리 시스템에서 호스트(102)로부터 복수의 커맨드들을 수신할 경우, 복수의 커맨드들의 전송, 복수의 커맨드들에 해당하는 커맨드 동작들의 수행, 및 커맨드 동작들에 대한 수행 결과들의 전송을, 처리함에 대해서는, 이하 도 5 내지 도 9에서 보다 구체적으로 설명할 것이므로, 여기서는 그에 관한 구체적인 설명을 생략하기로 한다.Therefore, in the
아울러, 컨트롤러(130)의 프로세서(134)에는, 메모리 장치(150)의 배드 관리를 수행하기 위한 관리 유닛(도시하지 않음)이 포함될 수 있으며, 관리 유닛은, 메모리 장치(150)에 포함된 복수의 메모리 블록들(152, 154, 156)에서 배드 블록을 확인한 후, 확인된 배드 블록을 배드 처리하는 배드 블록 관리를 수행한다. 여기서, 배드 관리는, 메모리 장치(150)가 플래시 메모리, 예컨대 낸드 플래시 메모리일 경우, 낸드의 특성으로 인해 데이터 라이트, 예컨대 데이터 프로그램(program) 시에 프로그램 실패(program fail)가 발생할 수 있으며, 프로그램 실패가 발생한 메모리 블록을 배드(bad) 처리한 후, 프로그램 실패된 데이터를 새로운 메모리 블록에 라이트, 즉 프로그램하는 것을 의미한다. 또한, 메모리 장치(150)가, 전술한 바와 같이, 3차원 입체 스택 구조를 가질 경우에는, 프로그램 실패에 따라 해당 블록을 배드 블록으로 처리하면, 메모리 장치(150)의 사용 효율 및 메모리 시스템(100)의 신뢰성이 급격하게 저하되므로, 보다 신뢰성 있는 배드 블록 관리 수행이 필요하다. In addition, the
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템 내 컨트롤러를 설명한다.3 illustrates a controller in a memory system according to another embodiment of the present invention.
도 3을 참조하면, 호스트(102) 및 메모리 장치(150)와 연동하는 컨트롤러(130)는 호스트 인터페이스 유닛(132), 플래시 변환 계층(FTL) 유닛(40), 메모리 인터페이스 유닛(142) 및 메모리 소자(144)를 포함할 수 있다. Referring to FIG. 3, the
도 3에서 도시되지 않았지만, 실시예에 따라, 도 2에서 설명한 ECC 유닛(138)은 플래시 변환 계층(FTL) 유닛(40)에 포함될 수 있다. 실시예에 따라, ECC 유닛(138)은 컨트롤러(130) 내 별도의 모듈, 회로, 또는 펌웨어 등으로 구현될 수도 있다.Although not shown in FIG. 3, according to an embodiment, the
호스트 인터페이스 유닛(132)은 호스트(102)로부터 전달되는 명령, 데이터 등을 주고받기 위한 것이다. 예를 들어, 호스트 인터페이스 유닛(132)은 호스트(102)로부터 전달되는 명령, 데이터 등을 순차적으로 저장한 뒤, 저장된 순서에 따라 출력할 수 있는 명령큐(56), 명령큐(56)로부터 전달되는 명령, 데이터 등을 분류하거나 처리 순서를 조정할 수 있는 버퍼관리자(52), 및 버퍼관리자(52)로부터 전달된 명령, 데이터 등의 처리를 위한 이벤트를 순차적으로 전달하기 위한 이벤트큐(54)를 포함할 수 있다.The
호스트(102)로부터 명령, 데이터는 동일한 특성의 복수개가 연속적으로 전달될 수도 있고, 서로 다른 특성의 명령, 데이터가 뒤 섞여 전달될 수도 있다. 예를 들어, 데이터를 읽기 위한 명령어가 복수 개 전달되거나, 읽기 및 프로그램 명령이 교번적으로 전달될 수도 있다. 호스트 인터페이스 유닛(132)은 호스트(102)로부터 전달된 명령, 데이터 등을 명령큐(56)에 먼저 순차적으로 저장한다. 이후, 호스트(102)로부터 전달된 명령, 데이터 등의 특성에 따라 컨트롤러(130)가 어떠한 동작을 수행할 지를 예측할 수 있으며, 이를 근거로 명령, 데이터 등의 처리 순서나 우선 순위를 결정할 수도 있다. 또한, 호스트(102)로부터 전달된 명령, 데이터 등의 특성에 따라, 호스트 인터페이스 유닛(132) 내 버퍼관리자(52)는 명령, 데이터 등을 메모리 소자(144)에 저장할 지, 플래시 변환 계층(FTL) 유닛(40)으로 전달할 지도 결정할 수도 있다. 이벤트큐(54)는 호스트(102)로부터 전달된 명령, 데이터 등에 따라 메모리 시스템 혹은 컨트롤러(130)가 내부적으로 수행, 처리해야 하는 이벤트를 버퍼관리자(52)로부터 수신한 후, 수신된 순서대로 플래시 변환 계층(FTL) 유닛(40)에 전달할 수 있다.Commands and data from the
실시예에 따라, 플래시 변환 계층(FTL) 유닛(40)은 이벤트규(54)로부터 수신된 이벤트를 관리하기 위한 호스트 요구 관리자(Host Request Manager(HRM), 46), 맵 데이터를 관리하는 맵데이터 관리자(Map Manger(MM), 44), 가비지 컬렉션 또는 웨어 레벨링을 수행하기 위한 상태 관리자(42), 메모리 장치 내 블록에 명령을 수행하기 위한 블록 관리자(48)를 포함할 수 있다.According to an embodiment, the flash translation layer (FTL)
예를 들면, 호스트 요구 관리자(HRM, 46)는 맵데이터 관리자(MM, 44) 및 블록 관리자(48)를 사용하여 호스트 인터페이스 유닛(132)으로부터 수신된 읽기 및 프로그램 명령, 이벤트에 따른 요청을 처리할 수 있다. 호스트 요구 관리자(HRM, 46)는 전달된 요청의 논리적 주소에 해당하는 물리적 주소를 파악하기 위해 맵데이터 관리자(MM, 44)에 조회 요청을 보내고 물리적 주소에 대해 메모리 인터페이스 유닛(142)에 플래시 읽기 요청을 전송하여 읽기 요청을 처리할 수 있다. 한편, 호스트 요구 관리자(HRM, 46)는 먼저 블록 관리자(48)에 프로그램 요청을 전송함으로써 미기록된(데이터가 없는) 메모리 장치의 특정 페이지에 데이터를 프로그램한 다음, 맵데이터 관리자(MM, 44)에 프로그램 요청에 대한 맵 갱신(update) 요청을 전송함으로써 논리적-물리적 주소의 매핑 정보에 프로그램한 데이터에 대한 내용을 업데이트할 수 있다.For example, the host request manager (HRM) 46 uses the map data manager (MM, 44) and the
여기서, 블록 관리자(48)는 호스트 요구 관리자(HRM, 46), 맵데이터 관리자(MM, 44), 및 상태 관리자(42)가 요청한 프로그램 요청을 메모리 장치(150)를 위한 프로그램 요청으로 변환하여 메모리 장치(150) 내 블록을 관리할 수 있다. 메모리 시스템(110, 도 2 참조)의 프로그램 혹은 쓰기 성능을 극대화하기 위해 블록 관리자(48)는 프로그램 요청을 수집하고 다중 평면 및 원샷 프로그램 작동에 대한 플래시 프로그램 요청을 메모리 인터페이스 유닛(142)으로 보낼 수 있다. 또한, 다중 채널 및 다중 방향 플래시 컨트롤러의 병렬 처리를 최대화하기 위해 여러 가지 뛰어난 플래시 프로그램 요청을 메모리 인터페이스 유닛(142)으로 전송할 수도 있다. Here, the
한편, 블록 관리자(48)는 유효 페이지 수에 따라 플래시 블록을 관리하고 여유 블록이 필요한 경우 유효한 페이지가 없는 블록을 선택 및 지우고, 쓰레기(garbage) 수집이 필요한 경우 가장 적게 유효한 페이지를 포함하고 있는 블록을 선택할 수 있다. 블록 관리자(48)가 충분한 빈 블록을 가질 수 있도록, 상태 관리자(42)는 가비지 수집을 수행하여 유효 데이터를 모아 빈 블록으로 이동시키고, 이동된 유효 데이터를 포함하고 있었던 블록들을 삭제할 수 있다. 블록 관리자(48)가 상태 관리자(42)에 대해 삭제될 블록에 대한 정보를 제공하면, 상태 관리자(42)는 먼저 삭제될 블록의 모든 플래시 페이지를 확인하여 각 페이지가 유효한지 여부를 확인할 수 있다. 예를 들어, 각 페이지의 유효성을 판단하기 위해, 상태 관리자(42)는 각 페이지의 스페어(Out Of Band, OOB) 영역에 기록된 논리 주소를 식별한 뒤, 페이지의 실제 주소와 맵 관리자(44)의 조회 요청에서 얻은 논리 주소에 매핑된 실제 주소를 비교할 수 있다. 상태 관리자(42)는 각 유효한 페이지에 대해 블록 관리자(48)에 프로그램 요청을 전송하고, 프로그램 작업이 완료되면 맵 관리자(44)의 갱신을 통해 매핑 테이블이 업데이트될 수 있다.On the other hand, the
맵 관리자(44)는 논리적-물리적 매핑 테이블을 관리하고, 호스트 요구 관리자(HRM, 46) 및 상태 관리자(42)에 의해 생성된 조회, 업데이트 등의 요청을 처리할 수 있다. 맵 관리자(44)는 전체 매핑 테이블을 플래시 메모리에 저장하고, 메몰시 소자(144) 용량에 따라 매핑 항목을 캐시할 수도 있다. 조회 및 업데이트 요청을 처리하는 동안 맵 캐시 미스가 발생하면, 맵 관리자(44)는 메모리 인터페이스 유닛(142)에 읽기 요청을 전송하여 메모리 장치(150)에 저장된 매핑 테이블을 로드(load)할 수 있다. 맵 관리자(44)의 더티 캐시 블록 수가 특정 임계 값을 초과하면 블록 관리자(48)에 프로그램 요청을 보내서 깨끗한 캐시 블록을 만들고 더티 맵 테이블이 메모리 장치(150)에 저장될 수 있다.The
한편, 가비지 컬렉션이 수행되는 경우, 상태 관리자(42)가 유효한 페이지를 복사하는 동안 호스트 요구 관리자(HRM, 46)는 페이지의 동일한 논리 주소에 대한 데이터의 최신 버전을 프로그래밍하고 업데이트 요청을 동시에 발행할 수 있다. 유효한 페이지의 복사가 정상적으로 완료되지 않은 상태에서 상태 관리자(42)가 맵 업데이트를 요청하면 맵 관리자(44)는 매핑 테이블 업데이트를 수행하지 않을 수도 있다. 맵 관리자(44)는 최신 맵 테이블이 여전히 이전 실제 주소를 가리키는 경우에만 맵 업데이트를 수행하여 정확성을 보장할 수 있다.On the other hand, if garbage collection is performed, the host request manager (HRM) 46 may program the latest version of the data for the same logical address of the page and issue an update request simultaneously while the state manager 42 copies a valid page. Can be. The
메모리 장치(150)는, 복수의 메모리 블록들을, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(SLC: Single Level Cell) 메모리 블록 및 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록 등으로 포함할 수 있다. 여기서, SLC 메모리 블록은, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, 데이터 연산 성능이 빠르며 내구성이 높다. 그리고, MLC 메모리 블록은, 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 또는 그 이상의 비트)를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, SLC 메모리 블록보다 큰 데이터 저장 공간을 가짐, 다시 말해 고집적화할 수 있다. 특히, 메모리 장치(150)는, MLC 메모리 블록으로, 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 MLC 메모리 블록뿐만 아니라, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록, 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(QLC: Quadruple Level Cell) 메모리 블록, 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 메모리 블록 등을 포함할 수 있다.The
여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 메모리 장치(150)가, 플래시 메모리, 예컨대 NAND 플래시 메모리 등과 같은 비휘발성 메모리 등으로 구현되는 것을 일 예로 설명하지만, 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 및 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리들 중 어느 하나의 메모리로 구현될 수도 있다.Here, in an embodiment of the present disclosure, for convenience of description, the
도 4 내지 도 5는 본 발명의 실시 예에 따른 메모리 시스템에서 복수의 커맨드들에 해당하는 복수의 커맨드 동작들을 수행할 경우의 일 예를 개략적으로 설명하기 위한 도면이다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 도 2에 도시한 메모리 시스템(110)에서 호스트(102)로부터 복수의 커맨드들을 수신하여 커맨드들에 해당하는 커맨드 동작들을 수행, 예컨대 호스트(102)로부터 복수의 라이트 커맨드(write command)들을 수신하여 라이트 커맨드들에 해당하는 프로그램 동작들을 수행하거나, 호스트(102)로부터 복수의 리드 커맨드(read command)들을 수신하여 리드 커맨드들에 해당하는 리드 동작들을 수행, 호스트(102)로부터 수신된 복수의 이레이즈 커맨드(erase command)들을 수신하여 이레이즈 커맨드들에 해당하는 이레이즈 동작들을 수행, 또는 호스트(102)로부터 복수의 라이트 커맨드들 및 복수의 리드 커맨드들을 함께 수신하여 라이트 커맨드들 및 리드 커맨드들에 해당하는 프로그램 동작들 및 리드 동작들을 수행할 경우를 일 예로 하여 보다 구체적으로 설명하기로 한다.4 to 5 are diagrams for describing an example in the case of performing a plurality of command operations corresponding to a plurality of commands in a memory system according to an embodiment of the present invention. Here, in the embodiment of the present disclosure, for convenience of description, the
여기서, 본 발명의 실시 예에서는, 호스트(102)로부터 복수의 커맨드들을 수신하여, 호스트(102)로부터 수신된 커맨드들에 해당하는 복수의 커맨드 동작들을 수행할 경우, 호스트(102)로부터 수신된 복수의 커맨드들을, 컨트롤러(130)와 메모리 장치(150) 간, 특히 메모리 장치(150)에 포함된 복수의 메모리 다이들에 대한 복수의 채널(channel)들(또는 웨이(way)들)을 통해, 메모리 장치(150), 특히 메모리 장치(150)의 해당하는 메모리 다이들로 전송하며, 또한 메모리 장치(150)의 메모리 다이들에서 수행된 커맨드 동작들의 수행 결과들을, 복수의 채널들(또는 웨이들)을 통해 수신한 후, 호스트(102)로부터 수신된 커맨드들의 응답으로, 수행 결과들을 호스트(102)로 제공한다. 여기서, 본 발명의 실시 예에 따른 메모리 시스템(110)에서의 컨트롤러(130)는, 복수의 채널들(또는 웨이들)에 대한 상태를 확인한 후, 채널들 또는 웨이들의 상태에 상응하여, 복수의 채널들(또는 웨이들)에서, 각각 독립적으로 최상(best)의 채널들(또는 웨이들)을 결정하며, 최상의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 커맨드들과, 커맨드들에 해당하는 커맨드 동작들의 수행 결과들을 송수신한다.Here, in an embodiment of the present disclosure, when receiving a plurality of commands from the
즉, 본 발명의 실시 예에서는, 호스트(102)로부터 복수의 커맨드들을 수신할 경우, 복수의 메모리 다이들이 포함된 메모리 장치(150)에서의 복수의 채널들(또는 웨이들)의 상태를 확인한 후, 채널들(또는 웨이들)의 상태에 상응하여 최상의 채널들(또는 웨이들)을, 커맨드들의 전송 채널들(또는 전송 웨이들)로 결정하며, 또한 호스트(102)로부터 수신된 커맨드들에 해당하는 커맨드 동작들을 메모리 장치(150)의 메모리 다이들에서 수행할 경우, 채널들(또는 웨이들)의 상태에 상응하여 최상의 채널들(또는 웨이들)을, 커맨드 동작들에 대한 수행 결과들의 수신 채널들(또는 수신 웨이들)로 결정한다. 여기서, 본 발명의 실시 예에 따른 메모리 시스템(110)에서의 컨트롤러(130)는, 복수의 채널들(또는 웨이들)의 비지(busy) 상태, 레디(ready) 상태, 액티브(active) 상태, 아이들(idle) 상태, 정상(normal) 상태, 비정상(abnormal) 상태 등을 확인한 후, 채널들(또는 웨이들)의 상태에 따라, 복수의 채널들(또는 웨이들)에서 최상의 채널들(또는 웨이들)을, 커맨드들의 전송 채널들(또는 전송 웨이들)과, 수행 결과들의 수신 채널들(또는 수신 웨이들)로, 각각 독립적으로 결정한다. 예컨대, 컨트롤러(130)는, 복수의 채널들(또는 웨이들)에서 제1최상의 채널들(또는 웨이들)을, 호스트(102)로부터 수신된 제1커맨드들에 대한 전송 채널들(또는 전송 웨이들)로 결정하고, 제1최상의 채널들(또는 웨이들) 또는 제2최상의 채널들(또는 웨이들)을, 제1커맨드들에 해당하는 제1커맨드 동작들의 수행 결과들에 대한 수신 채널들(또는 수신 웨이들)로 결정하며, 각각 독립적인 최상의 채널들(또는 웨이들)을 통해, 제1커맨드들의 전송과, 제1커맨드 동작들의 수행 결과들의 수신을, 각각 수행한다.That is, in an embodiment of the present disclosure, when receiving a plurality of commands from the
그리고, 본 발명의 실시 예에 따른 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터 수신된 복수의 커맨드들과, 메모리 장치(150)로부터 수신되는 커맨드 동작들의 수행 결과들 간을 매칭(matching)한 후, 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 커맨드 동작들의 수행 결과들을, 호스트(102)로 제공한다. 이때, 컨트롤러(130)는, 최상의 전송 채널들(또는 전송 웨이들)을 통해 전송되는 커맨드들의 디스크립터(descriptor)와, 최상의 수신 채널들(또는 수신 웨이들)을 통해 수신되는 수행 결과들의 디스크립터 간을, 매칭한 후, 호스트(102)로부터 수신된 커맨드들에 해당하는 커맨드 동작들의 수행 결과들을, 커맨드들에 대한 응답으로 호스트(102)로 제공한다. 여기서, 커맨드들의 디스크립터에는, 커맨드들에 해당하는 데이터 정보 또는 위치 정보, 예컨대 라이트 커맨드들 또는 리드 커맨드들에 해당하는 데이터의 어드레스(일 예로, 데이터의 논리적 페이지 번호) 또는 데이터가 저장된 위치의 어드레스(일 예로, 메모리 장치(150)의 물리적 페이지 정보) 등, 및 커맨드들이 전송된 전송 채널들(또는 전송 웨이들)의 지시 정보, 예컨대 전송 채널들(또는 전송 웨이들)의 식별자(일 예로, 채널 번호(또는 웨이 번호)) 등이 포함될 수 있다. 또한, 수행 결과들의 디스크립터에는, 수행 결과들에 해당하는 데이터 정보 또는 위치 정보, 예컨대 라이트 커맨드들에 해당하는 프로그램 동작들의 데이터 또는 리드 커맨드들에 해당하는 리드 동작들의 데이터에 대한 어드레스(일 예로, 데이터에 대한 논리적 페이지 번호) 또는 프로그램 동작들 또는 리드 동작들이 수행된 위치의 어드레스(일 예로, 메모리 장치(150)의 물리적 페이지 정보) 등, 및 커맨드 동작들이 요청된 채널들(또는 웨이들), 다시 말해 커맨드들이 전송된 전송 채널들(또는 전송 웨이들)의 지시 정보, 예컨대 전송 채널들(또는 전송 웨이들)의 식별자(일 예로, 채널 번호(또는 웨이 번호)) 등이 포함될 수 있다. 아울러, 커맨드들의 디스크립터 및 수행 결과들의 디스크립터에 포함된 정보들, 예컨대 데이터 정보, 위치 정보, 또는 채널들(또는 웨이들)의 지시 정보는, 컨텍스트(context) 형태 또는 태그(tag) 형태로, 디스크립터에 포함될 수 있다.In addition, the
그러므로, 본 발명의 실시 예에 따른 메모리 시스템(110)에서는, 메모리 장치(150)의 복수의 메모리 다이들과 연결된 복수의 채널들(또는 웨이들)을 보다 효율적으로 사용하며, 특히 각각 독립적인 최상의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들과, 커맨드들에 해당하는 커맨드 동작들의 수행 결과들을, 각각 송수신함으로써, 메모리 시스템(110)의 동작 성능을 보다 향상시킬 수 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 메모리 시스템(110)의 메모리 장치(150)에 포함된 메모리 다이들에 대한 복수의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들과, 커맨드들에 해당하는 커맨드 동작들의 수행 결과들을, 송수신하는 경우를 일 예로 하여 설명하지만, 컨트롤러(130) 및 메모리 장치(150)를 각각 포함한 복수의 메모리 시스템들에서, 각각의 메모리 시스템들에 대한 복수의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들과, 커맨드들에 해당하는 커맨드 동작들을 각각의 메모리 시스템들에서 수행한 이후의 수행 결과들을, 송수신하는 경우에도 동일하게 적용될 수 있다.Therefore, in the
다시 말해, 본 발명의 실시 예에서는, 컨트롤러(130)와 메모리 장치(150)를 포함한 메모리 시스템(110)이 복수개가 존재하는 데이터 처리 시스템에서, 호스트(102)로부터 복수의 커맨드들을 수신할 경우, 복수의 커맨드들에 해당하는 커맨드 동작들이, 컨트롤러(130)와 메모리 장치(150)를 각각 포함한 복수의 메모리 시스템들에서 수행되도록, 호스트(102)로부터 수신된 복수의 커맨드들을, 각각의 메모리 시스템들에 대한 복수의 채널들(또는 웨이들)을 통해 전송하며, 또한 복수의 메모리 시스템들에서의 커맨드 동작들의 수행 결과들을, 각각의 메모리 시스템들에 대한 복수의 채널들(또는 웨이들)을 통해 수신한다. 이때, 본 발명의 실시 예에서는, 복수의 메모리 시스템들에 대한 제어 및 관리 기능을 수행하는 임의의 메모리 시스템, 예컨대 마스터(master) 메모리 시스템이, 각각의 메모리 시스템들에 대한 복수의 채널들(또는 웨이들)에서, 최상의 전송 채널들(또는 전송 웨이들)과 수신 채널들(또는 수신 웨이들)을 각각 독립적으로 결정한 후, 최상의 전송 채널들(또는 전송 웨이들)과 수신 채널들(또는 수신 웨이들)을 통해, 복수의 커맨드들과 커맨드 동작들의 수행 결과들을, 각각 송수신한다.In other words, in an embodiment of the present disclosure, when the
여기서, 본 발명의 실시 예에서는, 복수의 메모리 시스템들의 정보에 상응하여, 복수의 메모리 시스템들에서 제1메모리 시스템을 마스터 메모리 시스템으로 결정하거나, 또는 복수의 메모리 시스템들 간 경쟁(contention)을 통해 제1메모리 시스템을 마스터 메모리 시스템으로 결정한 후, 나머지 메모리 시스템들을 슬레이브(slave) 메모리 시스템들로 결정한다. 또한, 본 발명의 실시 예에서는, 마스터 메모리 시스템의 컨트롤러가, 복수의 메모리 시스템들에 대한 복수의 채널들(또는 웨이들)의 상태를 확인한 후, 채널들(또는 웨이들)의 상태에 상응하여 최상의 채널들(또는 웨이들)을, 각각 독립적으로 전송 채널들(또는 전송 웨이들)과 수신 채널들(또는 수신 웨이들)로 결정한다. 그리고, 본 발명의 실시 예에서는, 마스터 메모리 시스템의 컨트롤러가, 호스트(102)로부터 수신된 복수의 커맨드들을, 최상의 전송 채널들(또는 전송 웨이들)을 통해, 복수의 메모리 시스템들에서 해당하는 메모리 시스템들로 전송하고, 복수의 커맨드들에 해당하는 커맨드 동작들의 수행 결과들을, 최상의 수신 채널들(또는 수신 웨이들)을 통해, 복수의 메모리 시스템들에서 해당하는 메모리 시스템들로부터 수신하며, 커맨드 동작들의 수행 결과들을, 호스트(102)로부터 수신된 복수의 커맨드들에 대한 응답으로 호스트(102)로 제공한다. 여기서, 본 발명의 실시 예에서는, 마스터 메모리 시스템을, 메모리 시스템들의 정보에 따라 또는 메모리 시스템들 간의 경쟁을 통해, 제1메모리 시스템에서 다른 나머지 메모리 시스템들로 변경, 다시 말해 슬레이브 메모리 시스템들에서의 제2메모리 시스템으로, 동적으로 변경할 수 있으며, 제2메모리 시스템이 마스터 메모리 시스템이 될 경우, 제1메모리 시스템은 슬레이브 메모리 시스템이 된다.Here, in an embodiment of the present invention, corresponding to the information of the plurality of memory systems, the first memory system in the plurality of memory systems to determine the master memory system, or through the contention (contention) between the plurality of memory systems After determining the first memory system as the master memory system, the remaining memory systems are determined as slave memory systems. In addition, in an embodiment of the present invention, after the controller of the master memory system checks the states of the plurality of channels (or ways) for the plurality of memory systems, the controller of the master memory system corresponds to the state of the channels (or ways). The best channels (or ways) are determined independently of the transmission channels (or transmission ways) and the reception channels (or reception ways), respectively. In an embodiment of the present disclosure, the controller of the master memory system may transmit a plurality of commands received from the
즉, 본 발명의 실시 예에서는, 전술한 바와 같이, 메모리 시스템(110)에 포함된 컨트롤러(130)가, 메모리 시스템(110)의 메모리 장치(150)에 대한 복수의 채널들(또는 웨이들), 특히 메모리 장치(150)에 포함된 복수의 메모리 다이들과 컨트롤러(130) 간 채널들(또는 웨이들)의 상태를 확인하거나, 또는 복수의 메모리 시스템들에서 임의의 메모리 시스템, 예컨대 마스터 메모리 시스템의 컨트롤러가, 복수의 메모리 시스템들에 대한 복수의 채널들(또는 웨이들), 특히 마스터 메모리 시스템과 나머지 메모리 시스템들, 예컨대 마스터 메모리 시스템과 슬레이브 메모리 시스템들 간 채널들(또는 웨이들)의 상태를 확인한다. 다시 말해, 본 발명의 실시 예에서는, 메모리 장치(150)의 메모리 다이들에 대한 복수의 채널들(또는 웨이들), 또는 복수의 메모리 시스템들에 대한 복수의 채널들(또는 웨이들)이, 비지 상태, 레디 상태, 액티브 상태, 아이들 상태, 정상 상태, 비정상 상태 등인 지를 확인한다. 여기서, 본 발명의 실시 예에서는, 정상 상태에서 레디 상태 또는 아이들 상태의 채널들(또는 웨이들)을 최상의 채널들(또는 웨이들)로 결정할 수 있다. 특히, 본 발명의 실시 예에서는, 복수의 채널들(또는 웨이들)에서, 채널(또는 웨이)의 가용 용량이 정상 범위에 존재하거나 또는 채널(또는 웨이)의 동작 레벨이 정상 범위에 존재하는 채널들(또는 웨이들)을, 최상의 채널들로 결정한다. 여기서, 채널(또는 웨이)의 동작 레벨은, 각 채널들(또는 웨이들)에서의 동작 클럭, 파워 레벨, 전류/전압 레벨, 동작 타이밍, 온도 레벨 등에 의해 결정될 수 있다.That is, in the exemplary embodiment of the present invention, as described above, the
아울러, 본 발명의 실시 예에서는, 호스트(102)로부터 수신된 복수의 라이트 커맨드들에 해당하는 라이트 데이터를, 컨트롤러(130)의 메모리(144)에 포함된 버퍼(buffer)/캐시(cache)에 저장한 후, 버퍼/캐시에 저장된 데이터를 메모리 장치(150)에 포함된 복수의 메모리 블록들에 프로그램하여 저장, 다시 말해 프로그램 동작들을 수행하며, 또한 메모리 장치(150)로의 프로그램 동작들에 상응하여 맵 데이터를 업데이트한 후, 업데이트된 맵 데이터를 메모리 장치(150)에 포함된 복수의 메모리 블록들에 저장할 경우, 즉 호스트(102)로부터 수신된 복수의 라이트 커맨드들에 해당하는 프로그램 동작들을 수행할 경우를 일 예로 하여 설명하기로 한다. 그리고, 본 발명의 실시 예에서는, 메모리 장치(150)에 저장된 데이터에 대해, 호스트(102)로부터 복수의 리드 커맨드들을 수신할 경우, 리드 커맨드들에 해당하는 데이터의 맵 데이터를 확인하여, 메모리 장치(150)로부터 리드 커맨드들에 해당하는 데이터를 리드하며, 리드된 데이터를 컨트롤러(130)의 메모리(144)에 포함된 버퍼/캐시에 저장한 후, 버퍼/캐시에 저장된 데이터를 호스트(102)로부터 제공할 경우, 즉 호스트(102)로부터 수신된 복수의 리드 커맨드들에 해당하는 리드 동작들을 수행할 경우를 일 예로 하여 설명하기로 한다. 또한, 본 발명의 실시 예에서는, 메모리 장치(150)에 포함된 메모리 블록들에 대해, 호스트(102)로부터 복수의 이레이즈 커맨드들을 수신할 경우, 이레이즈 커맨드들에 해당하는 메모리 블록들을 확인한 후, 확인한 메모리 블록들에 저장된 데이터를 이레이즈하며, 이레이즈된 데이터에 상응하여 맵 데이터를 업데이트한 후, 업데이트된 맵 데이터를 메모리 장치(150)에 포함된 복수의 메모리 블록들에 저장할 경우, 즉 호스트(102)로부터 수신된 복수의 이레이즈 커맨드들에 해당하는 이레이즈 동작들을 수행할 경우를 일 예로 하여 설명하기로 한다. 아울러, 본 발명의 실시 예에서는, 아울러, 본 발명의 실시 예에서는, 전술한 호스트(102)로부터 복수의 라이트 커맨드들과 복수의 리드 커맨드들 및 복수의 이레이즈 커맨드들을 수신하여, 복수의 프로그램 동작들과 리드 동작들 및 이레이즈 동작들을 수행할 경우를 일 예로 하여 설명하기로 한다.In addition, in an embodiment of the present invention, write data corresponding to a plurality of write commands received from the
또한, 본 발명의 실시 예에서는, 설명의 편의를 위해, 메모리 시스템(110)에서의 커맨드 동작들을, 컨트롤러(130)가 수행하는 것을 일 예로 하여 설명하지만, 전술한 바와 같이, 컨트롤러(130)에 포함된 프로세서(134)가, 예컨대 FTL을 통해, 수행할 수도 있다. 예컨대, 본 발명의 실시 예에서는, 컨트롤러(130)가, 호스트(102)로부터 수신된 라이트 커맨드들에 해당하는 유저 데이터(user data) 및 메타 데이터(meta data)를, 메모리 장치(150)에 포함된 복수의 메모리 블록들의 임의의 메모리 블록들에 프로그램하여 저장하거나, 호스트(102)로부터 수신된 리드 커맨드들에 해당하는 유저 데이터 및 메타 데이터를, 메모리 장치(150)에 포함된 복수의 메모리 블록들의 임의의 메모리 블록들로부터 리드하여 호스트(102)에 제공하거나, 또는 호스트(102)로부터 수신된 이레이즈 커맨드들에 해당하는 유저 데이터 및 메타 데이터를, 메모리 장치(150)에 포함된 복수의 메모리 블록들의 임의의 메모리 블록들에서 이레이즈한다.In addition, in the embodiment of the present disclosure, for convenience of description, the
여기서, 메타 데이터에는, 프로그램 동작에 상응하여, 메모리 블록들에 저장된 데이터에 대한 논리적/물리적(L2P: Logical to Physical) 정보(이하, '논리적(logical) 정보'라 칭하기로 함)가 포함된 제1맵 데이터, 및 물리적/논리적(P2L: Physical to Logical) 정보(이하, '물리적(physical) 정보'라 칭하기로 함)가 포함된 제2맵 데이터가 포함되며, 또한 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 데이터에 대한 정보, 커맨드에 해당하는 커맨드 동작에 대한 정보, 커맨드 동작이 수행되는 메모리 장치(150)의 메모리 블록들에 대한 정보, 및 커맨드 동작에 상응한 맵 데이터 등에 대한 정보가 포함될 수 있다. 다시 말해, 메타 데이터에는, 호스트(102)로부터 수신된 커맨드에 해당하는 유저 데이터를 제외한 나머지 모든 정보들 및 데이터가 포함될 수 있다.Here, the meta data may include logical / physical (L2P) information (hereinafter, referred to as 'logical information') of data stored in the memory blocks, corresponding to a program operation. Second map data including first map data and physical to logical (P2L) information (hereinafter referred to as 'physical information'), and also received from the
즉, 본 발명의 실시 예에서는, 컨트롤러(130)가 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 커맨드 동작들을 수행, 예컨대 호스트(102)로부터 복수의 라이트 커맨드들을 수신할 경우, 라이트 커맨드들에 해당하는 프로그램 동작들을 수행하며, 이때 라이트 커맨드들에 해당하는 유저 데이터를, 메모리 장치(150)의 메모리 블록들, 예컨대 메모리 블록들에서 이레이즈 동작이 수행된 빈(empty) 메모리 블록들, 오픈 메모리 블록(open memory block)들, 또는 프리 메모리 블록(free memory block)들에 라이트하여 저장하고, 또한 메모리 블록들에 저장된 유저 데이터에 대한 논리적 어드레스(logical address)와 물리적 어드레스(physical address) 간 매핑 정보, 즉 논리적 정보가 기록된 L2P 맵 테이블 또는 L2P 맵 리스트를 포함한 제1맵 데이터와, 유저 데이터가 저장된 메모리 블록들에 대한 물리적 어드레스와 논리적 어드레스 간 매핑 정보, 즉 물리적 정보가 기록된 P2L 맵 테이블 또는 P2L 맵 리스트를 포함한 제2맵 데이터를, 메모리 장치(150)의 메모리 블록들에서의 빈 메모리 블록들, 오픈 메모리 블록들, 또는 프리 메모리 블록들에 라이트하여 저장한다.That is, in the embodiment of the present invention, when the
여기서, 컨트롤러(130)는, 호스트(102)로부터 라이트 커맨드들을 수신할 경우, 라이트 커맨드들에 해당하는 유저 데이터를 메모리 블록들에 라이트하여 저장하고, 메모리 블록들에 저장된 유저 데이터에 대한 제1맵 데이터와 제2맵 데이터 등을 포함하는 메타 데이터를 메모리 블록들에 저장한다. 특히, 컨트롤러(130)는, 유저 데이터의 데이터 세그먼트(data segment)들이 메모리 장치(150)의 메모리 블록들에 저장됨에 상응하여, 메타 데이터의 메타 세그먼트(meta segment)들, 다시 말해 맵 데이터의 맵 세그먼트(map segment)들로 제1맵 데이터의 L2P 세그먼트들과 제2맵 데이터의 P2L 세그먼트들을, 생성 및 업데이트한 후, 메모리 장치(150)의 메모리 블록들에 저장하며, 이때 메모리 장치(150)의 메모리 블록들에 저장된 맵 세그먼트들을, 컨트롤러(130)에 포함된 메모리(144)에 로딩하여, 맵 세그먼트들을 업데이트한다.Here, when receiving the write commands from the
특히, 본 발명의 실시 예에서는, 전술한 바와 같이, 호스트(102)로부터 복수의 라이트 커맨드들을 수신할 경우, 메모리 장치(150)에 대한 복수의 채널들(또는 웨이들)의 상태를 확인, 특히 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널들(또는 웨이들)의 상태를 확인한 후, 채널들(또는 웨이들)의 상태에 상응하여, 최상의 전송 채널들(또는 전송 웨이들)과 최상의 수신 채널들(또는 수신 웨이들)을 각각 독립적으로 결정한다. 그리고, 본 발명의 실시 예에서는, 라이트 커맨드에 해당하는 유저 데이터 및 메타 데이터를, 최상의 전송 채널들(또는 전송 웨이들)을 통해, 메모리 장치(150)의 해당하는 메모리 다이들로 전송하여 저장, 즉 프로그램 동작들을 수행하며, 또한 메모리 장치(150)의 해당하는 메모리 다이들에서 프로그램 동작들의 수행 결과들을, 최상의 수신 채널들(또는 수신 웨이들)을 통해, 메모리 장치(150)의 해당하는 메모리 다이들로부터 수신하여, 호스트(102)로 제공한다.In particular, in the embodiment of the present invention, as described above, when receiving a plurality of write commands from the
아울러, 컨트롤러(130)는, 호스트(102)로부터 복수의 리드 커맨드들을 수신할 경우, 리드 커맨드들에 해당하는 리드 데이터를, 메모리 장치(150)로부터 리드하여, 컨트롤러(130)의 메모리(144)에 포함된 버퍼/캐시에 저장한 후, 버퍼/캐시에 저장된 데이터를 호스트(102)로부터 제공하여, 복수의 리드 커맨드들에 해당하는 리드 동작들을 수행한다.In addition, when the
특히, 본 발명의 실시 예에서는, 전술한 바와 같이, 호스트(102)로부터 복수의 리드 커맨드들을 수신할 경우, 메모리 장치(150)에 대한 복수의 채널들(또는 웨이들)의 상태를 확인, 특히 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널들(또는 웨이들)의 상태를 확인한 후, 채널들(또는 웨이들)의 상태에 상응하여, 최상의 전송 채널들(또는 전송 웨이들)과 최상의 수신 채널들(또는 수신 웨이들)을 각각 독립적으로 결정한다. 그리고, 본 발명의 실시 예에서는, 리드 커맨드에 해당하는 유저 데이터 및 메타 데이터의 리드 요청을, 최상의 전송 채널들(또는 전송 웨이들)을 통해, 메모리 장치(150)의 해당하는 메모리 다이들로 전송하여 리드 동작들을 수행하며, 또한 메모리 장치(150)의 해당하는 메모리 다이들에서 리드 동작들의 수행 결과들, 다시 말해 리드 커맨드에 해당하는 유저 데이터 및 메타 데이터를, 최상의 수신 채널들(또는 수신 웨이들)을 통해, 메모리 장치(150)의 해당하는 메모리 다이들로부터 수신하여, 유저 데이터를 호스트(102)로 제공한다.In particular, in the embodiment of the present invention, as described above, when receiving a plurality of read commands from the
또한, 컨트롤러(130)는, 호스트(102)로부터 복수의 이레이즈 커맨드들을 수신할 경우, 이레이즈 커맨드들에 해당하는 메모리 장치(150)의 메모리 블록들을 확인한 후, 메모리 블록들에 대한 이레이즈 동작들을 수행한다.In addition, when the
특히, 본 발명의 실시 예에서는, 전술한 바와 같이, 호스트(102)로부터 복수의 이레이즈 커맨드들을 수신할 경우, 메모리 장치(150)에 대한 복수의 채널들(또는 웨이들)의 상태를 확인, 특히 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널들(또는 웨이들)의 상태를 확인한 후, 채널들(또는 웨이들)의 상태에 상응하여, 최상의 전송 채널들(또는 전송 웨이들)과 최상의 수신 채널들(또는 수신 웨이들)을 각각 독립적으로 결정한다. 그리고, 본 발명의 실시 예에서는, 이레이즈 커맨드에 해당하는 메모리 장치(150)의 메모리 다이들에서 메모리 블록들에 대한 이레이즈 요청을, 최상의 전송 채널들(또는 전송 웨이들)을 통해, 메모리 장치(150)의 해당하는 메모리 다이들로 전송하여 이레이즈 동작들을 수행하며, 또한 메모리 장치(150)의 해당하는 메모리 다이들에서 이레이즈 동작들의 수행 결과들을, 최상의 수신 채널들(또는 수신 웨이들)을 통해, 메모리 장치(150)의 해당하는 메모리 다이들로부터 수신하여, 호스트(102)로 제공한다.In particular, according to an embodiment of the present invention, when receiving a plurality of erase commands from the
이렇게 본 발명의 실시 예에 따른 메모리 시스템(110)에서는, 호스트(102)로부터 복수의 커맨드들, 다시 말해 복수의 라이트 커맨드들과 복수의 리드 커맨드들 및 복수의 이레이즈 커맨드들을 수신할 경우, 특히 복수의 커맨드들을 순차적으로 동시에 수신할 경우, 전술한 바와 같이, 메모리 장치(150)에 대한 복수의 채널들(또는 웨이들)의 상태를 확인한 후, 채널들(또는 웨이들)의 상태에 상응하여, 최상의 전송 채널들(또는 전송 웨이들)과 최상의 수신 채널들(또는 수신 웨이들)을 각각 독립적으로 결정하며, 최상의 전송 채널들(또는 전송 웨이들)을 통해, 복수의 커맨드들에 해당하는 커맨드 동작들의 수행을, 메모리 장치(150)로 요청, 특히 메모리 장치(150)에 포함된 복수의 메모리 다이들에서 해당하는 커맨드 동작들의 수행을 요청하며, 또한 최상의 수신 채널들(또는 수신 웨이들)을 통해, 커맨드 동작들에 대한 수행 결과들을, 메모리 장치(150)의 메모리 다이들로부터 수신한다. 그리고, 본 발명의 실시 예에 따른 메모리 시스템(110)에서는, 최상의 전송 채널들(또는 전송 웨이들)을 통해 전송된 커맨드들과 최상의 수신 채널들(또는 수신 웨이들)을 통해 수신된 수행 결과들 간을 매칭하여, 호스트(102)로부터 수신된 복수의 커맨드들에 대한 응답을, 호스트(102)로 제공한다.Thus, in the
여기서, 본 발명의 실시 예에서는, 전술한 바와 같이, 메모리 시스템(110)에 포함된 컨트롤러(130)가, 메모리 시스템(110)의 메모리 장치(150)에 대한 복수의 채널들(또는 웨이들), 특히 메모리 장치(150)에 포함된 복수의 메모리 다이들과 컨트롤러(130) 간 채널들(또는 웨이들)의 상태를 확인한 후, 메모리 장치(150)에 대한 최상의 전송 채널들(또는 전송 웨이들)과 최상의 수신 채널들(또는 수신 웨이들)을 각각 독립적으로 결정할 뿐만 아니라, 복수의 메모리 시스템들에서 임의의 메모리 시스템, 예컨대 마스터 메모리 시스템의 컨트롤러가, 복수의 메모리 시스템들에 대한 복수의 채널들(또는 웨이들), 특히 마스터 메모리 시스템과 나머지 메모리 시스템들, 예컨대 마스터 메모리 시스템과 슬레이브 메모리 시스템들 간 채널들(또는 웨이들)의 상태를 확인한 후, 메모리 시스템들에 대한 최상의 전송 채널들(또는 전송 웨이들)과 최상의 수신 채널들(또는 수신 웨이들)을 각각 독립적으로 결정한다. 다시 말해, 본 발명의 실시 예에서는, 메모리 장치(150)의 메모리 다이들에 대한 복수의 채널들(또는 웨이들), 또는 복수의 메모리 시스템들에 대한 복수의 채널들(또는 웨이들)이, 비지 상태, 레디 상태, 액티브 상태, 아이들 상태, 정상 상태, 비정상 상태 등인 지를 확인하며, 예컨대 정상 상태에서 레디 상태 또는 아이들 상태의 채널들(또는 웨이들)을 최상의 채널들(또는 웨이들)로 결정한다. 특히, 본 발명의 실시 예에서는, 복수의 채널들(또는 웨이들)에서, 채널(또는 웨이)의 가용 용량이 정상 범위에 존재하거나 또는 채널(또는 웨이)의 동작 레벨이 정상 범위에 존재하는 채널들(또는 웨이들)을, 최상의 채널들로 결정한다. 여기서, 채널(또는 웨이)의 동작 레벨은, 각 채널들(또는 웨이들)에서의 동작 클럭, 파워 레벨, 전류/전압 레벨, 동작 타이밍, 온도 레벨 등에 의해 결정될 수 있다. 또한, 본 발명의 실시 예에서는, 각 메모리 시스템들의 정보, 예컨대 각 메모리 시스템들 또는 각 메모리 시스템들에 포함된 컨트롤러(130) 및 메모리 장치(150)에서의 커맨드 동작들에 대한 능력(capability), 일 예로 커맨드 동작들에 대한 수행 능력(performance capability), 처리 능력(process capability), 처리 속도(process speed), 및 처리 레이턴시(process latency) 등에 상응하여, 복수의 메모리 시스템들에서, 마스터 메모리 시스템을 결정한다. 여기서, 마스터 메모리 시스템은, 복수의 메모리 시스템들 간의 경쟁을 통해, 결정될 수도 있으며, 일 예로 호스트(102)와 각 메모리 시스템들 간의 접속 순위에 따른 경쟁을 통해 결정될 수 있다. 그러면 이하에서는, 도 4 내지 도 5를 참조하여 본 발명의 메모리 시스템에서 복수의 커맨드들에 해당하는 커맨드 동작들의 수행에 대해 보다 구체적으로 설명하기로 한다.Here, in the exemplary embodiment of the present invention, as described above, the
우선, 도 4를 참조하면, 컨트롤러(130)는, 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 커맨드 동작들을 수행, 예컨대 호스트(102)로부터 수신된 복수의 라이트 커맨드들에 해당하는 프로그램 동작들을 수행하며, 이때 라이트 커맨드들에 해당하는 유저 데이터를, 메모리 장치(150)의 메모리 블록들(552,554,562,564,572,574,582,584)에 프로그램하여 저장하며, 또한 메모리 블록들(552,554,562,564,572,574,582,584)로의 프로그램 동작에 상응하여, 유저 데이터에 대한 메타 데이터를 생성 및 업데이트한 후, 메모리 장치(150)의 메모리 블록들(552,554,562,564,572,574,582,584)에 저장한다.First, referring to FIG. 4, the
여기서, 컨트롤러(130)는, 유저 데이터가 메모리 장치(150)의 (552,554,562,564,572,574,582,584)에 포함된 페이지들에 저장됨을 지시하는 정보, 예컨대 제1맵 데이터와 제2맵 데이터를 생성 및 업데이트, 다시 말해 제1맵 데이터의 논리적 세그먼트들, 즉 L2P 세그먼트들과, 제2맵 데이터의 물리적 세그먼트들, 즉 P2L 세그먼트들을, 생성 및 업데이트한 후, 메모리 장치(150)의 메모리 블록들(552,554,562,564,572,574,582,584)에 포함된 페이지들에 저장한다.Herein, the
예컨대, 컨트롤러(130)는, 호스트(102)로부터 수신된 라이트 커맨드들에 해당하는 유저 데이터를, 컨트롤러(130)의 메모리(144)에 포함된 제1버퍼(510)에 캐싱(caching) 및 버퍼링(buffering), 즉 유저 데이터의 데이터 세그먼트들(512)을 데이터 버퍼/캐시인 제1버퍼(510)에 저장한 후, 제1버퍼(510)에 저장된 데이터 세그먼트들(512)을, 메모리 장치(150)의 메모리 블록들(552,554,562,564,572,574,582,584)에 포함된 페이지들에 저장한다. 그리고, 컨트롤러(130)는, 호스트(102)로부터 수신된 라이트 커맨드들에 해당하는 유저 데이터의 데이터 세그먼트들(512)이, 메모리 장치(150)의 메모리 블록들(552,554,562,564,572,574,582,584)에 포함된 페이지들에 프로그램되어 저장됨에 따라, 제1맵 데이터와 제2맵 데이터를 생성 및 업데이트하여, 컨트롤러(130)의 메모리(144)에 포함된 제2버퍼(520)에 저장, 즉 유저 데이터에 대한 제1맵 데이터의 L2P 세그먼트들(522)과 제2맵 데이터의 P2L 세그먼트들(524)을, 맵 버퍼/캐시인 제2버퍼(520)에 저장한다. 여기서, 컨트롤러(130)의 메모리(144)에서 제2버퍼(520)에는, 전술한 바와 같이, 제1맵 데이터의 L2P 세그먼트들(522)과 제2맵 데이터의 P2L 세그먼트들(524)이 저장되거나, 제1맵 데이터의 L2P 세그먼트들(522)에 대한 맵 리스트와, 제2맵 데이터의 P2L 세그먼트들(524)에 대한 맵 리스트가 저장될 수 있다. 아울러, 컨트롤러(130)는, 제2버퍼(520)에 저장된 제1맵 데이터의 L2P 세그먼트들(522)과 제2맵 데이터의 P2L 세그먼트들(524)을, 메모리 장치(150)의 메모리 블록들(552,554,562,564,572,574,582,584)에 포함된 페이지들에 저장한다.For example, the
또한, 컨트롤러(130)는, 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 커맨드 동작들을 수행, 예컨대 호스트(102)로부터 수신된 복수의 리드 커맨드들에 해당하는 리드 동작들을 수행하며, 이때 리드 커맨드들에 해당하는 유저 데이터의 맵 세그먼트들, 예컨대 제1맵 데이터의 L2P 세그먼트들(522)과 제2맵 데이터의 P2L 세그먼트들(524)을, 제2버퍼(520)에 로딩하여 확인한 후, 메모리 장치(150)의 메모리 블록들(552,554,562,564,572,574,582,584)에서 해당하는 메모리 블록들의 페이지에 저장된 유저 데이터를 리드하며, 리드된 유저 데이터의 데이터 세그먼트들(512)을, 제1버퍼(510)에 저장한 후, 호스트(102)로 제공한다.In addition, the
아울러, 컨트롤러(130)는, 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 커맨드 동작들을 수행, 예컨대 호스트(102)로부터 수신된 복수의 이레이즈 커맨드들에 해당하는 이레이즈 동작들을 수행하며, 이때 이레이즈 커맨드들에 해당하는 메모리 블록들을, 메모리 장치(150)의 메모리 블록들(552,554,562,564,572,574,582,584)에서 확인한 후, 확인된 메모리 블록들에 대해 이레이즈 동작을 수행한다.In addition, the
또한, 도 5를 참조하면, 메모리 장치(150)는, 복수의 메모리 다이(memory die)들, 예컨대 메모리 다이0(610), 메모리 다이1(630), 메모리 다이2(650), 메모리 다이3(670)을 포함하며, 각각의 메모리 다이들(610,630,650,670)은, 복수의 플래인(plane)들을 포함, 예컨대 메모리 다이0(610)은, 플래인0(612), 플래인1(616), 플래인2(620), 플래인3(624)을 포함하고, 메모리 다이1(630)은, 플래인0(632), 플래인1(636), 플래인2(640), 플래인3(644)을 포함하며, 메모리 다이2(650)는, 플래인0(652), 플래인1(656), 플래인2(660), 플래인3(664)을 포함하고, 메모리 다이3(670)은, 플래인0(672), 플래인1(676), 플래인2(680), 플래인3(684)을 포함한다. 그리고, 메모리 장치(150)에 포함된 메모리 다이들(610,630,650,670)에서의 각 플래인들(612, 616, 620, 624, 632, 636, 640, 644, 652, 656, 660, 664, 672, 676, 680, 684)은, 복수의 메모리 블록들(614, 618, 622, 626, 634, 638, 642, 646, 654, 658, 662, 666, 674, 678, 682, 686)을 포함, 예컨대 앞서 도 2에서 설명한 바와 같이, 복수의 페이지들, 예컨대 2M개의 페이지들(2MPages)을 포함하는 N개의 블록들(Block0, Block1, …, Block N-1)을 포함한다. 아울러, 메모리 장치(150)는, 각각의 메모리 다이들(610,630,650,670)에 대응하는 복수의 버퍼들, 예컨대 메모리 다이0(610)에 대응하는 버퍼0(628), 메모리 다이1(630)에 대응하는 버퍼1(648), 메모리 다이2(650)에 대응하는 버퍼2(668), 및 메모리 다이3(670)에 대응하는 버퍼3(688)을 포함한다.Also, referring to FIG. 5, the
그리고, 메모리 장치(150)에 포함된 버퍼들(628,648,668,688)에는, 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 커맨드 동작들을 수행할 경우, 커맨드 동작들에 상응하는 데이터가 저장된다. 예컨대, 프로그램 동작들을 수행할 경우에는, 프로그램 동작들에 상응하는 데이터가 버퍼들(628,648,668,688)에 저장된 후, 메모리 다이들(610,630,650,670)의 메모리 블록들에 포함된 페이지들에 저장되며, 리드 동작들을 수행할 경우에는, 리드 동작들에 상응하는 데이터가 메모리 다이들(610,630,650,670)의 메모리 블록들에 포함된 페이지들에서 리드되어 버퍼들(628,648,668,688)에 저장된 후, 컨트롤러(130)를 통해 호스트(102)로 제공된다.The
여기서, 본 발명의 실시 예로서 메모리 장치(150)에 포함된 버퍼들(628,648,668,688)이 각각 대응하는 메모리 다이들(610,630,650,670)의 외부에 배치되어 있다. 하지만, 실시예에 따라 각각 대응하는 메모리 다이들(610,630,650,670)의 내부에 포함될 수 있다. 또한, 실시예에 따라, 복수의 버퍼들(628,648,668,688)은 각각의 메모리 다이(610,630,650,670) 내에 포함된 각각의 플래인(612, 616, 620, 624, 632, 636, 640, 644, 652, 656, 660, 664, 672, 676, 680, 684) 또는 각각의 메모리 블록(614, 618, 622, 626, 634, 638, 642, 646, 654, 658, 662, 666, 674, 678, 682, 686)에 대응할 수도 있다. 또한, 실시예에 따라, 메모리 장치(150)에 포함된 버퍼들(628,648,668,688)은 메모리 장치(150)에 포함된 복수의 캐시들 또는 복수의 레지스터(register)들이 될 수도 있다. In this embodiment, the
이하에서는 전술한 메모리 시스템, 예를 들어, 컨트롤러(130)와 메모리 장치(150)를 포함한 메모리 시스템(110)에서 데이터를 전달하는 방법과 장치를 보다 구체적으로 설명한다. 메모리 시스템(110)에 저장되는 데이터의 양은 더욱 커지고 있고, 메모리 시스템(110)은 한번에 많은 양의 데이터를 읽거나 저장하기를 요구 받고 있다. 한편, 메모리 시스템(110) 내 메모리 장치(150)에 저장된 데이터를 읽는 시간 또는 메모리 장치(150)에 데이터를 쓰는 시간은 컨트롤러(130)가 데이터를 처리하는 시간 또는 컨트롤러(130)와 메모리 장치(150) 간에 데이터가 전달되는 시간보다 더 길다. 컨트롤러(130) 혹은 호스트가 데이터를 처리하는 속도보다 메모리 장치(150)에 데이터를 읽거나 쓰는 시간이 상대적으로 큰 차이(예, 2배)를 가지기 때문에, 메모리 시스템(110)이 보다 빠르게 동작하기 위해서 데이터를 전달하는 과정을 보다 효율적으로 개선할 필요가 있으며, 이는 메모리 시스템(110)에 포함되는 버퍼의 크기에도 영향을 줄 수 있다.Hereinafter, a method and apparatus for transferring data in the above-described memory system, for example, the
도 6 내지 도 11은 메모리 시스템의 동작 효율성을 높이는 예들을 설명한다. 구체적으로, 도 6 내지 도 8은 호스트에 포함된 메모리를 메타 데이터를 저장하는 캐시(cashe) 장치로서 사용하는 경우를 설명하고, 도 9 내지 도 11은 호스트에 포함된 메모리의 일부 영역을 메타 데이터 뿐만 아니라 유저 데이터를 임시 저장할 수 있는 장치로 사용하는 경우를 설명한다.6 to 11 illustrate examples of improving operating efficiency of a memory system. Specifically, FIGS. 6 to 8 illustrate a case where a memory included in the host is used as a cache device for storing metadata, and FIGS. 9 to 11 illustrate metadata of a partial region of the memory included in the host. In addition, the case where the user data is used as a temporary storage device will be described.
도 6을 참조하면, 호스트(102)는 프로세서(104), 메모리(106) 및 호스트 컨트롤러 인터페이스(108)를 포함할 수 있다. 메모리 시스템(110)은 컨트롤러(130) 및 메모리 장치(150)를 포함할 수 있다. 도 6에서 설명하는 컨트롤러(130) 및 메모리 장치(150)는 도 1 내지 도 5에서 설명하는 컨트롤러(130) 및 메모리 장치(150)와 유사할 수 있다.Referring to FIG. 6, the
이하에서는, 도 6에서 설명하는 컨트롤러(130) 및 메모리 장치(150)와 도 1 내지 도 5에서 설명하는 컨트롤러(130) 및 메모리 장치(150)에서 기술적으로 구분될 수 있는 내용을 중심으로 설명한다. 특히, 컨트롤러(130) 내 논리 블록(160)은 도 3에서 설명하는 플래시 변환 계층(FTL) 유닛(40)에 대응할 수 있다. 하지만, 실시예에 따라, 컨트롤러(130) 내 논리 블록(160)은 플래시 변환 계층(FTL) 유닛(40)에서 설명하지 않은 역할과 기능을 더 수행할 수 있다.Hereinafter, descriptions will be given based on the technically distinguishable contents of the
호스트(102)는 호스트(102)와 연동하는 메모리 시스템(110)에 비하여 고성능의 프로세서(104) 및 대용량의 메모리(106)를 포함할 수 있다. 호스트(102) 내 프로세서(104) 및 메모리(106)는 메모리 시스템(110)과 달리 공간적 제약이 적고, 필요에 따라 프로세서(104) 및 메모리(106)의 하드웨어적인 업그레이드(upgrade)가 가능한 장점이 있다. 따라서, 메모리 시스템(110)이 동작 효율성을 높이기 위해, 호스트(102)가 가지는 자원(resource)을 활용할 수 있다.The
메모리 시스템(110)이 저장할 수 있는 데이터의 양이 증가하면서, 메모리 시스템(110)에 저장되는 데이터에 대응하는 메타 데이터의 양도 증가한다. 메모리 시스템(110) 내 컨트롤러(130)가 메타 데이터를 로딩(loading)할 수 있는 메모리(144)의 공간은 제한적이므로, 메타 데이터의 양이 증가는 컨트롤러(130)의 동작에 부담을 준다. 예를 들어, 컨트롤러(130)가 메타 데이터를 위해 할당할 수 있는 메모리(144) 내 공간의 제약으로 인해, 메타 데이터의 전부가 아닌 일부를 로딩(loading)할 수 있다. 만약 호스트(102)가 액세스하고자 하는 위치가 일부 로딩된 메타 데이터에 포함되지 않은 경우, 컨트롤러(130)는 로딩(loading)한 메타 데이터의 일부가 갱신되었다면 메모리 장치(150)에 다시 저장해야 하고, 호스트(102)가 액세스하고자 하는 위치에 대응하는 메타 데이터를 메모리 장치(150)로부터 읽어야 한다. 이러한 동작들은 컨트롤러(130)가 호스트(102)가 요구하는 읽기 혹은 쓰기 동작을 수행하기 위해 필요적으로 수행될 수 있으며, 메모리 시스템(110)의 동작 성능을 저하시킬 수 있다.As the amount of data that the
실시예에 따라, 컨트롤러(130)가 사용할 수 있는 메모리(144)에 비하여, 호스트(102)가 포함하는 메모리(106)의 저장 공간은 수십배에서 수천배 클 수 있다. 따라서, 메모리 시스템(110)은 컨트롤러(130)가 사용하는 메타 데이터(166)를 호스트(102) 내 메모리(106)에 전달하여, 호스트(102) 내 메모리(106)가 메모리 시스템(110)이 수행하는 주소변환과정을 위한 캐시(cashe) 메모리로 사용되도록 할 수 있다. 이 경우, 호스트(102)는 메모리 시스템(110)에 명령과 함께 논리적 주소를 전달하지 않고, 메모리(106)에 저장된 메타 데이터(166)를 바탕으로 논리적 주소를 물리적 주소로 변환한 후 명령과 함께 물리적 주소를 메모리 시스템(110)에 전달할 수 있다. 메모리 시스템(110)은 논리적 주소를 물리적 주소로 변환하는 과정을 생략할 수 있고, 전달되는 물리적 주소를 바탕으로 메모리 장치(150)에 액세스할 수 있다. 이 경우, 전술했던 컨트롤러(130)가 메모리(144)를 사용하면서 발생하는 동작 부담을 해소할 수 있어, 메모리 시스템(110)의 동작 효율성이 매우 높아질 수 있다.In some embodiments, the storage space of the
한편, 메모리 시스템(110)이 메타 데이터(166)를 호스트(102)에 전송하더라도, 메모리 시스템(110)이 메타 데이터(166)에 기준이 되는 정보의 관리(즉, 메타 데이터의 갱신, 삭제, 생성 등)를 수행할 수 있다. 메모리 시스템(110) 내 컨트롤러(130)는 메모리 장치(150)의 동작 상태에 따라 가비지 컬렉션, 웨어 레벨링 등의 백그라운 동작을 수행할 수 있고, 호스트(102)에서 전달된 데이터를 메모리 장치(150) 내 저장하는 물리적 위치(물리적 주소)를 결정할 수 있기 때문에, 메모리 장치(150) 내 데이터의 물리적인 주소는 변경될 수 있다. 따라서, 메타 데이터(166)의 기준이 되는 정보(source)의 관리는 메모리 시스템(110)이 맡을 수 있다.On the other hand, even if the
즉, 메모리 시스템(110)은 이 메타 데이터(166)를 관리하는 과정에서, 호스트(102)에 전달한 메타 데이터(166)를 수정, 갱신할 필요가 있다고 판단되면, 메모리 시스템(110)은 호스트(102)에 메타 데이터(166)의 갱신을 요청할 수 있다. 호스트(102)는 메모리 시스템(110)의 요청에 대응하여, 메모리(106) 내 저장된 메타 데이터(166)를 갱신할 수 있다. 이를 통해, 호스트(102) 내 메모리(106)에 저장된 메타 데이터(166)가 최근 상태를 유지할 수 있으며, 호스트 컨트롤러 인터페이스(108)가 메모리(106)에 저장된 메타 데이터(166)를 사용하여 메모리 시스템(110)에 전달할 주소값을 변환하더라도 동작에 문제가 발생하지 않을 수 있다.That is, when it is determined that the
한편, 메모리(106)에 저장되는 메타 데이터(166)는 논리적 주소(logical address)에 대응하는 물리적 주소(physical address)를 확인하기 위한 제1 맵핑 정보를 포함할 수 있다. 도 4를 참조하면, 논리적 주소(logical address)와 물리적 주소(physical address)를 대응시키는 메타 데이터에는 논리적 주소에 대응하는 물리적 주소를 확인하기 위한 제1 맵핑 정보와 물리적 주소에 대응하는 논리적 주소를 확인하기 위한 제2 맵핑 정보가 포함될 수 있다. 이 중, 메모리(106)에 저장되는 메타 데이터(166)는 제1 맵핑 정보를 포함할 수 있다. 제2 맵핑 정보는 주로 메모리 시스템(110)의 내부 동작을 위해 사용되며, 호스트(102)가 데이터를 메모리 시스템(110)에 저장하거나 특정 논리적 주소에 대응하는 데이터를 메모리 시스템(110)으로부터 읽기 위한 동작에는 사용되지 않을 수 있다. 실시예에 따라, 제2 맵핑 정보는 메모리 시스템(110)이 호스트(102)에 전송하지 않을 수 있다. Meanwhile, the
한편, 메모리 시스템(110) 내 컨트롤러(130)는 제1 맵핑 정보 혹은 제2 맵핑 정보를 관리(생성, 삭제, 갱신 등)하면서, 제1 맵핑 정보 혹은 제2 맵핑 정보를 메모리 장치(150)에 저장할 수 있다. 호스트(102) 내 메모리(106)는 휘발성 메모리 장치이므로, 호스트(102) 및 메모리 시스템(110)에 전원 공급이 중단되는 등의 이벤트가 발생하는 경우에 호스트(102) 내 메모리(106)에 저장된 메타 데이터(166)는 사라질 수 있다. 따라서, 메모리 시스템(110) 내 컨트롤러(130)는 호스트(102) 내 메모리(106)에 저장된 메타 데이터(166)를 최근 상태로 유지시킬 뿐만 아니라 최근 상태의 제1 맵핑 정보 혹은 제2 맵핑 정보를 메모리 장치(150)에 저장할 수 있다.Meanwhile, the
도 6 및 도 7을 참조하여, 호스트(102) 내 메모리(106)에 메타 데이터(166)가 저장된 경우, 호스트(102)가 메모리 시스템(110) 내 데이터를 읽는 동작을 설명한다.6 and 7, when the
호스트(102)와 메모리 시스템(110)에 전원이 공급되고, 호스트(102)와 메모리 시스템(110)이 연동할 수 있다. 호스트(102)와 메모리 시스템(110)이 연동하면, 메모리 장치(150)에 저장된 메타 데이터(L2P MAP)가 호스트 메모리(106)로 전송될 수 있다.Power is supplied to the
호스트(102) 내 프로세서(104)에 의해 읽기 명령이 발생하면, 읽기 명령은 호스트 컨트롤러 인터페이스(108)에 전달된다. 호스트 컨트롤러 인터페이스(108)는 읽기 명령을 수신한 후, 호스트 메모리(106)에 읽기 명령에 대응하는 논리적 주소(Logical Address)를 전달한다. 호스트 메모리(106) 내 저장된 메타 데이터(L2P MAP)를 바탕으로, 호스트 컨트롤러 인터페이스(108)는 논리적 주소(Logical Address)에 대응하는 물리적 주소(Physical Address)를 인지할 수 있다.When a read command is generated by the
호스트 컨트롤러 인터페이스(108)는 물리적 주소(Physical Address)와 함께 읽기 명령(Read CMD)을 메모리 시스템(110) 내 컨트롤러(130)에 전달한다. 컨트롤러(130)는 수신된 읽기 명령과 물리적 주소를 바탕으로, 메모리 장치(150)를 액세스할 수 있다. 메모리 장치(150) 내 물리적 주소에 대응하는 위치에 저장된 데이터는 호스트 메모리(106)로 전달될 수 있다.The
비휘발성 메모리 장치를 포함하는 메모리 장치(150)에서 데이터를 읽는 과정은 다른 비휘발성 메모리인 호스트 메모리(106) 등에서 데이터를 읽는 과정에 비해 많은 시간이 소요될 수 있다. 전술한 읽기 과정에는 컨트롤러(130)가 호스트(102)로부터 논리적 주소를 수신하여 대응하는 물리적 주소를 찾는 과정이 생략될 수 있다. 특히, 컨트롤러(130)가 물리적 주소를 찾아내는 과정에서 메모리 장치(150)를 액세스하여 메타 데이터를 읽어내는 동작이 사라질 수 있다. 이를 통해, 호스트(102)가 메모리 시스템(110)에 저장된 데이터를 읽어 내는 과정이 더욱 빨라질 수 있다.The process of reading data from the
도 6 및 도 8을 참조하여, 호스트 메모리(106)에 저장된 메타 데이터(L2P MAP)를 업데이트하는 과정을 설명한다.6 and 8, a process of updating the meta data L2P MAP stored in the
호스트(102)와 연동하는 메모리 시스템(110)은 호스트(102)가 요구하는 데이터의 읽기 동작, 쓰기 동작, 삭제 동작을 수행할 수 있다. 호스트(102)가 요구하는 데이터의 읽기 동작, 쓰기 동작, 삭제 동작을 수행한 후, 메모리 시스템(110)은 메모리 장치(150) 내 데이터의 위치 변화가 발생하면 메타 데이터를 갱신할 수 있다. 한편, 호스트(102)의 요구가 아니더라도 백그라운드 동작(예, 가비지 컬렉션 혹은 웨어 레벨링 등)을 수행하는 과정에서 메모리 시스템(110)은 메모리 장치(150) 내 데이터의 위치 변화에 대응하여 메타 데이터를 갱신할 수 있다. 메모리 시스템(110) 내 컨트롤러(130)는 전술한 동작을 통해 메타 데이터의 갱신 여부를 감지할 수 있다. 즉, 컨트롤러(130)는 메타 데이터가 생성, 갱신, 삭제 등의 과정을 겪으면서 지저분해지는 것(dirty map)을 확인할 수 있다.The
메타 데이터가 지저분해지면, 컨트롤러(130)는 호스트 컨트롤러 인터페이스(108)에 메타 데이터의 갱신 필요성을 알린다(notice). 호스트 컨트롤러 인터페이스(108)는 컨트롤러(130)에 갱신이 필요한 메타 데이터를 요구할 수 있다(request map info.). 컨트롤러(130)는 호스트 컨트롤러 인터페이스(108)의 요청에 대응하여 갱신이 필요한 메타 데이터를 전달할 수 있다(send map info.). 호스트 컨트롤러 인터페이스(108)는 전달된 메타 데이터를 호스트 메모리(106)에 전달하여, 저장되어 있던 메타 데이터를 갱신할 수 있다(L2P map update).If the metadata is messy, the
도 9를 참조하면, 호스트(102)와 연동하는 메모리 시스템(110) 내 컨트롤러(130) 및 메모리 장치(150)는 도 6에서 설명한 메모리 시스템(110) 내 컨트롤러(130) 및 메모리 장치(150)와 유사하다. 다만, 메모리 시스템(110) 내 컨트롤러(130)의 구성, 동작, 혹은 역할에 있어서 도 6에서 설명한 컨트롤러(130)와는 기술적으로 구별될 수 있다.Referring to FIG. 9, the
또한, 호스트(102)는 프로세서(104), 메모리(106) 및 호스트 컨트롤러 인터페이스(108)를 포함할 수 있다. 도 9에서 설명하는 호스트(102)는 도 6에서 설명하는 호스트(102)와 유사한 구성을 가질 수 있으나, 메모리(106) 및 호스트 컨트롤러 인터페이스(108)의 구성, 동작 혹은 역할에 있어서 도 6에서 설명한 실시예와는 기술적으로 구별될 수 있다.In addition, the
도 6에서는 메모리 시스템(110)이 호스트(102)에 포함된 메모리(106)를 메타 데이터(166)를 저장하는 캐시 메모리로서 사용할 수 있었으나, 도 9에서 설명하는 메모리 시스템(110)은 호스트(102)에 포함된 메모리(106)를 유저 데이터(168)를 저장하는 버퍼로서 사용할 수 있다. 도 9에서는 호스트(102)에 포함된 메모리(106)가 유저 데이터(168)를 저장하는 것을 예로 들어 설명하였으나, 유저 데이터(168) 뿐만 아니라 메타 데이터를 저장할 수도 있다.In FIG. 6, the
도 9를 참조하면, 호스트(102)에 포함된 메모리(106)는 동작 영역과 통합 영역으로 구분할 수 있다. 여기서, 메모리(106)의 동작 영역은 호스트(102)가 프로세서(104)를 통해 어떠한 동작을 수행하는 과정에서 데이터를 저장하기 위해 사용되는 공간일 수 있다. 반면, 메모리(106)의 통합 영역은 호스트(102)가 아닌 메모리 시스템(110)의 동작을 지원하기 위해 사용되는 영역일 수 있다. Referring to FIG. 9, the
통합 영역은 호스트(102)는 메모리(106)의 일부 영역을 메모리 시스템(110)을 위해 할당한 것으로, 호스트(102)의 동작을 위해서 통합 영역을 사용하지 않을 수 있다. 메모리 시스템(110)은 휘발성 메모리 장치인 호스트(102) 내 메모리(106)보다 읽고, 쓰고, 지우는 데 시간이 많이 소요되는 비휘발성 메모리 장치인 메모리 장치(150)를 포함할 수 있다. 호스트(102)의 요구에 대응하여 데이터를 읽고 쓰는 데 소요되는 시간이 길어지는 경우, 메모리 시스템(110)이 연속적으로 요구되는 읽기, 쓰기 명령을 수행하는 데 지연(latency)이 발생할 수 있다. 따라서, 메모리 시스템(110)의 동작 효율성을 높이기 위해, 호스트(102) 내 통합 영역을 메모리 시스템(110)의 임시 저장 장치로 활용할 수 있다. In the unified area, the
예를 들어, 호스트(102)가 대용량의 데이터를 메모리 시스템(110)에 쓰고자 하는 경우, 메모리 시스템(110)이 대용량의 데이터를 메모리 장치(150)에 프로그램하는 시간이 오래 걸릴 수 있다. 호스트(102)가 다른 데이터를 메모리 시스템(110)에 쓰거나 메모리 시스템(110)으로부터 읽고자 하는 경우, 메모리 시스템(110)이 대용량의 데이터를 메모리 장치(150)에 프로그램하는 시간으로 인해 다른 데이터를 쓰거나 읽는 동작이 지연될 수 있다. 이 경우, 메모리 시스템(110)은 대용량의 데이터를 메모리 장치(150)에 프로그램하지 않고, 호스트(102)에게 대용량의 데이터를 호스트 내 메모리(106)의 통합 영역에 복사하라고 요청할 수 있다. 호스트(102) 내부에서 데이터를 복사하는 데 소요되는 시간은 메모리 시스템(110)이 대용량의 데이터를 메모리 장치(150)에 프로그램하는 시간보다 훨씬 짧기 때문에, 다른 데이터를 쓰거나 읽는 동작이 지연되는 것을 방지할 수 있다. 이후에 메모리 시스템(110)은 호스트(102)로부터 데이터를 읽거나, 쓰거나, 삭제하는 명령이 수신되지 않으면, 호스트(102) 내 메모리(106)의 통합 영역에 저장해 놓은 데이터들을 메모리 장치(150)로 옮겨올 수 있다. 이러한 방법을 통해, 사용자는 비휘발성 메모리 장치를 포함하는 메모리 시스템(110)으로 인해 동작이 느려질 수 있는 문제를 인지하지 못하고 호스트(102)와 메모리 시스템(110)이 빠른 속도로 사용자의 요구를 처리하는 것으로 생각할 수 있다.For example, when the
메모리 시스템(110) 내 컨트롤러(130)는 호스트(102)로부터 호스트(102) 내 메모리(106)의 일부 영역(예, 통합 영역)을 할당받지만, 호스트(102)는 메모리 시스템(110)의 내부 동작에는 관여하지 않을 수 있다. 호스트(102)는 논리적 주소와 함게 읽기, 쓰기, 삭제 등의 명령을 메모리 시스템(110)에 전달할 수 있고, 메모리 시스템(110) 내 컨트롤러(130)는 논리적 주소를 물리적 주소로 변형할 수 있다. 컨트롤러(130) 내 메모리(144)의 저장 용량이 작아서 논리적 주소를 물리적 주소로 변형하기 위해 사용되는 메타 데이터를 로딩(loading)할 수 없는 경우, 컨트롤러(130)는 호스트(102) 내 메모리(106)의 통합 영역에 메타 데이터를 저장할 수 있다. 컨트롤러(130)는 호스트(102)로부터 전달된 논리적 주소에 대응하는 물리적 주소를 호스트 내 메모리(106)의 통합 영역에 저장된 메타 데이터를 통해 인지할 수 있다.The
호스트 내 메모리(106)의 동작 속도와 호스트(102)와 컨트롤러(130) 사이의 통신 속도는 컨트롤러(130)가 메모리 장치(150)를 액세스하여 데이터를 읽는 속도보다 더 빠를 수 있다. 따라서, 컨트롤러(130)가 필요에 따라 메모리 장치(150)로부터 메타 데이터를 읽는 것보다, 메타 데이터를 호스트(102) 내 메모리(106)에 로딩한 후 필요에 따라 메모리(106)로부터 메타 데이터를 읽는 것이 더욱 빠를 수 있다.The operating speed of the
도 9 및 도 10을 참조하여, 호스트(102) 내 메모리(106)에 메타 데이터(L2P MAP)가 저장된 경우, 호스트(102)가 메모리 시스템(110) 내 데이터를 읽는 동작을 설명한다.9 and 10, when the meta data L2P MAP is stored in the
호스트(102)와 메모리 시스템(110)에 전원이 공급되고, 호스트(102)와 메모리 시스템(110)이 연동할 수 있다. 호스트(102)와 메모리 시스템(110)이 연동하면, 메모리 장치(150)에 저장된 메타 데이터(L2P MAP)가 호스트 메모리(106)로 전송될 수 있다. 호스트 메모리(106)의 저장 용량은 메모리 시스템(110) 내 컨트롤러(130)가 사용하는 메모리(144)의 저장 용량에 비해 클 수 있다. 따라서, 메모리 장치(150)에 저장된 메타 데이터(L2P MAP)의 일부가 아닌 전체 혹은 대부분을 호스트 메모리(106)에 전송하더라도 호스트(102)와 메모리 시스템(110)의 동작에 부담이 되지 않을 수 있다. 이때, 호스트 메모리(106)로 전달된 메타 데이터(L2P MAP)는 도 9에서 설명한 통합 영역에 저장될 수 있다.Power is supplied to the
호스트(102) 내 프로세서(104)에 의해 읽기 명령이 발생하면, 읽기 명령은 호스트 컨트롤러 인터페이스(108)에 전달된다. 호스트 컨트롤러 인터페이스(108)는 읽기 명령을 수신한 후, 메모리 시스템(110) 내 컨트롤러(130)에 논리적 주소와 함게 읽기 명령을 전달할 수 있다.When a read command is generated by the
메모리 시스템(110) 내 컨트롤러(130)는 논리적 주소에 대응하는 메타 데이터를 호스트 컨트롤러 인터페이스(108)에 요청할 수 있다(L2P Request). 호스트 컨트롤러 인터페이스(108)는 컨트롤러(130)의 요청에 대응하여, 호스트 메모리(106)에 저장된 메타 데이터(L2P MAP)의 일부를 메모리 시스템(110)으로 전달할 수 있다. The
메모리 장치(150)의 저장 용량이 커지면서, 논리적 주소의 범위도 넓어질 수 있다. 예를 들어, 메모리 장치(150)의 저장 용량에 대응하여 논리적 주소의 값이 수백만 이상(예, LBN1~LBN2*109)일 수 있는데, 호스트 메모리(106)는 대부분 혹은 전체의 논리적 주소 값에 대응하는 메타 데이터를 저장할 수 있는 충분한 저장 공간을 확보할 수 있으나, 메모리 시스템(110) 내 메모리(144)는 그렇지 못할 수 있다. 호스트(102)가 읽기 명령과 함께 전달한 논리적 주소는 특정한 범위(예, LBN120~LBN600)에 속할 수 있으므로, 컨트롤러(130)는 호스트(102)가 전달한 논리적 주소의 특정한 범위(예, LBN120~LBN600)를 포함할 수 있는 메타 데이터(예, LBN100~LBN800)만을 호스트 컨트롤러 인터페이스(108)에 요청할 수 있다. 호스트 컨트롤러 인터페이스(108)는 컨트롤러(130)가 요청한 범위의 메타 데이터(L2P MAP)를 전달할 수 있고, 전달된 메타 데이터(L2P MAP)는 메모리 시스템(110) 내 메모리(144)에 저장이 가능할 수 있다.As the storage capacity of the
컨트롤러(130)는 메모리(144)에 저장된 메타 데이터(L2P MAP)를 바탕으로, 호스트(102)가 전달한 논리적 주소(Logical Address)에 대응하는 물리적 주소(Physical Address)를 인지할 수 있다. 컨트롤러(130)는 물리적 주소(Physical Address)를 이용하여 메모리 장치(150)를 액세스할 수 있고, 호스트(102)가 요구한 데이터가 메모리 장치(150)에서 호스트 메모리(106)에 전달될 수 있다. 이때, 메모리 장치(150)에서 전달된 데이터는 호스트 메모리(106)의 동작 영역에 저장될 수 있다.The
전술한 바와 같이, 호스트 메모리(106)를 메타 데이터(L2P MAP)을 저장하는 버퍼로 사용함으로써, 메모리 시스템(110) 내 메모리(144)의 저장 공간의 한계로 인하여 메타 데이터(L2P MAP)를 메모리 장치(150)로부터 읽어들이고, 다시 저장하는 과정을 생략할 수 있다. 이를 통해, 메모리 시스템(110)의 동작 효율성이 높아질 수 있다.As described above, by using the
도 9 및 도 11을 참조하여, 호스트(102)의 쓰기 명령에 대응하여, 메모리 시스템(110)이 호스트(102) 내 메모리(106)를 데이터 버퍼로 사용하는 예를 설명한다. 도 11에서는 호스트(102) 내 메모리(106)를 동작 영역(106A)과 통합 영역(106B)으로 구분하여 설명한다.9 and 11, an example in which the
호스트(102) 내 프로세서(104)에 의해 쓰기 명령이 발생하면, 쓰기 명령은 호스트 컨트롤러 인터페이스(108)에 전달된다. 여기서, 쓰기 명령은 데이터를 수반할 수 있다. 쓰기 명령과 함께 전달되는 데이터의 양은 하나의 페이지에 대응하는 크기 혹은 그 이하일 수도 있고, 복수의 페이지 혹은 복수의 블록에 대응하는 크기 혹은 그 이상일 수도 있다. 여기서, 쓰기 명령에 수반되는 데이터의 크기는 매우 크다고 가정할 수 있다.When a write command is issued by the
호스트 컨트롤러 인터페이스(108)는 메모리 시스템(110) 내 컨트롤러(130)에 쓰기 명령(Write CMD)을 통지한다. 이때, 컨트롤러(130)는 호스트 컨트롤러 인터페이스(108)에 쓰기 명령(Write CMD)에 대응하는 데이터를 복사해달라는 요청을 할 수 있다(Copy Data). 즉, 컨트롤러(130)는 쓰기 명령에 수반되는 데이터를 수신하는 것이 아니라, 통합 영역(106B)을 쓰기 버퍼로서 사용할 수 있다.The
호스트 컨트롤러 인터페이스(108)는 동작 영역(106A)에 저장되어 있는 쓰기 명령(Write CMD)에 대응하는 데이터를 통합 영역(106B)에 복사할 수 있다. 이후, 호스트 컨트롤러 인터페이스(108)는 컨트롤러(130)에 복사 요청에 대응하여 복사가 완료되었음을 알릴 수 있다(Copy Ack). 호스트 컨트롤러 인터페이스(108)로부터 쓰기 명령(Write CMD)에 대응하는 데이터가 통합 영역(106B)에 복사되었음을 확인한 컨트롤러(130)는 호스트 컨트롤러 인터페이스(108)에 쓰기 명령(Write CMD)에 대응하는 동작이 완료되었음을 통지할 수 있다(Write Response).The
대용량의 데이터(Voluminous Data)를 수반하는 쓰기 명령(Write CMD)에 대한 동작이 전술한 과정을 통해 완료되면, 메모리 시스템(110)은 호스트(102)의 다음 명령을 수행할 수 있는 상태가 될 수 있다.When the operation for the write command (Write CMD) involving a large amount of data is completed through the above-described process, the
한편, 통합 영역(106B)에 저장된 쓰기 명령(Write CMD)에 대응하는 데이터는 호스트(102)로부터 명령이 없을 때 메모리 시스템(110)에 의해 메모리 장치(150)로 옮겨질 수 있다.Meanwhile, data corresponding to the write command Write CMD stored in the integration area 106B may be transferred to the
전술한 바와 같이, 도 6 내지 도 8과 도 9 내지 도 11에서 설명한 서로 다른 실시예들을 바탕으로 메모리 시스템(110)의 동작 효율성을 높일 수 있다. 메모리 시스템(110)은 호스트(102)에 포함된 메모리(106)의 일부 영역을 캐시(cashe) 혹은 버퍼(buffer)로 사용하고, 메타 데이터 혹은 유저 데이터를 저장하여, 메모리 시스템(110) 내 컨트롤러(130)가 사용하는 메모리(144)의 저장 공간의 한계를 극복할 수 있다.As described above, the operation efficiency of the
도 12는 복수의 메모리 시스템의 구성을 설명한다. 구체적으로, 도 12에서 설명하는 복수의 메모리 시스템의 구성은 하나의 호스트(102, 도 1 내지 도 3 및 도 6 내지 도 11 참조)에 복수의 메모리 시스템(100A, 100B, …, 100N)이 연동하는 데이터 처리 시스템(100, 도 1 참조)에 적용될 수 있다.12 illustrates a configuration of a plurality of memory systems. Specifically, in the configuration of the plurality of memory systems described with reference to FIG. 12, the plurality of
도 12를 참조하면, 복수의 메모리 시스템(100A, 100B, …, 100N)에는 다른 메모리 시스템(100B, …, 100N)보다 높은 우선순위를 가지는 제1 메모리 시스템(100A)이 포함될 수 있다. 복수의 메모리 시스템(100A, 100B, …, 100N)의 개수는 시스템 구성에 따라 결정될 수 있다.Referring to FIG. 12, the plurality of
복수의 메모리 시스템(100A, 100B, …, 100N) 각각은 호스트(102)와 독립적으로 동작할 수 있는 구성을 포함할 수 있다. 예를 들어, 제2 메모리 시스템(100B)이 현재 연동하고 있는 호스트(102)와 연결이 끊어지더라도 다른 호스트와 연결되어 사용될 수도 있다. 따라서, 복수의 메모리 시스템(100A, 100B, …, 100N) 각각은 다른 장치와의 연결을 위한 정보 등을 저장할 수 있는 특정 영역(예, Master Boot Record(MBR), 40_1) 등을 포함할 수 있다.Each of the plurality of
실시예에 따라, 복수의 메모리 시스템(100A, 100B, …, 100N)이 하나의 호스트(102)와 연동하는 경우, 다른 메모리 시스템(100B, …, 100N)보다 높은 우선순위를 가지는 제1 메모리 시스템(100A)에는 복수의 메모리 시스템(100A, 100B, …, 100N)에 대한 메타 데이터를 저장하는 메타 데이터 블록(40_2)이 포함될 수 있다. 호스트(102)는 높은 우선순위를 가지는 제1 메모리 시스템(100A)의 메타 데이터를 이용하여, 복수의 메모리 시스템(100A, 100B, …, 100N) 중 어느 장치에 데이터를 저장, 삭제, 혹은 읽을 지를 전달할 수 있다.According to an embodiment, when a plurality of
실시예에 따라, 메타 데이터를 저장하는 제1 메모리 시스템(100A)과 달리, 다른 메모리 시스템(100B, …, 100N)에는 메타 데이터를 저장하지 않고 유저 데이터를 저장하는 유저 데이터 블록(40_3)을 포함할 수 있다. 제1 메모리 시스템(100A)에 메타 데이터가 저장되어 있기 때문에, 다른 메모리 시스템(100B, …, 100N)은 보다 많은 공간은 유저 데이터를 위해 할당할 수 있다.According to an embodiment, unlike the
한편, 제1 메모리 시스템(100A)은 메타 데이터를 저장하는 메타 데이터 블록(40_2) 뿐만 아니라 유저 데이터 블록(40_3)을 포함할 수 있다. 복수의 메모리 시스템(100A, 100B, …, 100N)에 대한 메타 데이터가 증가할수록, 제1 메모리 시스템(100A) 내 메타 데이터 블록(40_2)의 수는 증가할 수 있다. 이 경우, 제1 메모리 시스템(100A) 내 유저 데이터 블록(40_3)의 수는 감소할 수 있다.Meanwhile, the
높은 우선순위를 가지는 제1 메모리 시스템(100A)은 복수의 메모리 시스템(100A, 100B, …, 100N)에 대해 주소를 할당하거나, 할당된 주소를 무효화시키거나, 무효화된 주소를 재할당할 수 있다. 예를 들면, 제1 메모리 시스템(100A)은 어떠한 메모리 시스템이 호스트(102)에 의해 인식되면, 인식된 메모리 시스템에 논리적 식별자를 부여할 수 있다. 제1 메모리 시스템(100A)은 인식된 메모리 시스템에 대한 논리적 식별자를 결정하고, 제1 메모리 시스템(100A) 내 메타 데이터 블록(40_2)에 인식된 메모리 시스템을 위한 메타 데이터를 저장할 공간을 확보할 수 있다. 또한, 제1 메모리 시스템(100A)은 인식된 메모리 시스템에 대한 논리적 식별자를 호스트(102)에 통지할 수 있다.The
한편, 높은 우선순위를 가지는 제1 메모리 시스템(100A)이 동작에 문제가 발생하거나 예견되는 경우, 제1 메모리 시스템(100A)에 부여된 우선순위와 역할은 다른 메모리 시스템(100B, …, 100N) 중 하나에 이양될 수 있다. 실시예에 따라, 제1 메모리 시스템(100A)이 탈부착이 가능하고 호스트와의 연동이 끊어질 예정인 경우에, 제1 메모리 시스템(100A)은 다른 메모리 시스템(100B, …, 100N) 중 하나에 자신이 수행하던 권한과 역할을 이양할 수 있다.On the other hand, when the
실시예에 따라, 제1 메모리 시스템(110A)보다 우선순위가 낮은 다른 메모리 시스템(100B, …, 100N) 중 적어도 하나가 호스트와의 연동이 끊어질 수 있다. 호스트와의 연동이 끊어진 다른 메모리 시스템(100B, …, 100N) 중 적어도 하나는 다른 호스트와의 연동이 가능할 수 있기 때문에, 호스트와의 연동이 끊어지는 시점에서 자신이 저장하고 있는 데이터에 대한 메타 데이터를 제1 메모리 시스템(110A)으로부터 전달받을 수 있다. 이 과정에서 호스트는 자신과의 연동이 끊어질 다른 메모리 시스템(100B, …, 100N) 중 적어도 하나에 대한 정보를 제1 메모리 시스템(110A)에 전달할 수 있다. 제1 메모리 시스템(110A)은 호스트로부터 전달받은 정보에 대응하여, 연동이 끊어질 다른 메모리 시스템(100B, …, 100N) 중 적어도 하나에 해당하는 메타 데이터를 전달할 수 있다.According to an embodiment, at least one of the
실시예에 따라, 제1 메모리 시스템(110A)은 동일한 호스트와 연동하는 다른 메모리 시스템(100B, …, 100N) 중 적어도 하나가 전기적으로 분리되거나 연동이 끊어지더라도, 제1 메모리 시스템(110A)에 저장되어 있는 다른 메모리 시스템(100B, …, 100N) 중 적어도 하나와 관련한 메타 데이터를 삭제하지 않을 수 있다. 이는 잠시 연동이 끊어졌던 다른 메모리 시스템(100B, …, 100N) 중 적어도 하나가 동일한 호스트와 다시 연동할 수 있기 때문이다.According to an embodiment, the
제1 메모리 시스템(110A)은 기 설정된 조건이 되면, 메타 데이터를 재구성(reconfiguration)할 수 있다. 예를 들어, 다른 메모리 시스템(100B, …, 100N) 중 적어도 하나가 더 이상 사용될 수 없거나 기 설정된 기간 이상 재 연결되지 않는 경우, 제1 메모리 시스템(110A)은 해당 메모리 시스템에 할당한 논리적 식별자와 메타 데이터 영역을 계속 유지하는 것은 자원의 낭비로 이어질 수 있다. 따라서, 제1 메모리 시스템(110A)은 기 설정된 조건이 되면, 자신이 저장하고 있는 복수의 메모리 시스템(100A, 100B, …, 100N)에 대한 메타 데이터에 대한 재구성(예, 가비지 컬렉션)을 수행할 수 있다. 실시에에 따라, 복수의 메모리 시스템(100A, 100B, …, 100N)에 대한 메타 데이터에 대한 재구성은 기 설정된 주기(예, 1일, 1주, 혹은 1월 등)마다 수행될 수도 있다.The
도 13 및 도 14는 복수의 메모리 시스템의 동작 효율성을 높이는 예들을 설명한다.13 and 14 illustrate examples of improving operating efficiency of a plurality of memory systems.
구체적으로, 도 13은 복수의 메모리 시스템(110A, 110B, 110C)이 하나의 호스트와 연동하는 경우, 복수의 메모리 시스템(110A, 110B, 110C)과 호스트 간의 동작 효율성을 높이기 위해 호스트 메모리(106)를 캐시(cashe)로 사용하는 경우를 설명한다.In detail, FIG. 13 illustrates the
도 13을 참조하면, 복수의 메모리 시스템(110A, 110B, 110C) 중 높은 우선순위를 가지는 제1 메모리 시스템(110A)에 저장된 메타 데이터(L2P MAP)를 호스트 메모리(106)에 전달할 수 있다.Referring to FIG. 13, metadata L2P MAP stored in the
호스트 컨트롤러 인터페이스(108)가 읽기 명령을 수신하면, 호스트 컨트롤러 인터페이스(108)는 호스트 메모리(106)에 저장된 메타 데이터(L2P MAP)를 참조하여, 읽기 명령에 대응하는 논리적 주소(Logical Address)를 물리적 주소(Physical Address)로 변환할 수 있다. When the
물리적 주소(Physical Address)를 바탕으로, 호스트 컨트롤러 인터페이스(108)는 읽기 명령을 위해 액세스되어야 하는 메모리 시스템을 특정할 수 있다. 즉, 호스트 컨트롤러 인터페이스(108)는 복수의 메모리 시스템(110A, 110B, 110C) 중 하나의 메모리 시스템에 물리적 주소와 함께 읽기 명령을 전달할 수 있다.Based on the physical address, the
호스트 컨트롤러 인터페이스(108)로부터 물리적 주소, 읽기 명령을 전달받은 복수의 메모리 시스템(110A, 110B, 110C) 중 하나의 메모리 시스템은 해당 위치에 저장된 데이터를 호스트 메모리(106)로 전달할 수 있다.One of a plurality of
전술한 과정을 통해, 복수의 메모리 시스템(110A, 110B, 110C) 중 높은 우선 순위를 가지는 제1 메모리 시스템(110A)이 수행할 수 있는 주소 변환 과정 및 제1 메모리 시스템(110A)의 동작으로 인해 복수의 메모리 시스템(110A, 110B, 110C)의 전체 동작이 지연될 수 있는 문제를 해결할 수 있다.Through the above-described process, due to the address conversion process that can be performed by the
한편, 도시되지 않았지만, 복수의 메모리 시스템(110A, 110B, 110C) 각각에서 수행될 수 있는 백그라운드 동작(예, 가비지 컬렉션 혹은 웨어 레벨링 등)을 통해 메타 데이터의 수정이 요구되는 경우, 제1 메모리 시스템(110A)에 이를 통지하고, 제1 메모리 시스템(110A)은 메타 데이터를 최근 상태로 갱신할 수 있다. 제1 메모리 시스템(110A)이 메타 데이터를 갱신한 후에는 호스트 컨트롤러 인터페이스(108)에 호스트 메모리(106)에 저장된 메타 데이터도 갱신될 필요가 있음을 알릴 수 있다.Although not shown, when the metadata is required to be modified through a background operation (eg, garbage collection or wear leveling) that may be performed in each of the plurality of
도 14는 복수의 메모리 시스템(110A, 110B, 110C)이 하나의 호스트와 연동하는 경우, 복수의 메모리 시스템(110A, 110B, 110C)과 호스트 간의 동작 효율성을 높이기 위해 호스트 메모리(106)를 버퍼(buffer)로 사용하는 경우를 설명한다.FIG. 14 illustrates that when the plurality of
도 14를 참조하면, 복수의 메모리 시스템(110A, 110B, 110C) 중 높은 우선순위를 가지는 제1 메모리 시스템(110A)에 저장된 메타 데이터(L2P MAP)를 호스트 메모리(106)에 전달할 수 있다.Referring to FIG. 14, metadata L2P MAP stored in the
호스트 컨트롤러 인터페이스(108)가 읽기 명령을 수신하면, 호스트 컨트롤러 인터페이스(108)는 제1 메모리 시스템(110A)에 읽기 명령에 대응하는 논리적 주소(Logical Address)를 전달한다.When the
제1 메모리 시스템(110A) 내 컨트롤러가 읽기 명령에 대응하는 논리적 주소(Logical Address)에 대응하는 메타 데이터를 바탕으로 물리적 주소(Physical Address)의 변환을 시도할 수 있다. 하지만, 제1 메모리 시스템(110A) 내 컨트롤러가 논리적 주소(Logical Address)에 대응하는 메타 데이터를 발견하지 못하면, 호스트 컨트롤러 인터페이스(108)에 논리적 주소에 대응하는 메타 데이터를 요청할 수 있다.The controller in the
호스트 컨트롤러 인터페이스(108)는 호스트 메모리(106)에 저장된 메타 데이터 중 논리적 주소에 대응하는 일부를 제1 메모리 시스템(110A)에 전달할 수 있다. 제1 메모리 시스템(110A)은 호스트 메모리(106)로부터 전달된 일부의 메타 데이터를 통해 논리적 주소를 물리적 주소로 변환하고, 호스트 컨트롤러 인터페이스(108)에 전달할 수 있다.The
호스트 컨트롤러 인터페이스(108)는 물리적 어드레스에 대응하여 선택될 수 있는 복수의 메모리 시스템(110A, 110B, 110C) 중 하나에 물리적 어드레스와 읽기 명령을 전달할 수 있다.The
물리적 어드레스와 읽기 명령을 수신한 복수의 메모리 시스템(110A, 110B, 110C) 중 하나는 물리적 어드레스에 대응하는 위치를 액세스하여 데이터를 호스트 메모리(106)로 전달할 수 있다.One of the plurality of
전술한 과정을 통해, 복수의 메모리 시스템(110A, 110B, 110C) 중 높은 우선 순위를 가지는 제1 메모리 시스템(110A)이 수행할 수 있는 주소 변환 과정에서 비휘발성 메모리 장치로부터 메타 데이터를 읽어오는 대신 호스트 메모리(106)를 사용하여 보다 빨리 논리적 주소에 대응하는 물리적 주소로 변환할 수 있는 장점이 있다.Through the above-described process, instead of reading metadata from the nonvolatile memory device in the address translation process that the
한편, 도시되지 않았지만, 호스트 컨트롤러 인터페이스(108)로부터 쓰기 명령이 전달되는 경우, 제1 메모리 시스템(110A)은 도 9 및 도 11에서 설명한 실시예와 같이 호스트 메모리(106)의 일부 영역(예, 통합 영역, 106B)을 쓰기 버퍼로도 사용할 수 있다.Although not shown, when a write command is transmitted from the
도 15는 복수의 메모리 시스템과 연동하는 호스트가 전체 메타 데이터를 생성하는 예를 설명한다.15 illustrates an example in which a host interoperating with a plurality of memory systems generates full metadata.
도 15를 참조하면, 호스트(102)와 복수의 메모리 시스템(110A, 110B, 110C)이 연동하는 데이터 처리 시스템에서, 복수의 메모리 시스템(110A, 110B, 110C) 각각은 저장되어 있는 메타 데이터(510A, 510B, 510C)를 호스트(102)에 전달할 수 있다.Referring to FIG. 15, in the data processing system in which the
호스트(102)는 복수의 메모리 시스템(110A, 110B, 110C)에서 전달된 복수의 메타 데이터(510A, 510B, 510C)를 호스트 메모리(106)에 저장한 뒤, 전체 메타 데이터를 생성할 수 있다.The
실시예에 따라, 복수의 메모리 시스템(110A, 110B, 110C)에서 호스트(102)로 전달된 복수의 메타 데이터(510A, 510B, 510C)는 논리적 주소(Logical Address)에 대응하는 물리적 주소(Physical Address)의 정보(L2P Map Data)를 포함할 수 있다.According to an embodiment, the plurality of
호스트(102)와 복수의 메모리 시스템(110A, 110B, 110C)은 직렬 통신(serial communication)을 통해 데이터를 송수신할 수 있다. 실시예에 따라, 호스트(102)와 복수의 메모리 시스템(110A, 110B, 110C)의 데이터 송수신을 지원하는 직렬 통신은 하나의 마스터(master)와 복수의 슬레이브(slave)를 가질 수 있다. 이 경우, 마스터는 호스트(102)이고, 복수의 메모리 시스템(110A, 110B, 110C)은 슬레이브로서 동작할 수 있다. 호스트(102)가 동작을 지시하는 능동적인 주체인 반면, 복수의 메모리 시스템(110A, 110B, 110C)은 호스트(102)의 지시에 대응하여 동작하는 수동적인 주체일 수 있다. 호스트(102)는 연동하는 모든 복수의 메모리 시스템(110A, 110B, 110C)에게 메타 데이터를 요구하고, 복수의 메모리 시스템(110A, 110B, 110C)은 호스트(102)의 요구에 대응하여 자신이 저장하던 메타 데이터를 호스트(102)에 전달할 수 있다.The
호스트(102)가 복수의 메모리 시스템(110A, 110B, 110C) 각각에 메타 데이터(510A, 510B, 510C)를 요청한 후, 하나의 맵 테이블에 수신된 메타 데이터(510A, 510B, 510C)를 배정한 전체 메타 데이터를 생성한다. 이후, 호스트(102)는 전체 메타 데이터를 복수의 메모리 시스템(110A, 110B, 110C) 중 우선순위가 높은 메모리 시스템에 전송할 수 있다 우선순위가 높은 메모리 시스템은 수신한 전체 메타 데이터를 저장하고, 호스트(102)의 요청 시 호스트(102)로 전달할 수 있다.The
또한, 우선순위가 높은 메모리 시스템이 마스터가 아니기 때문에, 호스트(102)가 전달해주는 정보 없이 우선순위가 높은 메모리 시스템이 전체 메타 데이터를 갱신하기는 어려울 수 있다. 호스트(102)는 전체 메타 데이터를 갱신할 필요가 있을 때마다 우선순위가 높은 메모리 시스템에 통지하고, 갱신할 맵 정보를 전달할 수 있다.In addition, since the high-priority memory system is not the master, it may be difficult for the high-priority memory system to update the entire metadata without information provided by the
도 16은 복수의 메모리 시스템 중 우선순위가 높은 메모리 시스템이 전체 메타 데이터를 생성하는 예를 설명한다.16 illustrates an example in which a memory system having a higher priority among a plurality of memory systems generates full metadata.
도 16을 참조하면, 적어도 하나의 호스트에 연동할 수 있는 복수의 메모리 시스템(110A, 110B, 110C)을 포함하는 데이터 처리 시스템에서, 복수의 메모리 시스템(110A, 110B, 110C)은 우선순위가 높은 제1 메모리 시스템(110A)과 우선순위가 낮은 제2 및 제3 메모리 시스템(110B, 110C)을 포함할 수 있다. 우선순위가 낮은 제2 및 제3 메모리 시스템(110B, 110C) 각각은 저장되어 있는 메타 데이터(510B, 510C)를 우선순위가 높은 제1 메모리 시스템(110A)에 전달할 수 있다.Referring to FIG. 16, in a data processing system including a plurality of
우선순위가 높은 제1 메모리 시스템(110A)는 복수의 메모리 시스템(110A, 110B, 110C)의 복수의 메타 데이터(510A, 510B, 510C)에 대한 전체 메타 데이터를 생성할 수 있다. 제1 메모리 시스템(110A)은 전체 메타 데이터를 생성한 후, 제1 메모리 시스템(110A) 내 메모리 장치에 저장할 수 있다.The
실시예에 따라, 제1 메모리 시스템(110A)에 전달된 복수의 메타 데이터(510A, 510B, 510C)는 논리적 주소(Logical Address)에 대응하는 물리적 주소(Physical Address)의 정보(L2P Map Data)를 포함할 수 있다.In some example embodiments, the plurality of
적어도 하나의 호스트에 연동할 수 있는 복수의 메모리 시스템(110A, 110B, 110C)을 포함하는 데이터 처리 시스템은 복수의 마스터를 허용하는 직렬 통신을 지원할 수 있다. 이 경우, 적어도 하나의 호스트와 우선순위가 높은 메모리 시스템인 제1 메모리 시스템(110A)이 마스터가 될 수 있고, 우선순위가 낮은 제2 및 제3 메모리 시스템(110B, 110C)은 슬레이브가 될 수 있다. 우선순위가 높은 메모리 시스템인 제1 메모리 시스템(110A)이 마스터로서 우선순위가 낮은 제2 및 제3 메모리 시스템(110B, 110C)으로부터 메타 데이터(510B, 510C)를 요구할 수 있을 뿐만 아니라, 적어도 하나의 호스트와의 동작을 통해 제2 및 제3 메모리 시스템(110B, 110C)에서 맵 정보를 갱신하는 경우 갱신된 맵 정보를 요청하여 전체 메타 데이터를 갱신할 수 있다. 또한, 우선순위가 높은 메모리 시스템인 제1 메모리 시스템(110A)은 적어도 하나의 호스트에 전체 메타 데이터를 전송할 수 있고, 적어도 하나의 호스트에 전체 메타 데이터가 갱신되었음을 알릴 수도 있다.A data processing system including a plurality of
도 17 및 도 18은 복수의 메모리 시스템의 메타 데이터가 전체 메타 데이터의 구성예들을 설명한다. 구체적으로, 도 17은 복수의 메타 데이터(510A, 510B, 510C)를 통합하는 과정을 설명하고, 도 18은 복수의 메타 데이터(510A, 510B, 510C)를 통합하는 과정에서 발생하는 전체 메타 데이터의 여러 실시예를 설명한다.17 and 18 illustrate configuration examples in which the metadata of the plurality of memory systems is the entire metadata. In detail, FIG. 17 illustrates a process of integrating a plurality of
도 17을 참조하면, 복수의 메타 데이터(510A, 510B, 510C)에 논리 주소 범위가 모두 동일하다고 가정하다. 복수의 메타 데이터(510A, 510B, 510C)의 논리 주소 범위가 동일하다는 것은 복수의 메타 데이터(510A, 510B, 510C) 각각에 대응하는 복수의 메모리 시스템(110A, 110B, 110C, 도 15 내지 도 16참조)의 저장 용량이 동일하다고 추정할 수 있다.Referring to FIG. 17, it is assumed that logical address ranges are the same for the plurality of
복수의 메타 데이터(510A, 510B, 510C) 각각은 논리 주소(Logical Block Number, LBN)가 1부터 106까지 있다(LBN1~106)고 가정할 수 있다. 복수의 메타 데이터(510A, 510B, 510C)를 통합한 전체 메타 데이터(520)는 순서대로 결합한 형태를 가질 수 있다. 예를 들어, 제1 메타 데이터(510A)는 전체 메타 데이터(520)의 첫번째 부분인 논리 주소(Logical Block Number, LBN)가 1부터 106까지 배정되고, 제2 메타 데이터(510B)는 전체 메타 데이터(520)의 두번째 부분인 논리 주소(Logical Block Number, LBN)가 106+1부터 2x106까지 배정되며, 제3 메타 데이터(510C)는 전체 메타 데이터(520)의 세번째 부분인 논리 주소(Logical Block Number, LBN)가 2x106+1부터 3x106까지 배정될 수 있다. 복수의 메타 데이터(510A, 510B, 510C) 각각이 논리 주소(Logical Block Number, LBN)가 1부터 106까지 가지는 경우, 이를 통합한 전체 메타 데이터(520)는 1부터 3x106까지의 주소 범위를 가질 수 있다.Each of the plurality of
도 18을 참조하면, 전체 메타 데이터(520, 도 17)는 여러가지 형태를 가질 수 있다. Referring to FIG. 18, all
예를 들어, 제1 전체 메타 데이터(520A)는 복수의 메타 데이터(510A, 510B, 510C)를 순서대로 이어붙인 형태(510A, 510B, 510C)를 가진다. 제2 전체 메타 데이터(520B)의 경우에는 복수의 메타 데이터(510A, 510B, 510C) 각각을 반으로 나눈 뒤(510A-1, 510A-2, 510B-1, 510B-2, 510C-1, 510C-2), 복수의 메타 데이터(510A, 510B, 510C)의 순서대로 이어붙인 형태(510A-1, 510B-1, 510C-1, 510A-2, 510B-2, 510C-2)를 가질 수 있다. 또한, 제3 전체 메타 데이터(520C)의 경우에는 제1 메타 데이터(510A)와 제2 메타 데이터(520B)는 반으로 나뉘어 있지만, 제3 메타 데이터(510C)는 나뉘어 있지 않은 상태로 배치될 수 있다.For example, the first
도 18을 참조하면, 전체 메타 데이터(520A, 520B, 530C)에서 복수의 메타 데이터(510A, 510B, 510C)가 배치되는 형태는 다양할 수 있다. 호스트와 연동하는 복수의 메모리 시스템에 변화가 없다고 가정하면, 도 17 및 도 18에서 설명한 것과 같이 전체 메타 데이터에 기 설정된 방식으로 복수의 메타 데이터를 배치 혹은 배열하는 것이 가능하다. 하지만, 호스트와 연동하는 복수의 메모리 시스템에 변화가 있을 수 있다고 가정하면, 전체 메타 데이터의 생성 방식은 달라질 수 있다.Referring to FIG. 18, a plurality of
도 19는 복수의 메모리 시스템에서 일부 메모리 시스템이 분리된 경우의 동작을 설명한다. 구체적으로, 호스트와 연동하는 복수의 메모리 시스템(110A, 110B, 110C) 중 적어도 하나에서 호스트와의 연동이 일시적으로 중단되는 경우를 설명한다.19 illustrates an operation when some memory systems are separated from a plurality of memory systems. Specifically, a case in which interworking with the host is temporarily stopped in at least one of the plurality of
도 19를 참조하면, 호스트 컨트롤러 인터페이스(108)는 복수의 메모리 시스템(110A, 110B, 110C)에 대해 데이터를 송수신하는 것이 가능한 지를 판단할 수 있다. 예를 들어, 호스트 컨트롤러 인터페이스(108)는 복수의 메모리 시스템(110A, 110B, 110C) 각각에 대해 연결 여부를 확인하는 요청신호(Alive)를 전달할 수 있다. Referring to FIG. 19, the
도 19에서는 호스트 컨트롤러 인터페이스(108)는 복수의 메모리 시스템(110A, 110B, 110C) 각각에 대해 요청신호(Alive)를 개별적으로 전송하는 예를 설명한다. 실시예에 따라, 호스트 컨트롤러 인터페이스(108)는 복수의 메모리 시스템(110A, 110B, 110C)에 대해 적어도 하나의 요청신호(Alive)를 송출(broadcasting)할 수도 있다.In FIG. 19, an example in which the
호스트 컨트롤러 인터페이스(108)로부터 요청신호(Alive)를 수신한 복수의 메모리 시스템(110A, 110B, 110C)은 요청신호(Alive)에 대한 응답신호(Response)를 전달할 수 있다. 도 14에서는 제2 메모리 시스템(110B)이 호스트 컨트롤러 인터페이스(108)로부터 전달된 요청신호(Alive)에 대한 응답신호(Response)를 전달하지 않았다(No response)고 가정한다. 이를 통해, 호스트 컨트롤러 인터페이스(108)는 제2 메모리 시스템(110B)를 액세스할 수 없음을 인지할 수 있다.The plurality of
호스트 컨트롤러 인터페이스(108)는 제2 메모리 시스템(110B)이 일시적으로 응답하지 않는 경우, 이러한 내용을 제1 메모리 시스템(110A)에 알리지 않을 수 있다. 하지만, 실시예에 따라, 호스트 컨트롤러 인터페이스(108)는 제2 메모리 시스템(110B)가 응답하지 않는다는 것을 제1 메모리 시스템(110A)에 통지할 수도 있다.The
호스트 컨트롤러 인터페이스(108)가 제2 메모리 시스템(110B)이 일시적으로 응답하지 않는다는 내용을 제1 메모리 시스템(110A)에 통지하는 지와 상관없이, 제1 메모리 시스템(110A)은 메타 데이터(L2P MAP)를 갱신하지 않을 수 있다(NO UPDATE). 제1 메모리 시스템(110A)은 별도의 업데이트 없이 메타 데이터(L2P MAP)을 호스트 메모리(106)에 전달할 수 있다. 여기서, 제1 메모리 시스템(110A)이 전달하는 메타 데이터(L2P MAP)에는 일시적으로 응답하지 않는 제2 메모리 시스템(110B)에 대한 메타 데이터가 포함될 수 있다.Regardless of whether the
특정 메모리 시스템이 일시적으로 응답하지 않는 원인은 매우 다양할 수 있다. 따라서, 호스트 컨트롤러 인터페이스(108)가 제2 메모리 시스템(110B)이 일시적으로 응답하지 않는다는 판단을 할 때마다 메타 데이터를 갱신해야 하는 경우, 메타 데이터가 너무 불필요하게 자주 갱신되는 현상이 발생할 수 있다. 따라서, 호스트 컨트롤러 인터페이스(108)는 제2 메모리 시스템(110B)이 일시적으로 응답하지 않는다고 판단하더라도, 제2 메모리 시스템(110B)과의 연동은 언제든 다시 재개될 수 있다고 추정할 수 있다.The reasons why a particular memory system temporarily stops responding can vary widely. Therefore, when the
도 20은 복수의 메모리 시스템에 대한 메타 데이터의 갱신 방법을 설명한다. 구체적으로, 도 20은 호스트와 연동하는 복수의 메모리 시스템(110A, 110B, 110C) 중 적어도 하나에서 호스트와의 연동이 불가능해지는 경우를 설명한다.20 illustrates a method of updating metadata for a plurality of memory systems. In detail, FIG. 20 illustrates a case in which at least one of the plurality of
도 20을 참조하면, 호스트 컨트롤러 인터페이스(108)는 복수의 메모리 시스템(110A, 110B, 110C) 중 하나에 대해 불능 여부를 확인하는 불능확인신호(Disable)를 전송할 수 있다. 여기서, 불능확인신호(Disable)는 도 14에서 설명한 요청신호(Alive)와는 기술적으로 차이가 있다. 요청신호(Alive)는 호스트가 주기적으로 혹은 기 설정된 시점에 연동하는 모든 메모리 시스템을 대상으로 송출되거나 개별적으로 전달되는 것인 반면, 불능확인신호(Disable)는 호스트 컨트롤러 인터페이스(108)에 의해 기 설정된 조건에 해당한다고 판단된 특정 메모리 시스템에 대해 개별적으로 전달된다. 예를 들어, 호스트 컨트롤러 인터페이스(108)가 송출한 요청신호(Alive)에 대해 기 설정된 시간 동안 응답이 없거나, 기 설정된 횟수의 요청신호(Alive)에 대응하여 응답이 없는 메모리 시스템에 대해서, 호스트 컨트롤러 인터페이스(108)는 불능확인신호(Disable)를 전달할 수 있다. 또한, 실시예에 따라, 복수의 메모리 시스템(110A, 110B, 110C) 중 하나에서 정상 동작이 불가능함을 호스트 컨트롤러 인터페이스(108)에 전달하는 경우, 호스트 컨트롤러 인터페이스(108)는 불능확인신호(Disable)를 전달하여 불능 여부를 확인할 수 있다.Referring to FIG. 20, the
도 20에서는 제2 메모리 시스템(110B)이 불능 상태라고 가정한다. 호스트 컨트롤러 인터페이스(108)가 블능확인신호(Disable)를 통해 제2 메모리 시스템(110B)이 불능 상태임을 인지하면, 호스트 컨트롤러 인터페이스(108)는 제1 메모리 시스템(110A)에 메타 데이터의 재구성을 요청할 수 있다(Request for Reconfig.). 제1 메모리 시스템(110A)은 호스트 컨트롤러 인터페이스(108)의 요청에 대응하여, 제2 메모리 시스템(110B)에 할당된 논리적 식별자 및 메타 데이터를 모두 무효화시킬 수 있다. 이후, 제1 메모리 시스템(110A)은 메타 데이터를 갱신하고, 갱신된 메타 데이터를 호스트 메모리(106)에 전달할 수 있다.In FIG. 20, it is assumed that the
또한, 제1 메모리 시스템(110A)은 제2 메모리 시스템(110B)에 대한 정보를 모두 무효화시킨 후, 무효화된 데이터를 다른 메모리 시스템(예, 새로 인식된 메모리 시스템)에 할당할 수도 있다.In addition, the
도시되지 않았지만, 실시예에 따라, 호스트 컨트롤러 인터페이스(108)가 블능확인신호(Disable)를 통해 제2 메모리 시스템(110B)이 불능 상태임을 인지하면, 호스트 컨트롤러 인터페이스(108)가 메타 데이터에 대한 재구성(reconfiguration)을 수행할 수도 있다. 예를 들어, 호스트 컨트롤러 인터페이스(108)는 제2 메모리 시스템(110B)에 할당된 메타 데이터를 모두 무효화시킬 수 있다. 호스트 컨트롤러 인터페이스(108)는 메타 데이터에 대한 재구성(reconfiguration)이후, 그 결과를 제1 메모리 시스템(110A)에 통지할 수 있다. 제1 메모리 시스템(110A)은 호스트 컨트롤러 인터페이스(108)에서 전달하는 메타 데이터에 대한 재구성(reconfiguration)에 따른 결과를 바탕으로 메타 데이터를 갱신할 수 있다(update map data). 이후, 제1 메모리 시스템(110A)은 갱신된 메타 데이터를 호스트 메모리(106)로 전달할 수 있다.Although not shown, if the
도 21은 전체 메타 데이터의 관리를 위한 재배당 리스트를 설명한다.21 illustrates a redistribution list for managing the entire metadata.
도 21을 참조하면, 복수의 메모리 시스템(110A, 110B, 110C) 중 우선순위가 높은 메모리 시스템은 전체 메타 데이터를 포함하는 맵 테이블(520D)과 재배당 리스트(530)를 포함할 수 있다.Referring to FIG. 21, a memory system having a higher priority among the plurality of
우선순위가 높은 메모리 시스템은 적어도 하나의 호스트와 연동하는 복수의 메모리 시스템이 사용할 수 있는 사용가능한 주소 범위를 설정할 수 있다. 예를 들어, 맵 테이블은 기설정된 사용가능한 주소 범위에 대응하는 공간을 가질 수 있다. 맵 테이블은 제1 논리블록번호(LBN1)부터 최대 논리블록번호(LBN_max)까지의 공간을 가질 수 있고, 최대 논리블록번호(LBN_max)는 현재 연동하는 복수의 메모리 시스템의 전체가 가질 수 있는 범위보다 더 크게 설정될 수 있다. 이는 복수의 메모리 시스템이 이미 연동하는 중에도 새로운 메모리 시스템이 추가될 수 있고, 새롭게 연동하는 메모리 시스템에도 전체 주소 범위의 일부를 배정할 수 있게 하기 위함이다.The high priority memory system may set an available address range that can be used by a plurality of memory systems that interoperate with at least one host. For example, the map table may have a space corresponding to a preset usable address range. The map table may have a space from the first logical block number LBN1 to the maximum logical block number LBN_max, and the maximum logical block number LBN_max may be larger than a range of all of the plurality of memory systems to which the present interworking system has. It can be set larger. This is to allow a new memory system to be added even while a plurality of memory systems are already interworking, and to allocate a portion of the entire address range to the newly interlocking memory system.
맵 테이블(520D)에는 복수의 메타 데이터(510A, 510B, 510C)가 배정되었다고 가정할 수 있다. 초기에는 맵 테이블(520D)의 처음부터 복수의 메타 데이터(510A, 510B, 510C)가 순차적으로 배정될 수 있다.It may be assumed that a plurality of
한편, 도 20 및 도 21을 참조하면, 제2 메모리 시스템(110B)이 더 이상 호스트와 연동하지 않는 경우를 가정해볼 수 있다. 이 경우, 제2 메모리 시스템(110B)에 대응하는 제2 메타 데이터(510B)가 더 이상 맵 테이블(520D)에 포함될 필요가 없어진다. 따라서, 제2 메타 데이터(510B)에 할당되어 있던 맵 테이블(520D)의 주소값인 논리 주소(Logical Block Number, LBN)의 106+1부터 2x106까지를 재배당 리스트(530)에 포함시킬 수 있다.20 and 21, it may be assumed that the
재배당 리스트(530)에는 맵 테이블(520D)에서 사용되지 않은 주소 영역을 순차적으로 저장할 수 있고, 컨트롤러는 새로운 메모리 시스템이 연동될 때마다 새로운 메모리 시스템을 위해 제공되는 주소 범위를 순차적으로 제공할 수 있다.The
재배당 리스트(530)에 수집되는 주소 범위는 항상 동일하지 않을 수 있다. 예를 들면, 복수의 메모리 시스템 각각의 저장 공간의 크기가 서로 다를 수 있다. 이 경우, 복수의 메모리 시스템 각각에 할당되는 주소 범위도 상이하고, 이에 따라 회수되는 주소 범위도 상이하다. 또한, 맵 데이터(520D)에서 특정 메모리 시스템에 할당되었다가 회수되는 주소 범위는 해당 메모리 시스템의 동작 상태에 따라 달라질 수 있다. 특정 메모리 시스템 전체가 사용불가능한 경우가 있고, 특정 메모리 시스템 내 일부가 배드 블록 등의 이유로 사용하지 못할 수도 있다. 따라서, 각 메모리 시스템의 동작 상태를 인지하여, 맵 테이블(540D)에서 불필요하게 배정된 주소 범위를 재사용하기 위해 재배당 리스트(530)에 포함시킬 수 있다.The address ranges collected in the
도 22는 복수의 메모리 시스템이 적어도 하나의 호스트와 연동한는 데이터 처리 시스템에서 메타 데이터를 관리하기 위한 시스템의 예를 설명한다. 메타 데이터를 관리하기 위한 시스템은 적어도 하나의 호스트와 적어도 하나의 메모리 시스템이 연동하는 데이터 처리 시스템에 적용될 수 있다.22 illustrates an example of a system for managing metadata in a data processing system in which a plurality of memory systems interoperate with at least one host. The system for managing metadata may be applied to a data processing system in which at least one host and at least one memory system interoperate.
도 22를 참조하면, 시스템(600)은 사용가능한 주소 범위를 가지는 맵 테이블(510D) 및 맵 테이블(510D)에서 할당가능한 영역을 가리키는 재배당 테이블(530)을 생성하는 메타 데이터 생성부(630), 및 적어도 하나의 메모리 시스템과의 연동 여부에 대응하여, 맵 테이블(510D) 내 적어도 하나의 메모리 시스템에 할당 가능한 주소 범위를 배정할 것인지를 결정하거나 적어도 하나의 메모리 시스템에 배정된 주소 범위를 재배당 테이블(530)에 포함시킬 지를 결정하는 메타 데이터 제어부(640)를 포함할 수 있다. Referring to FIG. 22, the
실시예에 따라, 맵 테이블(510D) 및 재배당 테이블(530)은 적어도 하나의 메모리(610)에 저장될 수 있다. 적어도 하나의 메모리(610)는 비휘발성 메모리 혹은 휘발성 메모리 중 적어도 하나를 포함할 수 있다. 예를 들면, 메모리(610)는 도 1 내지 도 3에서 설명한 메모리(144)에 대응할 수도 있고, 도 13 및 도 15에서 설명한 호스트 메모리(106)에 대응할 수도 있다.According to an embodiment, the map table 510D and the redistribution table 530 may be stored in at least one
한편, 실시예에 따라, 시스템(600)은 적어도 하나의 메모리 시스템과 동일한 호스트와 연동되며 적어도 하나의 메모리 시스템보다 높은 우선순위를 가지는 메모리 시스템을 포함할 수 있다. 예를 들어, 시스템(600)은 도 1 내지 도 3에서 설명한 메모리 시스템을 포함할 수 있다.According to an exemplary embodiment, the
실시예에 따라, 시스템(600)은 적어도 하나의 메모리 시스템과 연동되며 적어도 하나의 메모리 시스템에 읽기, 쓰기, 삭제 명령을 전달하는 호스트를 포함할 수 있다. 예를 들어, 시스템(600)은 도 1 내지 도 3에서 설명한 호스트를 포함할 수 있다.According to an embodiment, the
도시되지 않았지만, 시스템(600)은 맵 테이블을 바탕으로 주소 변환 과정을 수행하는 메타 데이터 변환부를 더 포함할 수 있다. 실시예에 따라, 메타 데이터 변환부는 도 1 내지 도 3에서 설명한 메모리 시스템 내 컨트롤러(130)의 동작 중 일부를 수행하는 모듈, 회로에 대응할 수도 있다. 또한, 실시예에 따라, 도 13에서 설명한 바와 같이, 호스트 내 포함되어 호스트 컨트롤러 인터페이스(108)를 통해 논리 주소를 호스트 메모리(106)에 전달하고, 논리 주소에 대응하는 물리 주소를 수신할 수도 있다.Although not shown, the
메모리(610)에 저장된 맵 테이블(510D)은 논리적 주소(logical address)에 대응하는 물리적 주소(physical address)를 확인하기 위한 제1 맵핑 정보를 포함할 수 있다. 맵 테이블(510D)은 적어도 하나의 호스트에 대응하는 적어도 하나의 메모리 시스템의 전체가 사용하는 주소 범위를 포함할 수 있다.The map table 510D stored in the
시스템(600)은 적어도 하나의 메모리 시스템과의 연동 여부를 모니터링하기 위한 인터페이스 제어부(620)를 더 포함할 수 있다. 인터페이스 제어부(620)는 적어도 하나의 메모리 시스템이 응답가능한 상태인지를 확인하기 위한 제1신호, 및 적어도 하나의 메모리 시스템이 사용가능한 상태인지를 확인하기 위한 제2신호를 생성할 수 있다. 여기서, 제2신호는 상기 제1신호에 대한 응답이 복수번 없는 경우, 해당하는 메모리 시스템에 출력될 수 있다.The
실시예에 따라, 제1신호는 적어도 하나의 메모리 시스템이 모두 수신할 수 있도록 방송(broadcast)되는 신호를 포함하고, 제2신호는 적어도 하나의 메모리 시스템 중 특정한 메모리 시스템이 수신할 수 있도록 전송(transmission)되는 신호를 포함할 수 있다. According to an embodiment, the first signal includes a signal that is broadcast so that all of the at least one memory system can receive it, and the second signal is transmitted so that a specific memory system of the at least one memory system can receive it. It may include a signal to be transmitted).
한편, 메타 데이터 제어부(640)는 적어도 하나의 메모리 시스템이 인터페이스 제어부(620)에서 전송한 제2신호에 응답하지 않는 경우, 인터페이스 제어부(620)로부터 그 결과를 수?한 후, 맵 테이블(510D) 내 해당 메모리 시스템에 할당된 주소 범위를 재배당 테이블(530)에 포함시킬 수 있다. Meanwhile, when at least one memory system does not respond to the second signal transmitted from the
또한, 메타 데이터 제어부(640)는 재배당 테이블(530)에 포함된 순서에 따라, 새롭게 연동하는 적어도 하나의 메모리 시스템에 저장용량에 대응하는 주소 범위를 배정할 수 있다.In addition, the
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.Meanwhile, in the detailed description of the present invention, specific embodiments have been described, but various modifications may be made without departing from the scope of the present invention. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be determined not only by the scope of the following claims, but also by the equivalents of the claims.
Claims (20)
사용가능한 주소 범위를 가지는 맵 테이블 및 상기 맵 테이블에서 할당가능한 영역을 가리키는 재배당 테이블을 생성하는 메타 데이터 생성부; 및
상기 적어도 하나의 메모리 시스템과의 연동 여부에 대응하여, 상기 적어도 하나의 메모리 시스템에 할당 가능한 주소 범위를 배정할 것인지를 결정하거나 상기 적어도 하나의 메모리 시스템에 배정된 주소 범위를 상기 재배당 테이블에 포함시킬 지를 결정하는 메타 데이터 제어부
를 포함하는, 시스템.
In a system interoperating with at least one memory system,
A meta data generator for generating a map table having an available address range and a redistribution table indicating an allocable area in the map table; And
In response to interworking with the at least one memory system, it may be determined whether to allocate an address range assignable to the at least one memory system or include an address range assigned to the at least one memory system in the redistribution table. Metadata control to determine whether
Including, the system.
상기 시스템은 상기 적어도 하나의 메모리 시스템과 동일한 호스트와 연동되며 상기 적어도 하나의 메모리 시스템보다 높은 우선순위를 가지는 메모리 시스템을 포함하는, 시스템.
The method of claim 1,
The system includes a memory system associated with the same host as the at least one memory system and having a higher priority than the at least one memory system.
상기 시스템은 상기 적어도 하나의 메모리 시스템과 연동되며 상기 적어도 하나의 메모리 시스템에 읽기, 쓰기, 삭제 명령을 전달하는 호스트를 포함하는, 시스템.
The method of claim 1,
The system includes a host interoperating with the at least one memory system and transferring read, write, and delete commands to the at least one memory system.
상기 맵 테이블을 바탕으로 주소 변환 과정을 수행하는 메타 데이터 변환부
를 더 포함하는, 시스템.
The method of claim 1,
Meta data conversion unit for performing an address conversion process based on the map table
Further comprising, the system.
상기 맵 테이블은 논리적 주소(logical address)에 대응하는 물리적 주소(physical address)를 확인하기 위한 제1 맵핑 정보를 포함하는,
시스템.
The method of claim 1,
The map table includes first mapping information for identifying a physical address corresponding to a logical address.
system.
상기 적어도 하나의 메모리 시스템과의 상기 연동 여부를 모니터링하기 위한 인터페이스 제어부
를 더 포함하는, 시스템.
The method of claim 1,
Interface control unit for monitoring the interworking with the at least one memory system
Further comprising, the system.
상기 인터페이스 제어부는
상기 적어도 하나의 메모리 시스템이 응답가능한 상태인지를 확인하기 위한 제1신호; 및
상기 적어도 하나의 메모리 시스템이 사용가능한 상태인지를 확인하기 위한 제2신호를 생성하고,
상기 제2신호는 상기 제1신호에 대한 응답이 복수번 없는 경우, 상기 적어도 하나의 메모리 시스템에 출력되는,
시스템.
The method of claim 6,
The interface control unit
A first signal for confirming whether the at least one memory system is in a responsive state; And
Generate a second signal to determine whether the at least one memory system is in an available state,
The second signal is output to the at least one memory system when there is no response to the first signal a plurality of times.
system.
상기 제1신호는 상기 적어도 하나의 메모리 시스템이 모두 수신할 수 있도록 방송(broadcast)되는 신호를 포함하고, 상기 제2신호는 상기 적어도 하나의 메모리 시스템 중 특정한 메모리 시스템이 수신할 수 있도록 전송(transmission)되는 신호를 포함하는,
시스템.
The method of claim 7, wherein
The first signal includes a signal that is broadcast so that all of the at least one memory system can receive it, and the second signal is transmitted so that a specific memory system of the at least one memory system can receive it. Containing the signal)
system.
상기 적어도 하나의 메모리 시스템이 상기 제2신호에 응답하지 않는 경우, 상기 적어도 하나의 메모리 시스템에 할당된 주소 범위를 상기 재배당 테이블에 포함시키는,
시스템.
The method of claim 7, wherein
If the at least one memory system does not respond to the second signal, including the address range allocated to the at least one memory system in the redistribution table,
system.
상기 메타 데이터 제어부는 상기 재배당 테이블에 포함된 순서에 따라 상기 적어도 하나의 메모리 시스템의 저장용량에 대응하는 주소 범위를 배정하는,
시스템.
The method of claim 1,
The metadata control unit allocates an address range corresponding to a storage capacity of the at least one memory system according to an order included in the redistribution table.
system.
호스트 및 적어도 하나의 다른 메모리 시스템과 연동하며, 상기 메모리 장치에 상기 메타 데이터를 저장 또는 삭제할 수 있는 컨트롤러를 포함하고,
상기 메타 데이터는 사용가능한 주소 범위를 가지는 맵 테이블 및 상기 맵 테이블에서 할당가능한 영역을 가리키는 재배당 테이블을 포함하고,
상기 맵 테이블은 상기 적어도 하나의 다른 메모리 시스템에 저장된 데이터에 대한 맵핑 정보를 포함하는,
메모리 시스템.
A memory device including a first area storing meta data; And
A controller interoperating with a host and at least one other memory system, the controller capable of storing or deleting the metadata in the memory device;
The meta data includes a map table having a usable address range and a redistribution table indicating an allocable area in the map table,
The map table includes mapping information for data stored in the at least one other memory system,
Memory system.
상기 맵핑 정보는 논리적 주소(logical address)에 대응하는 물리적 주소(physical address)를 확인하기 위한 제1 맵핑 정보를 포함하는,
메모리 시스템.
The method of claim 11,
The mapping information includes first mapping information for identifying a physical address corresponding to a logical address.
Memory system.
상기 메모리 장치는 유저 데이터를 저장하는 제2 영역을 포함하고,
상기 맵 테이블은 상기 유저 데이터에 대한 맵핑 정보를 포함하는,
메모리 시스템.
The method of claim 12,
The memory device includes a second area for storing user data,
The map table includes mapping information for the user data,
Memory system.
복수의 메모리 시스템의 연동 여부를 모니터링하는 단계;
사용가능한 주소 범위를 가지는 맵 테이블 및 상기 맵 테이블에서 할당가능한 영역을 가리키는 재배당 테이블을 생성하는 단계;
상기 모니터링 결과에 따라, 상기 맵 테이블 내 제1 주소 범위를 상기 재배당 테이블에 추가하는 단계
를 수행하도록 하는, 시스템.
A system interoperating with a plurality of memory systems and including at least one processor, at least one memory and program instructions, wherein the program instructions are generated by the system through the at least one processor and the at least one memory.
Monitoring whether a plurality of memory systems are interlocked;
Creating a map table having an available address range and a redistribution table pointing to an allocable area in the map table;
According to the monitoring result, adding a first address range in the map table to the redistribution table
System.
상기 모니터링 결과에 따라, 상기 재배당 테이블을 참조하여 상기 맵 테이블 내 제2 주소 범위를 할당하는 단계
를 더 수행하도록 하는, 시스템.
The method of claim 14,
Allocating a second address range in the map table by referring to the redistribution table according to the monitoring result
System to perform more.
상기 맵 테이블을 바탕으로 주소 변환 과정을 수행하는 단계
를 더 수행하도록 하는, 시스템.
The method of claim 14,
Performing an address conversion process based on the map table
System to perform more.
상기 맵 테이블에 배정되지 않은 맵핑 정보를 포함하는 상기 복수의 메모리 시스템 각각으로부터 복수의 맵핑 정보를 수집하는 단계; 및
상기 복수의 맵핑 정보 각각에 상기 맵 테이블 내 사용가능한 서로 다른 주소 범위를 배정하는 단계;
를 더 수행하도록 하는, 시스템.
The method of claim 14,
Collecting a plurality of mapping information from each of the plurality of memory systems including mapping information not assigned to the map table; And
Assigning different address ranges available in the map table to each of the plurality of mapping information;
System to perform more.
상기 맵 테이블 내 제1 주소 범위를 상기 재배당 테이블에 추가하는 단계는
상기 복수의 메모리 시스템 중 적어도 하나가 연동되지 않는 경우, 해당하는 메모리 시스템으로부터 수집된 맵핑 정보에 배정된 상기 제1 주소 범위를 재배당 리스트에 포함시키는 단계
를 포함하는, 시스템.
The method of claim 14,
Adding a first address range in the map table to the redistribution table
If at least one of the plurality of memory systems is not interlocked, including the first address range allocated to mapping information collected from a corresponding memory system in a redistribution list;
Including, the system.
상기 복수의 메모리 시스템 각각과 데이터를 주고받을 수 있는 지를 확인하는 단계; 및
상기 복수의 메모리 시스템 중 적어도 하나가 기 설정된 조건에 해당하는 경우, 상기 복수의 메모리 시스템 중 적어도 하나가 불능상태인지를 확인하는 단계
를 더 수행하도록 하는, 시스템.
The method of claim 14,
Checking whether data can be exchanged with each of the plurality of memory systems; And
Determining whether at least one of the plurality of memory systems is disabled when at least one of the plurality of memory systems corresponds to a preset condition
System to perform more.
상기 맵핑 정보는 논리적 주소(logical address)에 대응하는 물리적 주소(physical address)를 확인하기 위한 제1 맵핑 정보를 포함하는,
시스템.
The method of claim 14,
The mapping information includes first mapping information for identifying a physical address corresponding to a logical address.
system.
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