KR20200009978A - Multilayer capacitor - Google Patents

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KR20200009978A
KR20200009978A KR1020180119058A KR20180119058A KR20200009978A KR 20200009978 A KR20200009978 A KR 20200009978A KR 1020180119058 A KR1020180119058 A KR 1020180119058A KR 20180119058 A KR20180119058 A KR 20180119058A KR 20200009978 A KR20200009978 A KR 20200009978A
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삼성전기주식회사
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Abstract

One embodiment of the present invention provides a multilayer capacitor with the excellent moisture resistance. The multilayer capacitor comprises: a body including a multilayer structure of a plurality of dielectric layers and a plurality of internal electrodes stacked while having the dielectric layers therebetween; and external electrodes formed on the outside of the body and electrically connected to the internal electrodes. The body is divided into a center unit and cover units located above and below the center unit in a stacking direction of the dielectric layers. The cover units of the body are formed with the curved edge, and the radius of curvature (R) of the curved edge and a thickness (T) of the body satisfy the condition of 10um<=R<=T/4. Widths of internal electrodes disposed on the cover unit are narrower than widths of internal electrodes disposed on the center unit.

Description

적층형 커패시터 {MULTILAYER CAPACITOR}Multilayer Capacitors {MULTILAYER CAPACITOR}

본 발명은 적층형 커패시터에 관한 것이다.
The present invention relates to a multilayer capacitor.

커패시터는 전기를 저장할 수 있는 소자로서, 기본적으로 2개의 전극을 대향시켜, 전압을 걸면 각 전극에 전기가 축적되는 것이다. 직류 전압을 인가한 경우에는 전기가 축전되면서 커패시터 내부에 전류가 흐르지만, 축적이 완료되면 전류가 흐르지 않게 된다. 한편, 교류 전압을 인가한 경우, 전극의 극성이 교변하면서 교류 전류가 흐르게 된다.A capacitor is a device capable of storing electricity. Basically, two electrodes are opposed to each other, and when a voltage is applied, electricity is accumulated on each electrode. When a DC voltage is applied, current flows inside the capacitor while electricity is stored, but when the accumulation is completed, no current flows. On the other hand, when an alternating current voltage is applied, alternating current flows while the polarity of the electrode is altered.

이러한 커패시터는 전극 간에 구비되는 절연체의 종류에 따라서, 알루미늄으로 전극을 구성하고 상기 알루미늄 전극 사이에 얇은 산화막을 구비하는 알루미늄 전해 커패시터, 전극 재료로 탄탈륨을 사용하는 탄탈륨 커패시터, 전극 사이에 티타늄 바륨과 같은 고유전율의 유전체를 사용하는 세라믹 커패시터, 전극 사이에 구비되는 유전체로 고유전율계 세라믹을 다층 구조로 사용하는 적층 세라믹 커패시터(Multi-Layer Ceramic Capacitor, MLCC), 전극 사이의 유전체로 폴리스티렌 필름을 사용하는 필름 커패시터 등 여러 종류로 구분될 수 있다.These capacitors are made of aluminum according to the type of insulator provided between the electrodes, an aluminum electrolytic capacitor comprising an electrode made of aluminum and having a thin oxide film between the aluminum electrodes, a tantalum capacitor using tantalum as an electrode material, and a titanium barium between the electrodes. Ceramic capacitor using high dielectric constant, multi-layer ceramic capacitor (MLCC) using high dielectric constant ceramic as multilayer structure between electrodes, polystyrene film using dielectric between electrodes It can be divided into several types, such as a film capacitor.

이 중에서 적층 세라믹 커패시터는 온도 특성 및 주파수 특성이 우수하고 소형으로 구현 가능하다는 장점을 가지고 있어 최근 고주파 회로 등 다양한 분야에서 많이 응용되고 있다.Among them, multilayer ceramic capacitors have advantages of excellent temperature characteristics and frequency characteristics and can be implemented in a small size.

종래 기술에 따른 적층 세라믹 커패시터는 복수개의 유전체 시트가 적층되어 적층체를 형성하며, 상기 적층체 외부에 서로 다른 극성을 갖는 외부 전극이 형성되고, 상기 적층체의 내부에 교대로 적층된 내부 전극이 상기 각각의 외부 전극에 전기적으로 연결될 수 있다.In the multilayer ceramic capacitor according to the related art, a plurality of dielectric sheets are stacked to form a laminate, and external electrodes having different polarities are formed outside the laminate, and internal electrodes alternately stacked inside the laminate are formed. It may be electrically connected to each of the external electrodes.

최근 전자 제품의 소형화 및 고집적화에 따라 적층 세라믹 커패시터의 경우에도 소형화 고집적화를 위한 연구가 많이 이루어지고 있다. 특히 적층 세라믹 커패시터의 경우 고용량화 및 소형화를 위하여 유전체층을 박층화하여 고적층화하면서 내부 전극의 연결성을 향상시키고자 하는 다양한 시도가 이루어지고 있다.Recently, due to the miniaturization and high integration of electronic products, many studies have been made for miniaturization and high integration in the case of multilayer ceramic capacitors. In particular, in the case of multilayer ceramic capacitors, various attempts have been made to improve the connectivity of internal electrodes while thinning and increasing the thickness of a dielectric layer for high capacity and miniaturization.

특히, 초고용량의 적층 세라믹 개발에 있어서, 박막 유전체층 및 내부전극의 고적층 제품에 대한 신뢰성 확보가 더욱 중요해지고 있다. 적층 수가 증가함에 따라서, 내부전극과 유전체층의 두께 차이에 의한 단차가 증가한다. 이러한 단차는 바디를 압착하는 치밀화 공정에서 유전체층의 횡방향 연신으로 인해 전극 끝단부의 휨 현상이 발생하게 된다. In particular, in the development of ultra high-capacity multilayer ceramics, securing reliability of high-layer products of thin film dielectric layers and internal electrodes has become more important. As the number of stacked layers increases, the level difference due to the difference in thickness between the internal electrodes and the dielectric layers increases. This step is caused by the bending of the electrode end due to the lateral stretching of the dielectric layer in the densification process of pressing the body.

즉, 내부전극의 끝단은 단차를 채우기 위해 휘어지며, 마진부는 커버의 함몰과 마진폭의 감소에 의해 단차로 인한 빈 공간을 제거하게 된다. 단차로 인한 빈공간을 제거됨에 따라 감소하는 마진폭만큼 용량층도 연신하게 된다. 이와 같은 내부 전극의 구조적인 불규칙 연신에 의해 적층 세라믹 커패시터의 내전압 특성 등의 신뢰성이 감소하게 된다. That is, the ends of the internal electrodes are bent to fill the step, and the margin part removes the empty space due to the step by the depression of the cover and the decrease of the margin width. As the void caused by the step is removed, the capacitive layer is also stretched by the decreasing margin width. Such structural irregular stretching of the internal electrodes reduces the reliability of the withstand voltage characteristics of the multilayer ceramic capacitor.

이러한 문제점을 해결하기 위하여, 바디의 길이 방향 양측면을 절단한 후, 측면 마진부를 부착하는 방안이 개발되었으나, 제조방법이 복잡해 생산성이 낮고, 측면 마진부를 얇게 형성하는 경우 코너 마진부 두께도 동시에 얇아져 내습신뢰성이 열위해지는 문제가 생길 수 있다.
In order to solve this problem, a method for attaching side margins after cutting both sides of the body in the longitudinal direction has been developed, but the productivity is low due to the complicated manufacturing method, and when the side margins are formed thin, the corner margins are also thin at the same time. Problems inferior reliability may occur.

본 발명의 일 목적은 일 목적은 유효 부피를 최대화하면서도, 내습신뢰성을 확보할 수 있는 적층형 커패시터를 제공하는 것이다.
One object of the present invention is to provide a multilayer capacitor capable of securing moisture resistance while maximizing the effective volume.

상술한 과제를 해결하기 위한 방법으로, 본 발명은 일 예를 통하여 적층형 커패시터의 신규한 구조를 제안하고자 하며, 구체적으로, 복수의 유전체층의 적층 구조와 상기 유전체층을 사이에 두고 적층된 복수의 내부 전극을 포함하는 바디 및 상기 바디 외부에 형성되어 상기 내부 전극과 전기적으로 연결된 외부 전극을 포함하며, 상기 바디는 중앙부와 상기 복수의 유전체층의 적층 방향으로 상기 중앙부의 상부와 하부에 위치하는 커버부로 구분되며, 상기 바디에서 상기 커버부는 모서리가 곡면으로 형성되되 상기 곡면 모서리의 곡률 반경(R)과 상기 바디의 두께(T)는 10um≤R≤T/4의 조건을 만족하며, 상기 바디에서 상기 커버부는 모서리가 곡면으로 형성되고, 상기 복수의 내부 전극 중 상기 커버부에 배치된 것은 상기 중앙부에 배치된 것보다 폭이 좁은 형태이다.
As a method for solving the above-described problems, the present invention is to propose a novel structure of a multilayer capacitor through an example, and specifically, a plurality of internal electrodes stacked with a stack structure of a plurality of dielectric layers and the dielectric layer interposed therebetween. And an external electrode formed on the outside of the body and electrically connected to the internal electrode, wherein the body is divided into a cover part disposed on the upper part and the lower part of the central part in a stacking direction of the central part and the plurality of dielectric layers. The cover part of the body has a curved edge, the radius of curvature (R) of the curved edge and the thickness (T) of the body satisfies the condition of 10um≤R≤T / 4, the cover portion in the body A corner is formed in a curved surface, and the plurality of internal electrodes disposed on the cover portion have a width wider than that disposed on the central portion. It is in the form.

일 실시 예에서, 상기 복수의 내부 전극 중 상기 커버부에 배치된 것은 상기 바디의 표면에 가까이 배치된 것일수록 폭이 좁을 수 있다.In an embodiment, the plurality of internal electrodes may be narrower as they are disposed closer to the surface of the body.

일 실시 예에서, 상기 복수의 내부 전극은 각각 상기 바디의 서로 대향하는 제1면 및 제2면으로 노출된 제1 및 제2 내부 전극을 포함하며, 상기 복수의 내부 전극의 폭은 상기 제1면 및 제2면을 연결하는 방향과 상기 복수의 유전체층의 적층 방향에 수직인 방향의 폭일 수 있다.In some embodiments, the plurality of internal electrodes may include first and second internal electrodes exposed to opposite first and second surfaces of the body, respectively, and the widths of the plurality of internal electrodes may be different from each other. The width of the direction connecting the surface and the second surface and the direction perpendicular to the stacking direction of the plurality of dielectric layers.

일 실시 예에서, 상기 바디는 상기 복수의 유전체층의 적층 방향으로 서로 대향하는 제3면 및 제4면, 그리고 상기 제1면 내지 제4면과 연결되고 서로 대향하는 제5면 및 제6면을 포함할 수 있다.In an embodiment, the body may include third and fourth surfaces facing each other in the stacking direction of the plurality of dielectric layers, and fifth and sixth surfaces connected to and opposed to the first to fourth surfaces, respectively. It may include.

일 실시 예에서, 상기 커버부에서 상기 제3면이 상기 제5면 및 제6면과 연결된 모서리들, 그리고 상기 제4면이 상기 제5면 및 제6면과 연결된 모서리들은 곡면으로 형성될 수 있다.In an embodiment, corners of the third surface connected to the fifth and sixth surfaces and corners of the fourth surface connected to the fifth and sixth surfaces may be formed in a curved surface. have.

일 실시 예에서, 상기 바디의 표면에서 상기 복수의 내부 전극 중 가장 가까운 것까지의 거리를 마진이라 할 때, 상기 커버부에서 곡면으로 형성된 모서리의 마진(δ)은 상기 제5면 및 제6면의 마진(Wg)보다 크거나 같을 수 있다.In an embodiment, when the distance from the surface of the body to the nearest one of the plurality of internal electrodes is a margin, the margin δ of the corner formed in the curved portion of the cover portion is the fifth and sixth surfaces. May be greater than or equal to the margin (Wg).

일 실시 예에서, 상기 δ 및 상기 Wg는 1≤δ/Wg≤1.2의 조건을 만족할 수 있다.In some embodiments, the δ and the Wg may satisfy a condition of 1 ≦ δ / Wg ≦ 1.2.

일 실시 예에서, 상기 Wg는 0.5um≤Wg≤T/12의 조건을 만족할 수 있다.In one embodiment, the Wg may satisfy the condition of 0.5um≤Wg≤T / 12.

일 실시 예에서, 상기 Wg는 0.5um≤Wg≤15um의 조건을 만족할 수 있다.In one embodiment, the Wg may satisfy the condition of 0.5um≤Wg≤15um.

일 실시 예에서, 상기 제3면 및 제4면의 마진(Tg)은 Wg≤Tg의 조건을 만족할 수 있다.In an embodiment, the margin Tg of the third and fourth surfaces may satisfy a condition of Wg ≦ Tg.

일 실시 예에서, 상기 커버부에서 곡면으로 형성된 모서리의 곡률 반경(R)은 10um≤R≤60um의 조건을 만족할 수 있다.In one embodiment, the radius of curvature R of the corner formed in the cover portion may satisfy the condition of 10um≤R≤60um.

일 실시 예에서, 상기 바디의 커버부에 배치된 복수의 내부 전극의 단부를 상기 복수의 유전체층의 적층 방향으로 연결하여 얻어진 가상의 면은 곡면을 형성하며 이러한 곡면의 곡률은 상기 커버부에서 곡면으로 형성된 모서리의 곡률이 같을 수 있다.In one embodiment, a virtual surface obtained by connecting the ends of the plurality of internal electrodes disposed in the cover portion of the body in the stacking direction of the plurality of dielectric layers forms a curved surface, the curvature of the curved surface from the cover portion to the curved surface The formed corners may have the same curvature.

일 실시 예에서, 상기 바디의 커버부에 배치된 복수의 내부 전극의 단부를 상기 복수의 유전체층의 적층 방향으로 연결하여 얻어진 가상의 면은 곡면을 형성하며 이러한 곡면의 곡률 반경은 상기 커버부에서 곡면으로 형성된 모서리의 곡률 반경보다 작을 수 있다.In one embodiment, the virtual surface obtained by connecting the ends of the plurality of internal electrodes disposed in the cover portion of the body in the stacking direction of the plurality of dielectric layers forms a curved surface, the radius of curvature of the curved surface is curved in the cover portion It may be smaller than the radius of curvature of the formed corners.

일 실시 예에서, 상기 바디의 표면에서 상기 복수의 내부 전극 중 가장 가까운 것까지의 거리를 마진이라 할 때, 상기 커버부에서 곡면으로 형성된 모서리의 곡률 반경은 상기 가상의 면의 곡률 반경에 상기 커버부에서 곡면으로 형성된 모서리의 마진(δ)을 더한 것과 같을 수 있다.In one embodiment, when the distance from the surface of the body to the nearest one of the plurality of internal electrodes is a margin, the radius of curvature of the corner formed in the curved surface of the cover portion is the radius of curvature of the virtual surface of the cover It may be equal to the margin (δ) of the corner formed at the curved portion.

일 실시 예에서, 상기 바디에서 상기 복수의 내부 전극을 감싸는 외곽 영역을 마진 영역이라 할 때 상기 유전체층의 치밀도는 상기 마진 영역이 나머지 영역보다 낮을 수 있다.In an embodiment, when the outer region surrounding the plurality of internal electrodes of the body is a margin region, the density of the dielectric layer may be lower than that of the remaining regions.

일 실시 예에서, 상기 마진 영역은 상기 유전체층이 서로 다른 치밀도를 갖는 2개의 층을 포함하며, 상기 2개의 층 중 상기 복수의 내부 전극에 인접한 것에서 상기 유전체층의 치밀도가 더 높을 수 있다.
In example embodiments, the margin region may include two layers having different densities of the dielectric layers, and the densities of the dielectric layers may be higher than those of the two layers adjacent to the plurality of internal electrodes.

본 발명의 다른 측면은,Another aspect of the invention,

복수의 유전체층의 적층 구조와 상기 유전체층을 사이에 두고 적층된 복수의 내부 전극을 포함하는 바디 및 상기 바디 외부에 형성되어 상기 내부 전극과 전기적으로 연결된 외부 전극을 포함하며, 상기 바디는 중앙부와 상기 복수의 유전체층의 적층 방향으로 상기 중앙부의 상부와 하부에 위치하는 커버부로 구분되며, 상기 바디에서 상기 커버부는 모서리가 곡면으로 형성되고, 상기 바디의 커버부에 배치된 복수의 내부 전극의 단부를 상기 복수의 유전체층의 적층 방향으로 연결하여 얻어진 가상의 면은 곡면을 형성하는 적층형 커패시터를 제공한다.
A body including a stacked structure of a plurality of dielectric layers and a plurality of internal electrodes stacked with the dielectric layers interposed therebetween, and an external electrode formed outside the body and electrically connected to the internal electrodes, wherein the body includes a central portion and the plurality of internal electrodes. A cover part disposed at an upper portion and a lower portion of the central portion in a stacking direction of the dielectric layer of the dielectric layer, wherein the cover portion has a curved edge, and the end of the plurality of internal electrodes disposed on the cover portion of the body The imaginary surface obtained by connecting in the stacking direction of the dielectric layers provides a stacked capacitor that forms a curved surface.

일 실시 예에서, 상기 가상의 면과 상기 커버부에서 곡면으로 형성된 모서리는 서로 마주보는 형태일 수 있다.In one embodiment, the virtual surface and the corner formed in the curved portion of the cover portion may have a form facing each other.

일 실시 예에서, 상기 가상의 면의 곡률은 상기 커버부에서 곡면으로 형성된 모서리의 곡률이 같을 수 있다.In one embodiment, the curvature of the virtual surface may be the same as the curvature of the corner formed in the cover portion curved surface.

일 실시 예에서, 상기 가상의 면의 곡률 반경은 상기 커버부에서 곡면으로 형성된 모서리의 곡률 반경보다 작을 수 있다.In one embodiment, the radius of curvature of the virtual surface may be smaller than the radius of curvature of the corner formed in the cover portion curved.

일 실시 예에서, 상기 바디의 표면에서 상기 복수의 내부 전극 중 가장 가까운 것까지의 거리를 마진이라 할 때, 상기 커버부에서 곡면으로 형성된 모서리의 곡률 반경은 상기 가상의 면의 곡률 반경에 상기 커버부에서 곡면으로 형성된 모서리의 마진(δ)을 더한 것과 같을 수 있다.
In one embodiment, when the distance from the surface of the body to the nearest one of the plurality of internal electrodes is a margin, the radius of curvature of the corner formed in the curved surface of the cover portion is the radius of curvature of the virtual surface of the cover It may be equal to the margin (δ) of the corner formed at the curved portion.

본 발명의 일 예에 따른 적층형 커패시터의 경우, 소형화에 유리하면서도 높은 전기 용량을 확보할 수 있으며, 내습 특성이 우수하여 높은 신뢰성을 가질 수 있다.
In the case of the multilayer capacitor according to an exemplary embodiment of the present invention, it is possible to secure a high electric capacity while being advantageous for miniaturization, and have excellent reliability due to excellent moisture resistance.

도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이다.
도 2 및 도 4는 도 1의 적층형 커패시터에서 I-I` 단면도이며, 도 4에서는 내부 전극이 배치된 영역의 외곽을 점선으로 표시하였다.
도 3은 도 1의 적층형 커패시터에서 II-II` 단면도이다.
도 5는 변형된 예에서 채용될 수 있는 바디의 형태를 나타낸다.
도 6 내지 8은 본 발명의 일 실시 형태에 따른 적층형 커패시터를 제조하는 공정을 나타낸다.1 is a perspective view schematically showing a cut part of a multilayer capacitor according to an embodiment of the present invention.
2 and 4 are cross-sectional views taken along line II ′ of the multilayer capacitor of FIG. 1. In FIG. 4, the outline of the region where the internal electrodes are disposed is indicated by dotted lines.
3 is a cross-sectional view taken along line II-II ′ of the multilayer capacitor of FIG. 1.
5 shows the shape of a body that may be employed in the modified example.
6 to 8 show a process of manufacturing a multilayer capacitor according to an embodiment of the present invention.

이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
Hereinafter, embodiments of the present invention will be described with reference to specific embodiments and the accompanying drawings. However, embodiments of the present invention may be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below. In addition, embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art. Accordingly, the shape and size of elements in the drawings may be exaggerated for clarity, and the elements denoted by the same reference numerals in the drawings are the same elements.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention, and thicknesses are exaggerated in order to clearly express various layers and regions. It demonstrates using a sign. Furthermore, throughout the specification, when a part is said to "include" a certain component, it means that it may further include other components, except to exclude other components unless specifically stated otherwise.

도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이다. 도 2 및 도 4는 도 1의 적층형 커패시터에서 I-I` 단면도이며, 도 4에서는 내부 전극이 배치된 영역의 외곽을 점선으로 표시하였다. 도 3은 도 1의 적층형 커패시터에서 II-II` 단면도이다.
1 is a perspective view schematically showing a cut part of a multilayer capacitor according to an embodiment of the present invention. 2 and 4 are cross-sectional views taken along line II ′ of the multilayer capacitor of FIG. 1. In FIG. 4, the outline of the region where the internal electrodes are disposed is indicated by dotted lines. 3 is a cross-sectional view taken along line II-II ′ of the multilayer capacitor of FIG. 1.

도 1 내지 4를 참조하면, 본 발명의 일 실시 형태에 따른 적층형 커패시터(100)는, 유전체층(111) 및 이를 사이에 두고 적층된 복수의 내부 전극(121, 122)을 포함하는 바디(110) 및 외부 전극(131, 132)을 포함하며, 바디(110)에서 커버부(A1, A2)의 모서리는 곡면으로 형성된다. 그리고 도 2에 도시된 형태와 같이 복수의 내부 전극(121, 122) 중 커버부(A1, A2))에 배치된 것은 중앙부(A3)에 배치된 것보다 폭이 좁은 형태이다.
1 to 4, a multilayer capacitor 100 according to an embodiment of the present invention includes a body 110 including a dielectric layer 111 and a plurality of internal electrodes 121 and 122 stacked therebetween. And external electrodes 131 and 132, and corners of the cover parts A1 and A2 in the body 110 are curved. As shown in FIG. 2, the plurality of internal electrodes 121 and 122 disposed on the cover portions A1 and A2 have a narrower width than that disposed on the central portion A3.

바디(110)는 복수의 유전체층(111)이 적층된 형태이며, 예컨대 복수의 그린 시트를 적층한 후 소결하여 얻어질 수 있다. 이러한 소결 공정에 의하여 복수의 유전체층(111)은 일체화된 형태를 가질 수 있다. 바디(110)의 형상과 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니며, 예를 들어, 도 1에 도시된 형태와 같이, 바디(110)는 직육면체 형상을 가질 수 있다. 바디(110)는 내부 전극(121, 122)이 각각 노출되는 제1면(S1) 및 제2면(S2), 복수의 유전체층(111)의 적층(Z) 방향으로 서로 대향하는 제3면(S3) 및 제4면(S4), 그리고 제1면 내지 제4면(S1, S2, S3, S4)과 연결되고 서로 대향하는 제5면(S5) 및 제6면(S6)을 포함할 수 있다.
The body 110 may be formed by stacking a plurality of dielectric layers 111. For example, the body 110 may be obtained by stacking and stacking a plurality of green sheets. By the sintering process, the plurality of dielectric layers 111 may have an integrated form. The shape and dimensions of the body 110 and the number of stacked layers of the dielectric layer 111 are not limited to those shown in this embodiment. For example, as shown in FIG. 1, the body 110 may have a rectangular parallelepiped shape. Can be. The body 110 may include a first surface S1 and a second surface S2 on which the internal electrodes 121 and 122 are exposed, and a third surface facing each other in a stacking Z direction of the dielectric layers 111. S3) and a fourth surface S4 and a fifth surface S5 and a sixth surface S6 connected to the first to fourth surfaces S1, S2, S3, and S4 and facing each other. have.

바디(110)에 포함된 유전체층(111)은 고유전률을 갖는 세라믹 재료를 포함할 수 있으며, 예를 들어 BT계, 즉, 티탄산바륨(BaTiO3)계 세라믹을 포함할 수 있지만, 충분한 정전 용량을 얻을 수 있는 한 당 기술 분야에서 알려진 다른 물질도 사용 가능할 것이다. 유전체층(111)에는 주성분인 이러한 세라믹 재료와 함께 필요한 경우, 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 포함될 수 있다. 여기서 첨가제의 경우, 금속 성분을 포함하며 이들은 제조 과정에서 금속 산화물 형태로 첨가될 수 있다. 이러한 금속 산화물 첨가제의 예로서, MnO2, Dy2O3, BaO, MgO, Al2O3, SiO2, Cr2O3 및 CaCO3 중 적어도 하나의 물질을 포함할 수 있다.
The dielectric layer 111 included in the body 110 may include a ceramic material having a high dielectric constant, and may include, for example, a BT-based ceramic, such as a barium titanate (BaTiO 3 ) -based ceramic, but may have sufficient capacitance. Other materials known in the art may be used as long as they can be obtained. The dielectric layer 111 may further include an additive, an organic solvent, a plasticizer, a binder, a dispersant, and the like, if necessary together with such a ceramic material as a main component. In the case of additives here they comprise metal components which can be added in the form of metal oxides during the production process. Examples of such metal oxide additives may include at least one of MnO 2 , Dy 2 O 3 , BaO, MgO, Al 2 O 3 , SiO 2 , Cr 2 O 3, and CaCO 3 .

복수의 내부 전극(121, 122)은 세라믹 그린 시트의 일면에 소정의 두께로 도전성 금속을 포함하는 페이스트를 인쇄한 후 이를 소결하여 얻어질 수 있다. 이 경우, 복수의 내부 전극(121, 122)은 도 3에 도시된 형태와 같이, 바디(110)의 서로 대향하는 제1면(S1) 및 제2면(S2)으로 노출된 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다. 이 경우, 제1 및 제2 내부 전극(121, 122)은 서로 다른 외부 전극(131, 132)과 연결되어 구동 시 서로 다른 극성을 가질 수 있으며, 이들 사이에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다. 다만, 외부 전극(131, 132)의 개수나 내부 전극(121, 122)과의 연결 방식은 실시 형태에 따라 달라질 수 있을 것이다. 내부 전극(121, 122)을 이루는 주요 구성 물질은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag) 등을 예로 들 수 있으며, 이들의 합금도 사용할 수 있을 것이다.
The plurality of internal electrodes 121 and 122 may be obtained by printing a paste containing a conductive metal on a surface of a ceramic green sheet to a predetermined thickness and then sintering the paste. In this case, the plurality of internal electrodes 121 and 122 are exposed to the first and second surfaces S1 and S2 of the body 110 that face each other, as shown in FIG. 3. 2 may include internal electrodes 121 and 122. In this case, the first and second internal electrodes 121 and 122 may be connected to different external electrodes 131 and 132 to have different polarities when driven, and may be formed by the dielectric layers 111 disposed therebetween. Can be electrically isolated. However, the number of external electrodes 131 and 132 or the connection method with the internal electrodes 121 and 122 may vary according to embodiments. The main constituent materials of the internal electrodes 121 and 122 may include nickel (Ni), copper (Cu), palladium (Pd), silver (Ag), and the like, and alloys thereof may also be used.

외부 전극(131, 132)은 바디(110)의 외부에 형성되며, 제1 및 제2 내부 전극(121, 122)과 각각 전기적으로 연결된 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다. 외부 전극(131, 132)은 도전성 금속을 포함하는 물질을 페이스트로 제조한 후 이를 바디(110)에 도포하는 방법 등으로 형성될 수 있으며, 도전성 금속의 예로서, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금을 들 수 있다. 또한, 적층형 커패시터(100)를 기판에 실장하기 위해 필요한 경우 외부 전극(131, 132)은 도금층을 추가로 포함할 수 있다.
The external electrodes 131 and 132 are formed outside the body 110 and may include first and second external electrodes 131 and 132 electrically connected to the first and second internal electrodes 121 and 122, respectively. Can be. The external electrodes 131 and 132 may be formed by a method of preparing a material including a conductive metal as a paste and then applying the same to the body 110. Examples of the conductive metal may include nickel (Ni) and copper (Cu). ), Palladium (Pd), gold (Au) or alloys thereof. In addition, when necessary to mount the multilayer capacitor 100 on the substrate, the external electrodes 131 and 132 may further include a plating layer.

본 실시 형태에서는 바디(110)의 모서리를 곡면으로 형성하여 칩핑(chipping) 불량을 억제하고 바디(110)의 커버부(A1, A2)에 배치된 내부 전극(121, 122)의 폭을 상대적으로 좁게 하였다. 또한, 본 실시 형태의 바디(110)가 갖는 구조적 특성은 이와 다르게 표현될 수 있다. 구체적으로, 바디(110)의 표면에서 복수의 내부 전극(121, 122) 중 가장 가까운 것까지의 거리를 마진이라 할 때, 커버부(A1, A2)에서 곡면으로 형성된 모서리의 마진은 바디(110)의 폭 방향의 마진보다 크거나 같을 수 있으며, 이에 관해서는 후술한다. 또한, 본 실시 형태의 바디(110)가 갖는 구조적 특성은 또 다른 형태로 표현될 수 있으며, 바디(110)의 커버부(A1, A2)에 배치된 복수의 내부 전극(121, 122)의 단부를 복수의 유전체층(111)의 적층 방향으로 연결하여 얻어진 가상의 면은 곡면을 형성할 수 있다. 이에 대해서도 후술한다.
In this embodiment, the edge of the body 110 is formed in a curved surface to suppress chipping defects, and the width of the internal electrodes 121 and 122 disposed on the cover parts A1 and A2 of the body 110 is relatively increased. Narrowed. In addition, the structural characteristics of the body 110 of the present embodiment may be expressed differently. Specifically, when the distance from the surface of the body 110 to the closest of the plurality of internal electrodes 121 and 122 is called a margin, the margin of the corner formed in the curved surface of the cover parts A1 and A2 is the body 110. ) May be greater than or equal to the margin in the width direction, which will be described later. In addition, the structural characteristics of the body 110 of the present embodiment may be expressed in another form, and the ends of the plurality of internal electrodes 121 and 122 disposed on the cover parts A1 and A2 of the body 110. To a virtual surface obtained by connecting the plurality of dielectric layers 111 in the stacking direction may form a curved surface. This will also be described later.

한편, 본 실시 형태에서는 성능 향상을 위하여 바디(110)에서 마진의 크기, 곡면의 곡률 반경, 두께, 길이 등을 최적화하였다. 이러한 구조에 의하여 적층형 커패시터(100)를 소형화하면서도 높은 수준의 용량을 확보할 수 있도록 하였으며, 나아가, 내습 신뢰성이 향상되도록 하였다. 이하, 이를 구체적으로 설명한다.
Meanwhile, in the present embodiment, the size of the margin, the radius of curvature of the curved surface, the thickness, the length, and the like are optimized in the body 110 to improve performance. By this structure, the multilayer capacitor 100 can be miniaturized while ensuring a high level of capacity, and further, the moisture resistance reliability is improved. This will be described in detail below.

바디(110)는 중앙부(A3)와 커버부(A1, A2)로 구분되며, 커버부(A1, A2)는 복수의 유전체층(111)의 적층 방향(도면을 기준으로 Z 방향)으로 중앙부(A3)의 상부와 하부에 위치한다. 커버부(A1, A2)와 중앙부(A3)에는 내부 전극(121, 122)이 배치되는데 커버부(A1, A2)에 배치된 것의 폭이 중앙부(A2)에 배치된 것보다 폭이 좁다. 이 경우, 도시된 형태와 같이 복수의 내부 전극(121, 122) 중 커버부(A1, A2)에 배치된 것은 바디(110)의 표면에 가까이 배치된 것일수록 폭이 좁을 수 있다. 여기서, 내부 전극(121, 122)의 폭은 제1면(S1) 및 제2면(S2)을 연결하는 방향(X 방향)과 복수의 유전체층(111)의 적층 방향(Z 방향)에 수직인 방향의 폭, 즉, Y 방향의 폭으로 정의될 수 있다.
The body 110 is divided into a central portion A3 and cover portions A1 and A2, and the cover portions A1 and A2 are formed in the central portion A3 in the stacking direction (Z direction with reference to the drawings) of the plurality of dielectric layers 111. Located at the top and bottom of the). The internal electrodes 121 and 122 are disposed in the cover parts A1 and A2 and the center part A3, but the widths of those arranged in the cover parts A1 and A2 are narrower than those arranged in the center part A2. In this case, as shown in the figure, the ones disposed on the cover parts A1 and A2 among the plurality of internal electrodes 121 and 122 may be narrower as they are disposed closer to the surface of the body 110. Here, the widths of the internal electrodes 121 and 122 are perpendicular to the direction (X direction) connecting the first surface S1 and the second surface S2 and the stacking direction (Z direction) of the plurality of dielectric layers 111. It can be defined as the width of the direction, that is, the width of the Y direction.

상술한 바와 같이, 바디(110)의 커버부(A1, A2)에서, 모서리는 곡면으로 형성되며, 이는 적층형 커패시터(100)의 칩핑 불량을 저감하는 기능 등을 수행할 수 있다. 구체적으로, 커버부(A1, A2)에서 제3면(S3)이 제5면(S5) 및 제6면(S6)과 연결된 모서리들(도 2에서 상부의 곡면 모서리들), 그리고 제4면(S4)이 제5면(S5) 및 제6면(S6)과 연결된 모서리들(도 2에서 하부의 곡면 모서리들)은 곡면으로 형성될 수 있다.
As described above, in the cover parts A1 and A2 of the body 110, the corners are formed in a curved surface, which may perform a function of reducing chipping failure of the multilayer capacitor 100. Specifically, the edges (curved corners in the upper part of FIG. 2) connected to the fifth surface S5 and the sixth surface S6 in the cover parts A1 and A2, and the fourth surface. Corners S4 connected to the fifth surface S5 and the sixth surface S6 (the lower curved edges in FIG. 2) may be formed in a curved surface.

도 4를 참조하여, 바디(110)에서 마진의 크기, 곡면의 곡률 반경, 두께, 길이 등의 최적 조건을 설명한다. 도 4에서 내부 전극이 배치된 영역은 내부 전극 영역(112)으로 정의하여 점선으로 표시하였다. 이 경우, Z 방향을 바디(110)의 두께 방향으로, Y 방향을 바디(110)의 폭 방향으로 정의하여 각각을 두께(T)와 폭(W)으로 정의하였다.
Referring to FIG. 4, the optimum conditions such as the size of the margin, the radius of curvature of the curved surface, the thickness, and the length in the body 110 will be described. In FIG. 4, the region where the internal electrode is disposed is defined as the internal electrode region 112 and is indicated by a dotted line. In this case, the Z direction is defined as the thickness direction of the body 110, and the Y direction is defined as the width direction of the body 110, respectively, to define the thickness (T) and the width (W).

우선, 바디(110)의 마진은 표면에서 상기 복수의 내부 전극 중 가장 가까운 것까지의 거리로 정의될 수 있다. 구체적으로, 커버부(A1, A2)에서 곡면으로 형성된 모서리의 마진은 δ이다. 그리고 제5면(S5) 및 제6면(S6)의 마진은 Wg이며, 이는 바디(110)의 폭 방향 마진에 해당한다. 본 실시 형태에서는 곡면 모서리의 마진(δ)이 폭 방향 마진(Wg)보다 크거나 같도록 하였다. 종래에는 내부 전극이 정렬되지 않아 폭 방향 마진을 만들기 어려웠으며, 이를 개선하고자 폭 방향 마진을 별도로 형성하는 공정을 이용하였다. 이러한 구조에서는 바디(110)의 곡면 모서리의 마진(δ)을 충분히 확보하기 어려우며 특히 바디(110)를 소형화하고 내부 전극의 적층 수를 늘리는 경우에 내습 신뢰성이 취약해지는 문제가 있다.
First, the margin of the body 110 may be defined as the distance from the surface to the nearest of the plurality of internal electrodes. Specifically, the margins of the corners formed in the curved portions of the cover parts A1 and A2 are δ. And the margin of the fifth surface (S5) and the sixth surface (S6) is Wg, which corresponds to the width direction margin of the body (110). In the present embodiment, the margin δ of the curved edge is larger than or equal to the width direction margin Wg. In the related art, internal electrodes are not aligned, and thus it is difficult to make a width margin. To improve this, a process of separately forming a width margin is used. In such a structure, it is difficult to sufficiently secure the margin δ of the curved edge of the body 110, and in particular, when the body 110 is miniaturized and the number of internal electrodes is increased, reliability of moisture resistance becomes weak.

본 실시 형태에서는 커버부(A1, A2)에 배치된 내부 전극(121, 122)의 폭을 조절하여 전체적으로 바디(110)의 곡면 모서리에 대응하는 형상을 갖도록 하였다. 이러한 형태에 의하여 곡면 모서리의 마진(δ)을 충분히 확보할 수 있으며, 폭 방향 마진(Wg)보다 크거나 같을 수 있다. 더욱 구체적으로, 곡면 모서리의 마진(δ) 및 폭 방향 마진(Wg)의 경우, 1≤δ/Wg≤1.2의 조건을 만족할 수 있다. 곡면 모서리의 마진(δ)이 폭 방향 마진(Wg)이 1.2배를 초과하는 경우, 커버부(A1, A2)에서 내부 전극(121, 122)의 폭이 큰 폭으로 줄어들어 전기 용량이 저감될 수 있다.
In the present embodiment, the widths of the internal electrodes 121 and 122 disposed on the cover parts A1 and A2 are adjusted to have a shape corresponding to the curved edges of the body 110 as a whole. By such a shape, the margin δ of the curved edge may be sufficiently secured, and may be greater than or equal to the width direction margin Wg. More specifically, in the case of the margin δ and the width direction Wg of the curved edge, a condition of 1 ≦ δ / Wg ≦ 1.2 may be satisfied. When the margin δ of the curved edge exceeds 1.2 times in the width direction Wg, the width of the internal electrodes 121 and 122 in the cover parts A1 and A2 is reduced to a large width, thereby reducing the electric capacity. have.

곡면 모서리의 마진(δ)이 커짐에 따라 소형화된 바디(110)에서도 내습 신뢰성이 향상되며 바디(110)는 다수의 내부 전극(121, 122)을 포함함으로써 향상된 전기 용량을 구현할 수 있다. 이는 동일한 바디(110) 부피 기준으로 산정하였을 때 전기 용량, 즉 유효 부피의 증가를 의미한다.
As the margin δ of the curved edge increases, the moisture resistance reliability is improved even in the miniaturized body 110, and the body 110 includes a plurality of internal electrodes 121 and 122 to implement improved capacitance. This means an increase in electric capacity, ie, effective volume, when calculated on the same body 110 volume basis.

한편, 본 실시 형태의 경우, 중앙부(A3)에 배치된 내부 전극(121, 122)의 경우, 폭이 균일할 수 있다. 이는 후술할 바와 같이 세라믹 적층체를 개별 칩 단위로 절단하는 공정에 의하여 얻어질 수 있다. 여기서 폭의 균일성은 내부 전극(121, 122)의 단부 위치를 기준으로 결정할 수 있으며, 예컨대 상기 폭 방향(Y 방향)을 기준으로 내부 전극(121, 122) 단부 위치의 편차는 0.1um보다 작거나 같을 수 있다.
On the other hand, in the case of the present embodiment, in the case of the internal electrodes 121 and 122 disposed in the central portion A3, the width may be uniform. This may be obtained by a process of cutting the ceramic laminate into individual chip units as will be described later. The uniformity of the width may be determined based on the end positions of the internal electrodes 121 and 122. For example, the deviation of the end positions of the internal electrodes 121 and 122 based on the width direction (Y direction) may be less than 0.1 μm. Can be the same.

또한, 바디(110)의 두께 방향의 마진, 즉, 제3면(S3) 및 제4면(S4)의 마진(Tg)과 폭 방향 마진(Wg)의 경우, Wg≤Tg의 조건을 만족할 수 있다. 후술할 바와 같이, 두께 방향 마진(Tg) 영역과 폭 방향 마진(Wg)은 동일한 공정으로 형성될 수 있으며, 최상부 및 최하단의 내부 전극(121, 122)에 커버용 베이스층에 해당하는 유전체층이 형성되어 있는 경우, 두께 방향 마진(Tg)이 폭 방향 마진(Wg)보다 다소 클 수 있다. 또한, 폭 방향 마진(Wg)은 0.5um≤Wg≤15um의 조건을 만족할 수 있으며, 바디(110)의 내습 신뢰성과 충분한 전기 용량을 확보하기 위한 측면에서 설계된 것이다. 마찬가지로 두께 방향 마진(Tg) 역시 0.5um≤Wg≤15um의 조건을 만족할 수 있다. 그리고 폭 방향 마진(Wg)은 바디(110)의 두께(T)를 고려하여 설정될 수 있으며, 구체적으로, 0.5um≤Wg≤T/12의 조건을 만족할 수 있다. 여기서, 바디(110)의 두께(T)는 예컨대 약 200~400um일 수 있다.
In addition, in the case of the margin in the thickness direction of the body 110, that is, the margin Tg and the width direction Wg of the third surface S3 and the fourth surface S4, the condition of Wg ≦ Tg may be satisfied. have. As will be described later, the thickness margin area Tg and the width direction margin Wg may be formed in the same process, and a dielectric layer corresponding to the cover base layer is formed on the top and bottom internal electrodes 121 and 122. In this case, the thickness direction margin Tg may be somewhat larger than the width direction margin Wg. In addition, the width direction margin (Wg) may satisfy the condition of 0.5um≤Wg≤15um, it is designed in terms of ensuring the moisture resistance reliability and sufficient electric capacity of the body (110). Similarly, the thickness direction margin Tg may also satisfy the condition of 0.5um ≦ Wg ≦ 15um. The width margin Wg may be set in consideration of the thickness T of the body 110. Specifically, the width margin Wg may satisfy a condition of 0.5um ≦ Wg ≦ T / 12. Here, the thickness T of the body 110 may be, for example, about 200 to 400 um.

또한, 커버부(A1, A2)에서 곡면으로 형성된 모서리의 곡률 반경(R)은 적층형 커패시터(100)의 중량과 공정 중 부하로 인한 칩핑에 견딜 수 있도록 설계될 수 있으며, 구체적으로, 10um≤R≤60um의 조건을 만족할 수 있다. 그리고 곡률 반경(R)은 바디(110)의 두께(T)를 고려하여 설정될 수 있으며, 구체적으로, 10um≤R≤T/4의 조건을 만족할 수 있다. 상술한 바와 같이, 바디(110)의 두께(T)는 예컨대 약 200~400um일 수 있다. 이 경우, 커버부(A1, A2)의 내부 전극 영역(112) 곡면 영역 역시 바디(110) 모서리와 실질적으로 동일하게 휘어진 형태, 즉, 실질적으로 동일한 곡률을 가질 수 있으며, 내부 전극 영역(112)의 곡면 영역은 커버부(A1, A2)에 배치된 내부 전극(121, 122)의 단부를 적층 방향으로 연결하여 얻어진 가상의 면일 것이다. 도시된 형태와 같이, 내부 전극 영역(112)의 상기 가상의 면과 커버부(A1, A2)에서 곡면으로 형성된 모서리는 서로 마주보는 형태일 수 있다.
In addition, the radius of curvature R of the corners formed at the curved surfaces of the cover parts A1 and A2 may be designed to withstand chipping due to the weight of the multilayer capacitor 100 and an in-process load, and specifically, 10um ≦ R The condition of ≤ 60um can be satisfied. The radius of curvature R may be set in consideration of the thickness T of the body 110. Specifically, the radius of curvature R may satisfy a condition of 10 um ≤ R ≤ T / 4. As described above, the thickness T of the body 110 may be, for example, about 200 to 400 um. In this case, the curved area of the inner electrode region 112 of the cover parts A1 and A2 may also have a curved shape that is substantially the same as that of the edge of the body 110, that is, have the same curvature. The curved area of the surface may be an imaginary surface obtained by connecting end portions of the internal electrodes 121 and 122 disposed in the cover parts A1 and A2 in the stacking direction. As shown in the figure, the imaginary surface of the inner electrode region 112 and the corners formed at the curved surfaces of the cover parts A1 and A2 may face each other.

또한, 도 4에 도시된 형태와 같이 커버부(A1, A2)에 배치된 내부 전극(121, 122)의 단부를 적층 방향으로 연결하여 얻어진 가상의 면의 경우, 곡률 반경(r)이 커버부(A1, A2)에서 곡면으로 형성된 모서리의 곡률 반경(R)보다 작을 수 있다. 이 경우, 상기 곡률 반경들(r, R)은 서로 중심을 공유할 수 있다.
In the case of the virtual surface obtained by connecting the ends of the internal electrodes 121 and 122 disposed in the cover parts A1 and A2 in the stacking direction as shown in FIG. 4, the radius of curvature r is the cover part. It may be smaller than the radius of curvature (R) of the corner formed in the curved surface (A1, A2). In this case, the radii of curvature r and R may share a center with each other.

또한, 커버부(A1, A2)의 곡면 모서리가 갖는 곡률 반경(R)은 상기 가상의 면의 곡률 반경(r)에 커버부(A1, A2)에서 곡면으로 형성된 모서리의 마진(δ)을 더한 것과 같을 수 있다.
In addition, the radius of curvature R of the curved edges of the cover parts A1 and A2 is equal to the radius of curvature r of the imaginary surface plus the margin δ of the edge formed in the curved part of the cover parts A1 and A2. May be the same as

한편, 바디(110)에서 복수의 내부 전극(121, 122)을 감싸는 외곽 영역, 즉, 도 4에서 내부 전극 영역(112)을 둘러싸는 영역을 마진 영역(112, 113)이라 할 때, 유전체층(111)의 치밀도는 마진 영역(112, 113)이 나머지 영역보다 낮을 수 있다. 후술할 바와 같이, 마진 영역(112, 113)은 세라믹 적층체를 제조한 후 이를 코팅하는 방식 등으로 얻어질 수 있는데 치밀도의 차이는 이러한 제조 방식의 차이에 기인한 것일 수 있다. 여기서 치밀도는 내부에 존재하는 공극의 밀도와 반비례하는 개념으로 이해될 수 있다.
Meanwhile, when the outer region surrounding the plurality of inner electrodes 121 and 122 in the body 110, that is, the region surrounding the inner electrode region 112 in FIG. 4 is referred to as the margin regions 112 and 113, the dielectric layer ( The densities of 111 may be lower in the margin areas 112 and 113 than in the remaining areas. As will be described later, the margin regions 112 and 113 may be obtained by manufacturing a ceramic laminate and coating the same, and the difference in the density may be due to the difference in the manufacturing method. Here, the density may be understood as a concept inversely proportional to the density of the pores present therein.

또한, 도 5에 도시된 형태와 같이, 마진 영역(112, 113)은 유전체층(111)이 서로 다른 치밀도를 갖는 2개의 층을 포함할 수 있다. 다시 말해, 두께 마진 영역(112)은 제1층 및 제2층(112a, 112b)을 포함하고, 마찬가지로 사이드 마진 영역(113)은 제1층 및 제2층(113a, 113b)을 포함할 수 있다. 여기서, 복수의 내부 전극, 즉, 내부 전극 영역(112)에 인접한 것(112a, 112b)에서 유전체층(111)의 치밀도가 더 높을 수 있다. 이는 앞서 설명한 것과 유사한 이유로서, 세라믹 적층체의 제조 시 내부 전극 영역(112) 외에 존재하는 유전체 영역이 소성 후 마진 영역(112, 113)에 남아 있는 경우에 해당한다.
In addition, as illustrated in FIG. 5, the margin regions 112 and 113 may include two layers in which the dielectric layers 111 have different densities. In other words, the thickness margin area 112 may include the first layer and the second layers 112a and 112b, and the side margin area 113 may likewise include the first layer and the second layer 113a and 113b. have. Here, the density of the dielectric layer 111 may be higher in the plurality of internal electrodes, that is, the ones 112a and 112b adjacent to the internal electrode regions 112. This is similar to the above-described reason, and corresponds to a case in which a dielectric region existing outside the internal electrode region 112 remains in the margin regions 112 and 113 after firing in the manufacture of the ceramic laminate.

상술한 적층형 커패시터의 구조를 더욱 명확히 이해하기 위하여 도 6 내지 8을 참조하여 제조방법의 일 예를 설명한다.
An example of the manufacturing method will be described with reference to FIGS. 6 to 8 in order to more clearly understand the structure of the multilayer capacitor described above.

우선, 도 6에 도시된 형태와 같이, 유전체층(111)과 내부 전극(121, 122)을 적층하여 세라믹 적층체(115)를 마련한다. 여기서 유전체층(111)은 소성 전이므로 세라믹 그린시트 상태이다. 상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작할 수 있다. 상기 세라믹 그린시트는 이후 소결되어 유전체층(111)을 형성할 수 있다.
First, as shown in FIG. 6, the dielectric layer 111 and the internal electrodes 121 and 122 are stacked to prepare a ceramic laminate 115. Since the dielectric layer 111 is before firing, the dielectric layer 111 is in a ceramic green sheet state. The ceramic green sheet may be prepared by mixing a ceramic powder, a binder, a solvent, and the like to prepare a slurry, and the slurry may be manufactured in a sheet shape having a thickness of several μm by a doctor blade method. The ceramic green sheet may then be sintered to form the dielectric layer 111.

상기 세라믹 그린시트 상에는 내부 전극용 도전성 페이스트를 도포하여 내부전극 패턴을 형성할 수 있으며, 이 경우, 상기 내부 전극 패턴은 스크린 인쇄법 또는 그라비아 인쇄법에 의하여 형성될 수 있다. 상기 내부전극용 도전성 페이스트는 도전성 금속과 첨가제를 포함하며, 상기 첨가제는 비금속 및 금속 산화물 중 어느 하나 이상일 수 있다. 상기 도전성 금속은 니켈을 포함할 수 있다. 상기 첨가제는 금속 산화물로서 티탄산바륨 또는 티탄산스트론튬을 포함할 수 있다. 내부 전극 패턴이 형성된 세라믹 그린시트를 다수 적층하고, 이를 가압하여 세라믹 적층체(115)를 구현할 수 있다. 이후, 필요하다면 개별 칩 단위로 세라믹 적층체(115)를 절단할 수 있으며, 이 경우, 외부 전극과의 연결을 위해 내부 전극(121, 122)이 노출되도록 할 수 있다. 절단 공정에 의하여 노출된 내부 전극(121, 122)은 균일한 폭을 가질 수 있다. 예컨대, 내부 전극(121, 122) 중 가장 폭이 큰 것과 작은 것의 차이는 0.1um 미만일 수 있다. 한편, 도 6에서는 최상부 및 최하부의 내부 전극(121, 122)에 커버용 베이스층에 해당하는 유전체층(111)이 적층되어 있지만, 이러한 커버용 베이스층은 필요에 따라 최소화될 수 있으며, 예컨대, 내부 전극(121, 122) 사이의 유전체층(111)과 동일한 두께를 가질 수도 있을 것이다.
An internal electrode pattern may be formed on the ceramic green sheet by applying a conductive paste for internal electrodes, and in this case, the internal electrode pattern may be formed by screen printing or gravure printing. The conductive paste for the internal electrode may include a conductive metal and an additive, and the additive may be any one or more of nonmetals and metal oxides. The conductive metal may include nickel. The additive may include barium titanate or strontium titanate as the metal oxide. A plurality of ceramic green sheets having internal electrode patterns formed thereon may be stacked and pressed to implement the ceramic laminate 115. Thereafter, if necessary, the ceramic laminate 115 may be cut in units of individual chips. In this case, the internal electrodes 121 and 122 may be exposed to be connected to the external electrodes. The internal electrodes 121 and 122 exposed by the cutting process may have a uniform width. For example, the difference between the largest and smallest of the internal electrodes 121 and 122 may be less than 0.1 μm. Meanwhile, in FIG. 6, the dielectric layers 111 corresponding to the cover base layers are stacked on the upper and lower inner electrodes 121 and 122, but the cover base layer may be minimized as necessary. It may have the same thickness as the dielectric layer 111 between the electrodes (121, 122).

이후, 도 7에 도시된 형태와 같이, 세라믹 적층체(115)의 모서리가 곡면이 되도록 연마한다. 구체적으로, 최상부와 최하부(상기한 내용 중 바디의 커버부에 해당)에 배치된 내부 전극(121, 122)이 세라믹 적층체(115)로부터 노출되도록 함께 연마될 수 있다. 이러한 연마 공정에 의하여 복수의 내부 전극(121, 122) 중 바디의 커버부에 배치된 것은 중앙부에 배치된 것보다 폭이 좁은 형태로 형성될 수 있다. 세라믹 적층체(115)의 모서리를 연마하는 본 공정의 경우, 바렐 연마 등을 이용할 수 있을 것이다.
Thereafter, as illustrated in FIG. 7, the edges of the ceramic laminate 115 are polished to have a curved surface. In detail, the internal electrodes 121 and 122 disposed at the uppermost part and the lowermost part (corresponding to the cover part of the body described above) may be polished together to be exposed from the ceramic laminate 115. By the polishing process, the plurality of internal electrodes 121 and 122 may be formed to have a narrower width than that disposed at the cover of the body. In the case of the present process of polishing the edges of the ceramic laminate 115, barrel polishing or the like may be used.

이후, 도 8에 도시된 형태와 같이, 세라믹 적층체(115)의 표면에 코팅층(116)을 형성하며 이는 앞서 설명한 바디의 마진 영역의 적어도 일부를 이룬다. 일 공정 예로서, 코팅층(116)은 유전체층(111)을 이루는 물질과 동일한 물질을 세라믹 적층체(115) 표면에 도포하는 방식으로 형성될 수 있다. 이 경우, 코팅층(116)은 세라믹 적층체(115)의 표면 전체에 코팅될 수 있으며, 예컨대, 유전체 슬러리를 스프레이로 분사하는 공정 등을 이용할 수 있다. 세라믹 적층체(115)를 제조한 후 별도로 코팅층(116)을 형성함으로써 바디의 마진 영역을 균일하면서도 얇게 형성할 수 있으며, 특히 내습에 취약한 바디의 모서리 영역에서 충분한 두께의 마진을 얻을 수 있다. 또한, 코팅층(116)은 세라믹 적층체(115)의 표면을 따라 형성되므로 자연스럽게 곡면 모서리를 가질 수 있으며, 이 경우, 곡면 모서리 형성을 위한 추가적인 공정을 생략할 수 있다. 이에 따라, 코팅층(116)의 곡면 모서리와 세라믹 적층체(115)의 곡면 모서리는 서로 마주보도록 배치될 수 있고 서로 동일한 곡률을 가질 수 있다.
Thereafter, as shown in FIG. 8, the coating layer 116 is formed on the surface of the ceramic laminate 115, which forms at least a part of the margin region of the body described above. For example, the coating layer 116 may be formed by applying the same material as the material of the dielectric layer 111 to the surface of the ceramic laminate 115. In this case, the coating layer 116 may be coated on the entire surface of the ceramic laminate 115, for example, a process of spraying a dielectric slurry with a spray may be used. After the ceramic laminate 115 is manufactured, a separate coating layer 116 may be formed to uniformly and thinly form a margin region of the body, and a margin of sufficient thickness may be obtained in a corner region of the body, which is vulnerable to moisture resistance. In addition, since the coating layer 116 is formed along the surface of the ceramic laminate 115, the coating layer 116 may naturally have curved edges. In this case, an additional process for forming curved edges may be omitted. Accordingly, the curved edges of the coating layer 116 and the curved edges of the ceramic laminate 115 may be disposed to face each other and may have the same curvature.

이후, 코팅층(116)이 적용된 상태에서 세라믹 적층체(115)를 소성한다. 만약 코팅층(116)이 세라믹 적층체(115)의 표면 전체에 적용된 경우라면 면 연마를 통해 이를 일부 제거함으로써 내부 전극(121, 122)을 노출시킬 수 있다. 여기서, 면 연마는 폴리싱, 그라인딩 등의 공정을 이용할 수 있다.
Thereafter, the ceramic laminate 115 is fired while the coating layer 116 is applied. If the coating layer 116 is applied to the entire surface of the ceramic laminate 115, the internal electrodes 121 and 122 may be exposed by partially removing the coating layer 116 through surface polishing. Here, surface polishing may use a process such as polishing and grinding.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정된다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이며, 이 또한 첨부된 청구범위에 기재된 기술적 사상에 속한다 할 것이다.
The present invention is not limited by the above-described embodiment and the accompanying drawings, but by the appended claims. Accordingly, it will be apparent to one of ordinary skill in the art that various forms of substitution, modification, and alteration are possible without departing from the spirit of the invention as set forth in the claims, and also appended claims Will belong to the technical spirit described in.

100: 적층형 커패시터
110: 바디
111: 유전체층
112, 113: 마진 영역
115: 세라믹 적층체
116: 코팅층
120: 내부 전극 영역
121, 122: 내부 전극
131, 132: 외부전극100: Stacked Capacitors
110: body
111: dielectric layer
112, 113: margin area
115: ceramic laminate
116: coating layer
120: internal electrode region
121, 122: internal electrode
131 and 132: external electrode

Claims (21)

복수의 유전체층의 적층 구조와 상기 유전체층을 사이에 두고 적층된 복수의 내부 전극을 포함하는 바디; 및
상기 바디 외부에 형성되어 상기 내부 전극과 전기적으로 연결된 외부 전극;을 포함하며,
상기 바디는 중앙부와 상기 복수의 유전체층의 적층 방향으로 상기 중앙부의 상부와 하부에 위치하는 커버부로 구분되며,
상기 바디에서 상기 커버부는 모서리가 곡면으로 형성되되 상기 곡면 모서리의 곡률 반경(R)과 상기 바디의 두께(T)는 10um≤R≤T/4의 조건을 만족하며,
상기 복수의 내부 전극 중 상기 커버부에 배치된 것은 상기 중앙부에 배치된 것보다 폭이 좁은 적층형 커패시터.
A body including a stacked structure of a plurality of dielectric layers and a plurality of internal electrodes stacked with the dielectric layers interposed therebetween; And
An external electrode formed outside the body and electrically connected to the internal electrode;
The body is divided into a cover part located above and below the center part in a stacking direction of the center part and the plurality of dielectric layers,
The cover portion of the body is formed with a curved edge, the radius of curvature (R) and the thickness (T) of the curved edge of the body satisfies the condition of 10um≤R≤T / 4,
The multilayer capacitor of the plurality of internal electrodes disposed in the cover portion is narrower than that disposed in the central portion.
제1항에 있어서,
상기 복수의 내부 전극 중 상기 커버부에 배치된 것은 상기 바디의 표면에 가까이 배치된 것일수록 폭이 좁은 적층형 커패시터.
The method of claim 1,
The stacked capacitor of the plurality of internal electrodes disposed in the cover portion is closer to the surface of the body.
제1항에 있어서,
상기 복수의 내부 전극은 각각 상기 바디의 서로 대향하는 제1면 및 제2면으로 노출된 제1 및 제2 내부 전극을 포함하며, 상기 복수의 내부 전극의 폭은 상기 제1면 및 제2면을 연결하는 방향과 상기 복수의 유전체층의 적층 방향에 수직인 방향의 폭인 적층형 커패시터.
The method of claim 1,
Each of the plurality of internal electrodes includes first and second internal electrodes exposed to opposite first and second surfaces of the body, respectively, and the widths of the plurality of internal electrodes are the first and second surfaces. Stacked capacitors having a width in a direction perpendicular to the direction connecting the plurality of dielectric layers and the stacking direction of the plurality of dielectric layers.
제3항에 있어서,
상기 바디는 상기 복수의 유전체층의 적층 방향으로 서로 대향하는 제3면 및 제4면, 그리고 상기 제1면 내지 제4면과 연결되고 서로 대향하는 제5면 및 제6면을 포함하는 적층형 커패시터.
The method of claim 3,
And the body includes third and fourth surfaces facing each other in the stacking direction of the plurality of dielectric layers, and fifth and sixth surfaces connected to and opposed to the first to fourth surfaces, respectively.
제4항에 있어서,
상기 커버부에서 상기 제3면이 상기 제5면 및 제6면과 연결된 모서리들, 그리고 상기 제4면이 상기 제5면 및 제6면과 연결된 모서리들은 곡면으로 형성된 적층형 커패시터.
The method of claim 4, wherein
In the cover part of the multi-layer capacitor is formed wherein the corners of the third surface and the fifth surface and the sixth surface and the corners of the fourth surface and the fifth surface and the sixth surface are curved.
제5항에 있어서,
상기 바디의 표면에서 상기 복수의 내부 전극 중 가장 가까운 것까지의 거리를 마진이라 할 때,
상기 커버부에서 곡면으로 형성된 모서리의 마진(δ)은 상기 제5면 및 제6면의 마진(Wg)보다 크거나 같은 적층형 커패시터.
The method of claim 5,
When the distance from the surface of the body to the nearest of the plurality of internal electrodes is called margin,
The edge margin (δ) of the corner formed in the cover portion is greater than or equal to the margin (Wg) of the fifth and sixth surface.
제6항에 있어서,
상기 δ 및 상기 Wg는 1≤δ/Wg≤1.2의 조건을 만족하는 적층형 커패시터.
The method of claim 6,
The δ and the Wg is a multilayer capacitor that satisfies the condition 1≤δ / Wg≤1.2.
제6항에 있어서,
상기 Wg는 0.5um≤Wg≤T/12의 조건을 만족하는 적층형 커패시터.
The method of claim 6,
The Wg is a multilayer capacitor that satisfies the condition of 0.5um≤Wg≤T / 12.
제6항에 있어서,
상기 Wg는 0.5um≤Wg≤15um의 조건을 만족하는 적층형 커패시터.
The method of claim 6,
Wherein Wg is a multilayer capacitor that satisfies the condition of 0.5um≤Wg≤15um.
제6항에 있어서,
상기 제3면 및 제4면의 마진(Tg)은 Wg≤Tg의 조건을 만족하는 적층형 커패시터.
The method of claim 6,
And a margin (Tg) of the third and fourth surfaces satisfying a condition of Wg≤Tg.
제1항에 있어서,
상기 커버부에서 곡면으로 형성된 모서리의 곡률 반경(R)은 10um≤R≤60um의 조건을 만족하는 적층형 커패시터.
The method of claim 1,
The curvature radius (R) of the corner formed on the curved surface of the cover portion is a multilayer capacitor that satisfies the condition of 10um≤R≤60um.
제1항에 있어서,
상기 바디의 커버부에 배치된 복수의 내부 전극의 단부를 상기 복수의 유전체층의 적층 방향으로 연결하여 얻어진 가상의 면은 곡면을 형성하며 이러한 곡면의 곡률은 상기 커버부에서 곡면으로 형성된 모서리의 곡률이 같은 적층형 커패시터.
The method of claim 1,
The virtual surface obtained by connecting the ends of the plurality of internal electrodes disposed in the cover part of the body in the stacking direction of the plurality of dielectric layers forms a curved surface, and the curvature of the curved surface is such that the curvature of the corner formed in the curved surface of the cover part is Same stacked capacitor.
제1항에 있어서,
상기 바디의 커버부에 배치된 복수의 내부 전극의 단부를 상기 복수의 유전체층의 적층 방향으로 연결하여 얻어진 가상의 면은 곡면을 형성하며 이러한 곡면의 곡률 반경은 상기 커버부에서 곡면으로 형성된 모서리의 곡률 반경보다 작은 적층형 커패시터.
The method of claim 1,
The virtual surface obtained by connecting the ends of the plurality of internal electrodes disposed in the cover part of the body in the stacking direction of the plurality of dielectric layers forms a curved surface, and the radius of curvature of the curved surface is the curvature of the corner formed in the curved surface of the cover part. Stacked capacitors smaller than radius.
제13항에 있어서,
상기 바디의 표면에서 상기 복수의 내부 전극 중 가장 가까운 것까지의 거리를 마진이라 할 때, 상기 커버부에서 곡면으로 형성된 모서리의 곡률 반경은 상기 가상의 면의 곡률 반경에 상기 커버부에서 곡면으로 형성된 모서리의 마진(δ)을 더한 것과 같은 적층형 커패시터.
The method of claim 13,
When the distance from the surface of the body to the closest of the plurality of internal electrodes is called a margin, the radius of curvature of the corner formed in the curved portion of the cover portion is formed in the curved portion of the cover portion in the radius of curvature of the imaginary surface. Stacked capacitors, such as the edge margin δ.
제1항에 있어서,
상기 바디에서 상기 복수의 내부 전극을 감싸는 외곽 영역을 마진 영역이라 할 때 상기 유전체층의 치밀도는 상기 마진 영역이 나머지 영역보다 낮은 적층형 커패시터.
The method of claim 1,
When the outer region surrounding the plurality of internal electrodes in the body is a margin region, the density of the dielectric layer is lower than the remaining region.
제15항에 있어서,
상기 마진 영역은 상기 유전체층이 서로 다른 치밀도를 갖는 적어도 2개의 층을 포함하며, 상기 적어도 2개의 층 중 상기 복수의 내부 전극에 인접한 것에서 상기 유전체층의 치밀도가 더 높은 적층형 커패시터.
The method of claim 15,
Wherein the margin region includes at least two layers of different dielectric densities, wherein the dielectric layer has a higher density of the dielectric layers in the vicinity of the plurality of internal electrodes of the at least two layers.
복수의 유전체층의 적층 구조와 상기 유전체층을 사이에 두고 적층된 복수의 내부 전극을 포함하는 바디; 및
상기 바디 외부에 형성되어 상기 내부 전극과 전기적으로 연결된 외부 전극;을 포함하며,
상기 바디는 중앙부와 상기 복수의 유전체층의 적층 방향으로 상기 중앙부의 상부와 하부에 위치하는 커버부로 구분되며,
상기 바디에서 상기 커버부는 모서리가 곡면으로 형성되고,
상기 바디의 커버부에 배치된 복수의 내부 전극의 단부를 상기 복수의 유전체층의 적층 방향으로 연결하여 얻어진 가상의 면은 곡면을 형성하는 적층형 커패시터.
A body including a stacked structure of a plurality of dielectric layers and a plurality of internal electrodes stacked with the dielectric layers interposed therebetween; And
An external electrode formed outside the body and electrically connected to the internal electrode;
The body is divided into a cover part located above and below the center part in a stacking direction of the center part and the plurality of dielectric layers,
The cover portion of the body is formed with a curved surface,
And a virtual surface formed by connecting end portions of the plurality of internal electrodes disposed in the cover part of the body in a stacking direction of the plurality of dielectric layers to form a curved surface.
제17항에 있어서,
상기 가상의 면과 상기 커버부에서 곡면으로 형성된 모서리는 서로 마주보는 형태인 적층형 커패시터.
The method of claim 17,
The virtual capacitor and the curved edge formed in the cover portion is a stacked capacitor facing each other.
제17항에 있어서,
상기 가상의 면의 곡률은 상기 커버부에서 곡면으로 형성된 모서리의 곡률이 같은 적층형 커패시터.
The method of claim 17,
The curvature of the virtual surface is a multilayer capacitor of the same curvature of the corner formed in the curved surface of the cover portion.
제1항에 있어서,
상기 가상의 면의 곡률 반경은 상기 커버부에서 곡면으로 형성된 모서리의 곡률 반경보다 작은 적층형 커패시터.
The method of claim 1,
The curvature radius of the imaginary surface is smaller than the radius of curvature of the corner formed in the curved surface of the cover portion.
제20항에 있어서,
상기 바디의 표면에서 상기 복수의 내부 전극 중 가장 가까운 것까지의 거리를 마진이라 할 때, 상기 커버부에서 곡면으로 형성된 모서리의 곡률 반경은 상기 가상의 면의 곡률 반경에 상기 커버부에서 곡면으로 형성된 모서리의 마진(δ)을 더한 것과 같은 적층형 커패시터.The method of claim 20,
When the distance from the surface of the body to the closest of the plurality of internal electrodes is called a margin, the radius of curvature of the corner formed in the curved portion of the cover portion is formed in the curved portion of the cover portion in the radius of curvature of the imaginary surface. Stacked capacitors, such as the edge margin δ.
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