KR102149962B1 - Multilayer capacitor - Google Patents

Multilayer capacitor Download PDF

Info

Publication number
KR102149962B1
KR102149962B1 KR1020180122624A KR20180122624A KR102149962B1 KR 102149962 B1 KR102149962 B1 KR 102149962B1 KR 1020180122624 A KR1020180122624 A KR 1020180122624A KR 20180122624 A KR20180122624 A KR 20180122624A KR 102149962 B1 KR102149962 B1 KR 102149962B1
Authority
KR
South Korea
Prior art keywords
margin
internal electrodes
condition
multilayer capacitor
thickness
Prior art date
Application number
KR1020180122624A
Other languages
Korean (ko)
Other versions
KR20200027865A (en
Inventor
박병규
연용진
강소라
박정민
최재열
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to KR1020180105798 priority Critical
Priority to KR20180105798 priority
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority claimed from US16/525,981 external-priority patent/US20200075259A1/en
Publication of KR20200027865A publication Critical patent/KR20200027865A/en
Application granted granted Critical
Publication of KR102149962B1 publication Critical patent/KR102149962B1/en

Links

Images

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/018Dielectrics
    • H01G4/06Solid dielectrics
    • H01G4/08Inorganic dielectrics
    • H01G4/12Ceramic dielectrics
    • H01G4/1209Ceramic dielectrics characterised by the ceramic dielectric material
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/005Electrodes
    • H01G4/012Form of non-self-supporting electrodes
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/228Terminals
    • H01G4/232Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/30Stacked capacitors

Abstract

본 발명의 일 실시형태는 복수의 유전체층의 적층 구조와 상기 유전체층을 사이에 두고 적층된 복수의 내부 전극을 포함하는 바디 및 상기 바디 외부에 형성되어 상기 내부 전극과 전기적으로 연결된 외부 전극을 포함하며, 상기 바디는 상기 복수의 내부 전극이 노출되며 서로 대향하는 제1면 및 제2면, 상기 복수의 유전체층의 적층 방향으로 서로 대향하는 제3면 및 제4면, 그리고 상기 제1면 내지 제4면과 연결되고 서로 대향하는 제5면 및 제6면을 포함하며, 상기 바디에서 커버부는 모서리가 곡면으로 형성되되 상기 곡면 모서리의 곡률 반경(R)과 상기 바디의 두께(T)는 10um≤R≤T/4의 조건을 만족하며, 상기 바디의 폭(W)과 두께(T)는 T/W < 0.8의 조건을 만족하는 적층형 커패시터를 제공한다.An embodiment of the present invention includes a body including a stacked structure of a plurality of dielectric layers and a plurality of internal electrodes stacked with the dielectric layer interposed therebetween, and an external electrode formed outside the body and electrically connected to the internal electrode, The body has a first surface and a second surface facing each other with the plurality of internal electrodes exposed, a third surface and a fourth surface facing each other in the stacking direction of the plurality of dielectric layers, and the first to fourth surfaces And a fifth surface and a sixth surface connected to and facing each other, wherein the cover part of the body has a curved surface, and the radius of curvature R of the curved corner and the thickness T of the body are 10 um ≤ R ≤ A multilayer capacitor is provided that satisfies the condition of T/4, and the width (W) and thickness (T) of the body satisfies the condition of T/W <0.8.
Figure 112018101291872-pat00002

Description

적층형 커패시터 {MULTILAYER CAPACITOR}Multilayer Capacitor {MULTILAYER CAPACITOR}
본 발명은 적층형 커패시터에 관한 것이다.
The present invention relates to a multilayer capacitor.
커패시터는 전기를 저장할 수 있는 소자로서, 기본적으로 2개의 전극을 대향시켜, 전압을 걸면 각 전극에 전기가 축적되는 것이다. 직류 전압을 인가한 경우에는 전기가 축전되면서 커패시터 내부에 전류가 흐르지만, 축적이 완료되면 전류가 흐르지 않게 된다. 한편, 교류 전압을 인가한 경우, 전극의 극성이 교변하면서 교류 전류가 흐르게 된다.A capacitor is an element capable of storing electricity, and basically, when two electrodes are opposed to each other and a voltage is applied, electricity is accumulated in each electrode. When DC voltage is applied, current flows inside the capacitor while electricity is stored, but when the accumulation is completed, the current does not flow. On the other hand, when an AC voltage is applied, an AC current flows while the polarities of the electrodes are changed.
이러한 커패시터는 전극 간에 구비되는 절연체의 종류에 따라서, 알루미늄으로 전극을 구성하고 상기 알루미늄 전극 사이에 얇은 산화막을 구비하는 알루미늄 전해 커패시터, 전극 재료로 탄탈륨을 사용하는 탄탈륨 커패시터, 전극 사이에 티타늄 바륨과 같은 고유전율의 유전체를 사용하는 세라믹 커패시터, 전극 사이에 구비되는 유전체로 고유전율계 세라믹을 다층 구조로 사용하는 적층 세라믹 커패시터(Multi-Layer Ceramic Capacitor, MLCC), 전극 사이의 유전체로 폴리스티렌 필름을 사용하는 필름 커패시터 등 여러 종류로 구분될 수 있다.Depending on the type of insulator provided between the electrodes, such a capacitor is an aluminum electrolytic capacitor comprising an electrode of aluminum and a thin oxide film between the aluminum electrodes, a tantalum capacitor using tantalum as an electrode material, and titanium barium between the electrodes Ceramic capacitors using a high dielectric constant, a multi-layer ceramic capacitor (MLCC) using a high dielectric constant ceramic in a multilayer structure as a dielectric provided between electrodes, and a polystyrene film as a dielectric between electrodes. It can be classified into several types such as film capacitors.
이 중에서 적층 세라믹 커패시터는 온도 특성 및 주파수 특성이 우수하고 소형으로 구현 가능하다는 장점을 가지고 있어 최근 고주파 회로 등 다양한 분야에서 많이 응용되고 있다.Among them, multilayer ceramic capacitors have the advantage of excellent temperature characteristics and frequency characteristics and can be implemented in a small size, and are thus widely applied in various fields such as high-frequency circuits.
종래 기술에 따른 적층 세라믹 커패시터는 복수개의 유전체 시트가 적층되어 적층체를 형성하며, 상기 적층체 외부에 서로 다른 극성을 갖는 외부 전극이 형성되고, 상기 적층체의 내부에 교대로 적층된 내부 전극이 상기 각각의 외부 전극에 전기적으로 연결될 수 있다.In a multilayer ceramic capacitor according to the prior art, a plurality of dielectric sheets are stacked to form a stack, external electrodes having different polarities are formed outside the stack, and internal electrodes alternately stacked inside the stack are It may be electrically connected to each of the external electrodes.
최근 전자 제품의 소형화 및 고집적화에 따라 적층 세라믹 커패시터의 경우에도 소형화 고집적화를 위한 연구가 많이 이루어지고 있다. 특히 적층 세라믹 커패시터의 경우 고용량화 및 소형화를 위하여 유전체층을 박층화하여 고적층화하면서 내부 전극의 연결성을 향상시키고자 하는 다양한 시도가 이루어지고 있다.Recently, according to the miniaturization and high integration of electronic products, many studies have been made for miniaturization and high integration even in the case of multilayer ceramic capacitors. In particular, in the case of multilayer ceramic capacitors, various attempts have been made to increase the connectivity of internal electrodes while thinning the dielectric layer to increase the size of the dielectric layer for high capacity and miniaturization.
특히, 초고용량의 적층 세라믹 개발에 있어서, 박막 유전체층 및 내부전극의 고적층 제품에 대한 신뢰성 확보가 더욱 중요해지고 있다. 적층 수가 증가함에 따라서, 내부전극과 유전체층의 두께 차이에 의한 단차가 증가한다. 이러한 단차는 바디를 압착하는 치밀화 공정에서 유전체층의 횡방향 연신으로 인해 전극 끝단부의 휨 현상이 발생하게 된다. In particular, in the development of ultra-high-capacity multilayer ceramics, it is becoming more important to secure reliability for high-laminated products of thin film dielectric layers and internal electrodes. As the number of stacks increases, the step difference due to the difference in thickness between the internal electrodes and the dielectric layer increases. This step causes a warpage of the electrode end due to the transverse stretching of the dielectric layer in the densification process of compressing the body.
즉, 내부전극의 끝단은 단차를 채우기 위해 휘어지며, 마진부는 커버의 함몰과 마진폭의 감소에 의해 단차로 인한 빈 공간을 제거하게 된다. 단차로 인한 빈공간을 제거됨에 따라 감소하는 마진폭만큼 용량층도 연신하게 된다. 이와 같은 내부 전극의 구조적인 불규칙 연신에 의해 적층 세라믹 커패시터의 내전압 특성 등의 신뢰성이 감소하게 된다. That is, the end of the internal electrode is bent to fill the step, and the margin portion removes the empty space due to the step by depression of the cover and the reduction of the margin width. As the empty space due to the step is removed, the capacitance layer is also stretched by the decreasing margin width. Due to the structural irregular stretching of the internal electrodes, reliability of the multilayer ceramic capacitor, such as withstand voltage characteristics, decreases.
이러한 문제점을 해결하기 위하여, 바디의 길이 방향 양측면을 절단한 후, 측면 마진부를 부착하는 방안이 개발되었으나, 제조방법이 복잡해 생산성이 낮고, 측면 마진부를 얇게 형성하는 경우 코너 마진부 두께도 동시에 얇아져 내습신뢰성이 열위해지는 문제가 생길 수 있다.
To solve this problem, a method of attaching side margins after cutting both sides in the length direction of the body has been developed, but the manufacturing method is complicated, so productivity is low, and when the side margins are formed thin, the thickness of the corner margins is reduced at the same time. There may be a problem of poor reliability.
본 발명의 일 목적은 일 목적은 유효 부피를 최대화하면서도, 내습신뢰성을 확보할 수 있는 적층형 커패시터를 제공하는 것이다.
An object of the present invention is to provide a multilayer capacitor capable of maximizing an effective volume and securing moisture resistance.
상술한 과제를 해결하기 위한 방법으로, 본 발명은 일 예를 통하여 적층형 커패시터의 신규한 구조를 제안하고자 하며, 구체적으로, 복수의 유전체층의 적층 구조와 상기 유전체층을 사이에 두고 적층된 복수의 내부 전극을 포함하는 바디 및 상기 바디 외부에 형성되어 상기 내부 전극과 전기적으로 연결된 외부 전극을 포함하며, 상기 바디는 상기 복수의 내부 전극이 배치되어 전기 용량을 형성하는 액티브부와 상기 복수의 유전체층의 적층 방향으로 상기 액티브부의 상부와 하부에 위치하는 커버부로 구분되며, 상기 바디는 상기 복수의 내부 전극이 노출되며 서로 대향하는 제1면 및 제2면, 상기 복수의 유전체층의 적층 방향으로 서로 대향하는 제3면 및 제4면, 그리고 상기 제1면 내지 제4면과 연결되고 서로 대향하는 제5면 및 제6면을 포함하며, 상기 바디에서 상기 커버부는 모서리가 곡면으로 형성되되 상기 곡면 모서리의 곡률 반경(R)과 상기 바디의 두께(T)는 10um≤R≤T/4의 조건을 만족하며, 상기 바디의 폭(W)과 두께(T)는 T/W < 0.8의 조건을 만족하는 형태이다.
As a method for solving the above problems, the present invention intends to propose a novel structure of a multilayer capacitor through an example, and specifically, a multilayer structure of a plurality of dielectric layers and a plurality of internal electrodes stacked with the dielectric layer interposed therebetween. A body including a body and an external electrode formed outside the body and electrically connected to the internal electrode, wherein the body includes an active portion in which the plurality of internal electrodes are disposed to form an electric capacitance, and a stacking direction of the plurality of dielectric layers The body is divided into a cover part positioned above and below the active part, and the body has a first surface and a second surface facing each other with the plurality of internal electrodes exposed, and a third surface facing each other in the stacking direction of the plurality of dielectric layers. A surface and a fourth surface, and a fifth surface and a sixth surface connected to the first to fourth surfaces and facing each other, wherein the cover portion of the body is formed in a curved surface, the radius of curvature of the curved corner (R) and the thickness (T) of the body satisfy the condition of 10um≤R≤T/4, and the width (W) and the thickness (T) of the body satisfy the condition of T/W <0.8 .
일 실시 예에서, 상기 커버부에서 상기 제3면이 상기 제5면 및 제6면과 연결된 모서리들, 그리고 상기 제4면이 상기 제5면 및 제6면과 연결된 모서리들은 곡면으로 형성될 수 있다.In an embodiment, corners of the cover part in which the third surface is connected to the fifth and sixth surfaces, and corners in which the fourth surface is connected to the fifth and sixth surfaces may be curved. have.
일 실시 예에서, 상기 바디의 표면에서 상기 복수의 내부 전극 중 가장 가까운 것까지의 거리를 마진이라 할 때, 상기 커버부에서 곡면으로 형성된 모서리의 마진(δ)은 상기 제5면 및 제6면의 마진(Wg)보다 크거나 같을 수 있다.In one embodiment, when the distance from the surface of the body to the nearest one of the plurality of internal electrodes is a margin, the margin δ of the curved edge of the cover part is the fifth and sixth surfaces May be greater than or equal to the margin of (Wg).
일 실시 예에서, 상기 δ 및 상기 Wg는 1≤δ/Wg≤1.2의 조건을 만족할 수 있다.In an embodiment, δ and Wg may satisfy a condition of 1≦δ/Wg≦1.2.
일 실시 예에서, 상기 Wg는 0.5um≤Wg≤T/9의 조건을 만족할 수 있다.In an embodiment, the Wg may satisfy a condition of 0.5um≦Wg≦T/9.
일 실시 예에서, 상기 Wg는 0.5um≤Wg≤15um의 조건을 만족할 수 있다.In an embodiment, the Wg may satisfy a condition of 0.5um≤Wg≤15um.
일 실시 예에서, 상기 제3면 및 제4면의 마진(Tg)은 0.8≤Tg/Wg≤1.2의 조건을 만족할 수 있다.In an embodiment, the margins Tg of the third and fourth surfaces may satisfy a condition of 0.8≦Tg/Wg≦1.2.
일 실시 예에서, 상기 커버부에서 곡면으로 형성된 모서리의 마진(δ)은 상기 곡률 반경(R)과 동일할 수 있다.In an embodiment, a margin δ of a corner formed in a curved surface in the cover part may be equal to the radius of curvature R.
일 실시 예에서, 상기 바디의 폭(W)과 두께(T)는 T/W < 0.6의 조건을 만족할 수 있다.In an embodiment, the width (W) and thickness (T) of the body may satisfy a condition of T/W <0.6.
일 실시 예에서, 상기 복수의 내부 전극은 균일한 폭을 가질 수 있다.In an embodiment, the plurality of internal electrodes may have a uniform width.
일 실시 예에서, 상기 바디에서 상기 복수의 내부 전극을 감싸는 외곽 영역을 마진 영역이라 할 때 상기 유전체층의 치밀도는 상기 마진 영역이 나머지 영역보다 낮을 수 있다.In an embodiment, when an outer region surrounding the plurality of inner electrodes in the body is referred to as a margin region, the density of the dielectric layer may be lower than that of the remaining regions.
일 실시 예에서, 상기 마진 영역은 상기 유전체층이 서로 다른 치밀도를 갖는 적어도 2개의 층을 포함하며, 상기 적어도 2개의 층 중 상기 복수의 내부 전극에 인접한 것에서 상기 유전체층의 치밀도가 더 높을 수 있다.In one embodiment, the margin region includes at least two layers in which the dielectric layers have different densities, and the dielectric layer may have a higher density in the one adjacent to the plurality of internal electrodes among the at least two layers. .
일 실시 예에서, 상기 마진 영역은 복수의 침상형 포어를 포함할 수 있다.In one embodiment, the margin area may include a plurality of needle-shaped pores.
일 실시 예에서, 상기 복수의 침상형 포어는 상기 바디의 외형에 대응하는 형상으로 정렬된 형태일 수 있다.In an embodiment, the plurality of needle-shaped pores may be arranged in a shape corresponding to an external shape of the body.
일 실시 예에서, 상기 바디의 외형에 대응하는 형상으로 정렬된 것을 하나의 열이라 할 때 상기 복수의 침상형 포어는 상기 열을 복수 개 형성할 수 있다.
In one embodiment, when one row is arranged in a shape corresponding to the outer shape of the body, the plurality of acicular pores may form a plurality of rows.
본 발명의 일 예에 따른 적층형 커패시터의 경우, 소형화에 유리하면서도 높은 전기 용량을 확보할 수 있으며, 내습 특성이 우수하여 높은 신뢰성을 가질 수 있다.
In the case of the multilayer capacitor according to an exemplary embodiment of the present invention, it is possible to secure a high electric capacity while being advantageous in miniaturization, and has excellent moisture resistance and thus high reliability.
도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터의 외관을 개략적으로 도시한 사시도이다.
도 2 및 도 4는 도 1의 적층형 커패시터에서 I-I` 단면도이며, 도 4에서는 내부 전극이 배치된 영역의 외곽을 점선으로 표시하였다.
도 3은 도 1의 적층형 커패시터에서 II-II` 단면도이다.
도 5 내지 13은 본 발명의 일 실시 형태에 따른 적층형 커패시터를 제조하는 공정을 나타낸다.
1 is a perspective view schematically showing the appearance of a multilayer capacitor according to an embodiment of the present invention.
2 and 4 are cross-sectional views II′ in the multilayer capacitor of FIG. 1, and in FIG. 4, an outer portion of a region where an internal electrode is disposed is indicated by a dotted line.
3 is a cross-sectional view II-II′ of the multilayer capacitor of FIG. 1.
5 to 13 illustrate a process of manufacturing a multilayer capacitor according to an embodiment of the present invention.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
Hereinafter, embodiments of the present invention will be described with reference to specific embodiments and the accompanying drawings. However, the embodiments of the present invention may be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below. In addition, embodiments of the present invention are provided to more completely explain the present invention to a person skilled in the art. Accordingly, the shapes and sizes of elements in the drawings may be exaggerated for clearer explanation, and elements indicated by the same reference numerals in the drawings are the same elements.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
In the drawings, parts not related to the description are omitted in order to clearly describe the present invention, and the thickness is enlarged to clearly express several layers and regions, and components having the same function within the scope of the same idea are the same reference Describe using symbols. Furthermore, throughout the specification, when a part "includes" a certain component, it means that other components may be further included rather than excluding other components unless otherwise stated.
도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터의 외관을 개략적으로 도시한 사시도이다. 도 2 및 도 4는 도 1의 적층형 커패시터에서 I-I` 단면도이며, 도 4에서는 내부 전극이 배치된 영역의 외곽을 점선으로 표시하였다. 도 3은 도 1의 적층형 커패시터에서 II-II` 단면도이다.
1 is a perspective view schematically showing the appearance of a multilayer capacitor according to an embodiment of the present invention. 2 and 4 are cross-sectional views II′ in the multilayer capacitor of FIG. 1, and in FIG. 4, an outer portion of a region where an internal electrode is disposed is indicated by a dotted line. 3 is a cross-sectional view II-II′ of the multilayer capacitor of FIG. 1.
도 1 내지 4를 참조하면, 본 발명의 일 실시 형태에 따른 적층형 커패시터(100)는, 유전체층(111) 및 이를 사이에 두고 적층된 복수의 내부 전극(121, 122)을 포함하는 바디(110) 및 외부 전극(131, 132)을 포함하며, 바디(110)에서 커버부(A1, A2)의 모서리는 곡면으로 형성된다. 이 경우, 후술할 바와 같이, 바디(110)에서 커버부(A1, A2)의 상기 곡면 모서리는 곡률 반경(R)이 바디(110)의 두께(T)와 비교하여 10um≤R≤T/3의 조건을 만족한다. 또한, 바디(110)의 폭(W)과 두께(T)는 T/W < 0.8의 조건을 만족하며, 이러한 형태의 바디(110)는 폭(W)에 비하여 두께(T)가 얇은 소위 저구배(low profile) 구조이다.
1 to 4, a multilayer capacitor 100 according to an embodiment of the present invention includes a dielectric layer 111 and a plurality of internal electrodes 121 and 122 stacked therebetween. And external electrodes 131 and 132, and the edges of the cover portions A1 and A2 in the body 110 are formed in a curved surface. In this case, as will be described later, the curved edges of the cover portions A1 and A2 in the body 110 have a radius of curvature R of 10um ≤ R ≤ T/3 compared to the thickness T of the body 110 Satisfies the conditions of In addition, the width (W) and thickness (T) of the body 110 satisfies the condition of T/W <0.8, and this type of body 110 has a so-called low thickness (T) that is thinner than the width (W). It is a low profile structure.
바디(110)는 복수의 유전체층(111)이 적층된 형태이며, 예컨대 복수의 그린 시트를 적층한 후 소결하여 얻어질 수 있다. 이러한 소결 공정에 의하여 복수의 유전체층(111)은 일체화된 형태를 가질 수 있다. 바디(110)의 형상과 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니며, 예를 들어, 도 1에 도시된 형태와 같이, 바디(110)는 직육면체와 유사한 형상을 가질 수 있다. 바디(110)는 내부 전극(121, 122)이 각각 노출되는 제1면(S1) 및 제2면(S2), 복수의 유전체층(111)의 적층(Z) 방향으로 서로 대향하는 제3면(S3) 및 제4면(S4), 그리고 제1면 내지 제4면(S1, S2, S3, S4)과 연결되고 서로 대향하는 제5면(S5) 및 제6면(S6)을 포함할 수 있다.
The body 110 has a form in which a plurality of dielectric layers 111 are stacked, and may be obtained, for example, by stacking a plurality of green sheets and then sintering them. Through this sintering process, the plurality of dielectric layers 111 may have an integrated form. The shape and dimensions of the body 110 and the number of stacked dielectric layers 111 are not limited to those shown in this embodiment, for example, as shown in FIG. 1, the body 110 has a shape similar to a rectangular parallelepiped Can have The body 110 has a first surface (S1) and a second surface (S2) to which the internal electrodes 121 and 122 are exposed, and a third surface facing each other in a stacking (Z) direction of a plurality of dielectric layers 111 ( S3) and the fourth surface (S4), and may include a fifth surface (S5) and a sixth surface (S6) connected to the first to fourth surfaces (S1, S2, S3, S4) and facing each other. have.
바디(110)에 포함된 유전체층(111)은 고유전률을 갖는 세라믹 재료를 포함할 수 있으며, 예를 들어 BT계, 즉, 티탄산바륨(BaTiO3)계 세라믹을 포함할 수 있지만, 충분한 정전 용량을 얻을 수 있는 한 당 기술 분야에서 알려진 다른 물질도 사용 가능할 것이다. 유전체층(111)에는 주성분인 이러한 세라믹 재료와 함께 필요한 경우, 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 포함될 수 있다. 여기서 첨가제의 경우, 금속 성분을 포함하며 이들은 제조 과정에서 금속 산화물 형태로 첨가될 수 있다. 이러한 금속 산화물 첨가제의 예로서, MnO2, Dy2O3, BaO, MgO, Al2O3, SiO2, Cr2O3 및 CaCO3 중 적어도 하나의 물질을 포함할 수 있다.
The dielectric layer 111 included in the body 110 may include a ceramic material having a high dielectric constant, for example, BT-based, that is, a barium titanate (BaTiO 3 )-based ceramic, but sufficient capacitance. Other materials known in the art may be used as far as possible. The dielectric layer 111 may further include additives, organic solvents, plasticizers, binders, and dispersants, if necessary, along with such a ceramic material as a main component. Here, in the case of the additive, a metal component is included and these may be added in the form of a metal oxide during the manufacturing process. As an example of such a metal oxide additive, it may include at least one of MnO 2 , Dy 2 O 3 , BaO, MgO, Al 2 O 3 , SiO 2 , Cr 2 O 3 and CaCO 3 .
복수의 내부 전극(121, 122)은 세라믹 그린 시트의 일면에 소정의 두께로 도전성 금속을 포함하는 페이스트를 인쇄한 후 이를 소결하여 얻어질 수 있다. 이 경우, 복수의 내부 전극(121, 122)은 도 3에 도시된 형태와 같이, 바디(110)의 서로 대향하는 제1면(S1) 및 제2면(S2)으로 노출된 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다. 이 경우, 제1 및 제2 내부 전극(121, 122)은 서로 다른 외부 전극(131, 132)과 연결되어 구동 시 서로 다른 극성을 가질 수 있으며, 이들 사이에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다. 도시된 형태와 같이, 복수의 내부 전극(121, 122)은 균일한 폭을 가질 수 있다. 다만, 외부 전극(131, 132)의 개수나 내부 전극(121, 122)과의 연결 방식은 실시 형태에 따라 달라질 수 있을 것이다. 내부 전극(121, 122)을 이루는 주요 구성 물질은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag) 등을 예로 들 수 있으며, 이들의 합금도 사용할 수 있을 것이다.
The plurality of internal electrodes 121 and 122 may be obtained by printing a paste containing a conductive metal with a predetermined thickness on one surface of the ceramic green sheet and then sintering the paste. In this case, the plurality of internal electrodes 121 and 122 are exposed to the first and second surfaces S1 and S2 facing each other of the body 110, as shown in FIG. 3. 2 It may include internal electrodes 121 and 122. In this case, the first and second internal electrodes 121 and 122 may be connected to different external electrodes 131 and 132 to have different polarities when driven, and each of the first and second internal electrodes 121 and 122 are connected to each other by a dielectric layer 111 disposed therebetween. Can be separated electrically. As illustrated, the plurality of internal electrodes 121 and 122 may have a uniform width. However, the number of external electrodes 131 and 132 or a connection method with the internal electrodes 121 and 122 may vary according to embodiments. The main constituent materials of the internal electrodes 121 and 122 may include nickel (Ni), copper (Cu), palladium (Pd), silver (Ag), and the like, and alloys thereof may also be used.
외부 전극(131, 132)은 바디(110)의 외부에 형성되며, 제1 및 제2 내부 전극(121, 122)과 각각 전기적으로 연결된 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다. 외부 전극(131, 132)은 도전성 금속을 포함하는 물질을 페이스트로 제조한 후 이를 바디(110)에 도포하는 방법 등으로 형성될 수 있으며, 도전성 금속의 예로서, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금을 들 수 있다. 또한, 적층형 커패시터(100)를 기판에 실장하기 위해 필요한 경우 외부 전극(131, 132)은 도금층을 추가로 포함할 수 있다.
The external electrodes 131 and 132 are formed outside the body 110 and include first and second external electrodes 131 and 132 electrically connected to the first and second internal electrodes 121 and 122, respectively. I can. The external electrodes 131 and 132 may be formed by a method of preparing a material containing a conductive metal as a paste and then applying the paste to the body 110. Examples of conductive metals include nickel (Ni) and copper (Cu). ), palladium (Pd), gold (Au), or alloys thereof. In addition, when necessary to mount the multilayer capacitor 100 on a substrate, the external electrodes 131 and 132 may additionally include a plating layer.
본 실시 형태에서는 바디(110)의 모서리를 곡면으로 형성하여 칩핑(chipping) 불량을 억제하고자 하였다. 또한, 본 실시 형태의 바디(110)가 갖는 구조적 특성은 이와 다르게 표현될 수 있다. 구체적으로, 바디(110)의 표면에서 복수의 내부 전극(121, 122) 중 가장 가까운 것까지의 거리를 마진이라 할 때, 커버부(A1, A2)에서 곡면으로 형성된 모서리의 마진은 바디(110)의 폭 방향의 마진보다 크거나 같을 수 있으며, 이에 관해서는 후술한다.
In this embodiment, the edge of the body 110 is formed in a curved surface to suppress chipping defects. Also, the structural characteristics of the body 110 of the present embodiment may be expressed differently. Specifically, when the distance from the surface of the body 110 to the nearest one of the plurality of internal electrodes 121 and 122 is referred to as a margin, the margin of the corner formed in a curved surface in the cover portions A1 and A2 is the body 110 ) May be greater than or equal to the margin in the width direction, which will be described later.
본 실시 형태에서는 성능 향상을 위하여 바디(110)에서 마진의 크기, 곡면의 곡률 반경, 두께, 길이 등을 최적화하였다. 이러한 구조에 의하여 적층형 커패시터(100)를 소형화하면서도 높은 수준의 용량을 확보할 수 있도록 하였으며, 나아가, 내습 신뢰성이 향상되도록 하였다. 이하, 이를 구체적으로 설명한다.
In this embodiment, in order to improve performance, the size of the margin, the radius of curvature of the curved surface, the thickness, and the length of the body 110 are optimized. With this structure, while miniaturizing the multilayer capacitor 100, a high level of capacity can be secured, and further, moisture resistance reliability is improved. Hereinafter, this will be described in detail.
바디(110)는 액티브부(A3)와 커버부(A1, A2)로 구분되며, 액티브부(A3)는 복수의 내부 전극(121, 122)이 배치되어 전기 용량을 형성하는 영역에 해당한다. 커버부(A1, A2)는 복수의 유전체층(111)의 적층 방향(도면을 기준으로 Z 방향)으로 액티브부(A3)의 상부와 하부에 위치한다.
The body 110 is divided into an active part A3 and a cover part A1 and A2, and the active part A3 corresponds to a region in which a plurality of internal electrodes 121 and 122 are disposed to form a capacitance. The cover portions A1 and A2 are positioned above and below the active portion A3 in the stacking direction (Z direction based on the drawing) of the plurality of dielectric layers 111.
상술한 바와 같이, 바디(110)의 커버부(A1, A2)에서, 모서리는 곡면으로 형성되며, 이는 적층형 커패시터(100)의 칩핑 불량을 저감하는 기능 등을 수행할 수 있다. 구체적으로, 커버부(A1, A2)에서 제3면(S3)이 제5면(S5) 및 제6면(S6)과 연결된 모서리들(도 2에서 상부의 곡면 모서리들), 그리고 제4면(S4)이 제5면(S5) 및 제6면(S6)과 연결된 모서리들(도 2에서 하부의 곡면 모서리들)은 곡면으로 형성될 수 있다.
As described above, in the cover portions A1 and A2 of the body 110, the corners are formed in a curved surface, which can perform a function of reducing chipping defects of the multilayer capacitor 100. Specifically, in the cover portions A1 and A2, the third surface S3 is connected to the fifth surface S5 and the sixth surface S6 (the upper curved corners in FIG. 2), and the fourth surface Corners (curved corners of the lower portion in FIG. 2) connected to the fifth and sixth surfaces S5 and S6 of S4 may be curved.
도 4를 참조하여, 바디(110)에서 마진의 크기, 곡면의 곡률 반경, 두께, 길이 등의 최적 조건을 설명한다. 도 4에서 내부 전극이 배치된 영역은 내부 전극 영역(120)으로 정의하여 점선으로 표시하였다. 이 경우, Z 방향을 바디(110)의 두께 방향으로, Y 방향을 바디(110)의 폭 방향으로 정의하여 각각을 두께(T)와 폭(W)으로 정의하였다.
With reference to FIG. 4, optimal conditions such as a size of a margin, a radius of curvature of a curved surface, a thickness, and a length of the body 110 will be described. In FIG. 4, the area in which the internal electrode is disposed is defined as the internal electrode area 120 and is indicated by a dotted line. In this case, the Z direction was defined as the thickness direction of the body 110 and the Y direction was defined as the width direction of the body 110, and each was defined as a thickness T and a width W.
우선, 바디(110)의 마진은 표면에서 상기 복수의 내부 전극 중 가장 가까운 것까지의 거리로 정의될 수 있다. 구체적으로, 커버부(A1, A2)에서 곡면으로 형성된 모서리의 마진은 δ이다. 그리고 제5면(S5) 및 제6면(S6)의 마진은 Wg이며, 이는 바디(110)의 폭 방향 마진에 해당한다. 본 실시 형태에서는 곡면 모서리의 마진(δ)이 폭 방향 마진(Wg)보다 크거나 같도록 하였다. 종래에는 내부 전극이 정렬되지 않아 폭 방향 마진을 만들기 어려웠으며, 이를 개선하고자 폭 방향 마진을 별도로 형성하는 공정을 이용하였다. 이러한 구조에서는 바디(110)의 곡면 모서리의 마진(δ)을 충분히 확보하기 어려우며 특히 바디(110)를 소형화하고 내부 전극의 적층 수를 늘리는 경우에 내습 신뢰성이 취약해지는 문제가 있다. 또한, 폭 방향 마진을 별도로 형성하기 위해서는 바디(110)를 90도 회전시켜야 하는데 본 실시 형태와 같이 저구배 형태의 바디(110)는 90도 회전할 경우 구조적 안정성이 낮아서 마진 형성 공정이 원활하게 진행되기 어려운 문제가 있다. 본 발명의 발명자들의 실험에 의하면, T/W < 0.6인 경우에는 사이드 마진을 부착하는 종래 방식을 적용하기 어려웠으며, 따라서, 본 실시 형태에 따른 적층형 커패시터는 T/W < 0.6인 경우에 특히 효과적일 수 있다.
First, the margin of the body 110 may be defined as a distance from the surface to the nearest one of the plurality of internal electrodes. Specifically, the margin of the corner formed as a curved surface in the cover portions A1 and A2 is δ. Further, the margins of the fifth and sixth surfaces S5 and S6 are Wg, which corresponds to a margin in the width direction of the body 110. In this embodiment, the margin (δ) of the curved edge is greater than or equal to the width direction margin (Wg). Conventionally, since the internal electrodes are not aligned, it has been difficult to create a margin in the width direction, and to improve this, a process of separately forming a margin in the width direction was used. In such a structure, it is difficult to sufficiently secure the margin δ of the curved edge of the body 110, and particularly, when the body 110 is miniaturized and the number of stacked internal electrodes is increased, there is a problem that the moisture resistance reliability is weak. In addition, in order to separately form the width-direction margin, the body 110 must be rotated 90 degrees, but when the low-gradient body 110 is rotated 90 degrees as in this embodiment, the structural stability is low, so the margin formation process proceeds smoothly. There is a problem that is difficult to become. According to the experiment of the inventors of the present invention, when T/W <0.6, it was difficult to apply the conventional method of attaching side margins, and therefore, the multilayer capacitor according to the present embodiment is particularly effective when T/W <0.6. Can be
본 실시 형태에서는 후술할 바와 같이 세라믹 페이스트의 분사 공정을 사용하여 바디(110)의 모서리, 보다 구체적으로는 커버부(A1, A2)의 모서리가 곡면으로 형성되도록 하였으며, 이는 저구배 형태의 바디(110)에 마진 영역을 형성하기에 더욱 적합하다. 이러한 형태에 의하여 곡면 모서리의 마진(δ)을 충분히 확보할 수 있으며, 폭 방향 마진(Wg)보다 크거나 같을 수 있다. 더욱 구체적으로, 곡면 모서리의 마진(δ) 및 폭 방향 마진(Wg)의 경우, 1≤δ/Wg≤1.2의 조건을 만족할 수 있다. 곡면 모서리의 마진(δ)이 폭 방향 마진(Wg)이 1.2배를 초과하는 경우, 커버부(A1, A2)에서 내부 전극(121, 122)의 폭이 큰 폭으로 줄어들어 전기 용량이 저감될 수 있다.
In this embodiment, as will be described later, the corners of the body 110, more specifically, the corners of the cover portions A1 and A2 are formed in a curved surface by using a ceramic paste spraying process, which will be described later. 110) is more suitable to form a margin area. With this shape, the margin δ of the curved edge may be sufficiently secured, and may be greater than or equal to the width direction margin Wg. More specifically, in the case of the margin δ of the curved edge and the width direction margin Wg, the condition of 1≦δ/Wg≦1.2 may be satisfied. When the margin (δ) of the curved edge exceeds 1.2 times the width direction margin (Wg), the width of the inner electrodes 121 and 122 in the cover parts A1 and A2 is greatly reduced, thereby reducing the electric capacity. have.
곡면 모서리의 마진(δ)이 커짐에 따라 소형화된 바디(110)에서도 내습 신뢰성이 향상되며 바디(110)는 다수의 내부 전극(121, 122)을 포함함으로써 향상된 전기 용량을 구현할 수 있다. 이는 동일한 바디(110) 부피 기준으로 산정하였을 때 전기 용량, 즉 유효 부피의 증가를 의미한다.
As the margin δ of the curved edge increases, the moisture resistance reliability is improved even in the miniaturized body 110, and the body 110 includes a plurality of internal electrodes 121 and 122, thereby implementing improved electric capacity. This means an increase in electric capacity, that is, an effective volume, when calculated based on the same volume of the body 110.
한편, 본 실시 형태의 경우, 액티브부(A3)에 배치된 내부 전극(121, 122)의 경우, 폭이 균일할 수 있다. 이는 후술할 바와 같이 세라믹 적층체를 개별 칩 단위로 절단하는 공정에 의하여 얻어질 수 있다. 여기서 폭의 균일성은 내부 전극(121, 122)의 단부 위치를 기준으로 결정할 수 있으며, 예컨대 상기 폭 방향(Y 방향)을 기준으로 내부 전극(121, 122) 단부 위치의 편차는 0.1um보다 작거나 같을 수 있다.
Meanwhile, in the present embodiment, the internal electrodes 121 and 122 disposed on the active part A3 may have a uniform width. This can be obtained by a process of cutting the ceramic laminate into individual chips as will be described later. Here, the uniformity of the width can be determined based on the end positions of the inner electrodes 121 and 122, for example, the deviation of the end positions of the inner electrodes 121 and 122 based on the width direction (Y direction) is less than 0.1 μm or Can be the same
또한, 바디(110)의 두께 방향의 마진, 즉, 제3면(S3) 및 제4면(S4)의 마진(Tg)과 폭 방향 마진(Wg)의 경우0.8≤Tg/Wg≤1.2의 조건을 만족할 수 있다. 후술할 바와 같이, 두께 방향 마진(Tg) 영역과 폭 방향 마진(Wg)은 동일한 공정으로 형성될 수 있으며, 이에 따라 서로 유사한 크기를 가질 수 있다. 다만, 최상부 및 최하단의 내부 전극(121, 122)에 커버용 베이스층에 해당하는 유전체층(111)이 형성되어 있는 경우, 두께 방향 마진(Tg)이 폭 방향 마진(Wg)보다 다소 클 수 있다. 그러나 이러한 경우에도 Tg/Wg는 1.2를 넘지 않는 것이 바람직하다.
In addition, in the case of the margin in the thickness direction of the body 110, that is, the margin (Tg) and the width direction margin (Wg) of the third surface (S3) and the fourth surface (S4), the condition of 0.8≤Tg/Wg≤1.2 Can be satisfied. As will be described later, the thickness direction margin Tg region and the width direction margin Wg may be formed by the same process, and thus may have similar sizes. However, when the dielectric layer 111 corresponding to the cover base layer is formed on the uppermost and lowermost internal electrodes 121 and 122, the thickness direction margin Tg may be slightly larger than the width direction margin Wg. However, even in this case, it is preferable that the Tg/Wg does not exceed 1.2.
또한, 폭 방향 마진(Wg)은 0.5um≤Wg≤15um의 조건을 만족할 수 있으며, 바디(110)의 내습 신뢰성과 충분한 전기 용량을 확보하기 위한 측면에서 설계된 것이다. 마찬가지로 두께 방향 마진(Tg) 역시 0.5um≤Wg≤15um의 조건을 만족할 수 있다. 그리고 폭 방향 마진(Wg)은 바디(110)의 두께(T)를 고려하여 설정될 수 있으며, 구체적으로, 0.5um≤Wg≤T/9의 조건을 만족할 수 있다. 여기서, 바디(110)의 두께(T)는 예컨대 약 100~400um일 수 있다.
In addition, the width direction margin Wg may satisfy the condition of 0.5um≦Wg≦15um, and is designed in terms of securing moisture resistance reliability and sufficient electric capacity of the body 110. Likewise, the thickness direction margin Tg may also satisfy a condition of 0.5um≤Wg≤15um. In addition, the width direction margin Wg may be set in consideration of the thickness T of the body 110, and specifically, a condition of 0.5um≦Wg≦T/9 may be satisfied. Here, the thickness T of the body 110 may be, for example, about 100 to 400 μm.
또한, 커버부(A1, A2)에서 곡면으로 형성된 모서리의 곡률 반경(R)은 적층형 커패시터(100)의 중량과 공정 중 부하로 인한 칩핑에 견딜 수 있도록 설계될 수 있으며, 구체적으로, 10um≤R≤60um의 조건을 만족할 수 있다. 그리고 곡률 반경(R)은 바디(110)의 두께(T)를 고려하여 설정될 수 있으며, 구체적으로, 10um≤R≤T/3의 조건을 만족할 수 있다. 상술한 바와 같이, 바디(110)의 두께(T)는 예컨대 약 100~400um일 수 있다. 또한, 도 4에 도시된 형태와 같이 커버부(A1, A2)의 곡면 모서리의 경우, 곡률 반경(R)은 마진(δ)과 동일할 수 있으며, 이 경우, 상기 곡면 모서리는 구면의 일부에 해당할 것이다. 다만, 커버부(A1, A2)의 곡면 모서리의 형상에 따라 곡률 반경(R)은 마진(δ)은 상이할 수도 있을 것이며, 예컨대, 커버부(A1, A2)의 곡면 모서리는 비구면으로 형성될 수 있다.
In addition, the curvature radius R of the corner formed in a curved surface in the cover parts A1 and A2 may be designed to withstand chipping due to the weight of the multilayer capacitor 100 and load during the process, and specifically, 10um ≤ R It can satisfy the condition of ≤60um. In addition, the radius of curvature R may be set in consideration of the thickness T of the body 110, and specifically, a condition of 10um≦R≦T/3 may be satisfied. As described above, the thickness T of the body 110 may be, for example, about 100 to 400 μm. In addition, as shown in FIG. 4, in the case of the curved edges of the cover portions A1 and A2, the radius of curvature R may be the same as the margin δ, and in this case, the curved edge is Will be true. However, depending on the shape of the curved edges of the cover parts A1 and A2, the radius of curvature R may have a different margin δ, for example, the curved edges of the cover parts A1 and A2 may be formed as aspherical surfaces. I can.
한편, 바디(110)에서 복수의 내부 전극(121, 122)을 감싸는 외곽 영역, 즉, 도 4에서 내부 전극 영역(120)을 둘러싸는 영역을 마진 영역(112, 113)이라 할 때, 유전체층(111)의 치밀도는 마진 영역(112, 113)이 나머지 영역보다 낮을 수 있다. 후술할 바와 같이, 마진 영역(112, 113)은 세라믹 적층체를 제조한 후 이를 코팅하는 방식 등으로 얻어질 수 있는데 치밀도의 차이는 이러한 제조 방식의 차이에 기인한 것일 수 있다. 여기서 치밀도는 내부에 존재하는 포어의 밀도와 반비례하는 개념으로 이해될 수 있다.
Meanwhile, when the outer region surrounding the plurality of internal electrodes 121 and 122 in the body 110, that is, the region surrounding the inner electrode region 120 in FIG. 4 is referred to as the margin regions 112 and 113, the dielectric layer ( The density of 111) may be lower in the margin areas 112 and 113 than in the remaining areas. As will be described later, the margin regions 112 and 113 may be obtained by coating the ceramic laminate after manufacturing the ceramic laminate, and the difference in density may be due to the difference in the manufacturing method. Here, the density can be understood as a concept that is inversely proportional to the density of the pores present inside.
상술한 적층형 커패시터의 구조를 더욱 명확히 이해하기 위하여 도 5 내지 13을 참조하여 제조방법의 일 예를 설명한다.
An example of a manufacturing method will be described with reference to FIGS. 5 to 13 in order to more clearly understand the structure of the above-described multilayer capacitor.
우선, 도 5에 도시된 형태와 같이, 유전체층(111)과 내부 전극(121, 122)을 적층하여 세라믹 적층체(115)를 마련한다. 여기서 유전체층(111)은 소성 전이므로 세라믹 그린시트 상태이다. 상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작할 수 있다. 상기 세라믹 그린시트는 이후 소결되어 유전체층(111)을 형성할 수 있다.
First, as shown in FIG. 5, a ceramic laminate 115 is prepared by laminating a dielectric layer 111 and internal electrodes 121 and 122. Here, since the dielectric layer 111 is before firing, it is in the state of a ceramic green sheet. The ceramic green sheet may be prepared by mixing ceramic powder, a binder, a solvent, and the like to prepare a slurry, and the slurry may be manufactured in a sheet form having a thickness of several µm by a doctor blade method. The ceramic green sheet may then be sintered to form the dielectric layer 111.
상기 세라믹 그린시트 상에는 내부 전극용 도전성 페이스트를 도포하여 내부전극 패턴을 형성할 수 있으며, 이 경우, 상기 내부 전극 패턴은 스크린 인쇄법 또는 그라비아 인쇄법에 의하여 형성될 수 있다. 상기 내부전극용 도전성 페이스트는 도전성 금속과 첨가제를 포함하며, 상기 첨가제는 비금속 및 금속 산화물 중 어느 하나 이상일 수 있다. 상기 도전성 금속은 니켈을 포함할 수 있다. 상기 첨가제는 금속 산화물로서 티탄산바륨 또는 티탄산스트론튬을 포함할 수 있다.
An internal electrode pattern may be formed by applying a conductive paste for internal electrodes on the ceramic green sheet. In this case, the internal electrode pattern may be formed by a screen printing method or a gravure printing method. The conductive paste for internal electrodes includes a conductive metal and an additive, and the additive may be at least one of a non-metal and a metal oxide. The conductive metal may include nickel. The additive may include barium titanate or strontium titanate as a metal oxide.
내부 전극 패턴이 형성된 세라믹 그린시트를 다수 적층하고, 이를 가압하여 세라믹 적층체(115)를 구현할 수 있다 이 경우, 세라믹 적층체(115)는 최상부와 최하부에 배치된 커버용 베이스층으로서 유전체층(111)을 포함할 수 있으며 이로부터 내부 전극(121, 122)을 효과적으로 보호할 수 있다. 다만 세라믹 적층체(115)의 최상부와 최하부에는 유전체층(111)이 배치되지 않을 수도 있다.
The ceramic multilayer body 115 can be implemented by stacking a plurality of ceramic green sheets having internal electrode patterns formed thereon, and pressing them. In this case, the ceramic multilayer body 115 is a dielectric layer 111 as a cover base layer disposed at the top and bottom. ) May be included, and the internal electrodes 121 and 122 may be effectively protected therefrom. However, the dielectric layer 111 may not be disposed on the top and bottom portions of the ceramic laminate 115.
세라믹 적층체(115)를 형성한 이후, 필요하다면 개별 칩 단위로 세라믹 적층체(115)를 절단할 수 있으며, 이 경우, 외부 전극과의 연결을 위해 내부 전극(121, 122)이 노출되도록 할 수 있다. 절단 공정에 의하여 노출된 내부 전극(121, 122)은 균일한 폭을 가질 수 있다. 예컨대, 내부 전극(121, 122) 중 가장 폭이 큰 것과 작은 것의 차이는 0.1um 미만일 수 있다.
After the ceramic multilayer body 115 is formed, the ceramic multilayer body 115 can be cut in units of individual chips if necessary. In this case, the internal electrodes 121 and 122 are exposed for connection with the external electrodes. I can. The internal electrodes 121 and 122 exposed by the cutting process may have a uniform width. For example, a difference between the largest and the smallest of the internal electrodes 121 and 122 may be less than 0.1 μm.
이후, 세라믹 적층체(115)의 표면에 코팅층(도 10의 118)을 형성하며, 이를 위해 적절한 코팅 공정을 수행한다. 본 실시 형태에서는 도 6에 도시된 형태와 같이 스프레이 장치(201)를 사용하여 세라믹 슬러리(202)를 스프레이 코팅하는 방법을 사용하였다. 이 경우, 세라믹 페이스트(202)는 유전체층(111) 형성을 위한 그린시트와 동일한 성분이거나 상기 그린시트에 유동성 부여하기 위한 성분, 예컨대, 액상의 바인더 등을 더 포함할 수 있다. 본 코팅 공정의 예를 설명하면, 우선, 도 7 및 도 8에 도시된 형태와 같이 코팅 장치(301) 내에 세라믹 적층체(115)를 배치하고 하부에서 상부를 향하여 기류(도 7 및 도 8에서 화살표)를 발생시킨다. 이렇게 세라믹 적층체(115)가 부유시킨 후 하부(도 7) 또는 상부(도 8)에 배치된 스프레이 장치(201)의 노즐을 통해 세라믹 슬러리(202)를 분사한다. 도시된 형태와 달리 스프레이 장치(201)는 코팅 장치(301)의 측부에 배치될 수도 있을 것이다. 이러한 코팅 방식에 의하여 세라믹 적층체(115)의 표면에 균일한 두께의 코팅층(118)이 형성될 수 있다. 세라믹 적층체(115)를 제조한 후 별도로 코팅층(118)을 형성함으로써 바디의 마진 영역을 균일하면서도 얇게 형성할 수 있으며, 특히 내습에 취약한 바디의 모서리 영역에서 충분한 두께의 마진을 얻을 수 있다.
Thereafter, a coating layer (118 in FIG. 10) is formed on the surface of the ceramic multilayer body 115, and a suitable coating process is performed for this. In the present embodiment, a method of spray coating the ceramic slurry 202 using the spray device 201 as shown in FIG. 6 was used. In this case, the ceramic paste 202 may further include the same component as the green sheet for forming the dielectric layer 111 or a component for imparting fluidity to the green sheet, for example, a liquid binder. When explaining an example of this coating process, first, as shown in FIGS. 7 and 8, the ceramic laminate 115 is disposed in the coating device 301 and air flows from the bottom to the top (in FIGS. 7 and 8 ). Arrows). After the ceramic multilayer body 115 is floated in this way, the ceramic slurry 202 is sprayed through the nozzle of the spray device 201 disposed at the bottom (FIG. 7) or the top (FIG. 8). Unlike the illustrated form, the spray device 201 may be disposed on the side of the coating device 301. By this coating method, a coating layer 118 having a uniform thickness may be formed on the surface of the ceramic laminate 115. After the ceramic laminate 115 is manufactured, by separately forming the coating layer 118, the margin area of the body can be uniformly and thinly formed. In particular, a margin of sufficient thickness can be obtained in the edge area of the body vulnerable to moisture resistance.
또한, 다른 코팅 방식으로서, 도 9에 도시된 형태와 같이, 구형 용기 형태의 코팅 장치(302)를 사용할 수도 있다. 이 경우, 코팅 장치(302)의 내측에는 돌기(303)가 형성될 수 있다. 코팅 장치(302)가 회전하면서 세라믹 적층체(115)가 뒤집히고 이동하게 되는데 이 과정에서 세라믹 적층체(115)가 고르게 코팅될 수 있다.
In addition, as another coating method, as shown in FIG. 9, a coating apparatus 302 in the form of a spherical container may be used. In this case, a protrusion 303 may be formed inside the coating device 302. As the coating device 302 rotates, the ceramic laminate 115 is turned over and moved. In this process, the ceramic laminate 115 may be evenly coated.
도 10은 세라믹 적층체(115)의 표면 전체에 코팅층(118)이 형성된 상태를 나타내며, 도 11은 도 10에서 III-III` 단면도이다. 도시된 형태와 같이, 상술한 코팅 공정을 거칠 경우, 코팅층(118)의 모서리는 곡면을 갖게 될 수 있다. 이후, 코팅층(118)이 적용된 상태에서 세라믹 적층체(115)를 소성한다. 이에 의해, 세라믹 적층체(115)에 포함된 그린 시트와 코팅층(118)은 일체의 바디가 될 수 있다.
10 shows a state in which the coating layer 118 is formed on the entire surface of the ceramic laminate 115, and FIG. 11 is a cross-sectional view of III-III′ in FIG. 10. As shown in the illustrated form, when the above-described coating process is performed, the corner of the coating layer 118 may have a curved surface. Thereafter, the ceramic laminate 115 is fired while the coating layer 118 is applied. Accordingly, the green sheet and the coating layer 118 included in the ceramic multilayer body 115 may become an integral body.
소성 공정 후에는 바디(110)의 일부를 제거하여 내부 전극(121, 122)을 노출시킨다. 여기서 내부 전극(121, 122)이 노출되는 면은 도 1에서 설명한 제1면(S1) 및 제2면(S2)에 해당하며, 다만, 필요에 따라 바디의 다른 면을 노출시킬 수도 있을 것이다. 바디(110)의 일부를 제거하는 면 연마 공정의 경우, 폴리싱, 그라인딩 등을 이용할 수 있다. 도 12는 소성 후 면 연마 공정을 거친 바디(110)와 이로부터 노출된 내부 전극(121, 122)을 나타낸다. 이후, 노출된 내부 전극(121, 122)과 연결되도록 외부 전극을 형성한다.
After the firing process, a part of the body 110 is removed to expose the internal electrodes 121 and 122. Here, the surfaces on which the internal electrodes 121 and 122 are exposed correspond to the first surface S1 and the second surface S2 described in FIG. 1, but the other surface of the body may be exposed if necessary. In the case of a surface polishing process in which a part of the body 110 is removed, polishing, grinding, or the like may be used. 12 shows a body 110 that has undergone a surface polishing process after firing and internal electrodes 121 and 122 exposed therefrom. Thereafter, an external electrode is formed to be connected to the exposed internal electrodes 121 and 122.
한편, 상술한 공정의 경우, 유전체층(111)은 세라믹 그린 시트에 의하여 형성되고 마진 영역 세라믹 슬러리의 분사에 의한 코팅 공정으로 형성되므로 소성 후의 내부 구조에도 차이가 있다. 다시 말해, 바디(110)는 내부 전극 영역(120)과 마진 영역(112, 113)에서 치밀도 등과 같은 특성이 다를 수 있다. 이를 도 13을 참조하여 설명한다. 도 13은 도 12에서 A 영역을 확대하여 평면도로 나타낸 것이다.
Meanwhile, in the case of the above-described process, since the dielectric layer 111 is formed by a ceramic green sheet and is formed by a coating process by spraying a ceramic slurry in a margin region, there is a difference in the internal structure after firing. In other words, the body 110 may have different characteristics, such as density, in the inner electrode region 120 and the margin regions 112 and 113. This will be described with reference to FIG. 13. FIG. 13 is an enlarged plan view of area A in FIG. 12.
바디(110)에서 마진 영역과 그 외 영역(즉, 내부 전극 영역)에서 유전체층(111)의 치밀도를 비교하면, 마진 영역(112, 113)에서 상대적으로 치밀도가 더 낮다. 또한, 마진 영역(112, 113)은 바디(110)의 외부에 가까운 영역보다 내부 전극(121, 122)에 가까운 영역이 상대적으로 치밀도가 더 높다. 다시 말해, 마진 영역(112, 113)의 경우, 유전체층(111)이 서로 다른 치밀도를 갖는 적어도 2개의 층을 포함하며, 상기 적어도 2개의 층 중 복수의 내부 전극(121, 122)에 인접한 것에서 유전체층(111)의 치밀도가 더 높다.
When comparing the density of the dielectric layer 111 in the margin area of the body 110 and the other area (ie, the inner electrode area), the density of the margin areas 112 and 113 is relatively lower. Further, in the margin regions 112 and 113, the regions close to the internal electrodes 121 and 122 have a relatively higher density than the regions close to the outside of the body 110. In other words, in the case of the margin regions 112 and 113, the dielectric layer 111 includes at least two layers having different densities, and one of the at least two layers adjacent to the plurality of internal electrodes 121 and 122 The dielectric layer 111 has a higher density.
마진 영역(112, 113)의 이러한 치밀도 특성은 상술한 코팅 공정에 따라 얻어질 수 있다. 세라믹 슬러리를 분사하는 경우 세라믹 적층체(115)의 표면에는 여러 겹의 얇은 코팅층이 형성되며 이들 사이에는 다수의 포어가 형성되며 이러한 포어는 소성 후에도 남아 있다. 도 13에서 볼 수 있듯이 바디(110)의 마진 영역(112, 113)에는 복수의 침상형 포어(P)가 남아 있다. 복수의 침상형 포어(P)는 여러 겹의 얇은 코팅층이 형성되는 과정에서 생기기 때문에 이들이 이루는 복수의 열(R1, R2, R3)은 바디(110)의 외형에 대응하는 형상으로 정렬된 형태일 수 있다. 침상형 포어(P)에 의한 복수의 열(R1, R2, R3)은 서로 포어 밀도가 다를 수 있으며, 바디(110)의 표면에 가까운 영역일수록 더 늦게 코팅되기 때문에 포어 밀도가 상대적으로 낮을 수 있다.
These dense properties of the margin regions 112 and 113 can be obtained according to the above-described coating process. When the ceramic slurry is sprayed, several thin coating layers are formed on the surface of the ceramic laminate 115 and a plurality of pores are formed between them, and these pores remain after firing. As can be seen in FIG. 13, a plurality of needle-shaped pores P remain in the margin regions 112 and 113 of the body 110. Since a plurality of needle-shaped pores (P) are formed in the process of forming several thin coating layers, the plurality of rows (R1, R2, R3) formed by them may be arranged in a shape corresponding to the external shape of the body 110. have. The plurality of rows R1, R2, R3 by the needle-shaped pores P may have different pore densities from each other, and the pore density may be relatively low because the area closer to the surface of the body 110 is coated more slowly. .
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정된다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이며, 이 또한 첨부된 청구범위에 기재된 기술적 사상에 속한다 할 것이다.
The present invention is not limited by the above-described embodiments and the accompanying drawings, but is limited by the appended claims. Therefore, it will be apparent to those of ordinary skill in the art that various types of substitutions, modifications and changes are possible within the scope of the technical spirit of the present invention described in the claims, and the appended claims It will be said to belong to the technical idea described in.
100: 적층형 커패시터
110: 바디
111: 유전체층
112, 113: 마진 영역
115: 세라믹 적층체
118: 코팅층
120: 내부 전극 영역
121, 122: 내부 전극
131, 132: 외부전극
201: 스프레이 장치
202: 세라믹 슬러리
301, 302: 코팅 장치
303: 돌기
100: stacked capacitor
110: body
111: dielectric layer
112, 113: margin area
115: ceramic laminate
118: coating layer
120: inner electrode area
121, 122: internal electrode
131, 132: external electrode
201: spray device
202: ceramic slurry
301, 302: coating device
303: protrusion

Claims (15)

  1. 복수의 유전체층의 적층 구조와 상기 유전체층을 사이에 두고 적층된 복수의 내부 전극을 포함하는 바디; 및
    상기 바디 외부에 형성되어 상기 내부 전극과 전기적으로 연결된 외부 전극;을 포함하며,
    상기 바디는 상기 복수의 내부 전극이 배치되어 전기 용량을 형성하는 액티브부와 상기 복수의 유전체층의 적층 방향으로 상기 액티브부의 상부와 하부에 위치하는 커버부로 구분되며,
    상기 바디는 상기 복수의 내부 전극이 노출되며 서로 대향하는 제1면 및 제2면, 상기 복수의 유전체층의 적층 방향으로 서로 대향하는 제3면 및 제4면, 그리고 상기 제1면 내지 제4면과 연결되고 서로 대향하는 제5면 및 제6면을 포함하며,
    상기 바디에서 상기 커버부는 모서리가 곡면으로 형성되되 상기 곡면 모서리의 곡률 반경(R)과 상기 바디의 두께(T)는 10um≤R≤T/3의 조건을 만족하며,
    상기 바디의 폭(W)과 두께(T)는 T/W < 0.8의 조건을 만족하며,
    상기 바디의 표면에서 상기 복수의 내부 전극 중 가장 가까운 것까지의 거리를 마진이라 할 때, 상기 커버부에서 곡면으로 형성된 모서리의 마진(δ)은 상기 곡률 반경(R)과 동일한 적층형 커패시터.
    A body including a stacked structure of a plurality of dielectric layers and a plurality of internal electrodes stacked with the dielectric layers interposed therebetween; And
    And an external electrode formed outside the body and electrically connected to the internal electrode,
    The body is divided into an active portion in which the plurality of internal electrodes are disposed to form an electric capacitance, and a cover portion positioned above and below the active portion in the stacking direction of the plurality of dielectric layers,
    The body has a first surface and a second surface facing each other with the plurality of internal electrodes exposed, a third surface and a fourth surface facing each other in the stacking direction of the plurality of dielectric layers, and the first to fourth surfaces And a fifth side and a sixth side connected to and facing each other,
    In the body, the cover part has a curved edge, and the radius of curvature R of the curved edge and the thickness T of the body satisfy the condition of 10um≤R≤T/3,
    The width (W) and thickness (T) of the body satisfy the condition of T/W <0.8,
    When the distance from the surface of the body to the nearest one of the plurality of internal electrodes is a margin, a margin δ of a curved edge of the cover part is equal to the radius of curvature R.
  2. 제1항에 있어서,
    상기 커버부에서 상기 제3면이 상기 제5면 및 제6면과 연결된 모서리들, 그리고 상기 제4면이 상기 제5면 및 제6면과 연결된 모서리들은 곡면으로 형성된 적층형 커패시터.
    The method of claim 1,
    In the cover part, corners of which the third surface is connected to the fifth and sixth surfaces, and corners of which the fourth surface is connected to the fifth and sixth surfaces are curved.
  3. 제1항에 있어서,
    상기 δ는 상기 제5면 및 제6면의 마진(Wg)보다 크거나 같은 적층형 커패시터.
    The method of claim 1,
    The δ is greater than or equal to the margins Wg of the fifth and sixth surfaces.
  4. 제3항에 있어서,
    상기 δ 및 상기 Wg는 1≤δ/Wg≤1.2의 조건을 만족하는 적층형 커패시터.
    The method of claim 3,
    The δ and Wg are a multilayer capacitor that satisfies the condition of 1≦δ/Wg≦1.2.
  5. 제3항에 있어서,
    상기 Wg는 0.5um≤Wg≤T/9의 조건을 만족하는 적층형 커패시터.
    The method of claim 3,
    The Wg is a multilayer capacitor satisfying the condition of 0.5um≦Wg≦T/9.
  6. 제3항에 있어서,
    상기 Wg는 0.5um≤Wg≤15um의 조건을 만족하는 적층형 커패시터.
    The method of claim 3,
    The Wg is a multilayer capacitor that satisfies the condition of 0.5um≤Wg≤15um.
  7. 제3항에 있어서,
    상기 제3면 및 제4면의 마진(Tg)은 0.8≤Tg/Wg≤1.2의 조건을 만족하는 적층형 커패시터.
    The method of claim 3,
    A multilayer capacitor having a margin Tg of the third and fourth surfaces satisfying a condition of 0.8≦Tg/Wg≦1.2.
  8. 삭제delete
  9. 제1항에 있어서,
    상기 바디의 폭(W)과 두께(T)는 T/W < 0.6의 조건을 만족하는 적층형 커패시터.
    The method of claim 1,
    The width (W) and thickness (T) of the body satisfies the condition of T/W <0.6.
  10. 제1항에 있어서,
    상기 복수의 내부 전극은 균일한 폭을 갖는 적층형 커패시터.
    The method of claim 1,
    The plurality of internal electrodes are multilayer capacitors having a uniform width.
  11. 제1항에 있어서,
    상기 바디에서 상기 복수의 내부 전극을 감싸는 외곽 영역을 마진 영역이라 할 때 상기 유전체층의 치밀도는 상기 마진 영역이 나머지 영역보다 낮은 적층형 커패시터.
    The method of claim 1,
    When an outer region surrounding the plurality of internal electrodes in the body is referred to as a margin region, a density of the dielectric layer is lower than that of the remaining regions.
  12. 제11항에 있어서,
    상기 마진 영역은 상기 유전체층이 서로 다른 치밀도를 갖는 적어도 2개의 층을 포함하며, 상기 적어도 2개의 층 중 상기 복수의 내부 전극에 인접한 것에서 상기 유전체층의 치밀도가 더 높은 적층형 커패시터.
    The method of claim 11,
    The margin region includes at least two layers in which the dielectric layers have different densities, and one of the at least two layers adjacent to the plurality of internal electrodes has a higher density of the dielectric layer.
  13. 제11항에 있어서,
    상기 마진 영역은 복수의 침상형 포어를 포함하는 적층형 커패시터.
    The method of claim 11,
    The margin area is a multilayer capacitor including a plurality of needle-shaped pores.
  14. 제13항에 있어서,
    상기 복수의 침상형 포어는 상기 바디의 외형에 대응하는 형상으로 정렬된 형태인 적층형 커패시터.
    The method of claim 13,
    The plurality of needle-shaped pores are multilayer capacitors arranged in a shape corresponding to an external shape of the body.
  15. 제14항에 있어서,
    상기 바디의 외형에 대응하는 형상으로 정렬된 것을 하나의 열이라 할 때 상기 복수의 침상형 포어는 상기 열을 복수 개 형성하는 적층형 커패시터.
    The method of claim 14,
    When one row is arranged in a shape corresponding to the outer shape of the body, the plurality of acicular pores form a plurality of rows.
KR1020180122624A 2018-09-05 2018-10-15 Multilayer capacitor KR102149962B1 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020180105798 2018-09-05
KR20180105798 2018-09-05

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/525,981 US20200075259A1 (en) 2018-09-05 2019-07-30 Multilayer capacitor
JP2019141791A JP2020038959A (en) 2018-09-05 2019-07-31 Multilayer capacitor
CN201910830256.8A CN110880419A (en) 2018-09-05 2019-09-04 Multilayer capacitor

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020200106994A Division KR20200104841A (en) 2018-09-05 2020-08-25 Multilayer capacitor

Publications (2)

Publication Number Publication Date
KR20200027865A KR20200027865A (en) 2020-03-13
KR102149962B1 true KR102149962B1 (en) 2020-08-31

Family

ID=69938651

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020180122624A KR102149962B1 (en) 2018-09-05 2018-10-15 Multilayer capacitor
KR1020200106994A KR20200104841A (en) 2018-09-05 2020-08-25 Multilayer capacitor

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020200106994A KR20200104841A (en) 2018-09-05 2020-08-25 Multilayer capacitor

Country Status (1)

Country Link
KR (2) KR102149962B1 (en)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006278557A (en) * 2005-03-28 2006-10-12 Tdk Corp Multilayer ceramic electronic component
JP2018137285A (en) * 2017-02-20 2018-08-30 Tdk株式会社 Electronic component

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101565640B1 (en) * 2013-04-08 2015-11-03 삼성전기주식회사 A multilayer ceramic capacitor and a method for manufactuaring the same
JP2016040816A (en) * 2014-08-13 2016-03-24 株式会社村田製作所 Multilayer ceramic capacitor, multilayer ceramic capacitor couple including the same, and multilayer ceramic capacitor assembly

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006278557A (en) * 2005-03-28 2006-10-12 Tdk Corp Multilayer ceramic electronic component
JP2018137285A (en) * 2017-02-20 2018-08-30 Tdk株式会社 Electronic component

Also Published As

Publication number Publication date
KR20200027865A (en) 2020-03-13
KR20200104841A (en) 2020-09-04

Similar Documents

Publication Publication Date Title
US10847320B2 (en) Multilayered ceramic capacitor, mounting structure of circuit board having thereon multilayered ceramic capacitor, packing unit for multilayered ceramic capacitor
US10431379B2 (en) Method of manufacturing a multilayer ceramic capacitor
JP6632808B2 (en) Multilayer ceramic capacitors
US9076597B2 (en) Monolithic ceramic capacitor
US9685272B2 (en) Multilayer ceramic capacitor having multilayer external electrodes and board having the same
KR101141457B1 (en) The multi-layerd ceramic condenser and fabricating method using thereof
TWI406309B (en) Multi-layered ceramic electronic component
CN104103424B (en) Multilayer ceramic capacitor and its manufacture method
CN103854850B (en) Multilayer ceramic capacitor and the plate for installing the capacitor
JP5420619B2 (en) Multilayer ceramic capacitor and manufacturing method thereof
US9439301B2 (en) Multilayered chip electronic component and board for mounting the same
US7859823B2 (en) Multi-layered ceramic electronic component
US8837109B2 (en) Multilayer ceramic capacitor
US9042081B2 (en) Multilayer ceramic capacitor and method of manufacturing the same
JP2017085129A (en) Multilayer ceramic capacitor
KR101141417B1 (en) Multilayer ceramic capacitor and method for manufactuaring the same
US9123472B2 (en) High capacity multilayer ceramic capacitor and method of manufacturing the same
US10770233B2 (en) Multilayer ceramic capacitor and board having the same
US9251959B2 (en) Multilayer ceramic condenser and method of manufacturing the same
KR101843190B1 (en) Ceramic electronic component and method for manufacturing the same
KR101514512B1 (en) A multilayer ceramic capacitor and a method for manufactuaring the same
US8773839B2 (en) Multilayer ceramic electronic component
US9881740B2 (en) Monolithic ceramic capacitor with varying conductor density
US8422196B2 (en) Multilayer ceramic electronic component
JP5653886B2 (en) Multilayer ceramic capacitor and manufacturing method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant