JP7092320B2 - Multilayer ceramic electronic components and their manufacturing methods - Google Patents

Multilayer ceramic electronic components and their manufacturing methods Download PDF

Info

Publication number
JP7092320B2
JP7092320B2 JP2021173464A JP2021173464A JP7092320B2 JP 7092320 B2 JP7092320 B2 JP 7092320B2 JP 2021173464 A JP2021173464 A JP 2021173464A JP 2021173464 A JP2021173464 A JP 2021173464A JP 7092320 B2 JP7092320 B2 JP 7092320B2
Authority
JP
Japan
Prior art keywords
ceramic
internal electrode
electrode
additive
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021173464A
Other languages
Japanese (ja)
Other versions
JP2022009433A (en
Inventor
ハン キム、ジョン
ホ リー、ジャン
ジン チャ、キョウン
ヨル チョイ、ジェ
ホ リー、セウン
Original Assignee
サムソン エレクトロ-メカニックス カンパニーリミテッド.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by サムソン エレクトロ-メカニックス カンパニーリミテッド. filed Critical サムソン エレクトロ-メカニックス カンパニーリミテッド.
Publication of JP2022009433A publication Critical patent/JP2022009433A/en
Application granted granted Critical
Publication of JP7092320B2 publication Critical patent/JP7092320B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Ceramic Capacitors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Materials Engineering (AREA)
  • Structural Engineering (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Coils Or Transformers For Communication (AREA)
  • Thermistors And Varistors (AREA)
  • Manufacturing Cores, Coils, And Magnets (AREA)

Description

本発明は、積層セラミック電子部品及びその製造方法に関し、より具体的には、信頼性に優れた積層セラミック電子部品及びその製造方法に関する。 The present invention relates to a laminated ceramic electronic component and a method for manufacturing the same, and more specifically, to a highly reliable laminated ceramic electronic component and a method for manufacturing the same.

一般的に、キャパシター、インダクター、圧電素子、バリスター又はサーミスターなどのセラミック材料を使用する電子部品は、セラミック材料からなるセラミック本体と、セラミック本体の内部に形成された内部電極と、上記内部電極と接続するようにセラミック本体の表面に設置された外部電極と、を備える。 Generally, electronic components using a ceramic material such as a capacitor, an inductor, a piezoelectric element, a varistor or a thermister include a ceramic body made of the ceramic material, an internal electrode formed inside the ceramic body, and the above internal electrode. It is provided with an external electrode installed on the surface of the ceramic body so as to be connected to.

積層セラミック電子部品のうち、積層セラミックキャパシターは、積層された複数の誘電体層と、一誘電体層を挟んで対向配置される内部電極と、上記内部電極に電気的に接続した外部電極と、を含む。 Among the laminated ceramic electronic components, the laminated ceramic capacitor includes a plurality of laminated dielectric layers, an internal electrode arranged to face each other with a single dielectric layer interposed therebetween, and an external electrode electrically connected to the internal electrode. including.

積層セラミックキャパシターは、小型でありながら高容量が保証され、実装が容易であるという利点から、コンピューター、PDA、携帯電話などの移動通信装置の部品として広く使用されている。 Multilayer ceramic capacitors are widely used as parts of mobile communication devices such as computers, PDAs, and mobile phones because of their small size, high capacity guaranteed, and easy mounting.

近年、電気、電子機器産業の高性能化及び軽薄短小化に伴い、電子部品においても小型化、高性能化及び低コスト化が求められている。 In recent years, along with the high performance and lightness, thinness, shortness and miniaturization of the electric and electronic equipment industries, there is a demand for miniaturization, high performance and low cost of electronic parts.

特に、CPUの高速化、機器の小型軽量化、デジタル化及び高機能化が進むにつれて、積層セラミックキャパシターに対しても小型化、薄層化、高容量化、高周波領域での低インピーダンス化などの特性を実現するための研究開発が活発に行われている。 In particular, as CPU speeds, equipment miniaturization and weight reduction, digitization, and high functionality progress, monolithic ceramic capacitors are also becoming smaller, thinner, higher capacity, and lower impedance in the high frequency range. Research and development to realize the characteristics are being actively carried out.

一方、上記複数の誘電体層と内部電極との焼結収縮挙動のマッチングのために、上記内部電極形成用ペースト内には、セラミック粉末が添加剤として添加される。 On the other hand, in order to match the sintering shrinkage behavior between the plurality of dielectric layers and the internal electrodes, ceramic powder is added as an additive in the internal electrode forming paste.

上記セラミック添加剤は、焼成過程で誘電体層に抜け出し、誘電体層と内部電極との界面での非正常な粒子成長が誘発することもある。 The ceramic additive may escape to the dielectric layer during the firing process, inducing abnormal particle growth at the interface between the dielectric layer and the internal electrode.

そのため、誘電体層の厚さが増加することがあり、これは、積層セラミックキャパシターの容量低下につながり、また、内部電極の連結性を低下させる原因として作用し得る。 Therefore, the thickness of the dielectric layer may increase, which may lead to a decrease in the capacitance of the laminated ceramic capacitor and may act as a cause of a decrease in the connectability of the internal electrodes.

一方、内部電極の焼結を抑制するために金属粒子同士の接触を最小化する必要があるため、内部電極ペースト内に添加剤として微粒のチタン酸バリウム粉末が添加されるが、セラミック添加剤の含有量が増加するほど金属粒子同士の接触を妨害し得るため、焼結開始温度を増加させ得る。しかし、所定の含有量を超えると金属の充填率が減少し、焼結後に所定の割合以上のセラミック添加剤が誘電体層に抜け出してセラミック含有量が増加するため、電極連結性が減少する。 On the other hand, since it is necessary to minimize the contact between the metal particles in order to suppress the sintering of the internal electrode, fine barium titanate powder is added as an additive in the internal electrode paste. As the content increases, the contact between the metal particles can be hindered, so that the sintering start temperature can be increased. However, when the content exceeds a predetermined content, the metal filling rate decreases, and after sintering, the ceramic additive having a predetermined ratio or more escapes to the dielectric layer and the ceramic content increases, so that the electrode connectability decreases.

したがって、金属の焼結を最大限に抑制するとともに金属の充填率を高め、電極連結性を高めるとともに電極厚さを減少させる方法が求められる。 Therefore, there is a need for a method of maximally suppressing metal sintering, increasing the metal filling rate, improving electrode connectability, and reducing the electrode thickness.

特開2004-079994号公報Japanese Unexamined Patent Publication No. 2004-07994

本発明は、積層セラミック電子部品及びその製造方法に関し、より具体的には、信頼性に優れた積層セラミック電子部品及びその製造方法に関する。 The present invention relates to a laminated ceramic electronic component and a method for manufacturing the same, and more specifically, to a highly reliable laminated ceramic electronic component and a method for manufacturing the same.

本発明の一実施形態は、内部にセラミック添加剤が配置された内部電極を含むセラミック本体と、上記セラミック本体の外側に形成され、上記内部電極と電気的に連結された外部電極と、を含み、上記内部電極の内部に配置されたセラミック添加剤の密度は、上記内部電極において中央部領域と上下境界面で互いに異なる積層セラミック電子部品を提供する。 One embodiment of the present invention includes a ceramic body including an internal electrode in which a ceramic additive is arranged, and an external electrode formed on the outside of the ceramic body and electrically connected to the internal electrode. The densities of the ceramic additives disposed inside the internal electrodes provide laminated ceramic electronic components that differ from each other in the central region and the upper and lower interface of the internal electrodes.

本発明の他の実施形態は、セラミックグリーンシートを設ける段階と、導電性金属とセラミック添加剤とを含む導電性ペーストで内部電極パターンを形成する段階と、上記内部電極パターンが形成されたセラミックグリーンシートを積層してセラミック積層体を形成する段階と、上記セラミック積層体を焼成して誘電体層と内部電極とを含むセラミック本体を形成する段階と、を含み、上記導電性ペーストは、セラミック添加剤の含有量が互いに異なる第1及び第2導電性ペーストで構成され、上記内部電極パターンは、セラミック添加剤の含有量が多い電極収縮抑制層と、セラミック添加剤の含有量が少ない充填率増加層とを含む積層セラミック電子部品の製造方法を提供する。 In another embodiment of the present invention, a step of providing a ceramic green sheet, a step of forming an internal electrode pattern with a conductive paste containing a conductive metal and a ceramic additive, and a step of forming the internal electrode pattern are ceramic greens. The conductive paste comprises a step of laminating sheets to form a ceramic laminate and a step of firing the ceramic laminate to form a ceramic body including a dielectric layer and an internal electrode, and the conductive paste is added with ceramic. The internal electrode pattern is composed of first and second conductive pastes having different agent contents, and the internal electrode pattern has an electrode shrinkage suppressing layer having a high ceramic additive content and an increase in filling rate having a low ceramic additive content. Provided is a method for manufacturing a laminated ceramic electronic component including a layer.

本発明の一実施形態によると、内部電極を二重又は三重以上に多重印刷し、且つ少なくとも一層は、セラミック添加剤の含有量を高めて電極の収縮を最大限に抑制し、残りの層は、セラミック添加剤の含有量を最小化して金属の充填率を増加させることにより、焼結後、電極連結性に優れ、厚さが薄い内部電極を形成することができる。 According to one embodiment of the present invention, the internal electrodes are double or triple printed or more, and at least one layer is increased in content of the ceramic additive to maximize the shrinkage of the electrodes, and the remaining layers are. By minimizing the content of the ceramic additive and increasing the metal filling rate, it is possible to form an internal electrode having excellent electrode connectivity and a thin thickness after sintering.

また、セラミック添加剤の含有量が高い層と低い層を所定の割合で混合して多重塗布することにより、電極連結性が低下しないことから、容量が高く、電極凝集が発生せず、耐電圧特性に優れた積層セラミック電子部品を実現することができる。 Further, by mixing a layer having a high content of the ceramic additive and a layer having a low content of the ceramic additive at a predetermined ratio and applying them in multiple layers, the electrode connectability does not deteriorate, so that the capacity is high, electrode aggregation does not occur, and the withstand voltage. It is possible to realize a laminated ceramic electronic component having excellent characteristics.

本発明の一実施形態に係る積層セラミックキャパシターを示す概略的な斜視図である。It is a schematic perspective view which shows the laminated ceramic capacitor which concerns on one Embodiment of this invention. 図1のI-I'線に沿って取った積層セラミックキャパシターを示す概略的な断面図である。FIG. 3 is a schematic cross-sectional view showing a monolithic ceramic capacitor taken along the I-I'line of FIG. 本発明の第1実施形態に係る図2のS領域の拡大図である。It is an enlarged view of the S region of FIG. 2 which concerns on 1st Embodiment of this invention. 本発明の第2実施形態に係る図2のS領域の拡大図である。It is an enlarged view of the S region of FIG. 2 which concerns on 2nd Embodiment of this invention. 本発明の第3実施形態に係る図2のS領域の拡大図である。It is an enlarged view of the S region of FIG. 2 which concerns on 3rd Embodiment of this invention. 本発明の第1~第3実施形態に係る積層セラミックキャパシターの製造工程中にセラミックグリーンシート上に塗布した内部電極パターンの概略図である。It is a schematic diagram of the internal electrode pattern applied on the ceramic green sheet during the manufacturing process of the laminated ceramic capacitor which concerns on 1st to 3rd Embodiment of this invention. 本発明の第1~第3実施形態に係る積層セラミックキャパシターの製造工程中にセラミックグリーンシート上に塗布した内部電極パターンの概略図である。It is a schematic diagram of the internal electrode pattern applied on the ceramic green sheet during the manufacturing process of the laminated ceramic capacitor which concerns on 1st to 3rd Embodiment of this invention. 本発明の第1~第3実施形態に係る積層セラミックキャパシターの製造工程中にセラミックグリーンシート上に塗布した内部電極パターンの概略図である。It is a schematic diagram of the internal electrode pattern applied on the ceramic green sheet during the manufacturing process of the laminated ceramic capacitor which concerns on 1st to 3rd Embodiment of this invention.

以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。 Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, embodiments of the invention can be transformed into various other embodiments, and the scope of the invention is not limited to the embodiments described below. Also, embodiments of the invention are provided to more fully explain the invention to those with average knowledge in the art. Therefore, the shape and size of the elements in the drawings may be exaggerated for a clearer explanation.

本発明の一実施形態は、セラミック電子部品に関し、セラミック材料を使用する電子部品は、キャパシター、インダクター、圧電素子、バリスター、又はサーミスターなどがある。以下では、セラミック電子部品の一例として積層セラミックキャパシターについて説明する。 One embodiment of the present invention relates to a ceramic electronic component, and the electronic component using a ceramic material includes a capacitor, an inductor, a piezoelectric element, a varistor, a thermistor, and the like. In the following, a multilayer ceramic capacitor will be described as an example of ceramic electronic components.

図1は本発明の一実施形態に係る積層セラミックキャパシターを示す概略的な斜視図である。 FIG. 1 is a schematic perspective view showing a multilayer ceramic capacitor according to an embodiment of the present invention.

図2は図1のI-I'線に沿って取った積層セラミックキャパシターを示す概略的な断面図である。 FIG. 2 is a schematic cross-sectional view showing a monolithic ceramic capacitor taken along the I-I'line of FIG.

図1及び図2を参照すると、本発明の一実施形態に係る積層セラミックキャパシターは、セラミック本体110と、上記セラミック本体の内部に形成された内部電極121、122と、上記セラミック本体110の外側に形成される外部電極131、132と、を含むことができる。 Referring to FIGS. 1 and 2, the laminated ceramic capacitor according to the embodiment of the present invention has a ceramic body 110, internal electrodes 121 and 122 formed inside the ceramic body, and outside the ceramic body 110. External electrodes 131, 132 and the formed can be included.

本発明の一実施形態において、積層セラミックキャパシターの「長さ方向」は図1の「L」方向、「幅方向」は「W」方向、「厚さ方向」は「T」方向に定義されることができる。上記「厚さ方向」は、誘電体層を積み上げる方向、すなわち「積層方向」と同じ概念として使用することができる。 In one embodiment of the present invention, the "length direction" of the monolithic ceramic capacitor is defined in the "L" direction of FIG. 1, the "width direction" is defined in the "W" direction, and the "thickness direction" is defined in the "T" direction. be able to. The above-mentioned "thickness direction" can be used as the same concept as the direction in which the dielectric layers are stacked, that is, the "stacking direction".

上記セラミック本体110の形状は、特に制限されないが、本発明の一実施形態によると、六面体の形状を有することができる。 The shape of the ceramic body 110 is not particularly limited, but according to one embodiment of the present invention, it can have a hexahedron shape.

上記セラミック本体110は、複数個の誘電体層111が積層されて形成されることができる。 The ceramic body 110 can be formed by laminating a plurality of dielectric layers 111.

上記セラミック本体110を構成する複数の誘電体層111は、焼結された状態であり、隣接する誘電体層同士の境界は確認できないほどに一体化していてもよい。 The plurality of dielectric layers 111 constituting the ceramic body 110 may be in a sintered state, and may be integrated so that the boundaries between adjacent dielectric layers cannot be confirmed.

上記誘電体層111は、セラミック粉末を含むセラミックグリーンシートの焼結により形成されることができる。 The dielectric layer 111 can be formed by sintering a ceramic green sheet containing ceramic powder.

上記セラミック粉末は、当業界において一般的に使用されるものであれば特に制限されない。 The ceramic powder is not particularly limited as long as it is generally used in the art.

これに制限されるものではないが、例えば、BaTiO系セラミック粉末を含んでもよい。 Although not limited to this, for example, BaTiO 3 ceramic powder may be contained.

上記BaTiO系セラミック粉末は、これに制限されるものではなく、例えば、BaTiOにCa、Zrなどが一部固溶された(Ba1-xCa)TiO、Ba(Ti1-yCa)O、(Ba1-xCa)(Ti1-yZr)O又はBa(Ti1-yZr)Oなどがある。 The BaTiO 3 ceramic powder is not limited to this, and for example, Ca, Zr and the like are partially dissolved in BaTiO 3 (Ba 1-x Ca x ) TiO 3 and Ba (Ti 1-y ). Ca y ) O 3 , (Ba 1-x Ca x ) (Ti 1-y Zry ) O 3 or Ba (Ti 1-y Zry ) O 3 and the like.

また、上記セラミックグリーンシートは、上記セラミック粉末とともに、遷移金属、稀土類元素、Mg、Alなどを含むことができる。 Further, the ceramic green sheet may contain a transition metal, a rare earth element, Mg, Al and the like together with the ceramic powder.

上記一誘電体層111の厚さは、積層セラミックキャパシターの容量設計に応じて適切に変更されることができる。 The thickness of the monodielectric layer 111 can be appropriately changed according to the capacitance design of the laminated ceramic capacitor.

これに制限されるものではないが、例えば、焼結後、隣接する二つの内部電極の間に形成された誘電体層111の厚さは、0.6μm以下であってもよい。 Although not limited to this, for example, the thickness of the dielectric layer 111 formed between two adjacent internal electrodes after sintering may be 0.6 μm or less.

本発明の一実施形態において、上記誘電体層111の厚さは、平均厚さを意味し得る。 In one embodiment of the invention, the thickness of the dielectric layer 111 can mean an average thickness.

上記誘電体層111の平均厚さは、図2のように、セラミック本体110の長さ方向の断面を走査型電子顕微鏡(SEM、Scanning Electron Microscope)でイメージをスキャンし、測定することができる。 As shown in FIG. 2, the average thickness of the dielectric layer 111 can be measured by scanning an image of a cross section of the ceramic body 110 in the length direction with a scanning electron microscope (SEM).

例えば、図2のようにセラミック本体110の幅W方向の中央部で切断した長さ及び厚さ方向L‐T断面を走査型電子顕微鏡(SEM、Scanning Electron Microscope)でスキャンしたイメージから抽出された任意の誘電体層に対して、長さ方向に等間隔の30個の地点でその厚さを測定して平均値を測定することができる。 For example, as shown in FIG. 2, the length and thickness direction LT cross section cut at the center of the width W direction of the ceramic body 110 was extracted from an image scanned by a scanning electron microscope (SEM). The thickness of any dielectric layer can be measured at 30 points at equal intervals in the length direction, and the average value can be measured.

上記等間隔の30個の地点は、内部電極121、122が重なる領域を意味する容量形成部で測定されることができる。 The 30 points at equal intervals can be measured at the capacitance forming portion which means the region where the internal electrodes 121 and 122 overlap.

また、このような平均値の測定を10個以上の誘電体層に拡張して平均値を測定すると、誘電体層の平均厚さをより一般化することができる。 Further, if the measurement of such an average value is extended to 10 or more dielectric layers and the average value is measured, the average thickness of the dielectric layers can be further generalized.

上記セラミック本体110の内部には、内部電極121、122が配置されることができる。 Internal electrodes 121 and 122 can be arranged inside the ceramic body 110.

上記内部電極121、122は、セラミックグリーンシート上に形成されて積層され、焼結により、一誘電体層を挟んで、上記セラミック本体110の内部に形成されることができる。 The internal electrodes 121 and 122 are formed on a ceramic green sheet and laminated, and can be formed inside the ceramic body 110 by sintering with a monodielectric layer interposed therebetween.

上記内部電極は、互いに異なる極性を有する第1内部電極121及び第2内部電極122を一対とすることができ、誘電体層の積層方向に沿って対向配置されることができる。 The internal electrodes can be a pair of a first internal electrode 121 and a second internal electrode 122 having different polarities from each other, and can be arranged so as to face each other along the stacking direction of the dielectric layer.

図2に図示されているように、上記第1及び第2内部電極121、122の末端は、セラミック本体110の長さ方向の一面に交互に露出することができる。 As shown in FIG. 2, the ends of the first and second internal electrodes 121 and 122 can be alternately exposed on one surface in the length direction of the ceramic body 110.

また、図示されてはいないが、本発明の一実施形態によると、第1及び第2内部電極は、リード部を有し、リード部を介してセラミック本体の同一面に露出してもよい。又は、第1及び第2内部電極は、リード部を有し、リード部を介してセラミック本体の一つ以上の面に露出してもよい。 Further, although not shown, according to one embodiment of the present invention, the first and second internal electrodes may have a lead portion and may be exposed to the same surface of the ceramic body via the lead portion. Alternatively, the first and second internal electrodes may have a lead portion and may be exposed to one or more surfaces of the ceramic body via the lead portion.

上記一内部電極121、122の厚さは、特に制限されるものではないが、例えば、0.5μm以下であってもよい。 The thickness of the one internal electrodes 121 and 122 is not particularly limited, but may be, for example, 0.5 μm or less.

又は、一内部電極121、122の厚さは、0.1~0.5μmであってもよい。又は、一内部電極121、122の厚さは、0.3~0.5μmであってもよい。 Alternatively, the thickness of one internal electrode 121, 122 may be 0.1 to 0.5 μm. Alternatively, the thickness of one internal electrode 121, 122 may be 0.3 to 0.5 μm.

本発明の一実施形態によると、内部電極が形成された誘電体層は、200層以上積層されることができる。これに関するより具体的な事項については後述する。 According to one embodiment of the present invention, the dielectric layer on which the internal electrodes are formed can be laminated with 200 or more layers. More specific matters regarding this will be described later.

本発明の一実施形態によると、セラミック本体110の外側には、外部電極131、132が形成されることができ、上記外部電極131、132は、内部電極121、122と電気的に連結されることができる。 According to one embodiment of the present invention, external electrodes 131 and 132 can be formed on the outside of the ceramic body 110, and the external electrodes 131 and 132 are electrically connected to the internal electrodes 121 and 122. be able to.

より具体的に、上記セラミック本体110の一面に露出した第1内部電極121と電気的に連結された第1外部電極131と、上記セラミック本体110の他面に露出した第2内部電極122と電気的に連結された第2外部電極とで構成されることができる。 More specifically, the first external electrode 131 electrically connected to the first internal electrode 121 exposed on one surface of the ceramic body 110, and the second internal electrode 122 exposed on the other surface of the ceramic body 110 and electricity. It can be composed of a second external electrode connected to the surface.

また、図示されてはいないが、セラミック本体に露出する第1及び第2内部電極と連結されるために、複数個の外部電極が形成されてもよい。 Further, although not shown, a plurality of external electrodes may be formed in order to be connected to the first and second internal electrodes exposed on the ceramic body.

上記外部電極131、132は、金属粉末を含む導電性ペーストで形成されることができる。 The external electrodes 131 and 132 can be formed of a conductive paste containing a metal powder.

上記導電性ペーストに含まれる金属粉末は、特に制限されず、例えば、Ni、Cu、又はこれら合金を使用してもよい。 The metal powder contained in the conductive paste is not particularly limited, and for example, Ni, Cu, or an alloy thereof may be used.

上記外部電極131、132の厚さは、用途などに応じて適宜決定することができるが、例えば、10~50μm程度であってもよい。 The thicknesses of the external electrodes 131 and 132 can be appropriately determined depending on the intended use, but may be, for example, about 10 to 50 μm.

本発明の一実施形態に係る内部電極121、122は、内部にセラミック添加剤が配置され、上記内部電極121、122の内部に配置されたセラミック添加剤11の密度は、上記内部電極121、122において中央部領域と上下境界面で互いに異なる。 Ceramic additives are arranged inside the internal electrodes 121 and 122 according to the embodiment of the present invention, and the density of the ceramic additives 11 arranged inside the internal electrodes 121 and 122 is the internal electrodes 121 and 122. In the central region and the upper and lower interface, they are different from each other.

上記内部電極121、122の内部に配置されたセラミック添加剤11の密度が、上記内部電極121、122において中央部領域と上下境界面で互いに異なるように調節する方法は、内部電極121、122を形成する導電性ペーストの組成物において、セラミック添加剤11の含有量を調節し、後述するように内部電極を二重又は三重以上に多重塗布する方法により実現されることができる。 A method for adjusting the densities of the ceramic additives 11 arranged inside the internal electrodes 121 and 122 so as to be different from each other in the central region and the upper and lower boundary surfaces in the internal electrodes 121 and 122 is to use the internal electrodes 121 and 122. It can be realized by adjusting the content of the ceramic additive 11 in the composition of the conductive paste to be formed and applying the internal electrodes in double or triple or more multiple times as described later.

これに関するより詳細な事項については後述する。 More details on this will be described later.

一般的に、複数の誘電体層と内部電極との焼結収縮挙動のマッチングのために、内部電極形成用ペースト内には、セラミック粉末が添加剤として添加される。 Generally, a ceramic powder is added as an additive in the paste for forming an internal electrode in order to match the sintering shrinkage behavior of the plurality of dielectric layers and the internal electrode.

上記セラミック添加剤は、焼成過程で誘電体層に抜け出し、誘電体層と内部電極との界面での非正常な粒子成長を誘発することもある。 The ceramic additive may escape to the dielectric layer during the firing process and induce abnormal particle growth at the interface between the dielectric layer and the internal electrode.

そのため、誘電体層の厚さが増加することがあり、これは、積層セラミックキャパシターの容量低下につながり、また、内部電極の連結性を低下させる原因として作用し得る。 Therefore, the thickness of the dielectric layer may increase, which may lead to a decrease in the capacitance of the laminated ceramic capacitor and may act as a cause of a decrease in the connectability of the internal electrodes.

一方、内部電極の焼結を抑制するために金属粒子同士の接触を最小化する必要があるため、内部電極ペースト内に添加剤として微粒のチタン酸バリウム粉末が添加されるが、セラミック添加剤の含有量が増加するほど金属粒子同士の接触を妨害する可能性があり、焼結開始温度を増加させ得る。 On the other hand, since it is necessary to minimize the contact between the metal particles in order to suppress the sintering of the internal electrode, fine barium titanate powder is added as an additive in the internal electrode paste. As the content increases, the contact between the metal particles may be hindered, and the sintering start temperature may be increased.

しかし、所定の含有量を超えると、金属の充填率が減少し、焼結後に所定の割合以上のセラミック添加剤が誘電体層に抜け出し、セラミック含有量が増加するため、電極連結性が減少する。 However, when the content exceeds a predetermined content, the metal filling rate decreases, and after sintering, a predetermined ratio or more of the ceramic additive escapes to the dielectric layer, and the ceramic content increases, so that the electrode connectivity decreases. ..

すなわち、金属の焼結を最大限に抑制するとともに金属の充填率を高める場合に、電極連結性を高めるとともに電極厚さを減少させることができる。 That is, when the metal sintering is suppressed to the maximum and the metal filling rate is increased, the electrode connectability can be improved and the electrode thickness can be reduced.

特に、近年の高容量薄層化の積層セラミックキャパシターでは、内部電極の厚さが薄くなり、且つ電極連結性にも優れたときに目標とする容量実現が可能であるが、電極連結性が低下するほど内部電極厚さが増加するため、内部電極の薄層化を実現することができない。 In particular, in recent years, with high-capacity thin-layered multilayer ceramic capacitors, it is possible to achieve the target capacity when the thickness of the internal electrodes is thin and the electrode connectivity is excellent, but the electrode connectivity is reduced. As the thickness of the internal electrode increases, it is not possible to realize a thin layer of the internal electrode.

また、電極連結性の低下の際には、電極重なり面積の減少による容量の減少、電極凝集による耐電圧特性の低下などの問題が発生する。 Further, when the electrode connectability is deteriorated, problems such as a decrease in capacitance due to a decrease in the overlapping area of the electrodes and a decrease in withstand voltage characteristics due to electrode aggregation occur.

しかし、本発明の一実施形態によると、内部電極121、122の内部にセラミック添加剤11が配置され、上記内部電極121、122の内部に配置されたセラミック添加剤11の密度が、上記内部電極121、122において中央部領域と上下境界面で互いに異なるように調節することにより、上記の問題点を解決することができる。 However, according to one embodiment of the present invention, the ceramic additive 11 is arranged inside the internal electrodes 121 and 122, and the density of the ceramic additive 11 arranged inside the internal electrodes 121 and 122 is the density of the internal electrode. The above problems can be solved by adjusting 121 and 122 so that the central region and the upper and lower boundary surfaces are different from each other.

すなわち、本発明の一実施形態によると、内部電極を二重又は三重以上に多重印刷し、且つ少なくとも一層は、セラミック添加剤の含有量を高めて電極の収縮を最大限に抑制し、残りの層は、セラミック添加剤の含有量を最小化して金属の充填率を増加させることにより、焼結後、電極連結性に優れ、厚さが薄い内部電極を形成することができる。 That is, according to one embodiment of the present invention, the internal electrodes are printed in double or triple layers or more, and at least one layer is increased in the content of the ceramic additive to suppress the shrinkage of the electrodes to the maximum, and the rest. By minimizing the content of the ceramic additive and increasing the metal filling rate, the layer can form an internal electrode having excellent electrode connectivity and a thin thickness after sintering.

上記のように内部電極を塗布することにより、焼成後、内部電極の内部に配置されたセラミック添加剤の密度が、上記内部電極において中央部領域と上下境界面で互いに異なることになり、これにより、電極連結性に優れ、厚さが薄い内部電極を形成することができる。 By applying the internal electrode as described above, the densities of the ceramic additives arranged inside the internal electrode after firing become different from each other in the central region and the upper and lower boundary surfaces in the internal electrode. , It is possible to form an internal electrode having excellent electrode connectivity and a thin thickness.

また、セラミック添加剤11の含有量が高い層と低い層を所定の割合で混合して多重塗布することにより、電極連結性が低下しないことから、容量が高く、電極凝集が発生せず、耐電圧特性に優れた積層セラミック電子部品を実現することができる。 Further, by mixing a layer having a high content of the ceramic additive 11 and a layer having a low content in a predetermined ratio and applying them in multiple layers, the electrode connectability does not decrease, so that the capacity is high, electrode aggregation does not occur, and resistance to the electrode is increased. It is possible to realize a laminated ceramic electronic component having excellent voltage characteristics.

図3は本発明の第1実施形態に係る図2のS領域の拡大図である。 FIG. 3 is an enlarged view of an S region of FIG. 2 according to the first embodiment of the present invention.

図3を参照すると、上記セラミック添加剤11の密度は、上記内部電極121、122において中央部領域が上下境界面よりも高い。 Referring to FIG. 3, the density of the ceramic additive 11 is higher in the central region of the internal electrodes 121 and 122 than in the upper and lower boundary surfaces.

上記セラミック添加剤11の密度を、上記内部電極121、122において中央部領域が上下境界面よりも高くなるように調節する方法は、セラミック添加剤の含有量を最小化して金属の充填率を増加させる層の間に、セラミック添加剤の含有量が高くて電極の収縮を最大限に抑制させる層を配置することにより行われることができる。 The method of adjusting the density of the ceramic additive 11 so that the central region of the internal electrodes 121 and 122 is higher than the upper and lower boundary surfaces minimizes the content of the ceramic additive and increases the metal filling rate. It can be done by arranging a layer having a high content of the ceramic additive and suppressing the shrinkage of the electrode to the maximum between the layers.

すなわち、セラミックグリーンシート上にセラミック添加剤の含有量を最小化して金属の充填率を増加させる層を塗布し、その上部にセラミック添加剤の含有量が高くて電極の収縮を最大限に抑制させる層を塗布し、次にその上部にセラミック添加剤の含有量を最小化して金属の充填率を増加させる層を塗布する方法により行われることができる。 That is, a layer that minimizes the content of the ceramic additive and increases the metal filling rate is applied on the ceramic green sheet, and the content of the ceramic additive is high on the upper portion to suppress the shrinkage of the electrode to the maximum. This can be done by applying a layer and then applying a layer on top of it that minimizes the content of the ceramic additive and increases the metal filling factor.

上記のように塗布する工程を行って内部電極を焼成する場合、セラミック添加剤11の密度は、上記内部電極121、122において中央部領域が上下境界面よりも高くなる。 When the internal electrode is fired by performing the coating step as described above, the density of the ceramic additive 11 is higher in the central region of the internal electrodes 121 and 122 than the upper and lower boundary surfaces.

図4は本発明の第2実施形態に係る図2のS領域の拡大図である。 FIG. 4 is an enlarged view of the S region of FIG. 2 according to the second embodiment of the present invention.

図4を参照すると、上記セラミック添加剤11の密度は、上記内部電極121、122において上部境界面が中央部領域と下部境界面よりも高い。 Referring to FIG. 4, the density of the ceramic additive 11 is higher in the internal electrodes 121 and 122 at the upper boundary surface than at the central region and the lower boundary surface.

上記セラミック添加剤11の密度を、上記内部電極121、122において上部境界面が中央部領域と下部境界面よりも高くなるように調節する方法は、セラミック添加剤の含有量を最小化して金属の充填率を増加させる層を少なくとも2層以上塗布した後、その上部にセラミック添加剤の含有量が高くて電極の収縮を最大限に抑制させる層を配置することにより行われることができる。 The method of adjusting the density of the ceramic additive 11 so that the upper boundary surface of the internal electrodes 121 and 122 is higher than the central region and the lower boundary surface is a method of minimizing the content of the ceramic additive to the metal. This can be done by applying at least two or more layers that increase the filling rate, and then arranging a layer having a high content of the ceramic additive and suppressing the shrinkage of the electrode to the maximum.

すなわち、セラミックグリーンシート上にセラミック添加剤の含有量を最小化して金属の充填率を増加させる層を塗布し、その上部にセラミック添加剤の含有量を最小化して金属の充填率を増加させる層を塗布した後、その上部にセラミック添加剤の含有量が高くて電極の収縮を最大限に抑制させる層を塗布する方法により行われることができる。 That is, a layer that minimizes the content of the ceramic additive and increases the metal filling rate is applied on the ceramic green sheet, and a layer that minimizes the content of the ceramic additive and increases the metal filling rate is applied above the layer. After coating, a layer having a high content of the ceramic additive and suppressing the shrinkage of the electrode to the maximum can be applied to the upper portion thereof.

上記のように塗布する工程を行って内部電極を焼成する場合、セラミック添加剤11の密度は、上記内部電極121、122において上部境界面が中央部領域と下部境界面よりも高くなる。 When the internal electrode is fired by performing the coating step as described above, the density of the ceramic additive 11 is higher in the internal electrodes 121 and 122 at the upper boundary surface than at the central region and the lower boundary surface.

図5は本発明の第3実施形態に係る図2のS領域の拡大図である。 FIG. 5 is an enlarged view of the S region of FIG. 2 according to the third embodiment of the present invention.

図5を参照すると、上記セラミック添加剤11の密度は、上記内部電極121、122において下部境界面が中央部領域と上部境界面よりも高い。 Referring to FIG. 5, the density of the ceramic additive 11 is higher in the inner electrodes 121 and 122 at the lower boundary surface than at the central region and the upper boundary surface.

上記セラミック添加剤11の密度を、上記内部電極121、122において下部境界面が中央部領域と上部境界面よりも高くなるように調節する方法は、セラミック添加剤の含有量が高くて電極の収縮を最大限に抑制させる層を塗布した後、その上部にセラミック添加剤の含有量を最小化して金属の充填率を増加させる層を少なくとも2層以上塗布することにより行われることができる。 In the method of adjusting the density of the ceramic additive 11 so that the lower boundary surface of the internal electrodes 121 and 122 is higher than the central region and the upper boundary surface, the content of the ceramic additive is high and the electrode shrinks. This can be done by applying at least two or more layers on the upper portion thereof, which minimizes the content of the ceramic additive and increases the metal filling rate.

すなわち、セラミックグリーンシート上にセラミック添加剤の含有量が高くて電極の収縮を最大限に抑制させる層を塗布し、その上部にセラミック添加剤の含有量を最小化して金属の充填率を増加させる層を塗布し、その上部にセラミック添加剤の含有量を最小化して金属の充填率を増加させる層を塗布する方法により行われることができる。 That is, a layer having a high content of the ceramic additive and suppressing the shrinkage of the electrode is applied on the ceramic green sheet, and the content of the ceramic additive is minimized and the metal filling rate is increased on the upper portion thereof. This can be done by applying a layer and then applying a layer on top of it that minimizes the content of the ceramic additive and increases the metal filling factor.

上記のように塗布する工程を行って内部電極を焼成する場合、セラミック添加剤11の密度は、上記内部電極121、122において下部境界面が中央部領域と上部境界面よりも高くなる。 When the internal electrode is fired by performing the coating step as described above, the density of the ceramic additive 11 is higher in the inner electrodes 121 and 122 at the lower boundary surface than at the central region and the upper boundary surface.

本発明の一実施形態によると、上記セラミック添加剤11の密度が高い領域の厚さに対する他の領域の厚さの割合は、0.5~2.0を満たすことができる。 According to one embodiment of the present invention, the ratio of the thickness of the other region to the thickness of the dense region of the ceramic additive 11 can satisfy 0.5 to 2.0.

上記セラミック添加剤11の密度が高い領域の厚さに対する他の領域の厚さの割合は、2.0以下に形成されたときに電極収縮抑制が可能となり、2.0を超える場合、電極収縮抑制力が弱くなって電極連結性が低下し、これによって容量が減少する。また、電極凝集が発生することになり、耐電圧特性が低下する。 When the ratio of the thickness of the other region to the thickness of the region where the density of the ceramic additive 11 is high is 2.0 or less, the electrode shrinkage can be suppressed, and when it exceeds 2.0, the electrode shrinkage occurs. The restraining force is weakened and the electrode connectivity is reduced, which reduces the capacitance. In addition, electrode aggregation will occur, and the withstand voltage characteristics will deteriorate.

上記セラミック添加剤11の密度が高い領域の厚さに対する他の領域の厚さの割合が0.5以上に形成されたときに、充填率の増加によって電極厚さの減少効果を得ることができる。この場合、電極収縮抑制層の割合が高いことから電極連結性は低下しないため容量減少がなく、電極凝集が発生しないため、耐電圧特性を満たすことができる。 When the ratio of the thickness of the other region to the thickness of the region where the density of the ceramic additive 11 is high is formed to be 0.5 or more, the effect of reducing the electrode thickness can be obtained by increasing the filling rate. .. In this case, since the ratio of the electrode shrinkage suppressing layer is high, the electrode connectability does not decrease, so that the capacitance does not decrease and the electrode aggregation does not occur, so that the withstand voltage characteristics can be satisfied.

本発明の一実施形態によると、上記内部電極121、122の内部に配置されたセラミック添加剤11の密度が、上記内部電極121、122において中央部領域と上下境界面で互いに異なるように調節することにより、内部電極の連結性は90%以上であり得る。 According to one embodiment of the present invention, the densities of the ceramic additives 11 arranged inside the internal electrodes 121 and 122 are adjusted so as to be different from each other in the central region and the upper and lower boundary surfaces in the internal electrodes 121 and 122. Thereby, the connectivity of the internal electrodes can be 90% or more.

本発明の一実施形態によると、内部電極の連結性は、内部電極の全長に対する実際に内部電極が形成された部分の長さの割合(実際に内部電極が形成された部分の長さ/内部電極の全長)で定義されることができる。 According to one embodiment of the present invention, the connectivity of the internal electrode is the ratio of the length of the portion where the internal electrode is actually formed to the total length of the internal electrode (the length of the portion where the internal electrode is actually formed / the inside). It can be defined by the total length of the electrode).

内部電極の全長及び実際に内部電極が形成された部分の長さは、上記のように積層セラミックキャパシターを切断した断面をスキャンした光学イメージを用いて測定されることができる。 The total length of the internal electrode and the length of the portion where the internal electrode is actually formed can be measured by using an optical image obtained by scanning a cross section of the laminated ceramic capacitor as described above.

より具体的に、セラミック本体の幅方向の中央部で切断した長さ方向の断面をスキャンしたイメージにおいて、内部電極の全長に対する実際に内部電極が形成された部分の長さの割合を測定することができる。 More specifically, in an image obtained by scanning a cross section in the length direction cut at the central portion in the width direction of the ceramic body, the ratio of the length of the portion where the internal electrode is actually formed to the total length of the internal electrode is measured. Can be done.

本発明の一実施形態において、内部電極の全長は、一内部電極において内部電極の間に形成されたギャップ(gap)を含む長さを意味することができ、実際に内部電極が形成された部分の長さは、一内部電極において内部電極の間に形成されたギャップ(gap)以外の長さを意味することができる。上述のように上記ギャップ(gap)は、内部電極を貫通した気孔を意味し、内部電極の表面の一部にのみ形成されたり、内部電極の内部に形成された気孔は含まれない。 In one embodiment of the present invention, the total length of the internal electrode can mean the length including the gap formed between the internal electrodes in one internal electrode, and the portion where the internal electrode is actually formed. The length of can mean a length other than the gap formed between the internal electrodes in one internal electrode. As described above, the gap means pores penetrating the internal electrode, and does not include pores formed only on a part of the surface of the internal electrode or inside the internal electrode.

本発明の一実施形態によると、実際の内部電極の長さは、内部電極の全長からギャップ(gap)の長さを減算した値で測定されることができる。 According to one embodiment of the present invention, the actual length of the internal electrode can be measured by subtracting the length of the gap (gap) from the total length of the internal electrode.

本発明の一実施形態によると、一内部電極121、122の厚さは、0.5μm以下であってもよい。 According to one embodiment of the present invention, the thickness of one internal electrode 121, 122 may be 0.5 μm or less.

又は、一内部電極121、122の厚さは、0.1~0.5μmであってもよい。又は、一内部電極121、122の厚さは、0.3~0.5μmであってもよい。 Alternatively, the thickness of one internal electrode 121, 122 may be 0.1 to 0.5 μm. Alternatively, the thickness of one internal electrode 121, 122 may be 0.3 to 0.5 μm.

図6a~図6cは本発明の第1~第3実施形態に係る積層セラミックキャパシターの製造工程中にセラミックグリーンシート上に塗布した内部電極パターンの概略図である。 6a to 6c are schematic views of an internal electrode pattern applied on a ceramic green sheet during the manufacturing process of the laminated ceramic capacitor according to the first to third embodiments of the present invention.

本発明の他の実施形態によると、セラミックグリーンシートを設ける段階と、導電性金属とセラミック添加剤とを含む導電性ペーストで内部電極パターンを形成する段階と、上記内部電極パターンが形成されたセラミックグリーンシートを積層して、セラミック積層体を形成する段階と、上記セラミック積層体を焼成して、誘電体層と内部電極とを含むセラミック本体を形成する段階と、を含み、上記導電性ペーストは、セラミック添加剤の含有量が互いに異なる第1及び第2導電性ペーストで構成され、上記内部電極パターンは、セラミック添加剤の含有量が多い電極収縮抑制層と、セラミック添加剤の含有量が少ない充填率増加層とを含む積層セラミック電子部品の製造方法を提供する。 According to another embodiment of the present invention, a step of providing a ceramic green sheet, a step of forming an internal electrode pattern with a conductive paste containing a conductive metal and a ceramic additive, and a step of forming the internal electrode pattern of the ceramic. The conductive paste comprises a step of laminating green sheets to form a ceramic laminate and a step of firing the ceramic laminate to form a ceramic body including a dielectric layer and an internal electrode. The internal electrode pattern is composed of first and second conductive pastes having different contents of ceramic additives, and the internal electrode pattern has an electrode shrinkage suppressing layer having a high content of ceramic additives and a low content of ceramic additives. Provided is a method for manufacturing a laminated ceramic electronic component including a filling rate increasing layer.

以下、本発明の他の実施形態に係る積層セラミックキャパシターの製造方法について説明する。 Hereinafter, a method for manufacturing a multilayer ceramic capacitor according to another embodiment of the present invention will be described.

本発明の一実施例により、複数のセラミックグリーンシートが設けられることができる。上記セラミックグリーンシートは、セラミック粉末、バインダー、溶剤などを混合してスラリーを製造し、上記スラリーをドクターブレード法で数μmの厚さを有するシート(sheet)状に作製することができる。上記セラミックグリーンシートは、以降、焼結されて、図2に図示されているように、一誘電体層111を形成することができる。 According to one embodiment of the present invention, a plurality of ceramic green sheets can be provided. The ceramic green sheet can be produced by mixing ceramic powder, a binder, a solvent and the like to produce a slurry, and the slurry can be produced into a sheet having a thickness of several μm by a doctor blade method. The ceramic green sheet can be subsequently sintered to form the monodielectric layer 111 as shown in FIG.

次に、上記セラミックグリーンシート上に内部電極用導電性ペーストを塗布して、内部電極パターンを形成することができる。上記内部電極パターンは、スクリーン印刷法又はグラビア印刷法により形成されることができる。 Next, the conductive paste for internal electrodes can be applied onto the ceramic green sheet to form an internal electrode pattern. The internal electrode pattern can be formed by a screen printing method or a gravure printing method.

図6a~図6cを参照すると、上記導電性ペーストは、セラミック添加剤の含有量が互いに異なる第1及び第2導電性ペーストで構成され、上記内部電極パターンは、セラミック添加剤の含有量が多い電極収縮抑制層L1と、セラミック添加剤の含有量が少ない充填率増加層L2と、を含む。 Referring to FIGS. 6a to 6c, the conductive paste is composed of first and second conductive pastes having different ceramic additive contents, and the internal electrode pattern has a large ceramic additive content. It includes an electrode shrinkage suppressing layer L1 and a filling rate increasing layer L2 having a low content of ceramic additives.

上記電極収縮抑制層L1と充填率増加層L2の厚さは、二つ以上の導電性金属粒子の直径よりも大きくてもよいが、必ずしもこれに制限されるものではない。 The thickness of the electrode shrinkage suppressing layer L1 and the filling rate increasing layer L2 may be larger than the diameter of the two or more conductive metal particles, but is not necessarily limited to this.

上記電極収縮抑制層L1の厚さに対する充填率増加層L2の厚さの割合は、0.5~2.0を満たすことができる。 The ratio of the thickness of the filling rate increasing layer L2 to the thickness of the electrode shrinkage suppressing layer L1 can satisfy 0.5 to 2.0.

図6aを参照すると、セラミックグリーンシート10上に、セラミック添加剤11の含有量を最小化して金属21の充填率を増加させる充填率増加層L2を塗布し、その上部にセラミック添加剤11の含有量が高くて電極の収縮を最大限に抑制させる電極収縮抑制層L1を塗布し、次に、その上部にセラミック添加剤11の含有量を最小化して金属21の充填率を増加させる充填率増加層L2を塗布して内部電極パターンを形成することができる。 Referring to FIG. 6a, a filling rate increasing layer L2 for minimizing the content of the ceramic additive 11 and increasing the filling rate of the metal 21 is coated on the ceramic green sheet 10, and the ceramic additive 11 is contained in the upper portion thereof. An electrode shrinkage suppression layer L1 that has a high amount and suppresses the shrinkage of the electrode to the maximum is applied, and then the filling rate is increased by minimizing the content of the ceramic additive 11 and increasing the filling rate of the metal 21 on the upper portion thereof. The layer L2 can be applied to form an internal electrode pattern.

上記のように塗布する工程を行って内部電極を焼成する場合、セラミック添加剤11の密度は、内部電極121、122において中央部領域が上下境界面よりも高くなる。 When the internal electrode is fired by performing the coating step as described above, the density of the ceramic additive 11 is such that the central region of the internal electrodes 121 and 122 is higher than the upper and lower boundary surfaces.

図6bを参照すると、セラミックグリーンシート10上にセラミック添加剤11の含有量を最小化して金属21の充填率を増加させる充填率増加層L2を塗布し、その上部にセラミック添加剤11の含有量が高くて電極の収縮を最大限に抑制させる電極収縮抑制層L1を塗布して内部電極パターンを形成することができる。 Referring to FIG. 6b, a filling factor increasing layer L2 for minimizing the content of the ceramic additive 11 and increasing the filling rate of the metal 21 is applied on the ceramic green sheet 10, and the content of the ceramic additive 11 is applied on the upper portion thereof. The internal electrode pattern can be formed by applying the electrode shrinkage suppressing layer L1 which is high in temperature and suppresses the shrinkage of the electrode to the maximum.

上記のように塗布する工程を行って内部電極を焼成する場合、セラミック添加剤11の密度は、上記内部電極121、122において上部境界面が中央部領域と下部境界面よりも高くなる。 When the internal electrode is fired by performing the coating step as described above, the density of the ceramic additive 11 is higher in the internal electrodes 121 and 122 at the upper boundary surface than at the central region and the lower boundary surface.

この際、セラミック添加剤11の含有量を最小化して金属の充填率を増加させる充填率増加層L2を少なくとも2層以上塗布した後、その上部にセラミック添加剤の含有量が高くて電極の収縮を最大限に抑制させる電極収縮抑制層L1を塗布することも可能である。 At this time, after at least two or more layers of the filling rate increasing layer L2 for minimizing the content of the ceramic additive 11 and increasing the filling rate of the metal are applied, the content of the ceramic additive is high on the upper portion thereof and the electrode shrinks. It is also possible to apply the electrode shrinkage suppressing layer L1 that suppresses the above.

図6cを参照すると、セラミックグリーンシート10上にセラミック添加剤11の含有量が高くて電極の収縮を最大限に抑制させる電極収縮抑制層L1を塗布し、その上部にセラミック添加剤の含有量を最小化して金属の充填率を増加させる充填率増加層L2を塗布して内部電極パターンを形成することができる。 Referring to FIG. 6c, the electrode shrinkage suppressing layer L1 having a high content of the ceramic additive 11 and suppressing the shrinkage of the electrode to the maximum is applied on the ceramic green sheet 10, and the content of the ceramic additive is applied on the upper portion thereof. An internal electrode pattern can be formed by applying the filling rate increasing layer L2 that minimizes and increases the filling rate of the metal.

この際、セラミック添加剤11の含有量が高くて電極の収縮を最大限に抑制させる電極収縮抑制層L1を塗布した後、その上部にセラミック添加剤11の含有量を最小化して金属21の充填率を増加させる充填率増加層L2を少なくとも2層以上塗布することも可能である。 At this time, after the electrode shrinkage suppressing layer L1 having a high content of the ceramic additive 11 and suppressing the shrinkage of the electrode to the maximum is applied, the content of the ceramic additive 11 is minimized and the metal 21 is filled on the upper portion thereof. It is also possible to apply at least two or more layers of the filling rate increasing layer L2 that increase the rate.

上記のように塗布する工程を行って内部電極を焼成する場合、セラミック添加剤11の密度は、上記内部電極121、122において下部境界面が中央部領域と上部境界面よりも高くなる。 When the internal electrode is fired by performing the coating step as described above, the density of the ceramic additive 11 is higher in the inner electrodes 121 and 122 at the lower boundary surface than at the central region and the upper boundary surface.

次に、上記内部電極パターンが形成されたセラミックグリーンシートを積層し、積層方向から加圧して、圧着させることができる。これにより、内部電極パターンが形成されたセラミック積層体を製造することができる。 Next, the ceramic green sheet on which the internal electrode pattern is formed can be laminated and pressed from the stacking direction to be crimped. This makes it possible to manufacture a ceramic laminate on which an internal electrode pattern is formed.

次に、セラミック積層体を一つのキャパシターに対応する領域ごとに切断してチップ化することができる。 Next, the ceramic laminate can be cut into chips by cutting each region corresponding to one capacitor.

この際、内部電極パターンの一端が側面を介して交互に露出するように切断することができる。 At this time, one end of the internal electrode pattern can be cut so as to be alternately exposed via the side surface.

次に、チップ化した積層体を焼成してセラミック本体を製造することができる。 Next, the ceramic main body can be manufactured by firing the chipped laminate.

上述のように、上記焼成工程は、還元雰囲気で行われることができる。 As described above, the firing step can be performed in a reducing atmosphere.

また、焼成工程は、昇温速度を調節して行われることができ、これに制限されるものではないが、上記昇温速度は、700℃以下で30℃/60s~50℃/60sであってもよい。 Further, the firing step can be performed by adjusting the heating rate, and is not limited to this, but the heating rate is 30 ° C./60s to 50 ° C./60s at 700 ° C. or lower. You may.

次に、セラミック本体の側面を覆い、セラミック本体の側面に露出した内部電極と電気的に連結されるように外部電極を形成することができる。その後、外部電極の表面にニッケル、スズなどのめっき層を形成することができる。 Next, the outer electrode can be formed so as to cover the side surface of the ceramic body and to be electrically connected to the internal electrode exposed on the side surface of the ceramic body. After that, a plating layer such as nickel or tin can be formed on the surface of the external electrode.

これにより、内部電極の連結性に優れることができ、高容量を実現することができる。 As a result, the connectivity of the internal electrodes can be excellent, and a high capacity can be realized.

本発明の一実施例により、下記表1に記載のように、電極収縮抑制層L1の厚さに対する充填率増加層L2の厚さの割合による電極連結性、内部電極厚さの減少効果、容量及び耐電圧特性の評価結果を比較した。 According to one embodiment of the present invention, as shown in Table 1 below, the electrode connectivity, the effect of reducing the internal electrode thickness, and the capacity depending on the ratio of the thickness of the filling rate increasing layer L2 to the thickness of the electrode shrinkage suppressing layer L1. And the evaluation results of the withstand voltage characteristics were compared.

Figure 0007092320000001
Figure 0007092320000001

上記表1を参照すると、試料1と試料2は、電極収縮抑制層L1の厚さに対する充填率増加層L2の厚さの割合が0.5未満である場合であり、電極厚さの減少効果がないことが分かる。 Referring to Table 1 above, in Sample 1 and Sample 2, the ratio of the thickness of the filling rate increasing layer L2 to the thickness of the electrode shrinkage suppressing layer L1 is less than 0.5, and the effect of reducing the electrode thickness is achieved. It turns out that there is no.

また、試料9と試料10は、電極収縮抑制層L1の厚さに対する充填率増加層L2の厚さの割合が2.0を超える場合であり、電極収縮抑制力が劣化して電極連結性が低下し容量が減少し、電極凝集が発生して耐電圧特性が低下することが分かる。 Further, in the sample 9 and the sample 10, when the ratio of the thickness of the filling rate increasing layer L2 to the thickness of the electrode shrinkage suppressing layer L1 exceeds 2.0, the electrode shrinkage suppressing force is deteriorated and the electrode connectability is improved. It can be seen that the volume decreases, the capacitance decreases, electrode aggregation occurs, and the withstand voltage characteristics decrease.

一方、試料3~試料8は、本発明の数値範囲を満たす場合であり、内部電極の連結性が90%以上を示し、電極厚さの減少効果に優れ、耐電圧特性に優れた高容量積層セラミックキャパシターを実現できることが分かる。 On the other hand, Samples 3 to 8 are cases where the numerical range of the present invention is satisfied, and the connectability of the internal electrodes is 90% or more, the effect of reducing the electrode thickness is excellent, and the high-capacity lamination having excellent withstand voltage characteristics. It can be seen that a ceramic capacitor can be realized.

以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
本願によれば、以下の各項目もまた開示される。
[項目1]
内部にセラミック添加剤が配置された内部電極を含むセラミック本体と、
上記セラミック本体の外側に形成され、上記内部電極と電気的に連結された外部電極と、を含み、
上記内部電極の内部に配置されたセラミック添加剤の密度は、上記内部電極において中央部領域と上下境界面で互いに異なる、積層セラミック電子部品。
[項目2]
上記セラミック添加剤の密度は、上記内部電極において中央部領域が上下境界面よりも高い、項目1に記載の積層セラミック電子部品。
[項目3]
上記セラミック添加剤の密度は、上記内部電極において上部境界面が中央部領域と下部境界面よりも高い、項目1に記載の積層セラミック電子部品。
[項目4]
上記セラミック添加剤の密度は、上記内部電極において下部境界面が中央部領域と上部境界面よりも高い、項目1に記載の積層セラミック電子部品。
[項目5]
上記セラミック添加剤の密度が高い領域の厚さに対する他の領域の厚さの割合は、0.5~2.0を満たす、項目1から4のいずれか一項に記載の積層セラミック電子部品。
[項目6]
上記内部電極は、全長に対する実際の内部電極の長さの割合で定義される内部電極の連結性が90%以上である、項目1から5のいずれか一項に記載の積層セラミック電子部品。
[項目7]
セラミックグリーンシートを設ける段階と、
導電性金属とセラミック添加剤とを含む導電性ペーストで内部電極パターンを形成する段階と、
上記内部電極パターンが形成されたセラミックグリーンシートを積層してセラミック積層体を形成する段階と、
上記セラミック積層体を焼成して誘電体層と内部電極とを含むセラミック本体を形成する段階と、を含み、
上記導電性ペーストは、セラミック添加剤の含有量が互いに異なる第1及び第2導電性ペーストで構成され、上記内部電極パターンは、セラミック添加剤の含有量が多い電極収縮抑制層と、セラミック添加剤の含有量が少ない充填率増加層とを含む、積層セラミック電子部品の製造方法。
[項目8]
上記電極収縮抑制層と上記充填率増加層の厚さは、二つ以上の導電性金属粒子の直径よりも大きい、項目7に記載の積層セラミック電子部品の製造方法。
[項目9]
上記電極収縮抑制層の厚さに対する上記充填率増加層の厚さの割合は、0.5~2.0を満たす、項目7又は8に記載の積層セラミック電子部品の製造方法。
[項目10]
上記内部電極は、内部にセラミック添加剤が配置され、上記内部電極の内部に配置されたセラミック添加剤の密度は、上記内部電極において中央部領域と上下境界面で互いに異なる、項目7から9のいずれか一項に記載の積層セラミック電子部品の製造方法。
[項目11]
上記セラミック添加剤の密度は、上記内部電極において中央部領域が上下境界面よりも高い、項目10に記載の積層セラミック電子部品の製造方法。
[項目12]
上記セラミック添加剤の密度は、上記内部電極において上部境界面が中央部領域と下部境界面よりも高い、項目10に記載の積層セラミック電子部品の製造方法。
[項目13]
上記セラミック添加剤の密度は、上記内部電極において下部境界面が中央部領域と上部境界面よりも高い、項目10に記載の積層セラミック電子部品の製造方法。
[項目14]
上記内部電極は、全長に対する実際の内部電極の長さの割合で定義される内部電極の連結性が90%以上である、項目7から13のいずれか一項に記載の積層セラミック電子部品の製造方法。
Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited to this, and various modifications and modifications are made within the scope of the technical idea of the present invention described in the claims. It is clear to those with ordinary knowledge in the art that this is possible.
According to the present application, the following items are also disclosed.
[Item 1]
A ceramic body containing an internal electrode with a ceramic additive placed inside,
Including an external electrode formed on the outside of the ceramic body and electrically connected to the internal electrode.
A laminated ceramic electronic component in which the densities of the ceramic additives arranged inside the internal electrodes differ from each other in the central region and the upper and lower boundary surfaces in the internal electrodes.
[Item 2]
Item 2. The laminated ceramic electronic component according to Item 1, wherein the density of the ceramic additive is higher in the central region of the internal electrode than the upper and lower boundary surfaces.
[Item 3]
The laminated ceramic electronic component according to item 1, wherein the density of the ceramic additive is higher in the upper boundary surface than in the central region and the lower boundary surface in the internal electrode.
[Item 4]
The laminated ceramic electronic component according to item 1, wherein the density of the ceramic additive is higher in the lower boundary surface than in the central region and the upper boundary surface in the internal electrode.
[Item 5]
The laminated ceramic electronic component according to any one of items 1 to 4, wherein the ratio of the thickness of the other region to the thickness of the region having a high density of the ceramic additive satisfies 0.5 to 2.0.
[Item 6]
The laminated ceramic electronic component according to any one of items 1 to 5, wherein the internal electrode has an internal electrode connectability of 90% or more, which is defined by the ratio of the length of the actual internal electrode to the total length.
[Item 7]
At the stage of installing the ceramic green sheet,
At the stage of forming an internal electrode pattern with a conductive paste containing a conductive metal and a ceramic additive,
At the stage of laminating the ceramic green sheets on which the above internal electrode pattern is formed to form a ceramic laminate,
Including the step of firing the ceramic laminate to form a ceramic body including a dielectric layer and internal electrodes.
The conductive paste is composed of first and second conductive pastes having different ceramic additive contents, and the internal electrode pattern has an electrode shrinkage suppressing layer having a large ceramic additive content and a ceramic additive. A method for manufacturing a laminated ceramic electronic component, including a layer with an increased filling rate having a low content of.
[Item 8]
The method for manufacturing a laminated ceramic electronic component according to item 7, wherein the thickness of the electrode shrinkage suppressing layer and the filling rate increasing layer is larger than the diameter of two or more conductive metal particles.
[Item 9]
The method for manufacturing a laminated ceramic electronic component according to item 7 or 8, wherein the ratio of the thickness of the filling rate increasing layer to the thickness of the electrode shrinkage suppressing layer satisfies 0.5 to 2.0.
[Item 10]
Items 7 to 9 in which the ceramic additive is arranged inside the internal electrode, and the densities of the ceramic additives arranged inside the internal electrode are different from each other in the central region and the upper and lower boundary surfaces in the internal electrode. The method for manufacturing a laminated ceramic electronic component according to any one of the above items.
[Item 11]
The method for manufacturing a laminated ceramic electronic component according to item 10, wherein the density of the ceramic additive is higher in the central region than the upper and lower boundary surfaces in the internal electrode.
[Item 12]
The method for manufacturing a laminated ceramic electronic component according to item 10, wherein the density of the ceramic additive is higher than that of the central region and the lower boundary surface in the internal electrode.
[Item 13]
The method for manufacturing a laminated ceramic electronic component according to item 10, wherein the density of the ceramic additive is higher in the lower boundary surface than in the central region and the upper boundary surface in the internal electrode.
[Item 14]
The production of a laminated ceramic electronic component according to any one of items 7 to 13, wherein the internal electrode has an internal electrode connectability of 90% or more, which is defined by the ratio of the length of the actual internal electrode to the total length. Method.

110 セラミック本体
111 誘電体層
121、122 内部電極
131、132 外部電極
11 セラミック添加剤
21 金属
110 Ceramic body 111 Dielectric layer 121, 122 Internal electrode 131, 132 External electrode 11 Ceramic additive 21 Metal

Claims (9)

内部にセラミック添加剤が配置された内部電極を含むセラミック本体と、
前記セラミック本体の外部に形成され、前記内部電極と電気的に連結される外部電極と、を含み、
前記内部電極において中央部領域と上部境界面と下部境界面には、それぞれ前記セラミック添加剤が配置され、
前記内部電極の内部に配置されたセラミック添加剤は、前記内部電極において中央部領域と上部境界面と下部境界面について互いに異なる密度を有する組み合わせが存在し、
前記セラミック添加剤の密度は、前記内部電極において中央部領域が上下境界面よりも高いか、上部境界面が中央部領域と下部境界面よりも高いか、または下部境界面が中央部領域と上部境界面よりも高い、積層セラミック電子部品。
A ceramic body containing an internal electrode with a ceramic additive placed inside,
Includes an external electrode formed on the outside of the ceramic body and electrically coupled to the internal electrode.
In the internal electrode, the ceramic additive is arranged on the central region, the upper boundary surface, and the lower boundary surface, respectively.
The ceramic additives arranged inside the internal electrode have a combination having different densities for the central region, the upper boundary surface, and the lower boundary surface in the internal electrode.
The density of the ceramic additive is such that the central region of the internal electrode is higher than the upper and lower interface, the upper interface is higher than the central region and the lower interface, or the lower interface is the central region and the upper part. Multilayer ceramic electronic components higher than the interface.
前記セラミック添加剤の密度が高い領域の厚さに対する他の領域の厚さの割合は、0.5~2.0を満たす、請求項1に記載の積層セラミック電子部品。 The laminated ceramic electronic component according to claim 1, wherein the ratio of the thickness of the other region to the thickness of the region where the density of the ceramic additive is high satisfies 0.5 to 2.0. 前記内部電極の厚さは、0.1μm~0.5μmの範囲内である、請求項1または2に記載の積層セラミック電子部品。 The laminated ceramic electronic component according to claim 1 or 2, wherein the thickness of the internal electrode is in the range of 0.1 μm to 0.5 μm. 前記内部電極は、長さに対する実際の内部電極の長さの割合で定義される内部電極の連結性が90%以上である、請求項1から3のいずれか一項に記載の積層セラミック電子部品。 The laminated ceramic electronic component according to any one of claims 1 to 3, wherein the internal electrode has an internal electrode connectivity of 90% or more, which is defined by the ratio of the length of the actual internal electrode to the length. .. セラミックグリーンシートを設ける段階と、
導電性金属及びセラミック添加剤を含む導電性ペーストで内部電極パターンを形成する段階と、
前記内部電極パターンが形成されたセラミックグリーンシートを積層してセラミック積層体を形成する段階と、
前記セラミック積層体を焼成して誘電体層と内部電極とを含むセラミック本体を形成する段階と、を含み、
前記導電性ペーストは、セラミック添加剤の含有量が互いに異なる第1及び第2導電性ペーストで構成され、前記内部電極パターンは、セラミック添加剤の含有量が多い電極収縮抑制層と、セラミック添加剤の含有量が少ない充填率増加層とを含み、
前記内部電極は、内部にセラミック添加剤が配置され、前記内部電極において中央部領域と上部境界面と下部境界面には、それぞれ前記セラミック添加剤が配置され、前記内部電極の内部に配置されたセラミック添加剤は、前記内部電極において中央部領域と上部境界面と下部境界面について互いに異なる密度を有する組み合わせが存在し、
前記セラミック添加剤の密度は、前記内部電極において中央部領域が上下境界面よりも高いか、上部境界面が中央部領域と下部境界面よりも高いか、または下部境界面が中央部領域と上部境界面よりも高い、積層セラミック電子部品の製造方法。
At the stage of installing the ceramic green sheet,
At the stage of forming an internal electrode pattern with a conductive paste containing a conductive metal and a ceramic additive,
The stage of laminating the ceramic green sheets on which the internal electrode pattern is formed to form a ceramic laminate, and
Including the step of firing the ceramic laminate to form a ceramic body including a dielectric layer and internal electrodes.
The conductive paste is composed of first and second conductive pastes having different ceramic additive contents, and the internal electrode pattern has an electrode shrinkage suppressing layer having a large ceramic additive content and a ceramic additive. Including a filling rate increasing layer with a low content of
In the internal electrode, a ceramic additive is arranged inside, and in the internal electrode, the ceramic additive is arranged in the central region, the upper boundary surface, and the lower boundary surface, respectively, and the ceramic additive is arranged inside the internal electrode. There are combinations of ceramic additives having different densities for the central region, the upper boundary surface, and the lower boundary surface in the internal electrode.
The density of the ceramic additive is such that the central region of the internal electrode is higher than the upper and lower interface, the upper interface is higher than the central region and the lower interface, or the lower interface is the central region and the upper part. A method of manufacturing laminated ceramic electronic components that is higher than the interface.
前記電極収縮抑制層の厚さに対する前記充填率増加層の厚さの割合は、0.5~2.0を満たす、請求項5に記載の積層セラミック電子部品の製造方法。 The method for manufacturing a laminated ceramic electronic component according to claim 5, wherein the ratio of the thickness of the filling rate increasing layer to the thickness of the electrode shrinkage suppressing layer satisfies 0.5 to 2.0. 前記内部電極の厚さは、0.1μm~0.5μmの範囲内である、請求項5または6に記載の積層セラミック電子部品の製造方法。 The method for manufacturing a laminated ceramic electronic component according to claim 5 or 6, wherein the thickness of the internal electrode is in the range of 0.1 μm to 0.5 μm. 前記電極収縮抑制層及び前記充填率増加層の厚さは、2つ以上の導電性金属粒子の直径よりも大きい、請求項5から7のいずれか一項に記載の積層セラミック電子部品の製造方法。 The method for manufacturing a laminated ceramic electronic component according to any one of claims 5 to 7, wherein the thickness of the electrode shrinkage suppressing layer and the filling rate increasing layer is larger than the diameter of two or more conductive metal particles. .. 前記内部電極は、長さに対する実際の内部電極の長さの割合で定義される内部電極の連結性が90%以上である、請求項5から8のいずれか一項に記載の積層セラミック電子部品の製造方法。 The laminated ceramic electronic component according to any one of claims 5 to 8, wherein the internal electrode has an internal electrode connectability of 90% or more, which is defined by the ratio of the length of the actual internal electrode to the length. Manufacturing method.
JP2021173464A 2015-12-28 2021-10-22 Multilayer ceramic electronic components and their manufacturing methods Active JP7092320B2 (en)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020150187505A KR102295102B1 (en) 2015-12-28 2015-12-28 Multi-layered ceramic electronic component and method for manufacturing the same
KR10-2015-0187505 2015-12-28
JP2016077491A JP7007031B2 (en) 2015-12-28 2016-04-07 Multilayer ceramic electronic components and their manufacturing methods

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2016077491A Division JP7007031B2 (en) 2015-12-28 2016-04-07 Multilayer ceramic electronic components and their manufacturing methods

Publications (2)

Publication Number Publication Date
JP2022009433A JP2022009433A (en) 2022-01-14
JP7092320B2 true JP7092320B2 (en) 2022-06-28

Family

ID=59272444

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2016077491A Active JP7007031B2 (en) 2015-12-28 2016-04-07 Multilayer ceramic electronic components and their manufacturing methods
JP2021173464A Active JP7092320B2 (en) 2015-12-28 2021-10-22 Multilayer ceramic electronic components and their manufacturing methods

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2016077491A Active JP7007031B2 (en) 2015-12-28 2016-04-07 Multilayer ceramic electronic components and their manufacturing methods

Country Status (2)

Country Link
JP (2) JP7007031B2 (en)
KR (1) KR102295102B1 (en)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102189801B1 (en) * 2015-12-28 2020-12-11 삼성전기주식회사 Multi-layered ceramic electronic component and method for manufacturing the same
KR102587765B1 (en) * 2017-08-10 2023-10-12 다이요 유덴 가부시키가이샤 Multilayer ceramic capacitor and manufacturing method of multilayer ceramic capacitor
KR102089704B1 (en) 2018-05-28 2020-03-16 삼성전기주식회사 Multi-layered ceramic electronic component and method for manufacturing the same
KR102107026B1 (en) * 2018-07-03 2020-05-07 삼성전기주식회사 Multi-layered ceramic electronic component and method for manufacturing the same
KR20190121138A (en) * 2018-08-06 2019-10-25 삼성전기주식회사 Method for manufacturing multi-layered ceramic electronic componentthe
WO2024018720A1 (en) * 2022-07-22 2024-01-25 株式会社村田製作所 Multilayer ceramic capacitor and method for producing multilayer ceramic capacitor

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010103198A (en) 2008-10-21 2010-05-06 Taiyo Yuden Co Ltd Laminated ceramic capacitor and method of manufacturing the same
JP2014082435A (en) 2012-10-12 2014-05-08 Samsung Electro-Mechanics Co Ltd Multi-layered ceramic electronic component and method of manufacturing the same
JP2014093517A (en) 2012-11-05 2014-05-19 Samsung Electro-Mechanics Co Ltd Multilayer ceramic electronic part, and manufacturing method thereof
JP2017120875A (en) 2015-12-28 2017-07-06 サムソン エレクトロ−メカニックス カンパニーリミテッド. Multilayer ceramic electronic component and manufacturing method of the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3241054B2 (en) * 1991-02-21 2001-12-25 株式会社トーキン Multilayer ceramic capacitor and method of manufacturing the same
JPH11214240A (en) * 1998-01-26 1999-08-06 Murata Mfg Co Ltd Laminated ceramic electronic component and their manufacture
JP4403488B2 (en) 2002-06-20 2010-01-27 株式会社村田製作所 Conductive paste and multilayer electronic parts
KR101843190B1 (en) * 2011-08-31 2018-03-28 삼성전기주식회사 Ceramic electronic component and method for manufacturing the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010103198A (en) 2008-10-21 2010-05-06 Taiyo Yuden Co Ltd Laminated ceramic capacitor and method of manufacturing the same
JP2014082435A (en) 2012-10-12 2014-05-08 Samsung Electro-Mechanics Co Ltd Multi-layered ceramic electronic component and method of manufacturing the same
JP2014093517A (en) 2012-11-05 2014-05-19 Samsung Electro-Mechanics Co Ltd Multilayer ceramic electronic part, and manufacturing method thereof
JP2017120875A (en) 2015-12-28 2017-07-06 サムソン エレクトロ−メカニックス カンパニーリミテッド. Multilayer ceramic electronic component and manufacturing method of the same
JP2021073742A (en) 2015-12-28 2021-05-13 サムソン エレクトロ−メカニックス カンパニーリミテッド. Multilayer ceramic electronic component and manufacturing method thereof

Also Published As

Publication number Publication date
JP7007031B2 (en) 2022-01-24
KR102295102B1 (en) 2021-08-31
KR20170077542A (en) 2017-07-06
JP2022009433A (en) 2022-01-14
JP2017120871A (en) 2017-07-06

Similar Documents

Publication Publication Date Title
JP7092320B2 (en) Multilayer ceramic electronic components and their manufacturing methods
JP7260226B2 (en) Laminated ceramic electronic component and manufacturing method thereof
KR101843190B1 (en) Ceramic electronic component and method for manufacturing the same
JP5825322B2 (en) Multilayer ceramic capacitor, method for manufacturing the same, and mounting substrate for multilayer ceramic capacitor
KR101952843B1 (en) Conductive paste composition for internal electrode and multilayer ceramic electronic component
KR101922867B1 (en) Multi-layered ceramic electronic component and method for manufacturing the same
JP2014123698A (en) Multilayer ceramic electronic component
KR20140147371A (en) Multilayer ceramic electronic component
KR20200053274A (en) Multilayer capacitor
JP2013214698A (en) Conductive paste composition for internal electrode and multilayer ceramic electronic component including the same
KR20130005518A (en) Conductive paste composition for internal electrode and multilayer ceramic electronic component
JP2014038820A (en) Conductive paste composition for internal electrode and multilayered ceramic electronic component containing the same
KR20200027864A (en) Multilayer capacitor
CN110808165B (en) Multilayer ceramic electronic component and method for manufacturing the same
KR102126415B1 (en) Multilayer capacitor
KR102198536B1 (en) Multilayer capacitor
JP6992944B2 (en) Manufacturing method of laminated ceramic electronic components
KR20190019117A (en) Conductive paste composition for internal electrode and multilayer ceramic electronic component
KR102118495B1 (en) Multilayer capacitor
KR101973450B1 (en) Ceramic electronic component and method for manufacturing the same
JP2022190673A (en) Ceramic electronic component
JP2023106279A (en) Ceramic electronic component
KR20200027865A (en) Multilayer capacitor

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211025

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220517

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220608

R150 Certificate of patent or registration of utility model

Ref document number: 7092320

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150