KR20200003522A

KR20200003522A - 저전력 유선 채널 송신기 및 이를 포함하는 송수신기

Info

Publication number: KR20200003522A
Application number: KR1020180076402A
Authority: KR
Inventors: 오태현; 민경환
Original assignee: 광운대학교 산학협력단
Priority date: 2018-07-02
Filing date: 2018-07-02
Publication date: 2020-01-10
Also published as: KR102111075B1

Abstract

유선 채널 환경에 따라 데이터 전송 방식 선택이 가능한 저전력 유선 채널 송신기가 개시된다. 본 발명의 저전력 유선 채널 송신기는 데이터 시퀀스 생성부에서 생성된 데이터 시퀀스를 인가 받아 복수 개의 탭 제어신호들을 각각 생성하는 복수 개의 탭 제어신호 생성부들, 채널 손실에 따라 복수 개의 탭 제어신호 생성부들 중 적어도 하나의 탭 제어신호 생성부에서 생성된 복수 개의 탭 제어신호들을 선택하는 탭 제어신호 선택부 및 선택된 복수 개의 탭 제어신호들에 따른 복수 개의 전압 레벨들을 포함하는 데이터 송신 신호를 출력하는 송신 드라이버를 포함하여 다양한 채널 손실 환경에 따라 더 적합한 데이터 송신 신호를 전송할 수 있다.

Description

저전력 유선 채널 송신기 및 이를 포함하는 송수신기 {LOW POWER TRANSMITTER FOR WIRED CHANNEL AND TRANSCEIVERS COMPRISING TRANSMITTER}

본 발명은 저전력 유선 채널 송신기 및 이를 포함하는 송수신기에 관한 것이다. 보다 상세하게는, 본 발명은 채널 손실 환경에 따라 선택적으로 데이터 신호를 전송 및 수신할 수 있는 저전력 유선 채널 송신기 및 이를 포함하는 송수신기에 관한 것이다.

반도체 기술의 발전에 따라 다양한 용도의 고성능 칩(chip)이 개발되고 있다. 그러나 기존에 비해 각종 전자 기기에 더 많은 다양한 기능이 요구됨에 따라 단일 칩에 요구되는 기능을 모두 구현하는 것은 설계를 어렵게 할 뿐만 아니라 기능의 변경이 필요할 때마다 설계를 변경해야 하므로 비효율적이다. 이에 대부분의 전자 기기는 요구되는 기능 각각에 대응하는 복수 개의 칩을 구비하고, 복수 개의 칩들이 칩간(chip-to-chip) 통신을 통해 상호 데이터를 송수신하도록 함으로써, 기능 변경에도 즉시 대응 가능하도록 구성되고 있다.

이러한 칩간 통신을 통해 상호 데이터를 송수신함에 있어, 칩간 통신은 기본적으로 유선 채널을 통해 수행되고, 유선 채널에 전기적으로 연결되는 입출력(IO) 패드로 전송할 데이터에 상응하는 전압을 인가하여 데이터를 전송한다. 이러한 유선 채널을 통해 수행되는 데이터 전송은 유선 채널 환경에 따라 전송되는 데이터의 손실이 심해지는 경향이 있다. 특히나, 유선 채널 환경은 고주파로 갈수록 그 손실이 심해지는 경향을 가지는 문제점이 있다. 그러나 칩이 이용될 전자 기기가 결정되기 이전에는 유선 채널 환경을 미리 판단할 수 없다.

또한, 유선 채널 환경에 따른 다양한 전송 방식을 지원하도록 송수신 드라이버를 구현할 시 불가피하게 하나의 전송 방식을 지원하는 송수신 드라이버보다 그 설계 복잡도가 증가하고, 또한 칩 면적도 증가하게 되는 부정적인 효과를 가져오는 문제점이 있다.

한국 등록 특허 제 10-0431651 (2004. 05. 04 등록)

본 발명은 유선 채널 환경에 따라 적합한 데이터 전송 방식을 선택하여 효율적인 데이터 전송을 가능하도록 하기 위해 채널 손실에 따라 복수 개의 탭 제어신호 생성부에서 생성된 복수 개의 탭 제어신호들 중 하나의 탭 제어신호 생성부에서 생성된 복수 개의 탭 제어신호들을 탭 제어신호 선택부에서 선택하여 송신 드라이버는 선택된 탭 제어신호들에 따라 데이터 송신 신호를 다양한 전송 방식으로 전송할 수 있는 저전력 유선 채널 송신기 및 수신 드라이버에 포함된 판별부를 공통적으로 활용하여 저전력 유선 채널 송신기로부터 전송되는 데이터 송신 신호를 데이터 시퀀스로 복원하는 저전력 유선 채널 송수신기를 제공함에 있다.

상술한 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 저전력 유선 채널 송신기는 데이터 시퀀스를 생성하는 데이터 시퀀스 생성부; 상기 생성된 데이터 시퀀스를 인가 받고, 상기 인가 받은 데이터 시퀀스를 미리 결정된 방법에 따라 조합하여 복수 개의 탭 제어신호들을 각각 생성하는 복수 개의 탭 제어신호 생성부들; 채널에 따라 상기 복수 개의 탭 제어신호 생성부들 중 적어도 하나의 탭 제어신호 생성부에서 생성된 복수 개의 탭 제어신호들을 선택하는 탭 제어신호 선택부; 및 상기 선택된 복수 개의 탭 제어신호들에 따른 복수 개의 전압 레벨들을 포함하는 데이터 송신 신호를 출력하여, 상기 출력된 데이터 송신 신호를 상기 채널을 통해 전송하는 송신 드라이버;를 포함할 수 있다.

상기 복수 개의 탭 제어신호 생성부들은 상기 데이터 송신 신호에 포함된 전압 레벨에 두 개의 데이터를 전송하도록 하는 복수 개의 탭 제어 신호들을 생성하는 제1 탭 제어신호 생성부; 및 상기 데이터 송신 신호에 포함된 전압 레벨에 하나의 데이터를 전송하도록 하는 복수 개의 탭 제어신호들을 생성하는 제2 탭 제어신호 생성부;를 포함하고, 상기 탭 제어신호 선택부는 상기 채널에 따라 상기 제1 탭 제어신호 생성부 또는 상기 제2 탭 제어신호 생성부를 선택할 수 있다.

상기 생성된 데이터 시퀀스를 인가 받아 기 설정된 데이터 전송 속도로 직렬화하여 제1 직렬 데이터 시퀀스 및 제2 직렬 데이터 시퀀스로 출력하는 직렬화기;를 더 포함하고, 상기 복수 개의 탭 제어신호 생성부들 각각은 상기 출력된 제1 직렬 데이터 시퀀스 및 제2 직렬 데이터 시퀀스를 인가 받고, 상기 인가 받은 제1 직렬 데이터 시퀀스 및 제2 직렬 데이터 시퀀스를 미리 결정된 방법에 따라 조합하여 복수 개의 탭 제어신호들을 생성할 수 있다.

상기 제1 탭 제어신호 생성부는 상기 제1 직렬 데이터 시퀀스를 지연시켜, 상기 제1 직렬 데이터 시퀀스가 지연된 제1 지연 신호 및 상기 제1 지연 신호가 반전된 신호를 출력하는 제1 지연부; 및 상기 제2 직렬 데이터 시퀀스를 지연시켜, 상기 제2 직렬 데이터 시퀀스가 지연된 제2 지연 신호 및 상기 제2 지연 신호가 반전된 신호를 출력하는 제2 지연부;를 포함하고, 상기 제1 탭 제어신호 생성부에서 생성된 복수 개의 탭 제어 신호들은 상기 제1 지연 신호, 상기 제1 지연 신호가 반전된 신호, 제2 지연 신호 및 상기 제2 지연 신호가 반전된 신호를 포함할 수 있다.

상기 제1 지연부 및 상기 제2 지연부는 동일한 클럭 신호의 상승 에지 또는 하강 에지 각각에 응답하여 상기 제1 직렬 데이터 시퀀스 및 상기 제2 직렬 데이터 시퀀스를 지연시킬 수 있다.

상기 제2 탭 제어신호 생성부는 상기 제1 직렬 데이터 시퀀스 및 상기 제2 직렬 데이터 시퀀스를 순차적으로 래치하고, 클럭 신호의 상승 에지 또는 하강 에지에 응답하여 순차적으로 래치된 복수 개의 래치 신호들 중 미리 지정된 래치 신호를 선택하여 복수 개의 탭 제어 신호들을 생성할 수 있다.

상기 제2 탭 제어신호 생성부는 상기 제1 직렬 데이터 시퀀스를 래치하여 복수 개의 제1 래치 신호들을 획득하고, 상기 제2 직렬 데이터 시퀀스를 래치하여 복수 개의 제2 래치 신호들을 획득하는 래치부; 및 상기 획득된 복수 개의 제1 래치 신호들 및 상기 복수 개의 제2 래치 신호들 각각에서 미리 지정된 복수 개의 래치 신호들과 상기 미리 지정된 복수 개의 래치 신호들이 반전된 복수 개의 래치 신호들을 인가받고, 상기 클럭 신호에 응답하여 상기 미리 지정된 복수 개의 래치 신호들 및 상기 반전된 복수 개의 래치 신호들 중에서 미리 설정된 개수의 탭 제어 신호들을 생성하는 탭 제어신호 조합부;를 포함할 수 있다.

상기 송신 드라이버는 상기 복수 개의 탭 제어신호들 각각에 따라 턴 온 또는 턴 오프 되는 복수 개의 트랜지스터들; 및 상기 복수 개의 트랜지스터들 각각과 연결되어, 상기 복수 개의 트랜지스터들 각각을 활성화 시키는 활성화 신호에 응답하여 턴 온 또는 턴 오프 되는 복수 개의 트랜지스터 활성화 스위치들;을 포함할 수 있다.

상기 복수 개의 탭 제어신호들은 제1 내지 제4 탭 제어신호들이고 상기 송신 드라이버는 상기 제1 및 제2 탭 제어신호를 인가 받아 각각 턴 온 또는 턴 오프 되는 제1-1 및 제1-2 트랜지스터를 포함하고, 상기 제1-1 및 제1-2 트랜지스터 각각과 직렬로 연결되어 상기 제1-1 및 제1-2 트랜지스터를 동시에 활성화 시키는 제1 활성화 신호에 응답하여 턴 온 또는 턴 오프 되는 제1-1 및 제1-2 트랜지스터 활성화 스위치를 포함하여 상기 데이터 송신 신호에 포함된 전압 레벨들을 1차로 조절하는 제1 송신 드라이버; 및 상기 제3 및 제4 탭 제어신호를 인가 받아 각각 턴 온 또는 턴 오프 되는 제2-1 및 제2-2 트랜지스터를 포함하고, 상기 제2-1 및 제2-2 트랜지스터 각각과 직렬로 연결되어 상기 제2-1 및 제2-2 트랜지스터를 동시에 활성화 시키는 제2 활성화 신호에 응답하여 턴 온 또는 턴 오프 되는 제2-1 및 제2-2 트랜지스터 활성화 스위치를 포함하여 상기 데이터 송신 신호에 포함된 전압 레벨들을 2차로 조절하는 제2 송신 드라이버;를 포함할 수 있다.

상기 송신 드라이버는 상기 제1 송신 드라이버를 N개로 구비하여 상기 제1 송신 드라이버의 개수에 따라 제1 활성화 신호도 N개이고, 상기 제2 송신 드라이버를 N개로 구비하여 상기 제2 송신 드라이버의 개수에 따라 제2 활성화 신호도 N개일 수 있다.

상기 복수 개의 탭 제어신호 생성부들은 동일한 클럭 신호 주파수에 동기화 되어 복수 개의 탭 제어 신호들을 생성할 수 있다.

상술한 목적을 달성하기 위한 본 발명의 또 다른 일 실시 예에 따른 저전력 유선 채널 송수신기는 각각 단일 선로로 구성된 적어도 하나의 채널; 데이터 시퀀스를 생성하는 데이터 시퀀스 생성부; 상기 생성된 데이터 시퀀스를 인가 받고, 상기 인가 받은 데이터 시퀀스를 미리 결정된 방법에 따라 조합하여 복수 개의 탭 제어신호들을 각각 생성하는 복수 개의 탭 제어신호 생성부들; 상기 채널에 따라 상기 복수 개의 탭 제어신호 생성부들 중 적어도 하나의 탭 제어신호 생성부에서 생성된 복수 개의 탭 제어신호들을 선택하는 탭 제어신호 선택부; 상기 선택된 복수 개의 탭 제어신호들에 따른 복수 개의 전압 레벨들을 포함하는 데이터 송신 신호를 출력하여, 상기 출력된 데이터 송신 신호를 상기 적어도 하나의 채널 중 대응하는 채널을 통해 전송하는 송신 드라이버; 및 상기 적어도 하나의 채널 중 대응하는 채널을 통해 전송되는 데이터 송신 신호를 수신하고, 상기 수신된 데이터 송신 신호의 전압 레벨을 판별하여 상기 데이터 시퀀스를 복원하는 수신 드라이버;를 포함할 수 있다.

상기 수신 드라이버는 상기 복수 개의 전압 레벨들을 구분하기 위해 상기 데이터 송신 신호의 전송 방식에 따라 기준 전압을 설정하는 기준 전압 설정부; 상기 설정된 기준 전압을 이용하여 상기 수신된 데이터 송신 신호의 전압 레벨을 판별하는 판별부; 및 상기 판별된 전압 레벨을 이용하여 상기 데이터 시퀀스를 복원하는 데이터 시퀀스 복원부;를 포함할 수 있다.

상기 복수 개의 탭 제어신호 생성부들은 상기 데이터 송신 신호에 포함된 전압 레벨에 두 개의 데이터를 전송하도록 하는 복수 개의 탭 제어 신호들을 생성하는 제1 탭 제어신호 생성부; 및 상기 데이터 송신 신호에 포함된 전압 레벨에 하나의 데이터를 전송하도록 하는 복수 개의 탭 제어신호들을 생성하는 제2 탭 제어신호 생성부;를 포함하고, 상기 탭 제어신호 선택부는 채널에 따라 상기 제1 탭 제어신호 생성부 또는 상기 제2 탭 제어신호 생성부를 선택하고, 상기 송신 드라이버는 상기 제1 탭 제어신호 생성부에서 생성된 복수 개의 탭 제어신호들에 따른 복수 개의 전압 레벨들을 포함하는 제1 데이터 송신 신호 또는 상기 제2 탭 제어신호 생성부에서 생성된 복수 개의 탭 제어신호들에 따른 복수 개의 전압 레벨들을 포함하는 제2 데이터 송신 신호를 출력할 수 있다.

상기 수신 드라이버는 상기 복수 개의 전압 레벨들을 구분하기 위해 상기 전압 레벨에 따른 기준 전압을 각각 설정하는 제1 내지 제3 기준 전압 설정부; 상기 제1 내지 제3 기준 전압 설정부에서 각각 설정된 기준 전압을 이용하여 상기 수신된 데이터 송신 신호의 전압 레벨을 판별하는 제1 내지 제3 판별부; 및 상기 제1 내지 제3 판별부에서 판별된 전압 레벨을 이용하여 상기 데이터 시퀀스를 복원하는 복원부;를 포함할 수 있다.

상기 송신 드라이버가 상기 제1 데이터 송신 신호를 수신하는 경우 상기 제1 내지 제3 기준 전압 설정부 각각은 서로 다른 제1 내지 제3 기준 전압을 설정하고, 상기 제1 내지 제3 판별부는 모두 활성화되어 클럭 신호의 상승 에지 또는 하강 에지에 응답하고, 상기 제1 내지 제3 기준 전압을 이용하여 상기 제1 데이터 송신 신호의 전압 레벨을 판별하며, 상기 송신 드라이버가 상기 제2 데이터 송신 신호를 수신하는 경우 상기 제1 및 제2 기준 전압 설정부는 동일한 제4 기준 전압을 설정하고, 상기 제1 및 제2 판별부만 활성화되며, 클럭 신호의 상승 에지 또는 하강 에지에 응답하고, 상기 제4 기준 전압을 이용하여 상기 제2 데이터 송신 신호의 전압 레벨을 판별할 수 있다.

상기 송신 드라이버가 상기 제2 데이터 송신 신호를 수신하는 경우 상기 제1 판별부는 상기 클럭 신호가 반전된 신호의 상승 에지 또는 하강 에지에 응답하고, 상기 제2 판별부는 상기 클럭 신호의 상승 에지 또는 하강 에지에 응답할 수 있다.

본 발명의 일 실시 예에 따르면 다양한 채널 손실 환경에 따라 더 적합한 데이터 송신 신호를 전송하기 위한 전송 방법을 선택할 수 있으므로 더 효율적으로 데이터를 송수신 할 수 있다.

또한, 본 발명의 일 실시 예에 따라 저전력 유선 채널 송수신기는 접지에 가까운 저전압 드라이버를 사용하여 전류 소모를 줄일 수 있고 집적도의 효율을 극대화 할 수 있으므로 고속으로 데이터를 송수신할 수 있다.

또한, 본 발명의 일 실시 예에 따라 저전력 유선 채널 송신기에 포함된 송신 드라이버 및 저전력 유선 채널 수신기에 포함된 수신 드라이버에 포함된 판별부를 공통적으로 활용함으로써 칩 면적을 크게 증가시키지 않는 효과가 있다.

본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해 될 수 있을 것이다.

도 1은 본 발명의 일 실시 예에 따른 저전력 유선 채널 송신기의 구성을 개략적으로 도시한 블록도이다.
도 2a 내지 도 2d는 본 발명의 일 실시 예에 따른 데이터 신호 전송 방법을 설명하기 위한 도면을 나타낸 것이다.
도 3a 내지 3d는 본 발명의 또 다른 일 실시 예에 따른 저전력 유선 채널 송신기의 구성을 개략적으로 도시한 블록도 및 이를 설명하기 위한 도면을 나타낸 것이다.
도 4a 내지 4b는 본 발명의 일 실시 예에 따른 송신 드라이버의 구성을 개략적으로 도시한 블록도 및 이를 설명하기 위한 도면을 나타낸 것이다.
도 5는 본 발명의 일 실시 예에 따른 저전력 유선 채널 송수신기의 구성을 개략적으로 도시한 블록도이다.
도 6a 내지 도 6d는 본 발명의 일 실시 예에 따른 수신 드라이버의 구성을 개략적으로 도시한 블록도 및 이를 설명하기 위한 도면을 나타낸 것이다.
도 7a 및 도 7b는 본 발명의 일 실시 예에 따른 전송 방식에 따라 송신 드라이버에서 출력된 데이터 송신 신호의 파형을 나타낸 것이다.
도 8a 및 도 8b는 본 발명의 일 실시 예에 따른 송수신 드라이버를 테스트 하기 위한 테스트 킷 인쇄회로기판(Test Kit Printed Circuit Borad) 및 송수신 드라이버의 실제 구현 레이아웃의 일 예를 나타낸 것이다.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 게시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예들은 본 발명의 게시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.

본 명세서에서 "제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

본 명세서에서 각 단계들에 있어 식별부호(예를 들어, a, b, c 등)는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.

본 명세서에서, “가진다”, “가질 수 있다”, “포함한다” 또는 “포함할 수 있다”등의 표현은 해당 특징(예: 수치, 기능, 동작, 또는 부품 등의 구성요소)의 존재를 가리키며, 추가적인 특징의 존재를 배제하지 않는다.

또한, 본 명세서에 기재된 '~부'라는 용어는 소프트웨어 또는 FPGA(field-programmable gate array) 또는 ASIC과 같은 하드웨어 구성요소를 의미하며, '~부'는 어떤 역할들을 수행한다. 그렇지만 '~부'는 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. '~부'는 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 '~부'는 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로코드, 회로, 데이터 구조들 및 변수들을 포함한다. 구성요소들과 '~부'들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '~부'들로 결합되거나 추가적인 구성요소들과 '~부'들로 더 분리될 수 있다.

도 1은 본 발명의 일 실시 예에 따른 저전력 유선 채널 송신기의 구성을 개략적으로 도시한 블록도이다.

도 1을 참조하면, 본 발명의 일 실시 예에 따른 저전력 유선 채널 송신기(100)는 데이터 시퀀스 생성부(110), 직렬화기(120), 복수 개의 탭 제어신호 생성부들(130), 탭 제어신호 선택부(140) 및 송신 드라이버(150)를 포함할 수 있다.

데이터 시퀀스 생성부(110)는 전송하고자 하는 데이터 시퀀스를 생성할 수 있다.

본 발명의 일 실시 예에 따른 데이터 시퀀스 생성부(110)는 기 설정된 데이터 전송 속도를 가지는 복수 개의 독립적인 데이터 시퀀스를 생성할 수 있다. 구체적으로 본 발명의 일 실시 예에 따르면 기 설정된 데이터 전송 속도인 550Mbit/s의 데이터 전송 속도를 각각 가지는 8개의 독립적인 데이터 시퀀스를 생성할 수 있으며, 상술한 8개의 독립적인 데이터 시퀀스는 병렬로 나열될 수 있다. 단, 상술한 예시는 본 발명의 일 실시 예를 설명하기 위한 예시일 뿐 이에 한정되는 것은 아니며, 데이터 시퀀스 생성부(110)는 다양한 전송 속도를 가지는 복수 개의 독립적인 데이터 시퀀스를 생성할 수 있으며, 또한 한 개의 독립적인 비트 데이터를 생성할 수도 있다.

본 발명의 일 실시 예에 따른 직렬화기(120)는 데이터 시퀀스 생성부(110)에서 생성된 데이터 시퀀스를 인가 받을 수 있고, 인가된 데이터 시퀀스를 기 설정된 데이터 전송 속도로 직렬화하여 n개의 직렬 데이터 시퀀스로 출력할 수 있다.

본 발명의 일 실시 예에 따른 직렬화기(120)는 인가된 데이터 시퀀스를 입력 포트 별로 입력 받아 기 설정된 데이터 전송 속도로 직렬화하여 2개의 직렬 데이터 시퀀스인 제1 직렬 데이터 시퀀스 및 제2 직렬 데이터 시퀀스를 출력할 수 있다.

구체적으로, 직렬화기(120)는 데이터 시퀀스 생성부(110)에서 생성된 병렬로 나열된 8개의 독립적인 데이터 시퀀스를 8개의 입력포트에서 각각 550Mbit/s의 데이터 전송 속도로 입력 받을 수 있고, 입력 받은 병렬로 나열된 8개의 독립적인 데이터 시퀀스를 직렬화하여 2개의 출력포트에서 각각 2.2Gbit/s의 전송 속도를 가지는 제1 직렬 데이터 시퀀스 및 제2 직렬 데이터 시퀀스를 출력할 수 있다. 단, 상술한 예시는 본 발명의 일 실시 예를 설명하기 위한 예시일 뿐 이에 한정되는 것은 아니며 직렬화기(120)는 n개 입력 포트로 n개의 데이터 시퀀스를 인가 받을 수 있고, 입력 받은 n개의 데이터 시퀀스를 m개의 출력 포트에서 m개의 직렬 데이터 시퀀스를 출력할 수 있다.

복수 개의 탭 제어신호 생성부들(130)은 데이터 시퀀스 생성부(110)에서 생성된 데이터 시퀀스를 인가 받을 수 있고, 인가 받은 데이터 시퀀스를 미리 결정된 방법에 따라 조합하여 복수 개의 탭 제어신호들을 각각 생성할 수 있다.

또한, 본 발명의 또 다른 일 실시 예에 따른 복수 개의 탭 제어신호 생성부들(130)은 직렬화기(120)에 의해 데이터 시퀀스 생성부(110)에서 생성된 데이터 시퀀스가 직렬화되어 출력된 직렬화된 데이터 시퀀스를 인가 받을 수 있다. 구체적으로, 복수 개의 탭 제어신호 생성부들(130) 각각은 상술한 전송 속도가 각각 2.2Gbit/s인 전송속도를 가지는 제1 직렬 데이터 시퀀스 및 제2 직렬 데이터 시퀀스를 인가 받을 수 있으며, 인가 받은 제1 직렬 데이터 시퀀스 및 제2 직렬 데이터 시퀀스를 미리 결정된 방법에 따라 조합하여 복수 개의 탭 제어신호들을 생성할 수 있다.

탭 제어신호 선택부(140)는 채널 손실에 따라 복수 개의 탭 제어신호 생성부들(130) 중 적어도 하나의 탭 제어신호 생성부에서 생성된 복수 개의 탭 제어신호들을 선택할 수 있다.

본 명세서에서 채널 손실은 데이터 송신 신호가 채널을 지나는 경우 데이터 송신 신호의 주파수가 증가함에 따라 채널 이득이 감소하는 현상을 나타낸 것으로, 채널 이득이 감소하는 경우 데이터 송신 신호의 효율적인 전송이 어려운 문제가 있다.

송신 드라이버(150)는 탭 제어신호 선택부(140)에서 선택된 적어도 하나의 탭 제어신호 생성부에서 생성된 복수 개의 탭 제어신호들에 따른 복수 개의 전압 레벨들을 포함하는 데이터 송신 신호를 출력할 수 있고, 출력된 데이터 송신 신호를 채널을 통하여 전송할 수 있다.

본 발명의 일 실시 예에 따른 송신 드라이버(150)는 복수 개의 트랜지스터들을 포함할 수 있으며, 복수 개의 트랜지스터들은 탭 제어신호 선택부(140)에서 선택된 적어도 하나의 탭 제어신호 생성부에서 생성된 복수 개의 탭 제어신호들 각각에 따라 턴 온 또는 턴 오프 될 수 있다.

복수 개의 트랜지스터들 각각은 3단자 반도체 소자인 금속 산화막 반도체 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor, MOSFET)로 구현될 수 있다. 구체적으로, 복수 개의 금속 산화막 반도체 전계효과 트랜지스터들 각각은 N형 반도체나 P형 반도체의 채널로 구성된 NMOS 또는 PMOS일 수 있다.

본 발명의 일 실시 예에 따른 송신 드라이버(150)는 접지(GND)에 가까운 저전압의 공급 전압을 사용하여 고속데이터의 송수신을 저전력으로 동작 가능하게 할 수 있으며, 이 경우 복수 개의 트랜지스터들은 NMOS로 구현될 수 있다. 상술한 저전압은 0.6[V]일 수 있으나, 상술한 예시는 본 발명의 일 실시 예를 설명하기 위한 예시일 뿐 이에 한정되는 것은 아니다.

본 발명의 일 실시 예에 따른 송신 드라이버(150)는 복수 개의 트랜지스터들 및 복수 개의 트랜지스터 활성화 스위치들을 포함할 수 있다.

복수 개의 트랜지스터 활성화 스위치들은 복수 개의 트랜지스터들 각각과 직렬로 연결될 수 있고, 또한, 복수 개의 트랜지스터 활성화 스위치들은 복수 개의 트랜지스터들 각각을 활성화시키는 복수 개의 활성화 신호에 응답하여 턴 온 또는 턴 오프 될 수 있다.

본 발명의 일 실시 예에 따른 송신 드라이버(150)는 데이터 송신 신호를 전송하는 하는 경우 NRZ(Non-Return to Zero) 형식의 데이터 신호로 전송할 수 있다. NRZ 형식의 데이터 신호 전송 방법은 '1'과 '0'의 2진값 각각을 양(+)의 전압값과 부(-)의 전압값으로 변환된 데이터 신호를 전송하는 방법을 나타낸다. 또한, NRZ 형식의 데이터는 데이터의 각 비트 이후, 전압 레벨이 0으로 복귀하지 않는 형태의 데이터로서 RZ(Return to Zero) 형식의 데이터에 비해 고속 전송에 적합한 데이터 형태이다.

또한, 본 발명의 또 다른 일 실시 예에 따른 송신 드라이버(150)는 데이터 송신 신호를 전송하는 하는 경우 PAM-4(Pulse Amplitude Modulation-4) 형식의 데이터 신호로 전송할 수 있다. PAM-4 형식의 데이터 신호 전송 방법은 단위 간격(unit interval) 당 2 비트의 데이터 신호인‘00’, ‘01’, ‘10’ 및 ‘11’ 각각을 차례대로 제1 내지 제4 전압 레벨로 나타내어, 제1 내지 제4 전압 레벨로 조합된 데이터 신호를 전송할 수 있다. 상술한 NRZ 및 PAM-4 형식의 데이터 신호 전송 방법에 대해서는 이어지는 도 2a 내지 도 2d에서 후술하도록 한다.

따라서, 송신 드라이버는 PAM-4 방식과 NRZ 방식 송신을 위하여 각각 따로 구현되는 것이 아닌 하나의 송신 드라이버로 구현될 수 있으며, PAM-4 전송 방식에 필요한 전압 레벨과 NRZ 전송 방식에 필요한 전압 레벨을 모두 출력 가능하도록 설계되어 전력 소모와 집적도의 효율을 극대화 시킬 수 있다.

도 2a 내지 도 2d는 본 발명의 일 실시 예에 따른 데이터 신호 전송 방법을 설명하기 위한 도면을 나타낸 것이다.

도 2a는 본 발명의 일 실시 예에 따른 2x2Gbit/s PAM-4 형식의 데이터 신호의 파형을 나타낸 것이다.

도 2a를 참조하면, 본 발명의 일 실시 예에 따른 송신 드라이버는 데이터 송신 신호를 전송하는 하는 경우 데이터 송신 신호를 PAM-4(Pulse Amplitude Modulation-4) 형식의 데이터 신호로 전송할 수 있다. PAM-4 형식의 데이터 신호 전송 방법은 단위 간격(unit interval) 당 2 비트의 데이터 신호인‘00’을 제1 전압 레벨, ‘01’을 제2 전압 레벨, ‘10’을 제3 전압 레벨 및 ‘11’을 제4 전압 레벨로 나타낼 수 있고, 제1 내지 제4 전압 레벨을 조합하여 데이터 송신 신호를 전송할 수 있다. 도 2a는 제1 내지 제4 전압 레벨로 조합된 데이터 신호를 나타낸다.

구체적으로, 제1 내지 제4 전압 레벨 중 제1 전압 레벨이 가장 작으며, 제2 전압 레벨은 제1 전압 레벨 보다 크지만 제3 전압 레벨보다 낮으며, 제3 전압 레벨은 제2 전압 레벨보다 크지만 제4 전압 레벨보다 낮으며, 제4 전압 레벨은 제1 내지 제4 전압 레벨 중 가장 크다. 또한, 제1 내지 제4 전압 레벨 신호로 조합된 데이터 신호를 전송하는 경우 각 전압 레벨에 해당하는 데이터 신호를 기 설정된 속도로 전송할 수 있다. 도 2a를 참조하면 500ps 동안 동일한 전압 레벨이 유지될 수 있으며, 전압 레벨당 2개의 비트를 나타낸다. 단, 상술한 예시는 본 발명의 일 실시 예를 설명하기 위한 예시일 뿐 이에 한정되는 것은 아니다.

도 2b는 본 발명의 일 실시 예에 따른 4Gbit/s NRZ 형식의 데이터 신호의 파형을 나타낸 것이다.

도 2b를 참조하면, 본 발명의 일 실시 예에 따른 송신 드라이버는 데이터 송신 신호를 전송하는 하는 경우 NRZ(Non-Return to Zero) 형식의 데이터 신호로 전송할 수 있다.

NRZ 형식의 데이터 신호 전송 방법은 '1(High)'과 '0(Low)'의 2진값 각각을 양(+)의 전압 레벨과 음(-)의 전압 레벨로 변환된 데이터 신호를 전송하는 방법으로 ‘1’ 또는 ‘0’을 나타내는 하나의 펄스파형 시간 간격을 하나의 주기와 같게 하여 데이터 신호를 전송하는 방법을 나타낸 것이다.

구체적으로, 도 2a에서의 PAM-4 형식의 데이터 신호 파형과는 달리 NRZ 형식의 데이터 신호 파형은‘1’에서는 양의 전압 레벨로 ‘0’에서는 음의 전압 레벨로 전압 레벨당 하나의 비트 데이터 신호를 나타낸다. 도 2b를 참조하면 250ps 동안 전압 레벨이 유지될 수 있으며, 전압 레벨당 1개의 비트를 나타낸다.

이에 비해 RZ 형식의 데이터 전송 방법은 신호 중 ‘1(High)’ 신호가 들어왔을 경우, ‘1’ 레벨 유지 후 곧바로 ‘0(Low)’ 신호로 복귀하는 방법을 이용하여 비트 펄스 사이에서 반드시 일정시간 동안 0 레벨을 유지한 후 다음 신호를 전송할 수 있다.

따라서, NRZ 형식의 데이터는 데이터의 각 비트 이후, 전압 레벨이 0으로 복귀하지 않는 형태의 데이터로서 RZ(Return to Zero) 형식의 데이터에 비해 고속 전송에 적합한 데이터 형태이다.

도 2c는 본 발명의 일 실시 예에 따른 주파수에 따른 PAM-4 형식의 데이터 신호 전송 방법과 NRZ 형식의 데이터 신호 전송 방법을 비교하기 위한 그래프를 나타낸 것이다.

구체적으로, 도 2c는 동일한 데이터 속도에서의 PAM-4 형식의 데이터 신호 전송 방법과 NRZ 형식의 데이터 신호 전송 방법을 비교한 것으로, 가로축은 GHz의 주파수(frequency)를 세로축은 단위 대역폭당의 전력 밀도를 나타내는 스펙트럼 전력 밀도(Power Spectral Density, PSD)를 나타낸 것이다.

도 2c를 참조하면, 도 2c의 그래프는 PAM-4 형식의 데이터 신호 전송 속도와 NRZ 형식의 데이터 신호 전송 속도가 4Gbit/s로 동일한 경우에서 PAM-4 형식의 데이터 신호 및 NRZ 형식의 데이터 신호를 각각 나이퀴스트 속도로 나타낸 것이다.

나이퀴스트 속도는 펄스 응답의 끝 부분이 다른 부호에 주는 부호간 간섭(Intersymbol Interference, ISI) 없이 부호 전달 속도를 나타낸다.

따라서, PAM-4의 나이퀴스트 속도는 주파수 1GHz에서 스펙트럼 전력 밀도가 가장 높고, NRZ의 나이퀴스트 속도는 주파수 2GHz에서 스펙트럼 전력 밀도가 가장 높으므로, 동일한 데이터 전송 속도에서 스펙트럼 전력 밀도가 가장 높은 경우 PAM-4의 나이퀴스트 속도에서의 대역폭(bandwidth)은 NRZ의 나이퀴스트 속도에서의 대역폭의 절반인 장점이 있다.

단, 전압 관점에서는 PAM-4 형식의 데이터 신호 전송 방법으로 데이터 신호를 전송할 경우 NRZ 형식의 데이터 신호 전송 방법으로 전송하는 경우보다 1/3의 전압 레벨을 가지는 단점이 있다. 따라서, PAM-4 형식의 데이터 신호 전송 방법으로 데이터 신호를 전송할 경우 NRZ 형식의 데이터 신호 전송 방법으로 전송하는 경우보다 노이즈에 취약한 단점이 있다. 상술한 전압 관점에서 PAM-4 형식의 데이터 신호 전송 방법으로 데이터 신호를 전송할 경우 발생되는 노이즈로 인한 데이터 전송 신호의 손실을 채널 손실의 dB로 계산해보면 약 9.54dB의 손해가 있을 수 있다. 이에 관하여 도 2d를 함께 참조하여 설명하도록 한다.

도 2d는 본 발명의 일 실시 예에 따라 채널 환경에 따른 주파수 별 채널 이득을 나타낸 그래프이다.

도 2d를 참조하면, 유선 송수신 채널 환경은 주파수가 고주파로 증가할수록 채널 손실이 심해지는 경향을 가지는데, 채널 손실이 변화하는 크기의 차이에 따라서 저손실 채널과 고손실 채널로 분류할 수 있다.

저손실 채널의 경우 주파수가 1GHz에서 2GHz로 증가하는 경우 채널 이득에서의 차이는 9.54dB보다 작음을 확인할 수 있다. 이에 비해 고손실 채널의 경우 주파수가 1GHz에서 2GHz로 증가하는 경우 채널 이득에서의 차이는 9.54dB에 해당함을 알 수 있다. 따라서, 저손실 채널의 경우 주파수가 1/2의 차이에 해당하는 경우에도 채널 이득에서의 차이는 9.54dB보다 작은 반면 고손실 채널의 경우에서는 주파수가 1/2 차이에 해당하는 경우 채널 이득에서의 차이가 9.54dB이므로 주파수가 1/2 보다 더 크게 차이가 나는 경우 채널 이득에서의 차이는 9.54dB보다 더 크게 나타남을 확인할 수 있다.

따라서, 도 2c를 참조하여 도 2d를 설명하면 전압 관점에서 PAM-4 형식의 데이터 신호 전송 방법으로 데이터 신호를 전송할 경우 발생되는 노이즈로 인한 데이터 전송 신호의 손실을 채널 손실의 dB로 계산해보면 약 9.54dB의 손해가 있을 수 있으므로 저손실 채널에서는 NRZ 전송 방법이 PAM-4 전송 방법에 비하여 더 효과적이다.

이에 비해 고손실 채널의 경우에는 송수신하려는 주파수에서의 채널 이득과 송수신하려는 주파수의 1/2에 해당하는 주파수에서의 채널 이득의 차이는 9.54dB에 해당하므로 동일한 데이터 전송 속도에서 PAM-4의 나이퀴스트 속도에서의 대역폭(bandwidth)은 NRZ의 나이퀴스트 속도에서의 대역폭의 절반인 장점이 있으므로, PAM-4 전송방식이 NRZ 전송방식에 비해 더욱 효과적임을 알 수 있다.

따라서, 본 발명의 일 실시 예에 따른 송신 드라이버(150)는 데이터 송신 신호를 전송하는 하는 경우 채널 손실에 따라 NRZ(Non-Return to Zero) 형식의 데이터 신호로 전송할 수도 있고, PAM-4(Pulse Amplitude Modulation-4) 형식의 데이터 신호로 전송할 수 있도록 구현될 수 있다. 상술한 내용에 관하여 후술하도록 한다.

도 3a 내지 3d는 본 발명의 또 다른 일 실시 예에 따른 저전력 유선 채널 송신기의 구성을 개략적으로 도시한 블록도 및 이를 설명하기 위한 도면을 나타낸 것이다.

도 3a는 본 발명의 또 다른 일 실시 예에 따른 저전력 유선 채널 송신기(100)의 구성을 개략적으로 도시한 블록도로, 저전력 유선 채널 송신기(100)는 데이터 시퀀스 생성부(110), 직렬화기(120), 제1 탭 제어신호 생성부(131), 제2 탭 제어신호 생성부(132), 탭 제어신호 선택부(140) 및 송신 드라이버(150)를 포함할 수 있다.

본 발명의 일 실시 예에 따른 데이터 시퀀스 생성부(110)는 기 설정된 데이터 전송 속도를 가지는 복수 개의 독립적인 데이터 시퀀스를 생성할 수 있다.

본 발명의 일 실시 예에 따른 복수 개의 탭 제어신호 생성부들은 제1 탭 제어신호 생성부(131) 및 제2 탭 제어신호 생성부(132)를 포함할 수 있다.

본 발명의 일 실시 예에 따른 제1 탭 제어신호 생성부(131) 및 제2 탭 제어신호 생성부(132) 각각은 데이터 시퀀스 생성부(110)에서 생성된 데이터 시퀀스를 인가 받을 수 있고, 인가 받은 데이터 시퀀스를 미리 결정된 방법에 따라 조합하여 복수 개의 탭 제어신호들을 각각 생성할 수 있다.

또한, 본 발명의 또 다른 일 실시 예에서는 데이터 시퀀스 생성부(110)가 데이터 시퀀스를 생성할 수 있고, 직렬화기(120)가 데이터 시퀀스 생성부(110)에서 생성된 데이터 시퀀스를 인가 받아, 인가된 데이터 시퀀스를 기 설정된 데이터 전송 속도로 직렬화하여 n개의 직렬 데이터 시퀀스로 출력할 수 있다.

본 명세서에서는 설명의 편의를 위해 직렬화기(120)는 데이터 시퀀스를 인가 받아, 인가 받은 데이터 시퀀스를 직렬화하여 2개의 직렬 데이터 시퀀스인 제1 직렬 데이터 시퀀스 및 제2 직렬 데이터 시퀀스를 출력하는 것으로 설명하지만 이에 한정되는 것은 아니다.

본 발명의 일 실시 예에 따른 제1 탭 제어신호 생성부(131) 및 제2 탭 제어신호 생성부(132) 각각은 직렬화기(120)가 출력한 제1 직렬 데이터 시퀀스 및 제2 직렬 데이터 시퀀스를 인가 받을 수 있고, 인가 받은 제1 및 제2 직렬 데이터 시퀀스를 미리 결정된 방법에 따라 조합하여 복수 개의 탭 제어신호들을 각각 생성할 수 있다.

송신 드라이버(150)가 데이터 송신 신호를 출력하여 채널로 전송할 경우, 본 발명의 일 실시 예에 따른 제1 탭 제어 신호 생성부(131)는 데이터 송신 신호에 포함된 하나의 전압 레벨에 두 개의 데이터를 포함시켜 전송하도록 하는 복수 개의 탭 제어 신호들을 생성할 수 있다.

송신 드라이버(150)가 데이터 송신 신호를 출력하여 채널로 전송할 경우, 본 발명의 일 실시 예에 따른 제2 탭 제어 신호 생성부(132)는 데이터 송신 신호에 포함된 하나의 전압 레벨에 하나의 데이터를 포함시켜 전송하도록 하는 복수 개의 탭 제어 신호들을 생성할 수 있다.

제1 탭 제어신호 생성부(131) 및 제2 탭 제어신호 생성부(132)는 도 3b 내지 3d에서 후술하도록 한다.

본 발명의 일 실시 예에 따른 탭 제어신호 선택부(140)는 채널 손실에 따라 제1 탭 제어신호 생성부(131)에서 생성된 복수 개의 탭 제어신호들 또는 제2 탭 제어신호 선택부(132)에서 생성된 복수 개의 탭 제어신호들을 선택할 수 있다. 탭 제어신호 선택부(140)에 의해 선택된 탭 제어신호 생성부에서 생성된 복수 개의 탭 제어신호들은 송신 드라이버(150)에 인가될 수 있다.

본 발명의 일 실시 예에 따른 송신 드라이버(150)는 탭 제어신호 선택부(140)에서 선택된 탭 제어신호 생성부에서 생성된 복수 개의 탭 제어신호들에 따른 복수 개의 전압 레벨들을 포함하는 데이터 송신 신호를 출력할 수 있고, 출력된 데이터 송신 신호를 채널을 통하여 전송할 수 있다.

본 발명의 일 실시 예에 따른 송신 드라이버(150)는 복수 개의 트랜지스터들을 포함할 수 있으며, 복수 개의 트랜지스터들은 탭 제어신호 선택부(140)에서 선택된 탭 제어신호 생성부에서 생성된 복수 개의 탭 제어신호들 각각에 따라 턴 온 또는 턴 오프 될 수 있다.

본 발명의 일 실시 예에 따른 송신 드라이버(150)가 제1 탭 제어신호 생성부(131)에서 생성된 복수 개의 탭 제어신호들을 인가 받은 경우 송신 드라이버(150)는 데이터 송신 신호를 PAM-4 방식으로 전송할 수 있다. 구체적으로, 제1 탭 제어신호 생성부(131)에서의 출력은 제1 직렬 시퀀스 데이터 및 제2 직렬 시퀀스 데이터가 ‘00’일 때 송신 드라이버가 가장 낮은 접지(GND)의 전압을 전송하는 탭 제어신호를 생성하고, ‘01’, ‘10’ 및 ‘11’일 때 송신 드라이버가 각각 1/3 x VDD, 2/3 x VDD 및 VDD의 출력 전압을 가지도록 탭 제어신호를 생성할 수 있다.

또한, 본 발명의 일 실시 예에 따라 송신 드라이버(150)가 제2 탭 제어신호 생성부(132)에서 생성된 복수 개의 탭 제어신호들을 인가 받은 경우 송신 드라이버(150)는 데이터 송신 신호를 NRZ 방식으로 전송할 수 있다. 구체적으로, 제2 탭 제어신호 생성부(132)는 순차적으로 전송되는 제1 직렬 데이터 시퀀스 2개와 제2 직렬 데이터 시퀀스 1개를 저장하여 데이터의 변화가 가장 심한 ‘101’ 또는 ‘010’의 패턴으로 탭 제어 신호를 생성하면 송신 드라이버의 출력은 GND 부터 VDD까지 최대의 스윙을 가지며, 상대적으로 변화가 적은 이외의 패턴으로 탭 제어신호를 생성하면 송신 드라이버의 출력은 채널의 손실에 따라 조절 가능한 GND와 VDD 사이의 중간 값에서 스윙할 수 있다.

따라서, 채널 손실에 따라 제1 탭 제어신호 생성부(131) 또는 제2 탭 제어신호 생성부(132)에서 생성된 복수 개의 탭 제어신호를 전송 받은 송신 드라이버는 고주파수 성분을 증폭시키는 효과가 있다.

이때, 송신 드라이버는 PAM-4 방식과 NRZ 방식 송신을 위하여 각각 따로 구현되는 것이 아닌 하나의 송신 드라이버로 구현될 수 있으며, PAM-4 전송 방식에 필요한 전압 레벨과 NRZ 전송 방식에 필요한 전압 레벨을 모두 출력 가능하도록 설계되어 전력 소모와 집적도의 효율을 극대화 시킬 수 있다.

또한, 본 발명의 일 실시 예에 따른 송신 드라이버는 NRZ 방식으로 데이터 송신 신호를 전송할 경우 클럭 신호의 상승 에지 및 하강 에지를 모두 사용하는 Half-rate로 동작하여, 하나의 기 설정된 클럭 속도로 PAM-4 전송 방식과 NRZ 전송 방식 모두 동일한 데이터 전송 속도를 얻을 수 있다. 따라서, NRZ 전송 방식으로 고속 데이터 송신 신호를 전송 시 부호간 간섭 노이즈를 감소시킬 수 있다.

단, 상술한 예시는 본 발명의 일 실시 예를 설명하기 위한 예시일 뿐 이에 한정되는 것은 아니다.

도 3b는 본 발명의 일 실시 예에 따른 제1 탭 제어신호 생성부(131)의 구성을 개략적으로 도시한 블록도이다.

도 3b를 참조하면, 본 발명의 일 실시 예에 따른 제1 탭 제어신호 생성부(131)는 제1 지연부(131a) 및 제2 지연부(131b)를 포함할 수 있다.

본 발명의 일 실시 예에 따른 제1 지연부(131a)는 직렬화기(120)에서 출력된 제1 직렬 데이터 시퀀스를 지연시킬 수 있고, 제1 지연부(131a)는 제1 직렬 데이터 시퀀스가 지연된 제1 지연 신호 및 상기 제1 지연 신호가 반전된 신호를 출력할 수 있다.

또한, 본 발명의 일 실시 예에 따른 제2 지연부(131b)는 직렬화기(120)에서 출력된 제2 직렬 데이터 시퀀스를 지연시킬 수 있고, 제2 지연부(131b)는 제2 직렬 데이터 시퀀스가 지연된 제2 지연 신호 및 제2 지연 신호가 반전된 신호를 출력할 수 있다.

본 발명의 일 실시 예에 따른 제1 탭 제어신호 생성부(131)는 상술한 제1 지연신호, 제1 지연 신호가 반전된 신호, 제2 지연 신호 및 제2 지연 신호가 반전된 신호를 포함하는 복수 개의 탭 제어신호들을 생성할 수 있다.

본 발명의 일 실시 예에 따른 제1 지연부(131a) 및 제2 지연부(131b) 각각은 클럭 신호의 상승 에지 및 하강 에지 각각에 응답하여 제1 직렬 데이터 시퀀스 및 제2 직렬 데이터 시퀀스를 지연시킬 수 있다.

도 3b를 참조하면, 본 발명의 일 실시 예에 따른 제1 지연부(131a) 및 제2 지연부(131b) 각각은 클럭 신호의 상승 에지에 응답하여 입력 신호를 클럭 펄스의 시간 간격만큼 지연시켜 출력하는 D 플립플롭으로 구현될 수 있다.

탭 제어신호 선택부가 상술한 구성을 포함하는 제1 탭 제어신호 생성부(131)를 선택하는 경우 송신 드라이버는 제1 탭 제어신호 생성부(131)에서 생성된 복수 개의 탭 제어신호들에 따른 복수 개의 전압 레벨들을 포함하는 데이터 송신 신호를 출력할 수 있고, 출력된 데이터 송신 신호를 채널을 통하여 전송할 수 있다. 구체적으로, 송신 드라이버는 제1 탭 제어신호 생성부(131)에서 생성된 복수 개의 탭 제어신호들에 따라 턴 온 또는 턴 오프 될 수 있는 복수 개의 트랜지스터들을 포함하여 복수 개의 전압 레벨들을 포함하는 데이터 송신 신호를 출력할 수 있다.

또한, 본 발명의 일 실시 예에 따른 송신 드라이버가 제1 탭 제어신호 생성부(131)에서 생성된 복수 개의 탭 제어신호들을 인가받은 경우 송신 드라이버는 데이터 송신 신호를 출력하여 PAM-4 방식으로 전송할 수 있다.

도 3c는 본 발명의 일 실시 예에 따른 제2 탭 제어신호 생성부(132)의 구성을 개략적으로 도시한 블록도이다.

도 3c를 참조하면, 본 발명의 일 실시 예에 따른 제2 탭 제어신호 생성부(132)는 래치부(132a) 및 탭 제어신호 조합부(132b)를 포함할 수 있다.

본 발명의 일 실시 예에 따른 제2 탭 제어신호 생성부(132)는 직렬화기(120)에서 출력된 제1 직렬 데이터 시퀀스 및 상기 제2 직렬 데이터 시퀀스를 순차적으로 래치할 수 있고, 클럭 신호의 상승 에지 또는 하강 에지에 응답하여 순차적으로 래치된 복수 개의 래치 신호들 중 미리 지정된 래치 신호들을 선택하여 복수 개의 탭 제어 신호들을 생성할 수 있다.

본 명세서에서 래치는 클럭이 주어짐으로써 그 시점에서 입력측에 존재하고 있던 데이터 시퀀스를 받아들이고, 받아들인 데이터 시퀀스를 다음 클럭이 주어지기까지 출력단에 계속 유지하는 것을 나타낸다. 래치는 입력에 해당하는 데이터 시퀀스의 변화가 있던 없던 상관없이 출력단에 계속 유지하는 것을 나타낸다.

본 발명의 일 실시 예에 따른 래치부(132a)는 직렬화기(120)에서 출력된 제1 직렬 데이터 시퀀스를 래치하여 복수 개의 제1 래치 신호들을 획득할 수 있고, 또한 래치부(132a)는 직렬화기(120)에서 출력된 제2 직렬 데이터 시퀀스를 래치하여 복수 개의 제2 래치 신호들을 획득할 수 있다.

본 발명의 일 실시 예에 따른 탭 제어신호 조합부(132b)는 래치부(132a)에서 획득된 복수 개의 제1 래치 신호들 및 상기 복수 개의 제2 래치 신호들 중에서 미리 지정된 복수 개의 래치 신호들과 미리 지정된 복수 개의 래치 신호들이 반전된 복수 개의 래치 신호들을 인가 받을 수 있다. 본 발명의 일 실시 예에 따른 탭 제어신호 조합부(132b)는 클럭 신호의 상승 에지 또는 하강 에지에 응답하여 인가 받은 미리 지정된 복수 개의 래치 신호들 및 미리 지정된 복수 개의 래치 신호들이 반전된 복수 개의 래치 신호들 중에서 미리 설정된 개수의 탭 제어 신호들을 생성할 수 있다.

또한, 본 발명의 일 실시 예에 따른 송신 드라이버가 제2 탭 제어신호 생성부(132)에서 생성된 복수 개의 탭 제어신호들을 인가받은 경우 송신 드라이버는 데이터 송신 신호를 출력하여 NRZ 방식으로 전송할 수 있다.

도 3d는 본 발명의 일 실시 예에 따른 제1 탭 제어신호 생성부(131) 및 제2 탭 제어신호 생성부(132)를 설명하기 위한 도면을 나타낸 것이다.

도 3d를 참조하면, 본 발명의 일 실시 예에 따른 복수 개의 탭 제어신호 생성부들(130)은 제1 탭 제어신호 생성부(131) 및 제2 탭 제어신호 생성부(132)를 포함할 수 있다.

본 발명의 일 실시 예에 따른 제1 탭 제어신호 생성부(131)는 직렬화기(120)에서 출력된 제1 직렬 데이터 시퀀스를 지연시키는 제1 지연부(131a) 및 직렬화기(120)에서 출력된 제2 직렬 데이터 시퀀스를 지연시키는 제2 지연부(131b)를 포함하며, 제1 지연부(131a)는 제1 직렬 데이터 시퀀스가 지연된 제1 지연 신호 및 제1 지연 신호가 반전된 신호를 출력할 수 있고, 제2 지연부(131b)는 제2 직렬 데이터 시퀀스가 지연된 제2 지연 신호 및 제2 지연 신호가 반전된 신호를 출력할 수 있다.

도 3d를 참조하면, 본 발명의 일 실시 예에 따른 제1 지연부(131a) 및 제2 지연부(131b)는 클럭 신호의 상승 에지 또는 하강 에지에 응답하여 입력 신호를 클럭 펄스의 시간 간격만큼 지연시켜 출력하는 D 플립플롭으로 구현될 수 있으며, 제1 지연부(131a)는 직렬화기(120)에서 출력된 2.2Gbit/s의 전송속도를 가지는 제1 직렬 데이터 시퀀스인 D<0>를 인가받을 수 있으며, 제2 지연부(131b)는 직렬화기(120)에서 출력된 2.2Gbit/s의 전송속도를 가지는 제2 직렬 데이터 시퀀스인 D<1>를 인가받을 수 있다.

상술한 클럭 신호는 클럭 주파수가 2.2GHz인 클럭 신호일 수 있으나, 상술한 클럭 주파수는 본 발명의 일 실시 예를 설명하기 위한 예시일 뿐 이에 한정되는 것은 아니다.

본 발명의 일 실시 예에 따른 제1 지연부(131a)는 클럭 신호의 상승 에지에 응답하여 입력 신호인 D<0>를 2.2Gbit/s의 전송속도를 가지며 클럭 펄스의 시간 간격만큼 지연시킨 D0 및 2.2Gbit/s의 전송속도를 가지며 D0가 반전된 신호인 D1의 탭 제어신호들을 출력할 수 있다.

본 발명의 일 실시 예에 따른 제2 지연부(131b)는 클럭 신호의 상승 에지에 응답하여 입력 신호인 D<1>를 2.2Gbit/s의 전송속도를 가지며 클럭 펄스의 시간 간격만큼 지연시킨 D2 및 2.2Gbit/s의 전송속도를 가지며 D2가 반전된 신호인 D3의 탭 제어신호들을 출력할 수 있다.

따라서, 본 발명의 일 실시 예에 따른 제1 탭 제어신호 생성부(131)에서 생성된 복수 개의 탭 제어신호들은 각각 2.2Gbit/s의 전송속도를 가진 D0, D1, D2 및 D3를 포함할 수 있다.

본 발명의 일 실시 예에 따른 제2 탭 제어신호 생성부(132)는 직렬화기(120)에서 출력된 제1 직렬 데이터 시퀀스 및 제2 직렬 데이터 시퀀스 각각을 래치하여 복수 개의 래치 신호들 및 복수 개의 래치 신호들이 반전된 복수 개의 래치 신호들을 획득하는 래치부(132a) 및 클럭 신호에 응답하여 인가받은 미리 지정된 복수 개의 래치 신호들 및 미리 지정된 복수 개의 래치 신호들이 반전된 복수 개의 래치 신호들 중에서 미리 설정된 개수의 탭 제어 신호들을 생성하는 탭 제어신호 조합부(132b)를 포함할 수 있다.

본 발명의 일 실시 예에 따른 래치부(LTU)(132a)는 각각 복수 개의 래치가 연결된 래치 릴레이로 구현되는 제1 래치부(LT1) 및 제2 래치부(LT2)를 포함하고, 제1 래치부(LT1)는 직렬화기(120)에서 출력된 2.2Gbit/s의 전송속도를 가지는 제1 직렬 데이터 시퀀스인 D<0>를 인가받아 전달할 수 있으며, 제2 래치부(LT2)는 직렬화기(120)에서 출력된 2.2Gbit/s의 전송속도를 가지는 제2 직렬 데이터 시퀀스인 D<1>를 인가받아 전달할 수 있다.

본 발명의 일 실시 예에 따른 제1 래치부(LT1)는 D<0>를 인가받아 클럭 신호의 상승 에지 또는 하강 에지에 응답하여 순차 전달하며, 제2 래치부(LT2)는 D<1>을 인가받아 클럭 신호의 상승 에지 또는 하강 에지에 응답하여 순차 전달할 수 있다.

본 발명의 일 실시 예에 따른 제2 래치부(LT2)는 제1 래치부(LT1)보다 1개 더 많은 개수의 래치를 구비하여, 더 많은 데이터 비트를 래치하도록 구성될 수 있으나, 이에 한정되는 것은 아니다.

도 3d는 래치부(132a)에서 D<1>를 인가받는 제2 래치부(LT2)는 D<0>를 인가받는 제1 래치부(LT1) 보다 1개 더 많은 개수의 래치를 포함하여 제1 래치부(LT1)는 2개의 래치(L)를 구비하는 반면, 제2 래치부(LT2)는 3개의 래치(L)를 구비하는 경우를 도시하였으나, 이에 한정되는 것은 아니다.

제1 래치부(LT1)과 제2 래치부(LT2)의 복수 개의 래치(L) 각각은 클럭 신호의 상승 에지 또는 하강 에지 중 하나에 응답하여 제1 직렬 데이터 시퀀스 및 제2 직렬 데이터 시퀀스의 1 비트를 인가받아 전달할 수 있다.

본 명세서에서 서로 다른 시간 간격은 데이터 시퀀스의 UI(Unit Interval)로 정의되고, 본 발명의 일 실시 예에 따른 복수 개의 래치(L) 각각은 데이터 시퀀스를 0.5UI만큼 지연시킬 수 있다.

일 예로, 도 3d에 도시된 제1 래치부(LT1)에서 2개의 래치가 순차적으로 하강 에지 및 상승 에지에 응답하여 동작하는 경우, 제2 래치부(LT2)의 3개의 래치(L)는 순차적으로 클럭 신호의 하강 에지, 상승 에지 및 하강 에지에 응답하여 동작하도록 구성될 수 있다. 상기한 구성에 따라 제1 래치부(LT1)는 제1 직렬 데이터 시퀀스인 D<0>을 클럭 신호의 반주기 단위로 순차적으로 전달하여 2개 제1 래치 신호(YO, XO)를 출력하고, 제2 래치부(LT2)는 제2 직렬 데이터 시퀀스인 D<1>을 클럭 신호의 반주기 단위로 순차적으로 전달하여 3개의 제2 래치 신호(Z1, Y1, X1)를 출력할 수 있다. 2개 제1 래치 신호(Y0, X0) 중 제1-1 래치 신호(Y0)는 제1-2 래치 신호(X0)보다 클럭 신호의 반주기 앞선 신호이고, 3개 제2 래치 신호(Z1, Y1, X1) 중 제2-1 래치 신호(Z1)는 제2-2 래치 신호(Y1) 및 제2-3 래치 신호(X1)보다 각각 클럭 신호의 반주기 및 1주기 앞선 신호를 나타낼 수 있다.

본 발명의 일 실시 예에 따른 탭 신호 조합부(132b)는 각각 복수 개의 래치 신호(Y1, Y0, X0, Z1) 및 각각의 복수 개의 래치 신호(Y1, Y0, X0, Z1)가 반전된 신호를 인가 받을 수 있으며, 클럭 신호의 레벨에 따라 인가된 각각 복수 개의 래치 신호(Y1, Y0, X0, Z1) 및 각각의 복수 개의 래치 신호(Y1, Y0, X0, Z1)가 반전된 신호로부터 선택 또는 조합하여 4.4Gbit/s의 전송 속도를 가지는 복수 개의 탭 제어신호들(D0, D1, D2 및 D3)을 출력할 수 있다.

따라서, 송신 드라이버는 상술한 제1 탭 제어신호 생성부(131) 또는 제2 탭 제어신호 생성부(132)에서 생성된 복수 개의 탭 제어신호들(D0, D1, D2 및 D3)로부터 복수 개의 전압 레벨들을 포함하는 데이터 송신 신호를 출력할 수 있다. 송신 드라이버에 대하여 후술하는 도4a 내지 4b에서 구체적으로 설명하도록 한다.

도 4a 내지 4b는 본 발명의 일 실시 예에 따른 송신 드라이버의 구성을 개략적으로 도시한 블록도 및 이를 설명하기 위한 도면을 나타낸 것이다.

도 4a는 본 발명의 일 실시 예에 따른 송신 드라이버(150)의 구성을 개략적으로 도시한 블록도를 나타낸 것이다.

도 4a를 참조하면, 본 발명의 일 실시 예에 따른 송신 드라이버(150)는 복수 개의 트랜지스터들(150a) 및 복수 개의 트랜지스터 활성화 스위치들(150b)을 포함할 수 있다.

본 발명의 일 실시 예에 따른 복수 개의 트랜지스터들(150a)은 복수 개의 탭 제어신호들 각각에 따라 턴 온 또는 턴 온프 되어 구동될 수 있다.

본 발명의 일 실시 예에 따른 복수 개의 트랜지스터 활성화 스위치들(150b) 각각은 복수 개의 트랜지스터들(150a) 각각과 직렬로 연결될 수 있으며, 복수 개의 트랜지스터 활성화 스위치들(150b) 각각은 직렬로 연결된 복수 개의 트랜지스터들(150a) 각각을 활성화시키는 활성화 신호에 응답하여 턴 온 또는 턴 오프 될 수 있다.

또한, 송신 드라이버(150)는 복수 개의 트랜지스터들(150a) 및 복수 개의 트랜지스터 활성화 스위치들(150b)과 직렬로 연결되는 저항을 더 포함할 수 있다.

또한, 본 발명의 일 실시 예에 따른 송신 드라이버(150)는 도 3d에서 설명한 바와 같이 복수 개의 탭 제어신호들(D0, D1, D2 및 D3)을 인가 받을 수 있고, 송신 드라이버(150)에 포함된 복수 개의 트랜지스터들(150a) 각각은 복수 개의 탭 제어신호들(D0, D1, D2 및 D3)에 응답하여 각각 턴 온 또는 턴 오프 될 수 있다. 따라서, 본 발명의 일 실시 예에 따른 송신 드라이버(150)는 복수 개의 탭 제어신호들(D0, D1, D2 및 D3)에 응답하여 턴 온 또는 턴 오프 되는 복수 개의 트랜지스터들(150a) 및 복수 개의 트랜지스터들(150a)를 활성화시키는 활성화 신호에 응답하여 턴 온 또는 턴 오프 될 수 있는 복수 개의 트랜지스터 활성화 스위치들(150b)에 의해 복수 개의 전압 레벨들로 이루어진 데이터 송신 신호를 출력할 수 있고, 출력된 데이터 송신 신호를 채널을 통하여 전송할 수 있다.

본 발명의 또 다른 일 실시 예에 따른 송신 드라이버(150)는 데이터 송신 신호에 포함된 전압 레벨들을 1차로 조절하는 제1 송신 드라이버 및 데이터 송신 신호에 포함된 전압 레벨들을 2차로 조절하는 제2 송신 드라이버를 포함할 수 있으며, 송신 드라이버(150)는 N개로 세그먼트 된 제1 송신 드라이버 및 N개로 세그먼트 된 제2 송신 드라이버를 구비할 수 있다.

본 발명의 일 실시 예에 따른 제1 송신 드라이버는 복수 개의 탭 제어신호들(D0, D1, D2 및 D3) 중 2개의 탭 제어 신호(D0, D1)에 응답하여 턴 온 또는 턴 오프 될 수 있는 제1-1 및 제1-2 트랜지스터를 포함할 수 있으며, 또한, 제1 송신 드라이버는 제1-1 및 제1-2 트랜지스터와 각각 직렬로 연결되어 제1-1 및 제1-2 트랜지스터를 활성화 시키는 제1 활성화 신호에 응답하여 턴 온 또는 턴 오프 되는 제1-1 및 제1-2 활성화 스위치를 포함할 수 있다. 상술한 제1 송신 드라이버가 N개로 세그먼트 된 경우 제1 송신 드라이버의 개수에 따라 제1 활성화 신호도 N개일 수 있다. 따라서, N번째 제1 송신 드라이버에 포함된 복수 개의 트랜지스터 활성화 스위치들은 N번째 제1 활성화 신호에 응답하여 턴 온 또는 턴 오프 될 수 있다. 제2 송신 드라이버는 복수 개의 탭 제어신호들(D0, D1, D2 및 D3) 중 2개의 탭 제어 신호(D2, D3)에 응답하여 턴 온 또는 턴 오프 될 수 있는 제2-1 및 제2-2 트랜지스터를 포함할 수 있으며, 또한, 제2 송신 드라이버는 제2-1 및 제2-2 트랜지스터와 각각 직렬로 연결되어 제2-1 및 제2-2 트랜지스터를 활성화시키는 제2 활성화 신호에 응답하여 턴 온 또는 턴 오프 되는 제2-1 및 제2-2 활성화 스위치를 포함할 수 있다. 상술한 제2 송신 드라이버가 N개로 세그먼트 된 경우 제2 송신 드라이버의 개수에 따라 제2 활성화 신호도 N개일 수 있다. 따라서, N번째 제2 송신 드라이버에 포함된 복수 개의 트랜지스터 활성화 스위치들은 N번째 제2 활성화 신호에 응답하여 턴 온 또는 턴 오프 될 수 있다

상술한 제1-1, 1-2, 2-1 및 2-2 트랜지스터들 각각은 NMOS 또는 PMOS로 구현될 수 있다. 본 발명의 일 실시 예에 따라 복수 개의 트랜지스터들(150a)은 NMOS로 구현된 경우 접지(GND)에 가까운 저전압의 공급 전압을 사용하여 송신 드라이버(150)가 데이터 신호를 고속으로 송수신하는 경우에도 저전력으로 동작 가능하게 할 수 있다. 상술한 저전압은 0.6[V]일 수 있으나, 상술한 예시는 본 발명의 일 실시 예를 설명하기 위한 예시일 뿐 이에 한정되는 것은 아니다.

이하 도 4b를 함께 참조하여 구체적으로 설명하도록 한다.

도 4b는 본 발명의 일 실시 예에 따른 송신 드라이버의 동작을 설명하기 위한 도면을 나타낸 것이다.

도 4b를 참조하면, 본 발명의 일 실시 예에 따른 탭 제어신호 선택부(140)는 도 3d에서 상술한 바와 같이 제1 탭 제어신호 생성부(131)에서 생성된 2.2 Gbit/s의 전송속도를 가지는 복수 개의 탭 제어신호들(D0, D1, D2 및 D3) 및 제2 탭 제어신호 생성부(132)에서 생성된 4.4 Gbit/s의 전송속도를 가지는 복수 개의 탭 제어신호들(D0, D1, D2 및 D3) 중 하나의 탭 제어신호 생성부에서 생성된 복수 개의 탭 제어신호들을 선택할 수 있다.

본 발명의 일 실시 예에 따른 탭 제어신호 선택부(140)는 여러 개의 입력선 중에서 하나를 선택하여 단일 출력선으로 연결하는 조합회로인 멀티 플렉서(Multiplexer, MUX)(140a)로 구현될 수 있다.

본 발명의 일 실시 예에 따른 멀티 플렉서(140a)는 8개의 입력선에 제1 탭 제어신호 생성부(131)에서 생성된 2.2 Gbit/s의 전송속도를 가지는 복수 개의 탭 제어신호들(D0, D1, D2 및 D3) 및 제2 탭 제어신호 생성부(132)에서 생성된 4.4 Gbit/s의 전송속도를 가지는 복수 개의 탭 제어신호들(D0, D1, D2 및 D3)을 입력받을 수 있다. 멀티 플렉서(140a)는 입력받은 8개의 탭 제어신호들 중 제1 탭 제어신호 생성부(131)에서 생성된 4개의 탭 제어신호들을 선택하거나 또는 제2 탭 제어신호 생성부(132)에서 생성된 4개의 탭 제어신호들을 선택할 수 있다.

본 발명의 일 실시 예에 따른 저전력 유선 채널 송신기는 송신 드라이버(151)를 드라이빙 하도록 멀티 플렉서(140a)에서 선택된 복수 개의 탭 제어신호들의 타이밍을 조절하는 타이밍 조절부(141)를 포함할 수 있다. 타이밍 조절부(141)는 멀티 플렉서(140a)에서 출력되는 출력 경로 상에서 선택된 4개의 탭 제어신호들 간의 타이밍이 미스매치되는 것을 최소화시켜 4개의 탭 제어신호들(D0, D1, D2 및 D3)을 송신 드라이버(151)로 전달할 수 있다.

본 발명의 일 실시 예에 따른 송신 드라이버(151)는 타이밍이 조절된 4개의 탭 제어신호들(D0, D1, D2 및 D3)을 인가 받을 수 있다.

구체적으로, 도4b에 도시된 도면에서 송신 드라이버(151)는 데이터 송신 신호에 포함된 전압 레벨들을 1차로 조절하며 5개로 세그먼트 된 제1 송신 드라이버(151-1) 및 데이터 송신 신호에 포함된 전압 레벨들을 2차로 조절하며 5개로 세그먼트 되는 제2 송신 드라이버(151-2)를 포함할 수 있다.

본 발명의 일 실시 예에 따른 제1 송신 드라이버(151-1)는 4개의 탭 제어신호들(D0, D1, D2 및 D3) 중 2개의 탭 제어신호인 D0 및 D1을 인가받을 수 있고, 제2 송신 드라이버(151-2)는 4개의 탭 제어신호들(D0, D1, D2 및 D3) 중 2개의 탭 제어신호인 D2 및 D3을 인가받을 수 있다.

제1 송신 드라이버(151-1)에는 제1-1 NMOS, 제1-1 활성화 스위치, 제1-1 저항, 제1-2 NMOS, 제1-2 활성화 스위치 및 제1-2 저항을 포함할 수 있다.

본 발명의 일 실시 예에 따른 제1-1 NMOS의 드레인(drain)은 공급전압(VDD)에 연결되고, 제1-1 NMOS의 소스(source)는 제1-1 활성화 스위치에 연결되어 있으며, 제1-1 NMOS의 게이트에는 4개의 탭 제어신호들(D0, D1, D2 및 D3) 중 DO인 탭 제어 신호가 인가됨으로써 제1-1 NMOS는 DO에 따라 턴 온 또는 턴 오프 될 수 있다. NMOS의 동작은 논리 ‘1’(high)에서 턴 온 될 수 있으며, 논리 ‘0’에서는 턴 오프 될 수 있다. 이는 일반적으로 알려진 NMOS의 동작 원리로 구체적인 설명은 생략하도록 한다.

본 발명의 일 실시 예에 따른 VDD는 고속데이터의 송수신을 저전력으로 동작 가능하게 하는 저전압의 공급 전압으로 0.6[V]일 수 있으나 이에 한정되는 것은 아니다.

제1-1 NMOS를 활성화시키는 제1 활성화 신호(enM<0:4>)에 응답하여 턴 온 또는 턴 오프 되는 제1-1 활성화 스위치의 일단은 제1-1 NMOS의 소스에 연결되고 타단은 제1-1 저항과 직렬로 연결될 수 있다.

제1-1 저항의 일단은 제1-1 활성화 스위치와 연결되며 타단은 제1-2 저항과 직렬로 연결될 수 있다.

제1-2 저항의 일단은 제1-1 저항과 연결되며 타단은 제1-2 활성화 스위치와 연결될 수 있다. 제1-2 활성화 스위치는 제1-2 NMOS를 활성화시키는 제1 활성화 신호(enM<0:4>)에 응답하여 턴 온 또는 턴 오프 될 수 있다.

본 발명의 일 실시 예에 따른 제1-1 활성화 스위치 및 제1-2 활성화 스위치는 동일한 제1 활성화 신호(enM<0:4>)에 응답하여 턴 온 또는 턴 오프 될 수 있으나 이에 한정되는 것은 아니다.

제1-2 활성화 스위치의 일단은 제1-2 저항과 연결되며 타단은 제1-2 NMOS의 드레인 부분과 연결될 수 있다.

제1-2 NMOS의 드레인은 제1-2 활성화 스위치와 연결될 수 있고, 제1-2 NMOS의 소스는 접지(GND)에 연결될 수 있으며, 제1-2 NMOS의 게이트에는 4개의 탭 제어신호들(D0, D1, D2 및 D3) 중 D1인 탭 제어 신호가 인가됨으로써 제1-2 NMOS는 D1에 따라 턴 온 또는 턴 오프 될 수 있다.

데이터 송신 신호에 포함된 전압 레벨들을 1차로 조절하는 제1 송신 드라이버(151-1)의 출력은 제1-1 저항 및 제1-2 저항이 연결된 노드를 통해 출력될 수 있다.

제2 송신 드라이버(151-2)에는 제2-1 NMOS, 제2-1 활성화 스위치, 제2-1 저항, 제2-2 NMOS, 제2-2 활성화 스위치 및 제2-2 저항을 포함할 수 있다.

본 발명의 일 실시 예에 따른 제2-1 NMOS의 드레인(drain)은 공급전압(VDD)에 연결되고, 제2-1 NMOS의 소스(source)는 제2-1 활성화 스위치에 연결되어 있으며, 제2-1 NMOS의 게이트에는 4개의 탭 제어신호들(D0, D1, D2 및 D3) 중 D2인 탭 제어 신호가 인가됨으로써 제2-1 NMOS는 D2에 따라 턴 온 또는 턴 오프 될 수 있다.

제2-1 NMOS를 활성화시키는 제2 활성화 신호(enS<0:4>)에 응답하여 턴 온 또는 턴 오프 되는 제2 활성화 스위치의 일단은 제2-1 NMOS의 소스에 연결되고 타단은 제2-1 저항과 직렬로 연결될 수 있다.

제2-1 저항의 일단은 제2-1 활성화 스위치와 연결되며 타단은 제2-2 저항과 직렬로 연결될 수 있다.

제2-2 저항의 일단은 제2-1 저항과 연결되며 타단은 제2-2 활성화 스위치와 연결될 수 있다. 제2-2 활성화 스위치는 제2 NMOS를 활성화시키는 제2 활성화 신호(enS<0:4>)에 응답하여 턴 온 또는 턴 오프 될 수 있다.

본 발명의 일 실시 예에 따른 제2-1 활성화 스위치 및 제2-2 활성화 스위치는 동일한 제2 활성화 신호(enS<0:4>)에 응답하여 턴 온 또는 턴 오프 될 수 있으나 이에 한정되는 것은 아니다.

제2-2 활성화 스위치의 일단은 제2-2 저항과 연결되며 타단은 제2-2 NMOS의 드레인 부분과 연결될 수 있다.

제2-2 NMOS의 드레인은 제2-2 활성화 스위치와 연결될 수 있고, 제2-2 NMOS의 소스는 접지(GND)에 연결될 수 있으며, 제2-2 NMOS의 게이트에는 4개의 탭 제어신호들(D0, D1, D2 및 D3) 중 D3인 탭 제어 신호가 인가됨으로써 제2-2 NMOS는 D3에 따라 턴 온 또는 턴 오프 될 수 있다.

데이터 송신 신호에 포함된 전압 레벨들을 2차로 조절하는 제2 송신 드라이버(151-2)의 출력은 제2-1 저항 및 제2-2 저항이 연결된 노드를 통해 출력될 수 있다.

따라서, 송신 드라이버(151)는 제1 송신 드라이버(151-1) 및 제2 송신 드라이버(151-2)에서 출력되는 출력 신호로부터 최종 데이터 송신 신호(TX_OUT)(152)를 출력할 수 있고, 출력된 데이터 송신 신호를 채널을 통하여 전송할 수 있다.

본 발명의 일 실시 예에 따른 송신 드라이버(151)가 제1 탭 제어신호 생성부(131)에서 생성된 2.2Gbit/s의 전송속도를 가지는 복수 개의 탭 제어신호들(D0, D1, D2 및 D3)을 인가받은 경우 송신 드라이버(151)는 데이터 송신 신호를 출력하여 2x2.2Gbit/s의 전송속도를 가지는 데이터 송신 신호를 PAM-4 방식으로 전송할 수 있고, 제2 탭 제어신호 생성부(132)에서 생성된 4.4Gbit/s의 전송속도를 가지는 복수 개의 탭 제어신호들(D0, D1, D2 및 D3)을 인가받은 경우 송신 드라이버(151)는 데이터 송신 신호를 출력하여 4.4Gbit/s의 전송속도를 가지는 데이터 송신 신호를 NRZ 방식으로 전송할 수 있다.

도 5는 본 발명의 일 실시 예에 따른 저전력 유선 채널 송수신기의 구성을 개략적으로 도시한 블록도이다.

도 5를 참조하면, 본 발명의 일 실시 예에 따른 저전력 유선 채널 송수신기는 저전력 유선 채널 송신기(100), 채널(200) 및 저전력 유선 채널 수신기(300)를 포함할 수 있다.

본 발명의 일 실시 예에 따른 저전력 유선 채널 송신기(100)는 데이터 시퀀스 생성부(110), 직렬화기(120), 복수 개의 탭 제어신호 생성부들(130), 탭 제어신호 선택부(140) 및 송신 드라이버(150)을 포함할 수 있다.

데이터 시퀀스 생성부(110)는 기 설정된 데이터 전송 속도를 가지는 복수 개의 독립적인 데이터 시퀀스를 생성할 수 있다.

직렬화기(120)는 데이터 시퀀스 생성부(110)에서 생성된 데이터 시퀀스를 인가 받아, 인가된 데이터 시퀀스를 기 설정된 데이터 전송 속도로 직렬화하여 n개의 직렬 데이터 시퀀스로 출력할 수 있다. 직렬화기(120)가 n개의 직렬 데이터 시퀀스를 출력하는 구체적인 방법은 도 1에서 전술하였으므로 생략하도록 한다.

복수 개의 탭 제어신호 생성부들(130)은 직렬화기(120)에 의해 데이터 시퀀스 생성부(110)에서 생성된 데이터 시퀀스가 직렬화되어 출력된 n개의 직렬화된 데이터 시퀀스를 인가 받을 수 있고, 인가 받은 n개의 직렬화된 데이터 시퀀스를 미리 결정된 방법에 따라 조합하여 복수 개의 탭 제어신호들을 생성할 수 있다. 본 발명의 일 실시 예에 따른 복수 개의 탭 제어신호 생성부들(130) 각각은 제1 직렬 데이터 시퀀스 및 제2 직렬 데이터 시퀀스를 인가 받을 수 있으며, 인가 받은 제1 직렬 데이터 시퀀스 및 제2 직렬 데이터 시퀀스를 미리 결정된 방법에 따라 조합하여 복수 개의 탭 제어신호들을 생성할 수 있으나, 인가 받는 직렬 데이터 시퀀스의 개수는 2개로 한정되는 것은 아니며 다양한 개수의 데이터 시퀀스를 인가 받을 수 있다.

송신 드라이버(150)는 탭 제어신호 선택부(140)에서 선택된 적어도 하나의 탭 제어신호 생성부에서 생성된 복수 개의 탭 제어신호들에 따른 복수 개의 전압 레벨들을 포함하는 데이터 송신 신호를 출력할 수 있고, 출력된 데이터 송신 신호를 각각 단일 선로로 구성된 적어도 하나의 채널을 통하여 전송할 수 있다.

본 발명의 일 실시 예에 따르면, 송신 드라이버(150)는 데이터 송신 신호를 전송하는 하는 경우 채널 손실에 따라 NRZ(Non-Return to Zero) 형식의 데이터 신호로 전송하거나 PAM-4(Pulse Amplitude Modulation-4) 형식의 데이터 신호로 전송할 수 있다.

또한, 본 발명의 일 실시 예에 따른 채널은 2개의 유선 채널로 구현될 수 있으나, 이에 한정되는 것은 아니다.

본 발명의 일 실시 예에 따른 저전력 유선 채널 수신기(300)는 수신 드라이버(310), 병렬화기(320) 및 메모리(330)을 포함할 수 있다.

수신 드라이버(310)는 적어도 하나의 채널 중 대응하는 채널을 통해 전송되는 데이터 송신 신호를 수신할 수 있고, 수신된 데이터 송신 신호의 전압 레벨을 판별하여 데이터 시퀀스를 복원할 수 있다.

또한, 본 발명의 또 다른 일 실시 예에 따르면, 저전력 유선 채널 송신기(100)에서 직렬화기(120)를 이용해 데이터 시퀀스를 n개의 직렬 데이터 시퀀스로 직렬화한 경우 수신 드라이버(310)는 적어도 하나의 채널 중 대응하는 채널을 통해 전송되는 데이터 송신 신호를 수신할 수 있고, 수신된 데이터 송신 신호의 전압 레벨을 판별하여 n개의 직렬 데이터 시퀀스를 복원할 수 있으며 병렬화기(320)는 수신 드라이버(310)에서 복원된 n개의 직렬 데이터 시퀀스를 병렬화하여 기존의 데이터 시퀀스 생성부(110)에서 생성된 데이터 시퀀스로 출력할 수 잇다.

예를 들면, 저전력 유선 채널 송신기(100)에서 직렬화기(120)를 통해 출력된 제1 및 제2 직렬 데이터 시퀀스를 미리 결정된 방법에 따라 조합하여 생성된 복수 개의 탭 제어신호들에 따른 복수 개의 전압 레벨들을 포함하는 데이터 송신 신호를 출력한 경우 수신 드라이버(310)는적어도 하나의 채널 중 대응하는 채널을 통해 전송되는 데이터 송신 신호를 수신할 수 있고, 수신된 데이터 송신 신호의 전압 레벨을 판별하여 제1 및 제2 직렬 데이터 시퀀스를 복원할 수 있다.

상술한 수신 드라이버(310)가 데이터 시퀀스를 복원하는 구체적인 방법에 대해서는 도 6a 내지 도 6d를 참조하여 후술하도록 한다.

본 발명의 또 다른 일 실시 예에 따른 병렬화기(320)는 상술한 방법에 의해 복원된 제1 및 제2 고속 직렬 데이터 시퀀스를 기존의 데이터 시퀀스 생성부(110)에서 생성된 데이터 시퀀스로 복원할 수 있다. 즉, 병렬화기(320)는 제1 및 제2 직렬 데이터 시퀀스를 저속 병렬화하여 기존의 데이터 시퀀스 생성부(110)에서 생성된 데이터 시퀀스로 출력할 수 있다.

메모리(330)는 수신 드라이버(310)에서 출력된 데이터 시퀀스를 저장할 수 있다.

또한, 본 발명의 또 다른 일 실시 예에 따르면, 저전력 유선 채널 송신기(100)에서 직렬화기(120)를 이용해 데이터 시퀀스를 n개의 직렬 데이터 시퀀스로 직렬화한 경우, 수신 드라이버(310)에 의해 n개의 직렬 데이터 시퀀스가 복원되고, 메모리(330)는 복원된 n개의 직렬 데이터 시퀀스를 병렬화기(320)가 병렬화하여 출력한 데이터 시퀀스를 저장할 수 있다.

도 6a 내지 도 6d는 본 발명의 일 실시 예에 따른 수신 드라이버의 구성을 개략적으로 도시한 블록도 및 이를 설명하기 위한 도면을 나타낸 것이다.

도 6a는 본 발명의 일 실시 예에 따른 수신 드라이버(310)의 구성을 개략적으로 도시한 블록도이다.

도 6a를 참조하면, 본 발명의 일 실시 예에 따른 수신 드라이버(310)는 기준 전압 설정부(311), 판별부(312) 및 데이터 시퀀스 복원부(313)를 포함할 수 있다.

본 발명의 일 실시 예에 따른 기준 전압 설정부(311)는 송신 드라이버에서 출력된 복수 개의 전압 레벨들을 포함하는 데이터 송신 신호를 채널을 통해 수신하여 데이터 송신 신호에 포함된 복수 개의 전압 레벨들을 구분하기 위해 전송 방식에 따른 기준 전압을 설정할 수 있다.

본 발명의 일 실시 예에 따른 기준 전압 설정부(311)는 디지털-아날로그 변환기로 구현될 수 있다.

본 발명의 일 실시 예에 따른 판별부(312)는 데이터 송신 신호의 전송 방식에 따라 기준 전압 설정부(311)에서 설정된 기준 전압을 이용하여 수신된 데이터 송신 신호의 전압 레벨을 판별할 수 있다.

본 발명의 또 다른 일 실시 예에 따른 기준 전압 설정부(311)는 복수 개의 전압 레벨들을 구분하기 위해 전압 레벨에 따른 기준 전압을 각각 설정하도록 복수 개로 구현될 수 있다. 또한, 판별부(312)도 복수 개의 기준 전압 설정부에서 각각 설정된 기준 전압을 이용하여 수신된 데이터 송신 신호의 전압 레벨을 판별하도록 복수 개로 구현될 수 있다.

본 발명의 일 실시 예에 따르면 송신 드라이버가 제1 탭 제어신호 생성부에서 생성된 복수 개의 탭 제어신호들에 따라 복수 개의 전압 레벨들을 포함하는 데이터 송신 신호를 출력한 경우와 송신 드라이버가 제2 탭 제어신호 생성부에서 생성된 복수 개의 탭 제어신호들에 따라 복수 개의 전압 레벨들을 포함하는 데이터 송신 신호를 출력한 경우, 복수 개의 기준 전압 설정부들은 서로 다른 기준 전압을 설정할 수 있으나 이에 대해서는 후술하는 도 6b를 참조하여 구체적으로 설명하도록 한다.

본 발명의 일 실시 예에 따른 데이터 시퀀스 복원부(313)는 판별부(312)에서 판별된 전압 레벨을 이용하여 데이터 시퀀스를 복원할 수 있다.

본 발명의 일 실시 예에 따른 데이터 시퀀스 복원부(313)는 논리 회로 및 멀티 플렉서를 이용하여 판별부(312)에서 판별된 전압 레벨을 이용하여 데이터 시퀀스를 복원할 수 있다. 구체적으로, 데이터 시퀀스 복원부(313)는 a 또는 b 어느 쪽도 아니다라는 의미를 나타내는 논리 게이트인 부정곱(NAND), 수신하는 신호를 뒤바꾸는 논리 게이트인 인버터(inverter) 및 멀티 플렉서로 구현될 수 있으나, 상술한 예시는 본 발명의 일 실시 예를 설명하기 위한 예시일 뿐 이에 한정되는 것은 아니다.

또한, 본 발명의 또 다른 일 실시 예에 따른 데이터 시퀀스 복원부(313)는 판별부(312)에서 판별된 전압 레벨을 이용하여 저전력 유선 채널 송신기에서 직렬화기를 통해 출력된 제1 데이터 시퀀스 및 제2 데이터 시퀀스를 복원할 수 있다.

또한, 도 5에서 상술한 바와 같이 데이터 시퀀스 복원부(313)에서 복원된 제1 직렬 데이터 시퀀스 및 제2 직렬 데이터 시퀀스는 병렬화기를 통해 저전력 유선 채널 송신기에 포함된 데이터 시퀀스 생성부에서 기존에 생성되었던 데이터 시퀀스로 복원할 수 있다.

이하 후술하는 도 6b에서 구체적으로 설명하도록 한다.

도 6b는 본 발명의 일 실시 예에 따른 수신 드라이버(310)의 구성을 구체적으로 설명하기 위한 도면을 나타낸 것이다.

도 6b를 참조하면, 본 발명의 일 실시 예에 따른 수신 드라이버(310)는 복수 개의 기준 전압 설정부들(311a 내지 311c), 복수 개의 판별부들(312a 내지 312c) 및 데이터 시퀀스 복원부(313)를 포함할 수 있다.

도 6b는 본 발명의 일 실시 예에 따라 도 4b에서 전술한 바와 같이 송신 드라이버가 데이터 송신 신호를 출력하여 채널 손실에 따라 2.2 x 2Gbit/s의 전송속도를 가지는 데이터 송신 신호를 PAM-4 방식으로 전송하거나 4.4 Gbit/s의 전송속도를 가지는 데이터 송신 신호를 NRZ 방식으로 전송하는 경우, 수신 드라이버(151)가 PAM-4 방식으로 전송되거나 또는 NRZ 방식으로 전송된 데이터 송신 신호를 수신하여 수신된 데이터 송신 신호의 전압 레벨을 판별하여 데이터를 시퀀스를 복원하는 경우를 나타낸 도면이다. 단, 상술한 예시는 본 발명의 일 실시 예를 설명하기 위한 예시일 뿐 이에 한정되는 것은 아니다.

도 6b를 참조하면, 본 발명의 일 실시 예에 따른 복수 개의 기준 전압 설정부들(311a 내지 311c)은 3개의 제1 내지 제3 기준 전압 설정부(311a 내지 311c)로 구현될 수 있다. 또한, 본 발명의 일 실시 예에 따른 복수 개의 판별부들(312a 내지 312c)는 3개의 제1 내지 제3 판별부(312a 내지 312c)로 구현될 수 있다. 단, 상술한 예시는 본 발명의 일 실시 예를 설명하기 위한 예시일 뿐 이에 한정되는 것은 아니다.

제1 내지 제3 기준 전압 설정부(311a 내지 311c)는 데이터 송신 신호의 전송 방식에 따라 복수 개의 전압 레벨들을 구분하기 위해 전압 레벨에 따른 기준 전압을 각각 설정할 수 있으며, 제1 내지 제3 판별부(312a 내지 312c)는 제1 내지 제3 기준 전압 설정부(311a 내지 311c)에서 각각 설정된 기준 전압을 이용하여 수신된 데이터 송신 신호의 전압 레벨을 판별할 수 있다

상술한 제1 내지 제3 판별부(312a 내지 312c)에 대해 도 6c를 참조하며 함께 설명하도록 한다.

도 6c는 본 발명의 일 실시 예에 따른 판별부(312)의 구성을 구체적으로 도시한 회로도를 나타낸 것이다.

도 6c를 참조하면, 본 발명의 일 실시 예에 따른 판별부(312)는 DC 입력 오프셋을 가지는 차분 판별부로 구현될 수 있다.

본 발명의 일 실시 예에 따른 차분 판별부는 입력 신호(INP), 입력 신호를 반전하여 형성되는 반전 입력 신호(INN), 기준 전압 설정부에서 설정된 기준 전압 신호(REFP), 기준 전압 신호를 반전하여 형성된 반전 기준 전압 신호(REFN) 및 클럭 신호(CLK)에 따라 턴 온 또는 턴 오프되는 트랜지스터들로 구현되어 출력 신호(OUTP, OUTN)를 출력할 수 있다.

다시 도 6b를 참조하면, 본 발명의 일 실시 예에 따른 송신 드라이버가 데이터 송신 신호를 출력하여 채널 손실에 따라 2.2 x 2Gbit/s의 전송속도를 가지는 데이터 송신 신호를 PAM-4 방식으로 전송하는 경우 수신 드라이버(310)가 PAM-4 방식으로 전송된 데이터 송신 신호를 수신하기 위해 제1 내지 제3 판별부(312a 내지 312c) 모두가 활성화될 수 있다.

본 발명의 일 실시 예에 따른 클럭 신호 선택부(312-1)는 송신 드라이버에서 데이터 송신 신호가 PAM-4 방식으로 전송된 경우 2.2GHz의 주파수를 가지는 클럭 신호를 선택할 수 있고, 송신 드라이버에서 데이터 송신 신호가 NRZ 방식으로 전송된 경우 클럭 신호 선택부(312-1)는 2.2GHz의 주파수를 가지는 클럭 신호가 반전된 클럭 신호를 선택할 수 있다.

따라서, 본 발명의 일 실시 예에 따른 송신 드라이버가 데이터 송신 신호를 출력하여 채널 손실에 따라 2.2 x 2Gbit/s의 전송속도를 가지는 데이터 송신 신호를 PAM-4 방식으로 전송하는 경우 수신 드라이버(310)가 PAM-4 방식으로 전송된 데이터 송신 신호를 수신하기 위해 모두 활성화 된 제1 내지 제3 판별부(312a 내지 312c)는 클럭 신호 선택부(312-1)에 의해 모두 2.2GHz의 주파수를 가지는 클럭 신호의 상승 에지 또는 하강 에지에 응답하여 수신된 데이터 송신 신호의 전압 레벨을 판별할 수 있다.

이에 비해 본 발명의 일 실시 예에 따른 송신 드라이버가 데이터 송신 신호를 채널 손실에 따라 4.4 Gbit/s의 전송속도를 가지는 데이터 송신 신호를 NRZ 방식으로 전송하는 경우 수신 드라이버(310)가 NRZ 방식으로 전송된 데이터 송신 신호를 수신하기 위해 제1 및 제2 판별부(312b)만 활성화될 수 있다. 또한, 제2 판별부(312b)는 2.2GHz의 주파수를 가지는 클럭 신호의 상승 에지 또는 하강 에지에 응답하여 수신된 데이터 송신 신호의 전압 레벨을 판별하는 반면 제1 판별부(312a)는 클럭 신호 선택부(312-1)에 의해 2.2GHz의 주파수를 가지는 클럭 신호가 반전된 클럭 신호의 상승 에지 또는 하강 에지에 응답하여 수신된 데이터 송신 신호의 전압 레벨을 판별할 수 있다.

본 발명의 일 실시 예에 따른 수신 드라이버(310)가 NRZ 방식으로 전송된 데이터 송신 신호를 수신하는 경우, 수신 드라이버(310)는 PAM-4 방식과 동일한 클럭 속도로 동일한 처리 가능한 수신 데이터 속도를 얻기 위해 클럭의 상승 에지와 하강 에지 모두를 사용하는 Half-RATE 구조의 수신기로 사용될 수 있다. 따라서, NRZ 방식으로 전송된 데이터 송신 신호를 수신하기 위해 수신 드라이버(310)는 2개의 판별부와 NRZ 신호의 중간값에 해당하는 기준 전압을 설정할 수 있는 기준 전압 설정부가 필요하다.

본 발명의 일 실시 예에 따라 제1 내지 제3 판별부(312a 내지 312c)가 모두 활성화 되는 경우 제1 내지 제3 기준 전압 설정부(311a 내지 311c)는 제1 내지 제3 판별부(312a 내지 312c)가 송신 드라이버에서 출력된 복수 개의 전압 레벨들을 포함하는 PAM-4 전송 방식의 데이터 송신 신호에 포함된 복수 개의 전압 레벨들을 구분하도록 3개의 기준 전압을 설정할 수 있다. 상술한 기준 전압 설정과 관련하여 도 6d를 함께 참조하여 설명하도록 한다.

도 6d는 본 발명의 일 실시 예에 따른 기준 전압 설정부(311)가 기준 전압을 설정하는 방법을 설명하기 위한 도면을 나타낸 것이다.

도 6d를 참조하면, 본 발명의 일 실시 예에 따른 기준 전압 설정부(311)는 PAM-4 전송 방식의 데이터 송신 신호에 포함된 복수 개의 전압 레벨들을 구분하도록 3개의 기준 전압을 설정할 수 있고, 또한 NRZ 전송 방식의 데이터 송신 신호에 포함된 복수 개의 전압 레벨들을 구분하도록 1개의 기준 전압을 설정할 수 있다.

도 6d에서 좌측에 해당하는 도면은 본 발명의 일 실시 예에 따른 PAM-4 전송 방식의 경우 나타나는 아이 다이어그램(610)을 개략적으로 도시한 것으로, PAM-4 전송 방식의 아이 다이어그램은 일반적인 아이 다이어그램과 달리 3개의 아이 오프닝(eye opening)과 수직으로 4단계의 전압 레벨이 적층되어 있는 것을 나타낸다. 따라서, 제1 내지 제3 판별부(312a 내지 312c)가 4단계의 전압 레벨을 판별할 수 있도록 제1 내지 제3 기준 전압 설정부(311a 내지 311c)는 3개의 기준 전압(ref_top, ref_mid 및 ref_bot)을 설정할 수 있다.

이에 비해 도 6d에서 우측에 해당하는 도면은 본 발명의 일 실시 예에 따른 NRZ 전송 방식의 경우 나타나는 아이 다이어그램(620)을 개략적으로 도시한 것으로, PAM-4 전송 방식의 경우 나타나는 아이 다이어그램(610)과 달리 1개의 아이 오프닝(eye opening)과 수직으로 2단계의 전압 레벨이 적층되어 있는 것을 나타낸다. 따라서, 제1 내지 제3 판별부(312a 내지 312c) 중 제1 내지 제2 판별부(312a 내지 312b)만 활성화될 수 있고, 그 중 제2 판별부(312b)는 클럭 신호에 응답하여 전압 레벨을 판별하는 반면 제1 판별부(312a)는 클럭 신호가 반전된 신호에 응답하여 전압 레벨을 판별하고, 제1 판별부(312a) 및 제2 판별부(312b)가 2단계의 전압 레벨을 판별할 수 있도록 제1 및 제2 기준 전압 설정부(311a 및 311b)는 1개의 기준 전압(ref_NRZ)을 설정할 수 있다. 이 경우 제1 및 제2 기준 전압 설정부(311a 및 311b)에서 설정되는 기준 전압은 별도로 제로 오프셋에 대해 동일하도록 조정될 수 있다.

다시 도 6b를 참조하면, 상술한 바와 같이 송신 드라이버가 데이터 송신 신호를 출력하여 채널 손실에 따라 2.2 x 2Gbit/s의 전송속도를 가지는 데이터 송신 신호를 PAM-4 방식으로 전송하거나 4.4 Gbit/s의 전송속도를 가지는 데이터 송신 신호를 NRZ 방식으로 전송하는 경우, 제1 내지 제3 기준 전압 설정부(311a 내지 311c)는 전송 방식에 따른 기준 전압을 설정할 수 있으며, 제1 내지 제3 판별부(312a 내지 312c)는 전송 방식에 따라 제1 내지 제3 기준 전압 설정부(311a 내지 311c)에서 설정된 기준 전압을 이용하여 전송 방식에 따라 수신된 데이터 송신 신호의 전압 레벨을 판별할 수 있다.

본 발명의 일 실시 예에 따른 데이터 시퀀스 복원부(313)는 제1 내지 제3 판별부(312a 내지 312c)에서 판별된 전압 레벨을 이용하여 데이터 시퀀스를 복원할 수 있다.

구체적으로, 본 발명의 일 실시 예에 따른 데이터 시퀀스 복원부(313)는 직렬화기에 의해 직렬화된 제1 직렬 데이터 시퀀스 및 제2 직렬 데이터 시퀀스 각각을 복원할 수 있다. 데이터 시퀀스 복원부(313)는 제1 직렬 데이터 시퀀스를 복원하는 제1 직렬 데이터 시퀀스 복원부(313a) 및 제2 직렬 데이터 시퀀스를 복원하는 제2 직렬 데이터 시퀀스 복원부(313b)를 포함할 수 있다.

도 6b를 참조하면, 본 발명의 일 실시 예에 따른 제2 직렬 데이터 시퀀스 복원부(313b)는 제2 판별부(312b)에서 판별되어 출력된 전압 레벨을 2개의 인버터를 이용하여 제2 직렬 데이터 시퀀스를 복원할 수 있다.

또한, 본 발명의 일 실시 예에 따른 제1 직렬 데이터 시퀀스 복원부(313a)는 인버터, 부정곱 및 멀티플렉서로 구현되어 제1 직렬 데이터 시퀀스를 복원할 수 있다. 구체적으로, 제1 직렬 데이터 시퀀스 복원부(313a)는 제1 직렬 데이터 시퀀스 선택부(313-1)를 포함하고, NRZ 방식으로 데이터 송신 신호가 전송된 경우 제1 직렬 데이터 시퀀스 선택부(313-1)는 제1 판별부(312a)에서 판별되어 출력된 전압 레벨 신호가 제1 인버터의 입력으로 들어가고, 제1 인버터에서 출력된 전압 레벨 신호가 다시 제2 인버터의 입력으로 들어가서, 제2 인버터에서 출력된 전압 레벨을 제1 직렬 데이터 시퀀스로 선택할 수 있다.

또한, PAM-4 방식으로 데이터 송신 신호가 전송된 경우, 제1 직렬 데이터 시퀀스 선택부(313-1)는 제3 판별부(312c)에서 출력된 전압 레벨 및 제2 판별부(312b)에서 출력된 전압 레벨이 반전된 전압 레벨이 제1 NAND의 입력으로 들어가고, 제1 NAND에서 출력된 전압 레벨과 제1 인버터에서 출력된 전압 레벨이 제2 NAND의 입력으로 들어가고, 제2 NAND에서 출력된 전압 레벨을 제1 직렬 데이터 시퀀스로 선택할 수 있다.

도 7a 및 도 7b는 본 발명의 일 실시 예에 따른 전송 방식에 따라 송신 드라이버에서 출력된 데이터 송신 신호의 파형을 나타낸 것이다.

도 7a는 본 발명의 일 실시 예에 따른 2x2.2Gbit/s PAM-4 전송 방식에 따라 송신 드라이버에 출력된 데이터 송신 신호 파형의 아이 다이어그램을 나타낸 것이다.

도 7a는 2개의 유선 채널(ch1, ch2)에서의 아이 다이어그램을 나타낸 것으로, 도 7a를 참조하면, 채널 1(channel 1)에서 수직 아이 오프닝(vertical eye opening)은 피크에서 피크로 스윙하는 566.8mV에서 평균 93.7mV으로 나타난다. 또한, 아이 다이어그램에서 측정된 RMS 지터(Root Mean Square Jitter)는 2x2.2Gbit/s 데이터 속도에서 33.6ps로 나타난다. 지터(jitter)는 디지털 펄스 신호에서 원하는 이상적인 신호와 실제 신호간의 시간 축에서의 차이를 나타낸다.

또한, 채널 2(channel 2)에서 수직 아이 오프닝은 피크에서 피크로 스윙하는 544.1mV에서 평균 98.1mV으로 나타난다. 또한, 아이 다이어그램에서 측정된 RMS 지터(Root Mean Square Jitter)는 2x2.2Gbit/s 데이터 속도에서 24.6ps로 나타난다.

도 7b는 본 발명의 일 실시 예에 따른 4.4Gbit/s NRZ 전송 방식에 따라 송신 드라이버에 출력된 데이터 송신 신호 파형의 아이 다이어그램을 나타낸 것이다.

도 7b는 2개의 유선 채널(ch1, ch2)에서의 아이 다이어그램을 나타낸 것으로, 도 7b를 참조하면, 채널 1에서 수직 아이 오프닝은 485.5mV 중 187mV로, 채널 2에서 수직 아이 오프닝은 463.6mV 중 179mV로 나타난다. 또한, 채널 1에서 측정된 RMS 지터(Root Mean Square Jitter)는 4.4Gbit/s 데이터 속도에서 11.8ps로 나타나고, 채널 2에서 측정된 RMS 지터는 4.4Gbit/s 데이터 속도에서 9.2ps로 나타난다.

따라서, 도 7a 및 도 7b를 참조하면 송신 드라이버가 PAM-4 전송 방식 또는 NRZ 전송 방식인 두 가지의 이중 모드에 따라 선택적으로 데이터 송신 신호를 출력하는 경우 채널 1 및 채널 2에서의 아이 다이어그램의 패턴을 체크해보면 오류 없는 결과를 보여준다.

도 8a 및 도 8b는 본 발명의 일 실시 예에 따른 송수신 드라이버를 테스트 하기 위한 테스트 킷 인쇄회로기판(Test Kit Printed Circuit Borad) 및 송수신 드라이버의 실제 구현 레이아웃의 일 예를 나타낸 것이다.

도 8a는 본 발명의 일 실시 예에 따른 데이터 전송 방식을 채널 손실에 따라 선택하여 데이터 신호를 송신 및 수신할 수 있는 송수신 드라이버를 테스트 하기 위한 테스트 킷 인쇄회로기판(Test Kit Printed Circuit Borad)를 나타낸 것이다.

도 8b는 본 발명의 일 실시 예에 따른 데이터 전송 방식을 채널 손실에 따라 선택하여 데이터 신호를 송신 및 수신할 수 있는 송수신 드라이버의 실제 구현 레이아웃의 일 예를 나타낸 것이다.

도 8b를 참조하면, 본 발명의 일 실시 예에 따른 채널 손실에 따라 데이터 신호의 전송 방식 선택이 가능한 송수신 드라이버는 2개의 유선 채널(Ch1, Ch2)를 통해 송수신을 수행할 수 있도록 구성됨에도 45nm CMOS 공정으로 설계 시, 대략 0.0516mm2의 작은 면적에 구현될 수 있다.

아래의 표 1은 기존의 송수신 드라이버에 비해 본 발명의 일 실시 예에 따른 PAM-4 또는 NRZ 전송 방식을 채널 손실에 따라 선택하여 데이터 신호를 송신 및 수신할 수 있는 송수신 드라이버의 전력 소비 및 데이터 전송 속도를 비교한 결과를 나타낸 것이다.

	2013 JSSC	2015 ISSCC	2012 ISOCC	This work
signalling	NRZ	NRZ	PAM4	PAM4	NRZ
Tx equalisation	none	none	none	none	FIR
technology	65 nm CMOS	65 nm CMOS	130 nm CMOS	45 nm CMOS
supply(V)	0.6-0.8	0.45-0.7	1.2	0.9/0.6
data rate (Gbit/s)	4.8-8	1-6	5	0.5-4.4 × 2 Ch.
Power (mW/Ch.)	3.01 (at 6.4 Gbit/s)	2.88 (at 6 Gbit/s)	8.5 (at 5 Gbit/s)	2.24 (at 4.4 Gbit/s)	2.78 (at 4.4 Gbit/s)
FoM (mW/Gbit/s)	0.47	0.48	1.7	0.51	0.63
jitter (ps)	34	N/A	N/A	29.1	10.5
area (mm2)	0.057	0.15	N/A	0.0516

표 1에 나타난 바와 같이, 본 발명의 일 실시 예에 따른 PAM-4 또는 NRZ 전송 방식을 채널 손실에 따라 선택하여 데이터 신호를 송신 및 수신할 수 있는 송수신 드라이버는 2중 모드를 지원하여 전력 소비를 크게 줄일 수 있다.

이상에서 설명한 본 발명의 실시 예를 구성하는 모든 구성요소들이 하나로 결합하거나 결합하여 동작하는 것으로 기재되어 있다고 해서, 본 발명이 반드시 이러한 실시 예에 한정되는 것은 아니다. 즉, 본 발명의 목적 범위 안에서라면, 그 모든 구성요소들이 하나 이상으로 선택적으로 결합하여 동작할 수도 있다. 또한, 그 모든 구성요소들이 각각 하나의 독립적인 하드웨어로 구현될 수 있지만, 각 구성요소들의 그 일부 또는 전부가 선택적으로 조합되어 하나 또는 복수개의 하드웨어에서 조합된 일부 또는 전부의 기능을 수행하는 프로그램 모듈을 갖는 컴퓨터 프로그램으로서 구현될 수도 있다. 또한, 이와 같은 컴퓨터 프로그램은 USB 메모리, CD 디스크, 플래쉬 메모리 등과 같은 컴퓨터가 읽을 수 있는 기록 매체(Computer Readable Media)에 저장되어 컴퓨터에 의하여 읽혀지고 실행됨으로써, 본 발명의 실시 예를 구현할 수 있다. 컴퓨터 프로그램의 기록 매체로서는 자기기록매체, 광 기록매체 등이 포함될 수 있다.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에서 다양한 수정, 변경 및 치환이 가능할 것이다. 따라서, 본 발명에 개시된 실시 예 및 첨부된 도면들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예 및 첨부된 도면에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

100: 저전력 유선 채널 송신기
200: 채널
300: 저전력 유선 채널 수신기

Claims

데이터 시퀀스를 생성하는 데이터 시퀀스 생성부;
상기 생성된 데이터 시퀀스를 인가 받고, 상기 인가 받은 데이터 시퀀스를 미리 결정된 방법에 따라 조합하여 복수 개의 탭 제어신호들을 각각 생성하는 복수 개의 탭 제어신호 생성부들;
채널에 따라 상기 복수 개의 탭 제어신호 생성부들 중 적어도 하나의 탭 제어신호 생성부에서 생성된 복수 개의 탭 제어신호들을 선택하는 탭 제어신호 선택부; 및
상기 선택된 복수 개의 탭 제어신호들에 따른 복수 개의 전압 레벨들을 포함하는 데이터 송신 신호를 출력하여, 상기 출력된 데이터 송신 신호를 상기 채널을 통해 전송하는 송신 드라이버;를 포함하는 저전력 유선 채널 송신기.
제1항에 있어서,
상기 복수 개의 탭 제어신호 생성부들은,
상기 데이터 송신 신호에 포함된 전압 레벨에 두 개의 데이터를 전송하도록 하는 복수 개의 탭 제어 신호들을 생성하는 제1 탭 제어신호 생성부; 및
상기 데이터 송신 신호에 포함된 전압 레벨에 하나의 데이터를 전송하도록 하는 복수 개의 탭 제어신호들을 생성하는 제2 탭 제어신호 생성부;를 포함하고,
상기 탭 제어신호 선택부는 상기 채널에 따라 상기 제1 탭 제어신호 생성부 또는 상기 제2 탭 제어신호 생성부를 선택하는 것을 특징으로 하는 저전력 유선 채널 송신기.
제2항에 있어서,
상기 생성된 데이터 시퀀스를 인가 받아 기 설정된 데이터 전송 속도로 직렬화하여 제1 직렬 데이터 시퀀스 및 제2 직렬 데이터 시퀀스로 출력하는 직렬화기;를 더 포함하고,
상기 복수 개의 탭 제어신호 생성부들 각각은 상기 출력된 제1 직렬 데이터 시퀀스 및 제2 직렬 데이터 시퀀스를 인가 받고, 상기 인가 받은 제1 직렬 데이터 시퀀스 및 제2 직렬 데이터 시퀀스를 미리 결정된 방법에 따라 조합하여 복수 개의 탭 제어신호들을 생성하는 것을 특징으로 하는 저전력 유선 채널 송신기.
제3항에 있어서,
상기 제1 탭 제어신호 생성부는,
상기 제1 직렬 데이터 시퀀스를 지연시켜, 상기 제1 직렬 데이터 시퀀스가 지연된 제1 지연 신호 및 상기 제1 지연 신호가 반전된 신호를 출력하는 제1 지연부; 및
상기 제2 직렬 데이터 시퀀스를 지연시켜, 상기 제2 직렬 데이터 시퀀스가 지연된 제2 지연 신호 및 상기 제2 지연 신호가 반전된 신호를 출력하는 제2 지연부;를 포함하고,
상기 제1 탭 제어신호 생성부에서 생성된 복수 개의 탭 제어 신호들은 상기 제1 지연 신호, 상기 제1 지연 신호가 반전된 신호, 제2 지연 신호 및 상기 제2 지연 신호가 반전된 신호를 포함하는 것을 특징으로 하는 저전력 유선 채널 송신기.
제4항에 있어서,
상기 제1 지연부 및 상기 제2 지연부는 동일한 클럭 신호의 상승 에지 또는 하강 에지 각각에 응답하여 상기 제1 직렬 데이터 시퀀스 및 상기 제2 직렬 데이터 시퀀스를 지연시키는 것을 특징으로 하는 저전력 유선 채널 송신기.
제3항에 있어서,
상기 제2 탭 제어신호 생성부는,
상기 제1 직렬 데이터 시퀀스 및 상기 제2 직렬 데이터 시퀀스를 순차적으로 래치하고, 클럭 신호의 상승 에지 또는 하강 에지에 응답하여 순차적으로 래치된 복수 개의 래치 신호들 중 미리 지정된 래치 신호를 선택하여 복수 개의 탭 제어 신호들을 생성하는 것을 특징으로 하는 저전력 유선 채널 송신기.
제6항에 있어서,
상기 제2 탭 제어신호 생성부는,
상기 제1 직렬 데이터 시퀀스를 래치하여 복수 개의 제1 래치 신호들을 획득하고, 상기 제2 직렬 데이터 시퀀스를 래치하여 복수 개의 제2 래치 신호들을 획득하는 래치부; 및
상기 획득된 복수 개의 제1 래치 신호들 및 상기 복수 개의 제2 래치 신호들 각각에서 미리 지정된 복수 개의 래치 신호들과 상기 미리 지정된 복수 개의 래치 신호들이 반전된 복수 개의 래치 신호들을 인가받고, 상기 클럭 신호에 응답하여 상기 미리 지정된 복수 개의 래치 신호들 및 상기 반전된 복수 개의 래치 신호들 중에서 미리 설정된 개수의 탭 제어 신호들을 생성하는 탭 제어신호 조합부;를 포함하는 것을 특징으로 하는 저전력 유선 채널 송신기.
제1항에 있어서,
상기 송신 드라이버는,
상기 복수 개의 탭 제어신호들 각각에 따라 턴 온 또는 턴 오프 되는 복수 개의 트랜지스터들; 및
상기 복수 개의 트랜지스터들 각각과 연결되어, 상기 복수 개의 트랜지스터들 각각을 활성화 시키는 활성화 신호에 응답하여 턴 온 또는 턴 오프 되는 복수 개의 트랜지스터 활성화 스위치들;을 포함하는 것을 특징으로 하는 저전력 유선 채널 송신기.
제1항에 있어서,
상기 복수 개의 탭 제어신호들은 제1 내지 제4 탭 제어신호들이고,
상기 송신 드라이버는,
상기 제1 및 제2 탭 제어신호를 인가 받아 각각 턴 온 또는 턴 오프 되는 제1-1 및 제1-2 트랜지스터를 포함하고, 상기 제1-1 및 제1-2 트랜지스터 각각과 직렬로 연결되어 상기 제1-1 및 제1-2 트랜지스터를 동시에 활성화 시키는 제1 활성화 신호에 응답하여 턴 온 또는 턴 오프 되는 제1-1 및 제1-2 트랜지스터 활성화 스위치를 포함하여 상기 데이터 송신 신호에 포함된 전압 레벨들을 1차로 조절하는 제1 송신 드라이버; 및
상기 제3 및 제4 탭 제어신호를 인가 받아 각각 턴 온 또는 턴 오프 되는 제2-1 및 제2-2 트랜지스터를 포함하고, 상기 제2-1 및 제2-2 트랜지스터 각각과 직렬로 연결되어 상기 제2-1 및 제2-2 트랜지스터를 동시에 활성화 시키는 제2 활성화 신호에 응답하여 턴 온 또는 턴 오프 되는 제2-1 및 제2-2 트랜지스터 활성화 스위치를 포함하여 상기 데이터 송신 신호에 포함된 전압 레벨들을 2차로 조절하는 제2 송신 드라이버;를 포함하는 것을 특징으로 하는 저전력 유선 채널 송신기.
제9항에 있어서,
상기 송신 드라이버는,
상기 제1 송신 드라이버를 N개로 구비하여 상기 제1 송신 드라이버의 개수에 따라 제1 활성화 신호도 N개이고,
상기 제2 송신 드라이버를 N개로 구비하여 상기 제2 송신 드라이버의 개수에 따라 제2 활성화 신호도 N개인 것을 특징으로 하는 저전력 유선 채널 송신기.
제1항에 있어서,
상기 복수 개의 탭 제어신호 생성부들은,
동일한 클럭 신호 주파수에 동기화 되어 복수 개의 탭 제어 신호들을 생성하는 것을 특징으로 하는 저전력 유선 채널 송신기.
각각 단일 선로로 구성된 적어도 하나의 채널;
데이터 시퀀스를 생성하는 데이터 시퀀스 생성부;
상기 생성된 데이터 시퀀스를 인가 받고, 상기 인가 받은 데이터 시퀀스를 미리 결정된 방법에 따라 조합하여 복수 개의 탭 제어신호들을 각각 생성하는 복수 개의 탭 제어신호 생성부들;
상기 채널에 따라 상기 복수 개의 탭 제어신호 생성부들 중 적어도 하나의 탭 제어신호 생성부에서 생성된 복수 개의 탭 제어신호들을 선택하는 탭 제어신호 선택부;
상기 선택된 복수 개의 탭 제어신호들에 따른 복수 개의 전압 레벨들을 포함하는 데이터 송신 신호를 출력하여, 상기 출력된 데이터 송신 신호를 상기 적어도 하나의 채널 중 대응하는 채널을 통해 전송하는 송신 드라이버; 및
상기 적어도 하나의 채널 중 대응하는 채널을 통해 전송되는 데이터 송신 신호를 수신하고, 상기 수신된 데이터 송신 신호의 전압 레벨을 판별하여 상기 데이터 시퀀스를 복원하는 수신 드라이버;를 포함하는 저전력 유선 채널 송수신기.
제12항에 있어서,
상기 수신 드라이버는,
상기 복수 개의 전압 레벨들을 구분하기 위해 상기 데이터 송신 신호의 전송 방식에 따라 기준 전압을 설정하는 기준 전압 설정부;
상기 설정된 기준 전압을 이용하여 상기 수신된 데이터 송신 신호의 전압 레벨을 판별하는 판별부; 및
상기 판별된 전압 레벨을 이용하여 상기 데이터 시퀀스를 복원하는 데이터 시퀀스 복원부;를 포함하는 것을 특징으로 하는 저전력 유선 채널 송수신기.
제12항에 있어서,
상기 복수 개의 탭 제어신호 생성부들은,
상기 데이터 송신 신호에 포함된 전압 레벨에 두 개의 데이터를 전송하도록 하는 복수 개의 탭 제어 신호들을 생성하는 제1 탭 제어신호 생성부; 및
상기 데이터 송신 신호에 포함된 전압 레벨에 하나의 데이터를 전송하도록 하는 복수 개의 탭 제어신호들을 생성하는 제2 탭 제어신호 생성부;를 포함하고,
상기 탭 제어신호 선택부는 채널에 따라 상기 제1 탭 제어신호 생성부 또는 상기 제2 탭 제어신호 생성부를 선택하고,
상기 송신 드라이버는,
상기 제1 탭 제어신호 생성부에서 생성된 복수 개의 탭 제어신호들에 따른 복수 개의 전압 레벨들을 포함하는 제1 데이터 송신 신호 또는 상기 제2 탭 제어신호 생성부에서 생성된 복수 개의 탭 제어신호들에 따른 복수 개의 전압 레벨들을 포함하는 제2 데이터 송신 신호를 출력하는 것을 특징으로 하는 저전력 유선 채널 송수신기.
제14항에 있어서,
상기 수신 드라이버는,
상기 복수 개의 전압 레벨들을 구분하기 위해 상기 전압 레벨에 따른 기준 전압을 각각 설정하는 제1 내지 제3 기준 전압 설정부;
상기 제1 내지 제3 기준 전압 설정부에서 각각 설정된 기준 전압을 이용하여 상기 수신된 데이터 송신 신호의 전압 레벨을 판별하는 제1 내지 제3 판별부; 및
상기 제1 내지 제3 판별부에서 판별된 전압 레벨을 이용하여 상기 데이터 시퀀스를 복원하는 복원부;를 포함하는 것을 특징으로 하는 저전력 유선 채널 송수신기.
제15항에 있어서,
상기 송신 드라이버가 상기 제1 데이터 송신 신호를 수신하는 경우,
상기 제1 내지 제3 기준 전압 설정부 각각은 서로 다른 제1 내지 제3 기준 전압을 설정하고,
상기 제1 내지 제3 판별부는 모두 활성화되어 클럭 신호의 상승 에지 또는 하강 에지에 응답하고, 상기 제1 내지 제3 기준 전압을 이용하여 상기 제1 데이터 송신 신호의 전압 레벨을 판별하며,
상기 송신 드라이버가 상기 제2 데이터 송신 신호를 수신하는 경우,
상기 제1 및 제2 기준 전압 설정부는 동일한 제4 기준 전압을 설정하고,
상기 제1 및 제2 판별부만 활성화되며, 클럭 신호의 상승 에지 또는 하강 에지에 응답하고, 상기 제4 기준 전압을 이용하여 상기 제2 데이터 송신 신호의 전압 레벨을 판별하는 것을 특징으로 하는 저전력 유선 채널 송수신기.
제16항에 있어서,
상기 송신 드라이버가 상기 제2 데이터 송신 신호를 수신하는 경우,
상기 제1 판별부는 상기 클럭 신호가 반전된 신호의 상승 에지 또는 하강 에지에 응답하고,
상기 제2 판별부는 상기 클럭 신호의 상승 에지 또는 하강 에지에 응답하는 것을 특징으로 하는 저전력 유선 채널 송수신기.