KR20200001807A - Solar cell with enhanced passivation properties - Google Patents

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KR20200001807A
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Abstract

The present invention provides a solar cell with enhanced passivation properties. The solar cell with enhanced passivation properties comprises: a semiconductor substrate; an emitter layer which is positioned on the semiconductor substrate and has a different conductivity type from the semiconductor substrate; a first passivation layer positioned on the emitter layer; a first electrode electrically connected to the emitter layer; a second passivation layer which is positioned on a lower portion of the semiconductor substrate and includes a second contact hole; and a second electrode coming in contact with the semiconductor substrate through the second contact hole to be electrically connected to the semiconductor substrate. Negative fixed charges are injected into the second passivation layer. The solar cell further comprises a prevention layer positioned between the second passivation layer and the second electrode in the second contact hole to prevent the negative fixed charges of the second passivation layer from leaking to the second electrode during a heat treatment.

Description

패시베이션 특성이 향상된 태양전지{Solar cell with enhanced passivation properties}Solar cell with enhanced passivation properties

본 발명은 태양전지에 관한 것으로, 더욱 상세하게는 차지 인젝션을 통한 패시베이션 특성이 향상된 실리콘 태양전지에 관한 것이다.The present invention relates to a solar cell, and more particularly, to a silicon solar cell having improved passivation characteristics through charge injection.

태양전지(solar cell)는 태양의 빛 에너지를 전기 에너지로 변환하는 기술이다. 태양전지는 태양광을 직접 전기로 광전변환시키는 태양광 발전의 핵심소자로서, 기본적으로 p-n 접합으로 이루어진 다이오드(diode)라 할 수 있다.Solar cells are a technology that converts the sun's light energy into electrical energy. A solar cell is a core element of photovoltaic power generation that directly converts sunlight into electricity, and is basically a diode composed of a p-n junction.

일반적인 태양 전지는 p형과 n형처럼 서로 다른 도전성 타입(conductive type)의 반도체로 이루어진 기판(substrate) 및 에미터부(emitter layer), 그리고 기판과 에미터부에 각각 연결된 전극을 구비한다. 이때, 기판과 에미터부의 계면에는 p-n 접합이 형성되어 있다.A typical solar cell includes a substrate and an emitter layer made of semiconductors of different conductive types, such as p-type and n-type, and electrodes connected to the substrate and the emitter, respectively. At this time, p-n junction is formed in the interface of a board | substrate and an emitter part.

태양광이 태양전지에 의해 전기로 변환되는 과정을 살펴보면, 태양전지의 반도체층에 태양광이 입사되면 전자-정공 쌍이 생성되고, 전기장에 의해 전자는 n층으로, 정공은 p층으로 이동하게 되어 p-n 접합부 사이에 광기전력이 발생되며, 이 때 태양전지의 양단에 부하나 시스템을 연결하면 전류가 흐르게 되어 전력을 생산할 수 있게 된다.In the process of converting sunlight into electricity by solar cells, when solar light is incident on the semiconductor layer of the solar cell, electron-hole pairs are generated, and electrons move to n layers and holes move to p layers by the electric field. Photovoltaic power is generated between the pn junctions, and when a load or a system is connected to both ends of the solar cell, current flows to generate power.

일반적으로 태양전지는 실리콘 태양전지와 박막 태양전지로 구분할 수 있는데, 실리콘 태양전지는 실리콘과 같은 반도체 물질 자체를 기판으로 이용하여 태양전지를 제조한 것이고, 박막 태양전지는 유리 등과 같은 기판 상에 CIGS계 화합물을 박막의 형태로 형성하여 제조한 것이다.Generally, a solar cell can be classified into a silicon solar cell and a thin film solar cell. A silicon solar cell is a solar cell manufactured by using a semiconductor material such as silicon as a substrate. It is prepared by forming the compound in the form of a thin film.

한편, 결정질 실리콘 태양전지와 관련하여 고효율화 및 와트(Wp)당 단가를 낮추기 위하여 Full Back Surface Field(BSF) 구조에서 Passivated Emitter and Rear Contact(PERC) 구조에 대한 연구가 진행되고 있다.On the other hand, in order to improve the efficiency and lower the unit cost per watt (Wp) in relation to the crystalline silicon solar cell, a study on the Passivated Emitter and Rear Contact (PERC) structure in the Full Back Surface Field (BSF) structure.

PERC 구조는 수광부에 p-n 접합이 존재하며 전면에 전면 패시베이션층이 형성되고 전면 전극이 존재하며, 후면에 국부적인 후면 전계(local back surface field)와 후면 패시베이션층(rear passivation layer)이 형성되고 후면 전극이 존재하는 구조이다.In the PERC structure, there is a pn junction in the light-receiving part, a front passivation layer is formed on the front surface, and a front electrode is present. This is a structure that exists.

태양전지의 전면이 n형 반도체를 포함하는 경우, 전면 패시베이션층은 종종 실리콘 질화물(SiNx)을 포함하고, 이는 통상적으로 플라즈마 강화형 화학적 기상 증착(PECVD)으로서 알려진 프로세스를 사용하여 공급된다. PECVD 실리콘 질화물은 보통, 큰 밀도의 양 전하들을 포함하고, 이것은 태양전지의 n-타입부에 대한 적합한 코팅이 될 수 있다. 다만, 실리콘 질화물은 PECVD 실리콘 질화물이 p형 재료와 상호작용하여 "기생 션트 (parasitic shunting)"로서 알려진 해로운 효과를 야기하는 경향이 있기 때문에 태양전지의 p-타입부를 코팅하기 위해 좋은 선택은 아니다.When the front side of a solar cell comprises an n-type semiconductor, the front passivation layer often includes silicon nitride (SiN x ), which is typically supplied using a process known as plasma enhanced chemical vapor deposition (PECVD). PECVD silicon nitride usually contains a large density of positive charges, which can be a suitable coating for the n-type portion of the solar cell. However, silicon nitride is not a good choice for coating the p-type portion of a solar cell because PECVD silicon nitride tends to interact with the p-type material and cause a detrimental effect known as "parasitic shunting".

대신에, p-타입부에 대한 패시베이션층으로서 고밀도의 음 전하를 통상 갖는 것으로 알려져 있는 알루미늄 산화물(Al2O3)을 사용하는 것이 알려져 있다.Instead, it is known to use aluminum oxide (Al 2 O 3 ), which is commonly known to have a high density of negative charge as a passivation layer for the p-type portion.

따라서, 전면 패시베이션층으로 실리콘 질화물이 사용되고, 후면 패시베이션층으로 알루미늄 산화물이 사용된다.Therefore, silicon nitride is used as the front passivation layer and aluminum oxide is used as the back passivation layer.

이에, 태양전지의 전면 및 후면에 대해 2개의 상이한 패시베이션 재료들을 공급하기 위해서 증착 장비의 2개의 상이한 구성들을 유지하는 것은 더 많은 비용이 들 수 있다.Thus, maintaining two different configurations of deposition equipment may be more expensive to supply two different passivation materials for the front and back of the solar cell.

대한민국 등록특허 제10-1631450호Republic of Korea Patent No. 10-1631450

본 발명이 이루고자 하는 기술적 과제는 차지 인젝션을 통한 패시베이션 특성이 향상된 실리콘 태양전지를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a silicon solar cell having improved passivation characteristics through charge injection.

본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.The technical problem to be achieved by the present invention is not limited to the technical problem mentioned above, and other technical problems not mentioned above may be clearly understood by those skilled in the art from the following description. There will be.

상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예는 패시베이션 특성이 향상된 태양전지를 제공한다. 본 발명의 일 실시예에 따른 패시베이션 특성이 향상된 태양전지는 반도체 기판, 상기 반도체 기판 상에 위치하되, 상기 반도체 기판과 다른 도전형을 갖는 에미터층, 상기 에미터층 상에 위치하는 제1 패시베이션층, 상기 에미터층과 전기적으로 연결되는 제1 전극, 상기 반도체 기판 하부에 위치하되, 제2 컨택홀을 포함하는 제2 패시베이션층 및 상기 제2 컨택홀을 통하여 상기 반도체 기판과 접하여 전기적으로 연결되는 제2 전극을 포함할 수 있다. 이때, 상기 제2 패시베이션층은 음의 고정 전하가 주입된 것을 특징으로 한다. 또한, 상기 제2 컨택홀 내에서 상기 제2 패시베이션층 및 상기 제2 전극 사이에 위치하여, 열처리시 상기 제2 패시베이션층의 음의 고정 전하가 상기 제2 전극으로 빠져나가는 것을 방지하는 방지층을 더 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, an embodiment of the present invention provides a solar cell with improved passivation characteristics. According to one or more exemplary embodiments, a solar cell having improved passivation characteristics may include a semiconductor substrate, an emitter layer disposed on the semiconductor substrate, the emitter layer having a different conductivity type from the semiconductor substrate, a first passivation layer disposed on the emitter layer, A first electrode electrically connected to the emitter layer, a second passivation layer disposed under the semiconductor substrate, the second passivation layer including a second contact hole, and a second electrode electrically connected to the semiconductor substrate through the second contact hole It may include an electrode. In this case, the second passivation layer is characterized in that the negative fixed charge is injected. Further, a blocking layer is disposed between the second passivation layer and the second electrode in the second contact hole, and further prevents a negative fixed charge of the second passivation layer from escaping to the second electrode during the heat treatment. It is characterized by including.

또한, 상기 반도체 기판은 p형 실리콘 기판인 것을 특징으로 한다.In addition, the semiconductor substrate is characterized in that the p-type silicon substrate.

또한, 상기 에미터층은 n형 실리콘층인 것을 특징으로 한다.In addition, the emitter layer is characterized in that the n-type silicon layer.

또한, 상기 제1 패시베이션층은 실리콘 질화물층, 실리콘 산화물층 또는 산화 알루미늄층을 포함하는 것을 특징으로 한다.In addition, the first passivation layer is characterized in that it comprises a silicon nitride layer, a silicon oxide layer or an aluminum oxide layer.

또한, 상기 제1 패시베이션층은 양의 고정 전하를 갖는 것을 특징으로 한다.In addition, the first passivation layer is characterized in that it has a positive fixed charge.

또한, 상기 제2 패시베이션층은, 상기 반도체 기판 하부에 위치하는 제1 실리콘 산화물층, 상기 제1 실리콘 산화물층 하부에 위치하는 실리콘 질화물층 및 상기 실리콘 질화물층 하부에 위치하는 제2 실리콘 산화물층을 포함하는 것을 특징으로 한다.The second passivation layer may include a first silicon oxide layer under the semiconductor substrate, a silicon nitride layer under the first silicon oxide layer, and a second silicon oxide layer under the silicon nitride layer. It is characterized by including.

또한, 상기 방지층은 실리콘 질화물보다 밴드갭이 큰 물질을 포함하는 것을 특징으로 한다.In addition, the barrier layer is characterized in that it comprises a material having a larger band gap than silicon nitride.

또한, 상기 방지층은 SiOx 또는 SiC를 포함하는 것을 특징으로 한다.In addition, the barrier layer is characterized in that it comprises SiO x or SiC.

또한, 다른 예로 상기 제2 패시베이션층은, 상기 반도체 기판 하부에 위치하는 제1 실리콘 산화물층, 상기 제1 실리콘 산화물층 하부에 위치하는 실리콘 질화물층 및 상기 실리콘 질화물층 하부에 위치하는 캡핑층을 포함하고, 상기 캡핑층은 실리콘 질화물보다 밴드갭이 큰 물질을 포함하는 것을 특징으로 한다.In another example, the second passivation layer may include a first silicon oxide layer under the semiconductor substrate, a silicon nitride layer under the first silicon oxide layer, and a capping layer under the silicon nitride layer. In addition, the capping layer is characterized in that it comprises a material having a larger bandgap than silicon nitride.

또한, 이때의 상기 방지층은 실리콘 질화물보다 밴드갭이 큰 물질을 포함하는 것을 특징으로 한다.In addition, the barrier layer at this time is characterized in that it comprises a material having a larger band gap than silicon nitride.

또한, 상기 제2 전극은 Al을 포함하는 것을 특징으로 한다.In addition, the second electrode is characterized in that it comprises Al.

또한, 상기 제2 전극과 접하는 상기 반도체 기판의 일 영역은 국부적 후면 전계 영역이 형성된 것을 특징으로 한다.In addition, a region of the semiconductor substrate in contact with the second electrode may be formed with a local rear field region.

상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예는 패시베이션 특성이 향상된 태양전지를 제공한다. 본 발명의 다른 실시예에 따른 패시베이션 특성이 향상된 태양전지는 반도체 기판, 상기 반도체 기판 상에 위치하되, 상기 반도체 기판과 다른 도전형을 갖는 에미터층, 상기 에미터층 상에 위치하되, 제1 컨택홀을 포함하는 제1 패시베이션층, 상기 제1 컨택홀을 통하여 상기 에미터층과 접하여 전기적으로 연결되는 제1 전극, 상기 반도체 기판 하부에 위치하되, 제2 컨택홀을 포함하는 제2 패시베이션층 및 상기 제2 컨택홀을 통하여 상기 반도체 기판과 접하여 전기적으로 연결되는 제2 전극을 포함할 수 있다.In order to achieve the above technical problem, another embodiment of the present invention provides a solar cell with improved passivation characteristics. According to another exemplary embodiment of the present disclosure, a solar cell having improved passivation characteristics may be disposed on a semiconductor substrate, an emitter layer having a different conductivity type from that of the semiconductor substrate, and disposed on the emitter layer. A first passivation layer comprising a first electrode electrically connected to the emitter layer through the first contact hole, a second passivation layer disposed under the semiconductor substrate, and including a second contact hole; The second electrode may include a second electrode electrically connected to the semiconductor substrate through the second contact hole.

이때 상기 제1 패시베이션층은 음의 고정 전하가 주입된 것을 특징으로 한다.At this time, the first passivation layer is characterized in that the negative fixed charge is injected.

또한, 상기 제1 컨택홀 내에서 상기 제1 패시베이션층 및 상기 제1 전극 사이에 위치하여, 열처리시 상기 제1 패시베이션층의 음의 고정 전하가 상기 제1 전극으로 빠져나가는 것을 방지하는 방지층을 더 포함하는 것을 특징으로 한다.Further, a blocking layer is disposed between the first passivation layer and the first electrode in the first contact hole to prevent negative fixed charge of the first passivation layer from escaping to the first electrode during the heat treatment. It is characterized by including.

또한, 상기 반도체 기판은 n형 실리콘 기판인 것을 특징으로 한다.In addition, the semiconductor substrate is characterized in that the n-type silicon substrate.

또한, 상기 에미터층은 p형 실리콘층인 것을 특징으로 한다.In addition, the emitter layer is characterized in that the p-type silicon layer.

또한, 상기 제1 패시베이션층은, 상기 에미터층 상에 위치하는 제1 실리콘 산화물층, 상기 제1 실리콘 산화물층 상에 위치하는 실리콘 질화물층 및 상기 실리콘 질화물층 상에 위치하는 제2 실리콘 산화물층을 포함하는 것을 특징으로 한다.The first passivation layer may include a first silicon oxide layer on the emitter layer, a silicon nitride layer on the first silicon oxide layer, and a second silicon oxide layer on the silicon nitride layer. It is characterized by including.

또한, 상기 방지층은 실리콘 질화물보다 밴드갭이 큰 물질을 포함하는 것을 특징으로 한다.In addition, the barrier layer is characterized in that it comprises a material having a larger band gap than silicon nitride.

또한, 상기 방지층은 SiOx 또는 SiC를 포함하는 것을 특징으로 한다.In addition, the barrier layer is characterized in that it comprises SiO x or SiC.

또한, 다른 예로 상기 상기 제1 패시베이션층은 상기 에미터층 상에 위치하는 제1 실리콘 산화물층, 상기 제1 실리콘 산화물층 상에 위치하는 실리콘 질화물층 및 상기 실리콘 질화물층 상에 위치하는 캡핑층을 포함하고, 상기 캡핑층은 실리콘 질화물보다 밴드갭이 큰 물질을 포함하는 것을 특징으로 한다. 이때의 상기 방지층은 실리콘 질화물보다 밴드갭이 큰 물질을 포함하는 것을 특징으로 한다.In another example, the first passivation layer may include a first silicon oxide layer on the emitter layer, a silicon nitride layer on the first silicon oxide layer, and a capping layer on the silicon nitride layer. In addition, the capping layer is characterized in that it comprises a material having a larger bandgap than silicon nitride. In this case, the prevention layer is characterized in that it comprises a material having a larger band gap than silicon nitride.

본 발명의 실시예에 따르면, 패시베이션층을 실리콘 산화물층/실리콘 질화물층/실리콘 산화물층 구조(ONO 구조) 또는 실리콘 산화물층/실리콘 질화물층 구조(ON 구조)를 적용하고, 이러한 패시베이션층에 차지 인젝션(charge injection) 기술을 통하여 전하를 주입하여 고정시킴으로써 패시베이션 특성이 향상된 태양전지를 제공할 수 있다.According to an embodiment of the present invention, the passivation layer is applied with a silicon oxide layer / silicon nitride layer / silicon oxide layer structure (ONO structure) or a silicon oxide layer / silicon nitride layer structure (ON structure), and charge injection is applied to the passivation layer. By charging and injecting charge through a charge injection technology, a solar cell having improved passivation characteristics can be provided.

또한, 패시베이션층과 전극 사이에 방지층을 위치시킴으로써, 열처리시 패시베이션층에 주입된 고정 전하가 상기 전극으로 빠져나가는 것을 방지할 수 있는 구조의 태양전지를 제공할 수 있다.In addition, by providing a barrier layer between the passivation layer and the electrode, it is possible to provide a solar cell having a structure that can prevent the fixed charge injected into the passivation layer during the heat treatment to escape to the electrode.

본 발명의 효과는 상기한 효과로 한정되는 것은 아니며, 본 발명의 상세한 설명 또는 특허청구범위에 기재된 발명의 구성으로부터 추론 가능한 모든 효과를 포함하는 것으로 이해되어야 한다.The effects of the present invention are not limited to the above-described effects, but should be understood to include all the effects deduced from the configuration of the invention described in the detailed description or claims of the present invention.

도 1은 본 발명의 일 실시예에 따른 패시베이션 특성이 향상된 태양전지를 나타낸 일 단면도이다.
도 2 내지 도 5는 본 발명의 일 실시예에 따른 패시베이션 특성이 향상된 태양전지 제조방법을 공정단계에 따라 나타낸 단면도들이다.
도 6은 본 발명의 다른 실시예에 따른 패시베이션 특성이 향상된 태양전지를 나타낸 일 단면도이다.
도 7은 본 발명의 일 실시예에 따른 ONO 구조를 나타낸 일 단면도이다.
도 8은 ONO 구조에 플라즈마 차징 기술을 이용하여 차지 인젝션을 수행 후 C-V 특성을 측정한 그래프이다.1 is a cross-sectional view showing a solar cell with improved passivation characteristics according to an embodiment of the present invention.
2 to 5 are cross-sectional views illustrating a method of manufacturing a solar cell having improved passivation characteristics according to an embodiment of the present invention, according to process steps.
6 is a cross-sectional view illustrating a solar cell having improved passivation characteristics according to another embodiment of the present invention.
7 is a cross-sectional view illustrating an ONO structure according to an embodiment of the present invention.
8 is a graph measuring CV characteristics after performing charge injection using a plasma charging technique in an ONO structure.

이하에서는 첨부한 도면을 참조하여 본 발명을 설명하기로 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 따라서 여기에서 설명하는 실시예로 한정되는 것은 아니다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.Hereinafter, with reference to the accompanying drawings will be described the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention, and like reference numerals designate like parts throughout the specification.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결(접속, 접촉, 결합)"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 부재를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 구비할 수 있다는 것을 의미한다.Throughout the specification, when a part is said to be "connected (connected, contacted, coupled)" with another part, it is not only "directly connected" but also "indirectly connected" with another member in between. "Includes the case. In addition, when a part is said to "include" a certain component, this means that it may further include other components, without excluding the other components unless otherwise stated.

본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. As used herein, the terms "comprise" or "have" are intended to indicate that there is a feature, number, step, action, component, part, or combination thereof described on the specification, and one or more other features. It is to be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, components, or a combination thereof.

또한, 본 발명에서 사용하는 용어 “A/B/C 구조”는 A층 상에 B층 및 C층이 차례로 위치하는 구조를 의미한다.In addition, the term "A / B / C structure" used in the present invention means a structure in which the B layer and the C layer are sequentially located on the A layer.

본 발명의 일 실시예에 따른 패시베이션 특성이 향상된 태양전지를 설명한다.It describes a solar cell with improved passivation characteristics according to an embodiment of the present invention.

도 1은 본 발명의 일 실시예에 따른 패시베이션 특성이 향상된 태양전지를 나타낸 일 단면도이다.1 is a cross-sectional view showing a solar cell with improved passivation characteristics according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 패시베이션 특성이 향상된 태양전지는 반도체 기판(100), 상기 반도체 기판(100) 상에 위치하되, 상기 반도체 기판(100)과 다른 도전형을 갖는 에미터층(200), 상기 에미터층(200) 상에 위치하는 제1 패시베이션층(300), 상기 에미터층(200)과 전기적으로 연결되는 제1 전극(600), 상기 반도체 기판(100) 하부에 위치하되, 제2 컨택홀을 포함하는 제2 패시베이션층(400) 및 상기 제2 컨택홀을 통하여 상기 반도체 기판(100)과 접하여 전기적으로 연결되는 제2 전극(700)을 포함할 수 있다.Referring to FIG. 1, a solar cell having improved passivation characteristics according to an embodiment of the present invention is located on the semiconductor substrate 100 and the semiconductor substrate 100, but has a different conductivity type from the semiconductor substrate 100. An emitter layer 200, a first passivation layer 300 positioned on the emitter layer 200, a first electrode 600 electrically connected to the emitter layer 200, and a lower portion of the semiconductor substrate 100. The second passivation layer 400 may include a second passivation layer 400 including a second contact hole and a second electrode 700 electrically connected to the semiconductor substrate 100 through the second contact hole.

반도체 기판(100)은 p형 반도체 기판 또는 n형 반도체 기판일 수 있다.The semiconductor substrate 100 may be a p-type semiconductor substrate or an n-type semiconductor substrate.

예를 들어, 반도체 기판(100)은 실리콘 기판일 수 있다. 이때의 실리콘 기판은 단결정 실리콘 또는 다결정 실리콘을 포함할 수 있다.For example, the semiconductor substrate 100 may be a silicon substrate. In this case, the silicon substrate may include single crystal silicon or polycrystalline silicon.

예를 들어, p형 반도체 기판(100)은 p형 실리콘 기판일 수 있다. 이때의 p형 불순물은 보론(B), 알루미늄(Al), 갈륨(Ga) 또는 인듐(In)을 포함할 수 있다.For example, the p-type semiconductor substrate 100 may be a p-type silicon substrate. In this case, the p-type impurity may include boron (B), aluminum (Al), gallium (Ga), or indium (In).

다른 예를 들어, n형 반도체 기판(100)은 n형 실리콘 기판일 수 있다. 이때의 n형 불순물은 인(P), 비소(As), 비스무스(Bi) 또는 안티몬(Sb)을 포함할 수 있다.For another example, the n-type semiconductor substrate 100 may be an n-type silicon substrate. In this case, the n-type impurity may include phosphorus (P), arsenic (As), bismuth (Bi), or antimony (Sb).

한편 경우에 따라, 반도체 기판(100)은 실리콘 이외의 다른 반도체 물질로 이루어질 수도 있다.In some cases, the semiconductor substrate 100 may be formed of a semiconductor material other than silicon.

바람직하게는, 태양광이 입사되는 반도체 기판(100)의 전면은 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 이와 같은 텍스쳐링에 의해 상기 반도체 기판(100)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(100)의 전면을 통하여 입사되는 광의 반사율을 낮출 수 있다. 이를 통해 상기 반도체 기판(100)과 상기 에미터층(200)의 계면에 형성된 p-n 접합까지 도달하는 광량을 증가시켜, 광 손실을 최소화할 수 있다.Preferably, the front surface of the semiconductor substrate 100 to which sunlight is incident may be textured to have irregularities in the form of a pyramid or the like. If concavities and convexities are formed on the front surface of the semiconductor substrate 100 by such texturing and the surface roughness increases, the reflectance of light incident through the front surface of the semiconductor substrate 100 may be lowered. As a result, the amount of light reaching the p-n junction formed at the interface between the semiconductor substrate 100 and the emitter layer 200 may be increased to minimize light loss.

이때, 상기 반도체 기판(100)의 후면은 전면보다 낮은 표면 거칠기를 가지는 상대적으로 매끈하고 평탄한 면으로 이루어지는 것이 바람직하다. 상기 반도체 기판(100)의 후면이 전면보다 평탄할 경우, 상기 반도체 기판(100)을 통과하여 후면으로 향하는 광을 후면에서 반사하여 다시 반도체 기판(100)으로 향하도록 할 수 있다. 따라서 p-n 접합에 도달하는 광량을 증가시켜 태양 전지의 효율을 보다 향상시킬 수 있다.At this time, the back surface of the semiconductor substrate 100 is preferably made of a relatively smooth and flat surface having a lower surface roughness than the front surface. When the back surface of the semiconductor substrate 100 is flatter than the front surface, the light passing through the semiconductor substrate 100 toward the rear surface may be reflected from the rear surface to be directed back to the semiconductor substrate 100. Therefore, the efficiency of the solar cell can be further improved by increasing the amount of light reaching the p-n junction.

에미터층(200)은 상기 반도체 기판(100) 상에 위치할 수 있다.The emitter layer 200 may be located on the semiconductor substrate 100.

이러한 에미터층(200)은 상기 반도체 기판(100)과 다른 도전형을 갖는 것을 특징으로 한다. 예를 들어, 반도체 기판(100)이 p형의 도전성 타입을 갖는 경우, 에미터층(200)은 n형의 도전성 타입을 가질 수 있다. 구체적 예로, 반도체 기판(100)이 p형 실리콘 기판인 경우, 에미터층(200)은 n형 실리콘층일 수 있다. 따라서, 반도체 기판(100)과 에미터층(200)은 p-n 접합을 이룰 수 있다.The emitter layer 200 has a different conductivity type from that of the semiconductor substrate 100. For example, when the semiconductor substrate 100 has a p-type conductivity type, the emitter layer 200 may have an n-type conductivity type. As a specific example, when the semiconductor substrate 100 is a p-type silicon substrate, the emitter layer 200 may be an n-type silicon layer. Thus, the semiconductor substrate 100 and the emitter layer 200 may form a p-n junction.

이러한 p-n 접합으로 인한 내부 전위차(built-in potential difference)에 의해, 기판에 입사된 빛에 의해 생성된 전하인 전자-정공 쌍은 전자와 정공으로 분리되어 전자는 n형 쪽으로 이동하고 정공은 p형 쪽으로 이동한다.Due to the built-in potential difference due to this pn junction, electron-hole pairs, which are charges generated by light incident on a substrate, are separated into electrons and holes, electrons move toward n-type, and holes move toward p-type. To the side.

다른 예로, 반도체 기판(100)이 n형의 도전성 타입을 갖는 경우, 에미터층(200)은 p형의 도전성 타입을 가질 수 있다. 구체적 예로, 반도체 기판(100)이 n형 실리콘 기판인 경우, 에미터층(200)은 p형 실리콘층일 수 있다. 따라서, 반도체 기판(100)과 에미터층(200)은 p-n 접합을 이룰 수 있다.As another example, when the semiconductor substrate 100 has an n-type conductivity type, the emitter layer 200 may have a p-type conductivity type. As a specific example, when the semiconductor substrate 100 is an n-type silicon substrate, the emitter layer 200 may be a p-type silicon layer. Thus, the semiconductor substrate 100 and the emitter layer 200 may form a p-n junction.

제1 패시베이션층(300)은 상기 에미터층(200) 상에 위치할 수 있다.The first passivation layer 300 may be located on the emitter layer 200.

제1 패시베이션층(300)은 제1 전극(600)에 대응하는 부분을 제외하고 실질적으로 반도체 기판(100)의 전면 전체에 형성될 수 있다.The first passivation layer 300 may be formed substantially over the entire surface of the semiconductor substrate 100 except for a portion corresponding to the first electrode 600.

예를 들어, 제1 패시베이션층(300)은 제1 컨택홀(도 5의 301)을 포함할 수 있다. 따라서, 이러한 제1 컨택홀을 통하여 제1 전극(600)이 에미터층(200)과 접하게 되어 전기적으로 연결될 수 있다.For example, the first passivation layer 300 may include a first contact hole 301 of FIG. 5. Therefore, the first electrode 600 may be in contact with the emitter layer 200 through the first contact hole, and thus may be electrically connected to the first electrode 600.

이러한 제1 패시베이션층(300)은 반도체 기판(100)의 전면을 패시베이션하는 역할과 함께 반사 방지막의 역할을 함께 수행할 수 있다. 즉, 제1 패시베이션층(300)은 에미터층(200)의 표면 또는 벌크 내에 존재하는 결함을 부동화하고, 반도체 기판(100)의 전면으로 입사되는 광의 반사율을 감소시킬 수 있다.The first passivation layer 300 may pass along the entire surface of the semiconductor substrate 100 and may serve as an anti-reflection film. That is, the first passivation layer 300 may passivate defects existing in the surface or the bulk of the emitter layer 200 and reduce the reflectance of light incident on the entire surface of the semiconductor substrate 100.

예를 들어, 제1 패시베이션층(300)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 산화 알루미늄(Al2O3)을 포함할 수 있다. 구체적 예로 제1 패시베이션층(300)은 실리콘 산화물층/실리콘 질화물층 구조일 수 있다. 다만, 이에 한정되지 않고 제1 패시베이션층(300)은 패시베이션 특성 향상 및 반사도 저감을 위해 다양한 물질 및 조합의 막을 사용할 수 있다.For example, the first passivation layer 300 may include silicon oxide (SiO x ), silicon nitride (SiN x ), or aluminum oxide (Al 2 O 3 ). As a specific example, the first passivation layer 300 may have a silicon oxide layer / silicon nitride layer structure. However, the present invention is not limited thereto, and the first passivation layer 300 may use a film of various materials and combinations for improving passivation characteristics and reducing reflectivity.

패시베이션 메카니즘은 실리콘 표면의 댕글링 본드(dangling bond)를 화학적 결합을 통해 제거하는 화학적 패시베이션과 패시베이션층 내에 존재하는 고정전하에 의해 생성되는 전계를 통한 전기적 패시베이션이 있다.Passivation mechanisms include chemical passivation that removes dangling bonds on the silicon surface through chemical bonding and electrical passivation through an electric field generated by fixed charges present in the passivation layer.

따라서, 화학적 패시베이션층으로 사용되는 재료는 실리콘 산화막 등이 있으며, 전기적 패시베이션층으로는 실리콘 질화막 또는 산화 알루미늄막 등이 있다.Therefore, the material used as the chemical passivation layer is a silicon oxide film and the like, and the electrical passivation layer is a silicon nitride film or an aluminum oxide film.

예를 들어, 제1 패시베이션층(300)은 실리콘 질화물층을 포함할 수 있다. 다른 예로, 제1 패시베이션층(300)은 SiO2/SiNx 구조를 포함할 수 있다.For example, the first passivation layer 300 may include a silicon nitride layer. As another example, the first passivation layer 300 may include a SiO 2 / SiN x structure.

이때의 에미터층(200)인 n형 에미터층인 경우, 제1 패시베이션층(300)은 양의 고정 전하를 갖는 것을 특징으로 한다.In this case, the n-type emitter layer, which is the emitter layer 200 at this time, is characterized in that the first passivation layer 300 has a positive fixed charge.

제1 전극(600)은 에미터층(200)과 전기적으로 연결될 수 있다.The first electrode 600 may be electrically connected to the emitter layer 200.

예를 들어, 제1 전극(600)은 제1 패시베이션층(300)의 제1 컨택홀을 통해 에미터층(200)에 접촉하여 전기적으로 연결될 수 있다.For example, the first electrode 600 may be electrically connected to the emitter layer 200 through the first contact hole of the first passivation layer 300.

이러한 제1 전극(600)은 다양한 물질에 의하여 다양한 형상을 가지도록 형성될 수 있다.The first electrode 600 may be formed to have various shapes by various materials.

이러한 제1 전극(600)은 적어도 하나의 도전성 물질로 이루어져 있고, 이들 도전성 물질의 예는 니켈(Ni), 구리(Cu), 은(Ag), 알루미늄(Al), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나일 수 있지만, 이외의 다른 도전성 금속 물질로 이루어질 수 있다. 예를 들어, 제1 전극(600)은 Ag 전극일 수 있다.The first electrode 600 is made of at least one conductive material, and examples of the conductive material include nickel (Ni), copper (Cu), silver (Ag), aluminum (Al), tin (Sn), and zinc ( Zn), at least one selected from the group consisting of indium (In), titanium (Ti), gold (Au), and combinations thereof, but may be made of other conductive metal materials. For example, the first electrode 600 may be an Ag electrode.

제2 패시베이션층(400)은 상기 반도체 기판(100) 하부에 위치할 수 있다.The second passivation layer 400 may be located under the semiconductor substrate 100.

이러한 제2 패시베이션층(400)은 반도체 기판(100) 표면 근처에서 전하의 재결합율을 감소시키고, 반도체 기판(100)을 통과한 빛의 내부 반사율을 향상시켜 기판을 통과한 빛의 재입사율을 높이는 역할을 한다.The second passivation layer 400 reduces the recombination rate of the charge near the surface of the semiconductor substrate 100 and improves the internal reflectance of the light passing through the semiconductor substrate 100 to increase the re-incidence rate of the light passing through the substrate. Play a role.

제2 패시베이션층(400)은 제2 전극(700)에 대응하는 부분을 제외하고 실질적으로 반도체 기판의 후면 전체에 형성될 수 있다.The second passivation layer 400 may be formed substantially on the entire rear surface of the semiconductor substrate except for a portion corresponding to the second electrode 700.

예를 들어, 이러한 제2 패시베이션층(400)은 제2 컨택홀(도 3의 401)을 포함할 수 있다. 따라서, 이러한 제2 컨택홀을 통하여 후술하는 제2 전극(700)이 반도체 기판(100)과 접하여 전기적으로 연결될 수 있다.For example, the second passivation layer 400 may include a second contact hole 401 of FIG. 3. Therefore, the second electrode 700 to be described later may be electrically connected to the semiconductor substrate 100 through the second contact hole.

반도체 기판(100)이 p형 반도체 기판인 경우, 제2 패시베이션층(400)은 음의 고정전하를 주입하여 전기적 패시베이션을 수행할 수 있다.When the semiconductor substrate 100 is a p-type semiconductor substrate, the second passivation layer 400 may perform electrical passivation by injecting negative fixed charges.

한편, 종래 제2 패시베이션층으로 음의 전하를 가지는 Al2O3를 사용하였다. 그러나, 이를 형성하기 위해서는 상대적으로 고가 전구체(precursor)인 TMA(TriMethyl Aluminum)를 이용한 ALD(Atomic Layer Deposition)나 PECVD(Plasma-enhanced chemical vapor deposition )를 이용하고 있다.On the other hand, Al 2 O 3 having a negative charge was used as a conventional second passivation layer. However, to form this, ALD (Atomic Layer Deposition) or Plasma-enhanced chemical vapor deposition (PECVD) using a relatively expensive precursor (TMA), TriMethyl Aluminum, is used.

이에, 본 발명은 Al2O3 대신에 실리콘 산화물층/실리콘 질화물층/실리콘 산화물층 구조(ONO 구조) 또는 실리콘 산화물층/실리콘 질화물층 구조(ON 구조)를 제2 패시베이션층(400)에 사용하고, 음의 고정 전하를 주입하였다.Thus, the present invention uses the silicon oxide layer / silicon nitride layer / silicon oxide layer structure (ONO structure) or silicon oxide layer / silicon nitride layer structure (ON structure) in the second passivation layer 400 instead of Al 2 O 3. And a negative fixed charge was injected.

즉, 본 발명은 제2 패시베이션층(400)을 화학적 패시베이션과 전기적 패시베이션이 가능하도록 실리콘 산화물층 및 음의 고정 전하가 주입된 실리콘 질화물층을 포함하는 구조를 사용하였다.That is, the present invention uses a structure including a silicon oxide layer and a silicon nitride layer implanted with a negative fixed charge to enable the second passivation layer 400 to be chemically passivated and electrically passivated.

예를 들어, 제2 패시베이션층(400)은 상기 반도체 기판(100) 하부에 위치하는 제1 실리콘 산화물층(410), 상기 제1 실리콘 산화물층(410) 하부에 위치하는 실리콘 질화물층(420) 및 상기 실리콘 질화물층(420) 하부에 위치하는 제2 실리콘 산화물층(430)을 포함할 수 있다.For example, the second passivation layer 400 may include a first silicon oxide layer 410 under the semiconductor substrate 100 and a silicon nitride layer 420 under the first silicon oxide layer 410. And a second silicon oxide layer 430 disposed under the silicon nitride layer 420.

이때, 반도체 기판(100)이 p형인 경우, 제2 패시베이션층(400)은 음의 고정 전하가 주입된 것을 특징으로 한다.At this time, when the semiconductor substrate 100 is p-type, the second passivation layer 400 is characterized in that the negative fixed charge is injected.

예컨대, PECVD로 증착한 실리콘 질화물(PECVD 실리콘 질화물)은 보통, 큰 밀도의 양 전하들을 포함하기 때문에, 이러한 실리콘 질화물을 p형 반도체 기판을 패시베이션하는 제2 패시베이션층(400)에 사용할 경우, 인위적으로 음의 고정 전하를 주입할 필요가 있다.For example, since silicon nitride deposited by PECVD (PECVD silicon nitride) usually contains a large density of positive charges, when such silicon nitride is used in the second passivation layer 400 for passivating a p-type semiconductor substrate, It is necessary to inject a negative fixed charge.

따라서, 차지 인젝션 기술을 이용하여 제2 패시베이션층(400)에 음의 고정 전하를 주입할 수 있다.Therefore, a negative fixed charge may be injected into the second passivation layer 400 using a charge injection technique.

구체적 예로, 전하 주입을 원하는 샘플에 DC bias(+)를 걸어주어 플라즈마 상에서 전자들이 샘플로 주입되는 원리를 통해서 패시베이션층에 전하를 주입 및 조절할 수 있다.As a specific example, the DC bias (+) is applied to the sample to be charged, thereby injecting and controlling the charge in the passivation layer through the principle that electrons are injected into the sample.

따라서, 음의 고정전하가 주입된 제2 패시베이션층(400)은 전기적 패시베이션에 의하여 p형 반도체 기판 또는 p형의 후면 전계 영역을 효과적으로 패시베이션할 수 있다.Accordingly, the second passivation layer 400 implanted with the negative fixed charge may effectively passivate the p-type semiconductor substrate or the p-type backside field region by electrical passivation.

한편, 본 발명은 도 1에 도시된 ONO 구조의 패시베이션층(400)이외에도 ON 구조의 패시베이션층도 가능하다. 이 경우, ON 구조의 패시베이션층(400)은 캡핑층(capping layer)을 더 포함할 수 있다.Meanwhile, in the present invention, in addition to the passivation layer 400 of the ONO structure illustrated in FIG. 1, the passivation layer of the ON structure is also possible. In this case, the passivation layer 400 of the ON structure may further include a capping layer.

예컨대, 제2 패시베이션층(400)은 상기 반도체 기판(100) 하부에 위치하는 제1 실리콘 산화물층, 상기 제1 실리콘 산화물층 하부에 위치하는 실리콘 질화물층 및 상기 실리콘 질화물층 하부에 위치하는 캡핑층을 포함할 수 있다.For example, the second passivation layer 400 may include a first silicon oxide layer under the semiconductor substrate 100, a silicon nitride layer under the first silicon oxide layer, and a capping layer under the silicon nitride layer. It may include.

이때의 캡핑층은 실리콘 질화물보다 밴드갭이 큰 물질을 포함하는 것을 특징으로 한다. 예를 들어, 캡핑층은 SiC를 포함할 수 있다.The capping layer at this time is characterized in that it comprises a material having a larger band gap than silicon nitride. For example, the capping layer may comprise SiC.

또한, 제2 전극(700)은 반도체 기판(100)과 전기적으로 연결될 수 있다.In addition, the second electrode 700 may be electrically connected to the semiconductor substrate 100.

예를 들어, 제2 전극(700)은 제2 패시베이션층(400)의 제2 컨택홀을 통해 반도체 기판(100)에 접촉하여 전기적으로 연결될 수 있다.For example, the second electrode 700 may be electrically connected to the semiconductor substrate 100 through the second contact hole of the second passivation layer 400.

이러한 제2 전극(700)은 다양한 물질에 의하여 다양한 형상을 가지도록 형성될 수 있다.The second electrode 700 may be formed to have various shapes by various materials.

이러한 제2 전극(700)은 적어도 하나의 도전성 물질로 이루어져 있고, 이들 도전성 물질의 예는 니켈(Ni), 구리(Cu), 은(Ag), 알루미늄(Al), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나일 수 있지만, 이외의 다른 도전성 금속 물질로 이루어질 수 있다. 예를 들어, 제2 전극(700)은 Al 전극일 수 있다.The second electrode 700 is made of at least one conductive material, and examples of the conductive material include nickel (Ni), copper (Cu), silver (Ag), aluminum (Al), tin (Sn), and zinc ( Zn), at least one selected from the group consisting of indium (In), titanium (Ti), gold (Au), and combinations thereof, but may be made of other conductive metal materials. For example, the second electrode 700 may be an Al electrode.

또한, 상기 제2 전극(700)과 접하는 상기 반도체 기판(100)의 일 영역은 국부적 후면 전계 영역(800)이 형성된 것을 특징으로 한다.In addition, a region of the semiconductor substrate 100 in contact with the second electrode 700 may be formed with a local rear field region 800.

예를 들어, 이러한 국부적 후면 전계 영역(800)은 제2 전극(700)의 형성 공정에서 형성할 수 있어 제조 공정을 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 후면 전계 영역(800)이 제2 전극(700)과 다른 공정에서 형성될 수 있다.For example, the local backside field region 800 may be formed in the process of forming the second electrode 700, thereby simplifying the manufacturing process. However, the present invention is not limited thereto, and the rear electric field region 800 may be formed in a process different from that of the second electrode 700.

따라서, 후면 전계 영역(800)이 제2 전극(700)과 인접한 부분에서 상대적으로 높은 도핑 농도를 가지고 그 외 부분에서 상대적으로 낮은 도핑 농도를 가지는 선택적 후면 전계 구조(selective back surface field structure)를 가질 수 있다. 다만, 이에 한정되지 않고 후면 전계 영역(800)이 반도체 기판의 후면에서 균일한 도핑 농도를 가지면서 전체적으로 형성되는 균일한 후면 전계 구조(homogeneous back surface field structure)를 가질 수도 있다.Accordingly, the back field region 800 has a selective back surface field structure having a relatively high doping concentration in the portion adjacent to the second electrode 700 and a relatively low doping concentration in the other portion. Can be. However, the present invention is not limited thereto, and the rear electric field region 800 may have a homogeneous back surface field structure that is formed as a whole while having a uniform doping concentration at the rear of the semiconductor substrate.

방지층(500)은 상기 제2 컨택홀(도 3의 401) 내에서 상기 제2 패시베이션층(400) 및 상기 제2 전극(700) 사이에 위치할 수 있다. 따라서, 이러한 방지층(500)은 제2 컨택홀 내에서 제2 전극(700)을 감싸는 구조가 될 것이다.The prevention layer 500 may be located between the second passivation layer 400 and the second electrode 700 in the second contact hole (401 of FIG. 3). Therefore, the prevention layer 500 may have a structure surrounding the second electrode 700 in the second contact hole.

이러한 방지층(500)은 열처리시 상기 제2 패시베이션층(400)의 음의 고정 전하가 상기 제2 전극(700)으로 빠져나가는 것을 방지하는 역할을 한다.The prevention layer 500 prevents the negative fixed charge of the second passivation layer 400 from escaping to the second electrode 700 during the heat treatment.

ONO 구조의 제2 패시베이션층(400)은 제2 컨택홀에서 실리콘질화물층(420)이 노출된다. 만일, 방지층(500) 없이 이러한 제2 컨택홀을 통하여 제2 전극(700)이 반도체 기판(100)과 접촉하게 될 경우, 제2 컨택홀 내에서 제2 패시베이션층(400)의 실리콘질화물층(420)이 제2 전극(700)과 직접 접촉될 것이다. 이러한 경우, 열처리를 수행할 경우 제2 패시베이션층(400)에 미리 주입된 음의 고정전하가 제2 전극(700)을 통하여 사라지는 문제점이 발견되었다.The silicon nitride layer 420 is exposed in the second contact hole of the second passivation layer 400 having the ONO structure. If the second electrode 700 comes into contact with the semiconductor substrate 100 through the second contact hole without the barrier layer 500, the silicon nitride layer of the second passivation layer 400 in the second contact hole ( 420 will be in direct contact with the second electrode 700. In this case, when the heat treatment is performed, it is found that the negative fixed charges previously injected into the second passivation layer 400 disappear through the second electrode 700.

이에, 본 발명은 실리콘 질화물보다 밴드갭이 큰 물질을 포함하는 방지층(500)을 상기 제2 컨택홀 내에서 상기 제2 패시베이션층(400) 및 상기 제2 전극(700) 사이에 위치시킴으로써, 열처리시 상기 제2 패시베이션층(400)의 음의 고정 전하가 상기 제2 전극으로 빠져나가는 것을 방지할 수 있다.Accordingly, in the present invention, the prevention layer 500 including a material having a band gap larger than that of silicon nitride is disposed between the second passivation layer 400 and the second electrode 700 in the second contact hole. The negative fixed charge of the second passivation layer 400 may be prevented from escaping to the second electrode.

예를 들어, 방지층(500)은 SiOx 또는 SiC를 포함할 수 있다.For example, the barrier layer 500 may include SiO x or SiC.

또한, 제2 패시베이션층(400)이 ON 구조일 때에도 상술한 바와 동일하게 방지층(500)에 의해 열처리시 상기 제2 패시베이션층(400)의 음의 고정 전하가 상기 제2 전극으로 빠져나가는 것을 방지할 수 있다.In addition, even when the second passivation layer 400 is in the ON structure, the negative fixed charge of the second passivation layer 400 is prevented from escaping to the second electrode during the heat treatment by the prevention layer 500 as described above. can do.

도 2 내지 도 5는 본 발명의 일 실시예에 따른 패시베이션 특성이 향상된 태양전지 제조방법을 공정단계에 따라 나타낸 단면도들이다.2 to 5 are cross-sectional views illustrating a method of manufacturing a solar cell having improved passivation characteristics according to an embodiment of the present invention, according to process steps.

도 2를 참조하면, 반도체 기판(100) 상에 에미터층(200)을 형성한 후, 에미터층(200) 상에 제1 패시베이션층(300)을 형성할 수 있다. 그리고 반도체 기판(100) 하부에 제2 패시베이션층(400)을 형성할 수 있다.Referring to FIG. 2, after the emitter layer 200 is formed on the semiconductor substrate 100, the first passivation layer 300 may be formed on the emitter layer 200. In addition, a second passivation layer 400 may be formed under the semiconductor substrate 100.

이때의 에미터층(200)은 이온 주입법(ion implantation) 또는 열 확산법 등을 이용하여 반도체 기판(100)의 한쪽 면에 형성할 수 있다. 예컨대, 이온 주입법을 이용하여 p형 반도체 기판의 한쪽 면에 5가 원소의 불순물을 주입하여 n형 에미터층을 형성할 수 있다.In this case, the emitter layer 200 may be formed on one surface of the semiconductor substrate 100 by using an ion implantation method or a thermal diffusion method. For example, an n-type emitter layer can be formed by implanting impurity of pentavalent element into one surface of a p-type semiconductor substrate using an ion implantation method.

또한, 제1 패시베이션층(300)은 PECVD법 또는 스퍼터링 등의 방법을 이용하여 에미터층(200) 상에 형성할 수 있다.In addition, the first passivation layer 300 may be formed on the emitter layer 200 using a method such as PECVD or sputtering.

또한, 제2 패시베이션층(400)은 PECVD법 또는 스퍼터링 등의 방법을 이용하여 반도체 기판(100) 하부에 형성할 수 있다.In addition, the second passivation layer 400 may be formed under the semiconductor substrate 100 using a method such as PECVD or sputtering.

예를 들어, 제2 패시베이션층(400)은 상기 반도체 기판(100) 하부에 위치하는 제1 실리콘 산화물층(410), 상기 제1 실리콘 산화물층(410) 하부에 위치하는 실리콘 질화물층(420) 및 상기 실리콘 질화물층(420) 하부에 위치하는 제2 실리콘 산화물층(430)을 포함할 수 있다.For example, the second passivation layer 400 may include a first silicon oxide layer 410 under the semiconductor substrate 100 and a silicon nitride layer 420 under the first silicon oxide layer 410. And a second silicon oxide layer 430 disposed under the silicon nitride layer 420.

이때, 제2 패시베이션층(400)에 고정 전하를 주입할 수 있다.In this case, a fixed charge may be injected into the second passivation layer 400.

예를 들어, 반도체 기판(100)이 p형인 경우, 제2 패시베이션층(400)에 차지 인젝션 기술을 이용하여 음의 고정 전하를 주입할 수 있다.For example, when the semiconductor substrate 100 is p-type, a negative fixed charge may be injected into the second passivation layer 400 by using a charge injection technique.

예를 들어, 플라즈마 차지 인젝션법(plasma charge injection)을 이용하여 제2 패시베이션층(400)의 실리콘 질화물층(420)에 음의 고정 전하를 주입할 수 있다.For example, a negative fixed charge may be injected into the silicon nitride layer 420 of the second passivation layer 400 using a plasma charge injection method.

예컨대, PECVD 실리콘 질화물은 보통, 큰 밀도의 양 전하들을 포함하기 때문에, 이러한 실리콘 질화물을 p형 반도체 기판(100)의 패시베이션층 물질로 사용할 경우, 인위적으로 음의 고정 전하를 주입할 필요가 있다.For example, since PECVD silicon nitride typically contains large densities of positive charges, when such silicon nitride is used as the passivation layer material of the p-type semiconductor substrate 100, it is necessary to inject negative fixed charges artificially.

따라서, 음의 고정전하가 주입된 제2 패시베시션층(400)은 전기적 패시베이션에 의하여 p형 반도체 기판(100)을 효과적으로 패시베이션할 수 있다.Therefore, the second passivation layer 400 implanted with the negative fixed charge may effectively passivate the p-type semiconductor substrate 100 by electrical passivation.

도 3을 참조하면, 제2 패시베이션층(400)에 습식 식각 또는 건식 식각 등을 이용하여 제2 컨택홀(301)을 형성할 수 있다.Referring to FIG. 3, the second contact hole 301 may be formed in the second passivation layer 400 by using wet etching or dry etching.

도 4를 참조하면, 제2 패시베이션층(400)의 제2 컨택홀(401) 내에 방지층(500)을 형성할 수 있다. 이러한 방지층(500)은 제2 컨택홀(401) 내에서 제2 전극(700)이 제2 패시베이션층(400)과 접촉되지 않도록 형성될 수 있다. 예를 들어, 제2 컨택홀(도 3의 301)의 내주면을 따라 방지층(500)을 형성할 수 있고, 이러한 방지층(500) 내에 반도체 기판(100)이 노출된 홀이 존재한다.Referring to FIG. 4, the prevention layer 500 may be formed in the second contact hole 401 of the second passivation layer 400. The prevention layer 500 may be formed in the second contact hole 401 such that the second electrode 700 does not contact the second passivation layer 400. For example, the prevention layer 500 may be formed along the inner circumferential surface of the second contact hole 301 of FIG. 3, and there are holes in which the semiconductor substrate 100 is exposed.

이러한 방지층(500)은 제2 컨택홀(도 3의 301)을 방지층 물질을 채운 후에 다시 내부에 습식 식각 또는 건식 식각 등을 이용하여 홀을 형성하는 방법 등의 다양한 방법을 이용하여 형성할 수 있다.The barrier layer 500 may be formed using various methods, such as a method of forming a hole by using wet etching or dry etching again after filling the second contact hole 301 of FIG. 3 with the barrier layer material. .

도 5를 참조하면, 제1 전극(600)은 에미터층(200)과 전기적으로 연결되도록 형성할 수 있다.Referring to FIG. 5, the first electrode 600 may be formed to be electrically connected to the emitter layer 200.

예를 들어, 제1 패시베이션층(300) 상에 금속페이스트 스크린프린팅, 건조 및 소성 공정을 수행하여 금속전극인 제1 전극(600)을 형성할 수 있는데, 형성된 제1 전극(600)은 제1 패시베이션층(300)을 관통하여 에미터층(200)과 접하게 되어 전기적으로 연결될 수 있다.For example, a metal paste screen printing, drying, and firing process may be performed on the first passivation layer 300 to form a first electrode 600, which is a metal electrode. The passivation layer 300 penetrates the emitter layer 200 and may be electrically connected to the emitter layer 200.

구체적 예로, SiNx 패시베이션층 상에 스크린프린팅법을 이용하여 금속 입자, 글래스프릿(glass frit), 유기바인더 및 유기 vehicle을 포함하는 금속 페이스트를 패터닝할 수 있다. 그 다음에 이러한 패터닝된 금속페이스트를 건조하면 유기 vehicle이 증발된다. 그 다음에 소성공정을 거치면 유기 바인더가 먼저 증발 또는 연소된 뒤에 글라스 프릿이 녹게 되어 패시베이션층으로 이동한 뒤에 패시베이션층과 반응하여 금속전극인 제1 전극(600)이 패시베이션층을 뚫고 에미터층(200)과 컨택하면서 형성될 수 있다. 이때의 제1 전극(600)이 패시베이션층(300)을 관통한 부분은 제1 컨택홀(301)로 표시하였다.As a specific example, a metal paste including metal particles, glass frit, an organic binder, and an organic vehicle may be patterned by using a screen printing method on the SiNx passivation layer. The patterned metal paste is then dried and the organic vehicle evaporates. Then, after the firing process, the organic binder is first evaporated or burned, and then the glass frit is melted, moved to the passivation layer, and then reacted with the passivation layer to penetrate the passivation layer. It may be formed while contacting). A portion of the first electrode 600 passing through the passivation layer 300 at this time is indicated by the first contact hole 301.

또한, 다른 공지된 다양한 코팅법을 이용하여 제1 전극(600)을 형성할 수 있다.In addition, the first electrode 600 may be formed using various other known coating methods.

또한, 제2 전극(700)은 반도체 기판(100)과 전기적으로 연결되도록 형성될 수 있다. 예를 들어, 제2 전극(700)은 제2 패시베이션층(400)의 제2 컨택홀을 통하여 반도체 기판과 접하여 형성될 수 있다. 이때 스크린 인쇄법 등 공지된 다양한 코팅법을 이용하여 형성될 수 있다.In addition, the second electrode 700 may be formed to be electrically connected to the semiconductor substrate 100. For example, the second electrode 700 may be formed in contact with the semiconductor substrate through the second contact hole of the second passivation layer 400. In this case, it may be formed using various known coating methods such as screen printing.

이때, 제2 컨택홀의 내주면을 따라 방지층(500)이 형성되어 있는 바, 제2 컨택홀 내에서는 제2 전극(700)은 반도체 기판(100) 하부에 접촉되고, 제2 전극(700)의 측부는 방지층(500)으로 둘러싸인 구조가 될 것이다. 따라서, 제2 전극(700) 및 제2 패시베이션층(400) 사이에 방지층(500)이 위치된 구조가 될 것이다.At this time, the prevention layer 500 is formed along the inner circumferential surface of the second contact hole. In the second contact hole, the second electrode 700 contacts the lower portion of the semiconductor substrate 100, and the side portion of the second electrode 700 is formed. Will be a structure surrounded by the prevention layer (500). Accordingly, the prevention layer 500 may be disposed between the second electrode 700 and the second passivation layer 400.

그 다음에, 제2 전극(700)이 Al 전극인 경우를 예로 설명하면, 열처리공정이 수행되면, 제2 전극(700)의 함유물인 알루미늄(Al)이 제2 전극(700)과 접촉한 반도체 기판(100) 쪽으로 확산되어 상기 제2 전극(700)과 접하는 상기 반도체 기판(100)의 일 영역은 국부적 후면 전계 영역(800)이 형성될 수 있다. 이 때, 반도체 기판(100)이 p형인 경우, 후면 전계 영역(800)은 반도체 기판(100)과 동일한 도전성 타입인 p형의 도전성 타입을 갖고 있고, 후면 전계 영역(100)의 불순물 농도는 반도체 기판(100)보다 높아 p+의 도전성 타입을 갖는다.Next, a case where the second electrode 700 is an Al electrode will be described as an example. When the heat treatment process is performed, the semiconductor in which aluminum (Al), which is a content of the second electrode 700, contacts the second electrode 700. A local rear field region 800 may be formed in one region of the semiconductor substrate 100 that is diffused toward the substrate 100 and contacts the second electrode 700. In this case, when the semiconductor substrate 100 is p-type, the back field region 800 has a p-type conductivity type, which is the same conductivity type as the semiconductor substrate 100, and the impurity concentration of the back field region 100 is semiconductor. It is higher than the substrate 100 and has a conductivity type of p +.

본 발명의 다른 실시예에 따른 패시베이션 특성이 향상된 태양전지를 설명한다.It describes a solar cell with improved passivation characteristics according to another embodiment of the present invention.

도 6은 본 발명의 다른 실시예에 따른 패시베이션 특성이 향상된 태양전지를 나타낸 일 단면도이다.6 is a cross-sectional view illustrating a solar cell having improved passivation characteristics according to another embodiment of the present invention.

도 6을 참조하면, 본 발명의 다른 실시예에 따른 패시베이션 특성이 향상된 태양전지는 반도체 기판(100), 상기 반도체 기판(100) 상에 위치하되, 상기 반도체 기판(100)과 다른 도전형을 갖는 에미터층(200), 상기 에미터층(200) 상에 위치하되, 제1 컨택홀을 포함하는 제1 패시베이션층(300), 상기 제1 컨택홀을 통하여 상기 에미터층(200)과 접하여 전기적으로 연결되는 제1 전극(600), 상기 반도체 기판(100) 하부에 위치하되, 제2 컨택홀을 포함하는 제2 패시베이션층(400) 및 상기 제2 컨택홀을 통하여 상기 반도체 기판(100)과 접하여 전기적으로 연결되는 제2 전극(700)을 포함할 수 있다.Referring to FIG. 6, a solar cell having improved passivation characteristics according to another embodiment of the present invention is located on the semiconductor substrate 100 and the semiconductor substrate 100, but has a different conductivity type from that of the semiconductor substrate 100. An emitter layer 200, a first passivation layer 300 positioned on the emitter layer 200, including a first contact hole, and electrically connected to the emitter layer 200 through the first contact hole. The first electrode 600 is positioned below the semiconductor substrate 100 and electrically contacts the semiconductor substrate 100 through the second passivation layer 400 including the second contact hole and the second contact hole. It may include a second electrode 700 connected to.

또한, 상기 제1 패시베이션층(300)은 음의 고정 전하가 주입된 것을 특징으로 한다.In addition, the first passivation layer 300 is characterized in that the negative fixed charge is injected.

또한, 상기 제1 컨택홀 내에서 상기 제1 패시베이션층(300) 및 상기 제1 전극(600) 사이에 위치하여, 열처리시 상기 제1 패시베이션층(300)의 음의 고정 전하가 상기 제1 전극(600)으로 빠져나가는 것을 방지하는 방지층(510)을 더 포함하는 것을 특징으로 한다.In addition, a negative fixed charge of the first passivation layer 300 during the heat treatment may be located between the first passivation layer 300 and the first electrode 600 in the first contact hole. It characterized in that it further comprises a prevention layer 510 to prevent the exit to 600.

이때의 반도체 기판(100)은 n형 반도체 기판일 수 있다. 예를 들어, 반도체 기판(100)은 n형 실리콘 기판일 수 있다.At this time, the semiconductor substrate 100 may be an n-type semiconductor substrate. For example, the semiconductor substrate 100 may be an n-type silicon substrate.

또한, 반도체 기판(100)이 n형 반도체 기판인 경우, 에미터층(200)은 p형 에미터층일 수 있다. 예를 들어, 에미터층은 p형 실리콘층일 수 있다.In addition, when the semiconductor substrate 100 is an n-type semiconductor substrate, the emitter layer 200 may be a p-type emitter layer. For example, the emitter layer may be a p-type silicon layer.

이때의 제1 패시베이션층(300)은 에미터층(200) 상에 위치할 수 있다. 예를 들어, 제1 패시베이션층(300)은 에미터층(200)을 노출시키기 위한 개구부인 제1 컨택홀을 포함할 수 있다.In this case, the first passivation layer 300 may be located on the emitter layer 200. For example, the first passivation layer 300 may include a first contact hole that is an opening for exposing the emitter layer 200.

예를 들어, 이때의 제1 패시베이션층(300)은 상기 에미터층(200) 상에 위치하는 제1 실리콘 산화물층(310), 상기 제1 실리콘 산화물층(310) 상에 위치하는 실리콘 질화물층(320) 및 상기 실리콘 질화물층(320) 상에 위치하는 제2 실리콘 산화물층(330)을 포함할 수 있다.For example, in this case, the first passivation layer 300 may include a first silicon oxide layer 310 located on the emitter layer 200 and a silicon nitride layer located on the first silicon oxide layer 310 ( 320 and a second silicon oxide layer 330 positioned on the silicon nitride layer 320.

또한, 에미터층(200)이 p형인 경우, 제1 패시베이션층(300)은 음의 고정 전하가 주입된 것을 특징으로 한다.In addition, when the emitter layer 200 is p-type, the first passivation layer 300 is characterized in that the negative fixed charge is injected.

또한, 방지층(510)은 상기 제1 컨택홀 내에서 상기 제1 패시베이션층 및 상기 제1 전극 사이에 위치할 수 있다. 이러한 방지층은 열처리시 상기 제1 패시베이션층의 음의 고정 전하가 상기 제1 전극으로 빠져나가는 것을 방지하는 역할을 한다.In addition, the prevention layer 510 may be located between the first passivation layer and the first electrode in the first contact hole. The prevention layer serves to prevent the negative fixed charge of the first passivation layer from escaping to the first electrode during the heat treatment.

또한, 상기 제2 전극과 접하는 상기 반도체 기판의 일 영역은 국부적 후면 전계 영역이 형성된 것을 특징으로 한다.In addition, a region of the semiconductor substrate in contact with the second electrode may be formed with a local rear field region.

한편, 다른 예로 제1 패시베이션층은 상기 에미터층 상에 위치하는 제1 실리콘 산화물층, 상기 제1 실리콘 산화물층 상에 위치하는 실리콘 질화물층 및 상기 실리콘 질화물층 상에 위치하는 캡핑층을 포함할 수 있다. 이때의 캡핑층은 실리콘 질화물보다 밴드갭이 큰 물질을 포함하는 것을 특징으로 한다. 예를 들어, 이때의 캡핑층은 SiC를 포함할 수 있다.As another example, the first passivation layer may include a first silicon oxide layer on the emitter layer, a silicon nitride layer on the first silicon oxide layer, and a capping layer on the silicon nitride layer. have. The capping layer at this time is characterized in that it comprises a material having a larger band gap than silicon nitride. For example, the capping layer at this time may include SiC.

도 7은 본 발명의 일 실시예에 따른 ONO 구조를 나타낸 일 단면도이다.7 is a cross-sectional view illustrating an ONO structure according to an embodiment of the present invention.

도 7을 참조하면, n형 실리콘 기판(n-Si) 상에 PECVD법을 이용하여 SiO2층, SiNx층 및 SiOx층을 차례로 적층하여 ONO 구조를 제조하였다.Referring to FIG. 7, the SiO 2 layer, the SiN x layer, and the SiO x layer were sequentially stacked on the n-type silicon substrate (n-Si) by using PECVD to prepare an ONO structure.

도 8은 도 7의 ONO 구조에 플라즈마 차징 기술을 이용하여 차지 인젝션을 수행 후 C-V 특성을 측정한 그래프이다.FIG. 8 is a graph measuring C-V characteristics after performing charge injection in the ONO structure of FIG. 7 using plasma charging technology.

도 8을 참조하면, 플라즈마 차징(plasma charging) 기술을 이용하여 도 7의 ONO 구조에 음의 전하를 주입하여 C-V 특성을 측정하였다.Referring to FIG. 8, negative charge was injected into the ONO structure of FIG. 7 by using plasma charging technology to measure C-V characteristics.

도 8을 참조하면, 플라즈마 차징 기술에 의해 flatband가 시프트됨을 확인할 수 있다. 따라서, 플라즈마 차징 기술을 이용하여 ONO 구조에 음의 전하가 주입됨을 확인할 수 있다. 따라서, ONO 구조에 주입된 전자로 인해서 positive passivation에서 negative passivation으로 바뀜을 확인할 수 있다.Referring to FIG. 8, it can be seen that the flatband is shifted by the plasma charging technique. Therefore, it can be seen that a negative charge is injected into the ONO structure using the plasma charging technique. Therefore, it can be confirmed that the electron injected into the ONO structure changes from positive passivation to negative passivation.

따라서, 본 발명의 실시예에 따르면, 패시베이션층을 실리콘 산화물층/실리콘 질화물층/실리콘 산화물층 구조(ONO 구조) 또는 실리콘 산화물층/실리콘 질화물층 구조(ON 구조)를 적용하고, 이러한 패시베이션층에 차지 인젝션(charge injection) 기술을 통하여 전하를 주입하여 고정시킴으로써 패시베이션 특성이 향상된 태양전지를 제공할 수 있다.Therefore, according to the embodiment of the present invention, the passivation layer is applied to the silicon oxide layer / silicon nitride layer / silicon oxide layer structure (ONO structure) or silicon oxide layer / silicon nitride layer structure (ON structure), and to the passivation layer Charge injection technology can be used to inject and fix charges to provide solar cells with improved passivation characteristics.

또한, 패시베이션층과 전극 사이에 방지층을 위치시킴으로써, 열처리시 패시베이션층에 주입된 고정 전하가 상기 전극으로 빠져나가는 것을 방지할 수 있는 구조의 태양전지를 제공할 수 있다.In addition, by providing a barrier layer between the passivation layer and the electrode, it is possible to provide a solar cell having a structure that can prevent the fixed charge injected into the passivation layer during the heat treatment to escape to the electrode.

전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.The foregoing description of the present invention is intended for illustration, and it will be understood by those skilled in the art that the present invention may be easily modified in other specific forms without changing the technical spirit or essential features of the present invention. will be. Therefore, it should be understood that the embodiments described above are exemplary in all respects and not restrictive. For example, each component described as a single type may be implemented in a distributed manner, and similarly, components described as distributed may be implemented in a combined form.

본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.The scope of the present invention is represented by the following claims, and it should be construed that all changes or modifications derived from the meaning and scope of the claims and their equivalents are included in the scope of the present invention.

100: 반도체 기판 200: 에미터층
300: 제1 패시베이션층 301: 제1 컨택홀
400: 제2 패시베이션층 401: 제2 컨택홀
410: 제1 실리콘 산화물층 420: 실리콘 질화물층
430: 제2 실리콘 산화물층 500, 510: 방지층
600: 제1 전극 700: 제2 전극
800: 후면 전계 영역100: semiconductor substrate 200: emitter layer
300: first passivation layer 301: first contact hole
400: second passivation layer 401: second contact hole
410: first silicon oxide layer 420: silicon nitride layer
430: second silicon oxide layer 500, 510: prevention layer
600: first electrode 700: second electrode
800: rear field area

Claims (20)

반도체 기판;
상기 반도체 기판 상에 위치하되, 상기 반도체 기판과 다른 도전형을 갖는 에미터층;
상기 에미터층 상에 위치하는 제1 패시베이션층;
상기 에미터층과 전기적으로 연결되는 제1 전극;
상기 반도체 기판 하부에 위치하되, 제2 컨택홀을 포함하는 제2 패시베이션층; 및
상기 제2 컨택홀을 통하여 상기 반도체 기판과 접하여 전기적으로 연결되는 제2 전극을 포함하고,
상기 제2 패시베이션층은 음의 고정 전하가 주입된 것을 특징으로 하고,
상기 제2 컨택홀 내에서 상기 제2 패시베이션층 및 상기 제2 전극 사이에 위치하여, 열처리시 상기 제2 패시베이션층의 음의 고정 전하가 상기 제2 전극으로 빠져나가는 것을 방지하는 방지층을 더 포함하는 것을 특징으로 하는 패시베이션 특성이 향상된 태양전지.Semiconductor substrates;
An emitter layer on the semiconductor substrate, the emitter layer having a different conductivity type from the semiconductor substrate;
A first passivation layer located on the emitter layer;
A first electrode electrically connected to the emitter layer;
A second passivation layer under the semiconductor substrate, the second passivation layer including a second contact hole; And
A second electrode electrically connected to the semiconductor substrate through the second contact hole;
The second passivation layer is characterized in that the negative fixed charge is injected,
A blocking layer disposed between the second passivation layer and the second electrode in the second contact hole, the prevention layer preventing a negative fixed charge of the second passivation layer from escaping to the second electrode during heat treatment; Solar cell with improved passivation characteristics, characterized in that. 제1항에 있어서,
상기 반도체 기판은 p형 실리콘 기판인 것을 특징으로 하는 패시베이션 특성이 향상된 태양전지.The method of claim 1,
The semiconductor substrate is a p-type silicon substrate, characterized in that the passivation characteristics improved solar cell. 제1항에 있어서,
상기 에미터층은 n형 실리콘층인 것을 특징으로 하는 패시베이션 특성이 향상된 태양전지.The method of claim 1,
The emitter layer is a solar cell with improved passivation characteristics, characterized in that the n-type silicon layer. 제1항에 있어서,
상기 제1 패시베이션층은 실리콘 질화물층, 실리콘 산화물층 또는 산화 알루미늄층을 포함하는 것을 특징으로 하는 패시베이션 특성이 향상된 태양전지.The method of claim 1,
The first passivation layer is a solar cell with improved passivation characteristics, characterized in that it comprises a silicon nitride layer, silicon oxide layer or aluminum oxide layer. 제1항에 있어서,
상기 제1 패시베이션층은 양의 고정 전하를 갖는 것을 특징으로 하는 패시베이션 특성이 향상된 태양전지.The method of claim 1,
The first passivation layer is a solar cell with improved passivation characteristics, characterized in that having a positive fixed charge. 제1항에 있어서,
상기 제2 패시베이션층은,
상기 반도체 기판 하부에 위치하는 제1 실리콘 산화물층;
상기 제1 실리콘 산화물층 하부에 위치하는 실리콘 질화물층; 및
상기 실리콘 질화물층 하부에 위치하는 제2 실리콘 산화물층을 포함하는 것을 특징으로 하는 패시베이션 특성이 향상된 태양전지.The method of claim 1,
The second passivation layer,
A first silicon oxide layer under the semiconductor substrate;
A silicon nitride layer disposed below the first silicon oxide layer; And
Improved passivation characteristics, characterized in that it comprises a second silicon oxide layer located below the silicon nitride layer. 제6항에 있어서,
상기 방지층은 실리콘 질화물보다 밴드갭이 큰 물질을 포함하는 것을 특징으로 하는 패시베이션 특성이 향상된 태양전지.The method of claim 6,
The prevention layer is a solar cell with improved passivation characteristics, characterized in that containing a material having a larger band gap than silicon nitride. 제7항에 있어서,
상기 방지층은 SiOx 또는 SiC를 포함하는 것을 특징으로 하는 패시베이션 특성이 향상된 태양전지.The method of claim 7, wherein
The prevention layer is a solar cell with improved passivation characteristics, characterized in that containing SiO x or SiC. 제1항에 있어서,
상기 제2 패시베이션층은,
상기 반도체 기판 하부에 위치하는 제1 실리콘 산화물층;
상기 제1 실리콘 산화물층 하부에 위치하는 실리콘 질화물층; 및
상기 실리콘 질화물층 하부에 위치하는 캡핑층을 포함하고,
상기 캡핑층은 실리콘 질화물보다 밴드갭이 큰 물질을 포함하는 것을 특징으로 하는 패시베이션 특성이 향상된 태양전지.The method of claim 1,
The second passivation layer,
A first silicon oxide layer under the semiconductor substrate;
A silicon nitride layer disposed below the first silicon oxide layer; And
A capping layer disposed below the silicon nitride layer,
The capping layer is a solar cell with improved passivation characteristics, characterized in that it comprises a material having a larger band gap than silicon nitride. 제9항에 있어서,
상기 방지층은 실리콘 질화물보다 밴드갭이 큰 물질을 포함하는 것을 특징으로 하는 패시베이션 특성이 향상된 태양전지.The method of claim 9,
The prevention layer is a solar cell with improved passivation characteristics, characterized in that it comprises a material having a larger band gap than silicon nitride. 제1항에 있어서,
상기 제2 전극은 Al을 포함하는 것을 특징으로 하는 패시베이션 특성이 향상된 태양전지.The method of claim 1,
The second electrode is a solar cell with improved passivation characteristics, characterized in that it comprises Al. 제1항에 있어서,
상기 제2 전극과 접하는 상기 반도체 기판의 일 영역은 국부적 후면 전계 영역이 형성된 것을 특징으로 하는 패시베이션 특성이 향상된 태양전지.The method of claim 1,
The region of the semiconductor substrate in contact with the second electrode is a solar cell with improved passivation characteristics, characterized in that the local back field region is formed. 반도체 기판;
상기 반도체 기판 상에 위치하되, 상기 반도체 기판과 다른 도전형을 갖는 에미터층;
상기 에미터층 상에 위치하되, 제1 컨택홀을 포함하는 제1 패시베이션층;
상기 제1 컨택홀을 통하여 상기 에미터층과 접하여 전기적으로 연결되는 제1 전극;
상기 반도체 기판 하부에 위치하되, 제2 컨택홀을 포함하는 제2 패시베이션층; 및
상기 제2 컨택홀을 통하여 상기 반도체 기판과 접하여 전기적으로 연결되는 제2 전극을 포함하고,
상기 제1 패시베이션층은 음의 고정 전하가 주입된 것을 특징으로 하고,
상기 제1 컨택홀 내에서 상기 제1 패시베이션층 및 상기 제1 전극 사이에 위치하여, 열처리시 상기 제1 패시베이션층의 음의 고정 전하가 상기 제1 전극으로 빠져나가는 것을 방지하는 방지층을 더 포함하는 것을 특징으로 하는 패시베이션 특성이 향상된 태양전지.Semiconductor substrates;
An emitter layer on the semiconductor substrate, the emitter layer having a different conductivity type from the semiconductor substrate;
A first passivation layer on the emitter layer, the first passivation layer comprising a first contact hole;
A first electrode electrically connected to the emitter layer through the first contact hole;
A second passivation layer under the semiconductor substrate, the second passivation layer including a second contact hole; And
A second electrode electrically connected to the semiconductor substrate through the second contact hole;
The first passivation layer is characterized in that the negative fixed charge is injected,
A barrier layer disposed between the first passivation layer and the first electrode in the first contact hole to prevent negative fixed charge of the first passivation layer from escaping to the first electrode during heat treatment; Solar cell with improved passivation characteristics, characterized in that. 제13항에 있어서,
상기 반도체 기판은 n형 실리콘 기판인 것을 특징으로 하는 패시베이션 특성이 향상된 태양전지.The method of claim 13,
The semiconductor substrate is a solar cell with improved passivation characteristics, characterized in that the n-type silicon substrate. 제13항에 있어서,
상기 에미터층은 p형 실리콘층인 것을 특징으로 하는 패시베이션 특성이 향상된 태양전지.The method of claim 13,
The emitter layer is a p-type silicon layer, characterized in that the passivation characteristics improved solar cell. 제13항에 있어서,
상기 제1 패시베이션층은,
상기 에미터층 상에 위치하는 제1 실리콘 산화물층;
상기 제1 실리콘 산화물층 상에 위치하는 실리콘 질화물층; 및
상기 실리콘 질화물층 상에 위치하는 제2 실리콘 산화물층을 포함하는 것을 특징으로 하는 패시베이션 특성이 향상된 태양전지.The method of claim 13,
The first passivation layer,
A first silicon oxide layer on the emitter layer;
A silicon nitride layer located on the first silicon oxide layer; And
Passivation characteristics improved solar cell comprising a second silicon oxide layer located on the silicon nitride layer. 제16항에 있어서,
상기 방지층은 실리콘 질화물보다 밴드갭이 큰 물질을 포함하는 것을 특징으로 하는 패시베이션 특성이 향상된 태양전지.The method of claim 16,
The prevention layer is a solar cell with improved passivation characteristics, characterized in that it comprises a material having a larger band gap than silicon nitride. 제17항에 있어서,
상기 방지층은 SiOx 또는 SiC를 포함하는 것을 특징으로 하는 패시베이션 특성이 향상된 태양전지.The method of claim 17,
The prevention layer is a solar cell with improved passivation characteristics, characterized in that containing SiO x or SiC. 제13항에 있어서,
상기 제1 패시베이션층은,
상기 에미터층 상에 위치하는 제1 실리콘 산화물층;
상기 제1 실리콘 산화물층 상에 위치하는 실리콘 질화물층; 및
상기 실리콘 질화물층 상에 위치하는 캡핑층을 포함하고,
상기 캡핑층은 실리콘 질화물보다 밴드갭이 큰 물질을 포함하는 것을 특징으로 하는 패시베이션 특성이 향상된 태양전지.The method of claim 13,
The first passivation layer,
A first silicon oxide layer on the emitter layer;
A silicon nitride layer located on the first silicon oxide layer; And
A capping layer positioned on the silicon nitride layer,
The capping layer is a solar cell with improved passivation characteristics, characterized in that it comprises a material having a larger band gap than silicon nitride. 제19항에 있어서,
상기 방지층은 실리콘 질화물보다 밴드갭이 큰 물질을 포함하는 것을 특징으로 하는 패시베이션 특성이 향상된 태양전지.The method of claim 19,
The prevention layer is a solar cell with improved passivation characteristics, characterized in that containing a material having a larger band gap than silicon nitride.
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JP5865490B2 (en) * 2012-04-18 2016-02-17 株式会社日立製作所 Solar cell and method for manufacturing the same
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KR20160134483A (en) * 2015-05-13 2016-11-23 엘지전자 주식회사 Solar cell and method for manufacturing the same

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