KR20200000377A - 마이크로전자 공작물의 제조를 위해 실리콘 질화물층을 영역 선택 에칭하는 방법 - Google Patents

마이크로전자 공작물의 제조를 위해 실리콘 질화물층을 영역 선택 에칭하는 방법 Download PDF

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Abstract

개시하는 실시예들은, 이온 비임 및/또는 중성 비임 기법 등의 비임 전달 기법을 이용하여 실리콘 질화물층을 수소 이온/라디칼 및 이에 후속하여 불소 이온/라디칼에 순차적으로 노출시킴으로써, 마이크로전자 공작물의 제조를 위한 실리콘 질화물의 영역 선택 에칭을 제공한다. 영역 선택 에칭 프로세스는 수소 이온을 이용하는 경우에 비등방성이고 수소 라디칼을 이용하는 경우에 등방성이다. 또한, 마이크로전자 공작물을 위해 기판 상에 재료의 스퍼터링은 개시하는 실시예들을 위해 필요하지 않다. 또한, 종래의 플라즈마 처리 기법에 의해 제공되는 대면적 에칭과는 대조적으로, 이온 비임 및/또는 중성 비임 기법을 이용함으로써, 실리콘 질화물의 영역 선택 에칭이 달성된다. 소정 실시예의 경우, 본 명세서에서 설명하는 이온/중성 비임 기법은 임의의 마스크의 사용을 필요로 하지 않고 실리콘 질화물 하드 마스크를 제고하는 데에 이용된다.

Description

마이크로전자 공작물의 제조를 위해 실리콘 질화물층을 영역 선택 에칭하는 방법{METHOD FOR AREA-SELECTIVE ETCHING OF SILICON NITRIDE LAYERS FOR THE MANUFACTURE OF MICROELECTRONIC WORKPIECES}
관련 출원
본 출원은 "METHOD FOR AREA-SELECTIVE ETCHING OF SILICON NITRIDE LAYERS FOR THE MANUFACTURE OF MICROELECTRONIC WORKPIECES"라는 명칭으로 2018년 6월 22일자로 출원한 동시 출원 계속 중의 미국 특허 가출원 제62/688,745호를 우선권 주장하며, 그 전체 내용은 본 명세서에 참조로 원용한다.
본 개시는 마이크로전자 공작물의 제조 방법에 관한 것으로, 구체적으로는 마이크로전자 공작물 상의 재료층을 에칭하는 방법에 관한 것이다.
마이크로전자 공작물 내에 디바이스의 형성은 통상 기판 상의 다수의 재료층의 형성, 패터닝 및 제거와 관련된 일련의 제조 기법을 수반하다. 현재는 물론 차세대 반도체 디바이스의 물리적 및 전기적 사양을 충족시키기 위해, 프로세싱 흐름들은 다양한 패터닝 프로세스를 위해 구조적 일체성을 유지하면서 피처 사이즈를 감소시킬 것이 요구되고 있다.
해상도 향상 기법(resolution enhancement technique: RET)을 이용하여 패터닝된 피처의 임계 치수(CD) 또는 피치를 축소시키는 것에 대한 종래의 기법으로서 22nm(나노미터) 기술 노드에서의 변곡점에 도달한 광 리소그래피는 물리적 한계에 봉착하였다. 22nm 이하의 기술 노드를 위한 대용량 제조에 자동 정렬 다중 패터닝이 이용되어 왔다. 게다가, 극자외선(EUV) 리소그래피, 방향성 자동 조립(directed self-assembly: DSA), 임프린트 리소그래피, 및 마크리스 리소그래피(예를 들면, 전자 비임(E-비임) 다이렉트 라이트) 등의 차세대 리소그래피 기법이 개발되고 있다. E-비임 다이렉트 라이트 리소그래피 등의 마크리스 리소그래피는 전통적 광 리소그래피의 제약으로부터 상당한 발전을 보이고 있다. 하지만, E-비임 리소그래피의 실현 가능성은 낮은 처리량에 의해 제한되며 여전히 패터닝을 위해 레지스트를 필요로 한다. 따라서, 마이크로전자 공작물의 높은 처리량의 제조는 E-비임 리소그래피 기법을 이용하여 달성하기는 곤란하다. 반면, 이온 비임 리소그래피는 높은 처리량을 가지며, 패터닝에 레지스트를 필요로 하지 않는다. 하지만, 이온 비임 기법은 통상 원하는 패터닝을 생성하기 위해 재료를 스퍼터링하며, 스퍼터링된 재료의 재성막은 마이크로전자 공작물 상에 형성되는 디바이스를 저하시키는 바람직하지 못한 마이크로 마스킹 효과를 초래할 수 있다.
본 명세서에서는 마이크로전자 공작물의 제조를 위해 실리콘 질화물의 영역 선택 에칭을 제공하는 실시예들을 기술한다. 개시하는 실시예들은, 이온 비임 및/또는 중성 비임 기법 등의 비임 전달 기법을 이용하여 실리콘 질화물층을 수소 이온/라디칼 및 이에 후속하여 불소 이온/라디칼에 순차적으로 노출시키는 것을 제공한다. 본 명세서에서 설명하는 영역 선택 에칭 프로세스는 수소 이온을 이용하는 경우에 비등방성이고 수소 라디칼을 이용하는 경우에 등방성이다. 또한, 마이크로전자 공작물을 위해 기판 상에 재료의 스퍼터링은 개시하는 실시예들을 위해 필요하지 않다. 또한, 종래의 플라즈마 프로세싱 기법에 의해 제공되는 대면적 에칭과는 대조적으로, 이온 비임 및/또는 중성 비임 기법을 이용함으로써, 실리콘 질화물의 영역 선택 에칭이 달성된다. 소정 실시예의 경우, 본 명세서에서 설명하는 이온/중성 비임 기법은 임의의 마스크의 사용을 필요로 하지 않고 실리콘 질화물 하드 마스크를 제공하는 데에 이용된다. 다른 또는 추가적 특징, 변형, 및 실시예들 또한 실시될 수 있고, 관련 시스템 및 방법도 역시 이용될 수 있다.
하나의 실시예에서, 마이크로전자 공작물을 처리하는 방법은, 플라즈마 처리 챔버 내로 마이크로전자 공작물을 위한 기판을 전달하는 단계; 기판에 형성된 실리콘 질화물층의 선택된 영역을 제거하기 위해 그 실리콘 질화물층을 하나 이상의 이온 비임을 이용하여 수소 플라즈마 및 불소 플라즈마에 순차적으로 노출시키는 단계; 및 플라즈마 처리 챔버로부터 기판을 제거하는 단계를 포함한다.
추가적 실시예에서, 실리콘 질화물층의 순차적 노출은 실리콘 질화물층을 패터닝하기 위해 수행된다. 다른 실시예에서, 패터닝된 실리콘 질화물층은 제거 전에 하나 이상의 후속 처리 단계에서 하드 마스크로서 이용된다.
추가적 실시예에서, 순차적 노출은 실리콘 질화물층의 선택된 영역에 원하는 양의 에칭을 가하도록 반복된다.
추가적 실시예에서, 그 방법은, 제1 플라즈마 가스를 이용하여 수소 플라즈마를 생성하는 단계 및 제2 플라즈마 가스를 이용하여 불소 플라즈마를 생성하는 단계를 포함한다. 다른 실시예에서, 제1 플라즈마 가스는 수소(H2)를 포함한다. 또 다른 실시예에서, 제1 플라즈마 가스는 또한 아르곤(Ar)을 포함한다. 다른 실시예에서, 제2 플라즈마 가스는 산소(O2) 및 삼불화 질소(NF3)를 포함한다. 또 다른 실시예에서, O2 대 NF3의 비는 O2/NF3 > 4이도록 4보다 큰 비 또는 2 ≤ O2/NF3 ≤ 5이도록 2 내지 5의 비 중 적어도 하나이다. 또 다른 실시예에서, 제1 플라즈마 가스는 또한 아르곤(Ar)을 포함한다.
추가적 실시예에서, 순차적 노출은, 수소 이온을 포함한 제1 플라즈마를 생성하도록 처리 챔버 내에서 제1 플라즈마 가스를 점화시키는 단계; 개질된 실리콘 질화물을 형성하도록 실리콘 질화물층에 하나 이상의 비임으로 수소 이온을 전달하는 단계; 불소 이온을 포함한 제2 플라즈마를 생성하도록 처리 챔버 내에서 제2 플라즈마 가스를 점화시키는 단계; 및 개질된 실리콘 질화물을 제거하도록 실리콘 질화물층에 제2 플라즈마를 전달하는 단계를 포함한다.
추가적 실시예에서, 순차적 노출은, 수소 이온을 포함한 제1 플라즈마를 생성하도록 처리 챔버 내에서 제1 플라즈마 가스를 점화시키는 단계; 개질된 실리콘 질화물을 형성하도록 실리콘 질화물층에 수소 이온을 전달하는 단계; 불소 이온을 포함한 제2 플라즈마를 생성하도록 처리 챔버 내에서 제2 플라즈마 가스를 점화시키는 단계; 및 개질된 실리콘 질화물을 제거하도록 실리콘 질화물층에 하나 이상의 중성 비임으로 불소 이온을 전달하는 단계를 포함한다. 다른 실시예에서, 그 방법은, 하나 이상의 중성 비임을 형성하도록 불소 이온을 그리드를 통과시키는 단계를 더 포함한다.
추가적 실시예에서, 순차적 노출은, 수소 이온을 포함한 제1 플라즈마를 생성하도록 처리 챔버 내에서 제1 플라즈마 가스를 점화시키는 단계; 개질된 실리콘 질화물을 형성하도록 실리콘 질화물층에 하나 이상의 비임으로 수소 이온을 전달하는 단계; 불소 이온을 포함한 제2 플라즈마를 생성하도록 처리 챔버 내에서 제2 플라즈마 가스를 점화시키는 단계; 및 개질된 실리콘 질화물을 제거하도록 실리콘 질화물층에 하나 이상의 중성 비임으로 불소 이온을 전달하는 단계를 포함한다. 다른 실시예에서, 그 방법은, 하나 이상의 중성 비임을 형성하도록 불소 이온을 그리드를 통과시키는 단계를 더 포함한다.
추가적 실시예에서, 순차적 노출은, 수소 이온을 포함한 제1 플라즈마를 생성하도록 처리 챔버 내에서 제1 플라즈마 가스를 점화시키는 단계; 개질된 실리콘 질화물을 형성하도록 실리콘 질화물층에 하나 이상의 중성 비임으로 수소 이온을 전달하는 단계; 불소 이온을 포함한 제2 플라즈마를 생성하도록 처리 챔버 내에서 제2 플라즈마 가스를 점화시키는 단계; 및 개질된 실리콘 질화물을 제거하도록 실리콘 질화물층에 하나 이상의 중성 비임으로 불소 이온을 전달하는 단계를 포함한다. 다른 실시예에서, 그 방법은, 하나 이상의 중성 비임을 형성하도록 수소 이온을 그리드를 통과시키는 단계; 및 하나 이상의 중성 비임을 형성하도록 불소 이온을 그리드를 통과시키는 단계를 더 포함한다.
추가적 실시예에서, 기판은 또한 실리콘층 또는 실리콘 산화물층 중 적어도 하나를 포함한다. 다른 실시예에서, 수소 플라즈마는 실리콘 질화물층의 비등방성 에칭을 제공하도록 수소 이온을 포함한다. 다른 실시예에서, 수소 플라즈마는 실리콘 질화물층의 등방성 에칭을 제공하도록 수소 라디칼을 포함한다.
본 발명 및 그 이점의 보다 완벽한 이해는 첨부 도면과 함께 한 이하의 상세한 설명을 참조함으로써 달성될 수 있으며, 그 도면에서 동일 도면 부호는 동일한 피처를 가리킨다. 하지만, 첨부 도면은 개시하는 개념의 단지 예시적인 실시예만을 예시하고 있고, 이에 따라 개시한 개념이 등가적으로 유효한 기타 실시예들을 허용할 수 있다는 점에서 그 범위를 제한하는 것으로 간주되어서는 안 될 것이라는 점을 유념해야 한다.
도 1a는 실리콘 질화물층에 영역 선택 에칭이 수행되는 예시적인 실시예의 프로세스 흐름도이다.
도 1b는 도 1a에 도시한 영역 선택 에칭을 실시하는 데에 이용되는 예시적인 순차적 노출 프로세스 중에 실리콘 질화물층에 이루어지는 개질의 예시적인 실시예의 도면이다.
도 2a는 수소 이온 비임을 이용하여 실리콘 질화물층에 영역 선택 에칭이 수행되는 예시적인 실시예의 프로세스 흐름도이다.
도 2b는 도 2a에 도시한 영역 선택 에칭을 실시하는 데에 이용되는 예시적인 프로세스 단계들 중에 실리콘 질화물층에 이루어지는 개질의 예시적인 실시예의 도면이다.
도 3a는 수소 플라즈마와 불소 중성 비임을 이용하여 실리콘 질화물층에 영역 선택 에칭이 수행되는 예시적인 실시예의 프로세스 흐름도이다.
도 3b는 도 3a에 도시한 영역 선택 에칭을 실시하는 데에 이용되는 예시적인 프로세스 단계들 중에 실리콘 질화물층에 이루어지는 개질의 예시적인 실시예의 도면이다.
도 4a는 수소 이온 비임과 불소 중성 비임을 이용하여 실리콘 질화물층에 영역 선택 에칭이 수행되는 예시적인 실시예의 프로세스 흐름도이다.
도 4b는 도 4a에 도시한 영역 선택 에칭을 실시하는 데에 이용되는 예시적인 프로세스 단계들 중에 실리콘 질화물층에 이루어지는 개질의 예시적인 실시예의 도면이다.
도 5a는 수소 중성 비임과 불소 중성 비임을 이용하여 실리콘 질화물층에 영역 선택 에칭이 수행되는 예시적인 실시예의 프로세스 흐름도이다.
도 5b는 도 5a에 도시한 영역 선택 에칭을 실시하는 데에 이용되는 예시적인 프로세스 단계들 중에 실리콘 질화물층에 이루어지는 개질의 예시적인 실시예의 도면이다.
도 6은 본 명세서에서 설명하는 실시예들을 위해 에칭 챔버로서 이용될 수 있는 플라즈마 처리 장치 등의 공작물 제조 시스템을 위한 예시적인 실시예의 블록도이다.
본 명세서에서 설명하는 바와 같이, 실리콘 질화물층의 영역 선택 에칭이 마이크로전자 공작물의 제조를 위해 제공된다. 개시하는 실시예들은, 이온 비임 및/또는 중성 비임 전달 기법을 이용하여 실리콘 질화물층을 수소 이온/라디칼 및 이에 후속하여 불소 이온/라디칼에 순차적으로 노출시킨다. 이온 비임 및/또는 중성 비임 기법을 이용함으로써, 실리콘 질화물의 영역 선택 에칭이 달성된다. 본 명세서에서 설명하는 프로세스 기법을 여전히 이용하면서 다른 이점들도 달성할 수 있다.
도 1a는 실리콘 질화물층에 영역 선택 에칭이 수행되는 예시적인 실시예(100)의 프로세스 흐름도이다. 블록(102)에서, 기판이 플라즈마 처리 영역 내에 전달된다. 블록(104)에서, 실리콘 질화물층의 영역 선택 에칭을 제공하도록 이온 및/또는 중성 비임을 이용하여 수소 및 불소 플라즈마에 대한 실리콘 질화물층의 순차적 노출이 수행된다. 이러한 영역 선택 에칭을 위한 추가적 예시적 실시예들은 아래에서 더 설명할 것이다. 본 명세서에서 설명하는 바와 같이, 순차적 노출은 원하는 양의 실리콘 질화물이 에칭될 때까지 반복될 수 있다. 블록(106)에서, 기판이 플라즈마 처리 영역으로부터 제거된다. 실시예(100)에 대하여 블록(104)에서 제공되는 순차적 노출 전 및/또는 후에 하나 이상의 추가적 단계들이 포함될 수 있다는 점을 유념해야 한다. 또한, 플라즈마 처리 영역은 예를 들면 플라즈마 처리 챔버일 수 있다는 점을 유념해야 한다. 또한, 실리콘 질화물층은 실리콘 질화물(SiN)로서 구현되거나 1종 이상의 기타 원소와 함께 SiN을 포함하는 실리콘 질화물 재료로서 구현될 수 있다는 점을 이해할 것이다. 본 명세서에서 설명하는 기법을 여전히 이용하면서 다른 변형예들도 실시될 수 있다.
도 1b는 도 1a에 도시한 영역 선택 에칭을 실시하는 데에 이용되는 예시적인 순차적 노출 프로세스 중에 실리콘 질화물층(152)에 이루어지는 개질의 예시적인 실시예(150)의 도면이다. 도면 부호 160으로서 나타낸 바와 같은 개질 전의 경우, 실리콘 질화물층(152)은 마이크로전자 공작물을 위한 기판의 표면 상에 노출되어 있다. 도면 부호 162로 나타낸 바와 같은 제1 프로세스 단계(단계 1)에서, 플라즈마 가스를 도입하고, 개질된 실리콘 질화물을 형성하도록 선택된 영역(154) 내의 실리콘 질화물층(152)의 표면을 개질하는 소수(H) 이온 또는 라디칼을 형성하기에 충분한 조건 하에서 그 플라즈마 가스를 점화한다. 제1 프로세스 단계가 완료된 후, 도면 부호 164로 나타낸 바와 같이, 실리콘 질화물층(152)의 라디칼에 기인하거나 이온에 기인한 표면 개질은 개질 영역(154)과 비개질 영역(155)을 남긴다. 제1 프로세스 단계(단계 1) 동안 실리콘 질화물층에 대한 표면 개질은 불소 라디칼에 대한 실리콘 질화물의 반응성을 증가시킨다는 점을 유념해야 한다.
도면 부호 166으로 나타낸 바와 같은 제2 프로세스 단계(단계 2)에서, 플라즈마 가스를 도입하고, 개질 영역(154) 내의 개질된 실리콘 질화물을 제거하는 불소(F) 이온 또는 라디칼을 형성하기에 충분한 조건 하에서 그 플라즈마 가스를 점화한다. 이 프로세스가 완료된 후, 도면 부호 168에 의해 에칭 후로 나타낸 바와 같이, 개질 영역(154) 내의 개질된 실리콘 질화물층의 제거는 단지 비개질 영역(156) 내에 실리콘 질화물을 남긴다. 또한, 제1 및 제2 프로세스 단계는 연속한 개질 및 제거 단계를 통해 임의의 원하는 양의 실리콘 질화물층(152)을 선택적으로 제거하도록 반복될 수 있다는 점을 유념해야 할 것이다.
본 명세서에서 설명하는 바와 같이, 수소 이온/라디칼 및/또는 불소 이온/라디칼은 하나 이상의 이온 비임 또는 중성 비임 기법을 이용하여 실리콘 질화물층의 표면에 전달된다. 이온/중성 비임의 이용은 아래에서 보다 상세하게 설명하는 바와 같이 실리콘 질화물층의 영역 선택 에칭을 가능하게 한다. 하나의 예시적인 실시예에서, 처리 챔버 내에 플라즈마 가스를 분사하여 기판에 이온 또는 중성 입자를 전달하도록 그 플라즈마 가스를 점화시킬 수 있는 플라즈마 처리 장비가 이용된다. 이 플라즈마 처리 장비는 이온 비임을 형성할 수 있는 한편, 중성 비임을 생성하는 데에 그리드를 이용할 수 있다. 게다가, 플라즈마 처리 장비는, 처리 챔버 내에 선택된 압력(P)과 온도(T)를 인가할 수 있고, 처리 챔버에 선택된 마이크로웨이브(MW) 에너지를 인가할 수 있고, 처리 챔버에 선택된 무선 주파수(RF) 에너지를 인가할 수 있고, 그리고 플라즈마 처리 단계들의 지속 시간을 제거할 수 있다.
이온 비임은 플라즈마 소스로부터 활성 이온(energetic ion)을 추출함으로써 형성될 수 있다는 점을 유념해야 한다. 또한, 중성 비임은 예를 들면 플라즈마 소스로부터 활성 이온을 추출하여, 그 이온을 배경 중성 물질과의 전하 교환 충돌에 의해 또는 소정 표면과의 여입사각(glancing angle) 충돌에 의해 중성화함으로써 형성할 수 있다는 점을 유념해야 한다.
하나의 예시적인 실시예에서, 이하의 표에 프로세스 파라미터를 나타낸다. 압력은 mTorr(mT)이며, 온도는 섭씨(℃)이며, 그리고 지속 시간은 초(sec)라는 점을 유념해야 한다. 또한, O2 대 NF3 가스비(***/***)는 바람직하게는 O2/NF3 > 4이도록 4보다 크다는 점을 유념해야 한다. 다른 바람직한 실시예에서, O2 대 NF3 가스비(***/***)는 2 ≤ O2/NF3 ≤ 5이도록 2 내지 5 범위 내에 있다. 본 명세서에서 설명하는 기법을 여전히 이용하면서 다른 변형예 및 처리 파라미터들도 이용될 수 있다.
예시적 플라즈마 프로세스 파라미터
단계 가스 가스비 P T RF 지속 시간
단계 1 H2, Ar 700H2/800Ar 500mT 15℃ 15-100W 5-60sec
단계 1 H2, Ar 225H2 5mT 15℃ 25-100W 5-60sec
단계 2 NF3, O2, Ar ***O2/***NF3
/1000Ar		 500mT 15℃ 15-100W 5-60sec
도 2a는 수소 이온 비임을 이용하여 실리콘 질화물층에 영역 선택 에칭이 수행되는 예시적인 실시예(200)의 프로세스 흐름도이다. 블록(202)에서, 마이크로전자 공작물을 위한 기판이 플라즈마 처리 영역 내에 전달된다. 블록(204)에서, 제1 프로세스 단계(단계 1)가 수소 이온 비임을 이용하여 수행된다. 제1 프로세스 단계의 경우, H2를 포함한 플라즈마 가스가 처리 영역 내에 유입되어, 하나 이상의 수소 비임을 형성하도록 점화되고 제어된다. 본 명세서에서 설명하는 바와 같이, 플라즈마 내의 수소 이온은 실리콘 질화물층에 표면 개질을 야기하여 개질된 실리콘 질화물을 형성한다. 이어서, 제1 프로세스 단계를 위한 플라즈마 처리는 중지되며, 플라즈마 가스를 제거하도록 처리 영역은 배기된다. 블록(206)에서, 제2 프로세스 단계(단계 2)가 수행된다. 제2 프로세스 단계에서, 불소(예를 들면, NF3, O2 및 Ar)를 포함한 플라즈마 가스가 플라즈마 처리 영역 내에 유입되어 불소 이온을 형성하도록 점화된다. 특정 실시예의 경우, 플라즈마 가스 화학 조성으로부터 불소 라디칼을 형성하기에 충분한 압력이 또한 처리 영역 내에 인가된다. 예를 들면, 300mTorr 이상의 압력이 처리 영역 내에 인가될 수 있다. 본 명세서에서 설명하는 바와 같이, 플라즈마 내의 불소 이온 또는 라디칼은 개질된 실리콘 질화물이 실리콘 또는 실리콘 산화물 등의 그 아래의 층에 대해 에칭되게 한다. 이어서, 제2 프로세스 단계를 위한 플라즈마 처리는 중지되며, 플라즈마 가스를 제거하도록 처리 영역은 배기된다. 화살표(208)로 나타낸 바와 같이, 블록(204)의 제1 프로세스 단계(단계 1)와 블록(206)의 제2 프로세스 단계(단계 2)는 원하는 양의 실리콘 질화물을 제거하도록 반복될 수 있다. 이것이 이루어진 후, 기판을 플라즈마 처리 영역으로부터 제거하는 블록(210)에 도달한다.
도 2b는 도 2a에 도시한 영역 선택 에칭을 실시하는 데에 이용되는 예시적인 프로세스 단계들 중에 실리콘 질화물층(252)에 이루어지는 개질의 예시적인 실시예(250)의 도면이다. 도면 부호 260으로서 나타낸 바와 같은 개질 전의 경우, 실리콘 질화물층(252)은 마이크로전자 공작물을 위한 기판의 표면 상의 실리콘층(256) 및 실리콘 산화물층(254) 위에 형성된다. 도면 부호 262로 나타낸 바와 같은 제1 프로세스 단계(단계 1)에서, 플라즈마 가스를 도입하고, 실리콘 질화물층(252)의 표면의 선택된 실리콘 질화물 영역(258)을 개질하도록 하나 이상의 이온 비임으로 전달되는 수소(H) 이온을 형성하기에 충분한 조건 하에서 그 플라즈마 가스를 점화하여 제어한다. 도면 부호 264로 나타낸 바와 같은 제2 프로세스 단계(단계 2)에서, 플라즈마 가스를 도입하고, 개질된 실리콘 질화물 영역(258)을 제거하는 불소(F) 이온 또는 라디칼을 형성하기에 충분한 조건 하에서 그 플라즈마 가스를 점화하여 제어한다. 제1 및 제2 프로세스 단계는 소수 이온 비임의 영향을 받은 선택된 영역 내의 원하는 양의 실리콘 질화물층(252)을 제거하도록 반복될 수 있다. 이러한 프로세스 단계들이 완료된 후, 도면 부호 266으로 에칭 후로 나타낸 바와 같이, 실리콘 질화물층의 일부분이 남겨지며, 이러한 패터닝된 실리콘 질화물층은 향후의 처리를 위한 패터닝된 하드 마스크를 제공한다.
도 3a는 수소 플라즈마와 불소 중성 비임을 이용하여 실리콘 질화물층에 영역 선택 에칭이 수행되는 예시적인 실시예(300)의 프로세스 흐름도이다. 블록(302)에서, 마이크로전자 공작물을 위한 기판이 플라즈마 처리 영역 내에 전달된다. 블록(304)에서, 제1 프로세스 단계(단계 1)가 수소 플라즈마를 이용하여 수행된다. 제1 프로세스 단계의 경우, 수소(H2)와 아르곤(Ar)을 포함한 플라즈마 가스가 처리 영역 내에 유입되어, 수소 이온 또는 라디칼을 함유한 플라즈마를 형성하도록 점화되고 제어된다. 하나의 실시예에서, 그 압력은 20mTorr 이하이다. 본 명세서에서 설명하는 바와 같이, 플라즈마 내의 수소 이온 또는 라디칼은 실리콘 질화물층의 표면 개질을 야기한다. 이어서, 제1 프로세스 단계를 위한 플라즈마 처리는 중지되며, 플라즈마 가스를 제거하도록 처리 영역은 배기된다. 블록(306)에서, 제2 프로세스 단계(단계 2)가 수행된다. 제2 프로세스 단계에서, 불소를 포함한 플라즈마 가스가 처리 영역 내에 유입되어, 실리콘 질화물층의 선택된 영역 내로 보내질 불소 중성 비임을 형성하도록 점화되고 제어된다. 예를 들면, 불소 이온을 생성하고 그리드에 전달하여, 그 이온을 중성화시킨 후 기판 상의 실리콘 질화물의 선택된 영역에 불소 중성 비임으로서 전달할 수 있다. 본 명세서에서 설명하는 바와 같이, 불소 중성 비임은 개질된 실리콘 질화물이 실리콘 또는 실리콘 산화물 등의 그 아래의 층에 대해 선택적으로 에칭되게 한다. 이어서, 제2 프로세스 단계를 위한 플라즈마 처리는 중지되며, 플라즈마 가스를 제거하도록 처리 영역은 배기된다. 화살표(308)로 나타낸 바와 같이, 블록(304)의 제1 프로세스 단계(단계 1)와 블록(306)의 제2 프로세스 단계(단계 2)는 원하는 양의 실리콘 질화물을 제거하도록 반복될 수 있다. 이것이 이루어진 후, 기판을 플라즈마 처리 영역으로부터 제거하는 블록(310)에 도달한다.
도 3b는 도 3a에 도시한 영역 선택 에칭을 실시하는 데에 이용되는 예시적인 프로세스 단계들 중에 실리콘 질화물층(352)에 이루어지는 개질의 예시적인 실시예(350)의 도면이다. 도면 부호 360으로서 나타낸 바와 같은 개질 전의 경우, 실리콘 질화물층(352)은 마이크로전자 공작물을 위한 기판의 표면 상의 실리콘층(356) 및 실리콘 산화물층(354) 위에 형성된다. 도면 부호 362로 나타낸 바와 같은 제1 프로세스 단계(단계 1)에서, 플라즈마 가스를 도입하고, 실리콘 질화물층(352)의 표면의 일부분(358)을 개질하는 수소 플라즈마를 형성하기에 충분한 조건 하에서 그 플라즈마 가스를 점화하여 제어한다. 도면 부호 364로 나타낸 바와 같은 제2 프로세스 단계(단계 2)에서, 플라즈마 가스를 도입하고, 선택된 영역에 대해 개질된 실리콘 질화물의 부분(358)을 제거하는 불소(F) 중성 비임을 형성하기에 충분한 조건 하에서 그 플라즈마 가스를 점화하여 제어한다. 제1 및 제2 프로세스 단계는 선택된 영역 내의 임의의 원하는 양의 실리콘 질화물층(352)을 제거하도록 반복될 수 있다. 이러한 프로세스 단계들이 완료된 후, 도면 부호 366으로 에칭 후로 나타낸 바와 같이, 실리콘 질화물층의 일부분이 남겨지며, 이러한 패터닝된 실리콘 질화물층은 향후의 처리를 위한 패터닝된 하드 마스크를 제공한다.
도 4a는 수소 이온 비임과 불소 중성 비임을 이용하여 실리콘 질화물층에 영역 선택 에칭이 수행되는 예시적인 실시예(400)의 프로세스 흐름도이다. 블록(402)에서, 마이크로전자 공작물을 위한 기판이 플라즈마 처리 영역 내에 전달된다. 블록(404)에서, 제1 프로세스 단계(단계 1)가 수소 이온 비임을 이용하여 수행된다. 제1 프로세스 단계의 경우, H2를 포함한 플라즈마 가스가 처리 영역 내에 유입되어, 하나 이상의 수소 비임을 형성하도록 점화되고 제어된다. 본 명세서에서 설명하는 바와 같이, 플라즈마 내의 수소 이온은 실리콘 질화물층의 표면 개질을 야기한다. 이어서, 제1 프로세스 단계를 위한 플라즈마 처리는 중지되며, 플라즈마 가스를 제거하도록 처리 영역은 배기된다. 블록(406)에서, 제2 프로세스 단계(단계 2)가 수행된다. 제2 프로세스 단계에서, 불소를 포함한 플라즈마 가스가 처리 영역 내에 유입되어, 실리콘 질화물층의 선택된 영역 내로 보내질 불소 중성 비임을 형성하도록 점화되고 제어된다. 예를 들면, 불소 이온을 생성하고 그리드에 전달하여, 그 이온을 중성화시킨 후 기판 상의 실리콘 질화물의 선택된 영역에 하나 이상의 불소 중성 비임으로서 전달할 수 있다. 본 명세서에서 설명하는 바와 같이, 불소 중성 비임은 개질된 실리콘 질화물이 실리콘 또는 실리콘 산화물 등의 그 아래의 층에 대해 선택적으로 에칭되게 한다. 이어서, 제2 프로세스 단계를 위한 플라즈마 처리는 중지되며, 플라즈마 가스를 제거하도록 처리 영역은 배기된다. 화살표(408)로 나타낸 바와 같이, 블록(404)의 제1 프로세스 단계(단계 1)와 블록(406)의 제2 프로세스 단계(단계 2)는 원하는 양의 실리콘 질화물을 제거하도록 반복될 수 있다. 이것이 이루어진 후, 기판을 플라즈마 처리 영역으로부터 제거하는 블록(410)에 도달한다.
도 4b는 도 4a에 도시한 영역 선택 에칭을 실시하는 데에 이용되는 예시적인 프로세스 단계들 중에 실리콘 질화물층(452)에 이루어지는 개질의 예시적인 실시예(450)의 도면이다. 도면 부호 460으로서 나타낸 바와 같은 개질 전의 경우, 실리콘 질화물층(452)은 마이크로전자 공작물을 위한 기판의 표면 상의 실리콘층(456) 및 실리콘 산화물층(454) 위에 형성된다. 도면 부호 462로 나타낸 바와 같은 제1 프로세스 단계(단계 1)에서, 플라즈마 가스를 도입하고, 실리콘 질화물층(452)의 표면의 선택된 영역(458)을 개질하는 수소(H) 이온을 형성하기에 충분한 조건 하에서 그 플라즈마 가스를 점화하여 제어한다. 도면 부호 464로 나타낸 바와 같은 제2 프로세스 단계(단계 2)에서, 플라즈마 가스를 도입하고, 선택된 영역(458)에 대해 개질된 실리콘 질화물(458)을 제거하는 불소(F) 중성 비임을 형성하기에 충분한 조건 하에서 그 플라즈마 가스를 점화하여 제어한다. 제1 및 제2 프로세스 단계는 소수 이온 비임의 영향을 받은 선택된 영역 내의 임의의 원하는 양의 실리콘 질화물층(452)을 제거하도록 반복될 수 있다. 이러한 프로세스 단계들이 완료된 후, 도면 부호 466으로 에칭 후로 나타낸 바와 같이, 실리콘 질화물층의 일부분이 남겨지며, 이러한 패터닝된 실리콘 질화물층은 향후의 처리를 위한 패터닝된 하드 마스크를 제공한다.
도 5a는 수소 중성 비임과 불소 중성 비임을 이용하여 실리콘 질화물층에 영역 선택 에칭이 수행되는 예시적인 실시예(500)의 프로세스 흐름도이다. 블록(502)에서, 마이크로전자 공작물을 위한 기판이 플라즈마 처리 영역 내에 전달된다. 블록(504)에서, 제1 프로세스 단계(단계 1)가 수소 중성 비임을 이용하여 수행된다. 제1 프로세스 단계의 경우, 수소(H2)를 포함한 플라즈마 가스가 처리 영역 내에 유입되어, 하나 이상의 수소 중성 비임을 형성하도록 점화되고 제어된다. 예를 들면, 수소 이온을 생성하고 그리드에 전달하여, 그 이온을 중성화시킨 후 기판 상의 실리콘 질화물의 선택된 영역에 하나 이상의 중성 비임으로서 전달할 수 있다. 본 명세서에서 설명하는 바와 같이, 수소 이온 비임은 실리콘 질화물층의 표면 개질을 야기한다. 이어서, 제1 프로세스 단계를 위한 플라즈마 처리는 중지되며, 플라즈마 가스를 제거하도록 처리 영역은 배기된다. 블록(506)에서, 제2 프로세스 단계(단계 2)가 수행된다. 제2 프로세스 단계에서, 불소를 포함한 플라즈마 가스가 처리 영역 내에 유입되어, 실리콘 질화물층의 선택된 영역 내로 보내질 불소 중성 비임을 형성하도록 점화되고 제어된다. 예를 들면, 불소 이온을 생성하고 그리드에 전달하여, 그 이온을 중성화시킨 후 기판 상의 실리콘 질화물의 선택된 영역에 하나 이상의 불소 중성 비임으로서 전달할 수 있다. 본 명세서에서 설명하는 바와 같이, 불소 중성 비임은 개질된 실리콘 질화물이 실리콘 또는 실리콘 산화물 등의 그 아래의 층에 대해 선택적으로 에칭되게 한다. 이어서, 제2 프로세스 단계를 위한 플라즈마 처리는 중지되며, 플라즈마 가스를 제거하도록 처리 영역은 배기된다. 화살표(508)로 나타낸 바와 같이, 블록(504)의 제1 프로세스 단계(단계 1)와 블록(506)의 제2 프로세스 단계(단계 2)는 원하는 양의 실리콘 질화물을 제거하도록 필요에 따라 반복될 수 있다. 이것이 이루어진 후, 기판을 플라즈마 처리 영역으로부터 제거하는 블록(510)에 도달한다.
도 5b는 도 5a에 도시한 영역 선택 에칭을 실시하는 데에 이용되는 예시적인 프로세스 단계들 중에 실리콘 질화물층(552)에 이루어지는 개질의 예시적인 실시예(550)의 도면이다. 도면 부호 560으로서 나타낸 바와 같은 개질 전의 경우, 실리콘 질화물층(552)은 마이크로전자 공작물을 위한 기판의 표면 상의 실리콘층(556) 및 실리콘 산화물층(554) 위에 형성된다. 도면 부호 562로 나타낸 바와 같은 제1 프로세스 단계(단계 1)에서, 플라즈마 가스를 도입하고, 실리콘 질화물층(552)의 표면의 선택된 영역(558)을 개질하는 수소(H) 중성 비임을 형성하기에 충분한 조건 하에서 그 플라즈마 가스를 점화하여 제어한다. 도면 부호 564로 나타낸 바와 같은 제2 프로세스 단계(단계 2)에서, 플라즈마 가스를 도입하고, 선택된 영역(558)에 대해 개질된 실리콘 질화물(558)을 제거하는 불소(F) 중성 비임을 형성하기에 충분한 조건 하에서 그 플라즈마 가스를 점화하여 제어한다. 제1 및 제2 프로세스 단계는 소수 이온 비임의 영향을 받은 선택된 영역 내의 임의의 원하는 양의 실리콘 질화물층(552)을 제거하도록 반복될 수 있다. 이러한 프로세스 단계들이 완료된 후, 도면 부호 566으로 에칭 후로 나타낸 바와 같이, 실리콘 질화물층의 일부분이 남겨지며, 이러한 패터닝된 실리콘 질화물층은 향후의 처리를 위한 패터닝된 하드 마스크를 제공한다.
본 명세서에서 설명하는 바와 같은 재료층들을 형성하는 데에 하나 이상의 성막 프로세스가 이용될 수 있다는 점을 유념해야 한다. 예를 들면, 화학적 기상 성막(CVD), 플라즈마 향상 CVD(PECVD), 물리적 기상 성막(PVD), 원자층 성막(ALD) 및/또는 기타 성막 프로세스를 이용하여 1회 이상의 성막이 실시될 수 있다. 플라즈마 성막 프로세스의 경우, 1종 이상의 희석 가스(예를 들면, 이르곤 , 질소 등)와 조합한 탄화수소, 탄화불소 또는 탄화수소 함유 질소를 비롯하여 이들에 한정되지 않는 전구체 가스 혼합물을 다양한 압력, 파워, 흐름 및 온도 조건으로 이용할 수 있다. PR 층에 대한 리소그래피 프로세스는 광 리소그래피, 극자외선(EUV) 리소그래피 및/또는 기타 리소그래피 프로세스를 이용하여 실시될 수 있다. 에칭 프로세스는 플라즈마 에칭 프로세스, 방전 에칭 프로세스 및/또는 기타 원하는 에칭 프로세스를 이용하여 실시될 수 있다. 예를 들면, 플라즈마 에칭 프로세스는 탄화불소, 산소, 질소, 수소, 아르곤 및/또는 기타 가스를 함유한 플라즈마를 이용하여 실시될 수 있다. 게다가, 프로세스 단계들의 작동 변수들은 비아의 형성 중에 비아를 위한 CD 목표 파라미터가 달성되는 것을 보장하도록 제어될 수 있다. 작동 변수는 예를 들면 챔버 온도, 챔버 압력, 가스 유량, 플라즈마 생성 시에 전극 조립체에 인가되는 주파수 및/또는 파워, 및/또는 처리 단계들을 위한 기타 변수를 포함할 수 있다. 본 명세서에서 설명하는 기법을 여전히 이용하면서 다른 변형예들도 실시될 수 있다.
예시적 플라즈마 에칭 처리 시스템을 위한 실시예(600)를 도 6을 참조하여 설명한다. 하지만, 본 명세서에서 설명하는 기법은 광범위한 에칭 처리 시스템에 이용될 수 있으며, 실시예(600)는 단지 하나의 예시적인 실시 형태라는 점을 유념해야 한다.
도 6은 본 명세서에서 설명하는 실시예들을 위해 에칭 챔버로서 이용될 수 있는 플라즈마 처리 장치 등의 공작물 제조 시스템을 위한 예시적인 실시예(600)의 블록도이다. 보다 구체적으로, 도 6은 본 명세서에서 설명하는 처리 기법을 실시하는 데에 이용될 수 있는 플라즈마 처리 장치의 하나의 예시적인 실시예를 단지 예시를 목적으로 도시하고 있다. 기타 플라즈마 처리 시스템 및 기타 에칭 처리 시스템이 본 명세서에서 설명하는 기법을 동등하게 구현할 수 있다는 점을 이해할 것이다. 도 6의 예시적인 실시예(600)의 경우, 마이크로전자 공작물을 위한 에칭 챔버를 제공하는 프로세스 공간(PS)을 포함한 용량성 결합 플라즈마 처리 장치에 대한 개략적인 단면도를 제공하고 있다. 예를 들면, 유도성 결합 플라즈마 처리 장치, 마이크로웨이브 플라즈마 처리 장치 등을 비롯하여 이들에 한정되지 않는 대안적인 플라즈마 처리 장치가 이용될 수도 있다. 용량성 결합 플라즈마 처리 장치는 그 전극 간격이 플라즈마 공간의 국부적 영역에 대한 가스의 유리한 제어를 가능하게 하여 기판 상에 국부적 플라즈마 처리를 제공한다는 점에서 특히 적합할 수 있다.
플라즈마 처리 장치(600)는, 애싱(ashing), 에칭, 성막, 세정, 플라즈마 중합화, 플라즈마 향상 기상 성막(PECVD), 원자층 성막(ALD) 등을 비롯한 복수의 작업에 이용될 수 있다. 플라즈마 처리 장치(600)의 구조는 공지된 것으로, 본 명세서에서 제공하는 특정 구조는 단지 일례이다. 알루미늄 또는 스테인리스강으로 이루어진 진공 챔버일 수 있는 처리 챔버(601) 내에서 플라즈마 처리가 실시될 수 있다. 처리 챔버(601)는 플라즈마 생성을 위한 처리 공간(PS)을 제공하는 처리 베셀을 획정한다. 처리 베셀의 내벽은 알루미나, 이트리아 또는 기타 보호제로 코팅될 수 있다. 처리 베셀은 원통형 형상을 하거나 기타 기하학적 구성을 가질 수 있다.
처리 챔버(601) 내의 하부 중앙 영역에서, 서셉터(612)(디스크 형상일 수 있음)가 처리될 기판(602)(예를 들면, 반도체 웨이퍼)이 장착될 수 있는 장착 테이블로서 기능할 수 있다. 기판(602)은 로딩/언로딩 포트 및 게이트 밸브를 통해 처리 챔버(601) 내로 이동될 수 있다. 서셉터(612)는 기판(602)을 장착하는 장착 테이블로서 기능하는 제2 전극의 일례로서 하부 전극 조립체(620)의 일부를 형성한다. 서셉터(612)는 예를 들면 알루미늄 합금으로 이루어질 수 있다. 서셉터(612)에는 기판(602)을 유지하는 정전척(하부 전극 조립체의 일부)이 마련된다. 정전척에는 전극(635)이 마련된다. 전극(635)은 도시 생략한 직류(DC) 전원에 전기적으로 연결된다. 정전척은 DC 전원으로부터의 DC 전압이 전극(635)에 인가될 때에 생성되는 정전력를 통해 기판(602)을 끌어당긴다. 서셉터(612)는 매칭 유닛을 통해 고주파수 전원에 전기적으로 연결된다. 다른 실시예 및 처리 챔버의 경우, 2개의 이상의 전원이 이용될 수 있고 또한 처리 챔버 내의 전극(635) 및/또는 기타 전극에 연결될 수 있다. 고주파수 전원(제2 전원)은 예를 들면 2MHz(메가헤르츠) 내지 20MHz 범위의 고주파수 전압을 출력할 수 있다. 고주파수 바이어스 전력의 인가는 처리 챔버(601) 내에 생성된 플라즈마 내의 이온을 기판(602)으로 끌어당긴다. 집속 링 조립체(638)가 정전척을 둘러싸도록 서셉터(612)의 상면에 마련된다.
가스 배기 유닛에 연결된 하나 이상의 배기 포트(도시 생략)를 통해 배기 경로(633)가 형성될 수 있다. 가스 배기 유닛은 처리 챔버(601) 내의 플라즈마 처리 공간을 원하는 진공 상태로 펌핑하도록 구성된 터보 분자 펌프 등의 진공 펌프를 포함할 수 있다. 가스 배기 유닛은 처리 챔버(601)의 내부를 배기하여, 그 내부 압력을 원하는 진동도로 감압시킨다.
상부 전극 조립체(670)는 제1 전극의 일례로서, 하부 전극 조립체(620)에 평행하게 대면하도록 수직으로 하부 전극 조립체(620) 위에 배치된다. 하부 전극 조립체(620)와 상부 전극 조립체(670) 사이에 플라즈마 생성 공간 또는 프로세스 공간(PS)이 획정된다. 상부 전극 조립체(670)는 디스크 형상을 갖는 내측 상부 전극(671) 및 이 내측 상부 전극(671)의 둘레를 환형으로 둘러쌀 수 있는 외측 상부 전극을 포함한다. 내측 상부 전극(671)은 또한 특정 량의 처리 가스를 하부 전극 조립체(620) 상에 장착된 기판(602) 위의 프로세스 공간(PS) 내로 분사하는 처리 가스 입구로서 기능한다. 이에 의해, 상부 전극 조립체(670)는 샤워헤드를 형성한다. 보다 구체적으로, 내측 상부 전극(671)이 가스 분사 개구(682)를 포함한다.
상부 전극 조립체(670)는 하나 이상의 버퍼 챔버(689A, 689B, 689C)를 포함할 수 있다. 버퍼 챔버는 프로세스 가스를 확산시키는 데에 이용될 수 있고 디스크형 공간을 획정할 수 있다. 프로세스 가스 공급 시스템(680)으로부터의 처리 가스가 상부 전극 조립체(670)에 가스를 공급한다. 프로세스 가스 공급 시스템(680)은 성막, 에칭 등의 특정 프로세스를 수행하기 위한 처리 가스를 기판(602) 상에 공급하도록 구성될 수 있다. 프로세스 가스 공급 시스템(680)은 처리 가스 공급 경로를 형성하는 가스 공급 라인(681A, 681B, 681C)에 연결된다. 이들 가스 공급 라인은 내측 상부 전극(671)의 버퍼 챔버에 연결된다. 그러면, 처리 가스는 버퍼 챔버로부터 그 하면의 가스 분사 개구(682)로 이동할 수 있다. 버퍼 챔버(689A 내지 689C) 내로 도입되는 처리 가스의 유량은 예를 들면 질량 유량 제어기에 의해 제어될 수 있다. 또한, 도입된 처리 가스는 전극 플레이트(샤워헤드 전극)의 가스 분사 개구(682)로부터 프로세스 공간(PS)으로 배출한다. 내측 상부 전극(671)은 부분적으로 샤워헤드 전극 조립체를 제공하도록 기능한다.
도 6에 도시한 바와 같이, 3개의 버퍼 챔버(689A, 689B, 689C)는 에지 버퍼 챔버(689A), 중간 버퍼 챔버(689B) 및 중앙 버퍼 챔버(689C)에 대응하게 마련된다. 마찬가지로, 가스 공급 라인(681A, 681B, 681C)도 에지 가스 공급 라인(681A), 중간 가스 공급 라인(681B) 및 중앙 가스 공급 라인(681C)으로서 구성될 수 있다. 버퍼 챔버들은 기판의 상이한 국부적 영역, 본 예의 경우에 에지, 중간 및 중앙에 대응하는 식으로 마련된다. 아래에서 더 논의하는 바와 같이, 그 영역들은 기판(602)의 국부적 영역을 위한 특정 플라즈마 프로세스 조건에 대응할 수 있다. 3개의 국부적 영역의 이용은 단지 일례이라는 점을 이해할 것이다. 따라서, 플라즈마 처리 장치는 기판의 임의의 개수의 영역에 국부적 플라즈마 프로세스 조건을 제공하도록 구성될 수 있다. 또한, 임의의 각종 구성이 이용될 수 있고, 본 명세서에서 설명하는 기법은 프로세스 가스 공급 시스템(680)이 가스 흐름을 다양한 버퍼 챔버로 분할하도록 구성되어 있는 방식에 한정되지 않는다는 점을 유념해야 한다.
상부 전극 조립체(670)는 전력 피더(665) 및 매칭 유닛(668)을 통해 고주파수 전원(도시 생략)(제1 고주파수 전원)에 전기적으로 연결된다. 고주파수 전원은 40MHz(메가헤르츠) 또는 그 이상(예를 들면, 60MHz)의 주파수를 갖는 고주파수 전압을 출력할 수 있거나, 30 내지 300MHz의 주파수를 갖는 초단파(VHF) 전압을 출력할 수 있다. 이러한 전원은 바이어스 전원과 비교해 메인 전원으로서 지칭될 수 있다. 특정 실시예에서는 상부 전극을 위한 전원이 없고 하부 전극에 2개의 전원이 연결된다는 점을 유념해야 한다. 다른 변형예도 실시될 수 있다.
플라즈마 처리 장치의 구성 요소들은 제어 유닛에 연결되어 제어될 수 있고, 이 제어 유닛은 또한 상응하는 메모리 저장 유닛 및 사용자 인터페이스(전부 도시 생략)에 연결될 수 있다. 다양한 플라즈마 처리 작업이 사용자 인터페이스를 통해 실시될 수 있고, 다양한 플라즈마 처리 방안 및 작업이 저장 유닛에 저장될 수 있다. 따라서, 소정 기판이 다양한 마이크로제조 기법에 의해 플라즈마 처리 챔버 내에서 처리될 수 있다. 작동 시에, 플라즈마 처리 장치는 상부 및 하부 전극을 이용하여 프로세스 공간(PS) 내에 플라즈마를 생성한다. 그러면, 생성된 플라즈마는, 플라즈마 에칭, 화학적 기상 성막, 반도체 재료, 유리 재료 및 박막 태양 전지 또는 기타 광전지용 대형 패널, 및 평판 패널 디스플레이용 유기/무기 플레이트의 처리 등의 다양한 형태의 처리에서 타깃 기판(예를 들면, 기판(602) 또는 처리될 기타 재료 등)을 처리하는 데에 이용될 수 있다.
본 명세서에 걸쳐 "하나의 실시예" 또는 "실시예"라는 언급은, 해당 실시예와 관련하여 설명하는 특정 피처, 구조, 재료 또는 특징이 본 발명의 적어도 하나의 실시예에 포함되는 것이지 모든 실시예에 존재함을 나타내고자 하는 것은 아니라는 점을 유념해야 한다. 따라서, 본 명세서의 전체에 걸쳐 다양한 위치에서 "하나의 실시예에서" 또는 "실시예에서"라는 표현의 각각의 출현은 반드시 본 발명의 동일한 실시예를 칭하는 것은 아니다. 게다가, 특정 피처, 구조, 재료 또는 특징은 하나 이상의 실시예에서 임의의 적절한 방식으로 조합될 수도 있다. 다양한 추가적 층 및/또는 구조가 포함될 수 있거나, 및/또는 상기한 피처는 다른 실시예에서 생략될 수도 있다.
본 명세서에서 사용하는 바와 같은 "마이크로전자 공작물"이란 용어는 대체로 본 발명에 따라 처리될 대상물을 지칭한다. 마이크로전자 공작물은 소정 디바이스, 반도체 또는 기타 전자 디바이스의 임의의 재료 부분 또는 구조를 포함할 수 있고, 예를 들면 박막 등의 베이스 기판 구조 상의 또는 그 위에 덮인 반도체 기판 또는 층 등의 베이스 기판 구조일 수 있다. 따라서, 공작물은 임의의 특정 베이스 구조, 아래에 놓인 층 또는 위에 덮인 층(패터닝되거나 패터닝되지 않음)에 한정하고자 하는 것이 아니라, 임의의 그러한 층 또는 베이스 구조와 층 및/또는 베이스 구조의 조합을 포함하고자 한다. 이하의 설명에서 특정 형태의 기판을 언급하지만, 이는 단지 예시일 뿐 한정하고자 하는 것은 아니다.
본 명세서에서 사용하는 바와 같은 "기판"이란 용어는 그 상에 재료가 형성되는 베이스 재료 또는 구조를 의미하고 포함한다. 기판은, 단일 재료, 상이한 재료의 복수의 층, 또는 상이한 재료 또는 상이한 구조로 이루어진 영역을 갖는 층 또는 층들을 포함할 수 있다는 점을 이해할 것이다. 이들 재료는 반도체, 절연체, 전도체 또는 이들의 조합을 포함할 수 있다. 예를 들면, 기판은, 반도체 기판, 지지 구조체 상의 베이스 반도체층, 금속 전극 또는 하나 이상의 층, 구조 또는 영역이 형성된 반도체 기판일 수 있다. 기판은 통상의 실리콘 기판이거나, 반도체 재료의 층을 포함하는 기타 벌크 기판일 수 있다. 본 명세서에서 사용하는 바와 같은 "벌크 기판"이란 용어는, 실리콘 웨이퍼뿐만 아니라, 실리콘 온 사파이어(SOS) 기판, 실리콘 온 유리(SOG) 기판 등의 실리콘 온 인슐레이터(SOI) 기판, 베이스 반도체 기초 상의 실리콘의 에피텍시층, 및 실리콘-게르마늄, 게르마늄, 갈륨 비화물, 갈륨 질화물 및 인듐 인화물 등의 기타 반도체 또는 광전자 재료를 의미하며 포함한다. 기판은 도핑되거나 도핑되지 않을 수 있다.
마이크로전자 공작물을 처리하는 시스템 및 방법을 다양한 실시예에서 설명하였다. 하지만, 당업자라면, 그러한 다양한 실시예들은 그러한 특정 세부 사항 중 하나 이상이 없이 실시될 수 있거나, 기타 대체 및/또는 추가의 방법, 재료 또는 구성 요소에 의해 실시될 수도 있다는 점을 이식할 것이다. 한편, 공지의 구조체, 재료, 또는 작동은 본 발명의 다양한 실시예의 양태를 모호하게 하는 것을 피하기 위해 상세하게 도시한다거나 설명하지는 않았다. 마찬가지로, 설명을 위해, 특정 개수, 재료 및 구성은 본 발명의 전체적 이해를 제공하고자 기재한다. 그럼에도, 본 발명은 특정 세부 구성 없이 실시될 수도 있다. 또한, 도면에 도시한 다양한 실시예들은 예시적인 도시로서, 반드시 축척대로 도시한 것은 아니라는 점을 이해해야 할 것이다.
전술한 시스템 및 방법의 다른 수정예 및 대안적인 실시예는 그 상세한 설명의 측면에서 당업자들에게 자명할 것이다. 전술한 시스템 및 방법은 그들의 예시적인 구성에 의해 한정되지 않는다는 점을 인식할 것이다. 본 명세서에서 도시하고 설명한 시스템 및 방법의 형태들이 예시적인 실시예로서 취해질 것이라는 점을 이해할 것이다. 그 실시예에 다양한 변경이 이루어질 수도 있다. 따라서, 본 발명을 본 명세서에서는 특정 실시예를 참조하여 설명하지만, 다양한 수정 및 변경이 본 발명의 범위로부터 벗어나지 않고 이루어질 수 있다는 점을 이해할 것이다. 따라서, 본 명세서 및 도면은 한정적 의미보다는 예시로서 간주되어야 할 것이며, 그러한 수정은 본 발명의 범위 내에 포함될 것이다. 또한, 특정 실시예와 관련하여 본 명세서에서 설명한 임의의 이익, 이점 또는 문제에 대한 해결책은 임의의 또는 모든 청구항에 있어서의 중요한, 필요한 또는 본질적인 특징 또는 요소로서 해석되어서는 안 될 것이다.

Claims (20)

  1. 마이크로전자 공작물을 처리하는 방법으로서:
    플라즈마 처리 챔버 내로 마이크로전자 공작물을 위한 기판을 전달하는 단계;
    상기 기판에 형성된 실리콘 질화물층의 선택된 영역을 제거하기 위해 상기 실리콘 질화물층을 하나 이상의 이온 비임을 이용하여 수소 플라즈마 및 불소 플라즈마에 순차적으로 노출시키는 단계; 및
    상기 플라즈마 처리 챔버로부터 상기 기판을 제거하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 실리콘 질화물층의 순차적 노출은 상기 실리콘 질화물층을 패터닝하기 위해 수행되는 것인 방법.
  3. 제2항에 있어서,
    상기 패터닝된 실리콘 질화물층은 제거 전에 하나 이상의 후속 처리 단계에서 하드 마스크로서 이용되는 것인 방법.
  4. 제1항에 있어서,
    상기 순차적 노출은 상기 실리콘 질화물층의 선택된 영역에 원하는 양의 에칭을 가하도록 반복되는 것인 방법.
  5. 제1항에 있어서,
    제1 플라즈마 가스를 이용하여 상기 수소 플라즈마를 생성하는 단계 및 제2 플라즈마 가스를 이용하여 상기 불소 플라즈마를 생성하는 단계를 더 포함하는 것인 방법.
  6. 제5항에 있어서,
    상기 제1 플라즈마 가스는 수소(H2)를 포함하는 것인 방법.
  7. 제6항에 있어서,
    상기 제1 플라즈마 가스는 아르곤(Ar)을 더 포함하는 것인 방법.
  8. 제5항에 있어서,
    상기 제2 플라즈마 가스는 산소(O2) 및 삼불화 질소(NF3)를 포함하는 것인 방법.
  9. 제8항에 있어서,
    O2 대 NF3의 비는 O2/NF3 > 4이도록 4보다 큰 비 또는 2 ≤ O2/NF3 ≤ 5이도록 2 내지 5의 비 중 적어도 하나인 것인 방법.
  10. 제8항에 있어서,
    상기 제1 플라즈마 가스는 아르곤(Ar)을 더 포함하는 것인 방법.
  11. 제1항에 있어서,
    상기 순차적 노출은,
    수소 이온을 포함한 제1 플라즈마를 생성하도록 처리 챔버 내에서 제1 플라즈마 가스를 점화시키는 단계;
    개질된 실리콘 질화물을 형성하도록 상기 실리콘 질화물층에 하나 이상의 비임으로 상기 수소 이온을 전달하는 단계;
    불소 이온을 포함한 제2 플라즈마를 생성하도록 상기 처리 챔버 내에서 제2 플라즈마 가스를 점화시키는 단계; 및
    상기 개질된 실리콘 질화물을 제거하도록 상기 실리콘 질화물층에 상기 제2 플라즈마를 전달하는 단계
    를 포함하는 것인 방법.
  12. 제1항에 있어서,
    상기 순차적 노출은,
    수소 이온을 포함한 제1 플라즈마를 생성하도록 처리 챔버 내에서 제1 플라즈마 가스를 점화시키는 단계;
    개질된 실리콘 질화물을 형성하도록 상기 실리콘 질화물층에 상기 수소 이온을 전달하는 단계;
    불소 이온을 포함한 제2 플라즈마를 생성하도록 상기 처리 챔버 내에서 제2 플라즈마 가스를 점화시키는 단계; 및
    개질된 실리콘 질화물을 제거하도록 상기 실리콘 질화물층에 하나 이상의 중성 비임으로 상기 불소 이온을 전달하는 단계
    를 포함하는 것인 방법.
  13. 제12항에 있어서,
    상기 하나 이상의 중성 비임을 형성하도록 상기 불소 이온을 그리드를 통과시키는 단계를 더 포함하는 것인 방법.
  14. 제1항에 있어서,
    상기 순차적 노출은,
    수소 이온을 포함한 제1 플라즈마를 생성하도록 처리 챔버 내에서 제1 플라즈마 가스를 점화시키는 단계;
    개질된 실리콘 질화물을 형성하도록 상기 실리콘 질화물층에 하나 이상의 비임으로 상기 수소 이온을 전달하는 단계;
    불소 이온을 포함한 제2 플라즈마를 생성하도록 상기 처리 챔버 내에서 제2 플라즈마 가스를 점화시키는 단계; 및
    개질된 실리콘 질화물을 제거하도록 상기 실리콘 질화물층에 하나 이상의 중성 비임으로 상기 불소 이온을 전달하는 단계
    를 포함하는 것인 방법.
  15. 제14항에 있어서,
    상기 하나 이상의 중성 비임을 형성하도록 상기 불소 이온을 그리드를 통과시키는 단계를 더 포함하는 것인 방법.
  16. 제1항에 있어서,
    상기 순차적 노출은,
    수소 이온을 포함한 제1 플라즈마를 생성하도록 처리 챔버 내에서 제1 플라즈마 가스를 점화시키는 단계;
    개질된 실리콘 질화물을 형성하도록 실리콘 질화물층에 하나 이상의 중성 비임으로 상기 수소 이온을 전달하는 단계;
    불소 이온을 포함한 제2 플라즈마를 생성하도록 상기 처리 챔버 내에서 제2 플라즈마 가스를 점화시키는 단계; 및
    개질된 실리콘 질화물을 제거하도록 상기 실리콘 질화물층에 하나 이상의 중성 비임으로 상기 불소 이온을 전달하는 단계
    를 포함하는 것인 방법.
  17. 제16항에 있어서,
    상기 하나 이상의 중성 비임을 형성하도록 상기 수소 이온을 그리드를 통과시키는 단계; 및 상기 하나 이상의 중성 비임을 형성하도록 상기 불소 이온을 그리드를 통과시키는 단계를 더 포함하는 것인 방법.
  18. 제1항에 있어서,
    상기 기판은 또한 실리콘층 또는 실리콘 산화물층 중 적어도 하나를 포함하는 것인 방법.
  19. 제1항에 있어서,
    상기 수소 플라즈마는 상기 실리콘 질화물층의 비등방성 에칭을 제공하도록 수소 이온을 포함하는 것인 방법.
  20. 제1항에 있어서,
    상기 수소 플라즈마는 상기 실리콘 질화물층의 등방성 에칭을 제공하도록 수소 라디칼을 포함하는 것인 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11776808B2 (en) * 2020-03-17 2023-10-03 Tokyo Electron Limited Planarization of spin-on films
JP2022143281A (ja) * 2021-03-17 2022-10-03 キオクシア株式会社 基板処理装置及び基板の処理方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09219393A (ja) * 1996-02-09 1997-08-19 Toshiba Corp 微細加工方法
KR20080063988A (ko) * 2007-01-03 2008-07-08 삼성전자주식회사 중성빔을 이용한 식각장치
US7977249B1 (en) * 2007-03-07 2011-07-12 Novellus Systems, Inc. Methods for removing silicon nitride and other materials during fabrication of contacts
US20160035581A1 (en) * 2012-12-28 2016-02-04 Commissariat A L'energie Atomique Et Aux Energies Alternatives Microelectronic method for etching a layer
US20180001582A1 (en) * 2014-12-22 2018-01-04 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method for creating patterns

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6777340B1 (en) * 2001-09-10 2004-08-17 Taiwan Semiconductor Manufacturing Company Method of etching a silicon containing layer using multilayer masks
US11469079B2 (en) * 2017-03-14 2022-10-11 Lam Research Corporation Ultrahigh selective nitride etch to form FinFET devices

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09219393A (ja) * 1996-02-09 1997-08-19 Toshiba Corp 微細加工方法
KR20080063988A (ko) * 2007-01-03 2008-07-08 삼성전자주식회사 중성빔을 이용한 식각장치
US7977249B1 (en) * 2007-03-07 2011-07-12 Novellus Systems, Inc. Methods for removing silicon nitride and other materials during fabrication of contacts
US20160035581A1 (en) * 2012-12-28 2016-02-04 Commissariat A L'energie Atomique Et Aux Energies Alternatives Microelectronic method for etching a layer
US20180001582A1 (en) * 2014-12-22 2018-01-04 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method for creating patterns

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