KR20190142258A - 멀티 워드 라인 어서션 - Google Patents

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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

메모리 매크로 시스템이 제공될 수 있다. 메모리 매크로 시스템은 제 1 세그먼트, 제 2 세그먼트, 제 1 WL, 및 제 2 WL을 포함할 수 있다. 제 1 세그먼트는 제 1 복수의 메모리 셀을 포함할 수 있다. 제 2 세그먼트는 제 2 복수의 메모리 셀을 포함할 수 있다. 제 1 세그먼트는 제 2 세그먼트 상부에 위치될 수 있다. 제 1 WL은 제 1 세그먼트에 대응할 수 있고 제 2 WL은 제 2 세그먼트에 대응할 수있다. 제 1 WL 및 제 2 WL은 하나의 사이클에서 활성화되도록 구성될 수 있다.

Description

멀티 워드 라인 어서션{MULTI WORD LINE ASSERTION}
관련 출원에 대한 상호 참조
본 출원은 그 전체가 여기에 참조로서 통합되는, 발명의 명칭 “SRAM MEMORY”으로 2018년 6월 15일자로 출원된 미국 가출원 제62/685,547호에 우선권을 주장한다.
기술분야
본 발명은 반도체 메모리 디바이스에 관한 것이고, 보다 구체적으로는 멀티 워드 라인 어서션에 관한 것이다.
반도체 메모리는 반도체 기반 집적 회로 상에 구현되는 전자 데이터 저장 디바이스이다. 반도체 메모리는 다수의 상이한 유형을 가지며, 다른 데이터 저장 기술보다 빠른 액세스 시간을 가진다. 예를 들어, 하드 디스크와 같은 회전식 스토리지에 대한 액세스 시간은 밀리 초 범위 내에 있으면서, 데이터 바이트는 종종 수 나노 초 내에 반도체 메모리에 기입하거나 반도체 메모리로부터 판독할 수 있다. 이러한 이유로 인해, 반도체 메모리는 다른 용도 중에서도, 컴퓨터가 현재 작업하고 있는 데이터를 유지하기 위해 컴퓨터에 대한 일차 저장 메커니즘으로서 사용된다.
반도체 메모리 디바이스는 예를 들어, 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 셀 및 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM) 셀을 포함한다. DRAM 메모리 셀은 단지 하나의 트랜지스터 및 하나의 커패시터만을 가지므로 높은 집적도를 제공한다. DRAM은 일정한 리프레시가 요구된다. 또한, 그것의 전력 소모 및 느린 속도는 주로 컴퓨터 메인 메모리에 그 사용을 제한한다. SRAM 셀은, 한편으로, 쌍안정(bistable), 즉 적절한 전력이 공급되는 한 무기한으로 상태를 유지할 수 있다. SRAM은 고속 및 저전력 소실로 작동할 수 있으므로, 컴퓨터 캐시 메모리는 SRAM을 사용한다. 다른 애플리케이션은 임베디드 메모리 및 네트워킹 기기 메모리를 포함한다. 여러 유형의 SRAM 셀이 있다[예를 들어, 6-트랜지스터(6T) SRAM, 이중 포트 8-트랜지스터(8T) SRAM 등].
본 발명개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1a는 일부 실시예에 따른 메모리 매크로 시스템의 예를 예시하는 블록도이다.
도 1b는 일부 실시예에 따른 도 1a의 메모리 매크로의 추가 양상을 예시하는 회로도이다.
도 2는 일부 실시예에 따른 입출력(IO) 평면 배치도를 예시한다.
도 3a는 일부 실시예에 따른 추적 비트 라인(BL) 회로를 예시한다.
도 3b는 도 3a의 회로에 대한 예시적인 파형을 예시한다.
도 4는 일부 실시예에 따라 분리된 어드레스 입력을 갖는 메모리 매크로 시스템을 예시할 수 있는 블록도이다.
도 5는 일부 실시예에 따른 멀티포트 정적 랜덤 액세스 메모리(SRAM)를 갖는 메모리 매크로 시스템을 예시할 수 있는 블록도이다.
도 6은 일부 실시예에 따라 플라잉 비트 라인 스킴으로 멀티 워드 라인(WL) 어서션을 제공하는 방법의 흐름도이다.
다음의 발명개시는 제공되는 본 발명내용의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 간략화하기 위해서 컴포넌트 및 배열의 구체적인 예시들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 다음의 설명에서 제 2 피처 상부 또는 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이고, 그 자체가 개시된 다양한 실시예들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에 예시된 바와 같은 하나의 요소 또는 피처에 대한 다른 요소(들) 또는 피처(들)의 관계를 설명하기 위해서 "아래", "밑", "하부", "위", "상부" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적인 용어는 도면에 도시된 배향에 더하여 이용 또는 동작에서의 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 여기서 사용되는 공간 상대적인 기술어는 마찬가지로 적절하게 해석될 수 있다.
SRAM은 리프레싱을 필요로 하지 않은 쌍안정 회로를 사용하여 비트의 형태로 데이터를 저장하는 반도체 메모리의 유형이다. SRAM 셀은 정보의 비트를 저장하기 때문에 비트 셀로 지칭될 수 있다. 메모리 어레이는 행 및 열로 배열된 다수의 비트 셀을 포함할 수 있다. 메모리 어레이 내의 각 비트 셀은 전력 공급 전압 및 기준 전압에 대한 접속부를 포함할 수 있다. 비트 라인(Bit Line; BL)은 BL에 대한 접속을 제어하는 워드 라인(Word Line; WL)을 갖는 비트 셀을 액세스하는데 사용될 수 있다. WL은 상이한 행에 제공된 상이한 WL을 갖는 메모리 어레이의 행 내의 비트 셀에 커플링될 수 있다.
반도체 메모리의 하나의 타입은 이중-포트(Dual-Port; DP) SRAM이다. DP SRAM은 2개의 메모리 액세스가 각각 2개의 "포트"를 통해, 동시에 또는 거의 동시에 발생하게 할 수 있다. DP SRAM은 메모리 셀의 하나 이상의 뱅크(bank)를 포함할 수 있고, 메모리 셀의 각 셀은 행 및 열로 배열된 복수의 메모리 셀을 포함한다. 2개의 워드 라인은 2개의 포트에 대응하고 각 행을 따라 연장되며, 그 행에서 각 메모리 셀과 전기적으로 커플링할 수 있다. 두 쌍의 상보성 BL(Complementary BL; CBL)은 2개의 포트에 대응하고 각 열을 따라 연장되며, 그 열에서 각 메모리 셀과 전기적으로 커플링할 수 있다. 각 포트의 WL은 행 단위로 메모리 셀에 액세스할 수 있게 하고, 각 포트의 CBL은 데이터 상태가 열 단위로 액세스된 메모리 셀에 기입(write)되거나 그로부터 판독(read)될 수 있게 한다.
메모리 디바이스가 커질수록 더 긴 WL이 필요할 수 있다. 더 긴 WL은 메모리 디바이스의 속도를 저하시킬 수 있다. 예를 들어, SRAM 멀티플렉서가 8 셀보다 큰 경우, 입출력(IO) 셀의 높이가 제어 블록보다 짧아지는 경향이 있을 수 있고, 이는 레이아웃 어려움 및 칩 상의 버려지는 영역을 초래할 수 있는 종횡비로 이어질 수 있다. 이러한 종횡비는 칩 내의 배치를 좋지 않게 할 수 있다. 비트 셀 폭이 비트 셀 높이보다 클 수 있기 때문에, 메모리 디바이스를 포함한 매크로의 폭이 매크로의 높이보다 커지는 경향이 있다.
본 개시의 실시예는, 예를 들어, 종래의 256 × 288 메모리 디바이스를 하나를 다른 하나의 상부에 배치한 2개의 256 × 144 세그먼트로 분할할 수 있다. 상단 세그먼트로부터의 BL은 상부 금속 층 내의 하단 세그먼트 상부를 지나갈 수 있다. 메모리 디바이스 내의 2개의 워드 라인은 하나의 사이클에서 활성화될 수 있다. 예를 들어, 종래의 시스템에서, 8 또는 16 열에 대해 1개의 IO는 8 열 또는 16 열에 대해 2개의 IO가 될 수 있다. IO 회로의 높이가 높아질 수 있고, 이는 매크로 레이아웃 플로어플랜에 바람직하다. 예를 들어, 288 셀의 WL 길이는 144 셀이 될 수 있으므로, 더 짧은 WL 길이로 더 높은 효율 및 더 빠른 속도가 허용될 수 있다.
개시된 실시예는 더 빠른 WL 어서션으로 인해 종래 시스템보다 빠를 수있다. 이것은 더 빠른 속도, 멀티플렉서에 대한 더 작은 면적, 더 나은 종횡비, 및 글로벌-Y 신호에 대한 더 쉬운 타이밍 설계를 제공할 수 있다. 개시된 실시예는, 예를 들어 플라잉 BL 스킴(flying BL scheme)을 갖는 SRAM 매크로 디바이스를 포함할 수 있다. 매크로의 메모리는 하나가 다른 하나의 상부에 배치되어 있는 2개의 세그먼트로 분할될 수 있다. 하단 세그먼트 내의 하나 및 상단 세그먼트 내의 다른 하나의 2개의 WL이 하나의 사이클에서 활성화될 수 있다.
도 1a는 본 개시의 일부 실시예에 따른 메모리 매크로 시스템(100)을 예시할 수 있는 블록도이다. 도 1에 도시된 바와 같이, 메모리 매크로 시스템(100)은 제 1 세그먼트(102), 제 2 세그먼트(104), 제어 회로 또는 제어기(106), WL 드라이버 회로(108), 및 IO 회로를 포함할 수 있다. IO 회로는 예를 들어 제 1 IO 회로(110) 및 제 2 IO 회로(112)를 포함할 수 있다. 제 1 세그먼트(102) 및 제 2 세그먼트(104)에 포함된 메모리는 제어 회로(106), WL 드라이버 회로(108) 및 IO 회로에 의해 제어 및 동작될 수 있다.
도 1a에 도시된 바와 같이, 제 1 세그먼트(102)는 제 2 세그먼트(104)의 상단에 배치될 수 있다. 이것은 메모리 셀들이 단일 어레이로 배열되고, 세그먼트들(102) 중 어느 하나의 2배만큼 넓은 종래의 시스템과 대조적일 수 있다. 종래의 구성은 본 개시의 실시예보다 더 긴 WL을 사용한다. 따라서, 종래의 시스템은 더 긴 WL을 갖는 종래의 시스템으로 인해 본 개시의 실시예와 비교하여 속도가 저하되었다. 또한, 종래의 시스템에서, IO 회로의 높이가 제어 회로보다 짧아지는 경향이있는 종횡비가 실현될 수 있다. 이는 칩 상의 버려지는 영역을 초래할 수 있으므로, 이러한 종횡비는 칩 상의 배치에 좋지 않다. 예를 들어, 종래 시스템은 256 셀 × 288 셀을 포함하는 메모리 셀을 포함할 수 있다.
제 1 세그먼트(102)는 제 1 복수의 메모리 셀, 제 1 WL(114), 및 제 1 BL(116)을 포함할 수 있다. 유사하게, 제 2 세그먼트(104)는 제 2 복수의 메모리 셀, 제 2 WL(118), 및 제 2 BL(120)을 포함할 수 있다. 제 1 복수의 메모리 셀 및 제 2 복수의 메모리 셀은 SRAM 셀 및 이중 포트(즉, 멀티포트) SRAM 셀을 포함할 수 있지만, 이에 한정되는 것은 아니다. 본 개시의 실시예에 따르면, 상단 세그먼트[예를 들어, 제 1 세그먼트(102)]로부터의 BL[예를 들어, 제 1 BL(116)]은 상부 금속 층에서 하단 세그먼트[예를 들어, 제 2 세그먼트(104)] 상부를 지날 수 있다. 제 1 세그먼트(102)로부터의 제 1 BL(116)은, 예를 들어 "플라잉 BL" 스킴을 사용하여 상부 금속 층에서 제 2 세그먼트(104) 상부를 지날 수 있다.
메모리 매크로 시스템(100) 내의 2개의 워드 라인[즉, WL_TOP(예를 들어, 제 1 WL(114)) 및 WL_BOT(예를 들어, 제 2 WL(118))]은 하나의 사이클에서 활성화될 수 있다. 예를 들어, 종래의 시스템에서의 8 또는 16 열에 대해 하나의 IO는 본 개시의 실시예에 따라 8 열 또는 16 열에 대해 2개의 IO[예를 들어, 제 1 IO 회로(110) 및 제 2 IO 회로(112)]가 될 수 있다. 본 개시의 실시예에 따른 IO 회로의 높이는 종래의 시스템에 비해 높아질 수 있고, 이는 메모리 매크로 시스템(100)의 레이아웃 플로어플랜에 바람직할 수 있다.
본 개시의 실시예에 따르면, WL 길이[즉, 제 1 WL(114)의 길이 및 제 2 WL(118)의 길이]는 종래의 시스템에 비해 더 짧아질 수 있다. 예를 들어, 도 1에 도시된 바와 같이, WL 길이는 288 셀로부터 144 셀로 감소될 수 있으며, 따라서 본 개시의 실시예에 의해 제공되는 더 짧은 WL로 더 큰 효율 및 더 빠른 속도를 허용할 수 있다. 이와 같이, 본 개시의 실시예는, 예를 들어, 종래의 256 × 288 메모리 디바이스를, 하나가 다른 하나 상부에 배치된 2개의 256 × 144 세그먼트로 분할할 수 있다.
도 1b는 일부 예에 따라 도 1a에 도시된 시스템(100)의 추가 양태를 예시하는 블록도이다. 상술된 바와 같이, 제 1 세그먼트(102)는 제 1 복수의 메모리 셀들(130A), 제 1 WL(114), 및 제 1 상보성 BL(116A, 116B)을 포함할 수 있다. 유사하게, 제 2 세그먼트(104)는 제 2 복수의 메모리 셀(130B)[제 1 및 제 2 메모리 셀(130A, 130B)을 여기서 집합적으로 메모리 셀(130)로서 지칭함], 제 2 WL(118), 및 제 2 상보성 BL(120A, 120B)을 포함할 수 있다. 제 1 복수의 메모리 셀(130A) 및 제 2 복수의 메모리 셀(130B)은 SRAM 셀 및 이중 포트(즉, 멀티포트) SRAM 셀을 포함할 수 있지만, 이에 한정되는 것은 아니다. 메모리 셀(130)의 일례가 도 1b에 도시된다. 도시된 예에서 예시적인 메모리 셀(130)은 6T SRAM 셀일 수 있고, 그 구조는 제 1 복수의 메모리 셀(130A) 및 제 2 복수의 메모리 셀(130B) 모두에 대해 동일할 수 있다. 간략화를 위해, 예시적인 SRAM 셀(130)은 제 1 복수의 메모리 셀(130A) 중 하나의 관점에서 설명된다. 이와 같이, SRAM 메모리 셀(130)은 워드 라인(114) 및 상보성 BL(116A 및 116B)에 접속된다.
메모리 셀(200)은 전원 전압과 접지 단자 사이에 접속되어 교차-결합된 인버터를 형성하는 PMOS 트랜지스터(140) 및 NMOS 트랜지스터(142)를 포함한다. 수신된 메모리 어드레스에 기초하여, 액세스 NMOS 트랜지스터(144)는 인버터의 출력을 상보성 BL(116A, 116B)에 선택적으로 접속시킨다. WL(114)은 WL(114)을 통해 송신된 WL 선택 신호에 응답하여 인버터의 출력을 BL(116A, 116B)에 선택적으로 커플링하기 위해 액세스 트랜지스터(144)의 게이트 단자에 접속된다. 메모리 셀(130)의 교차 커플링된 인버터는 로직 값 0 및 1을 나타내는 2개의 안정 전압 상태를 제공한다. 금속-산화물 반도체 전계 효과 트랜지스터(Metal-Oxide Semiconductor Field Effect Transistor; MOSFET)가 전형적으로 메모리 셀(130)에서 트랜지스터(140, 142, 144)로서 사용된다. 일부 실시예에서, 메모리 셀(130)을 구현하기 위해 6개보다 많거나 적은 트랜지스터가 사용될 수 있다. 예시된 실시예에서, 상단 세그먼트(102)로부터의 BL들[예를 들어, 제 1 BL(116)]은 매크로(100)의 상부 금속 층에서 하단 세그먼트(104) 상부를 지날 수 있다.
도 1b의 예에서, WL 드라이버 회로(108)는 제어기(106)에 의해 수신된 메모리 어드레스에 응답하여 WL 선택 신호를 출력하도록 구성된, 상부 및 하부 WL 드라이버 회로(108A, 108B)를 포함할 수 있다. 유사하게, 도 1a에 또한 도시된 바와 같이, IO 회로(110, 112)는 판독 및 기입 데이터를 수신하고 메모리 셀(130)에 송신하는, 하단 세그먼트(104) 및 상단 세그먼트(102)에 각각 대응한다. 일부 실시예에서, 각각의 IO 회로(110, 112)는 데이터 입력 및 데이터 출력 기능성을 포함할 수 있다. 예를 들어, 상단 세그먼트(102)는 홀수 IO 회로(예를 들어, IO[1], IO[3], ...)에 할당될 수 있고, 하단 세그먼트(104)는 짝수 IO 회로(예를 들어, IO[0], IO[2], ...)에 할당될 수 있다. 두 세그먼트(102, 104)는 공통 디코드 방식을 공유할 수 있다. 도시된 예에서는 특별한 BL/WL 프리차지 회로가 필요하지 않다.
메모리 매크로 시스템(100) 내의 2개의 워드 라인[즉, WL_TOP(예를 들어, 제 1 WL(114)) 및 WL_BOT(예를 들어, 제 2 WL(118))]은 하나의 사이클에서 활성화될 수 있다. 예를 들어, 두 WL 드라이버 회로(108A, 108B)는 수신된 메모리 셀 어드레스에 응답하여 WL 선택 신호를 출력할 수 있다. 도 2는 본 개시의 일부 실시예에 따른 메모리 매크로 시스템(100)에 대한 IO 플로어플랜을 예시한다. 도 2에 도시된 바와 같이, 제 1 복수의 BL(202)은 제 1 BL(116)을 포함할 수 있고 제 2 복수의 BL(204)은 제 2 BL(120)을 포함할 수 있다. IO 회로는 제 1 세그먼트(102)에 대응하는 제 1 복수의 멀티플렉서(206), 및 제 2 세그먼트(104)에 대응하는 제 2 복수의 멀티플렉서(208)를 포함할 수 있다. 도 2는 제 1 복수의 멀티플렉서(206)가 IO 회로에서 제 2 복수의 멀티플렉서(208) 상부에 배치될 수 있음을 예시한다. 제 1 세그먼트(102)로부터의 제 1 복수의 BL(202)은 예를 들어 "플라잉 BL" 스킴을 사용하여 상부 금속 층에서 제 2 세그먼트(104) 상부를 지날 수 있다. 이전에 언급된 바와 같이, 일부 예들에서, 그에 따라 제 1 또는 상단 세그먼트(102)는 홀수 IO(112)에 할당되고 제 2 또는 하단 세그먼트(104)는 짝수 IO(110)에 할당된다. 이와 같이, 2개의 열은 주어진 판독/기입 동작(짝수 IO 및 홀수 IO)을 위해 활성화된다. 또한, 제 1 및 제 2 멀티플렉서(206, 208)의 글로벌 열 선택 라인의 길이는 열의 수에 의존한다. 즉, 매크로(100)를 가로 질러 연장된 다수의 열은 열 선택 멀티플렉서(206, 208)의 열 선택 신호를 더 긴 거리까지 전파하도록 요구된다. 이로 인해 라인 저항 및 커패시턴스가 커져서 타이밍 제어에 영향을 미칠 수 있다. 개시된 실시예에 따르면, 적층된 상단 세그먼트(102) 및 하단 세그먼트(104)를 제공하면 더 적은 열로부터 더 좁은 폭의 결과를 가져온다. 개시된 매크로 시스템(100)의 열의 수가 더 작기 때문에, 제 1 및 제 2 멀티플렉서들(206, 206)에 대한 글로벌 열 선택 신호는 더 짧은 거리를 이동하여, 글로벌 열 선택 신호에 대한 타이밍 설계를 향상시키고 간소화할 수 있다. 일부 예시적인 구현예에서, WL 액세스 신호에 대한 전파 시간은, 50 mV 신호에 대해, 종래의 시스템에서의 약 151.0 ps로부터 개시된 메모리 시스템에서의 약 115.0 ps로 개선될 수 있고, 100 mV 신호에 대해, 전파 시간은 종래의 시스템에서의 약 211.9 ps로부터 개시된 메모리 시스템에서의 약 189.6.0 ps로 향상될 수 있다. 또한, 일부 종래의 플라잉 BL 배열은 추가적인 매크로 영역을 필요로 하는, 추가적인 열 선택 멀티플렉서와 같은 추가적인 IO 컴포넌트를 필요로 한다.
또한, 도 1a에 도시된 바와 같이, 일부 실시예에서의 멀티플렉서(206, 208)는 8 또는 16 셀 멀티플렉서일 수 있다. 종래의 메모리 매크로에서, 열 선택 멀티플렉서가 8 열 멀티플렉서 이상(MUX ≥ 8)인 경우, IO 셀의 높이가 제어 블록의 높이보다 짧아질 수 있어, 레이아웃 어려움 및 버려지는 매크로 영역을 초래할 가능성이 있다. 상기 언급된 바와 같이, 종래의 256 × 288 메모리 디바이스는 2개의 256 × 144 세그먼트(102, 104)로 분할될 수 있다. 따라서, 제 1 및 제 2 세그먼트(102, 104)는 각각 종래의 메모리 디바이스의 1/2만큼의 멀티플렉서를 포함한다. 즉, 종래의 메모리 어레이가 N개의 멀티플렉서를 포함하는 경우, 개시된 메모리 매크로(100)는 제 1 및 제 2 메모리 세그먼트(102, 104)의 각각에서 N/2개의 멀티플렉서를 포함할 수 있다(즉, 총 멀티플렉서는 N/2 × 2이다). 제 1 및 제 2 메모리 세그먼트(102, 104)에 대응하는 "적층된" 멀티플렉서는 제어 블록에 비해 증가된 IO 셀 높이를 초래할 수 있으며, 따라서 매크로 레이아웃 및 영역 이용을 향상시킨다.
도 3a는 본 개시의 일부 실시예에 따른 추적 BL 회로(300)를 예시한다. 일부 개시된 예들에서, 하단 세그먼트(104)는 IO 회로(110, 112) 및 제어기(106)에 가깝지만, 상단 세그먼트(102)는 이들 컴포넌트로부터 더 멀다. 따라서, BL 신호는 하단 세그먼트(104)와 IO 회로(110,112) 및 제어기(106) 사이에서 더 빨리 전파한다. 일부 개시된 실시예에 따르면, 내부 클럭 펄스 폭은 상단 및 하단 세그먼트(102,104)에 대해 커스터마이즈될 수 있다. 더 짧은 클록 펄스가 하단 세그먼트(104)에 제공될 수 있고, 이는 전력을 절감한다.
추적 BL 회로(300)는 상단 및 하단 세그먼트(102, 104)에 대해 상이한 클록 펄스 폭을 제공하기 위해 제 1 BL 추적 회로(305), 제 2 BL 추적 회로(310) 및 링 오실레이터(315)를 포함할 수 있다. 제 1 BL 추적 회로(305)는 제 1 세그먼트(102)에 대응할 수 있고, 제 2 BL 추적 회로(310)는 제 2 세그먼트(104)에 대응할 수 있다. 제 2 BL 추적 회로(310)에 의해 제 2 세그먼트(104)에 대해 수행된 BL 추적 스킴은 제 1 BL 추적 회로(305)에 의해 제 1 세그먼트(102)에 대해 수행된 BL 추적 스킴보다 빠를 수 있다. 예를 들어, 도 3b에 도시된 바와 같이, 하단 클럭 펄스 신호(CKP_BOT)에 대한 펄스 폭은 상단 클럭 펄스 신호(CKP_TOP)에 대한 펄스 폭보다 짧을 수 있고, 이는 전력을 절감할 수 있다. 링 오실레이터(315)는 추적 BL 회로(300)에서의 지연을 가산하여 CKP_BOT의 펄스 폭을 구획된(comparted) CKP_TOP으로 변경하도록 구성될 수 있다.
도 3b는 도 3a의 회로에 대응하는 예시적인 타이밍도이다. 클럭 펄스 신호(CLK)는 링 오실레이터(315)에 의해 수신된다. 상승(rising) 클럭 펄스 신호는 CKP_TOP의 상승 에지(320)를 초래한다. 상승 CKP_TOP 신호에 이어서, CKP_BOT 신호는 322에서 천이(transition)되고, 리셋 하단 신호(RSTCK_BOT) 및 리셋 상단 신호(RSTCK_TOP)는 각각 324, 326에 도시된 바와 같이 로우로 천이된다. 하강(falling) RSTCK_TOP 신호(326)는 330에서 CKP_TOP 신호가 로우로 천이되게 하고, 하강 RSTCK_BOT 신호(324)는 CKP_BOT 신호가 로우가 되게 한다. 이어서, 하강 CKP_TOP 신호(330), RSTCK_TOP 및 RSTCK_BOT 신호가 334, 336에서 상승한다. 따라서, 도 3b에 도시된 바와 같이, CKP_BOT 신호는 CKP_TOP 신호보다 짧은 펄스 폭을 정의한다.
도 4는 본 개시의 일부 실시예에 따른 분리된 어드레스 입력을 갖는 메모리 매크로 시스템(100)을 예시할 수 있는 블록도이다. 도 1a 및 도 1b에 도시된 예에서, 상단 및 하단 세그먼트(102, 104)는 동일한 어드레스 디코딩 스킴을 채용할 수있다. 도 4에 도시된 바와 같이, IOB는 제 1 세그먼트(102)에 대응할 수 있고, IOA는 제 2 세그먼트(104)에 대응할 수 있다. 제어 회로(106)는 제 1 WL(114)을 인에이블할 수 있는 제 1 어드레스 입력(502) 및 제 2 WL(118)을 인에이블할 수 있는 제 2 어드레스 입력(504)을 포함할 수 있다. 따라서, 도 4에서, 상단 세그먼트(102) 내의 WL 드라이버(108)의 어드레스 디코더는 어드레스 B에 의해 제어되고, 하단 세그먼트(104)에 대한 디코더는 어드레스 A에 의해 제어된다. 이는 어드레스 유연성(flexibility)을 증가시키는 결과를 가져올 수 있다. 도 1a, 도 1b 및 도 4의 예에서, 상단 세그먼트(102) 및 하단 세그먼트(104)의 WL(114 및 118)은 각각, 단일 판독 또는 기입 동작으로 어서트(assert)될 수 있다.
따라서, 본 개시의 실시예는, 상단 및 하단 세그먼트(102, 104)에 대한 WL(114 및 118)이 단일 메모리 사이클에서 각각의 어드레스 신호에 기초하여 어서트될 수 있도록, 제 1 세그먼트(102) 및 제 2 세그먼트(104)에 대해 분리될 수 있는 어드레스 입력을 포함할 수 있다. 결과적으로, 본 개시의 실시예들은 제 1 WL(114) 및 제 2 WL(118)을 독립적으로 어드레싱하도록 구성될 수 있는 제어 회로(106)를 제공할 수 있다.
도 5는 본 개시의 일부 실시예에 따른 멀티포트 SRAM을 갖는 또다른 메모리 매크로 시스템(101)을 예시하는 블록도이다. 도 5에 도시된 바와 같이, 메모리 매크로 시스템(100)의 제 1 세그먼트(102) 및 제 2 세그먼트(104)는 이중 포트(DP) SRAM 또는 멀티포트 SRAM을 포함할 수 있다. 보다 구체적으로, 도 1에 도시된 예에서와 같이, 제 1 세그먼트(102)는 제 2 세그먼트(104)의 상부에 위치될 수 있다. 제 1 세그먼트(102)는 제 1 복수의 메모리 셀, 제 1 "A" WL(114a), 제 1 "B" WL(114b), 제 1 "A" BL(116a) 및 제 1 "B" 워드 라인(116b)을 포함할 수 있다. 마찬가지로, 제 2 세그먼트(104)는 제 2 복수의 메모리 셀, 제 2 "A" WL(118a), 제 2 "B" WL(118b), 제 2 "A" BL(120a) 및 제 2 "B" BL(120b)을 포함할 수 있다. 본 발명의 실시예에 따르면, 상단 세그먼트[예를 들어, 제 1 세그먼트(102)]로부터의 BL[예를 들어, 제 1 A 및 B BL(116a, 116b)]은 상부 금속 층에서 하단 세그먼트[예를 들어, 제 2 세그먼트(104)] 상부를 지날 수 있다. 제 1 세그먼트(102)로부터의 제 1 A 및 B BL(116a, 116b)은 예를 들어 "플라잉 BL" 스킴을 사용하여 상부 금속 층에서 제 2 세그먼트(104) 상부를 지날 수 있다.
도 1a 및 도 1b의 예에서, 메모리 셀(130)은 6T 단일 포트(SP) SRAM 구성을 채용한다. 도 5에 도시된 실시예에서, DP SRAM 메모리 셀이 채용될 수있다. 일반적인 기능성은 본질적으로 종래의 DP SRAM 메모리와 유사할 수 있지만, 도 5의 예에서, 메모리 어레이가 제 1 및 제 2 세그먼트(102, 104)로 분리되고 A 및 B WL이 DP SRAM의 이중 포트에 접속되기 때문에, 4개의 WL이 단일 사이클에서 활성화될 수 있다. 그러므로, 메모리 매크로 시스템(101)에서의 워드 라인[즉, 2개의 WL_TOP(예를 들어, 제 1 A 및 B WL(114a, 114b)) 및 2개의 WL_BOT(예를 들어, 제 2 A 및 B WL(118a 및 118b))]은 하나의 사이클에서 활성화될 수 있다. 8 또는 16 열의 도 1의 예에 도시된 제 1 IO 회로(110) 및 제 2 IO 회로(112)는 제 1 "A" 및 "B" IO 회로(110a, 110b), 및 제 2 "A" 및 "B" IO 회로(112a, 112b)로 대체된다.
도 6은 플라잉 비트라인 스킴으로 멀티 WL 어서션을 포함하는 메모리 매크로 시스템(100)을 제공하기 위한 본 개시의 일실시예에 따른 방법(600)에 관련된 일반적인 단계를 설명하는 흐름도이다. 방법(600)의 단계들을 구현하는 방식이 이하에서 더 상세히 설명될 것이다.
예시된 방법(600)은 제 1 복수의 메모리 셀(130)을 포함하는 제 1 세그먼트(102)가 제공될 수 있는 동작(610)을 포함한다. 예를 들어, 제 1 복수의 메모리 셀은 DP SRAM 또는 멀티포트 SRAM을 포함할 수 있다. 제 1 복수의 메모리 셀(130)은, 예를 들어, 144 열 및 256 행으로 배열될 수 있다.
제 1 복수의 메모리 셀(130A)을 포함하는 제 1 세그먼트(102)가 제공되는 동작(610)으로부터, 예시된 방법(600)은 제 2 복수의 메모리 셀(130B)을 포함하는 제 2 세그먼트(104)가 제공될 수 있는 동작(620)으로 진행한다. 제 2 복수의 메모리 셀(130)은 DP SRAM 또는 멀티포트 SRAM을 포함할 수 있다. 제 2 복수의 메모리 셀은 예를 들어, 144 열 및 256 행으로 배열될 수 있다. 예를 들어, 제 1 세그먼트(102)는 제 2 세그먼트(104) 상부에 위치될 수 있다. 제 1 세그먼트(102)로부터의 제 1 BL(116)은 예를 들어 "플라잉 BL" 스킴을 사용하여 상부 금속 층에서 제 2 세그먼트(104) 상부를 지날 수 있다.
제 2 복수의 메모리 셀을 포함하는 제 2 세그먼트(104)가 동작(620)에서 제공되면, 방법(600)은 예를 들어 제어 회로(106)에 의해 메모리 어드레스가 수신되는 동작(630)으로 진행할 수 있다. 동작(640)에서, 제 1 세그먼트(102)에 대응하는 WL(114)은 메모리 어드레스에 기초하여 활성화된다. 또한, 동작(650)에서, 제 2 세그먼트(104)에 대응하는 제 2 WL(118)이 메모리 어드레스에 기초하여 활성화된다. 예시된 방법(600)에서, 제 1 WL(114) 및 제 2 WL(118)은 하나의 사이클에서 활성화된다. 예를 들어, 본 개시의 실시예는 제 1 WL(114) 및 제 2 WL(118)의 길이가 하나의 긴 종래의 WL보다 짧기 때문에 종래의 시스템보다 더 큰 효율 및 더 빠른 속도를 제공할 수 있다.
본 개시의 실시예는 종래의 메모리 디바이스를, 하나가 다른 하나 상부에 배열된 2개의 세그먼트로 분할할 수 있다. 상단 세그먼트로부터의 BL은 플라잉 BL 스킴으로 상부 금속 층에서 하단 세그먼트 상부를 지날 수 있다. 메모리 디바이스의 제 1 세그먼트 및 제 2 세그먼트 모두에 대응하는 2개의 워드 라인은 하나의 사이클에서 활성화될 수 있다. 본 발명의 실시예의 WL 길이가 더 짧아질 수 있기 때문에, 본 개시의 실시예는 더 짧은 WL으로 종래의 시스템에 비해 더 큰 효율 및 더 빠른 속도를 제공할 수 있다.
본 개시의 일 실시예는 메모리 매크로 시스템을 포함할 수 있다. 메모리 매크로 시스템은 제 1 세그먼트, 제 2 세그먼트, 제 1 WL, 및 제 2 WL을 포함할 수 있다. 제 1 세그먼트는 제 1 복수의 메모리 셀을 포함할 수 있다. 제 2 세그먼트는 제 2 복수의 메모리 셀을 포함할 수 있다. 제 1 세그먼트는 제 2 세그먼트 상부에 위치될 수 있다. 제 1 WL은 제 1 세그먼트에 대응할 수 있고 제 2 WL은 제 2 세그먼트에 대응할 수있다. 제 1 WL 및 제 2 WL은 하나의 사이클에서 활성화되도록 구성될 수 있다.
본 개시의 또다른 실시예는 메모리 매크로 시스템을 포함할 수 있다. 메모리 매크로 시스템은 제 1 세그먼트, 제 2 세그먼트, 및 제 1 BL을 포함할 수 있다. 제 1 세그먼트는 제 1 복수의 메모리 셀을 포함할 수 있다. 제 2 세그먼트는 제 2 복수의 메모리 셀을 포함할 수 있다. 제 1 세그먼트는 제 2 세그먼트 상부에 위치될 수 있다. 복수의 제 1 BL이 제 1 복수의 메모리 셀에 커플링되고, 복수의 제 2 BL이 제 2 복수의 메모리 셀에 커플링된다. 제 1 BL은 플라잉 BL 스킴으로 제 2 세그먼트 상부를 지날 수 있다. 제 1 멀티플렉서는 복수의 제 1 BL과 제 1 IO 회로 사이에 커플링되고, 제 2 멀티플렉서는 복수의 제 2 BL과 제 2 IO 회로 사이에 커플링된다. 본 개시의 또다른 실시예는 제 1 복수의 메모리 셀을 포함하는 제 1 세그먼트가 제공되는 방법을 포함할 수 있다. 또한, 본 개시의 실시예는 제 2 복수의 메모리 셀을 포함하는 제 2 세그먼트를 제공하는 단계를 포함할 수 있고, 여기서 제 1 세그먼트는 제 2 세그먼트 상부에 위치된다. 메모리 어드레스가 수신되고, 제 1 세그먼트에 대응하는 제 1 WL이 메모리 어드레스에 기초하여 활성화된다. 또한, 제 2 세그먼트에 대응하는 제 2 WL이 메모리 어드레스에 기초하여 활성화된다. 또한, 제 1 WL 및 제 2 WL은 하나의 사이클에서 활성화되도록 구성될 수 있다.
상기는 본 발명개시의 양상들을 본 발명분야의 당업자가 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 약술한다. 당업자는 본 명세서에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점를 성취하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.
실시예
실시예 1. 장치에 있어서,
제 1 복수의 메모리 셀들을 포함하는 제 1 세그먼트;
제 2 복수의 메모리 셀들을 포함하는 제 2 세그먼트 - 상기 제 1 세그먼트는 상기 제 2 세그먼트 상부에 위치됨 - ;
상기 제 1 세그먼트에 대응하는 제 1 워드 라인(WL); 및
상기 제 2 세그먼트에 대응하는 제 2 WL - 상기 제 1 WL 및 상기 제 2 WL은 하나의 사이클에서 활성화되도록 구성됨 -
을 포함하는 장치.
실시예 2. 실시예 1에 있어서,
상기 제 1 세그먼트에 대응하는 제 1 비트 라인(BL)
을 더 포함하고, 상기 제 1 BL은 플라잉 BL 스킴(flying BL scheme)으로 상기 제 2 세그먼트 상부를 지나는 것인 장치.
실시예 3. 실시예 1에 있어서,
상기 제 1 WL 및 상기 제 2 WL을 구동하도록 구성된 WL 드라이버
를 더 포함하는 장치.
실시예 4. 실시예 1에 있어서,
제어 회로
를 더 포함하는 장치.
실시예 5. 실시예 4에 있어서,
상기 제어 회로는 상기 제 1 WL 및 상기 제 2 WL을 독립적으로 어드레싱하도록 구성된 것인 장치.
실시예 6. 실시예 1에 있어서,
상기 제 1 세그먼트에 대응하는 제 1 입출력(IO) 회로; 및
상기 제 2 세그먼트에 대응하는 제 2 IO 회로
를 더 포함하는 장치.
실시예 7. 실시예 6에 있어서,
상기 제 1 IO 회로는,
상기 제 1 세그먼트에 대응하는 제 1 복수의 멀티플렉서들; 및
상기 제 2 세그먼트에 대응하는 제 2 복수의 멀티플렉서들
을 더 포함하고, 상기 제 1 복수의 멀티플렉서들은 상기 제 2 복수의 멀티플렉서들 상부에 위치되는 것인 장치.
실시예 8. 실시예 6에 있어서,
상기 제 2 IO 회로는,
상기 제 1 세그먼트에 대응하는 제 1 복수의 멀티플렉서들; 및
상기 제 2 세그먼트에 대응하는 제 2 복수의 멀티플렉서들
을 더 포함하고, 상기 제 1 복수의 멀티플렉서들은 상기 제 2 복수의 멀티플렉서들 상부에 위치되는 것인 장치.
실시예 9. 실시예 1에 있어서,
상기 제 1 복수의 메모리 셀들 및 상기 제 2 복수의 메모리 셀들은 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM)를 포함하는 것인 장치.
실시예 10. 실시예 1에 있어서,
상기 제 1 복수의 메모리 셀들 및 상기 제 2 복수의 메모리 셀들은 멀티포트 SRAM을 포함하는 것인 장치.
실시예 11. 실시예 1에 있어서,
추적(tracking) BL 회로
를 더 포함하며, 상기 추적 BL 회로는,
상기 제 1 세그먼트에 대응하는 제 1 BL 추적 회로; 및
상기 제 2 세그먼트에 대응하는 제 2 BL 추적 회로
를 포함하고, 상기 제 2 BL 추적 회로에 의해 상기 제 2 세그먼트에 대해 수행된 BL 추적 스킴은 상기 제 1 BL 추적 회로에 의해 상기 제 1 세그먼트에 대해 수행된 BL 추적 스킴보다 빠른 것인 장치.
실시예 12. 실시예 1에 있어서,
상기 제 1 복수의 메모리 셀들은 144 열 및 256 행으로 배열되는 것인 장치.
실시예 13. 실시예 1에 있어서,
상기 제 2 복수의 메모리 셀들은 144 열 및 256 행으로 배열되는 것인 장치.
실시예 14. 장치에 있어서,
제 1 복수의 메모리 셀들을 포함하는 제 1 세그먼트;
제 2 복수의 메모리 셀들을 포함하는 제 2 세그먼트 - 상기 제 1 세그먼트는 상기 제 2 세그먼트 상부에 위치됨 -;
상기 제 1 복수의 메모리 셀들에 커플링된 복수의 제 1 비트 라인(BL)들;
상기 복수의 제 2 메모리 셀들에 커플링된 복수의 제 2 BL들 - 상기 제 1 BL들은 플라잉 BL 스킴으로 상기 제 2 세그먼트 상부를 지남 - ;
상기 복수의 제 1 BL들과 제 1 IO 회로 사이에 커플링된 제 1 멀티플렉서; 및
상기 복수의 제 2 BL들과 제 2 IO 회로 사이에 커플링된 제 2 멀티플렉서
를 포함하는 장치.
실시예 15. 실시예 14에 있어서,
상기 제 1 세그먼트에 대응하는 제 1 워드 라인(WL); 및
상기 제 2 세그먼트에 대응하는 제 2 WL
을 더 포함하고, 상기 제 1 WL 및 상기 제 2 WL은 하나의 사이클에서 활성화되도록 구성되는 것인 장치.
실시예 16. 실시예 15에 있어서,
상기 제 1 WL 및 상기 제 2 WL을 독립적으로 어드레싱하도록 구성된 제어 회로
를 더 포함하는 장치.
실시예 17. 실시예 14에 있어서,
상기 제 1 멀티플렉서 및 상기 제 2 멀티플렉서는 스택형 구성(stacked configuration)인 것인 장치.
실시예 18. 방법에 있어서,
제 1 복수의 메모리 셀들을 포함하는 제 1 세그먼트를 제공하는 단계;
제 2 복수의 메모리 셀들을 포함하는 제 2 세그먼트를 제공하는 단계 - 상기 제 1 세그먼트는 상기 제 2 세그먼트 상부에 위치됨 - ;
메모리 어드레스를 수신하는 단계;
상기 메모리 어드레스에 기초하여 상기 제 1 세그먼트에 대응하는 제 1 워드 라인(WL)을 활성화하는 단계;
상기 메모리 어드레스에 기초하여 상기 제 2 세그먼트에 대응하는 제 2 WL을 활성화하는 단계
를 포함하고,
상기 제 1 WL 및 상기 제 2 WL은 하나의 사이클에서 활성화되는 것인 방법.
실시예 19. 실시예 18에 있어서,
상기 메모리 어드레스를 수신하는 단계는 제 1 및 제 2 메모리 어드레스를 수신하는 단계를 포함하는 것인 방법.
실시예 20. 실시예 19에 있어서,
상기 제 1 WL은 상기 제 1 메모리 어드레스에 기초하여 활성화되고, 상기 제 2 WL은 상기 제 2 메모리 어드레스에 기초하여 활성화되는 것인 방법.

Claims (10)

  1. 장치에 있어서,
    제 1 복수의 메모리 셀들을 포함하는 제 1 세그먼트;
    제 2 복수의 메모리 셀들을 포함하는 제 2 세그먼트 - 상기 제 1 세그먼트는 상기 제 2 세그먼트 상부에 위치됨 - ;
    상기 제 1 세그먼트에 대응하는 제 1 워드 라인(WL); 및
    상기 제 2 세그먼트에 대응하는 제 2 WL - 상기 제 1 WL 및 상기 제 2 WL은 하나의 사이클에서 활성화되도록 구성됨 -
    을 포함하는 장치.
  2. 제 1 항에 있어서,
    상기 제 1 세그먼트에 대응하는 제 1 비트 라인(BL)
    을 더 포함하고, 상기 제 1 BL은 플라잉 BL 스킴(flying BL scheme)으로 상기 제 2 세그먼트 상부를 지나는 것인 장치.
  3. 제 1 항에 있어서,
    상기 제 1 WL 및 상기 제 2 WL을 구동하도록 구성된 WL 드라이버
    를 더 포함하는 장치.
  4. 제 1 항에 있어서,
    상기 제 1 WL 및 상기 제 2 WL을 독립적으로 어드레싱하도록 구성된 제어 회로
    를 더 포함하는 장치.
  5. 제 1 항에 있어서,
    상기 제 1 세그먼트에 대응하는 제 1 입출력(IO) 회로; 및
    상기 제 2 세그먼트에 대응하는 제 2 IO 회로
    를 더 포함하는 장치.
  6. 제 5 항에 있어서,
    상기 제 1 IO 회로는,
    상기 제 1 세그먼트에 대응하는 제 1 복수의 멀티플렉서들; 및
    상기 제 2 세그먼트에 대응하는 제 2 복수의 멀티플렉서들
    을 더 포함하고, 상기 제 1 복수의 멀티플렉서들은 상기 제 2 복수의 멀티플렉서들 상부에 위치되는 것인 장치.
  7. 제 5 항에 있어서,
    상기 제 2 IO 회로는,
    상기 제 1 세그먼트에 대응하는 제 1 복수의 멀티플렉서들; 및
    상기 제 2 세그먼트에 대응하는 제 2 복수의 멀티플렉서들
    을 더 포함하고, 상기 제 1 복수의 멀티플렉서들은 상기 제 2 복수의 멀티플렉서들 상부에 위치되는 것인 장치.
  8. 제 1 항에 있어서,
    추적(tracking) BL 회로
    를 더 포함하며, 상기 추적 BL 회로는,
    상기 제 1 세그먼트에 대응하는 제 1 BL 추적 회로; 및
    상기 제 2 세그먼트에 대응하는 제 2 BL 추적 회로
    를 포함하고, 상기 제 2 BL 추적 회로에 의해 상기 제 2 세그먼트에 대해 수행된 BL 추적 스킴은 상기 제 1 BL 추적 회로에 의해 상기 제 1 세그먼트에 대해 수행된 BL 추적 스킴보다 빠른 것인 장치.
  9. 장치에 있어서,
    제 1 복수의 메모리 셀들을 포함하는 제 1 세그먼트;
    제 2 복수의 메모리 셀들을 포함하는 제 2 세그먼트 - 상기 제 1 세그먼트는 상기 제 2 세그먼트 상부에 위치됨 -;
    상기 제 1 복수의 메모리 셀들에 커플링된 복수의 제 1 비트 라인(BL)들;
    상기 복수의 제 2 메모리 셀들에 커플링된 복수의 제 2 BL들 - 상기 제 1 BL들은 플라잉 BL 스킴으로 상기 제 2 세그먼트 상부를 지남 - ;
    상기 복수의 제 1 BL들과 제 1 IO 회로 사이에 커플링된 제 1 멀티플렉서; 및
    상기 복수의 제 2 BL들과 제 2 IO 회로 사이에 커플링된 제 2 멀티플렉서
    를 포함하는 장치.
  10. 방법에 있어서,
    제 1 복수의 메모리 셀들을 포함하는 제 1 세그먼트를 제공하는 단계;
    제 2 복수의 메모리 셀들을 포함하는 제 2 세그먼트를 제공하는 단계 - 상기 제 1 세그먼트는 상기 제 2 세그먼트 상부에 위치됨 - ;
    메모리 어드레스를 수신하는 단계;
    상기 메모리 어드레스에 기초하여 상기 제 1 세그먼트에 대응하는 제 1 워드 라인(WL)을 활성화하는 단계;
    상기 메모리 어드레스에 기초하여 상기 제 2 세그먼트에 대응하는 제 2 WL을 활성화하는 단계
    를 포함하고,
    상기 제 1 WL 및 상기 제 2 WL은 하나의 사이클에서 활성화되는 것인 방법.
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