KR20190142113A - 디스플레이 구동 장치 및 이를 포함하는 디스플레이 장치 - Google Patents

디스플레이 구동 장치 및 이를 포함하는 디스플레이 장치 Download PDF

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KR20190142113A
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Abstract

본 발명은 디스플레이 구동 장치 및 이를 포함하는 디스플레이 장치를 개시한다. 상기 디스플레이 구동 장치는, 각 채널들의 영상 데이터를 소스 신호로 변환하는 소스 구동 회로; 상기 각 채널들에 대한 극성 데이터를 수신하고 상기 극성 데이터의 논리 조합에 따라 미리 설정된 개수의 채널들 단위로 상기 소스 신호의 극성을 제어하기 위한 극성 제어 신호를 생성하는 극성 제어 회로; 상기 각 채널들의 상기 극성 데이터를 논리 연산하여 상기 극성 데이터의 유효성을 체크하는 극성 체크 회로; 및 상기 극성 데이터의 유효 시 상기 극성 제어 신호에 응답하여 상기 소스 신호를 대응하는 데이터 라인에 출력하는 멀티플렉서 회로;를 포함한다.

Description

디스플레이 구동 장치 및 이를 포함하는 디스플레이 장치{DISPLAY DRIVING DEVICE AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 디스플레이 장치에 관한 것으로, 더 상세하게는 반전 구동을 정확히 제어할 수 있는 디스플레이 구동 장치 및 이를 포함하는 디스플레이 장치에 관한 것이다.
최근, 터치 감지가 가능한 디스플레이 패널은 스마트 단말기와 같은 휴대용 단말기뿐만 아니라 노트북, 모니터, 가전 제품 등의 다양한 전자기기에 적용되고 있다. 이러한 디스플레이 패널은 터치 센서의 위치에 따라 애드 온(Add on) 타입과 인 셀(In-cell) 타입으로 구분될 수 있으며, 디스플레이 패널의 슬림화를 위해 공통 전극과 같은 기존의 구성을 터치 센싱 전극으로 활용하는 인 셀 타입의 터치 기술이 디스플레이 장치에 적용되고 있다.
한편, 디스플레이 패널에 동일 극성의 데이터 전압(이하 소스 신호라 함)을 지속적으로 인가하면 디스플레이 패널에 열화가 발생하는 문제점이 있다. 이에 따라 디스플레이 구동 장치는 소스 신호의 극성을 프레임마다 반전 구동시킴으로써 디스플레이 패널에 열화가 발생하는 문제를 해결하고 있다.
그리고, 터치 감지가 가능한 디스플레이 패널을 구동하는 디스플레이 구동 장치는 공통 전압을 활용하여 디스플레이 패널의 터치 감지와 디스플레이 패널을 구동하고 있다. 그런데, 종래 기술에 따른 디스플레이 구동 장치는 소스 신호의 극성을 변경하는 반전 구동 시 극성 변화에 의해 공통 전압이 흔들리고 이로 인해 반전 구동이 부정확하여 디스플레이 패널에 잔상이나 플리커 현상이 발생하는 문제점이 있었다.
따라서, 디스플레이 구동 장치의 반전 구동을 정확히 제어할 수 있는 기술이 요구되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 극성 데이터의 유효성을 체크함으로써 반전 구동을 정확히 제어할 수 있는 디스플레이 구동 장치 및 이를 포함하는 디스플레이 장치를 제공하는데 있다.
본 발명의 일 실시예에 따른 디스플레이 구동 장치는, 각 채널들의 영상 데이터를 소스 신호로 변환하는 소스 구동 회로; 상기 각 채널들에 대한 극성 데이터를 수신하고 상기 극성 데이터의 논리 조합에 따라 미리 설정된 개수의 채널들 단위로 상기 소스 신호의 극성을 제어하기 위한 극성 제어 신호를 생성하는 극성 제어 회로; 상기 각 채널들의 상기 극성 데이터를 논리 연산하여 상기 극성 데이터의 유효성을 체크하는 극성 체크 회로; 및 상기 극성 데이터의 유효 시 상기 극성 제어 신호에 응답하여 상기 소스 신호를 대응하는 데이터 라인에 출력하는 멀티플렉서 회로;를 포함한다.
본 발명의 일 실시예에 따른 디스플레이 장치는, 각 채널들의 영상 데이터 및 극성 데이터를 포함하는 데이터 패킷과, 상기 극성 데이터의 유효성을 체크하기 위한 극성 체크 인에이블 데이터와 극성 체크 데이터를 포함하는 제어 패킷에 클럭이 임베디드된 입력 신호를 제공하는 타이밍 컨트롤러; 및 상기 입력 신호로부터 클럭 신호를 복원하고, 상기 클럭 신호를 이용하여 상기 영상 데이터, 상기 극성 데이터, 상기 극성 체크 인에이블 데이터 및 상기 극성 체크 데이터를 복원하고, 상기 각 채널들의 상기 영상 데이터를 소스 신호로 변환하며, 상기 극성 데이터의 논리 조합에 따라 미리 설정된 개수의 채널들 단위로 상기 소스 신호의 극성을 제어하며, 상기 각 채널들의 상기 극성 데이터를 논리 연산하여 상기 극성 데이터의 유효성을 체크하는 디스플레이 구동 장치;를 포함한다.
본 발명의 일 실시예에 따른 디스플레이 구동 장치는, 타이밍 컨트롤러로부터 제공되는 입력 신호로부터 각 채널들의 영상 데이터와 극성 데이터를 복원하고 상기 극성 데이터의 유효성을 체크하기 위한 극성 체크 인에이블 데이터와 극성 체크 데이터를 복원하는 클럭 데이터 복원 회로; 상기 클럭 데이터 복원 회로에 의해 복원된 상기 영상 데이터와 상기 극성 데이터를 저장하는 데이터 레지스터 회로; 상기 클럭 데이터 복원 회로에 의해 복원된 상기 극성 체크 인에이블 데이터와 상기 극성 체크 데이터를 저장하는 패킷 레지스터 회로; 상기 각 채널들의 영상 데이터를 소스 신호로 변환하는 소스 구동 회로; 상기 데이터 레지스터 회로로부터 상기 각 채널들에 대한 상기 극성 데이터를 수신하고 상기 극성 데이터의 논리 조합에 따라 미리 설정된 개수의 채널들 단위로 상기 소스 신호의 극성을 제어하기 위한 극성 제어 신호를 생성하는 극성 제어 회로; 상기 패킷 레지스터 회로의 상기 극성 체크 인에이블 데이터에 의해 인에이블되고, 상기 데이터 레지스터 회로로부터 제공되는 상기 각 채널들에 대한 상기 극성 데이터를 논리 연산하고, 상기 논리 연산한 값과 상기 패킷 레지스터 회로로부터 제공되는 상기 극성 체크 데이터에 대응하는 미리 연산된 값을 비교하여 상기 극성 데이터의 유효성을 체크하는 극성 체크 회로; 및 상기 극성 데이터의 유효 시 상기 극성 제어 신호에 응답하여 상기 소스 신호를 대응하는 데이터 라인에 출력하는 멀티플렉서 회로;를 포함한다.
상술한 바와 같이, 본 발명은 각 채널들에 대한 극성 데이터의 논리 조합에 따라 미리 설정된 개수의 채널들 단위로 반전 구동을 제어하므로 반전 구동의 정확성을 향상시킬 수 있다.
또한, 본 발명은 각 채널들에 대한 극성 데이터의 논리 조합에 따라 반전 구동을 정확히 제어하므로 부정확한 반전 구동에 의해 디스플레이 패널에 발생하는 잔상이나 플리커 현상을 방지할 수 있다.
또한, 본 발명은 각 채널들의 극성 데이터를 미리 설정된 개수의 채널들 단위로 논리 연산하여 극성 데이터의 유효성을 체크하므로 반전 구동을 보다 정확히 제어할 수 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 프로토콜을 설명하기 위한 파형도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 구동 장치 및 이를 포함하는 디스플레이 장치의 블록도이다.
도 3은 도 1에 도시된 극성 데이터에 따른 극성 반전 케이스(case)를 도시한 도면이다.
도 4는 도 2에 도시된 타이밍 컨트롤러의 입력 신호에 포함되는 극성 데이터를 예시한 도면이다.
도 5는 도 4의 극성 데이터에 따른 디스플레이 구동 장치의 반전 구동을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 디스플레이 장치의 프로토콜을 설명하기 위한 파형도이다.
도 7은 본 발명의 일 실시예에 따른 디스플레이 구동 장치 및 이를 포함하는 디스플레이 장치의 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다. 본 명세서 및 특허청구범위에 사용된 용어는 통상적이거나 사전적 의미로 한정되어 해석되지 아니하며, 본 발명의 기술적 사항에 부합하는 의미와 개념으로 해석되어야 한다.
본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 바람직한 실시예이며, 본 발명의 기술적 사상을 모두 대변하는 것이 아니므로, 본 출원 시점에서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있다.
본 실시예는 반전 구동을 정확히 제어할 수 있으며 극성 데이터의 유효성을 체크할 수 있는 디스플레이 구동 장치 및 이를 포함하는 디스플레이 장치를 제공한다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 프로토콜을 설명하기 위한 파형도이다.
도 1을 참고하면, 차동의 입력 신호(EPI0, EPI1)는 더미(DMY), 클럭(CK), 데이터 패킷(DATA_A, DATA_B, DATA_C, DATA_D)을 포함한다. 일례로, 차동의 입력 신호(EPI0, EPI1)는 2비트의 더미(DMY), 2비트의 클럭(CK), 두 채널들에 대한 18비트의 데이터 패킷(DATA_A, DATA_B, or DATA_C, DATA_D)을 포함하는 22UI(unit interval)로 형성될 수 있다.
더미(DMY)는 채널들에 대한 데이터 패킷을 구분하고 이를 복원하는데 이용될 수 있다. 이러한 더미(DMY)는 일정 로직 레벨을 가지며, 일례로, LL의 로직 레벨을 가질 수 있다.
클럭(CK)은 더미(DMY) 다음에 위치하고 클럭 신호를 복원하는데 이용될 수 있다. 이러한 클럭(CK)은 더미(DMY)와 반대되는 일정 로직 레벨을 가지며, 일례로, HH의 로직 레벨을 가질 수 있다.
데이터 패킷(DATA_A, DATA_B, DATA_C, DATA_D)은 영상 데이터(R[0:7], G[0:7], B[0:7])와 극성 데이터(P0, P1, P2, P3)를 포함한다. 일례로, 데이터 패킷(DATA_A, DATA_B, DATA_C, DATA_D)은 하나의 채널에 대하여 8비트의 영상 데이터(R[0:7], G[0:7], or B[0:7])와 1비트의 극성 데이터(P0, P1, P2 or P3)로 형성될 수 있다. 이와 같이 극성 데이터(P0, P1, P2 or P3)는 채널들 각각에 대하여 할당될 수 있다.
상기와 같이 형성되는 차동의 입력 신호(EPI0, EPI1)는 타이밍 컨트롤러(10, 도 2)에 의해 생성되고, 한 쌍의 전송 라인들을 통해서 디스플레이 구동 장치(20, 도 2)에 제공될 수 있다.
한편, 도 1에 도시된 실시예는 4개의 채널들 단위로 반전 구동을 제어하기 위한 극성 데이터(P0, P1, P2, P3)를 데이터 패킷(DATA_A, DATA_B, DATA_C, DATA_D)에 포함시켜 차동의 입력 신호(EPI0, EPI1)를 형성하고 있으나, 이에 한정되는 것은 아니며, 2개의 채널 또는 그 이상의 채널 단위로 반전 구동을 제어하기 위한 극성 데이터를 데이터 패킷(DATA_A, DATA_B, DATA_C, DATA_D)에 포함시켜 차동의 입력 신호(EPI0, EPI1)를 형성할 수 있다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 구동 장치(20) 및 이를 포함하는 디스플레이 장치(100)의 블록도이다.
도 2를 참고하면, 디스플레이 장치(100)는 타이밍 컨트롤러(10), 디스플레이 구동 장치(20), 디스플레이 패널(30), 및 리드아웃회로(40)을 포함한다.
타이밍 컨트롤러(10)는 호스트 시스템(도시되지 않음)으로부터 영상 데이터와 타이밍 신호들을 수신하고, 각 채널들의 영상 데이터(R[0:7], G[0:7], B[0:7])와 극성 데이터(P0, P1, P2, P3)를 포함하는 데이터 패킷(DATA_A, DATA_B, DATA_C, DATA_D)에 클럭(CK)을 임베드(embed)하고, 데이터 패킷(DATA_A, DATA_B, DATA_C, DATA_D)에 클럭(CK)이 임베디드된 차동의 입력 신호(EPI0, EPI1)를 디스플레이 구동 장치(20)에 제공한다.
디스플레이 구동 장치(20)는 데이터 패킷(DATA_A, DATA_B, DATA_C, DATA_D)에 클럭(CK)이 임베디드된 차동의 입력 신호(EPI0, EPI1)를 수신하고, 차동의 입력 신호(EPI0, EPI1)에서 클럭 신호를 복원하며, 클럭 신호를 이용하여 영상 데이터(R[0:7], G[0:7], B[0:7])와 극성 데이터(P0, P1, P2, P3)를 복원한다.
그리고, 디스플레이 구동 장치(20)는 각 채널들의 영상 데이터(R[0:7], G[0:7], B[0:7])를 소스 신호로 변환하고, 각 채널들의 영상 데이터(R[0:7], G[0:7], B[0:7])에 대응하는 소스 신호를 극성 데이터(PO, P1, P2, P3)의 논리 조합에 따라 미리 설정된 개수의 채널들 단위로 소스 신호의 극성을 제어한다. 도 2에 도시된 실시예는 4개의 채널들 단위로 소스 신호의 극성을 제어하는 것을 예시하고 있으나, 이에 한정되는 것은 아니며, 2개의 채널 또는 그 이상의 채널 단위로 소스 신호의 극성을 제어하는 것으로 구성할 수 있다.
디스플레이 패널(30)은 터치 감지가 가능한 패널로서, 디스플레이 구동 장치(20)의 공통 전압(VCOM)을 활용하여 터치를 감지할 수 있다. 일례로, 디스플레이 패널(30)은 픽셀들이 매트릭스 형태로 배열된 픽셀 어레이(도시되지 않음)를 포함하고, 픽셀 어레이에 소스 신호를 인가하여 영상을 표시할 수 있으며, 픽셀 어레이에 포함되는 공통 전극 겸용 터치 전극을 이용하여 커패시턴스 방식으로 터치 여부를 감지할 수 있다.
리드아웃회로(40)는 디스플레이 패널(30)의 터치를 감지하고, 감지 데이터를 마이크로 컨트롤러(도시되지 않음)에 제공할 수 있다. 일례로, 디스플레이 패널(30)은 공통 전극 겸용 터치 전극을 포함하고, 터치 전극들 각각은 신호 라인들을 통해서 리드 아웃 회로(40)에 각각 접속되며, 터치 점 크기를 고려하여 다수의 픽셀을 포함하는 일정 크기로 형성될 수 있다. 일례로, 리드 아웃 회로(40)는 디스플레이 패널(30)의 터치 전극에 터치 구동 신호(Tx)를 제공하고, 해당 터치 전극으로부터 피드백 신호(Rx)를 수신할 수 있다. 리드 아웃 회로(40)는 각 터치 전극에 대한 터치 구동 신호(Tx)와 피드백 신호(Rx)를 차동 증폭하여 터치로 인한 커패시턴스 변화로 터치 여부를 감지할 수 있다.
한편, 도 2에 도시된 실시예는 리드아웃회로(40)를 디스플레이 구동 장치(20)와 별도로 형성하고 있으나, 이에 한정되는 것은 아니며, 리드아웃회로(40)를 디스플레이 구동 장치(20)에 포함시켜 형성할 수 있다.
도 2를 참고하여, 디스플레이 구동 장치(20)의 세부 구성을 설명하면 다음과 같다.
디스플레이 구동 장치(20)는 클럭 데이터 복원 회로(22), 데이터 레지스터 회로(24), 래치 회로(26), 소스 구동 회로(32), 극성 제어 회로(28), 멀티플렉서 회로(34)를 포함한다.
클럭 데이터 복원 회로(22)는 타이밍 컨트롤러(10)로부터 차동의 입력 신호(EPI0, EPI1)를 수신하고, 차동의 입력 신호(EPI0, EPI1)에서 클럭 신호를 복원하며, 클럭 신호를 이용하여 영상 데이터(R[0:7], G[0:7], B[0:7])와 극성 데이터(P0, P1, P2, P3)를 포함하는 데이터 패킷(DATA_A, DATA_B, DATA_C, DATA_D)을 복원한다. 그리고, 클럭 데이터 복원 회로(22)는 복원한 데이터 패킷(DATA_A, DATA_B, DATA_C, DATA_D)을 데이터 레지스터 회로(24)에 제공한다.
데이터 레지스터 회로(24)는 클럭 데이터 복원 회로(22)에 의해 복원된 데이터 패킷(DATA_A, DATA_B, DATA_C, DATA_D)에 포함되는 각 채널들에 대한 영상 데이터(R[0:7], G[0:7], B[0:7])와 극성 데이터(P0, P1, P2, P3)를 저장하고, 영상 데이터(R[0:7], G[0:7], B[0:7])를 래치 회로(26)에 제공하며, 극성 데이터(P0, P1, P2, P3)를 극성 제어 회로(28)에 제공한다.
래치 회로(26)는 데이터 레지스터 회로(24)로부터 제공되는 영상 데이터(R[0:7], G[0:7], B[0:7])를 래치 인에이블 신호에 동기하여 래치하고, 래치된 영상 데이터(R[0:7], G[0:7], B[0:7])를 소스 구동 회로(32)에 제공한다. 여기에서, 시프트 레지스터(36)는 캐리 신호에 응답하여 래치 인에이블 신호를 대응하는 래치 회로(26)에 제공할 수 있다.
소스 구동 회로(32)는 래치 회로(26)로부터 제공되는 각 채널들의 영상 데이터(R[0:7], G[0:7], B[0:7])를 소스 신호로 변환하고, 각 채널들의 소스 신호를 멀티플렉서 회로(34)에 제공한다. 소스 구동 회로(32)는 디지털 신호인 영상 데이터(R[0:7], G[0:7], B[0:7])를 아날로그 신호인 소스 신호로 변환하는 정극성의 디지털 아날로그 컨버터(VH)와 부극성의 디지털 아날로그 컨버터(VL)를 포함할 수 있다. 정극성의 디지털 아날로그 컨버터(VH)는 영상 데이터(R[0:7], G[0:7], B[0:7])를 정극성의 소스 신호로 변환하고, 부극성의 디지털 아날로그 컨버터(VL)는 영상 데이터(R[0:7], G[0:7], B[0:7])를 부극성의 소스 신호로 변환한다.
극성 제어 회로(28)는 데이터 레지스터 회로(24)로부터 각 채널들에 대한 극성 데이터(P0, P1, P2, P3)를 수신하고, 극성 데이터(P0, P1, P2, P3)의 논리 조합에 따라 소스 신호의 극성을 제어하기 위한 극성 제어 신호(POL1, POL2, POL3, POL4, POL5, POL6)를 생성한다. 여기서, 극성 제어 신호(POL1, POL2, POL3, POL4, POL5, POL6)에는 극성 데이터(P0, P1, P2, P3)의 논리 조합에 대응하는 다수의 극성 반전 케이스(case)들이 설정될 수 있다. 이에 대한 설명은 도 3에서 상세히 설명한다.
멀티플렉서 회로(34)는 극성 제어 회로(28)의 극성 제어 신호(POL1, POL2, POL3, POL4, POL5, POL6)에 응답하여 각 채널들의 소스 신호를 디스플레이 패널(30)의 대응하는 데이터 라인에 출력할 수 있다. 일례로, 멀티플렉서 회로(34)는 다수의 스위치들을 포함할 수 있으며, 각 스위치들은 극성 제어 신호(POL1, POL2, POL3, POL4, POL5, POL6)에 대응하는 극성 반전 케이스(case)에 따라 정극성의 소스 신호와 부극성의 소스 신호를 대응하는 데이터 라인에 전달한다.
도 3은 도 1에 도시된 극성 데이터에 따른 극성 반전 케이스(case)를 도시한 도면이다.
도 3을 참고하면, 극성 제어 신호(POL1, POL2, POL3, POL4, POL5, POL6)에는 극성 데이터(P0, P1, P2, P3)의 논리 조합에 대응하는 다수의 극성 반전 케이스(case)들이 설정될 수 있다
일례로, 극성 제어 회로(28)는 극성 데이터(P0, P1, P2, P3)의 논리 조합이 LLLL으로 입력되면 4개의 채널 단위의 소스 신호를 +-+-의 극성으로 제어하기 위한 극성 제어 신호(POL1)를 생성하고, 극성 데이터(P0, P1, P2, P3)의 논리 조합이 LLHL으로 입력되면 4개의 채널 단위의 소스 신호를 -+-+의 극성으로 제어하기 위한 극성 제어 신호(POL2)를 생성한다.
상기와 같은 방식으로 극성 제어 회로(28)는 극성 데이터(P0, P1, P2, P3)의 논리 조합 LLLL, LLHL, LHLL, LHHL, HLLL, HLHL에 따라 극성을 +-+-, -+-+, +--+, -++-, ++--, --++ 로 제어하기 위한 극성 제어 신호(POL1, POL2, POL3, POL4, POL5, POL6)를 생성할 수 있다.
한편, 도 3의 실시예는 4개의 채널들 단위로 소스 신호의 극성을 제어하기 위해 극성 데이터(P0, P1, P2)의 논리 조합에 따라 극성 반전 케이스(case)들을 설정하고 극성 데이터(P3)를 염두에 두지 않고(don't care) 있으나, 극성을 제어하기 위한 채널들 단위를 확장하는 경우 모든 극성 데이터(P0, P1, P2, P3)의 논리 조합에 따라 각 채널들의 소스 신호의 극성을 제어하기 위한 다수의 극성 반전 케이스들을 극성 제어 신호에 설정할 수 있다.
도 4는 도 2에 도시된 타이밍 컨트롤러(10)의 입력 신호(EPI0, EPI1)에 포함되는 극성 데이터(P0, P1, P2, P3)를 예시한 도면이고, 도 5는 도 4의 극성 데이터(P0, P1, P2, P3)에 따른 디스플레이 구동 장치(20)의 반전 구동을 설명하기 위한 도면이다.
도 4 및 도 5를 참고하면, 디스플레이 구동 장치(20)는 4채널 단위의 영상 데이터(R[0:7], G[0:7], B[0:7])와 극성 데이터(P0, P1, P2, P3)를 수신한다. 여기서, 극성 데이터(P0, P1, P2, P3)는 4채널의 단위로 LLLL, LLHL, LHLL, LHHL, HLLL, HLHL의 로직 레벨로 인가되는 것으로 예시된다.
래치 회로(26)는 시프트 레지스터(36)의 래치 인에이블 신호에 응답하여 영상 데이터(R[0:7], G[0:7], B[0:7])를 래치하고, 이를 소스 구동 회로(32)에 제공한다.
소스 구동 회로(32)는 각 채널들의 영상 데이터(R[0:7], G[0:7], B[0:7])를 정극성 및 부극성의 소스 신호로 변환하고, 이를 멀티플렉서 회로(34)에 제공한다.
극성 제어 회로(28)는 극성 데이터(P0, P1, P2, P3)의 논리 조합에 따라 소스 신호의 극성을 제어하기 위한 극성 제어 신호(POL1, POL2, POL3, POL4, POL5, POL6)를 생성하고, 이를 멀티플렉서 회로(34)에 제공한다. 일례로, 극성 데이터(P0, P1, P2, P3)의 논리 조합이 LLLL인 경우 극성 제어 신호 POL1이 활성화되고, 극성 데이터(P0, P1, P2, P3)의 논리 조합이 LLHL인 경우 극성 제어 신호 POL2이 활성화되며, 극성 데이터(P0, P1, P2, P3)의 논리 조합이 LHLL인 경우 극성 제어 신호 POL3이 활성화되고, 극성 데이터(P0, P1, P2, P3)의 논리 조합이 LHHL인 경우 극성 제어 신호 POL4가 활성화되고, 극성 데이터(P0, P1, P2, P3)의 논리 조합이 HLLL인 경우 극성 제어 신호 POL5이 활성화되며, 극성 데이터(P0, P1, P2, P3)의 논리 조합이 HLHL인 경우 극성 제어 신호 POL6이 활성화된다.
멀티플렉서 회로(34)는 극성 제어 회로(28)의 극성 제어 신호(POL1, POL2, POL3, POL4, POL5, POL6)에 응답하여 각 채널들의 소스 신호를 디스플레이 패널(30)의 대응하는 데이터 라인에 출력한다. 일례로, 멀티플렉서 회로(34)는 극성 제어 신호 POL1가 활성화되는 경우 채널들의 극성을 +-+- 로서 데이터 라인에 출력하고, 극성 제어 신호 POL2가 활성화되는 경우 채널들의 극성을 -+-+ 로서 데이터 라인에 출력하며, 극성 제어 신호 POL3가 활성화되는 경우 채널들의 극성을 -+-+ 로서 데이터 라인에 출력하며, 극성 제어 신호 POL4가 활성화되는 경우 채널들의 극성을 -++- 로서 데이터 라인에 출력하며, 극성 제어 신호 POL5가 활성화되는 경우 채널들의 극성을 ++-- 로서 데이터 라인에 출력하며, 극성 제어 신호 POL6가 활성화되는 경우 채널들의 극성을 --++ 로서 데이터 라인에 출력한다.
이와 같이 본 실시예는 각 채널들에 대한 극성 데이터의 논리 조합에 따라 미리 설정된 개수의 채널들 단위로 반전 구동을 제어하므로 반전 구동의 정확성을 향상시킬 수 있다.
또한, 본 실시예는 각 채널들에 대한 극성 데이터의 논리 조합에 따라 반전 구동을 제어하므로 부정확한 반전 구동에 의해 디스플레이 패널에 발생하는 잔상이나 플리커 현상을 방지할 수 있다.
도 6은 본 발명의 일 실시예에 따른 디스플레이 장치의 프로토콜을 설명하기 위한 파형도이다.
도 6을 참고하면, 차동의 입력 신호(EPI0, EPI1)는 더미(DMY), 클럭(CK), 제어 패킷을 포함하고, 더미(DMY), 클럭(CK), 데이터 패킷(DATA_A, DATA_B, DATA_C, DATA_D)을 포함한다.
더미(DMY)는 채널들에 대한 제어 패킷과 데이터 패킷을 구분하는데 이용될 수 있다. 이러한 더미(DMY)는 일정 로직 레벨을 가지며, 일례로, LL의 로직 레벨을 가질 수 있다.
클럭(CK)은 더미(DMY) 다음에 위치하고 클럭 신호를 복원하는데 이용될 수 있다. 이러한 클럭(CK)은 더미(DMY)와 반대되는 일정 로직 레벨을 가지며, 일례로, HH의 로직 레벨을 가질 수 있다.
제어 패킷은 데이터 패킷(DATA_A, DATA_B, DATA_C, DATA_D)에 포함되는 극성 데이터(P0, P1, P2, P3)의 유효성을 체크하기 위한 극성 체크 인에이블 데이터(PCEN)와 극성 체크 데이터(PC0, PC1, PC2, PC3)를 포함한다.
데이터 패킷(DATA_A, DATA_B, DATA_C, DATA_D)은 영상 데이터(R[0:7], G[0:7], B[0:7])와 극성 데이터(P0, P1, P2, P3)를 포함한다. 일례로, 데이터 패킷(DATA_A, DATA_B, DATA_C, DATA_D)은 하나의 채널에 대하여 8비트의 영상 데이터(R[0:7], G[0:7], or B[0:7])와 1비트의 극성 데이터(P0, P1, P2 or P3)로 형성될 수 있다.
상기와 같이 형성되는 차동의 입력 신호(EPI0, EPI1)는 타이밍 컨트롤러(10, 도 7)에 의해 생성되고, 한 쌍의 전송 라인들을 통해서 디스플레이 구동 장치(20, 도 7)에 제공될 수 있다.
한편, 도 6에 도시된 실시예는 4개의 채널들 단위로 반전 구동을 제어하기 위한 극성 데이터(P0, P1, P2, P3)를 데이터 패킷(DATA_A, DATA_B, DATA_C, DATA_D)에 포함시키고, 극성 데이터(P0, P1, P2, P3)의 유효성을 체크하기 위한 4채널의 극성 체크 데이터(PC0, PC1, PC2, PC3)를 차동의 입력 신호(EPI0, EPI1)를 형성하고 있으나, 이에 한정되는 것은 아니며, 2개의 채널 또는 그 이상의 채널 단위로 반전 구동을 제어하기 위한 극성 데이터를 데이터 패킷(DATA_A, DATA_B, DATA_C, DATA_D)에 포함시켜 차동의 입력 신호(EPI0, EPI1)를 형성할 수 있다.
도 7은 본 발명의 일 실시예에 따른 디스플레이 구동 장치(20) 및 이를 포함하는 디스플레이 장치(100)의 블록도이다. 이하, 도 2와 중복되는 구성에 대한 설명은 도 2의 설명으로 대체한다.
도 7를 참고하면, 디스플레이 장치(100)는 타이밍 컨트롤러(10), 디스플레이 구동 장치(20), 디스플레이 패널(도시되지 않음), 및 리드아웃회로(40)을 포함한다.
타이밍 컨트롤러(10)는 호스트 시스템(도시되지 않음)으로부터 영상 데이터와 타이밍 신호들을 수신하고, 극성 데이터의 유효성을 체크하기 위한 극성 체크 인에이블 데이터(PCEN)와 극성 체크 데이터(PC0, PC1, PC2, PC3)를 포함하는 제어 패킷에 클럭(CK)을 임베드하며, 각 채널들의 영상 데이터(R[0:7], G[0:7], B[0:7])와 극성 데이터(P0, P1, P2, P3)를 포함하는 데이터 패킷(DATA_A, DATA_B, DATA_C, DATA_D)에 클럭(CK)을 임베드한다. 그리고, 타이밍 컨트롤러(10)는 제어 패킷(CONTROL PACKET)과 데이터 패킷(DATA_A, DATA_B, DATA_C, DATA_D)을 포함하는 차동의 입력 신호(EPI0, EPI1)를 디스플레이 구동 장치(20)에 제공한다.
디스플레이 구동 장치(20)는 차동의 입력 신호(EPI0, EPI1)에서 클럭 신호를 복원하며, 클럭 신호를 이용하여 영상 데이터(R[0:7], G[0:7], B[0:7]), 극성 데이터(P0, P1, P2, P3), 극성 체크 인에이블 데이터(PCEN) 및 극성 체크 데이터(PC0, PC1, PC2, PC3)를 복원한다.
그리고, 디스플레이 구동 장치(20)는 각 채널들의 영상 데이터(R[0:7], G[0:7], B[0:7])를 소스 신호로 변환하고, 각 채널들의 영상 데이터(R[0:7], G[0:7], B[0:7])에 대응하는 소스 신호를 극성 데이터(PO, P1, P2, P3)의 논리 조합에 따라 미리 설정된 개수의 채널들 단위로 소스 신호의 극성을 제어한다. 그리고, 디스플레이 구동 장치(20)는 각 채널들의 극성 데이터(P0, P1, P2, P3)를 논리 연산하여 극성 데이터의 유효성을 체크한다.
도 2를 참고하면, 디스플레이 구동 장치(20)는 클럭 데이터 복원 회로(22), 데이터 레지스터 회로(24), 패킷 레지스터 회로(25), 래치 회로(26), 소스 구동 회로(32), 극성 제어 회로(28), 극성 체크 회로(33) 및 멀티플렉서 회로(34)를 포함한다.
클럭 데이터 복원 회로(22)는 타이밍 컨트롤러(10)로부터 차동의 입력 신호(EPI0, EPI1)를 수신하고, 차동의 입력 신호(EPI0, EPI1)에서 클럭 신호를 복원하며, 클럭 신호를 이용하여 영상 데이터(R[0:7], G[0:7], B[0:7])와 극성 데이터(P0, P1, P2, P3)를 포함하는 데이터 패킷(DATA_A, DATA_B, DATA_C, DATA_D)과 극성 체크 인에이블 데이터(PCEN)와 극성 체크 데이터(PC0, PC1, PC2, PC3)를 포함하는 제어 패킷을 복원한다.
그리고, 클럭 데이터 복원 회로(22)는 복원한 데이터 패킷(DATA_A, DATA_B, DATA_C, DATA_D)을 데이터 레지스터 회로(24)에 제공하고, 복원한 극성 체크 인에이블 데이터(PCEN)와 극성 체크 데이터(PC0, PC1, PC2, PC3)를 패킷 레지스터(25)에 제공한다.
패킷 레지스터 회로(25)는 클럭 데이터 복원 회로(22)에 의해 복원된 극성 체크 인에이블 데이터(PCEN)와 극성 체크 데이터(PC0, PC1, PC2, PC3)를 극성 체크 회로(33)에 제공한다.
극성 제어 회로(28)는 극성 데이터(P0, P1, P2, P3)의 논리 조합에 따라 소스 신호의 극성을 제어하기 위한 극성 제어 신호(POL1, POL2, POL3, POL4, POL5, POL6)를 생성한다. 여기서, 극성 제어 신호(POL1, POL2, POL3, POL4, POL5, POL6)에는 극성 데이터(P0, P1, P2, P3)의 논리 조합에 대응하는 다수의 극성 반전 케이스(case)들이 설정될 수 있다. 이에 대한 설명은 도 3의 설명으로 대체한다.
극성 체크 회로(33)는 극성 체크 인에이블 데이터(PCEN)의 인에이블 시 극성 데이터(P0, P1, P2, P3)를 캐스케이드(cascade)로 연결하여 논리 연산하고, 논리 연산된 값(SUM)과 미리 연산된 값에 대응하는 극성 체크 데이터(PC0, PC1, PC2, PC3)를 비교하여 극성 데이터(P0, P1, P2, P3)의 유효성을 체크한다. 여기서, 극성 체크 데이터(PC0, PC1, PC2, PC3)는 타이밍 컨트롤러(10)에서 각 채널의 극성 데이터(P0, P1, P2, P3)를 미리 논리 연산하여 계산된 값으로 정의될 수 있다. 일례로, 극성 체크 회로(33)는 극성 데이터(P0, P1, P2, P3)를 캐스케이드(cascade)로 연결하여 논리 연산하는 제1 논리 회로(29)와 논리 연산된 값(SUM)과 미리 연산된 값을 비교하는 제2 논리 회로(31)를 포함할 수 있다.
이러한 극성 체크 회로(33)는 논리 연산된 값과 미리 연산된 값이 일치하는 경우 데이터 업데이트 신호(OK)를 멀티플렉서 회로(34)에 제공하고, 논리 연산된 값과 미리 연산된 값이 불일치하는 경우 리셋 신호(NG)를 타이밍 컨트롤러(10)와 내부 회로 중 적어도 하나에 제공한다. 여기서, 내부 회로는 클럭 데이터 복원 회로(22), 데이터 레지스터 회로(24), 및 패킷 레지스터 회로(25)로 설정될 수 있다. 여기서 타이밍 컨트롤러(10)는 리셋 신호(NG)가 미리 설정된 기준 시간 내에 기준 횟수 이상으로 인가되는 경우 극성 체크 인에이블 데이터(PCEN)를 디스에이블시킬 수 있다.
멀티플렉서 회로(34)는 극성 체크 회로(33)로부터 제공되는 데이터 업데이트 신호(OK)가 인에이블되는 경우 극성 제어 신호(POL1, POL2, POL3, POL4, POL5, POL6)에 응답하여 각 채널들의 소스 신호를 디스플레이 패널(30의 대응하는 데이터 라인에 출력할 수 있다. 이에 대한 상세한 설명은 도 4 및 도 5의 설명으로 대체한다.
상술한 바와 같이, 본 발명은 각 채널들에 대한 극성 데이터의 논리 조합에 따라 미리 설정된 개수의 채널들 단위로 반전 구동을 제어하므로 반전 구동의 정확성을 향상시킬 수 있다.
또한, 본 발명은 각 채널들에 대한 극성 데이터의 논리 조합에 따라 반전 구동을 정확히 제어하므로 부정확한 반전 구동에 의해 디스플레이 패널에 발생하는 잔상이나 플리커 현상을 방지할 수 있다.
또한, 본 발명은 각 채널들의 극성 데이터를 미리 설정된 개수의 채널들 단위로 논리 연산하여 극성 데이터의 유효성을 체크하므로 반전 구동을 보다 정확히 제어할 수 있다.
100: 디스플레이 장치 10: 타이밍 컨트롤러
20: 디스플레이 구동 장치 30: 디스플레이 패널
40: 리드 아웃 회로

Claims (16)

  1. 각 채널들의 영상 데이터를 소스 신호로 변환하는 소스 구동 회로;
    상기 각 채널들에 대한 극성 데이터를 수신하고 상기 극성 데이터의 논리 조합에 따라 미리 설정된 개수의 채널들 단위로 상기 소스 신호의 극성을 제어하기 위한 극성 제어 신호를 생성하는 극성 제어 회로;
    상기 각 채널들의 상기 극성 데이터를 논리 연산하여 상기 극성 데이터의 유효성을 체크하는 극성 체크 회로; 및
    상기 극성 데이터의 유효 시 상기 극성 제어 신호에 응답하여 상기 소스 신호를 대응하는 데이터 라인에 출력하는 멀티플렉서 회로;를 포함하는 디스플레이 구동 장치.
  2. 제 1 항에 있어서,
    상기 극성 데이터는 상기 채널들 각각에 대하여 할당되는 디스플레이 구동 장치.
  3. 제 1 항에 있어서, 상기 극성 체크 회로는,
    상기 극성 데이터를 상기 미리 설정된 개수의 채널들 단위로 캐스케이드(cascade) 연결하여 논리 연산하고, 상기 논리 연산된 값과 미리 연산된 값을 비교하여 상기 극성 데이터의 유효성을 체크하는 디스플레이 구동 장치.
  4. 제 3 항에 있어서, 상기 극성 체크 회로는,
    상기 논리 연산된 값과 상기 미리 연산된 값이 일치하는 경우 데이터 업데이트 신호를 상기 멀티플렉서 회로에 제공하는 디스플레이 구동 장치.
  5. 제 4 항에 있어서, 상기 멀티플렉서 회로는,
    상기 데이터 업데이트 신호의 인에이블 시 상기 극성 제어 신호에 대응하는 극성 반전 케이스로 상기 소스 신호를 대응하는 상기 데이터 라인에 출력하는 디스플레이 구동 장치.
  6. 제 3 항에 있어서, 상기 극성 체크 회로는,
    상기 논리 연산된 값과 상기 미리 연산된 값이 불일치하는 경우 리셋 신호를 타이밍 컨트롤러와 내부 회로 중 적어도 하나에 제공하는 디스플레이 구동 장치.
  7. 제 1 항에 있어서, 상기 극성 체크 회로는,
    극성 체크 인에이블 데이터와 극성 체크 데이터를 수신하고, 상기 극성 체크 인에이블 데이터의 인에이블 시 상기 각 채널들의 상기 극성 데이터를 논리 연산하며, 상기 논리 연산된 값과 미리 연산된 값에 대응하는 상기 극성 체크 데이터를 비교하여 상기 극성 데이터의 유효성을 체크하는 디스플레이 구동 장치.
  8. 제 1 항에 있어서,
    상기 영상 데이터 및 상기 극성 데이터를 포함하는 데이터 패킷과 상기 극성 데이터의 유효성을 체크하기 위한 극성 체크 인에이블 데이터와 극성 체크 데이터를 포함하는 제어 패킷에 클럭이 임베디드된 입력 신호를 수신하며, 상기 입력 신호로부터 클럭 신호를 복원하고, 상기 클럭 신호를 이용하여 상기 영상 데이터, 상기 극성 데이터, 상기 극성 체크 인에이블 데이터 및 상기 극성 체크 데이터를 복원하는 클럭 데이터 복원 회로;
    를 더 포함하는 디스플레이 구동 장치.
  9. 제 8 항에 있어서,
    상기 클럭 데이터 복원 회로에 의해 복원된 상기 영상 데이터 및 상기 극성 데이터를 저장하고, 상기 극성 데이터를 상기 극성 제어 회로와 상기 극성 체크 회로에 제공하는 데이터 레지스터 회로;를 더 포함하는 디스플레이 구동 장치.
  10. 제 8 항에 있어서,
    상기 클럭 데이터 복원 회로에 의해 복원된 상기 극성 체크 인에이블 데이터와 상기 극성 체크 데이터를 저장하고, 상기 극성 체크 인에이블 데이터와 상기 극성 체크 데이터를 상기 극성 체크 회로에 제공하는 패킷 레지스터 회로;를 더 포함하는 디스플레이 구동 장치.
  11. 각 채널들의 영상 데이터 및 극성 데이터를 포함하는 데이터 패킷과, 상기 극성 데이터의 유효성을 체크하기 위한 극성 체크 인에이블 데이터와 극성 체크 데이터를 포함하는 제어 패킷에 클럭이 임베디드된 입력 신호를 제공하는 타이밍 컨트롤러; 및
    상기 입력 신호로부터 클럭 신호를 복원하고, 상기 클럭 신호를 이용하여 상기 영상 데이터, 상기 극성 데이터, 상기 극성 체크 인에이블 데이터 및 상기 극성 체크 데이터를 복원하고, 상기 각 채널들의 상기 영상 데이터를 소스 신호로 변환하며, 상기 극성 데이터의 논리 조합에 따라 미리 설정된 개수의 채널들 단위로 상기 소스 신호의 극성을 제어하며, 상기 각 채널들의 상기 극성 데이터를 논리 연산하여 상기 극성 데이터의 유효성을 체크하는 디스플레이 구동 장치;
    를 포함하는 디스플레이 장치.
  12. 제 11 항에 있어서, 상기 디스플레이 구동 장치는,
    상기 극성 데이터를 상기 미리 설정된 개수의 채널들 단위로 캐스케이드 연결하여 논리 연산하고, 상기 논리 연산된 값과 상기 타이밍 컨트롤러로부터 제공되는 상기 극성 체크 데이터의 값을 비교하여 상기 극성 데이터의 유효성을 체크하는 디스플레이 장치.
  13. 제 12 항에 있어서, 상기 디스플레이 구동 장치는,
    상기 논리 연산된 값과 상기 미리 연산된 값이 일치하는 경우 상기 극성 데이터의 논리 조합에 따라 미리 설정된 개수의 채널들 단위로 상기 소스 신호의 극성을 제어하는 디스플레이 장치.
  14. 제 12 항에 있어서, 상기 디스플레이 구동 장치는,
    상기 논리 연산된 값과 상기 미리 연산된 값이 불일치하는 경우 리셋 신호를 상기 타이밍 컨트롤러와 자신의 내부 회로 중 적어도 하나에 제공하는 디스플레이 장치.
  15. 제 14 항에 있어서, 상기 타이밍 컨트롤러는,
    상기 리셋 신호가 미리 설정된 기준 시간 내에 기준 횟수 이상으로 인가되는 경우 상기 극성 체크 인에이블 데이터를 디스에이블시키는 디스플레이 장치.
  16. 타이밍 컨트롤러로부터 제공되는 입력 신호로부터 각 채널들의 영상 데이터와 극성 데이터를 복원하고 상기 극성 데이터의 유효성을 체크하기 위한 극성 체크 인에이블 데이터와 극성 체크 데이터를 복원하는 클럭 데이터 복원 회로;
    상기 클럭 데이터 복원 회로에 의해 복원된 상기 영상 데이터와 상기 극성 데이터를 저장하는 데이터 레지스터 회로;
    상기 클럭 데이터 복원 회로에 의해 복원된 상기 극성 체크 인에이블 데이터와 상기 극성 체크 데이터를 저장하는 패킷 레지스터 회로;
    상기 각 채널들의 영상 데이터를 소스 신호로 변환하는 소스 구동 회로;
    상기 데이터 레지스터 회로로부터 상기 각 채널들에 대한 상기 극성 데이터를 수신하고 상기 극성 데이터의 논리 조합에 따라 미리 설정된 개수의 채널들 단위로 상기 소스 신호의 극성을 제어하기 위한 극성 제어 신호를 생성하는 극성 제어 회로;
    상기 패킷 레지스터 회로의 상기 극성 체크 인에이블 데이터에 의해 인에이블되고, 상기 데이터 레지스터 회로로부터 제공되는 상기 각 채널들에 대한 상기 극성 데이터를 논리 연산하고, 상기 논리 연산한 값과 상기 패킷 레지스터 회로로부터 제공되는 상기 극성 체크 데이터에 대응하는 미리 연산된 값을 비교하여 상기 극성 데이터의 유효성을 체크하는 극성 체크 회로; 및
    상기 극성 데이터의 유효 시 상기 극성 제어 신호에 응답하여 상기 소스 신호를 대응하는 데이터 라인에 출력하는 멀티플렉서 회로;를 포함하는 디스플레이 구동 장치.
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