KR20190138299A - 칩형 코일 부품 및 그 제조방법 - Google Patents

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Abstract

본 발명은 칩형 코일 부품 및 그 제조 방법에 관한 것이다. 본 발명의 일 실시예에 따른 칩형 코일 부품은, 복수의 절연층을 포함하고, 실장면으로 제공되는 하면과 이에 대향되는 상면을 갖는 세라믹 본체, 상기 세라믹 본체 내부에 위치하며, 상기 세라믹 본체의 길이 방향의 양 측면으로 노출되는 제1 및 제2 인출부를 갖는 내부 코일부, 상기 세라믹 본체의 하면에 배치되는 외부전극 및 상기 세라믹 본체의 길이 방향의 양 측면에 형성되며, 상기 제1 및 제2 인출부와 상기 외부전극을 접속시키는 도금 번짐부를 포함할 수 있다.

Description

칩형 코일 부품 및 그 제조방법 {CHIP COIL COMPONENT AND MANUFACTURING METHOD THEREOF}
본 발명은 칩형 코일 부품 및 그 제조방법에 관한 것이다.
적층형 칩 부품 중 하나인 인덕터는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하거나, LC 공진 회로를 이루는 부품으로 사용되는 대표적인 수동소자이다.
한편, 근래에는 적층형 인덕터가 널리 보급되어 가고 있는 추세이며, 상기 적층형 인덕터는 내부 코일 패턴이 형성된 복수의 자성체 층 또는 유전체 층을 적층한 구조를 가지며, 상기 내부 코일 패턴은 서로 연결되어 코일 구조를 형성함으로써 목표하는 인덕턴스 및 임피던스 등의 특성을 구현할 수 있다.
상기 적층형 인덕터는 개발 방향이 소형화, 고 전류화 및 낮은 직류 저항(Rdc)으로 설정되어 있다.
또한, 적층형 인덕터의 기판 실장 후 방사 노이즈 제거를 위한 메탈 캔(metal can)을 형성할 때, 상기 메탈 캔과 적층형 인덕터의 외부전극 간의 접촉에 의한 쇼트(short)가 발생될 수 있다.
일본 공개특허공보 제2010-165973호
본 발명의 일 실시예는 상기 메탈 캔과 적층형 인덕터의 외부전극 간의 접촉에 의한 쇼트 발생을 방지하기 위한 것으로, 본체의 길이 방향의 양 측면으로 노출되는 내부 코일 패턴의 인출부와 본체의 하면에 형성되는 외부전극을 도금 번짐을 이용하여 연결시키는 칩형 코일 부품 및 그 제조방법에 관한 것이다.
본 발명의 제1 기술적인 측면에 따른 칩형 코일 부품은, 복수의 절연층을 포함하고, 실장면으로 제공되는 하면과 이에 대향되는 상면을 갖는 세라믹 본체; 상기 세라믹 본체 내부에 위치하며, 상기 세라믹 본체의 길이 방향의 양 측면으로 노출되는 제1 및 제2 인출부를 갖는 내부 코일부; 상기 세라믹 본체의 하면에 배치되는 외부전극; 및 상기 세라믹 본체의 길이 방향의 양 측면에 형성되며, 상기 제1 및 제2 인출부와 상기 외부전극을 접속시킬 수 있다.
본 발명의 제2 기술적인 측면에 따른 칩형 코일 부품은, 절연체 시트를 마련하는 단계; 상기 절연체 시트 상에 내부 코일 패턴을 형성하는 단계; 상기 내부 코일 패턴이 형성된 절연체 시트를 적층하여 길이 방향의 양 측면으로 노출되는 제1 인출부 및 제2 인출부를 갖는 내부 코일부를 포함하고, 실장면으로 제공되는 하면과 이에 대향되는 상면을 갖는 세라믹 본체를 형성하는 단계; 상기 세라믹 본체의 하면에 외부전극을 형성하는 단계; 및 도금을 통해 상기 제1 및 제2 인출부와 상기 외부전극을 연결시키는 단계; 를 포함할 수 있다.
본 발명의 일 실시예에 따른 칩형 코일 부품 및 그 제조방법은, 본체의 4면을 절연층으로 도포함으로써 도금 번짐을 개선할 수 있으며, 메탈 캔과 외부전극 간의 쇼트를 방지할 수 있다.
또한, 본체의 체적 증가를 통해 직류 저항 및 Ls 특성이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 칩형 코일 부품을 내부 코일부가 보이도록 도시한 사시도이다.
도 2는 도 1에서 도시한 칩형 코일 부품을 길이 방향으로 잘랐을 때의 단면을 나타낸 도면이다.
도 3은 도 1에 도시한 칩형 코일 부품을 보다 상세하게 나타낸 사시도이다.
도 4는 도 2에 도시한 단면도에서 절연층을 추가한 도면이다.
도 5a는 본 발명의 일 실시예에 따른 칩형 코일 부품의 상면을 도시한 도면이다.
도 5b는 본 발명의 일 실시예에 따른 칩형 코일 부품의 하면(실장면)을 도시한 도면이다.
도 5c는 본 발명의 일 실시예에 따른 칩형 코일 부품의 폭 방향의 일 측면을 도시한 도면이다.
도 5d는 본 발명의 일 실시예에 따른 칩형 코일 부품의 길이 방향의 일 측면을 도시한 도면이다.
도 6a 내지 6e는 본 발명의 일 실시예에 따른 칩형 코일 부품의 제조방법을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 칩형 코일 부품의 제조방법을 나타낸 순서도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
칩형 코일 부품
이하에서는 본 발명의 일 실시형태에 따른 적층형 전자부품을 설명하되, 특히 적층형 인덕터(inductor)로 설명하지만 이에 제한되는 것은 아니다. 즉, 메탈(metal)을 사용하는 인덕터, 예를 들면 박막형 인덕터로도 구성될 수 있다.
도 1은 본 발명의 일 실시예에 따른 칩형 코일 부품을 내부 코일부가 보이도록 도시한 사시도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 칩형 코일 부품은 세라믹 본체(100), 내부 코일부(200), 외부전극(300) 및 도금 번짐부(400)를 포함할 수 있다.
세라믹 본체(100)는 복수의 절연층을 포함할 수 있다. 이때, 상기 세라믹 본체(100)는 복수의 절연층이 소결된 상태일 수 있으며, 인접하는 절연층 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
세라믹 본체(100)는 육면체 형상일 수 있다. 본 발명의 실시형태를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다. 또한, 세라믹 본체(100)는 실장면으로 제공되는 하면, 이에 대향하는 상면, 길이 방향의 양 측면 및 폭 방향의 양 측면을 가질수 있다.
상기 복수의 절연층은 Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트, Li계 페라이트 등의 공지된 페라이트를 포함할 수 있다.
내부 코일부(200)는 상기 세라믹 본체(100)의 내부에 위치할 수 있으며, 상기 세라믹 본체(100)의 외부로 노출되는 제1 및 제2 인출부(210, 220)를 포함할 수 있다. 보다 상세하게는 상기 제1 및 제2 인출부(210, 220)는 상기 내부 코일부(200)의 한 부분에 해당하며, 상기 세라믹 본체(100)의 길이 방향의 양 측면으로 노출될 수 있다.
상기 내부 코일부(200)는 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성할 수 있다. 상기 도전성 금속은 전기 전도도가 우수한 금속이라면 특별히 제한되지 않으며 예를 들면, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 또는 백금(Pt) 등의 단독 또는 혼합 형태일 수 있다.
외부전극(300)은 상기 세라믹 본체(100)의 하면에 배치될 수 있다. 즉, 상기 외부전극(300)은 제1 및 제2 외부전극(310, 320)으로 구성될 수 있으며, 각각 상기 세라믹 본체(100)의 하면에 배치될 수 있다. 한편, 상기 제1 및 제2 외부전극(310, 320)은 서로 일정 거리 이격된 상태로 배치될 수 있다. 이하, 제1 및 제2 외부전극(310, 320)에 공통으로 적용되는 구성에 대해서는 외부전극(300)로 기재하기로 한다.
상기 외부전극(300)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등으로 형성될 수 있다.
도금 번짐부(400)는 상기 세라믹 본체(100)의 길이 방향의 양 측면에 형성될 수 있다.
보다 상세하게는, 상기 도금 번짐부(400)는 상기 제1 인출부(210)와 전기적으로 접속되는 제1 도금 번짐부(410)와, 상기 제2 인출부(220)와 전기적으로 접속되는 제2 도금 번짐부(420)를 포함할 수 있다. 이하, 제1 및 제2 도금 번짐부(410, 420)에 공통으로 적용되는 구성에 대해서는 도금 번짐부(400)로 기재하기로 한다.
상기 제1 도금 번짐부(410)는 도금을 통해 상기 제1 인출부(210)와 제1 외부전극(310)이 전기적으로 접속될 수 있도록 형성될 수 있으며, 상기 제2 도금 번짐부(420)는 도금을 통해 상기 제2 인출부(220)와 제2 외부전극(320)이 전기적으로 접속될 수 있도록 형성될 수 있다.
이때, 상기 도금 재료는 전도성 물질일 수 있으며, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 또는 백금(Pt) 등의 단독 또는 혼합 형태일 수 있다.
한편, 상기 도금 번짐부(400)의 두께 방향의 길이는 상기 세라믹 본체(100)의 하면에서 상기 제1 및 제2 인출부(210, 220) 까지의 길이보다 길 수 있으며, 상기 세라믹 본체(100)의 두께 방향의 길이보다 짧을 수 있다.
또한, 도 1에서는 제1 및 제2 도금 번짐부(410, 420)의 두께 방향의 길이가 서로 동일한 것으로 도시하였으나, 반드시 동일한 것은 아니며, 상기 제1 및 제2 인출부(210, 220)가 세라믹 본체(100)의 길이 방향의 양 측면에서 노출되는 위치에 따라 상기 제1 및 제2 도금 번짐부(410, 420)의 두께 방향의 길이가 달라질 수 있다.
도 2는 도 1에서 도시한 칩형 코일 부품을 길이 방향으로 잘랐을 때의 단면을 나타낸 도면이다.
도 2를 참조하면, 세라믹 본체(100)는 내부 코일 패턴이 형성된 복수의 절연층을 적층하여 형성될 수 있다. 이때, 복수의 절연층 상에 형성되는 내부 코일 패턴은 서로 비아 전극을 통해 전기적으로 접속될 수 있으며, 적층 방향에 따라 적층됨으로써 나선형의 내부 코일부(200)를 형성할 수 있다.
상기 도금 번짐부(400)는 도 1에서 상술한 바와 같이, 세라믹 본체(100)의 길이 방향의 양 측면에 형성될 수 있으며, 제1 및 제2 인출부(210, 220)와 제1 및 제2 외부전극(310, 320)을 각각 전기적으로 접속시킬 수 있다.
이때, 본 발명의 일 실시예에 따른 칩형 코일 부품은, 세라믹 본체(100)의 하면에 외부전극(300)이 형성되고, 상기 외부전극(300)과 전기적으로 접속되는 도금 번짐부(400)가 세라믹 본체(100)의 길이 방향의 양 측면에 형성됨에 따라, 세라믹 본체(100)의 상면에는 외부전극 또는 도금 번짐부가 형성되지 않을 수 있다.
이에 따라, 본 발명의 일 실시예에 따른 칩형 코일 부품이 기판에 실장된 이후, 방사 노이즈(noise) 제거를 위해 세라믹 본체(100)의 상면에 형성되는 메탈 캔과의 쇼트를 방지할 수 있다.
도 3은 도 1에 도시한 칩형 코일 부품을 보다 상세하게 나타낸 사시도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 칩형 코일 부품은 세라믹 본체(100)의 상면에 형성되는 마킹 패턴(500)을 더 포함할 수 있다.
상기 마킹 패턴(500)은 도 3에서는 사각형 형태로 세라믹 본체(100)의 상면 일부에 위치하는 것으로 도시하였으나, 형태 및 위치는 도 3에 도시한 것으로 제한되지는 않는다.
상기 마킹 패턴(500)은 상기 제1 및 제2 도금 번짐부(400)가 형성되어야 하는 제1 및 제2 인출부(210, 220)가 노출되는 면을 식별하기 위한 것으로, 도 3에 도시한 것과 같이 세라믹 본체(100)의 상면에 형성될 수 있다. 또한, 상술한 바와 같이 위치는 제한되지 않으므로, 세라믹 본체(100)의 하면에도 형성될 수 있다.
즉, 상기 마킹 패턴(500)은 세라믹 본체(100)의 적층 면과 평행한 일면에 형성될 수 있다.
도 4는 도 2에 도시한 단면도에서 절연층(600)을 추가한 도면이다.
도 4를 참조하면, 본 발명에 따른 칩형 코일 부품은 세라믹 본체(100)에서 외부전극(300) 및 도금 번짐부(400)가 형성되지 않은 영역에 위치하는 절연층(600)을 더 포함할 수 있다.
보다 상세하게는, 세라믹 본체(100)의 하면에서 제1 및 제2 외부전극(310, 320)이 형성되지 않은 영역에 절연층(610)이 형성될 수 있다.
또한, 세라믹 본체(100)의 상면에도 절연층(620)이 형성될 수 있다. 이때, 마킹 패턴(500)을 식별할 수 있도록 절연층(620)이 형성될 수 있다.
이에 대해서는 도 5a 내지 도 5d를 참조하여 설명하기로 한다.
도 5a는 본 발명의 일 실시예에 따른 칩형 코일 부품의 상면을 도시한 도면이다.
도 5a를 참조하면, 본 발명의 일 실시예에 따른 칩형 코일 부품은 상면에 마킹 패턴(500)이 형성될 수 있으며, 마킹 패턴(500)이 형성되지 않은 부분에는 절연층(620)이 형성될 수 있다.
도 5b는 본 발명의 일 실시예에 따른 칩형 코일 부품의 하면(실장면)을 도시한 도면이다.
도 5b를 참조하면, 본 발명의 일 실시예에 따른 칩형 코일 부품의 하면은 제1 및 제2 외부전극(310, 320)이 형성될 수 있으며, 제1 및 제2 외부전극(310, 320)이 형성되지 않은 영역에 절연층(620)이 형성될 수 있다.
도 5c는 본 발명의 일 실시예에 따른 칩형 코일 부품의 폭 방향의 일 측면을 도시한 도면이다.
도 5c를 참조하면, 본 발명의 일 실시예에 따른 칩형 코일 부품에서 세라믹 본체(100)의 폭 방향의 양 측면에도 절연층이 형성될 수 있다.
즉, 본 발명의 일 실시예에 따른 칩형 코일 부품은 도금 번짐부(400) 및 외부전극(300)이 형성되지 않은 영역에 위치하는 절연층을 더 포함할 수 있으며, 이에 따라 도금 번짐을 개선할 수 있다.
도 5d는 본 발명의 일 실시예에 따른 칩형 코일 부품의 길이 방향의 일 측면을 도시한 도면이다.
도 5d를 참조하면, 본 발명의 일 실시예에 따른 칩형 코일 부품에서 세라믹 본체(100)의 길이 방향의 양 측면에 도금 번짐부(400)가 형성될 수 있으며, 구체적으로는 제1 도금 번짐부(410)가 제1 인출부(210)와 전기적으로 접속될 수 있다.
이때, 상기 제1 도금 번짐부(410)의 두께 방향의 길이에 따라 세라믹 본체(100)의 길이 방향의 양 측면에도 절연층(620)이 추가로 형성될 수 있다.
이에 반해, 제1 도금 번짐부(410)가 세라믹 본체(100)의 길이 방향의 일 측면을 모두 덮는 경우라면, 절연층(620)은 형성되지 않을 수 있다.
칩형 코일 부품의 제조방법
도 6a 내지 6e는 본 발명의 일 실시예에 따른 칩형 코일 부품의 제조방법을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 칩형 코일 부품의 제조방법을 나타낸 순서도이다.
먼저, 도 7 및 도 6a를 참조하면, 복수의 절연체 시트를 마련할 수 있다(S100).
절연체 시트 제조에 사용되는 자성체는 특별히 제한되지 않으며 예를 들면, Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트, Li계 페라이트 등의 공지된 페라이트 분말을 사용할 수 있다.
상기 자성체 및 유기물을 혼합하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수의 절연체 시트를 마련할 수 있다.
다음으로, 상기 절연체 시트 상에 내부 코일 패턴을 형성할 수 있다(S200).
내부 코일 패턴은 도전성 금속을 포함하는 도전성 페이스트를 절연체 시트 t상에 인쇄 공법 등으로 도포하여 형성할 수 있다. 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 도전성 금속은 전기 전도도가 우수한 금속이라면 특별히 제한되지 않으며 예를 들면, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 또는 백금(Pt) 등의 단독 또는 혼합 형태일 수 있다.
내부 코일 패턴이 인쇄된 각 절연층에는 소정의 위치에 비아(via)가 형성되고, 상기 비아를 통해 각 절연층에 형성된 내부 코일 패턴은 전기적으로 상호 연결되어 하나의 내부 코일부(200)를 갖는 세라믹 본체(100)를 형성할 수 있다(S300).
하나의 코일로 형성되는 내부 코일부(200)의 제 1 인출부(210) 및 제 2 인출부(220)는 상기 세라믹 본체(100)의 길이 방향의 양 측면으로 각각 노출될 수 있다.
이후, 세라믹 본체(100)의 상면에 마킹 패턴(500)을 형성할 수 있다(S310). 상기 마킹 패턴(500)을 통해 내부 코일부(200)의 제 1 및 제 2 인출부(210, 220)의 노출면을 식별할 수 있으며, 이로써 상기 세라믹 본체(100)를 도금 번짐부(400)를 형성하기 위한 방향으로 정렬할 수 있다.
한편, 상기 마킹 패턴(500)의 형상 및 위치는 도 6a에 도시된 것으로 한정되지는 않는다.
도 6b를 참조하면, 세라믹 본체(100)의 상면 중 마킹 패턴(500)이 형성되지 않은 영역에 절연층(620)을 형성할 수 있다(S320).
또한, 도 6c를 참조하면, 상기 세라믹 본체(100)의 하면에 외부전극(300)을 형성할 수 있다(S400). 상기 외부전극(300)은 전기 전도성이 뛰어난 금속을 포함하는 도전성 페이스트를 사용하여 형성할 수 있으며 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등을 포함하는 도전성 페이스트일 수 있다.
상기 제1 및 제2 외부전극(310, 320)은 상기 세라믹 본체(100)의 하면에서 서로 일정거리 이격된 상태로 형성될 수 있다.
이후, 상기 세라믹 본체(100)의 하면 중 제1 및 제2 외부전극(310, 320)이 형성되지 않은 영역에 절연층(610)을 더 형성할 수 있다(S410).
다만, 도 7 및 도 6a 내지 6d에서 상술한 바와 같이 본 발명에 따른 칩형 코일 부품 제조방법을 기재하였으나, 상기 순서에 한정되는 것은 아니다. 즉, 세라믹 본체(100)의 상면에 마킹 패턴(500)을 형성하기 전에 먼저 상기 세라믹 본체(100)의 하면에 외부전극(300)을 형성할 수 있다.
다음으로, 도 6e를 참조하면, 세라믹 본체(100)의 폭 방향의 양 측면에 위치하는 복수의 모서리(a)에 연마 공정을 수행할 수 있다(S420).
이후, 세라믹 본체(100)의 폭 방향의 양 측면에 절연층을 도포할 수 있다S430). 또한, 세라믹 본체(100)의 길이 방향의 양 측면으로 노출되는 제1 및 제2 인출부(210, 220) 각각에 그라인딩(grinding)을 수행할 수 있다(S440). 보다 상세하게 말하면, 이물 및 도금 번짐을 방지하기 위한 코팅층 제거를 수행할 수 있다.
나아가, 도 6e를 참조하면, 이물 및 도금 번짐 방지를 위한 코팅층 제거를 수행한 이후, 제1 인출부(210)와 제1 외부전극(310)을 도금을 통해 전기적으로 접속시킬 수 있다. 동일하게 제2 인출부(220)와 제2 외부전극(320)을 도금을 통해 전기적으로 접속시킬 수 있다(S500).
그 외 상술한 본 발명의 일 실시형태에 따른 적층형 전자부품의 특징과 동일한 부분에 대해서는 여기서 생략하도록 한다.
본 발명은 실시 형태에 의해 한정되는 것이 아니며, 당 기술분야의 통상의 지 식을 가진 자에 의해 다양한 형태의 치환 및 변형이 가능하고 동일하거나 균등한 사상을 나타내는 것이라면, 본 실시예에 설명되지 않았더라도 본 발명의 범위 내로 해석되어야 할 것이고, 본 발명의 실시형태에 기재되었지만 청구범위에 기재되지 않은 구성 요소는 본 발명의 필수 구성요소로서 한정해석되지 아니한다.
100: 세라믹 본체
200: 내부 코일부
210: 제1 인출부
220: 제2 인출부
300: 외부전극
310, 320: 제1 외부전극, 제2 외부전극
400: 도금 번짐부

Claims (12)

  1. 복수의 절연층을 포함하고, 실장면으로 제공되는 하면과 이에 대향되는 상면을 갖는 세라믹 본체;
    상기 세라믹 본체 내부에 위치하며, 상기 세라믹 본체의 길이 방향의 양 측면으로 노출되는 제1 및 제2 인출부를 갖는 내부 코일부;
    상기 세라믹 본체의 하면에 배치되는 외부전극; 및
    상기 세라믹 본체의 길이 방향의 양 측면에 형성되어, 상기 제1 및 제2 인출부 및, 상기 외부전극에 각각 접촉 연결되는 도금 번짐부; 를 포함하고,
    상기 도금 번짐부의 두께 방향 길이는,
    상기 세라믹 본체의 하면에서 상기 제1 및 제2 인출부까지의 길이보다 길고, 상기 세라믹 본체의 두께 방향의 길이보다 짧은 칩형 코일 부품.
  2. 제1항에 있어서, 상기 도금 번짐부는,
    백금(Pt), 구리(Cu), 은(Ag) 및 팔라듐(Pd)으로 이루어진 군에서 선택되는 어느 하나 이상을 포함하는 칩형 코일 부품.
  3. 제1항에 있어서,
    상기 세라믹 본체의 상면 또는 하면에 배치되는 마킹 패턴; 을 더 포함하는 칩형 코일 부품.
  4. 제1항에 있어서,
    상기 세라믹 본체 상에서 상기 외부전극 및 도금 번짐부가 형성되지 않은 영역에 위치하는 절연층; 을 더 포함하는 칩형 코일 부품.
  5. 절연체 시트를 마련하는 단계;
    상기 절연체 시트 상에 내부 코일 패턴을 형성하는 단계;
    상기 내부 코일 패턴이 형성된 절연체 시트를 적층하여 길이 방향의 양 측면으로 노출되는 제1 인출부 및 제2 인출부를 갖는 내부 코일부를 포함하고, 실장면으로 제공되는 하면과 이에 대향되는 상면을 갖는 세라믹 본체를 형성하는 단계;
    상기 세라믹 본체의 하면에 외부전극을 형성하는 단계; 및
    도금을 통해 상기 제1 및 제2 인출부와 상기 외부전극을 연결시키는 단계; 를 포함하고,
    상기 제1 및 제2 인출부와 상기 외부전극을 연결시키는 단계는,
    상기 세라믹 본체의 길이 방향의 양 측면에 배치되고, 상기 제1 및 제2 인출부 및, 상기 외부전극에 각각 접촉 연결되는 도금 번짐부를 도금으로 형성하며,
    상기 도금 번짐부의 두께 방향 길이는,
    상기 세라믹 본체의 하면에서 상기 제1 및 제2 인출부까지의 길이보다 길고, 상기 세라믹 본체의 두께 방향의 길이보다 짧은 칩형 코일 부품의 제조방법.
  6. 제5항에 있어서,
    상기 세라믹 본체의 상면에 마킹 패턴을 형성하는 단계; 및
    상기 절연체 시트의 상면 중 상기 마킹 패턴이 형성되지 않은 영역에 절연층을 형성하는 단계; 를 더 포함하는 칩형 코일 부품의 제조방법.
  7. 제5항에 있어서,
    상기 세라믹 본체의 하면 중 상기 외부전극이 형성되지 않은 영역에 절연층을 형성하는 단계; 를 더 포함하는 칩형 코일 부품의 제조방법.
  8. 제5항에 있어서,
    상기 세라믹 본체의 폭 방향의 양 측면에 위치하는 복수의 모서리를 연마하는 단계;
    상기 세라믹 본체의 폭 방향의 양 측면에 절연층을 형성하는 단계; 및
    상기 제1 및 제2 인출부에 형성된 코팅층을 제거하는 단계; 를 더 포함하는 칩형 코일 부품의 제조방법.
  9. 제5항에 있어서,
    상기 외부전극은 인쇄 공법 및 전사 공법 중 하나를 이용하여 형성되는 칩형 코일 부품의 제조방법.
  10. 제5항에 있어서,
    상기 도금 번짐부는,
    복수의 전도성 물질을 이용하여 도금을 수행하여 상기 세라믹 본체의 길이 방향의 양 측면에 형성되는 칩형 코일 부품의 제조방법.
  11. 제10항에 있어서,
    상기 도금 번짐부에 한 종류 이상의 도금을 더 수행하여 다층 구조의 도금막을 추가로 형성하는 단계; 를 더 포함하는 칩형 코일 부품의 제조방법.
  12. 제10항에 있어서, 상기 도금 번짐부는,
    백금(Pt), 구리(Cu), 은(Ag) 및 팔라듐(Pd)으로 이루어진 군에서 선택되는 어느 하나 이상을 포함하는 칩형 코일 부품의 제조방법.
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