KR20190135642A - Three dimensional flash memory element for supporting bulk erase operation and manufacturing method thereof - Google Patents

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Abstract

Disclosed are a three-dimensional flash memory device for supporting a bulk erase operation and a manufacturing method thereof. According to an embodiment, a three-dimensional flash memory device for supporting a bulk erase operation may include a string including a channel layer extended in one direction and a plurality of electrode layers stacked vertically on the channel layer; an upper wiring layer disposed on the string; at least one intermediate wiring layer penetrating the channel layer in the middle region of the string and disposed between the plurality of electrode layers; a lower wiring layer disposed in the lower part of the string; and at least one connecting part formed in the at least one intermediate wiring layer to connect at least two channel layers divided by the at least one intermediate wiring layer with each other.

Description

벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자 및 그 제조 방법{THREE DIMENSIONAL FLASH MEMORY ELEMENT FOR SUPPORTING BULK ERASE OPERATION AND MANUFACTURING METHOD THEREOF}THREE DIMENSIONAL FLASH MEMORY ELEMENT FOR SUPPORTING BULK ERASE OPERATION AND MANUFACTURING METHOD THEREOF}

아래의 실시예들은 3차원 플래시 메모리 및 그 제조 방법에 관한 것으로, 보다 상세하게는, 벌크 소거 동작을 지원하는 구조를 갖는 3차원 플래시 메모리 소자에 대한 것이다.The following embodiments relate to a three-dimensional flash memory and a method of manufacturing the same, and more particularly, to a three-dimensional flash memory device having a structure for supporting a bulk erase operation.

플래시 메모리 소자는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 그 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다. 이러한, 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.Flash memory devices are electrically erasable programmable read only memory (EEPROM), for example, a computer, a digital camera, an MP3 player, a game system, a memory stick. ) May be commonly used. Such a flash memory device electrically controls input / output of data by F-N tunneling (Fowler-Nordheimtunneling) or hot electron injection.

구체적으로, 기존의 3차원 플래시 메모리의 어레이를 나타낸 도 1을 참조하면, 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 비트 라인(BL) 및 공통 소스 라인(CSL)과 비트라인(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.Specifically, referring to FIG. 1, which illustrates an existing array of three-dimensional flash memory, the array of three-dimensional flash memory includes a common source line CSL, a bit line BL, and a common source line CSL and a bit line BL. ) May include a plurality of cell strings CSTR.

비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 이 때, 공통 소스 라인들(CSL)은 복수 개일 수 있으며, 복수 개의 공통 소스 라인들(CSL)이 2차원적으로 배열될 수 있다. 여기서, 복수 개의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 복수 개의 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.The bit lines are arranged two-dimensionally, and a plurality of cell strings CSTR are connected in parallel to each other. The cell strings CSTR may be commonly connected to the common source line CSL. That is, the plurality of cell strings CSTR may be disposed between the plurality of bit lines and one common source line CSL. In this case, the common source lines CSL may be plural, and the plurality of common source lines CSL may be two-dimensionally arranged. Here, the same voltage may be applied to the plurality of common source lines CSL, or each of the plurality of common source lines CSL may be electrically controlled.

셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.Each of the cell strings CSTR includes a ground select transistor GST connected to a common source line CSL, a string select transistor SST connected to a bit line BL, and ground and string select transistors GST and SST. ) May be composed of a plurality of memory cell transistors MCT. In addition, the ground select transistor GST, the string select transistor SST, and the memory cell transistors MCT may be connected in series.

공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 전극층들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 메모리 요소(memory element)를 포함한다.The common source line CSL may be connected in common to the sources of the ground select transistors GST. In addition, the ground select line GSL, the plurality of word lines WL0-WL3 and the plurality of string select lines SSL, which are disposed between the common source line CSL and the bit line BL, select the ground. It may be used as electrode layers of the transistor GST, the memory cell transistors MCT, and the string select transistors SST, respectively. In addition, each of the memory cell transistors MCT includes a memory element.

한편, 기존의 3차원 플래시 메모리는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 수직적으로 셀을 적층함으로써, 집적도를 증가시키고 있다.On the other hand, the conventional three-dimensional flash memory is increasing the density by stacking the cells vertically, in order to meet the excellent performance and low price required by the consumer.

예를 들어, 기존의 3차원 플래시 메모리의 구조를 나타낸 도 2를 참조하면, 기존의 3차원 플래시 메모리는 기판(200) 상에 층간 절연층들(211) 및 수평 구조체들(250)이 교대로 반복적으로 형성된 전극 구조체(215)가 배치되어 제조된다. 층간 절연층들(211) 및 수평 구조체들(250)은 제1 방향으로 연장될 수 있다. 층간 절연층들(211)은 일례로 실리콘 산화막일 수 있으며, 층간 절연층들(211) 중 최하부의 층간 절연층(211a)은 나머지 층간 절연층들(211)보다 얇은 두께를 가질 수 있다. 수평 구조체들(250) 각각은 제1 및 제2 블로킹 절연막들(242, 243) 및 전극층(245)을 포함할 수 있다. 전극 구조체(215)는 복수 개로 제공되며, 복수 개의 전극 구조체들(215)은 제1 방향에 교차하는 제2 방향으로 서로 마주보며 배치될 수 있다. 제1 및 제2 방향은 각각 도 2의 x축 및 y축에 해당할 수 있다. 복수 개의 전극 구조체들(215) 사이에는 이들을 이격시키는 트렌치들(240)이 제1 방향으로 연장될 수 있다. 트렌치들(240)에 의해 노출된 기판(200) 내에는 고농도로 도핑된 불순물 영역들이 형성되어 공통 소스 라인(CSL)이 배치될 수 있다. 도시하지 않았으나, 트렌치들(240)을 채우는 분리 절연막들이 더 배치될 수 있다.For example, referring to FIG. 2, which illustrates the structure of a conventional three-dimensional flash memory, in the conventional three-dimensional flash memory, interlayer insulating layers 211 and horizontal structures 250 alternately on a substrate 200. A repeatedly formed electrode structure 215 is disposed and manufactured. The interlayer insulating layers 211 and the horizontal structures 250 may extend in the first direction. For example, the interlayer insulating layers 211 may be silicon oxide layers, and the lowermost interlayer insulating layers 211a of the interlayer insulating layers 211 may have a thickness thinner than that of the remaining interlayer insulating layers 211. Each of the horizontal structures 250 may include first and second blocking insulating layers 242 and 243 and an electrode layer 245. The electrode structures 215 may be provided in plurality, and the plurality of electrode structures 215 may be disposed to face each other in a second direction crossing the first direction. The first and second directions may correspond to the x and y axes of FIG. 2, respectively. Trenchs 240 spaced apart from the plurality of electrode structures 215 may extend in the first direction. Highly doped impurity regions may be formed in the substrate 200 exposed by the trenches 240 so that the common source line CSL may be disposed. Although not shown, isolation insulating layers may be further disposed to fill the trenches 240.

전극 구조체(215)를 관통하는 수직 구조체들(230)이 배치될 수 있다. 일례로, 수직 구조체들(230)은 평면적 관점에서, 제1 및 제2 방향을 따라 정렬되어 매트릭스 형태로 배치될 수 있다. 다른 예로, 수직 구조체들(230)은 제2 방향으로 정렬되되, 제1 방향으로 지그재그 형태로 배치될 수도 있다. 수직 구조체들(230) 각각은 보호막(224), 전하 저장막(225), 터널 절연막(226), 및 채널층(227)을 포함할 수 있다. 일례로, 채널층(227)은 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 채널층(227)의 내부를 채우는 매립막(228)이 더 배치될 수 있다. 채널층(227)의 상부에는 드레인 영역(D)이 배치되고, 드레인 영역(D) 상에 도전 패턴(229)이 형성되어, 비트 라인(BL)과 연결될 수 있다. 비트 라인(BL)은 수평 전극들(250)과 교차하는 방향, 예를 들어 제2 방향으로 연장될 수 있다. 일례로, 제2 방향으로 정렬된 수직 구조체들(230)은 하나의 비트 라인(BL)에 연결될 수 있다.Vertical structures 230 penetrating the electrode structure 215 may be disposed. In one example, the vertical structures 230 may be arranged in a matrix form, aligned in the first and second directions, in a plan view. As another example, the vertical structures 230 may be aligned in a second direction, but may be disposed in a zigzag shape in the first direction. Each of the vertical structures 230 may include a passivation layer 224, a charge storage layer 225, a tunnel insulation layer 226, and a channel layer 227. For example, the channel layer 227 may be disposed in a hollow tubular shape therein, and in this case, a buried film 228 may be further disposed to fill the inside of the channel layer 227. A drain region D is disposed on the channel layer 227, and a conductive pattern 229 is formed on the drain region D to be connected to the bit line BL. The bit line BL may extend in a direction crossing the horizontal electrodes 250, for example, in a second direction. For example, the vertical structures 230 aligned in the second direction may be connected to one bit line BL.

수평 구조체들(250)에 포함된 제1 및 제2 블로킹 절연막들(242, 243) 및 수직 구조체들(230)에 포함된 전하 저장막(225) 및 터널 절연막(226)은 3차원 플래시 메모리의 정보 저장 요소인 ONO(Oxide-Nitride-Oxide)층으로 정의될 수 있다. 즉, 정보 저장 요소 중 일부는 수직 구조체들(230)에 포함되고, 나머지 일부는 수평 구조체들(250)에 포함될 수 있다. 일례로, 정보 저장 요소 중 전하 저장막(225) 및 터널 절연막(226)은 수직 구조체들(230)에 포함되고, 제1 및 제2 블로킹 절연막들(242, 243)은 수평 구조체들(250)에 포함될 수 있다.The first and second blocking insulating layers 242 and 243 included in the horizontal structures 250 and the charge storage layer 225 and the tunnel insulating layer 226 included in the vertical structures 230 are formed of a 3D flash memory. The information storage element may be defined as an oxide-nitride-oxide (ONO) layer. That is, some of the information storage elements may be included in the vertical structures 230, and some of the information storage elements may be included in the horizontal structures 250. In one example, the charge storage layer 225 and the tunnel insulating layer 226 of the information storage element are included in the vertical structures 230, and the first and second blocking insulating layers 242 and 243 are the horizontal structures 250. Can be included.

기판(200) 및 수직 구조체들(230) 사이에 에피택시얼 패턴들(222)이 배치될 수 있다. 에피택시얼 패턴들(222)은 기판(200)과 수직 구조체들(230)을 연결한다. 에피택시얼 패턴들(222)은 적어도 한 층의 수평 구조체들(250)과 접할 수 있다. 즉, 에피택시얼 패턴들(222)은 최하부의 수평 구조체(250a)와 접하도록 배치될 수 있다. 다른 실시예에 따르면, 에피택시얼 패턴들(222)은 복수 개의 층, 예를 들어 두 개의 층의 수평 구조체들(250)과 접하도록 배치될 수도 있다. 한편, 에피택시얼 패턴들(222)이 최하부의 수평 구조체(250a)와 접하도록 배치되는 경우, 최하부의 수평 구조체(250a)는 나머지 수평 구조체들(250)보다 두껍게 배치될 수 있다. 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 도 1을 참조하여 기재한 3차원 플래시 메모리의 어레이의 접지 선택 라인(GSL)에 해당할 수 있으며, 수직 구조체들(230)에 접하는 나머지 수평 구조체들(250)은 복수 개의 워드 라인들(WL0-WL3)에 해당할 수 있다.The epitaxial patterns 222 may be disposed between the substrate 200 and the vertical structures 230. The epitaxial patterns 222 connect the substrate 200 and the vertical structures 230. The epitaxial patterns 222 may be in contact with at least one layer of horizontal structures 250. That is, the epitaxial patterns 222 may be disposed to contact the lowermost horizontal structure 250a. According to another embodiment, the epitaxial patterns 222 may be disposed to contact the horizontal structures 250 of a plurality of layers, for example, two layers. Meanwhile, when the epitaxial patterns 222 are disposed to contact the lowermost horizontal structure 250a, the lowermost horizontal structure 250a may be thicker than the remaining horizontal structures 250. The lowermost horizontal structure 250a in contact with the epitaxial patterns 222 may correspond to the ground selection line GSL of the array of the three-dimensional flash memory described with reference to FIG. 1, and the vertical structures 230 The remaining horizontal structures 250 may correspond to the plurality of word lines WL0-WL3.

에피택시얼 패턴들(222) 각각은 리세스된 측벽(222a)을 갖는다. 그에 따라, 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 리세스된 측벽(222a)의 프로파일을 따라 배치된다. 즉, 최하부의 수평 구조체(250a)는 에피택시얼 패턴들(222)의 리세스된 측벽(222a)을 따라 안쪽으로 볼록한 형태로 배치될 수 있다.Each of the epitaxial patterns 222 has a recessed sidewall 222a. Accordingly, the lowermost horizontal structure 250a abutting the epitaxial patterns 222 is disposed along the profile of the recessed sidewall 222a. That is, the lowermost horizontal structure 250a may be disposed in a convex shape along the recessed sidewall 222a of the epitaxial patterns 222.

이와 같은 구조를 갖는 기존의 3차원 플래시 메모리는 수직적으로 적층되는 단수가 증가됨에 따라, 채널층(227)의 길이가 증가되게 되고, 이는, 셀 전류의 감소 및 셀 특성 열화를 야기한다.In the conventional three-dimensional flash memory having such a structure, as the number of vertically stacked stages increases, the length of the channel layer 227 increases, which causes a decrease in cell current and deterioration of cell characteristics.

이에, 3차원 플래시 메모리에서 채널층의 길이가 길어짐에 따라 감소되는 셀 전류를 증가시키고, 셀 전류 감소에 따른 셀 특성 열화를 개선하기 위하여, 스트링의 중간 영역에 적어도 하나의 중간 배선층이 배치되는 구조가 제안되었다.Accordingly, in order to increase the cell current that decreases as the length of the channel layer increases in the three-dimensional flash memory and to improve cell characteristic deterioration due to the decrease in the cell current, at least one intermediate wiring layer is disposed in the middle region of the string. Was proposed.

그러나 적어도 하나의 중간 배선층이 배치되는 구조의 3차원 플래시 메모리 소자는, 적어도 하나의 중간 배선층에 의해 스트링 내 채널층이 상부 채널층 및 하부 채널층으로 분할되기 때문에, 기판(200)의 벌크를 기반으로 하는 소거 동작이 적용되기 힘든 단점이 있다.However, the three-dimensional flash memory device having a structure in which at least one intermediate wiring layer is disposed is based on the bulk of the substrate 200 because the channel layer in the string is divided into an upper channel layer and a lower channel layer by the at least one intermediate wiring layer. There is a disadvantage in that the erase operation is difficult to be applied.

따라서, 아래의 실시예들은 채널층의 길이가 길어짐에 따라 감소되는 셀 전류를 증가시키고, 셀 전류 감소에 따른 셀 특성 열화를 개선하도록 적어도 하나의 중간 배선층을 포함하는 3차원 플래시 메모리 소자에서, 벌크 소거 동작을 지원하는 기술을 제안하고자 한다.Accordingly, the following embodiments are bulk in a three-dimensional flash memory device including at least one intermediate wiring layer to increase the cell current that decreases as the length of the channel layer increases, and to improve the cell characteristic deterioration according to the decrease in the cell current. A technique for supporting an erase operation is proposed.

일 실시예들은 소스 전극 또는 드레인 전극 중 어느 하나로 적응적으로 사용되도록 재구성 가능하게 형성되는 적어도 하나의 중간 배선층을 포함하는 구조에서, 적어도 하나의 중간 배선층 내에 적어도 하나의 연결부를 형성함으로써, 기판의 벌크를 기반으로 하는 벌크 소거 동작을 지원 가능하도록 하는 3차원 플래시 메모리 소자 및 그 제조 방법을 제안한다.One embodiment provides a bulk of a substrate by forming at least one connection in at least one intermediate wiring layer in a structure including at least one intermediate wiring layer reconfigurably formed to be adaptively used as either a source electrode or a drain electrode. A three-dimensional flash memory device and a method of manufacturing the same are proposed to support a bulk erase operation based on the present invention.

또한, 일 실시예들은 상부 배선층, 적어도 하나의 중간 배선층 및 하부 배선층을 연장 형성되는 길이가 서로 다르도록 역계단 형상으로 형성함으로써, 단일 기판 상 동일 선상에 형성되는 플러그들에 각각 연결하여 집적화 및 소형화를 도모하는 3차원 플래시 메모리 소자 및 그 제조 방법을 제안한다.In addition, in one embodiment, the upper wiring layer, the at least one intermediate wiring layer, and the lower wiring layer are formed in a reverse staircase shape to have different lengths extending from each other, thereby connecting to plugs formed on the same line on a single substrate, respectively, for integration and miniaturization. A three-dimensional flash memory device and a method of manufacturing the same are proposed.

일 실시예에 따르면, 3차원 플래시 메모리 소자는, 일 방향으로 연장 형성되는 채널층과 상기 채널층에 대해 수직적으로 적층되는 복수의 전극층들을 포함하는 스트링; 상기 스트링의 상부에 배치되는 상부 배선층; 상기 스트링의 중간 영역에서 상기 채널층을 관통하며 상기 복수의 전극층들 사이에 배치되는 적어도 하나의 중간 배선층; 상기 스트링의 하부에 배치되는 하부 배선층; 및 상기 적어도 하나의 중간 배선층 내에 형성되어 상기 적어도 하나의 중간 배선층에 의해 분할되는 적어도 두 개의 채널층들을 서로 연결시켜주는 적어도 하나의 연결부를 포함한다.According to one embodiment, a three-dimensional flash memory device, a string comprising a channel layer extending in one direction and a plurality of electrode layers stacked vertically with respect to the channel layer; An upper wiring layer disposed on the string; At least one intermediate wiring layer penetrating the channel layer in the middle region of the string and disposed between the plurality of electrode layers; A lower wiring layer disposed under the string; And at least one connection part formed in the at least one intermediate wiring layer to connect at least two channel layers divided by the at least one intermediate wiring layer to each other.

일측에 따르면, 상기 적어도 하나의 연결부는, N-층 및 상기 N-층을 둘러싼 채 상기 적어도 하나의 중간 배선층과 접촉되는 N+층을 포함할 수 있다.According to one side, the at least one connection unit may include an N- layer and an N + layer in contact with the at least one intermediate wiring layer surrounding the N- layer.

다른 일측에 따르면, 상기 적어도 하나의 연결부는, 상기 적어도 하나의 중간 배선층에 의해 둘러싸인 채 접촉되는 N-층을 포함할 수 있다.According to the other side, the at least one connection part may include an N-layer contacted while surrounded by the at least one intermediate wiring layer.

또 다른 일측에 따르면, 상기 적어도 하나의 연결부는, 상기 적어도 하나의 중간 배선층에 의해 둘러싸인 채 접촉되는 N+층을 포함할 수 있다.According to another aspect, the at least one connection part may include an N + layer contacted while surrounded by the at least one intermediate wiring layer.

또 다른 일측에 따르면, 상기 3차원 플래시 메모리 소자는, P형의 벌크 및 N+의 컨택트를 포함하는 기판 상에 제조되어, 상기 적어도 하나의 연결부에 의해 서로 연결된 상기 적어도 두 개의 채널층들이 상기 벌크와 연결됨에 따라 벌크 소거 동작을 지원할 수 있다.According to another aspect, the three-dimensional flash memory device is fabricated on a substrate comprising a P-type bulk and N + contacts, the at least two channel layers connected to each other by the at least one connection portion and the bulk As connected, bulk erase operations can be supported.

또 다른 일측에 따르면, 상기 적어도 하나의 연결부는, 상기 적어도 하나의 중간 배선층의 하부에 증착된 N+층 및 상기 N+층의 상부에 배치되며 상기 적어도 하나의 중간 배선층에 의해 둘러싸인 채 접촉되는 N-층을 포함할 수 있다.According to yet another aspect, the at least one connection part is an N + layer deposited under the at least one intermediate wiring layer and an N-layer disposed over and surrounded by the at least one intermediate wiring layer. It may include.

또 다른 일측에 따르면, 상기 적어도 하나의 연결부는, 상기 적어도 하나의 중간 배선층의 하부에 증착된 N+층 및 상기 N+층과 상기 적어도 하나의 중간 배선층에 의해 둘러싸인 채 접촉되는 N-층을 포함할 수 있다.According to another aspect, the at least one connection part may include an N + layer deposited under the at least one intermediate wiring layer and an N- layer contacted while surrounded by the N + layer and the at least one intermediate wiring layer. have.

또 다른 일측에 따르면, 상기 적어도 하나의 중간 배선층은, 상기 스트링에 연결되는 비트라인의 형상에 따른 패턴으로 형성될 수 있다.According to another side, the at least one intermediate wiring layer may be formed in a pattern according to the shape of the bit line connected to the string.

또 다른 일측에 따르면, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은, 연장 형성되는 길이가 서로 다르도록 역계단 형상으로 형성될 수 있다.According to another side, the upper wiring layer, the at least one intermediate wiring layer and the lower wiring layer, may be formed in a reverse stair shape so that the length is extended to each other.

또 다른 일측에 따르면, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층의 순서로 각각 연장 형성되는 길이가 짧아질 수 있다.According to another side, the length of the upper wiring layer, the at least one intermediate wiring layer and the lower wiring layer, each extending in the order of the upper wiring layer, the at least one intermediate wiring layer and the lower wiring layer may be shortened.

또 다른 일측에 따르면, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은, 상기 역계단 형상으로 형성됨으로써, 단일 기판 상 동일 선상에 형성되는 플러그들에 각각 연결될 수 있다.According to another aspect, the upper wiring layer, the at least one intermediate wiring layer and the lower wiring layer may be connected to plugs formed on the same line on a single substrate by being formed in the reverse step shape.

또 다른 일측에 따르면, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층 각각은, 드레인 전극 또는 소스 전극 중 어느 하나로 적응적으로 사용될 수 있다.According to another aspect, each of the upper wiring layer, the at least one intermediate wiring layer and the lower wiring layer may be adaptively used as any one of a drain electrode and a source electrode.

또 다른 일측에 따르면, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층 각각은, 제어하고자 하는 메모리 셀을 사이에 두는 다른 배선층이 상기 드레인 전극 또는 상기 소스 전극 중 어느 하나로 사용됨에 응답하여, 상기 드레인 전극 또는 상기 소스 전극 중 상기 다른 배선층이 사용되는 어느 하나를 제외한 나머지 하나로 적응적으로 사용될 수 있다.According to another aspect, each of the upper wiring layer, the at least one intermediate wiring layer and the lower wiring layer, in response to the other wiring layer sandwiching the memory cell to be controlled as either the drain electrode or the source electrode, One of the drain electrode and the source electrode may be adaptively used as one other than the other wiring layer.

또 다른 일측에 따르면, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층 각각은, 상기 복수의 전극층들이 연장 형성되는 방향에 직교하는 방향으로 연장 형성될 수 있다.According to another side, each of the upper wiring layer, the at least one intermediate wiring layer and the lower wiring layer may be formed extending in a direction orthogonal to the direction in which the plurality of electrode layers are formed extending.

일 실시예에 따르면, 3차원 플래시 메모리 소자의 제조 방법은, 교대로 적층된 복수의 전극층들 및 복수의 층간 절연층들, 상기 복수의 전극층들 및 상기 복수의 층간 절연층들을 일 방향으로 관통하도록 연장 형성되는 채널층을 포함하는 스트링이 각각 형성된 복수의 구조체들을 준비하는 단계; 기판의 베이스 층의 적어도 일부를 식각하여 적어도 세 개 이상의 플러그 홀들을 형성하는 단계; 상기 적어도 세 개 이상의 플러그 홀들 각각에 메탈 플러그를 증착하는 단계; 적어도 세 개 이상의 메탈 플러그들 중 어느 하나의 메탈 플러그와 연결되도록 하부 배선층을 생성하는 단계; 상기 하부 배선층의 상부에 상기 복수의 구조체들 중 어느 하나의 구조체를 적층하는 단계; 상기 어느 하나의 구조체에 상기 적어도 세 개 이상의 메탈 플러그들 중 어느 하나의 메탈 플러그를 제외한 나머지 메탈 플러그들과 연결되는 연결 플러그들을 상기 일 방향으로 연장 형성하는 단계; 상기 연결 플러그들 중 어느 하나의 연결 플러그와 연결되도록 적어도 하나의 중간 배선층을 생성하는 단계; 상기 적어도 하나의 중간 배선층의 상부에 상기 복수의 구조체들 중 상기 어느 하나의 구조체를 제외한 나머지 하나의 구조체를 적층하는 단계; 상기 나머지 하나의 구조체에 상기 나머지 메탈 플러그들 중 상기 적어도 하나의 중간 배선층과 연결된 메탈 플러그를 제외한 메탈 플러그와 연결되는 연결 플러그를 상기 일 방향으로 연장 형성하는 단계; 및 상기 연결 플러그와 연결되도록 상부 배선층을 생성하는 단계를 포함하고, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은, 연장 형성되는 길이가 서로 다르도록 역계단 형상을 갖는다.According to one embodiment, a method of manufacturing a 3D flash memory device may include a plurality of electrode layers and a plurality of interlayer insulating layers, the plurality of electrode layers, and the plurality of interlayer insulating layers that are alternately stacked in one direction. Preparing a plurality of structures each having a string including an extended channel layer; Etching at least a portion of the base layer of the substrate to form at least three or more plug holes; Depositing a metal plug in each of the at least three plug holes; Generating a lower wiring layer to be connected to any one of at least three metal plugs; Stacking any one of the plurality of structures on the lower wiring layer; Extending connection plugs connected to the metal plugs other than the metal plug of any one of the at least three metal plugs in the one direction in the one structure; Generating at least one intermediate wiring layer to be connected to any one of the connection plugs; Stacking one structure except the one of the plurality of structures on the at least one intermediate wiring layer; Extending a connection plug connected to the metal plug except for the metal plug connected to the at least one intermediate wiring layer among the remaining metal plugs in the one direction on the other structure; And generating an upper interconnection layer to be connected to the connection plug, wherein the upper interconnection layer, the at least one intermediate interconnection layer, and the lower interconnection layer have a reverse staircase shape so that the lengths of the upper interconnection layer are different from each other.

일측에 따르면, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층의 순서로 각각 연장 형성되는 길이가 짧아질 수 있다.According to one side, the length of the upper wiring layer, the at least one intermediate wiring layer and the lower wiring layer, each extending in the order of the upper wiring layer, the at least one intermediate wiring layer and the lower wiring layer may be shortened.

다른 일측에 따르면, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은, 상기 역계단 형상으로 생성됨으로써, 상기 기판 상 동일 선상에 형성된 상기 메탈 플러그들에 각각 연결될 수 있다.According to the other side, the upper wiring layer, the at least one intermediate wiring layer and the lower wiring layer is generated in the reverse step shape, it may be connected to the metal plugs formed on the same line on the substrate, respectively.

또 다른 일측에 따르면, 상기 적어도 하나의 중간 배선층을 생성하는 단계는, 상기 적어도 하나의 중간 배선층 내에 상기 적어도 하나의 중간 배선층의 하부에 위치하는 상기 어느 하나의 구조체에 포함되는 채널층과 상기 적어도 하나의 중간 배선층의 상부에 위치하는 상기 나머지 하나의 구조체에 포함되는 채널층을 서로 연결시켜주는 적어도 하나의 연결부를 형성하는 단계를 포함할 수 있다.According to another aspect of the present invention, the generating of the at least one intermediate wiring layer may include at least one channel layer included in the at least one intermediate wiring layer and the at least one intermediate wiring layer in the at least one intermediate wiring layer. The method may include forming at least one connection part connecting the channel layers included in the remaining structure positioned on the intermediate wiring layer to each other.

또 다른 일측에 따르면, 상기 적어도 하나의 연결부를 형성하는 단계는, 상기 적어도 하나의 중간 배선층 중 상기 적어도 하나의 중간 배선층의 하부에 위치하는 상기 어느 하나의 구조체에 포함되는 채널층과 접촉되는 영역을 식각하는 단계; 및 상기 식각된 영역에 N-층 및 상기 N-층을 둘러싼 채 상기 적어도 하나의 중간 배선층과 접촉되는 N+층을 포함하는 상기 적어도 하나의 연결부를 형성하는 단계를 포함할 수 있다.According to another aspect of the present invention, the forming of the at least one connecting portion may include a region in contact with a channel layer included in the structure of any one of the at least one intermediate wiring layer, which is located below the at least one intermediate wiring layer. Etching; And forming at least one connection in the etched region including an N- layer and an N + layer in contact with the at least one intermediate wiring layer while surrounding the N- layer.

또 다른 일측에 따르면, 상기 적어도 하나의 연결부를 형성하는 단계는, 상기 적어도 하나의 중간 배선층 중 상기 적어도 하나의 중간 배선층의 하부에 위치하는 상기 어느 하나의 구조체에 포함되는 채널층과 접촉되는 영역을 식각하는 단계; 및 상기 식각된 영역에 상기 적어도 하나의 중간 배선층에 의해 둘러싸인 채 접촉되는 N-층을 포함하는 상기 적어도 하나의 연결부를 형성하는 단계를 포함할 수 있다.According to another aspect of the present invention, the forming of the at least one connecting portion may include a region in contact with a channel layer included in the structure of any one of the at least one intermediate wiring layer, which is located below the at least one intermediate wiring layer. Etching; And forming the at least one connection part in the etched region, the N-layer being contacted while surrounded by the at least one intermediate wiring layer.

또 다른 일측에 따르면, 상기 적어도 하나의 연결부를 형성하는 단계는, 상기 적어도 하나의 중간 배선층 중 상기 적어도 하나의 중간 배선층의 하부에 위치하는 상기 어느 하나의 구조체에 포함되는 채널층과 접촉되는 영역을 식각하는 단계; 및 상기 식각된 영역에 상기 적어도 하나의 중간 배선층에 의해 둘러싸인 채 접촉되는 N+층을 포함하는 상기 적어도 하나의 연결부를 형성하는 단계를 포함할 수 있다.According to another aspect of the present invention, the forming of the at least one connecting portion may include a region in contact with a channel layer included in the structure of any one of the at least one intermediate wiring layer, which is located below the at least one intermediate wiring layer. Etching; And forming the at least one connection part including the N + layer in contact with the etched region surrounded by the at least one intermediate wiring layer.

또 다른 일측에 따르면, 상기 적어도 하나의 연결부를 형성하는 단계는, N+층이 하부에 증착된 상기 적어도 하나의 중간 배선층을 생성하는 단계; 상기 적어도 하나의 중간 배선층 중 상기 적어도 하나의 중간 배선층의 하부에 위치하는 상기 어느 하나의 구조체에 포함되는 채널층에 대응하는 영역을 식각하는 단계; 및 상기 식각된 영역에 상기 적어도 하나의 중간 배선층에 의해 둘러싸인 채 접촉되는 N-층을 형성하는 단계를 포함할 수 있다.According to another aspect of the present invention, the forming of the at least one connection unit may include: generating the at least one intermediate wiring layer having an N + layer deposited thereon; Etching a region of the at least one intermediate wiring layer corresponding to the channel layer included in the one structure below the at least one intermediate wiring layer; And forming an N-layer in contact with the etched region surrounded by the at least one intermediate wiring layer.

또 다른 일측에 따르면, 상기 적어도 하나의 연결부를 형성하는 단계는, N+층이 하부에 증착된 상기 적어도 하나의 중간 배선층을 생성하는 단계; 상기 적어도 하나의 중간 배선층 및 상기 N+층 각각에서 상기 적어도 하나의 중간 배선층의 하부에 위치하는 상기 어느 하나의 구조체에 포함되는 채널층에 대응하는 영역을 식각하는 단계; 및 상기 식각된 영역에 상기 N+층과 상기 적어도 하나의 중간 배선층에 의해 둘러싸인 채 접촉되는 N-층을 형성하는 단계를 포함할 수 있다.According to another aspect of the present invention, the forming of the at least one connection unit may include: generating the at least one intermediate wiring layer having an N + layer deposited thereon; Etching a region of each of the at least one intermediate interconnection layer and the N + layer corresponding to the channel layer included in the one structure below the at least one intermediate interconnection layer; And forming an N− layer in contact with the N + layer surrounded by the at least one intermediate interconnection layer in the etched region.

일 실시예들은 소스 전극 또는 드레인 전극 중 어느 하나로 적응적으로 사용되도록 재구성 가능하게 형성되는 적어도 하나의 중간 배선층을 포함하는 구조에서, 적어도 하나의 중간 배선층 내에 적어도 하나의 연결부를 형성함으로써, 기판의 벌크를 기반으로 하는 벌크 소거 동작을 지원 가능하도록 하는 3차원 플래시 메모리 소자 및 그 제조 방법을 제안할 수 있다.One embodiment provides a bulk of a substrate by forming at least one connection in at least one intermediate wiring layer in a structure including at least one intermediate wiring layer reconfigurably formed to be adaptively used as either a source electrode or a drain electrode. A three-dimensional flash memory device and a manufacturing method thereof capable of supporting a bulk erase operation based on the present invention can be proposed.

따라서, 일 실시예들은 종래의 3차원 플래시 메모리가 갖는 셀 전류 감소 및 셀 특성 열화의 단점을 해결하는 동시에, 벌크 소거 동작을 지원할 수 있다.Accordingly, the embodiments can solve the disadvantages of the cell current reduction and the cell characteristic deterioration of the conventional three-dimensional flash memory, and can support the bulk erase operation.

또한, 일 실시예들은 상부 배선층, 적어도 하나의 중간 배선층 및 하부 배선층을 연장 형성되는 길이가 서로 다르도록 역계단 형상으로 형성함으로써, 단일 기판 상 동일 선상에 형성되는 플러그들에 각각 연결하여 집적화 및 소형화를 도모하는 3차원 플래시 메모리 소자 및 그 제조 방법을 제안할 수 있다.In addition, in one embodiment, the upper wiring layer, the at least one intermediate wiring layer, and the lower wiring layer are formed in a reverse staircase shape to have different lengths extending from each other, thereby connecting to plugs formed on the same line on a single substrate, respectively, for integration and miniaturization. A three-dimensional flash memory device and a method of manufacturing the same can be proposed.

도 1은 기존의 3차원 플래시 메모리의 어레이를 나타낸 간략 회로도이다.
도 2는 기존의 3차원 플래시 메모리의 구조를 나타낸 사시도이다.
도 3은 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자를 나타낸 단면도이다.
도 4는 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자에서 380 영역에 대한 하면도를 나타낸다.
도 5는 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자에서 381 영역에 대한 단면도를 나타낸다.
도 6은 다른 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자를 나타낸 단면도이다.
도 7은 다른 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자에서 630 영역에 대한 단면도를 나타낸다.
도 8은 또 다른 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자를 나타낸 단면도이다.
도 9는 또 다른 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자에서 830 영역에 대한 단면도를 나타낸다.
도 10a 내지 10b는 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자에서 적어도 하나의 중간 배선층이 형성되는 패턴을 설명하기 위한 도면이다.
도 11a 내지 11d는 일 실시예에 따른 GIDL 소거 동작을 지원하는 3차원 플래시 메모리 소자를 나타낸 단면도이다.
도 12는 일 실시예에 따른 3차원 플래시 메모리 소자의 제조 방법을 나타낸 플로우 차트이다.
도 13 내지 22는 일 실시예에 따른 3차원 플래시 메모리 소자의 제조 방법을 설명하기 위한 도면이다.
도 23 내지 27은 일 실시예에 따른 3차원 플래시 메모리 소자의 제조 방법에서 적어도 하나의 연결부를 형성하는 과정의 세부 공정을 설명하기 위한 도면이다.1 is a simplified circuit diagram showing an array of conventional three-dimensional flash memory.
2 is a perspective view showing the structure of a conventional three-dimensional flash memory.
3 is a cross-sectional view illustrating a 3D flash memory device supporting bulk erase operations according to an exemplary embodiment.
4 illustrates a bottom view of an area 380 of a three-dimensional flash memory device supporting a bulk erase operation according to an exemplary embodiment.
5 is a cross-sectional view of an area 381 in a 3D flash memory device supporting bulk erase operations according to an exemplary embodiment.
6 is a cross-sectional view illustrating a 3D flash memory device supporting bulk erase operations according to another exemplary embodiment.
FIG. 7 is a cross-sectional view of a region 630 in a 3D flash memory device supporting bulk erase operations according to another exemplary embodiment.
8 is a cross-sectional view illustrating a 3D flash memory device supporting bulk erase operations according to yet another embodiment.
9 is a cross-sectional view of a region 830 in a 3D flash memory device supporting bulk erase operations according to another exemplary embodiment.
10A to 10B are diagrams for describing a pattern in which at least one intermediate wiring layer is formed in a 3D flash memory device supporting a bulk erase operation, according to an exemplary embodiment.
11A through 11D are cross-sectional views illustrating a 3D flash memory device supporting a GIDL erase operation, according to an exemplary embodiment.
12 is a flowchart illustrating a method of manufacturing a 3D flash memory device according to an exemplary embodiment.
13 to 22 are views for explaining a method of manufacturing a 3D flash memory device according to one embodiment.
23 to 27 illustrate a detailed process of forming at least one connection part in a method of manufacturing a 3D flash memory device according to an exemplary embodiment.

이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments will be described in detail with reference to the accompanying drawings. However, the present invention is not limited or limited by the embodiments. Also, like reference numerals in the drawings denote like elements.

또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.Also, the terminology used herein is a term used to properly express a preferred embodiment of the present invention, which may vary depending on a user, an operator's intention, or customs in the field to which the present invention belongs. Therefore, the definitions of the terms should be made based on the contents throughout the specification.

도 3은 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자를 나타낸 단면도이고, 도 4는 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자에서 380 영역에 대한 상면도를 나타내며, 도 5는 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자에서 381 영역에 대한 단면도를 나타낸다.3 is a cross-sectional view illustrating a 3D flash memory device supporting a bulk erase operation according to an exemplary embodiment, and FIG. 4 is a top view of an area 380 of a 3D flash memory device supporting a bulk erase operation according to an exemplary embodiment. 5 is a cross-sectional view of an area 381 in a 3D flash memory device supporting a bulk erase operation according to an exemplary embodiment.

도 3을 참조하면, 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자(300)는 채널층(310)과 채널층(310)에 대해 수직적으로 적층되는 복수의 전극층들(320)을 포함하는 스트링(330), 상부 배선층(340), 적어도 하나의 중간 배선층(350), 하부 배선층(360) 및 적어도 하나의 연결부(370)를 포함한다.Referring to FIG. 3, a three-dimensional flash memory device 300 supporting a bulk erase operation according to an embodiment may include a plurality of electrode layers 320 stacked vertically with respect to the channel layer 310 and the channel layer 310. And a string 330 including an upper wiring layer 340, at least one intermediate wiring layer 350, a lower wiring layer 360, and at least one connection part 370.

이하, 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자(300)는, 상술한 구성요소들을 포함하는 경우로 설명하나, 이에 제한되거나 한정되지 않고, 채널층(310)과 복수의 전극층들(320) 사이를 연결하도록 형성되는 전하 저장층(도면에는 도시되지 않음) 및 복수의 전극층들(320)과 교대로 배치되며 채널층(310)에 대해 수직적으로 적층되는 복수의 층간 절연층들(도면에는 도시되지 않음)을 더 포함할 수 있다. 즉, 3차원 플래시 메모리 소자(300)는, 도 2를 참조하여 상술된 기존의 구성요소들을 더 포함하는 구조를 가질 수 있다.Hereinafter, the 3D flash memory device 300 supporting the bulk erase operation will be described as including the above-described components, but is not limited thereto. The channel layer 310 and the plurality of electrode layers 320 may be described. A charge storage layer (not shown in the figure) and a plurality of interlayer insulating layers alternately disposed with the plurality of electrode layers 320 and stacked vertically with respect to the channel layer 310 (not shown in the figure) are formed so as to connect therebetween. Or not). That is, the 3D flash memory device 300 may have a structure that further includes the existing components described above with reference to FIG. 2.

채널층(310)은 일 방향으로 연장 형성된다. 예를 들어, 채널층(310)은 도 2를 참조하여 기재된 z축의 방향으로 연장 형성될 수 있다. 이 때, 채널층(310)은 내부의 속이 빈 튜브형으로 구현될 수 있으며, 이 경우 채널층(310)의 내부를 채우는 매립막(311)이 더 배치될 수 있으며, 채널층(310)의 외부를 둘러싼 측벽(312)이 더 배치될 수 있다.The channel layer 310 extends in one direction. For example, the channel layer 310 may extend in the direction of the z-axis described with reference to FIG. 2. At this time, the channel layer 310 may be implemented as a hollow tube shape inside, in this case, a buried film 311 filling the inside of the channel layer 310 may be further disposed, the outside of the channel layer 310 A side wall 312 surrounding may be further disposed.

복수의 전극층들(320)은 채널층(310)에 대해 수직적으로 적층된다. 이 때, 복수의 전극층들(320)은 도 2를 참조하여 기재된 x축의 방향으로 연장 형성될 수 있다.The plurality of electrode layers 320 are stacked vertically with respect to the channel layer 310. In this case, the plurality of electrode layers 320 may extend in the x-axis direction described with reference to FIG. 2.

여기서, 복수의 전극층들(320)은 적어도 하나의 중간 배선층(350)에 의해 양분되는 적어도 두 개의 블록들(321, 322)로 그룹핑될 수 있다. 예를 들어, 제1 전극층(321-1), 제2 전극층(321-2) 및 제3 전극층(321-3)은 제1 블록(321)으로 그룹핑될 수 있고, 제4 전극층(322-1), 제5 전극층(322-2) 및 제6 전극층(322-3)은 제2 블록(322)으로 그룹핑될 수 있다.Here, the plurality of electrode layers 320 may be grouped into at least two blocks 321 and 322 divided by at least one intermediate wiring layer 350. For example, the first electrode layer 321-1, the second electrode layer 321-2, and the third electrode layer 321-3 may be grouped into the first block 321 and the fourth electrode layer 322-1. ), The fifth electrode layer 322-2 and the sixth electrode layer 322-3 may be grouped into the second block 322.

상부 배선층(340)은 스트링(330)(정확하게는 채널층(310))의 상부에 배치된다. 이 때, 상부 배선층(340)은 복수의 전극층들(320)이 연장 형성되는 방향에 직교하는 방향(평면 상 복수의 전극층들(320)의 연장 형성 방향과 직교하는 방향)으로 연장 형성될 수 있다. 즉, 상부 배선층(340)은 도 2를 참조하여 기재된 y축 방향으로 연장 형성될 수 있다.The upper wiring layer 340 is disposed above the string 330 (exactly, the channel layer 310). In this case, the upper wiring layer 340 may be formed to extend in a direction orthogonal to a direction in which the plurality of electrode layers 320 extend (the direction orthogonal to an extension forming direction of the plurality of electrode layers 320 on the plane). . That is, the upper wiring layer 340 may extend in the y-axis direction described with reference to FIG. 2.

적어도 하나의 중간 배선층(350)은 스트링(330)의 중간 영역에서 채널층(310)을 관통하며 복수의 전극층들(320) 사이에 배치된다. 여기서, 적어도 하나의 중간 배선층(350)은 복수의 전극층들(320)이 연장 형성되는 방향에 직교하는 방향(평면 상 복수의 전극층들(320)의 연장 형성 방향과 직교하는 방향)으로 연장 형성될 수 있다. 예를 들어, 적어도 하나의 중간 배선층(350)은 복수의 전극층들(320)이 연장 형성되는 방향(도 2를 참조하여 기재된 x축의 방향)에 평면 상으로 직교하는 방향(도 2를 참조하여 기재된 y축의 방향)으로 연장 형성될 수 있다. 이러한 적어도 하나의 중간 배선층(350)이 형성되는 패턴에 대한 상세한 설명은 도 10a 내지 10b를 참조하여 기재하기로 한다.At least one intermediate wiring layer 350 passes through the channel layer 310 in the middle region of the string 330 and is disposed between the plurality of electrode layers 320. Here, the at least one intermediate wiring layer 350 may be formed to extend in a direction orthogonal to a direction in which the plurality of electrode layers 320 extend (the direction orthogonal to an extension forming direction of the plurality of electrode layers 320 on the plane). Can be. For example, the at least one intermediate wiring layer 350 may be a plane perpendicular to the direction in which the plurality of electrode layers 320 extend (the direction of the x-axis described with reference to FIG. 2) on a plane (as described with reference to FIG. 2). in the direction of the y-axis). A detailed description of the pattern in which the at least one intermediate wiring layer 350 is formed will be described with reference to FIGS. 10A to 10B.

하부 배선층(360)은 스트링(330)(정확하게는 채널층(310))의 하부에 배치된다. 이 때, 하부 배선층(360)은 복수의 전극층들(320)이 연장 형성되는 방향에 직교하는 방향(평면 상 복수의 전극층들(320)의 연장 형성 방향과 직교하는 방향)으로 연장 형성될 수 있다. 즉, 하부 배선층(360)은 도 2를 참조하여 기재된 y축 방향으로 연장 형성될 수 있다.The lower wiring layer 360 is disposed under the string 330 (exactly, the channel layer 310). In this case, the lower wiring layer 360 may extend in a direction orthogonal to a direction in which the plurality of electrode layers 320 extend (orthogonal to a direction in which the plurality of electrode layers 320 extend on a plane). . That is, the lower wiring layer 360 may extend in the y-axis direction described with reference to FIG. 2.

이와 같은 구조의 상부 배선층(340), 적어도 하나의 중간 배선층(350) 및 하부 배선층(360) 각각은 3차원 플래시 메모리 소자(300)에서 드레인 전극 또는 소스 전극 중 어느 하나로 적응적으로 사용될 수 있다. 이 때, 드레인 전극으로 사용된다는 것은 도 1에 도시된 비트라인(BL)으로 사용된다는 것을 의미할 수 있으며, 배선층(340, 350, 360)이 드레인 전극(또는 소스 전극)으로 사용된다는 것은 배선층(340, 350, 360) 자체가 드레인 전극(또는 소스 전극)으로 사용되는 것뿐만 아니라, 배선층(340, 350, 360)과 직접적으로 연결되는 전극층이 드레인 전극(또는 소스 전극)으로 사용되는 것을 의미할 수 있다.Each of the upper interconnection layer 340, the at least one intermediate interconnection layer 350, and the lower interconnection layer 360 may be adaptively used as either a drain electrode or a source electrode in the 3D flash memory device 300. In this case, the use as the drain electrode may mean that it is used as the bit line BL shown in FIG. 1, and the use of the wiring layers 340, 350, and 360 as the drain electrode (or the source electrode) may include the wiring layer ( Not only 340, 350, 360 itself is used as a drain electrode (or source electrode), but also an electrode layer directly connected to the wiring layer 340, 350, 360 may be used as a drain electrode (or source electrode). Can be.

예를 들어, 상부 배선층(340)이 소스 전극으로 사용되는 경우, 상부 배선층(340)과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 적어도 하나의 중간 배선층(350)은 드레인 전극으로 사용될 수 있으며, 상부 배선층(340)이 드레인 전극으로 사용되는 경우, 상부 배선층(340)과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 적어도 하나의 중간 배선층(350)은 소스 전극으로 사용될 수 있다. 이하, 메모리 셀은, 3차원 플래시 메모리 소자(300)에서 정보 저장 요소인 전하 저장층 및 전하 저장층과 직접적으로 맞닿는 전극층을 의미한다. 이에, 일 실시예에 따른 3차원 플래시 메모리 소자(300)는 복수의 전극층들(320)을 포함함으로써, 복수의 전극층들(320)에 대응하는 복수의 전하 저장층들을 포함하고, 복수의 전극층들(320)과 복수의 전하 저장층들이 쌍을 이루어 형성하는 복수의 메모리 셀들을 포함할 수 있다,For example, when the upper wiring layer 340 is used as the source electrode, at least one intermediate wiring layer 350 that is closest to the memory cell to be controlled together with the upper wiring layer 340 is used as the drain electrode. When the upper wiring layer 340 is used as the drain electrode, at least one intermediate wiring layer 350 closest to the memory cell to be controlled together with the upper wiring layer 340 may be used as the source electrode. have. Hereinafter, the memory cell refers to a charge storage layer, which is an information storage element, and an electrode layer in direct contact with the charge storage layer in the 3D flash memory device 300. Accordingly, the 3D flash memory device 300 includes a plurality of electrode layers 320, and thus includes a plurality of charge storage layers corresponding to the plurality of electrode layers 320, and a plurality of electrode layers. 320 and a plurality of charge storage layers may include a plurality of memory cells formed in pairs.

다른 예를 들면, 적어도 하나의 중간 배선층(350)이 제1 중간 배선층, 제2 중간 배선층 및 제3 중간 배선층과 같이 복수 개로 구현되는 경우(제1 중간 배선층부터 제2 중간 배선층, 제3 중간 배선층의 순서로 순차적으로 배치되는 경우), 제1 중간 배선층이 드레인 전극으로 사용됨에 따라 제1 중간 배선층과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 제2 중간 배선층은 소스 전극으로 사용될 수 있다. 또한, 제3 중간 배선층이 소스 전극으로 사용됨에 따라 제3 중간 배선층과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 제2 중간 배선층은 드레인 전극으로 사용될 수 있다. 이처럼, 제2 중간 배선층은 인접한 다른 중간 배선층이 드레인 전극 또는 소스 전극 중 어느 하나로 사용되느냐에 따라 소스 전극으로 사용되거나 드레인 전극으로 사용될 수 있다.As another example, when at least one intermediate wiring layer 350 is implemented in plural such as the first intermediate wiring layer, the second intermediate wiring layer, and the third intermediate wiring layer (from the first intermediate wiring layer to the second intermediate wiring layer, the third intermediate wiring layer) When the first intermediate wiring layer is used as the drain electrode, the memory cell to be controlled is interposed between the first intermediate wiring layer and the second adjacent interconnection layer can be used as the source electrode. have. In addition, as the third intermediate interconnection layer is used as the source electrode, the second intermediate interconnection layer closest to the memory cell to be controlled together with the third intermediate interconnection layer may be used as the drain electrode. As such, the second intermediate wiring layer may be used as the source electrode or the drain electrode depending on whether another adjacent intermediate wiring layer is used as either the drain electrode or the source electrode.

즉, 상부 배선층(340), 적어도 하나의 중간 배선층(350) 및 하부 배선층(360) 각각은, 제어하고자 하는 메모리 셀을 사이에 두는 인접한 다른 배선층이 드레인 전극 또는 소스 전극 중 어느 하나로 사용됨에 응답하여, 드레인 전극 또는 소스 전극 중 다른 배선층이 사용되는 어느 하나를 제외한 나머지 하나로 적응적으로 사용될 수 있다. 이하, 하나의 배선층이 경우에 따라 드레인 전극으로도 사용되고, 소스 전극으로도 사용되는 것은, 해당 배선층이 소스 전극 또는 드레인 전극 중 어느 하나로 적응적으로 사용될 수 있도록 재구성 가능하게 형성되었음을 의미한다. 이에, 상부 배선층(340), 적어도 하나의 중간 배선층(350) 및 하부 배선층(360)은 재구성 가능하게 형성될 수 있다.That is, each of the upper wiring layer 340, the at least one intermediate wiring layer 350, and the lower wiring layer 360 responds to another adjacent wiring layer interposed between the memory cells to be controlled as either the drain electrode or the source electrode. The other wiring layer among the drain electrode or the source electrode may be adaptively used as one except for the one used. Hereinafter, when one wiring layer is used as a drain electrode and a source electrode in some cases, it means that the wiring layer is formed to be reconfigurable to be adaptively used as either the source electrode or the drain electrode. Accordingly, the upper wiring layer 340, the at least one intermediate wiring layer 350, and the lower wiring layer 360 may be reconfigurable.

이 때, 상부 배선층(340), 적어도 하나의 중간 배선층(350) 및 하부 배선층(360)은 복수의 전극층들(320)이 그룹핑되는 적어도 두 개의 블록들(321, 322)에 각각 대응하도록 구비될 수 있다. 예를 들어, 상부 배선층(340)과 적어도 하나의 중간 배선층(350)은 제1 전극층(321-1), 제2 전극층(321-2) 및 제3 전극층(321--3)이 그룹핑되는 제1 블록(321)에 대응하도록 구비되어 제1 블록(321)(제1 전극층(321-1), 제2 전극층(321-2) 및 제3 전극층(321--3))에 대한 드레인 전극 또는 소스 전극으로 사용되고, 적어도 하나의 중간 배선층(350) 및 하부 배선층(360)은 제4 전극층(322-1), 제5 전극층(322-2) 및 제6 전극층(322-3)이 그룹핑되는 제2 블록(322)에 대응하도록 구비되어 제2 블록(322)(제4 전극층(322-1), 제5 전극층(322-2) 및 제6 전극층(322-3))에 대한 드레인 전극 또는 소스 전극으로 사용될 수 있다. 따라서, 3차원 플래시 메모리 소자(300)는 상부 배선층(340), 적어도 하나의 중간 배선층(350) 및 하부 배선층(360) 중 어느 하나를 선택하여 드레인 전극 또는 소스 전극으로 사용함으로써, 해당하는 배선층을 사용하는 전극층들 중 어느 하나의 전극층에 대응하는 전하 저장층을 선택적으로 프로그램, 소거 및 리드할 수 있다. 이하, 적어도 하나의 중간 배선층(350)이 하나인 경우로 설명되나, 이에 제한되거나 한정되지 않고, 두 개 이상의 복수 개로 구비될 수 있다. 이러한 경우 역시 마찬가지로, 복수의 중간 배선층들은 복수의 전극층들(320) 사이에 각각 배치될 수 있다.In this case, the upper wiring layer 340, the at least one intermediate wiring layer 350, and the lower wiring layer 360 may be provided to correspond to at least two blocks 321 and 322 in which the plurality of electrode layers 320 are grouped, respectively. Can be. For example, the upper interconnection layer 340 and the at least one intermediate interconnection layer 350 may be formed by grouping the first electrode layer 321-1, the second electrode layer 321-2, and the third electrode layer 321--3. It is provided so as to correspond to the first block 321, the drain electrode for the first block 321 (the first electrode layer 321-1, the second electrode layer 321-2 and the third electrode layer 321--3) or The at least one intermediate wiring layer 350 and the lower wiring layer 360 may be formed as a source electrode, and the fourth electrode layer 322-1, the fifth electrode layer 322-2, and the sixth electrode layer 322-3 are grouped together. A drain electrode or source provided to correspond to the second block 322 to the second block 322 (the fourth electrode layer 322-1, the fifth electrode layer 322-2, and the sixth electrode layer 322-3). Can be used as an electrode. Accordingly, the 3D flash memory device 300 selects any one of the upper wiring layer 340, the at least one intermediate wiring layer 350, and the lower wiring layer 360, and uses the corresponding wiring layer by using the drain electrode or the source electrode. The charge storage layer corresponding to any one of the electrode layers used may be selectively programmed, erased, and read. Hereinafter, the at least one intermediate wiring layer 350 will be described as one, but is not limited thereto and may be provided as two or more pieces. In this case as well, the plurality of intermediate wiring layers may be disposed between the plurality of electrode layers 320, respectively.

따라서, 일 실시예에 따른 3차원 플래시 메모리 소자(300)는, 채널층 상부에 하나의 드레인 전극만을 포함하는 기존의 3차원 플래시 메모리 소자에 비해 셀 전류 감소 및 셀 특성 열화를 개선할 수 있다.Accordingly, the 3D flash memory device 300 according to an exemplary embodiment may improve cell current reduction and cell characteristic deterioration, compared to a conventional 3D flash memory device including only one drain electrode on the channel layer.

또한, 상부 배선층(340), 적어도 하나의 중간 배선층(350) 및 하부 배선층(360)은 연장 형성되는 길이가 서로 다를 수 있다. 예를 들어, 380 영역에 대한 하면도를 나타낸 도 4를 참조하면(도 4는 설명의 편의를 위해 다른 구성요소는 제외하고 상부 배선층(340), 적어도 하나의 중간 배선층(350) 및 하부 배선층(360)만을 도시함), 상부 배선층(340), 적어도 하나의 중간 배선층(350) 및 하부 배선층(360)은 3차원 플래시 메모리 소자(300)의 하부로 내려갈수록 순차적으로 연장 형성되는 길이가 짧아질 수 있다. 따라서, 상부 배선층(340), 적어도 하나의 중간 배선층(350) 및 하부 배선층(360)은 측면에서 바라봤을 때, 순차적으로 길이가 짧아지는 역계단 형상으로 형성될 수 있다.In addition, the length of the upper wiring layer 340, at least one intermediate wiring layer 350 and the lower wiring layer 360 may be different from each other. For example, referring to FIG. 4, which shows a bottom view of an area 380 (FIG. 4 shows an upper wiring layer 340, at least one intermediate wiring layer 350, and a lower wiring layer (excluding other components for convenience of description). 360 only), the upper interconnection layer 340, the at least one intermediate interconnection layer 350 and the lower interconnection layer 360 may be shorter in length to extend sequentially as the lower portion of the 3D flash memory device 300 descends. Can be. Accordingly, the upper wiring layer 340, the at least one intermediate wiring layer 350, and the lower wiring layer 360 may be formed in a reverse staircase shape in which the length thereof is sequentially shortened when viewed from the side.

또한, 적어도 하나의 중간 배선층(350)이 복수 개 구비되는 경우에도 마찬가지로, 복수의 중간 배선층들은 3차원 플래시 메모리 소자(300)의 하부로 내려갈수록 순차적으로 연장 형성되는 길이가 짧아질 수 있다.In addition, even when a plurality of at least one intermediate wiring layer 350 is provided, the plurality of intermediate wiring layers may be shorter in length to be sequentially formed as they descend below the 3D flash memory device 300.

이러한 역계단 형상으로 인하여, 상부 배선층(340), 적어도 하나의 중간 배선층(350) 및 하부 배선층(360)이 단일 기판(390) 상 동일 선상에 형성되는 플러그들(391, 392, 393)에 각각 연결됨으로써, 3차원 플래시 메모리 소자(300)는 집적화 및 소형화를 도모할 수 있으며, 배선 공정의 복잡도를 낮출 수 있다.Due to this reverse step shape, the upper wiring layer 340, the at least one intermediate wiring layer 350, and the lower wiring layer 360 are respectively connected to the plugs 391, 392, and 393 formed on the same line on the single substrate 390. By being connected, the 3D flash memory device 300 can be integrated and miniaturized, and the complexity of the wiring process can be reduced.

이와 같은 상부 배선층(340), 적어도 하나의 중간 배선층(350) 및 하부 배선층(360)은, W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금) 중 적어도 하나로 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 상부 배선층(340), 적어도 하나의 중간 배선층(350) 및 하부 배선층(360)은, 금속 물질은 물론, 전도성을 갖는 비금속 물질 또는 금속 물질과 비금속 물질의 혼합 물질로도 형성될 수 있다.The upper wiring layer 340, the at least one intermediate wiring layer 350, and the lower wiring layer 360 may include at least one of W (tungsten), Ti (titanium), Ta (tantalum), Au (copper), or Au (gold). It can be formed as one. However, the present disclosure is not limited thereto, and the upper wiring layer 340, the at least one intermediate wiring layer 350, and the lower wiring layer 360 may be formed of a metal material as well as a conductive nonmetal material or a mixed material of the metal material and the nonmetal material. Can also be formed.

적어도 하나의 연결부(370)는 적어도 하나의 중간 배선층(350) 내에 형성되어 채널층(310)이 적어도 하나의 중간 배선층(350)에 의해 분할된 적어도 두 개의 채널층들(313, 314)을 서로 연결시킬 수 있다. 예를 들어, 적어도 하나의 연결부(370)는 적어도 하나의 중간 배선층(350)에 의해 둘러싸인 채 적어도 두 개의 채널층(313, 314)을 서로 연결시켜주도록 형성될 수 있다. 더 구체적인 예를 들어, 381 영역에 대한 단면도를 나타낸 도 5를 참조하면, 적어도 하나의 연결부(370)는 N-층(371) 및 N-층(371)을 둘러싼 채 적어도 하나의 중간 배선층(350)에 접촉되는 N+층(372)을 포함하도록 형성될 수 있다. 여기서, N-층(371)은 채널층(310)과 동일한 물질에 N-형의 이온 주입 공정을 통해 생성될 수 있으며, N+층(372)은 채널층(310)과 동일한 물질에 N+형 이온 주입 공정을 통해 생성될 수 있다.At least one connection portion 370 is formed in at least one intermediate wiring layer 350 so that the channel layer 310 divides at least two channel layers 313 and 314 divided by the at least one intermediate wiring layer 350 from each other. Can be connected. For example, the at least one connector 370 may be formed to connect the at least two channel layers 313 and 314 to each other while surrounded by the at least one intermediate wiring layer 350. For a more specific example, referring to FIG. 5, which shows a cross-sectional view of region 381, at least one connection 370 surrounds the N-layer 371 and the N-layer 371 and at least one intermediate wiring layer 350. It may be formed to include an N + layer 372 in contact with the). Here, the N-layer 371 may be generated through an N-type ion implantation process in the same material as the channel layer 310, and the N + layer 372 may be formed in the same material as the channel layer 310. It can be produced through an injection process.

그러나 이에 제한되거나 한정되지 않고, 적어도 하나의 연결부(370)는 다양한 구조로 형성될 수 있다. 이에 대한 상세한 설명은 도 7 내지 9를 참조하여 기재하기로 한다.However, the present invention is not limited thereto, and the at least one connection part 370 may be formed in various structures. Detailed description thereof will be described with reference to FIGS. 7 to 9.

따라서, P형의 벌크 및 N+의 컨택트를 포함하는 기판(390) 상에 제조되는 3차원 플래시 메모리 소자(300)는, 적어도 하나의 연결부(370)를 통해 적어도 두 개의 채널층(313, 314) 모두를 벌크에 연결함으로써, 벌크 기반의 소거 동작을 지원할 수 있다. 여기서, 벌크 기반의 소거 동작은 종래의 기술이므로 이에 대한 상세한 설명은 생략하기로 한다.Accordingly, the three-dimensional flash memory device 300 fabricated on the substrate 390 including P-type bulk and N + contacts may include at least two channel layers 313 and 314 through at least one connection 370. By connecting all to the bulk, it is possible to support bulk based erase operations. Here, since the bulk-based erase operation is a conventional technology, a detailed description thereof will be omitted.

이상, 하나의 스트링(330)을 포함하는 3차원 플래시 메모리 소자(300)에 대해 설명하였으나, 3차원 플래시 메모리 소자(300)에는 상술된 구조의 스트링(330)이 복수 개 포함될 수 있다.As described above, the 3D flash memory device 300 including one string 330 has been described, but the plurality of strings 330 having the above-described structure may be included in the 3D flash memory device 300.

도 6은 다른 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자를 나타낸 단면도이고, 도 7은 다른 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자에서 630 영역에 대한 단면도를 나타낸다.6 is a cross-sectional view illustrating a 3D flash memory device supporting a bulk erase operation according to another exemplary embodiment. FIG. 7 is a cross-sectional view illustrating a region 630 in a 3D flash memory device supporting a bulk erase operation according to another exemplary embodiment. The cross section is shown.

도 6 내지 7을 참조하면, 다른 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자(600)는 도 3 내지 4를 참조하여 상술된 3차원 플래시 메모리 소자(300)와 동일한 구조를 가지나, 적어도 하나의 연결부(610)가 상이한 구조를 갖는 것을 특징으로 한다.6 to 7, the 3D flash memory device 600 supporting the bulk erase operation according to another exemplary embodiment has the same structure as the 3D flash memory device 300 described above with reference to FIGS. 3 to 4. Branch, but characterized in that at least one connecting portion 610 has a different structure.

예를 들어, 다른 일 실시예에 따른 3차원 플래시 메모리 소자(600)에서 적어도 하나의 연결부(610)는 적어도 하나의 중간 배선층(620)에 의해 둘러싸인 채 접촉되는 N+층을 포함하도록 형성될 수 있다. 이 때, N+층은 채널층과 동일한 물질에 N+형의 이온 주입 공정을 통해 생성될 수 있다.For example, in the 3D flash memory device 600 according to another exemplary embodiment, the at least one connection part 610 may be formed to include an N + layer contacted while surrounded by the at least one intermediate wiring layer 620. . In this case, the N + layer may be generated through an N + type ion implantation process in the same material as the channel layer.

도 8은 또 다른 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자를 나타낸 단면도이고, 도 9는 또 다른 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자에서 830 영역에 대한 단면도를 나타낸다.FIG. 8 is a cross-sectional view illustrating a 3D flash memory device supporting bulk erase operations according to another exemplary embodiment. FIG. 9 illustrates a region 830 of the 3D flash memory device supporting bulk erase operations according to another exemplary embodiment. Shows a cross-sectional view.

도 8 내지 9를 참조하면, 또 다른 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자(800)는 도 3 내지 4를 참조하여 상술된 3차원 플래시 메모리 소자(300)와 동일한 구조를 가지나, 적어도 하나의 연결부(810)가 상이한 구조를 갖는 것을 특징으로 한다.8 to 9, the 3D flash memory device 800 supporting the bulk erase operation according to another exemplary embodiment has the same structure as the 3D flash memory device 300 described above with reference to FIGS. 3 to 4. Although having a, at least one connection portion 810 is characterized in that it has a different structure.

예를 들어, 또 다른 일 실시예에 따른 3차원 플래시 메모리 소자(800)에서 적어도 하나의 연결부(810)는 적어도 하나의 중간 배선층(820)에 둘러싸인 채 접촉되는 N-층을 포함하도록 형성될 수 있다. 이 때, N-층은 채널층과 동일한 물질에 N-형의 이온 주입 공정을 통해 생성될 수 있다.For example, in the 3D flash memory device 800 according to another embodiment, the at least one connector 810 may be formed to include an N-layer contacted while surrounded by the at least one intermediate wiring layer 820. have. In this case, the N-layer may be generated through an N-type ion implantation process in the same material as the channel layer.

이상, 도 3 내지 도 9를 참조하여 설명된 3차원 플래시 메모리 소자(300, 600, 800)는 아래 표 1과 같이 기판에 포함되는 벌크에 소거 전압 Verase(예컨대, 14V)가 인가되고 나머지 배선층들이 floating됨으로써, 벌크 기반의 소거 동작을 수행할 수 있다.As described above, in the three-dimensional flash memory device 300, 600, and 800 described with reference to FIGS. 3 to 9, an erase voltage V erase (eg, 14 V) is applied to the bulk included in the substrate as shown in Table 1 below, and the remaining wiring layer is applied. Are floating, thereby performing bulk based erase operations.

상부 배선층Upper wiring layer 0V0 V 제1 탑 셀렉터First top selector 0V0 V 제1-1 메모리 셀의 게이트Gate of the 1-1 memory cell 0V0 V 제1-2 메모리 셀의 게이트Gate of the 1-2-1 memory cell 0V0 V 제1 바텀 셀렉터First bottom selector 0V0 V 중간 배선층Intermediate wiring layer FloatingFloating 제2 탑 셀렉터Second top selector 0V0 V 제2-1 메모리 셀의 게이트Gate of the 2-1 Memory Cell 0V0 V 제2-2 메모리 셀의 게이트Gate of 2-2 Memory Cell 0V0 V 제2 바텀 셀렉터Second bottom selector 0V0 V 하부 배선층Bottom wiring layer FloatingFloating 제3 탑 셀렉터3rd top selector 0V0 V 제3-1 메모리 셀의 게이트Gate of 3-1 Memory Cell 0V0 V 제3-2 메모리 셀의 게이트Gate of 3-2 Memory Cell 0V0 V 제3 바텀 셀렉터Third bottom selector 0V0 V 벌크bulk Verase(14V)V erase (14V)

도 10a 내지 10b는 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자에서 적어도 하나의 중간 배선층이 형성되는 패턴을 설명하기 위한 도면이다.10A to 10B are diagrams for describing a pattern in which at least one intermediate wiring layer is formed in a 3D flash memory device supporting a bulk erase operation, according to an exemplary embodiment.

도 10a 내지 10b를 참조하면, 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자에서 적어도 하나의 중간 배선층(1010)이 형성되는 패턴은, 3차원 플래시 메모리 소자에 연결되는 비트라인의 형상에 따라 결정될 수 있다. 보다 정확하게, 적어도 하나의 중간 배선층(1010)은 적어도 하나의 중간 베선층(1010)에 대응하는 스트링에 연결되는 비트라인의 형상에 따른 패턴으로 형성될 수 있다.10A through 10B, a pattern in which at least one intermediate wiring layer 1010 is formed in a 3D flash memory device supporting a bulk erase operation may be determined according to a shape of a bit line connected to the 3D flash memory device. have. More precisely, the at least one intermediate wiring layer 1010 may be formed in a pattern according to the shape of the bit line connected to the string corresponding to the at least one intermediate wire layer 1010.

예를 들어, 상면도인 도 10a와 같이 비트라인(1010)이 내부가 채워진 단일 라인으로 형성되는 경우, 적어도 하나의 중간 배선층(1020)은 비트라인의 형상에 따라 내부가 채워진 단일 라인으로 형성될 수 있다.For example, as shown in FIG. 10A, when the bit line 1010 is formed of a single line filled therein, the at least one intermediate wiring layer 1020 may be formed of a single line filled inside according to the shape of the bit line. Can be.

다른 예를 들면, 상면도인 도 10b와 같이 비트라인(1010)이 내부가 비워진 두 개의 라인들로 형성되는 경우, 적어도 하나의 중간 배선층(1020)은 비트라인의 형상에 따라 내부가 비워진 두 개의 라인들로 형성될 수 있다.For another example, when the bit line 1010 is formed of two empty lines, as shown in FIG. 10B, the at least one intermediate wiring layer 1020 may have two empty spaces according to the shape of the bit line. May be formed into lines.

이상, 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자에 대해 설명되었으나, 적어도 하나의 연결부는 벌크 소거 동작이 아닌, GIDL(Gate induced Drain Leakage ) 기반의 소거 동작을 지원하도록 구현될 수도 있다. 이에 대해서는 아래에서 상세히 설명하기로 한다.As described above, the 3D flash memory device supporting the bulk erase operation has been described, but the at least one connection unit may be implemented to support a gate induced drain leakage (GIDL) based erase operation instead of the bulk erase operation. This will be described in detail below.

도 11a 내지 11d는 일 실시예에 따른 GIDL 소거 동작을 지원하는 3차원 플래시 메모리 소자를 나타낸 단면도이다.11A through 11D are cross-sectional views illustrating a 3D flash memory device supporting a GIDL erase operation, according to an exemplary embodiment.

도 11a 내지 11d를 참조하면, GIDL(Gate induced Drain Leakage ) 기반의 소거 동작을 지원하는 3차원 플래시 메모리 소자(1100)는, 도 3을 참조하여 상술된 3차원 플래시 메모리 소자(300)와 동일한 구성요소 및 구조를 가지나, 적어도 하나의 연결부(1110)의 구조가 다른 것을 특징으로 한다.11A to 11D, the 3D flash memory device 1100 supporting a gate induced drain leakage (GIDL) based erase operation has the same configuration as the 3D flash memory device 300 described above with reference to FIG. 3. It has an element and a structure, but the structure of at least one connection portion 1110 is characterized in that different.

예를 들어, 도 11a와 같이 적어도 하나의 연결부(1110)는 적어도 하나의 중간 배선층(1120)의 하부에 증착된 N+층(1111) 및 N+층(1111)의 상부에 배치되며 적어도 하나의 중간 배선층(1120)에 의해 둘러싸인 채 접촉되는 N-충(1112)을 포함하는 구조로 형성될 수 있다. N-층(1112)는 채널층과 마찬가지로, N-층(1112)의 내부를 채우는 매립막과 외부를 둘러싼 측벽을 포함할 수 있다. 더 구체적인 예를 들면, N-층(1112)는 도 11a와 같이 N-층(1112)의 내부를 채우는 매립막과 외부를 둘러싼 측벽(예컨대, ONO층) 모두를 포함할 수 있으나, 이에 제한되거나 한정되지 않고, 도 11b와 같이 N-층(1112)의 내부를 채우는 매립막만을 포함할 수도 있다. 이러한 경우, 측벽은 적어도 하나의 중간배선층(1120)의 상부까지만 형성될 수 있다.For example, as shown in FIG. 11A, at least one connection 1110 is disposed on the N + layer 1111 and the N + layer 1111 deposited below the at least one intermediate wiring layer 1120 and at least one intermediate wiring layer. It may be formed into a structure including the N-worm 1112 in contact with the enclosed by (1120). Like the channel layer, the N-layer 1112 may include a buried film that fills the inside of the N-layer 1112 and a sidewall that surrounds the outside. As a more specific example, the N-layer 1112 may include both a buried film that fills the interior of the N-layer 1112 and an outer sidewall (eg, an ONO layer) as shown in FIG. 11A, but is not limited thereto. It is not limited, and may include only a buried film filling the inside of the N-layer 1112 as shown in FIG. 11B. In this case, the sidewall may be formed only up to the upper portion of the at least one intermediate wiring layer 1120.

다른 예를 들면, 도 11c와 같이 적어도 하나의 연결부(1110)는 적어도 하나의 중간 배선층(1120)의 하부에 증착된 N+층(1111) 및 N+층(1111)과 적어도 하나의 중간 배선층(1120)에 의해 둘러싸인 채 접촉되는 N-층(1112)을 포함하는 구조로 형성될 수 있다. N-층(1112)는 채널층과 마찬가지로, N-층(1112)의 내부를 채우는 매립막과 외부를 둘러싼 측벽을 포함할 수 있다. 더 구체적인 예를 들면, N-층(1112)는 도 11c와 같이 N-층(1112)의 내부를 채우는 매립막과 외부를 둘러싼 측벽(예컨대, ONO층) 모두를 포함할 수 있으나, 이에 제한되거나 한정되지 않고, 도 11d 및 11d와 같이 N-층(1112)의 내부를 채우는 매립막만을 포함할 수도 있다. 이러한 경우, 측벽은 도 11c와 같이 N+층(1111)의 상부까지만 형성되거나, 도 11d와 같이 적어도 하나의 중간배선층(1120)의 상부까지만 형성될 수 있다.For another example, as illustrated in FIG. 11C, the at least one connector 1110 may include an N + layer 1111 and an N + layer 1111 and at least one intermediate wiring layer 1120 deposited under the at least one intermediate wiring layer 1120. It may be formed into a structure including an N-layer 1112 in contact with the surrounded by. Like the channel layer, the N-layer 1112 may include a buried film that fills the inside of the N-layer 1112 and a sidewall that surrounds the outside. As a more specific example, the N-layer 1112 may include both a buried film that fills the interior of the N-layer 1112 and an outer sidewall (eg, an ONO layer) as illustrated in FIG. 11C, but is not limited thereto. It is not limited, and may include only a buried film filling the inside of the N-layer 1112 as shown in FIGS. 11D and 11D. In this case, the sidewall may be formed only up to the top of the N + layer 1111 as shown in FIG. 11C, or only up to the top of the at least one intermediate wiring layer 1120 as shown in FIG. 11D.

즉, 도 11a 내지 11d를 참조하여 상술된 적어도 하나의 연결부(1110)는, N-층(1112) 및 N+층(1111)이 서로 맞닿는 조건 아래 다양한 구조로 형성될 수 있다.That is, the at least one connector 1110 described above with reference to FIGS. 11A through 11D may be formed in various structures under the condition that the N-layer 1112 and the N + layer 1111 contact each other.

이 때, 적어도 하나의 중간 배선층(120)의 상부에 N+층(1111)이 증착되는 기존 구조인 경우 어닐링의 열처리 공정이 필수적으로 수행되어야 하며, 이로 인해 적어도 하나의 중간 배선층(1120)이 변질되거나 소실되는 문제가 발생될 수 있다. 따라서, 일 실시예에 따른 3차원 플래시 메모리 소자(1100)는 상술된 구조로 적어도 하나의 연결부(1110) 및 적어도 하나의 중간 배선층(1120)을 구현함으로써, 적어도 하나의 중간 배선층(1120)이 변질되거나 소실되는 문제를 방지할 수 있다.In this case, in the case of the existing structure in which the N + layer 1111 is deposited on the at least one intermediate wiring layer 120, an annealing heat treatment process must be essentially performed. As a result, the at least one intermediate wiring layer 1120 is deteriorated. Disappearance may occur. Accordingly, the 3D flash memory device 1100 according to an exemplary embodiment may implement at least one connection part 1110 and at least one intermediate wiring layer 1120 in the above-described structure, whereby at least one intermediate wiring layer 1120 is deteriorated. Problems that can be lost or lost.

이러한 적어도 하나의 연결부(1110)를 포함하는 3차원 플래시 메모리 소자(1100)는 벌크 기반의 소거 동작이 아닌, GIDL(Gate induced Drain Leakage ) 기반의 소거 동작을 지원할 수 있다. 보다 상세하게, 3차원 플래시 메모리 소자(1100)는 아래 표 2와 같이 상부 배선층, 적어도 하나의 중간 배선층(1120) 및 하부 배선층에 에 소거 전압 Verase(예컨대, 14V)가 인가됨으로써, GIDL 기반의 소거 동작을 수행할 수 있다.The 3D flash memory device 1100 including the at least one connector 1110 may support a gate induced drain leakage (GIDL) based erase operation, not a bulk based erase operation. In more detail, the 3D flash memory device 1100 is applied with an erase voltage V erase (eg, 14V) to the upper wiring layer, the at least one intermediate wiring layer 1120, and the lower wiring layer, as shown in Table 2 below. An erase operation may be performed.

상부 배선층Upper wiring layer Verase(14V)V erase (14V) 제1 탑 셀렉터First top selector 0V0 V 제1-1 메모리 셀의 게이트Gate of the 1-1 memory cell 0V0 V 제1-2 메모리 셀의 게이트Gate of the 1-2-1 memory cell 0V0 V 제1 바텀 셀렉터First bottom selector 0V0 V 중간 배선층Intermediate wiring layer Verase(14V)V erase (14V) 제2 탑 셀렉터Second top selector 0V0 V 제2-1 메모리 셀의 게이트Gate of the 2-1 Memory Cell 0V0 V 제2-2 메모리 셀의 게이트Gate of 2-2 Memory Cell 0V0 V 제2 바텀 셀렉터Second bottom selector 0V0 V 하부 배선층Bottom wiring layer Verase(14V)V erase (14V) 제3 탑 셀렉터3rd top selector 0V0 V 제3-1 메모리 셀의 게이트Gate of 3-1 Memory Cell 0V0 V 제3-2 메모리 셀의 게이트Gate of 3-2 Memory Cell 0V0 V 제3 바텀 셀렉터Third bottom selector 0V0 V 벌크bulk Verase(14V)V erase (14V)

도 12는 일 실시예에 따른 3차원 플래시 메모리 소자의 제조 방법을 나타낸 플로우 차트이고, 도 13 내지 22는 일 실시예에 따른 3차원 플래시 메모리 소자의 제조 방법을 설명하기 위한 도면이다.12 is a flowchart illustrating a method of manufacturing a 3D flash memory device according to an embodiment, and FIGS. 13 to 22 are views illustrating a method of manufacturing a 3D flash memory device according to an embodiment.

도 12 내지 22를 참조하면, 일 실시예에 따른 3차원 플래시 메모리 소자의 제조 방법은, 3차원 플래시 메모리 제조 시스템(이하, 제조 시스템)에 의해 수행되는 것으로, 제조 방법을 통해 제조 완료되는 3차원 플래시 메모리 소자는 도 3, 도 6 및 도 8을 참조하여 상술된 구조 및 도 11a 내지 11e를 참조하여 상술된 구조를 갖게 된다.12 to 22, a method of manufacturing a 3D flash memory device according to an embodiment is performed by a 3D flash memory manufacturing system (hereinafter, referred to as a manufacturing system), and is manufactured through a 3D manufacturing method. The flash memory device has a structure described above with reference to FIGS. 3, 6 and 8 and a structure described above with reference to FIGS. 11A through 11E.

우선, 제조 시스템은 교대로 적층된 복수의 전극층들 및 복수의 층간 절연층들, 복수의 전극층들 및 복수의 층간 절연층들을 일 방향으로 관통하도록 연장 형성되는 채널층을 포함하는 스트링이 각각 형성된 복수의 구조체들을 준비한다(1205). 예를 들어, 제조 시스템은 도 13과 같이 일 방향(도 2를 참조하여 기재된 x축의 방향)으로 연장 형성된 복수의 전극층들(1311-1, 1321-1) 및 복수의 층간 절연층들(1311-2, 1321-2)을 교대로 적층한 뒤, 교대로 적층된 복수의 전극층들(1311-1, 1321-1) 및 복수의 층간 절연층들(1311-2, 1321-2)을 관통하는 스트링 홀(String Hole)을 일 방향(도 2를 참조하여 기재된 z축의 방향)으로 연장 형성하고, 스트링 홀에 채널층(1311-3, 1321-3)을 형성하여 스트링(1311, 1321)이 각각 형성된 복수의 구조체들(1310, 1320)을 제작 및 준비할 수 있다.First, a manufacturing system includes a plurality of strings each including a plurality of electrode layers stacked alternately and a plurality of interlayer insulating layers, a plurality of electrode layers, and a channel layer extending to pass through the plurality of interlayer insulating layers in one direction. Prepare the structures of (1205). For example, the manufacturing system includes a plurality of electrode layers 11311-1 and 1321-1 and a plurality of interlayer insulating layers 1131-1 extending in one direction (the direction of the x-axis described with reference to FIG. 2) as shown in FIG. 2 and 1321-2 are alternately stacked, and the strings pass through the plurality of electrode layers 1311-1 and 1321-1 and the plurality of interlayer insulating layers 1311-2 and 1321-2 that are alternately stacked. String holes are formed extending in one direction (the z-axis direction described with reference to FIG. 2), and channel layers 1311-3 and 1321-3 are formed in the string holes to form strings 1311 and 1321, respectively. A plurality of structures 1310 and 1320 may be manufactured and prepared.

이어서, 제조 시스템은 도 14와 같이 기판(1400)의 베이스 층(1410)의 적어도 일부를 식각하여 적어도 세 개 이상의 플러그 홀들(1411, 1412, 1413)을 형성한다(1210). 이 때, 제조 시스템은 기판(1400) 상 동일 선상에 세 개 이상의 플러그 홀들(1411, 1412, 1413)을 형성할 수 있다.Subsequently, the manufacturing system etches at least a portion of the base layer 1410 of the substrate 1400 to form at least three or more plug holes 1411, 1412, 1413, as shown in FIG. 14 (1210). In this case, the manufacturing system may form three or more plug holes 1411, 1412, and 1413 on the same line on the substrate 1400.

그 다음, 제조 시스템은 도 15와 같이 적어도 세 개 이상의 플러그 홀 들(1421, 1422, 1423) 각각에 메탈 플러그(1510, 1520, 1530)를 증착한다(1215). 여기서, 세 개 이상의 플러그 홀들(1411, 1412, 1413)이 기판(1400) 상 동일 선상에 형성되었기 때문에, 세 개 이상의 플러그 홀들(1411, 1412, 1413)에 증착되는 메탈 플러그들(1510, 1520, 1530) 역시 기판(1400) 상 동일 선상에 위치하게 된다.Next, the manufacturing system deposits 1215 metal plugs 1510, 1520, and 1530 in each of at least three or more plug holes 1421, 1422, and 1423 as shown in FIG. 15. Here, since three or more plug holes 1411, 1412, and 1413 are formed on the same line on the substrate 1400, metal plugs 1510, 1520, and the like that are deposited in the three or more plug holes 1411, 1412, and 1413. 1530 is also positioned on the same line on the substrate 1400.

그 다음, 제조 시스템은 적어도 세 개 이상의 메탈 플러그들(1510, 1520, 1530) 중 어느 하나의 메탈 플러그(1510)와 연결되도록 하부 배선층을 생성한다(1220). 예를 들어, 제조 시스템은 도 16과 같이 제1 메탈 플러그(1510), 제2 메탈 플러그(1520) 및 제3 메탈 플러그(1530) 중 제1 메탈 플러그(1510)와 연결되도록 일 방향(도 2를 참조하여 기재된 y축의 방향)으로 하부 배선층(1610)을 연장 형성할 수 있다.Next, the manufacturing system creates a lower wiring layer 1220 to be connected to the metal plug 1510 of at least three or more metal plugs 1510, 1520, and 1530. For example, the manufacturing system may be connected to the first metal plug 1510 of the first metal plug 1510, the second metal plug 1520, and the third metal plug 1530 as shown in FIG. 16 (FIG. 2). The lower wiring layer 1610 can be formed to extend in the direction of the y-axis described with reference to FIG.

그 다음, 제조 시스템은 하부 배선층(1610)의 상부에 복수의 구조체들(1310, 1320) 중 어느 하나의 구조체(1110)를 적층한다(1025). 예를 들어, 제조 시스템은 도 13과 같이 준비된 복수의 구조체들(1310, 1320) 중 제1 구조체(1310)를 도 17과 같이 하부 배선층(1610)의 상부에 적층할 수 있다.Next, the manufacturing system stacks 1025 one of the structures 1110 of the plurality of structures 1310 and 1320 on top of the lower wiring layer 1610. For example, the manufacturing system may stack the first structure 1310 of the plurality of structures 1310 and 1320 prepared as shown in FIG. 13 on the lower wiring layer 1610 as shown in FIG. 17.

그 다음, 제조 시스템은 하부 배선층(1610)의 상부에 적층된 어느 하나의 구조체(1310)에 적어도 세 개 이상의 메탈 플러그들(1510, 1520, 1530) 중 어느 하나의 메탈 플러그(1510)를 제외한 나머지 메탈 플러그들(1520, 1530)과 연결되는 연결 플러그들을 일 방향으로 연장 형성한다(1230). 예를 들어, 제조 시스템은 도 18과 같이 제1 메탈 플러그(1510), 제2 메탈 플러그(1520) 및 제3 메탈 플러그(1530) 중 하부 배선층(1610)과 연결된 제1 메탈 플러그(1510)를 제외한 나머지 메탈 플러그들(1520, 1530)과 연결되는 연결 플러그들(1810, 1820)을 제1 구조체(1310)에 일 방향(도 2를 참조하여 기재된 z축의 방향)으로 연장 형성할 수 있다.The fabrication system is then left on any structure 1310 stacked on top of the lower wiring layer 1610 except for the metal plug 1510 of any one of the at least three metal plugs 1510, 1520, 1530. Connection plugs connected to the metal plugs 1520 and 1530 extend in one direction (1230). For example, the manufacturing system may include a first metal plug 1510 connected to the lower wiring layer 1610 among the first metal plug 1510, the second metal plug 1520, and the third metal plug 1530, as shown in FIG. 18. The connection plugs 1810 and 1820 connected to the remaining metal plugs 1520 and 1530 may be extended to the first structure 1310 in one direction (the z-axis direction described with reference to FIG. 2).

그 다음, 제조 시스템은, 연결 플러그들(1810, 1820) 중 어느 하나의 연결 플러그(1810)와 연결되도록 적어도 하나의 중간 배선층을 생성한다(1235). 예를 들어, 제조 시스템은 도 19와 같이 제1 연결 플러그(1680) 및 제2 연결 플러그(1820) 중 제1 연결 플러그(1810)와 연결되도록 일 방향(도 2를 참조하여 기재된 y축의 방향)으로 적어도 하나의 중간 배선층(1910)을 연장 형성할 수 있다.The manufacturing system then creates 1235 at least one intermediate wiring layer to connect with the connection plug 1810 of either of the connection plugs 1810, 1820. For example, the manufacturing system is in one direction (the direction of the y-axis described with reference to FIG. 2) to be connected to the first connecting plug 1810 of the first connecting plug 1680 and the second connecting plug 1820 as shown in FIG. 19. At least one intermediate wiring layer 1910 may be formed to extend.

이 때, 제조 시스템은, 1235 단계에서 적어도 하나의 중간 배선층(1910) 내에 적어도 하나의 연결부를 형성할 수 있다. 구체적으로, 제조 시스템은 적어도 하나의 중간 배선층(1910)의 하부에 위치하는 어느 하나의 구조체(1310)에 포함되는 채널층(1311-3)과 적어도 하나의 중간 배선층(1910)의 상부에 위치할 나머지 하나의 구조체(1320)에 포함되는 채널층(1321-3)을 서로 연결시켜주는 적어도 하나의 연결부(1911)를 적어도 하나의 중간 배선층(1910) 내에 형성할 수 있다.In this case, the manufacturing system may form at least one connection in the at least one intermediate wiring layer 1910 in operation 1235. In detail, the manufacturing system may be positioned above the channel layer 1311-3 and the at least one intermediate wiring layer 1910 included in any one structure 1310 positioned below the at least one intermediate wiring layer 1910. At least one connecting portion 1911 connecting the channel layers 1321-3 included in the other structure 1320 may be formed in the at least one intermediate wiring layer 1910.

특히, 제조 시스템이 1235 단계에서 적어도 하나의 중간 배선층(1910) 내에 적어도 하나의 연결부를 어떤 구조로 형성하냐에 따라, 제조 완료되는 3차원 플래시 메모리 소자는 벌크 기반의 소거 동작 또는 GIDL 기반의 소거 동작 중 어느 하나를 지원하게 될 수 있다. 이에 대한 상세한 설명은 도 23 내지 27을 참조하여 기재하기로 한다.In particular, according to the structure in which the manufacturing system forms the at least one connection in the at least one intermediate wiring layer 1910 in step 1235, the fabricated three-dimensional flash memory device is a bulk based erase operation or a GIDL based erase operation. Any one of them may be supported. Detailed description thereof will be described with reference to FIGS. 23 to 27.

또한, 제조 시스템은 1235 단계에서 스트링에 연결되는 비트라인의 형상에 따른 패턴으로 적어도 하나의 중간 배선층(1910)을 형성할 수 있다.In operation 1235, the manufacturing system may form the at least one intermediate wiring layer 1910 in a pattern according to the shape of the bit line connected to the string.

그 다음, 제조 시스템은, 적어도 하나의 중간 배선층(1910)의 상부에 복수의 구조체들(1310, 1320) 중 하부 배선층(1610)의 상부에 적층된 구조체(1310)를 제외한 나머지 하나의 구조체(1320)를 적층한다(1240). 예를 들어, 제조 시스템은 도 13과 같이 준비된 복수의 구조체들(1310, 1320) 중 제2 구조체(1320)를 도 20과 같이 적어도 하나의 중간 배선층(1910)의 상부에 적층할 수 있다.Next, the manufacturing system includes one structure 1320 except the structure 1310 stacked on top of the lower wiring layer 1610 among the plurality of structures 1310 and 1320 on the at least one intermediate wiring layer 1910. ) Are stacked (1240). For example, the manufacturing system may stack the second structure 1320 of the plurality of structures 1310 and 1320 prepared as shown in FIG. 13 on the at least one intermediate wiring layer 1910 as shown in FIG. 20.

그 다음, 제조 시스템은 적어도 하나의 중간 배선층(1910)의 상부에 적층된 나머지 하나의 구조체(1320)에 나머지 메탈 플러그들(1520, 1530) 중 적어도 하나의 중간 배선층(1910)과 연결된 메탈 플러그(1520)를 제외한 메탈 플러그(1530)와 연결되는 연결 플러그를 일 방향으로 연장 형성한다(1245). 예를 들어, 제조 시스템은 도 21과 같이 제2 메탈 플러그(1520) 및 제3 메탈 플러그(1530) 중 적어도 하나의 중간 배선층(1910)과 연결된 제2 메탈 플러그(1520)를 제외한 제3 메탈 플러그(1530)와 연결되는 연결 플러그(2110)를 일 방향(도 2를 참조하여 기재된 z축의 방향)으로 연장 형성할 수 있다.Next, the manufacturing system includes a metal plug connected to at least one intermediate wiring layer 1910 of the remaining metal plugs 1520 and 1530 on the other structure 1320 stacked on the at least one intermediate wiring layer 1910. A connection plug connected to the metal plug 1530 except for 1520 is extended in one direction (1245). For example, the manufacturing system may include a third metal plug except for a second metal plug 1520 connected to at least one intermediate wiring layer 1910 of the second metal plug 1520 and the third metal plug 1530, as shown in FIG. 21. The connection plug 2110 connected to the 1530 may be extended in one direction (the direction of the z-axis described with reference to FIG. 2).

그 후, 제조 시스템은, 연결 플러그(2110)와 연결되도록 상부 배선층을 생성한다(1250). 예를 들어, 제조 시스템은 도 22와 같이 연결 플러그(2110)와 연결되도록 일 방향(도 2를 참조하여 기재된 y축의 방향)으로 상부 배선층(2210)을 연장 형성할 수 있다.Thereafter, the manufacturing system creates an upper wiring layer 1250 to be connected with the connecting plug 2110. For example, the manufacturing system may extend the upper wiring layer 2210 in one direction (the y-axis direction described with reference to FIG. 2) to be connected to the connection plug 2110 as shown in FIG. 22.

특히, 제조 시스템은, 1220 단계에서 생성하는 하부 배선층(1610), 1235 단계에서 생성하는 적어도 하나의 중간 배선층(1910) 및 1250 단계에서 생성하는 상부 배선층(2210)이 연장 형성되는 길이를 서로 다르도록 함으로써, 하부 배선층(1610), 적어도 하나의 중간 배선층(1910) 및 상부 배선층(2210)이 역계단 형상을 갖게 할 수 있다. 일례로, 제조 시스템은, 하부 배선층(1610)을 가장 짧게 연장 형성하고, 적어도 하나의 중간 배선층(1910)을 그 다음으로 짧게 연장 형성하며, 상부 배선층(2210)을 가장 길게 연장 형성함으로써, 상부 배선층(2210), 적어도 하나의 중간 배선층(1910) 및 하부 배선층(1610)의 순서로 연장 형성되는 길이가 짧아지도록 할 수 있다.In particular, the manufacturing system may have different lengths in which the lower interconnection layer 1610 generated in operation 1220, the at least one intermediate interconnection layer 1910 generated in operation 1235, and the upper interconnection layer 2210 generated in operation 1250 are different from each other. As a result, the lower wiring layer 1610, the at least one intermediate wiring layer 1910, and the upper wiring layer 2210 can have a reverse staircase shape. In one example, the manufacturing system extends the lower wiring layer 1610 to the shortest, the at least one intermediate wiring layer 1910 to the shortest to the next, and the upper wiring layer 2210 to extend the longest to form the upper wiring layer. The length extending in the order of 2210, the at least one intermediate wiring layer 1910, and the lower wiring layer 1610 may be shortened.

이러한 역계단 형상으로 인하여, 상부 배선층(2210), 적어도 하나의 중간 배선층(1910) 및 하부 배선층(1610)이 단일 기판(1400) 상 동일 선상에 형성되는 플러그들(1411, 1412, 1413)에 각각 연결됨으로써, 제조되는 3차원 플래시 메모리 소자는 집적화 및 소형화될 수 있으며, 전술된 바와 같이 복잡도가 매우 낮은 간단한 배선 공정만을 통하여 제조될 수 있다.Due to this reverse step shape, the upper wiring layer 2210, the at least one intermediate wiring layer 1910, and the lower wiring layer 1610 are formed on the plugs 1411, 1412, and 1413 formed on the same line on the single substrate 1400, respectively. By being connected, the manufactured three-dimensional flash memory device can be integrated and miniaturized, and can be manufactured only through a simple wiring process having a very low complexity as described above.

이상, 적어도 하나의 중간 배선층(1910)이 하나 포함되는 3차원 메모리 소자의 제조 방법이 설명되었으나, 적어도 하나의 중간 배선층(1910)이 복수 개 포함되는 경우 역시 상술된 단계들을 기반으로 제조될 수 있다.As described above, a method of manufacturing a 3D memory device including at least one intermediate wiring layer 1910 has been described. However, when a plurality of at least one intermediate wiring layer 1910 is included, the method may be manufactured based on the above-described steps. .

도 23 내지 27은 일 실시예에 따른 3차원 플래시 메모리 소자의 제조 방법에서 적어도 하나의 연결부를 형성하는 과정의 세부 공정을 설명하기 위한 도면이다.23 to 27 illustrate a detailed process of forming at least one connection part in a method of manufacturing a 3D flash memory device according to an exemplary embodiment.

제조 시스템은 적어도 하나의 중간 배선층(1910) 내에 적어도 하나의 연결부(1911)를 형성하는 과정을 아래 예시들과 같은 세부 공정을 거쳐 수행할 수 있다. 그러나 적어도 하나의 연결부(1911)는 후술되는 예시들로 그 제조 공정이 제한되거나 한정되지 않고, 적어도 하나의 중간 배선층(1910) 내에 위치한 채, 적어도 하나의 중간 배선층(1910)의 하부에 위치하는 어느 하나의 구조체(1310)에 포함되는 채널층(1311-3)과 적어도 하나의 중간 배선층(1910)의 상부에 위치할 나머지 하나의 구조체(1320)에 포함되는 채널층(1321-3)을 서로 연결시켜주는 구조를 갖도록 하는 다양한 공정을 통해 수행될 수 있다. 이러한 구조는, 적어도 하나의 연결부(1911)를 통해 벌크 기반의 소거 동작을 지원하기 위한 것으로, 도 23 내지 26을 참조하여 설명된다.The manufacturing system may perform the process of forming the at least one connector 1911 in the at least one intermediate wiring layer 1910 through a detailed process as shown in the following examples. However, the at least one connector 1911 is not limited or limited to the manufacturing process of the following examples, and is located in the lower portion of the at least one intermediate wiring layer 1910 while being located in the at least one intermediate wiring layer 1910. The channel layer 1311-3 included in one structure 1310 and the channel layer 1321-3 included in the other structure 1320 to be positioned above the at least one intermediate wiring layer 1910 are connected to each other. It can be carried out through a variety of processes to have a structure that allows. This structure is to support a bulk-based erase operation through at least one connector 1911, and is described with reference to FIGS. 23 to 26.

일례로 도 23을 참조하면, 제조 시스템은 적어도 하나의 중간 배선층(1910) 중 적어도 하나의 중간 배선층(1910)의 하부에 위치하는 어느 하나의 구조체(1310)에 포함되는 채널층(1311-3)과 접촉되는 영역(1912)을 식각한 뒤, 식각된 영역(1912)에 N-층(1911-1) 및 N-층(1911-1)을 둘러싼 채 적어도 하나의 중간 배선층(1910)에 접촉되는 N+층(1911-2)을 포함하는 적어도 하나의 연결부(1911)를 형성할 수 있다.As an example, referring to FIG. 23, a manufacturing system includes a channel layer 1311-3 included in any one structure 1310 positioned below at least one intermediate wiring layer 1910 of at least one intermediate wiring layer 1910. After etching the region 1912 in contact with the at least one intermediate wiring layer 1910 surrounding the N-layer 1911-1 and the N-layer 1911-1 in the etched region 1912. At least one connector 1911 including the N + layer 1911-2 may be formed.

다른 예를 들어 도 24를 참조하면, 제조 시스템은 적어도 하나의 중간 배선층(1910) 중 적어도 하나의 중간 배선층(1910)의 하부에 위치하는 어느 하나의 구조체(1310)에 포함되는 채널층(1311-3)과 접촉되는 영역(1912)을 식각한 뒤, 식각된 영역(1912)에 적어도 하나의 중간 배선층(1910)에 의해 둘러싸인 채 접촉되는 N-층을 포함하는 적어도 하나의 연결부(1911)를 형성할 수 있다.For another example, referring to FIG. 24, a manufacturing system includes a channel layer 1131-1 included in any one structure 1310 positioned below at least one intermediate wiring layer 1910 of at least one intermediate wiring layer 1910. After etching the region 1912 in contact with 3), at least one connection 1911 is formed in the etched region 1912 including an N-layer in contact surrounded by at least one intermediate wiring layer 1910. can do.

또 다른 예를 들어 도 25를 참조하면, 제조 시스템은 적어도 하나의 중간 배선층(1910) 중 적어도 하나의 중간 배선층(1910)의 하부에 위치하는 어느 하나의 구조체(1310)에 포함되는 채널층(1311-3)과 접촉되는 영역(1912)을 식각한 뒤, 식각된 영역(1912)에 적어도 하나의 중간 배선층(1910)에 의해 둘러싸인 채 접촉되는 N+층을 포함하는 적어도 하나의 연결부(1911)를 형성할 수 있다.For another example, referring to FIG. 25, a manufacturing system may include a channel layer 1311 included in any one structure 1310 positioned below at least one intermediate wiring layer 1910 of at least one intermediate wiring layer 1910. After etching the region 1912 in contact with -3), at least one connection 1911 is formed in the etched region 1912 including an N + layer surrounded by at least one intermediate wiring layer 1910. can do.

반면에, 도 26 내지 27을 참조하여 후술되는 구조의 적어도 하나의 연결부(2610)는, 3차원 플래시 메모리 소자로 하여금 GIDL 기반의 소거 동작을 지원하는 구조로 아래의 예시와 같이 제조될 수 있다.On the other hand, at least one connector 2610 having a structure described below with reference to FIGS. 26 to 27 may be manufactured as a structure that supports a 3D flash memory device to support a GIDL-based erase operation, as shown below.

예를 들어, 도 26을 살펴보면, 제조 시스템은 N+층(2611)이 하부에 증착된 적어도 하나의 중간 배선층(1910)을 생성하고, 적어도 하나의 중간 배선층(1910) 중 적어도 하나의 중간 배선층(1910)의 하부에 위치하는 어느 하나의 구조체(1310)에 포함되는 채널층(1311-3)과 접촉되는 영역(1912)을 식각한 뒤, 식각된 영역(1912)에 적어도 하나의 중간 배선층(1910)에 의해 둘러싸인 채 접촉되는 N-충(2612)을 형성함으로써, 적어도 하나의 연결부(2610)를 형성할 수 있다.For example, referring to FIG. 26, the manufacturing system creates at least one intermediate wiring layer 1910 with an N + layer 2611 deposited thereon, and at least one intermediate wiring layer 1910 of the at least one intermediate wiring layer 1910. After etching the region 1912 in contact with the channel layer 1311-3 included in any one structure 1310 disposed below the substrate 13, at least one intermediate wiring layer 1910 in the etched region 1912. By forming the N-worm 2612 in contact surrounded by it, at least one connection 2610 can be formed.

다른 예를 들면, 제조 시스템은 도 27과 같이 N+층(2711)이 하부에 증착된 적어도 하나의 중간 배선층(1910)을 생성하고, 적어도 하나의 중간 배선층(1910) 및 N+층(2711) 각각에서 중 적어도 하나의 중간 배선층(1910)의 하부에 위치하는 어느 하나의 구조체(1310)에 포함되는 채널층(1311-3)에 대응하는 영역(1912, 1913)을 식각한 뒤, 식각된 영역(1912, 1913)에 N+층(2711)과 적어도 하나의 중간 배선층(1910)에 의해 둘러싸인 채 접촉되는 N-충(2712)을 형성함으로써, 적어도 하나의 연결부(2710)를 형성할 수 있다.For another example, the manufacturing system creates at least one intermediate wiring layer 1910 with an N + layer 2711 deposited thereon, as shown in FIG. 27, in each of the at least one intermediate wiring layer 1910 and the N + layer 2711. After etching the regions 1912 and 1913 corresponding to the channel layer 1311-3 included in any one structure 1310 positioned below the at least one intermediate wiring layer 1910, the etched region 1912. At least one connection part 2710 may be formed by forming the N-chamber 2712 in contact with the N + layer 2711 and the at least one intermediate wiring layer 1910.

따라서, 이러한 구조로 형성되는 적어도 하나의 연결부(2610, 2710)를 통해 3차원 플래시 메모리 소자에서 GIDL 기반의 소거 동작이 지원될 수 있다.Therefore, the GIDL-based erase operation may be supported in the 3D flash memory device through at least one connection part 2610 and 2710 having such a structure.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.Although the embodiments have been described by the limited embodiments and the drawings as described above, various modifications and variations are possible to those skilled in the art from the above description. For example, the described techniques may be performed in a different order than the described method, and / or components of the described systems, structures, devices, circuits, etc. may be combined or combined in a different manner than the described method, or other components. Or even if replaced or replaced by equivalents, an appropriate result can be achieved.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents to the claims are within the scope of the claims that follow.

Claims (23)

일 방향으로 연장 형성되는 채널층과 상기 채널층에 대해 수직적으로 적층되는 복수의 전극층들을 포함하는 스트링;
상기 스트링의 상부에 배치되는 상부 배선층;
상기 스트링의 중간 영역에서 상기 채널층을 관통하며 상기 복수의 전극층들 사이에 배치되는 적어도 하나의 중간 배선층;
상기 스트링의 하부에 배치되는 하부 배선층; 및
상기 적어도 하나의 중간 배선층 내에 형성되어 상기 적어도 하나의 중간 배선층에 의해 분할되는 적어도 두 개의 채널층들을 서로 연결시켜주는 적어도 하나의 연결부
를 포함하는 3차원 플래시 메모리 소자.A string including a channel layer extending in one direction and a plurality of electrode layers stacked vertically with respect to the channel layer;
An upper wiring layer disposed on the string;
At least one intermediate wiring layer penetrating the channel layer in the middle region of the string and disposed between the plurality of electrode layers;
A lower wiring layer disposed under the string; And
At least one connection part formed in the at least one intermediate wiring layer to connect at least two channel layers divided by the at least one intermediate wiring layer to each other;
Three-dimensional flash memory device comprising a. 제1항에 있어서,
상기 적어도 하나의 연결부는,
N-층 및 상기 N-층을 둘러싼 채 상기 적어도 하나의 중간 배선층과 접촉되는 N+층을 포함하는, 3차원 플래시 메모리 소자.The method of claim 1,
The at least one connection portion,
And an N + layer in contact with said at least one intermediate wiring layer surrounding said N-layer. 제1항에 있어서,
상기 적어도 하나의 연결부는,
상기 적어도 하나의 중간 배선층에 의해 둘러싸인 채 접촉되는 N-층을 포함하는, 3차원 플래시 메모리 소자.The method of claim 1,
The at least one connection portion,
And an N-layer contacted and surrounded by the at least one intermediate wiring layer. 제1항에 있어서,
상기 적어도 하나의 연결부는,
상기 적어도 하나의 중간 배선층에 의해 둘러싸인 채 접촉되는 N+층을 포함하는, 3차원 플래시 메모리 소자.The method of claim 1,
The at least one connection portion,
And an N + layer contacted while surrounded by the at least one intermediate wiring layer. 제1항에 있어서,
상기 3차원 플래시 메모리 소자는,
P형의 벌크 및 N+의 컨택트를 포함하는 기판 상에 제조되어, 상기 적어도 하나의 연결부에 의해 서로 연결된 상기 적어도 두 개의 채널층들이 상기 벌크와 연결됨에 따라 벌크 소거 동작을 지원하는, 3차원 플래시 메모리 소자.The method of claim 1,
The three-dimensional flash memory device,
A three-dimensional flash memory fabricated on a substrate comprising a P-type bulk and an N + contact to support a bulk erase operation as the at least two channel layers connected to each other by the at least one connection are connected to the bulk device. 제1항에 있어서,
상기 적어도 하나의 연결부는,
상기 적어도 하나의 중간 배선층의 하부에 증착된 N+층 및 상기 N+층의 상부에 배치되며 상기 적어도 하나의 중간 배선층에 의해 둘러싸인 채 접촉되는 N-층을 포함하는, 3차원 플래시 메모리 소자.The method of claim 1,
The at least one connection portion,
And an N + layer deposited below the at least one intermediate interconnection layer and an N-layer disposed over the N + layer and surrounded and contacted by the at least one intermediate interconnection layer. 제1항에 있어서,
상기 적어도 하나의 연결부는,
상기 적어도 하나의 중간 배선층의 하부에 증착된 N+층 및 상기 N+층과 상기 적어도 하나의 중간 배선층에 의해 둘러싸인 채 접촉되는 N-층을 포함하는, 3차원 플래시 메모리 소자.The method of claim 1,
The at least one connection portion,
And an N + layer deposited under the at least one intermediate wiring layer and an N-layer in contact with the N + layer surrounded by the at least one intermediate wiring layer. 제1항에 있어서,
상기 적어도 하나의 중간 배선층은,
상기 스트링에 연결되는 비트라인의 형상에 따른 패턴으로 형성되는 3차원 플래시 메모리 소자.The method of claim 1,
The at least one intermediate wiring layer,
3D flash memory device formed in a pattern according to the shape of the bit line connected to the string. 제1항에 있어서,
상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은,
연장 형성되는 길이가 서로 다르도록 역계단 형상으로 형성되는, 3차원 플래시 메모리 소자.The method of claim 1,
The upper wiring layer, the at least one intermediate wiring layer and the lower wiring layer,
The three-dimensional flash memory device, which is formed in a reverse staircase shape so that the length is extended to each other. 제9항에 있어서,
상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은,
상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층의 순서로 각각 연장 형성되는 길이가 짧아지는, 3차원 플래시 메모리 소자.The method of claim 9,
The upper wiring layer, the at least one intermediate wiring layer and the lower wiring layer,
3. The three-dimensional flash memory device of claim 1, wherein the length of each of the upper wiring layers, the at least one intermediate wiring layer, and the lower wiring layer is elongated. 제9항에 있어서,
상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은,
상기 역계단 형상으로 형성됨으로써, 단일 기판 상 동일 선상에 형성되는 플러그들에 각각 연결되는, 3차원 플래시 메모리 소자.The method of claim 9,
The upper wiring layer, the at least one intermediate wiring layer and the lower wiring layer,
3. The three-dimensional flash memory device of claim 3, wherein the three-dimensional flash memory device is connected to plugs formed in the same line on a single substrate. 제1항에 있어서,
상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층 각각은,
드레인 전극 또는 소스 전극 중 어느 하나로 적응적으로 사용되는, 3차원 플래시 메모리 소자.The method of claim 1,
Each of the upper wiring layer, the at least one intermediate wiring layer and the lower wiring layer,
3D flash memory device, adaptively used as either a drain electrode or a source electrode. 제12항에 있어서,
상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층 각각은,
제어하고자 하는 메모리 셀을 사이에 두는 다른 배선층이 상기 드레인 전극 또는 상기 소스 전극 중 어느 하나로 사용됨에 응답하여, 상기 드레인 전극 또는 상기 소스 전극 중 상기 다른 배선층이 사용되는 어느 하나를 제외한 나머지 하나로 적응적으로 사용되는, 3차원 플래시 메모리 소자.The method of claim 12,
Each of the upper wiring layer, the at least one intermediate wiring layer and the lower wiring layer,
In response to the other wiring layer sandwiching the memory cell to be controlled being used as either the drain electrode or the source electrode, one of the drain electrode or the source electrode is adaptively used as the other one except the one in which the other wiring layer is used. Used, a three-dimensional flash memory device. 제1항에 있어서,
상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층 각각은,
상기 복수의 전극층들이 연장 형성되는 방향에 직교하는 방향으로 연장 형성되는, 3차원 플래시 메모리 소자.The method of claim 1,
Each of the upper wiring layer, the at least one intermediate wiring layer and the lower wiring layer,
And extending in a direction perpendicular to a direction in which the plurality of electrode layers extend. 교대로 적층된 복수의 전극층들 및 복수의 층간 절연층들, 상기 복수의 전극층들 및 상기 복수의 층간 절연층들을 일 방향으로 관통하도록 연장 형성되는 채널층을 포함하는 스트링이 각각 형성된 복수의 구조체들을 준비하는 단계;
기판의 베이스 층의 적어도 일부를 식각하여 적어도 세 개 이상의 플러그 홀들을 형성하는 단계;
상기 적어도 세 개 이상의 플러그 홀들 각각에 메탈 플러그를 증착하는 단계;
적어도 세 개 이상의 메탈 플러그들 중 어느 하나의 메탈 플러그와 연결되도록 하부 배선층을 생성하는 단계;
상기 하부 배선층의 상부에 상기 복수의 구조체들 중 어느 하나의 구조체를 적층하는 단계;
상기 어느 하나의 구조체에 상기 적어도 세 개 이상의 메탈 플러그들 중 어느 하나의 메탈 플러그를 제외한 나머지 메탈 플러그들과 연결되는 연결 플러그들을 상기 일 방향으로 연장 형성하는 단계;
상기 연결 플러그들 중 어느 하나의 연결 플러그와 연결되도록 적어도 하나의 중간 배선층을 생성하는 단계;
상기 적어도 하나의 중간 배선층의 상부에 상기 복수의 구조체들 중 상기 어느 하나의 구조체를 제외한 나머지 하나의 구조체를 적층하는 단계;
상기 나머지 하나의 구조체에 상기 나머지 메탈 플러그들 중 상기 적어도 하나의 중간 배선층과 연결된 메탈 플러그를 제외한 메탈 플러그와 연결되는 연결 플러그를 상기 일 방향으로 연장 형성하는 단계; 및
상기 연결 플러그와 연결되도록 상부 배선층을 생성하는 단계
를 포함하고,
상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은,
연장 형성되는 길이가 서로 다르도록 역계단 형상을 갖는, 3차원 플래시 메모리 소자의 제조 방법.A plurality of structures each formed of a string including a plurality of electrode layers and a plurality of interlayer insulating layers, the plurality of electrode layers and a channel layer extending to pass in one direction through the plurality of electrode layers stacked alternately Preparing;
Etching at least a portion of the base layer of the substrate to form at least three or more plug holes;
Depositing a metal plug in each of the at least three plug holes;
Generating a lower wiring layer to be connected to any one of at least three metal plugs;
Stacking any one of the plurality of structures on the lower wiring layer;
Extending connection plugs connected to the metal plugs other than the metal plug of any one of the at least three metal plugs in the one direction in the one structure;
Generating at least one intermediate wiring layer to be connected to any one of the connection plugs;
Stacking one structure other than the one of the plurality of structures on the at least one intermediate wiring layer;
Extending a connection plug connected to the metal plug except for the metal plug connected to the at least one intermediate wiring layer among the remaining metal plugs in the one direction on the other structure; And
Generating an upper wiring layer to be connected to the connection plug;
Including,
The upper wiring layer, the at least one intermediate wiring layer and the lower wiring layer,
A method of manufacturing a three-dimensional flash memory device having an inverted staircase shape such that lengths extending from one another are different from each other. 제15항에 있어서,
상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은,
상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층의 순서로 각각 연장 형성되는 길이가 짧아지는, 3차원 플래시 메모리 소자의 제조 방법.The method of claim 15,
The upper wiring layer, the at least one intermediate wiring layer and the lower wiring layer,
The length of each extending in the order of the upper wiring layer, the at least one intermediate wiring layer and the lower wiring layer is shortened, the manufacturing method of the three-dimensional flash memory device. 제15항에 있어서,
상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은,
상기 역계단 형상으로 생성됨으로써, 상기 기판 상 동일 선상에 형성된 상기 메탈 플러그들에 각각 연결되는, 3차원 플래시 메모리 소자의 제조 방법.The method of claim 15,
The upper wiring layer, the at least one intermediate wiring layer and the lower wiring layer,
The method of claim 3, wherein the three-dimensional flash memory device is connected to the metal plugs formed on the same line on the substrate. 제15항에 있어서,
상기 적어도 하나의 중간 배선층을 생성하는 단계는,
상기 적어도 하나의 중간 배선층 내에 상기 적어도 하나의 중간 배선층의 하부에 위치하는 상기 어느 하나의 구조체에 포함되는 채널층과 상기 적어도 하나의 중간 배선층의 상부에 위치하는 상기 나머지 하나의 구조체에 포함되는 채널층을 서로 연결시켜주는 적어도 하나의 연결부를 형성하는 단계
를 포함하는 3차원 플래시 메모리 소자의 제조 방법.The method of claim 15,
Generating the at least one intermediate wiring layer,
A channel layer included in the one structure located below the at least one intermediate wiring layer in the at least one intermediate wiring layer and a channel layer included in the other structure located above the at least one intermediate wiring layer Forming at least one connecting portion connecting the two to each other
Method of manufacturing a three-dimensional flash memory device comprising a. 제18항에 있어서,
상기 적어도 하나의 연결부를 형성하는 단계는,
상기 적어도 하나의 중간 배선층 중 상기 적어도 하나의 중간 배선층의 하부에 위치하는 상기 어느 하나의 구조체에 포함되는 채널층과 접촉되는 영역을 식각하는 단계; 및
상기 식각된 영역에 N-층 및 상기 N-층을 둘러싼 채 상기 적어도 하나의 중간 배선층과 접촉되는 N+층을 포함하는 상기 적어도 하나의 연결부를 형성하는 단계
를 포함하는 3차원 플래시 메모리 소자의 제조 방법.The method of claim 18,
Forming the at least one connection unit,
Etching an area of the at least one intermediate interconnection layer in contact with a channel layer included in the one structure below the at least one intermediate interconnection layer; And
Forming said at least one connection in said etched region comprising an N-layer and an N + layer in contact with said at least one intermediate wiring layer surrounding said N-layer;
Method of manufacturing a three-dimensional flash memory device comprising a. 제18항에 있어서,
상기 적어도 하나의 연결부를 형성하는 단계는,
상기 적어도 하나의 중간 배선층 중 상기 적어도 하나의 중간 배선층의 하부에 위치하는 상기 어느 하나의 구조체에 포함되는 채널층과 접촉되는 영역을 식각하는 단계; 및
상기 식각된 영역에 상기 적어도 하나의 중간 배선층에 의해 둘러싸인 채 접촉되는 N-층을 포함하는 상기 적어도 하나의 연결부를 형성하는 단계
를 포함하는 3차원 플래시 메모리 소자의 제조 방법.The method of claim 18,
Forming the at least one connection unit,
Etching an area of the at least one intermediate interconnection layer in contact with a channel layer included in the one structure below the at least one intermediate interconnection layer; And
Forming at least one connection in the etched region, the at least one connection comprising an N-layer contacted by the at least one intermediate wiring layer;
Method of manufacturing a three-dimensional flash memory device comprising a. 제18항에 있어서,
상기 적어도 하나의 연결부를 형성하는 단계는,
상기 적어도 하나의 중간 배선층 중 상기 적어도 하나의 중간 배선층의 하부에 위치하는 상기 어느 하나의 구조체에 포함되는 채널층과 접촉되는 영역을 식각하는 단계; 및
상기 식각된 영역에 상기 적어도 하나의 중간 배선층에 의해 둘러싸인 채 접촉되는 N+층을 포함하는 상기 적어도 하나의 연결부를 형성하는 단계
를 포함하는 3차원 플래시 메모리 소자의 제조 방법.The method of claim 18,
Forming the at least one connection unit,
Etching an area of the at least one intermediate interconnection layer in contact with a channel layer included in the one structure below the at least one intermediate interconnection layer; And
Forming at least one connection in the etched region, the at least one connection including an N + layer surrounded by the at least one intermediate wiring layer and in contact therewith
Method of manufacturing a three-dimensional flash memory device comprising a. 제18항에 있어서,
상기 적어도 하나의 연결부를 형성하는 단계는,
N+층이 하부에 증착된 상기 적어도 하나의 중간 배선층을 생성하는 단계;
상기 적어도 하나의 중간 배선층 중 상기 적어도 하나의 중간 배선층의 하부에 위치하는 상기 어느 하나의 구조체에 포함되는 채널층에 대응하는 영역을 식각하는 단계; 및
상기 식각된 영역에 상기 적어도 하나의 중간 배선층에 의해 둘러싸인 채 접촉되는 N-층을 형성하는 단계
를 포함하는 3차원 플래시 메모리 소자의 제조 방법.The method of claim 18,
Forming the at least one connection unit,
Creating the at least one intermediate wiring layer with an N + layer deposited thereunder;
Etching a region of the at least one intermediate wiring layer corresponding to the channel layer included in the one structure below the at least one intermediate wiring layer; And
Forming an N-layer in contact with the etched region surrounded by the at least one intermediate wiring layer
Method of manufacturing a three-dimensional flash memory device comprising a. 제18항에 있어서,
상기 적어도 하나의 연결부를 형성하는 단계는,
N+층이 하부에 증착된 상기 적어도 하나의 중간 배선층을 생성하는 단계;
상기 적어도 하나의 중간 배선층 및 상기 N+층 각각에서 상기 적어도 하나의 중간 배선층의 하부에 위치하는 상기 어느 하나의 구조체에 포함되는 채널층에 대응하는 영역을 식각하는 단계; 및
상기 식각된 영역에 상기 N+층과 상기 적어도 하나의 중간 배선층에 의해 둘러싸인 채 접촉되는 N-층을 형성하는 단계
를 포함하는 3차원 플래시 메모리 소자의 제조 방법.The method of claim 18,
Forming the at least one connection unit,
Creating the at least one intermediate wiring layer with an N + layer deposited thereunder;
Etching a region of each of the at least one intermediate interconnection layer and the N + layer corresponding to the channel layer included in the one structure below the at least one intermediate interconnection layer; And
Forming an N− layer in contact with the N + layer surrounded by the at least one intermediate wiring layer in the etched region;
Method of manufacturing a three-dimensional flash memory device comprising a.
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