KR20190134882A - Tsv parallel test apparatus and method thereof - Google Patents

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강성호
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Abstract

According to an embodiment of the present invention, a through-silicon-via (TSV) parallel test apparatus comprises: a test control unit for selecting TSVs to be simultaneously tested based on a clustering algorithm; a comparison unit for measuring voltage passing through the selected TSVs, comparing the measured voltage with at least one reference voltage, and outputting first and second comparison result signals for each of the selected TSVs; a failure determining unit for determining whether a TSV group including the selected TSVs has a failure by using the output first and second comparison result signals; and an analysis unit for analyzing the selected TSVs as one of an open-failure state, a short-circuit failure state, and a normal state when the TSV group is determined in a failure state.

Description

TSV 병렬 테스트 장치 및 방법{TSV PARALLEL TEST APPARATUS AND METHOD THEREOF} TSV PARALLEL TEST APPARATUS AND METHOD THEREOF

본 발명은 3차원 반도체 내 TSV(Through-Silicon-Via)를 병렬 테스트하여 TSV의 불량을 판별하는 기술적 사상에 관한 것으로서, 군집 알고리즘을 적용하여 분리된 TSV들을 블록으로 분리하고, 분리된 블록 내 하나의 TSV씩 선정하여 동시에 병렬로 테스트하여 테스트 시간을 감소시키는 장치 및 방법에 관한 것이다.The present invention relates to a technical concept of determining TSV defects by performing parallel test of TSVs in three-dimensional semiconductors. An apparatus and method for reducing test time by selecting TSVs and testing them in parallel at the same time.

3차원 반도체에서 TSV(Through-Silicon-Via)의 저항성 개방 혹은 단락 불량 선별이 가능한 테스트 방법 중 하나는 TSV의 저항값에 따라 TSV 불량 유무를 판별하는 기술로서, TSV 저항값을 측정하는 방법은 TSV에 전압을 걸어준 후 TSV를 통과한 전압을 측정하여 TSV의 저항값을 계산하는 방법이 존재한다.One of the test methods that can open through-silicon-via (TSV) resistance screening or short-circuit failure screening in three-dimensional semiconductor is a technology for determining the presence or absence of TSV defects according to the resistance value of TSV, and the method of measuring TSV resistance value is TSV. There is a method of calculating the resistance value of TSV by applying voltage to it and measuring the voltage passing through TSV.

따라서, 테스트 양산에는 정상 TSV에서 갖는 저항값에 해당하는 전압값을 기준으로 정상 및 불량 여부를 판단할 수 있다.Therefore, in the test mass production, it is possible to determine whether it is normal or defective based on the voltage value corresponding to the resistance value of the normal TSV.

또한, TSV 특성 분석을 위하여 각 TSV에 대한 정확한 저항값을 측정하여 데이터화하기 위해서는 디버깅 모드가 지원될 필요성이 있다.In addition, the debugging mode needs to be supported in order to measure and data an accurate resistance value for each TSV for TSV characterization.

TSV를 통과한 전압을 측정하기 위해서는 TSV의 출력전압을 비교기의 입력에 연결하고 비교기의 기준(reference) 전압을 계속 변경하며 비교기의 출력 전압이 전이(transition)되는 구간을 찾는 방식이 일반적으로 사용된다. 여기서, 비교기의 기준 전압값이 TSV를 통과한 전압이 된다.In order to measure the voltage passed through the TSV, a method of connecting the output voltage of the TSV to the input of the comparator, continuously changing the reference voltage of the comparator, and finding a section in which the output voltage of the comparator is transitioned is commonly used. . Here, the reference voltage value of the comparator becomes a voltage passing through the TSV.

종래 기술에 따른 테스트 구조를 살펴보면 일반적으로 한번의 테스트 클럭 당 하나의 TSV를 테스트를 진행되고, 테스트시간은 TSV수와 비례하여 많은 테스트시간이 요구된다.Looking at the test structure according to the prior art, generally, one TSV is tested per test clock, and a test time is required in proportion to the number of TSVs.

이러한 문제를 해결하기 위해서 그룹핑-기반(Grouping-based) 테스트 구조가 개발되었었다.To solve this problem, a grouping-based test structure has been developed.

이 방식은 N개 (N ＊ N 구조)의 TSV를 테스트 하는 구조로 테스트 시간은 선형이 아닌 제곱근에 비례하여 증가하여 기존 다른 구조에 비하여 크게 감소되었다.This method is designed to test N (N * N structures) TSVs, and the test time is increased in proportion to the non-linear square root, which is greatly reduced compared to other structures.

그러나, TSV 불량 검출 시 저항성 개방인지 단락 불량인지 판별이 필요함에 따라, 불량 발생 시 해당 그룹 내의 모든 TSV를 순차적으로 다시 테스트하여 테스트 시간이 증가하는 단점이 있다.However, when TSV failure is detected, it is necessary to determine whether the resistance is open or short-circuit failure, and when the failure occurs, the test time is increased by sequentially retesting all TSVs in the corresponding group.

또한, N * N의 구조에서 N값이 커질수록 워스트 케이스(worst case)가 될 수 있다. 따라서, 많은 수의 TSV를 테스트 하는 경우 기존의 테스트구조 보다는 빠르지만 결과적으로 테스트시간이 크게 증가되는 단점이 존재할 수 있다.In addition, as the N value increases in the structure of N * N, it may be a worst case. Therefore, when testing a large number of TSVs may be faster than the conventional test structure, but as a result there may be a disadvantage that the test time is greatly increased.

따라서, 3차원 반도체 양산에 적절한 파워 소모량을 제공하면서 테스트 하드웨어 오버헤드와 테스트 시간을 크게 감소시키는 3차원 반도체 테스트 방법이 제안될 필요성이 있다.Therefore, there is a need to propose a three-dimensional semiconductor test method that significantly reduces test hardware overhead and test time while providing a suitable power consumption for mass production of three-dimensional semiconductors.

한국공개특허 제10-2014-0030608호, "반도체 메모리 소자의 TSV 구조 및 그 테스트 방법"Korean Laid-Open Patent Publication No. 10-2014-0030608, "TSV Structure of Semiconductor Memory Device and Its Test Method" 미국공개특허 제2012/0242367호, "CIRCUITS AND METHODS FOR TESTING THROUGH-SILICON VIAS"United States Patent Application Publication No. 2012/0242367, "CIRCUITS AND METHODS FOR TESTING THROUGH-SILICON VIAS" 한국등록특허 제10-1772808호, "TSV 테스트 및 분석 회로 및 테스트 방법"Korean Patent No. 10-1772808, "TSV test and analysis circuit and test method"

본 발명은 3차원 반도체 양산에 적절한 파워 소모량을 제공하면서 테스트를 위한 하드웨어 오버헤드와 테스트 시간을 감소시키는 것을 목적으로 할 수 있다.The present invention can be aimed at reducing hardware overhead and test time for testing while providing adequate power consumption for three-dimensional semiconductor production.

본 발명은 불량 TSV 그룹을 검출 시 불량 TSV 그룹 내에 TSV들에 대하여 하나의 테스트 클럭에 테스트 결과를 3상 회로를 통해 개방불량, 단락불량 또는 정상 상태로 분류하여 출력하는 것을 목적으로 할 수 있다.According to the present invention, when detecting a defective TSV group, a test result may be classified into an open defect, a short defect, or a normal state through a three-phase circuit to one test clock for the TSVs in the bad TSV group.

본 발명은 군집 알고리즘을 적용하여 분리된 TSV 그룹을 동시에 테스트 하면서 3상 회로를 이용하여 테스트 결과 내 불량의 종류를 식별함에 따라 테스트 시간 및 테스트 하드웨어를 감소시키고, 테스트 신뢰성을 확보하는 것을 목적으로 할 수 있다.An object of the present invention is to reduce test time and test hardware and to secure test reliability by identifying types of defects in a test result by using a three-phase circuit while simultaneously testing separate TSV groups by applying a clustering algorithm. Can be.

본 발명의 일실시예에 따르면 TSV 병렬 테스트 장치는 군집 알고리즘에 기반하여 동시에 테스트할 TSV(Through-Silicon-Via)들을 선택하는 테스트 제어부, 상기 선택된 TSV(Through-Silicon-Via)들을 통과한 전압을 측정하고, 상기 측정된 전압과 적어도 하나의 기준 전압을 비교하여 상기 선택된 TSV(Through-Silicon-Via)들 각각에 대한 제1 비교 결과 신호와 제2 비교 결과 신호를 출력하는 비교부, 상기 출력된 제1 비교 결과 신호와 상기 출력된 제2 비교 결과 신호를 이용하여 상기 선택된 TSV(Through-Silicon-Via)들을 포함하는 TSV(Through-Silicon-Via)그룹의 불량 여부를 판별하는 불량 판별부 및 상기 TSV(Through-Silicon-Via)그룹이 불량상태로 판별될 경우, 상기 선택된 TSV(Through-Silicon-Via)들을 개방불량상태, 단락불량상태 또는 정상상태 중 어느 하나로 분석하는 분석부를 포함할 수 있다.According to an embodiment of the present invention, the TSV parallel test apparatus includes a test controller for selecting TSVs (Through-Silicon-Via) to be tested simultaneously based on a clustering algorithm, and a voltage passing through the selected TSVs (Through-Silicon-Via). A comparator configured to measure and compare the measured voltage with at least one reference voltage to output a first comparison result signal and a second comparison result signal for each of the selected through-silicon-vias; A defect determination unit for determining whether a TSV group including the selected TSVs is defective by using a first comparison result signal and the output second comparison result signal; When the TSV group is determined to be in a defective state, the TSV group may include an analysis unit for analyzing the selected TSVs in an open defective state, a short defective state, or a normal state.

본 발명의 일실시예에 따르면 상기 불량 판별부는 상기 출력된 제1 비교 결과 신호와 상기 출력된 제2 비교 결과 신호가 동일할 경우, 상기 TSV(Through-Silicon-Via)그룹을 불량상태로 판별하여 불량 판별 신호를 출력하고, 상기 출력된 제1 비교 결과 신호와 상기 출력된 제2 비교 결과 신호가 다를 경우, 상기 TSV(Through-Silicon-Via)그룹을 정상상태로 판별하여 정상 판별 신호를 출력할 수 있다.According to an embodiment of the present invention, when the output first comparison result signal and the output second comparison result signal are the same, the failure determination unit determines the through-silicon-via group as a failure state. Output a failure determination signal, and when the output first comparison result signal is different from the output second comparison result signal, the TSV group is determined to be in a normal state to output a normal determination signal. Can be.

본 발명의 일실시예에 따르면 상기 분석부는, 하이 상태, 로우 상태 및 미드 상태를 포함하는 3상태를 출력하는 3상(state) 회로를 포함하고, 상기 3상(state) 회로에서 인에이블(enable) 신호와 상기 제1 비교 결과 신호를 이용하여 상기 선택된 TSV(Through-Silicon-Via)들을 상기 개방불량상태, 상기 단락불량상태 또는 정상상태 중 어느 하나로 분석할 수 있다.According to an embodiment of the present invention, the analysis unit includes a three-state circuit for outputting three states including a high state, a low state, and a mid state, and is enabled in the three-state circuit. The selected TSVs (Through-Silicon-Via) may be analyzed as one of the open failure state, the short failure state, or the normal state by using the 1) signal and the first comparison result signal.

본 발명의 일실시예에 따르면 상기 분석부는, 상기 3상(state) 회로에서 상기 인에이블(enable) 신호를 로우 상태로 수신할 경우, 상기 제1 비교 결과 신호에 따라 상기 선택된 TSV(Through-Silicon-Via)들을 상기 개방불량상태 또는 상기 단락불량상태 중 어느 하나로 분석하며, 상기 3상(state) 회로에서 상기 인에이블(enable) 신호를 하이 상태로 수신할 경우, 상기 선택된 TSV(Through-Silicon-Via)들을 상기 정상상태로 분석할 수 있다.According to an embodiment of the present invention, when the analyzer receives the enable signal in a low state in the three-state circuit, the selected TSV (Through-Silicon) according to the first comparison result signal. -Vias are analyzed in either the open fault state or the short fault state, and when the enable signal is received in the three-state circuit in a high state, the selected TSV (Through-Silicon-) Vias can be analyzed in the steady state.

본 발명의 일실시예에 따르면 상기 분석부는, 상기 제1 비교 결과 신호가 로우 상태일 경우, 상기 선택된 TSV(Through-Silicon-Via)들을 상기 개방불량상태로 분석하고, 상기 제1 비교 결과 신호가 하이 상태일 경우, 상기 선택된 TSV(Through-Silicon-Via)들을 상기 단락불량상태로 분석할 수 있다.According to an embodiment of the present invention, when the first comparison result signal is low, the analysis unit analyzes the selected TSVs (Through-Silicon-Via) in the open defective state, and the first comparison result signal is In the high state, the selected TSVs may be analyzed as the short circuit failure state.

본 발명의 일실시예에 따르면 상기 적어도 하나의 기준 전압은 개방에 의한 불량 여부를 판별하기 위한 개방 기준 전압 및 단락에 의한 불량 여부를 판별하기 위한 단락 기준 전압을 포함하고, 상기 비교부는, 상기 측정된 전압과 상기 개방 기준 전압을 비교하여 하이 상태 또는 로우 상태 중 어느 하나로 상기 제1 비교 결과 신호를 출력하는 제1 비교기 및 상기 측정된 전압과 상기 단락 기준 전압을 비교하여 하이 상태 또는 로우 상태 중 어느 하나로 상기 제2 비교 결과 신호를 출력하는 제2 비교기를 포함할 수 있다.According to an embodiment of the present invention, the at least one reference voltage includes an open reference voltage for determining whether a defect is caused by an opening and a short reference voltage for determining whether a defect is caused by a short circuit. A first comparator that compares the measured voltage with the open reference voltage and outputs the first comparison result signal in either a high state or a low state, and any of the high state or low state by comparing the measured voltage with the shorted reference voltage. One may include a second comparator for outputting the second comparison result signal.

본 발명의 일실시예에 따르면 TSV 병렬 테스트 장치는 상기 TSV(Through-Silicon-Via)그룹이 불량상태로 판별될 경우, 상기 TSV(Through-Silicon-Via)그룹에 대한 테스트 모드에서 상기 TSV(Through-Silicon-Via)그룹에 대한 분석 모드를 수행하도록 테스트 중단 신호를 출력하는 테스트 모드 선택부를 더 포함할 수 있다.According to an embodiment of the present invention, when the TSV parallel test apparatus determines that the TSV group is in a bad state, the TSV parallel test apparatus performs the TSV in the test mode for the TSV group. The apparatus may further include a test mode selector configured to output a test stop signal to perform an analysis mode for the group (Silicon-Via).

본 발명의 일실시예에 따르면 상기 테스트 제어부는, 하나의 테스트 클럭에서 테스트 가능한 TSV(Through-Silicon-Via)수를 제한하는 상기 군집 알고리즘을 이용하여 동시에 테스트할 TSV(Through-Silicon-Via)들의 열(row)을 기준으로 상기 TSV(Through-Silicon-Via)그룹을 선택하고, 행(column)을 기준으로 TSV(Through-Silicon-Via)블록을 선택할 수 있다.According to an embodiment of the present invention, the test control unit may be configured to test the through-silicon-vias (TSVs) to be tested simultaneously by using the clustering algorithm that limits the number of through-silicon-vias that may be tested in one test clock. The TSV (Through-Silicon-Via) group may be selected based on a row, and the TSV (Through-Silicon-Via) block may be selected based on a column.

본 발명의 일실시예에 따르면 TSV 병렬 테스트 방법은 테스트 제어부에서, 군집 알고리즘에 기반하여 동시에 테스트할 TSV(Through-Silicon-Via)들을 선택하는 단계, 비교부에서, 상기 선택된 TSV(Through-Silicon-Via)들을 통과한 전압을 측정하고, 상기 측정된 전압과 적어도 하나의 기준 전압을 비교하여 상기 선택된 TSV(Through-Silicon-Via)들 각각에 대한 제1 비교 결과 신호와 제2 비교 결과 신호를 출력하는 단계, 불량 판별부에서, 상기 출력된 제1 비교 결과 신호와 상기 출력된 제2 비교 결과 신호를 이용하여 상기 선택된 TSV(Through-Silicon-Via)들을 포함하는 TSV(Through-Silicon-Via)그룹의 불량 여부를 판별하는 단계, 분석부에서, 상기 TSV(Through-Silicon-Via)그룹이 불량상태로 판별될 경우, 상기 선택된 TSV(Through-Silicon-Via)들을 개방불량상태, 단락불량상태 또는 정상상태 중 어느 하나로 분석하는 단계를 포함할 수 있다.According to an embodiment of the present invention, the TSV parallel test method includes selecting, from a test controller, TSVs (Through-Silicon-Via) to be tested simultaneously based on a clustering algorithm, and in the comparing unit, the selected TSVs (Through-Silicon-). Measuring a voltage passing through the vias, and comparing the measured voltage with at least one reference voltage to output a first comparison result signal and a second comparison result signal for each of the selected through-silicon-vias And a through-silicon-via group including the selected through-silicon-vias by using the output first comparison result signal and the output second comparison result signal. Determining whether the TSV (Through-Silicon-Via) group is in a bad state, in the analyzing unit, determining whether the selected TSVs are in an open state, a short state or a normal state Which of the states It may comprise the step of analyzing me.

본 발명의 일실시예에 따르면 상기 TSV(Through-Silicon-Via)그룹의 불량 여부를 판별하는 단계는, 상기 출력된 제1 비교 결과 신호와 상기 출력된 제2 비교 결과 신호가 동일할 경우, 상기 TSV(Through-Silicon-Via)그룹을 불량상태로 판별하여 불량 판별 신호를 출력하는 단계 및 상기 출력된 제1 비교 결과 신호와 상기 출력된 제2 비교 결과 신호가 다를 경우, 상기 TSV(Through-Silicon-Via)그룹을 정상상태로 판별하여 정상 판별 신호를 출력하는 단계를 포함할 수 있다.According to an embodiment of the present invention, the determining of whether the TSV group is defective may include: when the output first comparison result signal is identical to the output second comparison result signal, Determining a TSV group as a defective state and outputting a failure determination signal; and when the output first comparison result signal is different from the output second comparison result signal, the TSV (Through-Silicon) And determining the Via group as the normal state and outputting a normal determination signal.

본 발명의 일실시예에 따르면 상기 선택된 TSV(Through-Silicon-Via)들을 개방불량상태, 단락불량상태 또는 정상상태 중 어느 하나로 분석하는 단계는, 하이 상태, 로우 상태 및 미드 상태를 포함하는 3상태를 출력하는 3상(state) 회로에서 인에이블(enable) 신호와 상기 제1 비교 결과 신호를 이용하여 상기 선택된 TSV(Through-Silicon-Via)들을 상기 개방불량상태, 상기 단락불량상태 또는 정상상태 중 어느 하나로 분석하는 단계를 포함할 수 있다.According to an embodiment of the present invention, analyzing the selected through-silicon-vias (TSVs) in any one of an open defective state, a short defective state, or a normal state may include a three state including a high state, a low state, and a mid state. In the three-state circuit outputting the selected through-silicon-via (TSV) using the enable signal and the first comparison result signal of the open failure state, short circuit failure state or normal state The analysis may include any one of the steps.

본 발명의 일실시예에 따르면 상기 선택된 TSV(Through-Silicon-Via)들을 상기 개방불량상태, 상기 단락불량상태 또는 정상상태 중 어느 하나로 분석하는 단계는, 상기 3상(state) 회로에서 상기 인에이블(enable) 신호를 로우 상태로 수신할 경우, 상기 제1 비교 결과 신호에 따라 상기 선택된 TSV(Through-Silicon-Via)들을 상기 개방불량상태 또는 상기 단락불량상태 중 어느 하나로 분석하는 단계 및 상기 3상(state) 회로에서 상기 인에이블(enable) 신호를 하이 상태로 수신할 경우, 상기 선택된 TSV(Through-Silicon-Via)들을 상기 정상상태로 분석하는 단계를 포함할 수 있다.According to an embodiment of the present invention, analyzing the selected through-silicon-vias (TSVs) into any one of the open state, the short state, or the normal state may include enabling the three-state circuit. When receiving the (enable) signal in a low state, analyzing the selected through-silicon-via (TSV) to either the open failure state or the short failure state according to the first comparison result signal and the three-phase When the state circuit receives the enable signal in a high state, analyzing the selected through-silicon-vias may be performed in the steady state.

본 발명의 일실시예에 따르면 상기 선택된 TSV(Through-Silicon-Via)들을 상기 개방불량상태 또는 상기 단락불량상태 중 어느 하나로 분석하는 단계는, 상기 제1 비교 결과 신호가 로우 상태일 경우, 상기 선택된 TSV(Through-Silicon-Via)들을 상기 개방불량상태로 분석하는 단계 및 상기 제1 비교 결과 신호가 하이 상태일 경우, 상기 선택된 TSV(Through-Silicon-Via)들을 상기 단락불량상태로 분석하는 단계를 포함할 수 있다.According to an embodiment of the present disclosure, analyzing the selected through-silicon-vias (TSVs) as either the open failure state or the short failure state may include selecting the selected TSV when the first comparison result signal is low. Analyzing through-silicon-vias in the open state and analyzing the selected through-silicon-vias in the short state when the first comparison result signal is high. It may include.

본 발명은 3차원 반도체 양산에 적절한 파워 소모량을 제공하면서 테스트를 위한 하드웨어 오버헤드와 테스트 시간을 감소시킬 수 있다.The present invention can reduce hardware overhead and test time for testing while providing adequate power consumption for three-dimensional semiconductor production.

본 발명은 불량 TSV 그룹을 검출 시 불량 TSV 그룹 내에 TSV들에 대하여 하나의 테스트 클럭에 테스트 결과를 3상 회로를 통해 개방불량, 단락불량 또는 정상 상태로 분류하여 출력할 수 있다.According to the present invention, when detecting a defective TSV group, the test result may be classified into an open defect, a short defect, or a normal state through a three-phase circuit to one test clock for the TSVs in the bad TSV group.

본 발명은 군집 알고리즘을 적용하여 분리된 TSV 그룹을 동시에 테스트 하면서 3상 회로를 이용하여 테스트 결과 내 불량의 종류를 식별함에 따라 테스트 시간 및 테스트 하드웨어를 감소시키고, 테스트 신뢰성을 확보할 수 있다.The present invention can reduce test time and test hardware and ensure test reliability by identifying types of defects in a test result by using a three-phase circuit while simultaneously testing separate TSV groups by applying a clustering algorithm.

본 발명은 TSV 그룹을 동시에 테스트하되, 하나의 테스트 클럭에서 TSV의 특성을 분석함에 따라 3차원 반도체 테스트 비용을 감소시킬 수 있다.The present invention can test the TSV group at the same time, but can reduce the cost of the three-dimensional semiconductor test by analyzing the characteristics of the TSV in one test clock.

도 1은 본 발명의 일실시예에 따른 TSV 병렬 테스트 장치의 구성 요소를 설명하는 도면이다.
도 2는 본 발명의 일실시예에 따른 TSV 병렬 테스트 장치의 회로도를 설명하는 도면이다.
도 3은 본 발명의 일실시예에 따른 3상 회로의 동작을 설명하는 도면이다.
도 4는 본 발명의 일실시예에 따른 테스트 모드와 분석 모드와 관련된 타이밍도를 설명하는 도면이다.
도 5 및 도 6은 본 발명의 일실시예에 따른 TSV 병렬 테스트 방법과 관련된 흐름도를 설명하는 도면이다. 1 is a view for explaining the components of the TSV parallel test apparatus according to an embodiment of the present invention.
2 is a diagram illustrating a circuit diagram of a TSV parallel test apparatus according to an embodiment of the present invention.
3 is a view for explaining the operation of the three-phase circuit according to an embodiment of the present invention.
4 is a diagram illustrating a timing diagram associated with a test mode and an analysis mode according to an embodiment of the present invention.
5 and 6 illustrate flowcharts related to a TSV parallel test method according to an exemplary embodiment of the present invention.

이하, 본 문서의 다양한 실시예들이 첨부된 도면을 참조하여 기재된다.Hereinafter, various embodiments of the present disclosure will be described with reference to the accompanying drawings.

실시예 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다.The examples and terms used herein are not intended to limit the techniques described in this document to specific embodiments, but should be understood to include various modifications, equivalents, and / or alternatives to the examples.

하기에서 다양한 실시예들을 설명에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.In the following description of the various embodiments, when it is determined that a detailed description of related known functions or configurations may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.

그리고 후술되는 용어들은 다양한 실시예들에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.In addition, terms to be described below are terms defined in consideration of functions in various embodiments, and may vary according to a user's or operator's intention or custom. Therefore, the definition should be made based on the contents throughout the specification.

도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다.In connection with the description of the drawings, similar reference numerals may be used for similar components.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.Singular expressions may include plural expressions unless the context clearly indicates otherwise.

본 문서에서, "A 또는 B" 또는 "A 및/또는 B 중 적어도 하나" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다.In this document, expressions such as "A or B" or "at least one of A and / or B" may include all possible combinations of items listed together.

"제1," "제2," "첫째," 또는 "둘째," 등의 표현들은 해당 구성요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다.Expressions such as "first," "second," "first," or "second," etc. may modify the components, regardless of order or importance, to distinguish one component from another. Used only and do not limit the components.

어떤(예: 제1) 구성요소가 다른(예: 제2) 구성요소에 "(기능적으로 또는 통신적으로) 연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 어떤 구성요소가 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제3 구성요소)를 통하여 연결될 수 있다.When any (eg first) component is said to be "connected" or "connected" to another (eg second) component, a component It may be directly connected to or through another component (eg, a third component).

본 명세서에서, "~하도록 구성된(또는 설정된)(configured to)"은 상황에 따라, 예를 들면, 하드웨어적 또는 소프트웨어적으로 "~에 적합한," "~하는 능력을 가지는," "~하도록 변경된," "~하도록 만들어진," "~를 할 수 있는," 또는 "~하도록 설계된"과 상호 호환적으로(interchangeably) 사용될 수 있다.In this specification, "configured to" is modified to have the ability to "suitable," "to," "to," depending on the context, for example, hardware or software. Can be used interchangeably with "made to", "doing", or "designed to".

어떤 상황에서는, "~하도록 구성된 장치"라는 표현은, 그 장치가 다른 장치 또는 부품들과 함께 "~할 수 있는" 것을 의미할 수 있다.In some situations, the expression “device configured to” may mean that the device “can” together with other devices or components.

예를 들면, 문구 "A, B, 및 C를 수행하도록 구성된(또는 설정된) 프로세서"는 해당 동작을 수행하기 위한 전용 프로세서(예: 임베디드 프로세서), 또는 메모리 장치에 저장된 하나 이상의 소프트웨어 프로그램들을 실행함으로써, 해당 동작들을 수행할 수 있는 범용 프로세서(예: CPU 또는 application processor)를 의미할 수 있다.For example, the phrase “processor configured (or configured to) perform A, B, and C” may be implemented by executing a dedicated processor (eg, an embedded processor) to perform its operation, or one or more software programs stored in a memory device. It may mean a general purpose processor (eg, a CPU or an application processor) capable of performing the corresponding operations.

또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or' 이기보다는 포함적인 논리합 'inclusive or' 를 의미한다.In addition, the term 'or' means inclusive or 'inclusive or' rather than 'exclusive or'.

즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다' 라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.In other words, unless stated otherwise or unclear from the context, the expression 'x uses a or b' means any one of natural inclusive permutations.

이하 사용되는 '..부', '..기' 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어, 또는, 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.The terms '.. unit' and '.. group' used below mean a unit for processing at least one function or operation, which may be implemented by hardware or software, or a combination of hardware and software.

도 1은 본 발명의 일실시예에 따른 TSV 병렬 테스트 장치의 구성 요소를 설명하는 도면이다.1 is a view for explaining the components of the TSV parallel test apparatus according to an embodiment of the present invention.

도 1을 참고하면, 본 발명의 일실시예에 따른 TSV 병렬 테스트 장치(100)는 테스트 제어부(110), 비교부(120), 불량 판별부(130) 및 분석부(140)를 포함할 수 있다.Referring to FIG. 1, the TSV parallel test apparatus 100 according to an exemplary embodiment of the present invention may include a test controller 110, a comparator 120, a failure determiner 130, and an analyzer 140. have.

본 발명의 일실시예에 따르면 테스트 제어부(110)는 군집 알고리즘에 기반하여 동시에 테스트할 TSV(Through-Silicon-Via)들 선택할 수 있다.According to an embodiment of the present invention, the test controller 110 may select through-silicon-vias (TSVs) to be tested simultaneously based on a clustering algorithm.

즉, 테스트 제어부(110)는 군집 알고리즘에 기반하여 동시에 테스트할 TSV(Through-Silicon-Via)들을 포함하는 TSV(Through-Silicon-Via)그룹을 선택할 수 있다.That is, the test controller 110 may select a through-silicon-via group including TSVs to be tested simultaneously based on the clustering algorithm.

또한, 테스트 제어부(110)는 군집 알고리즘을 이용하여 3차원 반도체에 포함된 복수의 TSV들 중 동시에 테스트할 TSV들을 TSV들의 열(row)을 기준으로 TSV 그룹을 선택할 수 있다.In addition, the test controller 110 may select a TSV group based on a row of TSVs of TSVs to be tested simultaneously among a plurality of TSVs included in the 3D semiconductor using a clustering algorithm.

예를 들어, 동시에 테스트할 TSV들은 물리적(physically)으로 상호간에 인접할 수 있으며 열(row)을 따라 인접할 수 있다.For example, TSVs to be tested at the same time may be physically adjacent to each other and may be adjacent along a row.

예를 들어, 군집 알고리즘은 데이터 마이닝(data mining) 또는 기계학습(machine-learning)에 사용되는 그룹 수의 제한(constraint)을 갖는 k-means 군집 알고리즘을 포함할 수 있다.For example, the clustering algorithm may include a k-means clustering algorithm with a constraint of the number of groups used for data mining or machine-learning.

또한, 군집 알고리즘은 비지도학습(unsupervised learning)이고, 3차원 반도체 내에 TSV들 상호간에 물리적으로 근접한 거리를 가지는 TSV들을 선택하는 알고리즘일 수 있다.In addition, the clustering algorithm is unsupervised learning and may be an algorithm for selecting TSVs having physically close distances between TSVs in the 3D semiconductor.

예를 들어, 테스트 제어부(110)는 복수의 TSV들 중 최초 중심에 해당하는 TSV를 선택하고, 선택된 TSV를 중심으로 물리적으로 가깝고, 임의의 수에 해당하는 TSV들을 TSV 그룹으로 선택할 수 있다.For example, the test controller 110 may select a TSV corresponding to an initial center of the plurality of TSVs, and select a TSV group that is physically close to the selected TSV and that corresponds to an arbitrary number.

예를 들어, 테스트 제어부(110)는 테스트 대상인 TSV들의 개수가 1000개일 경우, 임의의 수를 10개로 제한할 수 있다.For example, when the number of TSVs to be tested is 1000, the test controller 110 may limit an arbitrary number to 10.

즉, 테스트 제어부(110)는 1000개의 TSV에 대하여 동시에 테스트할 TSV들을 10개로 제한하여 TSV 그룹들을 분리할 수 있다.That is, the test control unit 110 may separate the TSV groups by limiting 10 TSVs to be simultaneously tested for 1000 TSVs.

본 발명의 일실시예에 따르면 테스트 제어부(110)는 3차원 반도체에 적층되는 복수의 TSV들 중 동시에 테스트할 TSV들을 TSV들의 행(column)을 기준으로 TSV 블록을 선택할 수 있다.According to an embodiment of the present invention, the test controller 110 may select a TSV block based on a column of TSVs of TSVs to be tested simultaneously among a plurality of TSVs stacked on a 3D semiconductor.

본 발명의 일실시예에 따르면 비교부(120)는 동시에 테스트할 TSV(Through-Silicon-Via)들을 통과한 전압을 측정하고, 측정된 전압과 단락 기준 전압 또는 개방 기준 전압 중 어느 하나를 비교하여 동시에 테스트할 TSV(Through-Silicon-Via)들 각각에 대한 제1 비교 결과 신호와 제2 비교 결과 신호를 출력할 수 있다.According to an embodiment of the present invention, the comparator 120 measures the voltage passing through the through-silicon-vias (TSVs) to be tested at the same time, and compares the measured voltage with any one of a short reference voltage or an open reference voltage. At the same time, the first comparison result signal and the second comparison result signal for each TSV (Through-Silicon-Via) to be tested may be output.

일례로, 비교부(120)는 측정된 전압과 개방 기준 전압을 비교하여 하이 상태(High) 또는 로우 상태(Low) 중 어느 하나로 제 1 비교 결과 신호를 출력하는 제1 비교기(미도시)를 포함할 수 있다.For example, the comparator 120 includes a first comparator (not shown) for comparing the measured voltage with an open reference voltage and outputting a first comparison result signal in either a high state or a low state. can do.

예를 들어, 비교부(120)는 측정된 전압이 개방 기준 전압보다 클 경우, 제1 비교 결과 신호를 하이 상태로 출력할 수 있다.For example, when the measured voltage is greater than the open reference voltage, the comparator 120 may output the first comparison result signal in a high state.

또한, 비교부(120)는 측정된 전압이 개방 기준 전압보다 낮을 경우, 제1 비교 결과 신호를 로우 상태로 출력할 수 있다.In addition, when the measured voltage is lower than the open reference voltage, the comparator 120 may output the first comparison result signal in a low state.

본 발명의 일실시예에 따르면 비교부(120)는 측정된 전압과 단락 기준 전압을 비교하여 하이 상태 또는 로우 상태 중 어느 하나로 제2 비교 결과 신호를 출력하는 제2 비교기(미도시)를 포함할 수 있다.According to an embodiment of the present invention, the comparator 120 may include a second comparator (not shown) for comparing the measured voltage with a short reference voltage and outputting a second comparison result signal in either a high state or a low state. Can be.

예를 들어, 비교부(120)는 측정된 전압이 단락 기준 전압보다 클 경우, 제2 비교 결과 신호를 하이 상태로 출력할 수 있다.For example, when the measured voltage is greater than the short reference voltage, the comparator 120 may output the second comparison result signal in a high state.

또한, 비교부(120)는 측정된 전압이 단락 기준 전압보다 낮을 경우, 제2 비교 결과 신호를 로우 상태로 출력할 수 있다.In addition, when the measured voltage is lower than the short reference voltage, the comparator 120 may output the second comparison result signal in a low state.

일례로, 제1 비교기(미도시)는 TSV로부터 통과한 전압 및 TSV의 개방 불량 유무를 판별하기 위한 개방 기준 전압을 각각 인가하여 TSV의 개방 불량 유무를 판별할 수 있다.For example, the first comparator (not shown) may determine whether the TSV is open or not by applying a voltage passed from the TSV and an open reference voltage for determining whether the TSV is open or not.

또한, 제2 비교기(미도시)는 TSV로부터 통과한 전압 및 TSV의 단락 불량 유무를 판별하기 위한 단락 기준 전압을 각각 인가하여 TSV의 단락 불량 유무를 판별할 수 있다.In addition, the second comparator (not shown) may determine whether there is a short circuit failure of the TSV by applying a voltage passed from the TSV and a short reference voltage for determining the short circuit failure of the TSV.

또한, 비교부(120)는 제1 비교 결과 신호 및 제2 비교 결과 신호를 불량 판별부로 전달할 수 있다. 한편, 제1 비교 결과 신호는 분석부(140)로 전달될 수 있다.In addition, the comparator 120 may transmit the first comparison result signal and the second comparison result signal to the failure determination unit. Meanwhile, the first comparison result signal may be transmitted to the analyzer 140.

본 발명의 일실시예에 따르면 불량 판별부(130)는 출력된 제1 비교 결과 신호와 출력된 제2 비교 결과 신호를 이용하여 선택된 TSV(Through-Silicon-Via)그룹의 불량 여부를 판별할 수 있다.According to an embodiment of the present invention, the failure determining unit 130 may determine whether the selected TSV (Through-Silicon-Via) group is defective by using the output first comparison result signal and the output second comparison result signal. have.

일례로, 불량 판별부(130)는 출력된 제1 비교 결과 신호와 출력된 제2 비교 결과 신호가 동일할 경우, 선택된 TSV(Through-Silicon-Via)그룹을 불량상태로 판별하여 불량 판별 신호를 출력할 수 있다.For example, if the output first comparison result signal and the output second comparison result signal are the same, the failure determination unit 130 determines the selected through-silicon-via group as a failure state and generates a failure determination signal. You can print

또한, 불량 판별부(130)는 출력된 제1 비교 결과 신호와 출력된 제2 비교 결과 신호가 다를 경우, 선택된 TSV(Through-Silicon-Via)그룹을 정상상태로 판별하여 정상 판별 신호를 출력할 수 있다.In addition, when the output first comparison result signal is different from the output second comparison result signal, the failure determination unit 130 may determine the selected through-silicon-via group as a normal state and output a normal determination signal. Can be.

즉, 불량 판별부(130)는 TSV 그룹 내에 포함된 TSV들 각각의 제1 비교 결과 신호와 제2 비교 결과 신호를 수신하여 TSV 그룹의 불량상태 또는 정상상태를 판별할 수 있다.That is, the failure determining unit 130 may determine the defective state or the normal state of the TSV group by receiving the first comparison result signal and the second comparison result signal of each of the TSVs included in the TSV group.

또한, 불량 판별부(130)는 TSV 그룹의 불량상태를 로우 상태로 출력하고, TSV 그룹의 정상상태를 하이 상태로 출력할 수 있다.In addition, the failure determining unit 130 may output a bad state of the TSV group to a low state and output a normal state of the TSV group to a high state.

즉, 불량 판별부(130)는 불량 판별 신호를 로우 상태로서 출력하고, 정상 판별 신호를 하이 상태로서 출력할 수 있다.That is, the failure determining unit 130 may output the failure determination signal as the low state and the normal determination signal as the high state.

본 발명의 일실시예에 따르면 불량 판별부(130)는 XOR 게이트로 구성될 수 있다.According to an embodiment of the present invention, the failure determining unit 130 may be configured as an XOR gate.

본 발명의 일실시예에 따르면 분석부(140)는 TSV(Through-Silicon-Via)그룹이 불량상태로 판별될 경우, 동시에 테스트할 TSV(Through-Silicon-Via)들을 개방불량상태, 단락불량상태 또는 정상상태 중 어느 하나로 분석할 수 있다.According to an embodiment of the present invention, when the TSV group is determined to be in a bad state, the analyzer 140 may open or close TSVs to be tested at the same time. Or it can be analyzed in either steady state.

일례로, 분석부(140)는 하이 상태, 로우 상태 및 미드 상태(Mid-band)을 포함하는 3상태를 출력하는 3상(state) 회로를 포함할 수 있다.For example, the analyzer 140 may include a three-state circuit that outputs three states including a high state, a low state, and a mid-band.

본 발명의 일실시예에 따르면 분석부(140)는 3상(state) 회로에서 인에이블(enable) 신호와 상기 제1 비교 결과 신호를 이용하여 동시에 테스트할 TSV(Through-Silicon-Via)들을 개방불량상태, 단락불량상태 또는 정상상태 중 어느 하나로 분석할 수 있다.According to an embodiment of the present invention, the analysis unit 140 opens TSVs (Through-Silicon-Via) to be tested at the same time by using an enable signal and the first comparison result signal in a three-phase circuit. It can be analyzed as either defective, short-circuit or normal.

일례로, 분석부(140)는 3상 회로에서 상기 인에이블(enable) 신호를 로우 상태로 수신할 경우, 제1 비교 결과 신호에 따라 동시에 테스트할 TSV(Through-Silicon-Via)들을 개방불량상태 또는 단락불량상태 중 어느 하나로 분석할 수 있다.For example, when receiving the enable signal in a low state in a three-phase circuit, the analyzer 140 may open through-silicon-vias (TSVs) to be tested simultaneously according to a first comparison result signal. Alternatively, it can be analyzed as either a short circuit fault state.

본 발명의 일실시예에 따르면 분석부(140)는 3상 회로에 인에이블 신호를 하이 상태로 수신할 경우, 동시에 테스트할 TSV(Through-Silicon-Via)들을 정상상태로 분석할 수 있다.According to an embodiment of the present invention, when receiving the enable signal in the high state of the three-phase circuit, the analysis unit 140 may analyze TSVs (Through-Silicon-Via) to be tested at the same time in a normal state.

일례로, 분석부(140)는 제1 비교 결과 신호가 로우 상태일 경우, 동시에 테스트할 TSV들을 개방불량상태로 분석할 수 있다.For example, when the first comparison result signal is in a low state, the analyzer 140 may analyze TSVs to be tested simultaneously in an open state.

또한, 분석부(140)는 제1 비교 결과 신호가 하이 상태일 경우, 동시에 테스트할 TSV들을 단락불량상태로 분석할 수 있다.In addition, when the first comparison result signal is in a high state, the analyzer 140 may analyze TSVs to be tested simultaneously in a short circuit failure state.

본 발명은 불량 TSV 그룹을 검출 시 불량 TSV 그룹 내에 TSV들에 대하여 하나의 테스트 클럭에 테스트 결과를 3상 회로를 통해 개방불량, 단락불량 또는 정상 상태로 분류하여 출력할 수 있다.According to the present invention, when detecting a defective TSV group, the test result may be classified into an open defect, a short defect, or a normal state through a three-phase circuit to one test clock for the TSVs in the bad TSV group.

본 발명은 군집 알고리즘을 적용하여 분리된 TSV 그룹을 동시에 테스트 하면서 3상 회로를 이용하여 테스트 결과 내 불량의 종류를 식별함에 따라 테스트 시간 및 테스트 하드웨어를 감소시키고, 테스트 신뢰성을 확보할 수 있다.The present invention can reduce test time and test hardware and ensure test reliability by identifying types of defects in a test result by using a three-phase circuit while simultaneously testing separate TSV groups by applying a clustering algorithm.

또한, 본 발명은 TSV 그룹을 동시에 테스트하되, 하나의 테스트 클럭에서 TSV의 특성을 분석함에 따라 3차원 반도체 테스트 비용을 감소시킬 수 있다.In addition, the present invention can test the TSV group at the same time, the three-dimensional semiconductor test cost can be reduced by analyzing the characteristics of the TSV in one test clock.

도 2는 본 발명의 일실시예에 따른 TSV 병렬 테스트 장치의 회로도를 설명하는 도면이다.2 is a diagram illustrating a circuit diagram of a TSV parallel test apparatus according to an embodiment of the present invention.

도 2를 참고하면, TSV 병렬 테스트 장치는 TSV들(200)을 테스트 제어부(210)가 동시에 테스트할 TSV를 분리하고, 테스트할 TSV들에 전압을 인가할 수 있다.Referring to FIG. 2, the TSV parallel test apparatus may separate the TSVs to be tested simultaneously by the test control unit 210, and apply a voltage to the TSVs to be tested.

예를 들어, 테스트 제어부(210)는 3차원 반도체 장치에 포함된 TSV들을 군집 알고리즘을 이용하여 행으로 TSV 블록을 결정하고, 열로 TSV 그룹을 결정할 수 있다.For example, the test controller 210 may determine TSV blocks in rows by using a clustering algorithm for TSVs included in the 3D semiconductor device, and determine TSV groups in columns.

예를 들어, 테스트 제어부(210)는 동시 발생 테스트 컨트롤러(concurrent test controller)로도 칭해질 수 있다.For example, the test control unit 210 may also be referred to as a concurrent test controller.

또한, TSV 병렬 테스트 장치는 표1에 기초하여 TSV 병렬 테스트를 수행할 수 있다.In addition, the TSV parallel test apparatus may perform the TSV parallel test based on Table 1.

[표1]Table 1

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Figure pat00001

또한, 비교부(220)가 TSV들을 통과한 전압과 기준전압을 비교하여 비교 결과 신호를 표1과 같이 출력할 수 있다. 예를 들어, 비교부(220)는 공유 비교기(shared comparator)로도 칭해질 수 있다.In addition, the comparator 220 may compare the voltage passing through the TSVs with the reference voltage and output a comparison result signal as shown in Table 1. For example, the comparator 220 may also be referred to as a shared comparator.

또한, 불량 판별부(230)가 비교 결과 신호를 통합하여 TSV들에 대한 정상상태 또는 불량상태 중 어느 하나를 결정하여 정상 판별 신호 또는 불량 판별 신호를 표1과 같이 출력할 수 있다. 예를 들어, 불량 판별부(230)는 결함 감지기(defect detector)로도 칭해질 수 있다.In addition, the failure determining unit 230 may integrate the comparison result signal to determine one of the normal state or the bad state for the TSVs and output the normal determination signal or the failure determination signal as shown in Table 1. For example, the failure determiner 230 may also be referred to as a defect detector.

또한, 분석부(240)는 3상 회로를 포함하고, 3상 회로를 이용하여 TSV들의 개방불량상태, 단락불량상태 또는 정상 상태 중 어느 하나로 표1과 같이 분석할 수 있다. 예를 들어, 분석부(240)는 테스트-페일 핸들 회로(test-fail handler circuit)로도 칭해질 수 있다.In addition, the analysis unit 240 may include a three-phase circuit, and may be analyzed as shown in Table 1 by any one of an open defective state, a short defective state, or a normal state of the TSVs using the three phase circuit. For example, the analyzer 240 may also be referred to as a test-fail handler circuit.

또한, 테스트 모드 선택부(250)는 복수의 TSV들 중 군집 알고리즘을 이용하여 TSV그룹이 불량상태로 판별될 경우, TSV그룹에 대한 테스트 모드에서 TSV그룹에 대한 분석 모드를 수행하도록 테스트 중단 신호를 출력할 수 있다. 예를 들어, 테스트 모드 선택부(250)는 테스트 클럭 컨트롤러(test clock controller)로도 칭해질 수 있다.In addition, when the TSV group is determined to be in a bad state using a clustering algorithm among the plurality of TSVs, the test mode selector 250 may perform a test stop signal to perform an analysis mode for the TSV group in the test mode for the TSV group. You can print For example, the test mode selector 250 may also be referred to as a test clock controller.

또한, 전압 구동부(260)는 복수의 TSV들(200)에 전압을 인가할 수 있고, 전압 구동부(260)가 인가한 전압은 테스트 제어부(210)에 의하여 선택된 TSV그룹에만 인가될 수 도 있다.In addition, the voltage driver 260 may apply a voltage to the plurality of TSVs 200, and the voltage applied by the voltage driver 260 may be applied only to the TSV group selected by the test controller 210.

예를 들어, 전압 구동부(260)는 전압 드라이버(voltage driver)로도 칭해질 수 있다.For example, the voltage driver 260 may also be referred to as a voltage driver.

본 발명은 3차원 반도체 양산에 적절한 파워 소모량을 제공하면서 테스트를 위한 하드웨어 오버헤드와 테스트 시간을 감소시킬 수 있다.The present invention can reduce hardware overhead and test time for testing while providing adequate power consumption for three-dimensional semiconductor production.

도 3은 본 발명의 일실시예에 따른 3상 회로의 동작을 설명하는 도면이다.3 is a view for explaining the operation of the three-phase circuit according to an embodiment of the present invention.

도 3을 참고하면, 본 발명의 일실시예에 따르면 3상 회로(300)는 인에이블 신호(301)과 입력 신호(302)를 수신하여 출력 신호(303)를 출력할 수 있다.Referring to FIG. 3, in accordance with an embodiment of the present invention, the three-phase circuit 300 may receive the enable signal 301 and the input signal 302 and output the output signal 303.

본 발명의 일실시예에 따르면 3상 회로(300)는 TSV들의 불량 상태를 하나의 테스트 클럭에서 개방불량상태, 단락불량상태 또는 정상상태 중 어느 하나로 결정할 수 있다.According to an embodiment of the present invention, the three-phase circuit 300 may determine a defective state of the TSVs as one of an open defective state, a short defective state or a normal state in one test clock.

또한, 3상 회로(300)는 표2에 기초하여 개방불량상태, 단락불량상태 또는 정상상태 중 어느 하나로 결정할 수 있다.In addition, the three-phase circuit 300 may determine any one of an open defective state, a short defective state or a steady state based on Table 2.

[표2][Table 2]

Figure pat00002
Figure pat00002

본 발명의 일실시예에 따르면 3상 회로(300)는 인에이블 신호에 따라 출력 신호를 출력할 수 있다.According to an embodiment of the present invention, the three-phase circuit 300 may output an output signal according to the enable signal.

즉, 3상 회로(300)는 인에이블 신호를 로우 상태로 수신할 경우 입력 신호를 출력 신호로서 출력할 수 있다.That is, the three-phase circuit 300 may output the input signal as an output signal when receiving the enable signal in a low state.

일례로, 3상 회로(300)는 인에이블 신호를 하이 상태로 수신할 경우 입력 신호와 관계없이 출력 신호를 미드 상태로 출력할 수 있다.For example, when the enable signal is received in the high state, the three-phase circuit 300 may output the output signal in the mid state regardless of the input signal.

분석부는 3상 회로(300)가 로우 상태를 출력할 경우, 해당 TSV를 개방불량상태로 결정할 수 있다.When the three-phase circuit 300 outputs a low state, the analyzer may determine the TSV as an open defective state.

또한, 분석부는 3상 회로(300)가 하이 상태를 출력할 경우, 해당 TSV를 단락불량상태로 결정할 수 있다.In addition, when the three-phase circuit 300 outputs a high state, the analyzer may determine the TSV as a short circuit failure state.

또한, 분석부는 3상 회로(300)가 미드 상태를 출력할 경우, 해당 TSV를 정상상태로 결정할 수 있다.In addition, when the three-phase circuit 300 outputs the mid state, the analyzer may determine the TSV as a normal state.

도 4는 본 발명의 일실시예에 따른 테스트 모드와 분석 모드와 관련된 타이밍도를 설명하는 도면이다.4 is a diagram illustrating a timing diagram associated with a test mode and an analysis mode according to an embodiment of the present invention.

도 4를 참고하면, TSV 병렬 테스트 장치는 테스트 모드 또는 분석 모드로 구동될 수 있다.Referring to FIG. 4, the TSV parallel test apparatus may be driven in a test mode or an analysis mode.

본 발명의 일실시예에 따르면 TSV 병렬 테스트 장치는 테스트 모드(400)에서 군집 알고리즘을 이용하여 동시에 테스트할 TSV 그룹을 분리하고, 분리된 TSV 그룹별로 하나의 TSV를 선택하여 테스트를 수행할 수 있다.According to an embodiment of the present invention, the TSV parallel test apparatus may separate a TSV group to be tested at the same time by using a clustering algorithm in the test mode 400, and select one TSV for each TSV group to perform a test. .

일례로, TSV 병렬 테스트 장치는 테스트 모드(400)에서 제1 TSV 그룹(401)을 정상상태로 판별하고, 제2 TSV 그룹(402)에 대하여 불량상태로 판별한다.For example, the TSV parallel test apparatus determines the first TSV group 401 as a normal state in the test mode 400, and determines that the second TSV group 402 is in a bad state.

본 발명의 일실시예에 따르면 TSV 병렬 테스트 장치는 테스트 모드(400)에서 분석 모드(410)로 전환하고, 분석 모드(410)동안 딜레이 구간(411)에서 테스트 클럭(CLK)의 입력을 중단한다.According to an embodiment of the present invention, the TSV parallel test apparatus switches from the test mode 400 to the analysis mode 410 and stops input of the test clock CLK in the delay period 411 during the analysis mode 410. .

즉, TSV 병렬 테스트 장치는 테스트 모드를 위한 클럭신호의 입력을 중단하고, 분석 모드를 위한 분석 클럭(CLKB)을 입력할 수 있다.That is, the TSV parallel test apparatus may stop input of the clock signal for the test mode and input the analysis clock CLKB for the analysis mode.

일례로, TSV 병렬 테스트 장치는 분석 모드(410)에서 제2 TSV 그룹(402)에 포함되는 TSV들에 대하여 순차적으로 3상 회로를 이용하여 분석한다. 또한, TSV 병렬 테스트 장치는 3상 회로의 출력에 기초하여 제2 TSV 그룹(402)과 제1 TSV 블록에 포함되는 TSV(412)를 정상상태로 결정할 수 있다. 여기서, 3상 회로의 출력은 미드 상태일 수 있다.For example, the TSV parallel test apparatus sequentially analyzes TSVs included in the second TSV group 402 in the analysis mode 410 by using a three-phase circuit. In addition, the TSV parallel test apparatus may determine the TSV 412 included in the second TSV group 402 and the first TSV block to be in a normal state based on the output of the three-phase circuit. Here, the output of the three-phase circuit may be in the mid state.

또한, TSV 병렬 테스트 장치는 3상 회로의 출력에 기초하여 제2 TSV 그룹(402)과 제2 TSV 블록에 포함되는 TSV(413)를 개방불량상태로 결정할 수 있다. 여기서, 3상 회로의 출력은 로우 상태일 수 있다. 예를 들어, TSV 병렬 테스트 장치는 패드(PAD) 상에 TSV(413)의 상태를 로우로서 출력할 수 있다.Also, the TSV parallel test apparatus may determine the TSV 413 included in the second TSV group 402 and the second TSV block as an open defective state based on the output of the three-phase circuit. Here, the output of the three-phase circuit may be in a low state. For example, the TSV parallel test apparatus may output the state of the TSV 413 as low on the pad PAD.

또한, TSV 병렬 테스트 장치는 3상 회로의 출력에 기초하여 제2 TSV 그룹(402)과 제5 TSV 블록에 포함되는 TSV(414)를 단락불량상태로 결정할 수 있다. 여기서, 3상 회로의 출력은 하이 상태일 수 있다. 예를 들어, TSV 병렬 테스트 장치는 패드(PAD) 상에 TSV(414)의 상태를 하이로서 출력할 수 있다.In addition, the TSV parallel test apparatus may determine that the TSVs 414 included in the second TSV group 402 and the fifth TSV block are short-circuited based on the output of the three-phase circuit. Here, the output of the three-phase circuit may be in a high state. For example, the TSV parallel test apparatus may output the state of the TSV 414 as high on the pad PAD.

또한, TSV 병렬 테스트 장치는 3상 회로의 출력에 기초하여 제2 TSV 그룹(402)과 제10 TSV 블록에 포함되는 TSV(415)를 정상상태로 결정할 수 있다. 여기서, 3상 회로의 출력은 미드 상태일 수 있다. 예를 들어, TSV 병렬 테스트 장치는 패드(PAD) 상에 TSV(415)의 상태를 미드로서 출력할 수 있다. 예를 들어, 분석 모드(410)동안 10 분석 클럭(CLKB)이 입력될 수 있다.In addition, the TSV parallel test apparatus may determine the TSV 415 included in the second TSV group 402 and the tenth TSV block to be in a normal state based on the output of the three-phase circuit. Here, the output of the three-phase circuit may be in the mid state. For example, the TSV parallel test apparatus may output the state of the TSV 415 as the mid on the pad PAD. For example, 10 analysis clocks CLKB may be input during the analysis mode 410.

일례로, TSV 병렬 테스트 장치는 제2 TSV 그룹(402)에 포함되는 TSV들에 대한 분석이 종료될 경우, 분석 모드(410)를 테스트 모드(420)로 전환하고, 정상적으로 테스트 클럭(CLK)을 입력할 수 있다.For example, when the analysis of the TSVs included in the second TSV group 402 is terminated, the TSV parallel test apparatus switches the analysis mode 410 to the test mode 420, and normally changes the test clock CLK. You can enter

또한, TSV 병렬 테스트 장치는 테스트 모드(420)에서 제3 TSV 그룹(403)에 대한 테스트를 수행한다.In addition, the TSV parallel test apparatus performs a test on the third TSV group 403 in the test mode 420.

예를 들어, TSV 병렬 테스트 장치는 분석 모드(410)와 테스트 모드(420)에서 서로 다른 클럭을 이용할 수 있다.For example, the TSV parallel test apparatus may use different clocks in the analysis mode 410 and the test mode 420.

도 5는 본 발명의 일실시예에 따른 TSV 병렬 테스트 방법과 관련된 흐름도를 설명하는 도면이다.5 is a diagram illustrating a flowchart related to a TSV parallel test method according to an embodiment of the present invention.

구체적으로, 도 5는 TSV 병렬 테스트 방법이 복수의 TSV들을 그룹으로 구획하여 테스트를 수행하되, TSV 그룹에 대하여 불량상태로 판단할 경우, 3상 회로를 이용하여 TSV 그룹 내 TSV들 각각의 상태를 분석하는 것을 예시한다.In detail, FIG. 5 illustrates that the TSV parallel test method divides a plurality of TSVs into groups, and when the TSV parallel test method determines that the TSV group is in a bad state, the state of each of the TSVs in the TSV group is determined using a three-phase circuit. Illustrate analysis.

도 5를 참고하면, 단계(501)에서 TSV 병렬 테스트 방법은 3차원 반도체에 적층된 복수의 TSV들 중 동시에 테스트할 TSV 그룹을 선택할 수 있다.Referring to FIG. 5, in step 501, the TSV parallel test method may select a TSV group to be tested simultaneously among a plurality of TSVs stacked on a 3D semiconductor.

즉, TSV 병렬 테스트 방법은 군집 알고리즘에 기반하여 동시에 테스트할 TSV들을 포함하는 TSV그룹을 선택할 수 있다.That is, the TSV parallel test method may select a TSV group including TSVs to be tested simultaneously based on a clustering algorithm.

단계(502)에서 TSV 병렬 테스트 방법은 TSV 그룹에 대한 비교 결과 신호를 출력할 수 있다.In operation 502, the TSV parallel test method may output a comparison result signal for the TSV group.

즉, TSV 병렬 테스트 방법은 동시에 테스트할 TSV(Through-Silicon-Via)들을 통과한 전압을 측정하고, 측정된 전압과 단락 기준 전압 또는 개방 기준 전압 중 어느 하나를 비교하여 동시에 테스트할 TSV(Through-Silicon-Via)들 각각에 대한 제1 비교 결과 신호와 제2 비교 결과 신호를 출력할 수 있다.In other words, the TSV parallel test method measures the voltage across TSVs (Through-Silicon-Via) to be tested at the same time, compares the measured voltage with either a short-term reference voltage or an open reference voltage and simultaneously tests the TSV (Through-Silicon-Via). The first comparison result signal and the second comparison result signal for each of Silicon-Via) may be output.

단계(503)에서 TSV 병렬 테스트 방법은 TSV 그룹의 불량 여부를 판단할 수 있다.In operation 503, the TSV parallel test method may determine whether the TSV group is defective.

즉, TSV 병렬 테스트 방법은 출력된 제1 비교 결과 신호와 상기 출력된 제2 비교 결과 신호를 이용하여 TSV(Through-Silicon-Via)그룹의 불량 여부를 판별할 수 있다.That is, the TSV parallel test method may determine whether the TSV group is defective by using the output first comparison result signal and the output second comparison result signal.

단계(504)에서 TSV 병렬 테스트 방법은 TSV 그룹에 포함된 TSV들 각각의 상태를 분석할 수 있다.In operation 504, the TSV parallel test method may analyze a state of each of the TSVs included in the TSV group.

즉, TSV 병렬 테스트 방법은 TSV(Through-Silicon-Via)그룹이 불량상태로 판별될 경우, 동시에 테스트할 TSV(Through-Silicon-Via)들을 개방불량상태, 단락불량상태 또는 정상상태 중 어느 하나로 분석할 수 있다.That is, TSV parallel test method analyzes TSVs (Through-Silicon-Via) to be tested at any one of open fault status, short fault status or steady state when TSV group is determined to be defective. can do.

도 6은 본 발명의 일실시예에 따른 TSV 병렬 테스트 방법과 관련된 흐름도를 설명하는 도면이다.6 is a flowchart illustrating a TSV parallel test method according to an embodiment of the present invention.

구체적으로, 도 6은 TSV 병렬 테스트 방법이 3상 회로를 이용하여 TSV 그룹 내 TSV들 각각의 상태를 분석하는 절차를 예시한다.Specifically, FIG. 6 illustrates a procedure in which the TSV parallel test method analyzes the state of each of the TSVs in the TSV group using a three-phase circuit.

도 6을 참고하면, 단계(601)에서 TSV 병렬 테스트 방법은 제1 비교 결과 신호와 제2 비교 결과 신호를 비교한다.Referring to FIG. 6, in step 601, the TSV parallel test method compares a first comparison result signal with a second comparison result signal.

즉, TSV 병렬 테스트 방법은 제1 비교 결과 신호와 제2 비교 결과 신호가 일치할 경우, 단계(603)로 진행하고, 제1 비교 결과 신호와 제2 비교 결과 신호가 불일치할 경우, 단계(602)로 진행할 수 있다.That is, the TSV parallel test method proceeds to step 603 when the first comparison result signal and the second comparison result signal match, and when the first comparison result signal and the second comparison result signal do not match, step 602. To proceed.

단계(602)에서 TSV 병렬 테스트 방법은 TSV 그룹을 정상상태로 판단한다. 즉, TSV 병렬 테스트 방법은 TSV 그룹에 포함된 TSV들을 정상상태로 판단하고, 해당 절차를 종료한 후, 다음 TSV 그룹에 대하여 테스트를 진행할 수 있다.In step 602, the TSV parallel test method determines that the TSV group is in a normal state. That is, the TSV parallel test method may determine the TSVs included in the TSV group as a normal state, terminate the corresponding procedure, and then test the next TSV group.

단계(603)에서 TSV 병렬 테스트 방법은 TSV 그룹을 불량상태로 판단하고, 테스트 모드를 분석 모드로 전환할 수 있다.In operation 603, the TSV parallel test method may determine that the TSV group is in a bad state, and switch the test mode to the analysis mode.

즉, TSV 병렬 테스트 방법은 하나의 클럭에서 TSV 그룹에 대한 TSV 각각의 상태를 판별하기 위하여 분석 모드를 수행하도록 테스트 중단 신호를 출력하여 테스트 모드를 분석 모드로 전환할 수 있다.That is, the TSV parallel test method may switch the test mode to the analysis mode by outputting a test stop signal to perform an analysis mode to determine the state of each of the TSVs for the TSV group at one clock.

단계(604)에서 TSV 병렬 테스트 방법은 TSV 그룹에 포함된 TSV에 대한 제1 비교 결과 신호가 하이 상태인지 여부를 판단할 수 있다.In operation 604, the TSV parallel test method may determine whether the first comparison result signal for the TSV included in the TSV group is in a high state.

즉, TSV 병렬 테스트 방법은 제1 비교 결과 신호가 하이 상태일 경우, 단계(605)로 진행하고, 제1 비교 결과 신호가 로우 상태일 경우, 단계(606)로 진행할 수 있다.That is, the TSV parallel test method may proceed to step 605 when the first comparison result signal is in a high state, and proceed to step 606 when the first comparison result signal is in a low state.

단계(605)에서 TSV 병렬 테스트 방법은 3상 회로에 입력되는 인에이블 신호가 로우 상태인지 여부를 판단할 수 있다.In operation 605, the TSV parallel test method may determine whether the enable signal input to the three-phase circuit is low.

예를 들어, TSV 병렬 테스트 방법은 3상 회로에 입력되는 인에이블 신호가 로우 상태일 경우, 단계(607)로 진행하고, 해당 TSV를 단락불량상태로 분석할 수 있다.For example, if the enable signal input to the three-phase circuit is a low state, the TSV parallel test method proceeds to step 607, and may analyze the TSV as a short circuit failure state.

또한, TSV 병렬 테스트 방법은 3상 회로에 입력되는 인에이블 신호가 하이 상태일 경우, 단계(609)로 진행하고, 해당 TSV를 정상상태로 분석할 수 있다.In addition, when the enable signal input to the three-phase circuit is a high state, the TSV parallel test method may proceed to step 609 and analyze the TSV in a normal state.

또한, TSV 병렬 테스트 방법은 3상 회로에 입력되는 인에이블 신호가 로우 상태일 경우, 입력된 신호에 해당하는 제1 비교 결과 신호의 값 변경 없이 하이 상태로 출력할 수 있다.The TSV parallel test method may output a high state without changing a value of the first comparison result signal corresponding to the input signal when the enable signal input to the three-phase circuit is low.

단계(606)에서 TSV 병렬 테스트 방법은 3상 회로에 입력되는 인에이블 신호가 로우 상태인지 여부를 판단할 수 있다.In operation 606, the TSV parallel test method may determine whether an enable signal input to the three-phase circuit is low.

예를 들어, TSV 병렬 테스트 방법은 3상 회로에 입력되는 인에이블 신호가 로우 상태일 경우, 단계(608)로 진행하고, 해당 TSV를 개방불량상태로 분석할 수 있다.For example, the TSV parallel test method may proceed to step 608 when the enable signal input to the three-phase circuit is low, and analyze the TSV as an open defective state.

또한, TSV 병렬 테스트 방법은 3상 회로에 입력되는 인에이블 신호가 하이 상태일 경우, 단계(609)로 진행하고, 해당 TSV를 정상상태로 분석할 수 있다.In addition, when the enable signal input to the three-phase circuit is a high state, the TSV parallel test method may proceed to step 609 and analyze the TSV in a normal state.

또한, TSV 병렬 테스트 방법은 3상 회로에 입력되는 인에이블 신호가 로우 상태일 경우, 입력된 신호에 해당하는 제1 비교 결과 신호를 변경 없이 로우 상태로 출력하고, 인에이블 신호가 하이 상태일 경우, 입력된 신호와 관계없이 미드 상태로 출력할 수 있다.In addition, the TSV parallel test method outputs the first comparison result signal corresponding to the input signal to the low state without changing when the enable signal input to the three-phase circuit is low, and the enable signal is high. It can be output in mid state regardless of input signal.

또한, TSV 병렬 테스트 방법은 TSV 그룹당 단일 TSV의 결과값이 모두 출력할 경우, 분석 모드를 테스트 모드로 전환하여 다음 TSV 그룹에 대한 테스트를 진행할 수 있다.In addition, when the TSV parallel test method outputs all the result values of a single TSV per TSV group, the TSV parallel test method may switch the analysis mode to the test mode to test the next TSV group.

본 발명의 청구항 또는 명세서에 기재된 실시예들에 따른 방법들은 하드웨어, 소프트웨어, 또는 하드웨어와 소프트웨어의 조합의 형태로 구현될(implemented) 수 있다.The methods according to the embodiments described in the claims or the specification of the present invention may be implemented in the form of hardware, software, or a combination of hardware and software.

그러한 소프트웨어는 컴퓨터 판독 가능 저장 매체에 저장될 수 있다. 컴퓨터 판독 가능 저장 매체는, 적어도 하나의 프로그램(소프트웨어 모듈), 전자 장치에서 적어도 하나의 프로세서에 의해 실행될 때 전자 장치가 본 발명의 방법을 실시하게 하는 명령어들(instructions)을 포함하는 적어도 하나의 프로그램을 저장할 수 있다.Such software may be stored on a computer readable storage medium. The computer readable storage medium includes at least one program (software module), at least one program including instructions for causing the electronic device to perform the method of the present invention when executed by the at least one processor in the electronic device. Can be saved.

이러한 소프트웨어는, 휘발성(volatile) 또는 (ROM: Read Only Memory)과 같은 불휘발성(non-volatile) 저장장치의 형태로, 또는 램(RAM: random access memory), 메모리 칩(memory chips), 장치 또는 집적 회로(integrated circuits)와 같은 메모리의 형태로, 또는 컴팩트 디스크 롬(CD-ROM: Compact Disc-ROM), 디지털 다목적 디스크(DVDs: Digital Versatile Discs), 자기 디스크(magnetic disk) 또는 자기 테이프(magnetic tape) 등과 같은 광학 또는 자기적 판독 가능 매체에, 저장될 수 있다.Such software may be in the form of volatile or non-volatile storage, such as Read Only Memory (ROM), or random access memory (RAM), memory chips, devices or In the form of memory, such as integrated circuits, or in compact disc ROM (CD-ROM), digital versatile discs (DVDs), magnetic disks, or magnetic tapes tape or the like, on an optical or magnetic readable medium.

저장 장치 및 저장 미디어는, 실행될 때 일실시예들을 구현하는 명령어들을 포함하는 프로그램 또는 프로그램들을 저장하기에 적절한 기계-판독 가능 저장 수단의 실시예들이다.The storage device and the storage medium are embodiments of machine-readable storage means suitable for storing a program or programs containing instructions that, when executed, implement one embodiment.

상술한 구체적인 실시예들에서, 발명에 포함되는 구성 요소는 제시된 구체적인 실시예에 따라 단수 또는 복수로 표현되었다.In the above-described specific embodiments, the components included in the invention are expressed in the singular or plural according to the specific embodiments shown.

그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 상술한 실시예들이 단수 또는 복수의 구성 요소에 제한되는 것은 아니며, 복수로 표현된 구성 요소라 하더라도 단수로 구성되거나, 단수로 표현된 구성 요소라 하더라도 복수로 구성될 수 있다.However, the singular or plural expressions are selected to suit the situations presented for convenience of description, and the above-described embodiments are not limited to the singular or plural elements, and the singular or plural elements may be composed of the singular or the plural. However, even a component expressed in the singular may be configured in plural.

한편 발명의 설명에서는 구체적인 실시예에 관해 설명하였으나, 다양한 실시예들이 내포하는 기술적 사상의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다.On the other hand, in the description of the invention has been described with respect to specific embodiments, various modifications are possible without departing from the scope of the technical spirit implied by the various embodiments.

그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니되며 후술하는 청구범위뿐만 아니라 이 청구범위와 균등한 것들에 의해 정해져야 할 수 있다.Therefore, the scope of the present invention should not be limited to the described embodiments, but should be defined by the claims below and equivalents thereof.

100: TSV 병렬 테스트 장치 110: 테스트 제어부
120: 비교부 130: 불량 판별부
140: 분석부100: TSV parallel test device 110: test control unit
120: comparison unit 130: failure determination unit
140: analysis unit

Claims (13)

군집 알고리즘에 기반하여 동시에 테스트할 TSV(Through-Silicon-Via)들을 선택하는 테스트 제어부;
상기 선택된 TSV(Through-Silicon-Via)들을 통과한 전압을 측정하고, 상기 측정된 전압과 적어도 하나의 기준 전압을 비교하여 상기 선택된 TSV(Through-Silicon-Via)들 각각에 대한 제1 비교 결과 신호와 제2 비교 결과 신호를 출력하는 비교부;
상기 출력된 제1 비교 결과 신호와 상기 출력된 제2 비교 결과 신호를 이용하여 상기 선택된 TSV(Through-Silicon-Via)들을 포함하는 TSV(Through-Silicon-Via)그룹의 불량 여부를 판별하는 불량 판별부; 및
상기 TSV(Through-Silicon-Via)그룹이 불량상태로 판별될 경우, 상기 선택된 TSV(Through-Silicon-Via)들을 개방불량상태, 단락불량상태 또는 정상상태 중 어느 하나로 분석하는 분석부를 포함하는
TSV 병렬 테스트 장치.
A test controller selecting TSVs (Through-Silicon-Via) to be tested simultaneously based on the clustering algorithm;
A first comparison result signal for each of the selected through-silicon-vias by measuring a voltage passing through the selected through-silicon-vias, and comparing the measured voltage with at least one reference voltage A comparator for outputting a second comparison result signal;
Defect determination to determine whether the TSV group including the selected through-silicon-via groups is defective by using the output first comparison result signal and the output second comparison result signal. part; And
If the TSV (Through-Silicon-Via) group is determined to be in a bad state, the TSV (Through-Silicon-Via) includes an analysis unit for analyzing any one of an open defective state, a short defective state or a normal state
TSV parallel test device.
제1항에 있어서,
상기 불량 판별부는
상기 출력된 제1 비교 결과 신호와 상기 출력된 제2 비교 결과 신호가 동일할 경우, 상기 TSV(Through-Silicon-Via)그룹을 불량상태로 판별하여 불량 판별 신호를 출력하고, 상기 출력된 제1 비교 결과 신호와 상기 출력된 제2 비교 결과 신호가 다를 경우, 상기 TSV(Through-Silicon-Via)그룹을 정상상태로 판별하여 정상 판별 신호를 출력하는
TSV 병렬 테스트 장치.
The method of claim 1,
The failure determining unit
When the output first comparison result signal and the output second comparison result signal are the same, the TSV group is determined to be in a bad state to output a failure determination signal, and the output first When the comparison result signal is different from the output second comparison result signal, the TSV (Through-Silicon-Via) group is determined as a normal state and outputs a normal determination signal.
TSV parallel test device.
제2항에 있어서,
상기 분석부는,
하이 상태, 로우 상태 및 미드 상태를 포함하는 3상태를 출력하는 3상(state) 회로를 포함하고,
상기 3상(state) 회로에서 인에이블(enable) 신호와 상기 제1 비교 결과 신호를 이용하여 상기 선택된 TSV(Through-Silicon-Via)들을 상기 개방불량상태, 상기 단락불량상태 또는 정상상태 중 어느 하나로 분석하는
TSV 병렬 테스트 장치.
The method of claim 2,
The analysis unit,
A three-state circuit for outputting three states including a high state, a low state and a mid state,
In the three-state circuit, the selected through-silicon-vias (TSVs) are selected as one of the open state, the short state, or the normal state by using an enable signal and the first comparison result signal. Analyzed
TSV parallel test device.
제3항에 있어서,
상기 분석부는,
상기 3상(state) 회로에서 상기 인에이블(enable) 신호를 로우 상태로 수신할 경우, 상기 제1 비교 결과 신호에 따라 상기 동시에 테스트할 TSV(Through-Silicon-Via)들을 상기 개방불량상태 또는 상기 단락불량상태 중 어느 하나로 분석하며, 상기 3상(state) 회로에서 상기 인에이블(enable) 신호를 하이 상태로 수신할 경우, 상기 선택된 TSV(Through-Silicon-Via)들을 상기 정상상태로 분석하는
TSV 병렬 테스트 장치.
The method of claim 3,
The analysis unit,
When the enable signal is received in the three-state circuit in a low state, the through-silicon-vias (TSVs) to be tested simultaneously are tested according to the first comparison result signal. Analyzing any of the short-circuit failure state, and when the enable signal is received in the three-state circuit in a high state, the selected through-silicon-via (TSV) is analyzed as the steady state
TSV parallel test device.
제4항에 있어서,
상기 분석부는,
상기 제1 비교 결과 신호가 로우 상태일 경우, 상기 선택된 TSV(Through-Silicon-Via)들을 상기 개방불량상태로 분석하고, 상기 제1 비교 결과 신호가 하이 상태일 경우, 상기 선택된 TSV(Through-Silicon-Via)들을 상기 단락불량상태로 분석하는
TSV 병렬 테스트 장치.
The method of claim 4, wherein
The analysis unit,
When the first comparison result signal is low, the selected through-silicon-vias are analyzed as the open defective state, and when the first comparison result signal is high, the selected through-silicon is selected. -Via) to analyze the short circuit
TSV parallel test device.
제1항에 있어서,
상기 적어도 하나의 기준 전압은 개방에 의한 불량 여부를 판별하기 위한 개방 기준 전압 및 단락에 의한 불량 여부를 판별하기 위한 단락 기준 전압을 포함하고,
상기 비교부는,
상기 측정된 전압과 상기 개방 기준 전압을 비교하여 하이 상태 또는 로우 상태 중 어느 하나로 상기 제1 비교 결과 신호를 출력하는 제1 비교기; 및
상기 측정된 전압과 상기 단락 기준 전압을 비교하여 하이 상태 또는 로우 상태 중 어느 하나로 상기 제2 비교 결과 신호를 출력하는 제2 비교기를 포함하는
TSV 병렬 테스트 장치.
The method of claim 1,
The at least one reference voltage includes an open reference voltage for determining whether the defect is due to the open and a short reference voltage for determining whether the defect is due to the short circuit,
The comparison unit,
A first comparator comparing the measured voltage with the open reference voltage and outputting the first comparison result signal in either a high state or a low state; And
And a second comparator comparing the measured voltage with the short reference voltage to output the second comparison result signal in either a high state or a low state.
TSV parallel test device.
제1항에 있어서,
상기 TSV(Through-Silicon-Via)그룹이 불량상태로 판별될 경우, 상기 TSV(Through-Silicon-Via)그룹에 대한 테스트 모드에서 상기 TSV(Through-Silicon-Via)그룹에 대한 분석 모드를 수행하도록 테스트 중단 신호를 출력하는 테스트 모드 선택부를 더 포함하는
TSV 병렬 테스트 장치.
The method of claim 1,
When the TSV group is determined to be in a bad state, the TSV group is performed in the test mode for the TSV group in the test mode for the through-silicon-via group. The apparatus may further include a test mode selector configured to output a test stop signal.
TSV parallel test device.
제1항에 있어서,
상기 테스트 제어부는,
하나의 테스트 클럭에서 테스트 가능한 TSV(Through-Silicon-Via)수를 제한하는 상기 군집 알고리즘을 이용하여 동시에 테스트할 TSV(Through-Silicon-Via)들의 열(row)을 기준으로 상기 TSV(Through-Silicon-Via)그룹을 선택하고, 행(column)을 기준으로 TSV(Through-Silicon-Via)블록을 선택하는
TSV 병렬 테스트 장치.
The method of claim 1,
The test control unit,
The through-silicon based on a row of through-silicon-vias to be tested simultaneously using the clustering algorithm that limits the number of through-silicon-vias that can be tested in one test clock. Select the Via group, and select the Through-Silicon-Via block based on the column.
TSV parallel test device.
테스트 제어부에서, 군집 알고리즘에 기반하여 동시에 테스트할 TSV(Through-Silicon-Via)들을 선택하는 단계;
비교부에서, 상기 선택된 TSV(Through-Silicon-Via)들을 통과한 전압을 측정하고, 상기 측정된 전압과 적어도 하나의 기준 전압을 비교하여 상기 선택된 TSV(Through-Silicon-Via)들 각각에 대한 제1 비교 결과 신호와 제2 비교 결과 신호를 출력하는 단계;
불량 판별부에서, 상기 출력된 제1 비교 결과 신호와 상기 출력된 제2 비교 결과 신호를 이용하여 상기 선택된 TSV(Through-Silicon-Via)들을 포함하는 TSV(Through-Silicon-Via)그룹의 불량 여부를 판별하는 단계; 및
분석부에서, 상기 TSV(Through-Silicon-Via)그룹이 불량상태로 판별될 경우, 상기 선택된 TSV(Through-Silicon-Via)들을 개방불량상태, 단락불량상태 또는 정상상태 중 어느 하나로 분석하는 단계를 포함하는
TSV 병렬 테스트 방법.
Selecting, at the test controller, TSVs (Through-Silicon-Via) to be tested simultaneously based on the clustering algorithm;
The comparator measures a voltage passing through the selected through-silicon-vias, compares the measured voltage with at least one reference voltage, and compares the measured voltage with respect to each of the selected through-silicon-vias. Outputting a first comparison result signal and a second comparison result signal;
In the failure determination unit, whether the through-silicon-via (TSV) group including the selected through-silicon-vias is defective by using the output first comparison result signal and the output second comparison result signal. Determining; And
In the analyzing unit, if it is determined that the TSV group is in a bad state, analyzing the selected TSVs in one of an open defective state, a short defective state, and a normal state. Containing
TSV parallel test method.
제9항에 있어서,
상기 TSV(Through-Silicon-Via)그룹의 불량 여부를 판별하는 단계는,
상기 출력된 제1 비교 결과 신호와 상기 출력된 제2 비교 결과 신호가 동일할 경우, 상기 TSV(Through-Silicon-Via)그룹을 불량상태로 판별하여 불량 판별 신호를 출력하는 단계; 및
상기 출력된 제1 비교 결과 신호와 상기 출력된 제2 비교 결과 신호가 다를 경우, 상기 TSV(Through-Silicon-Via)그룹을 정상상태로 판별하여 정상 판별 신호를 출력하는 단계를 포함하는
TSV 병렬 테스트 방법.
The method of claim 9,
The determining of whether the TSV group is defective may include:
If the output first comparison result signal and the output second comparison result signal are the same, determining the through-silicon-via group as a defective state and outputting a failure determination signal; And
If the output first comparison result signal and the output second comparison result signal are different from each other, determining the TSV (Through-Silicon-Via) group as a normal state and outputting a normal determination signal;
TSV parallel test method.
제10항에 있어서,
상기 선택된 TSV(Through-Silicon-Via)들을 개방불량상태, 단락불량상태 또는 정상상태 중 어느 하나로 분석하는 단계는,
하이 상태, 로우 상태 및 미드 상태를 포함하는 3상태를 출력하는 3상(state) 회로에서 인에이블(enable) 신호와 상기 제1 비교 결과 신호를 이용하여 상기 선택된 TSV(Through-Silicon-Via)들을 상기 개방불량상태, 상기 단락불량상태 또는 정상상태 중 어느 하나로 분석하는 단계를 포함하는
TSV 병렬 테스트 방법.
The method of claim 10,
Analyzing the selected through-silicon-via (TSV) to any one of an open defective state, a short defective state or a steady state,
In the three-state circuit outputting three states including a high state, a low state, and a mid state, the selected through-silicon-vias are selected using an enable signal and the first comparison result signal. Analyzing any one of the open failure state, the short failure state or a steady state
TSV parallel test method.
제11항에 있어서,
상기 선택된 TSV(Through-Silicon-Via)들을 상기 개방불량상태, 상기 단락불량상태 또는 정상상태 중 어느 하나로 분석하는 단계는,
상기 3상(state) 회로에서 상기 인에이블(enable) 신호를 로우 상태로 수신할 경우, 상기 제1 비교 결과 신호에 따라 상기 선택된 TSV(Through-Silicon-Via)들을 상기 개방불량상태 또는 상기 단락불량상태 중 어느 하나로 분석하는 단계; 및
상기 3상(state) 회로에서 상기 인에이블(enable) 신호를 하이 상태로 수신할 경우, 상기 선택된 TSV(Through-Silicon-Via)들을 상기 정상상태로 분석하는 단계를 포함하는
TSV 병렬 테스트 방법.
The method of claim 11,
Analyzing the selected through-silicon-via (TSV) to any one of the open failure state, the short failure state or the steady state,
When the enable signal is received in the three-state circuit in a low state, the selected through-silicon-vias (TSVs) are opened or not short-circuited according to the first comparison result signal. Analyzing any one of the states; And
Analyzing the selected through-silicon-vias to the steady state when the enable signal is received in the high state in the three-state circuit;
TSV parallel test method.
제12항에 있어서,
상기 선택된 TSV(Through-Silicon-Via)들을 상기 개방불량상태 또는 상기 단락불량상태 중 어느 하나로 분석하는 단계는,
상기 제1 비교 결과 신호가 로우 상태일 경우, 상기 선택된 TSV(Through-Silicon-Via)들을 상기 개방불량상태로 분석하는 단계; 및
상기 제1 비교 결과 신호가 하이 상태일 경우, 상기 선택된 TSV(Through-Silicon-Via)들을 상기 단락불량상태로 분석하는 단계를 포함하는
TSV 병렬 테스트 방법.The method of claim 12,
Analyzing the selected through-silicon-via (TSV) to either the open failure state or the short failure state,
Analyzing the selected through-silicon-vias (TSVs) in the open failure state when the first comparison result signal is low; And
If the first comparison result signal is high, analyzing the selected through-silicon-vias in the short-circuit failure state;
TSV parallel test method.
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