KR20190123064A - 반도체 소자 - Google Patents

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KR20190123064A KR1020180046766A KR20180046766A KR20190123064A KR 20190123064 A KR20190123064 A KR 20190123064A KR 1020180046766 A KR1020180046766 A KR 1020180046766A KR 20180046766 A KR20180046766 A KR 20180046766A KR 20190123064 A KR20190123064 A KR 20190123064A
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Abstract

실시 예는, 도전성 기판; 상기 도전성 기판 상에 배치되는 제1 도전형 반도체층, 제2 도전형 반도체층, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층, 상기 제2 도전형 반도체층과 상기 활성층을 관통하여 상기 제1 도전형 반도체층의 일부 영역까지 형성된 복수 개의 리세스를 포함하는 반도체 구조물; 상기 복수 개의 리세스 내에 배치되어 상기 제1 도전형 반도체층과 전기적으로 연결되는 복수 개의 제1전극; 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2전극; 및 상기 제2전극과 전기적으로 연결되고, 상기 반도체 구조물과 이격 배치되는 전극패드를 포함하고, 상기 전극패드와 마주보는 반도체 구조물의 측면은 상기 전극패드의 형상과 대응되는 제1곡률을 갖고, 상기 복수 개의 리세스는 상기 반도체 구조물의 측면을 따라 인접 배치되는 복수 개의 제1 리세스를 포함하고, 상기 복수 개의 제1 리세스의 중심을 연결한 가상선은 상기 제1곡률을 따라 휘어진다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
실시 예는 반도체 소자에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
특히, 자외선 파장 영역의 광을 방출하는 발광소자는 경화작용이나 살균 작용을 하여 경화용, 의료용, 및 살균용으로 사용될 수 있다.
그러나, 이러한 자외선 반도체 소자는 상대적으로 전류 분산 특성이 떨어지는 문제가 있다.
실시 예는 전류 분산 특성이 개선된 반도체 소자를 제공한다.
실시 예는 전류 밀도가 개선된 반도체 소자를 제공한다.
실시 예는 광 출력이 개선된 반도체 소자를 제공한다.
실시 예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
본 발명의 일 특징에 따른 반도체 소자는, 도전성 기판; 상기 도전성 기판 상에 배치되는 제1 도전형 반도체층, 제2 도전형 반도체층, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층, 상기 제2 도전형 반도체층과 상기 활성층을 관통하여 상기 제1 도전형 반도체층의 일부 영역까지 형성된 복수 개의 리세스를 포함하는 반도체 구조물; 상기 복수 개의 리세스 내에 배치되어 상기 제1 도전형 반도체층과 전기적으로 연결되는 복수 개의 제1전극; 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2전극; 및 상기 제2전극과 전기적으로 연결되고, 상기 반도체 구조물과 이격 배치되는 전극패드를 포함하고, 상기 전극패드와 마주보는 반도체 구조물의 측면은 상기 전극패드의 형상과 대응되는 제1곡률을 갖고, 상기 복수 개의 리세스는 상기 반도체 구조물의 측면을 따라 인접 배치되는 복수 개의 제1 리세스를 포함하고, 상기 복수 개의 제1 리세스의 중심을 연결한 가상선은 상기 제1곡률을 따라 휘어진다.
상기 전극패드의 면적은 상기 반도체 구조물의 면적의 20% 내지 30%일 수 있다.
상기 제1전극의 면적은 상기 반도체 구조물의 면적의 2.5% 내지 20%일 수 있다.
상기 복수 개의 리세스 중에서 상기 복수 개의 제1리세스의 개수는 나머지 리세스의 개수보다 많을 수 있다.
상기 기판은, 서로 마주보는 제1측면과 제3측면, 서로 마주보는 제2측면과 제4측면, 상기 제1측면의 중심과 상기 제3측면의 중심을 통과하는 제1가상선, 상기 제2측면의 중심과 상기 제4측면의 중심을 통과하는 제2가상선, 상기 제1가상선과 상기 제2가상선에 의해 정의되는 복수 개의 분할영역을 포함하고, 상기 분할영역은 상기 제1측면과 상기 제4측면을 포함하는 제1분할영역, 상기 제1측면과 상기 제2측면을 포함하는 제2분할영역, 상기 제2측면과 상기 제3측면을 포함하는 제3분할영역, 상기 제3측면과 상기 제4측면을 포함하는 제4분할영역을 포함하고, 상기 전극패드는 상기 제1분할영역에 배치되고, 상기 반도체 구조물은 상기 제2 내지 제4분할영역에 배치될 수 있다.
상기 전극패드의 면적은 상기 제1분할영역의 면적의 30% 내지 60%일 수 있다.
상기 복수 개의 리세스는 상기 제1분할영역에 배치되지 않을 수 있다.
상기 제3분할영역에 배치된 리세스의 면적은 상기 제2분할영역 및 제4분할영역에 배치된 리세스의 면적보다 클 수 있다.
상기 제1전극의 면적은 상기 제2전극의 면적의 3.0% 내지 17%일 수 있다.
본 발명의 다른 특징에 따른 반도체 소자는, 도전성 기판; 상기 도전성 기판 상에 배치되는 제1 도전형 반도체층, 제2 도전형 반도체층, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층, 상기 제2 도전형 반도체층과 상기 활성층을 관통하여 상기 제1 도전형 반도체층의 일부 영역까지 형성된 리세스를 포함하는 반도체 구조물; 상기 리세스 내에 배치되어 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1전극; 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2전극; 및 상기 제2전극과 전기적으로 연결되고, 상기 반도체 구조물과 이격 배치되는 전극패드를 포함하고, 상기 전극패드와 마주보는 상기 리세스 및 상기 제1전극의 측면은 상기 전극 패드의 측면과 대응되는 곡률을 가질 수 있다.
실시 예에 따르면, 전류 분산 특성이 개선되어 동작 전압을 낮출 수 있다.
또한, 반도체 소자의 광 출력을 향상시킬 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 제1실시 예에 따른 반도체 소자의 단면도이고,
도 2는 본 발명의 제1실시 예에 따른 반도체 소자의 평면도이고,
도 3은 비교 예에 따른 반도체 소자의 평면도이고,
도 4는 칩 사이즈가 1000㎛ 이상인 반도체 소자의 평면도이고,
도 5는 본 발명의 제2실시 예에 따른 반도체 소자의 평면도이고,
도 6은 본 발명의 제3실시 예에 따른 반도체 소자의 평면도이고,
도 7은 본 발명의 제4실시 예에 따른 반도체 소자의 평면도이고,
도 8은 각 실시 예에 주입되는 전류 밀도를 측정한 그래프이다.
본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다.
특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.
예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
실시 예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 1은 본 발명의 제1실시 예에 따른 반도체 소자의 단면도이고, 도 2는 본 발명의 제1실시 예에 따른 반도체 소자의 평면도이고, 도 3은 비교 예에 따른 반도체 소자의 평면도이고, 도 4는 칩 사이즈가 1000㎛ 이상인 반도체 소자의 평면도이다.
도 1을 참조하면, 실시 예에 따른 반도체 소자는, 도전성 기판(170), 반도체 구조물(120), 반도체 구조물(120)의 제1 도전형 반도체층(122)과 전기적으로 연결되는 복수 개의 제1전극(142), 반도체 구조물(120)의 제2 도전형 반도체층(126)과 전기적으로 연결되는 제2전극(246), 및 제2전극(246)과 전기적으로 연결되고 반도체 구조물(120)과 이격 배치되는 전극패드(166)를 포함한다.
실시 예에 따른 반도체 구조물(120)은 자외선 파장대의 광을 출력할 수 있다. 예시적으로 반도체 구조물은 근자외선 파장대의 광(UV-A)을 출력할 수 있고, 원자외선 파장대의 광(UV-B)을 출력할 수 있고, 심자외선 파장대의 광(UV-C)을 출력할 수 있다. 파장범위는 반도체 구조물(120)의 Al의 조성비에 의해 결정될 수 있다.
예시적으로, 근자외선 파장대의 광(UV-A)은 320nm 내지 420nm 범위의 피크 파장을 가질 수 있고, 원자외선 파장대의 광(UV-B)은 280nm 내지 320nm 범위의 피크 파장을 가질 수 있으며, 심자외선 파장대의 광(UV-C)은 100nm 내지 280nm 범위의 피크 파장을 가질 수 있다.
반도체 구조물(120)이 자외선 파장대의 광을 발광할 때, 반도체 구조물(120)의 각 반도체층은 알루미늄을 포함하는 Inx1Aly1Ga1 -x1- y1N(0≤x1≤1, 0<y1≤1, 0≤x1+y1≤1) 물질을 포함할 수 있다. 여기서, Al의 조성은 In 원자량과 Ga 원자량 및 Al 원자량을 포함하는 전체 원자량과 Al 원자량의 비율로 나타낼 수 있다. 예를 들어, Al 조성이 40%인 경우 Ga의 조성은 60%일 수 있고, 이러한 조성비는 Al40Ga60N으로 표현할 수 있다.
제1도전형 반도체층(122)은 제1도전형 반도체층(122)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1도전형 반도체층(122)에 제1도펀트가 도핑될 수 있다. 제1도전형 반도체층(122)은 Inx1Aly1Ga1 -x1- y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, AlN, InGaN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1도펀트가 n형 도펀트인 경우, 제1도펀트가 도핑된 제1도전형 반도체층(122)은 n형 반도체층일 수 있다.
활성층(124)은 제1도전형 반도체층(122)을 통해서 주입되는 전자(또는 정공)와 제2도전형 반도체층(126)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(124)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다.
활성층(124)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(124)의 구조는 이에 한정하지 않는다. 활성층(124)은 Inx1Aly1Ga1 -x1- y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, InGaN, InAlGaN 등에서 선택될 수 있다
제2도전형 반도체층(126)은 활성층(124) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2도전형 반도체층(126)에 제2도펀트가 도핑될 수 있다. 제2도전형 반도체층(126)은 Inx5Aly2Ga1 -x5- y2N (0≤x5≤1, 0≤y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlGaN, AlN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2도펀트가 도핑된 제2도전형 반도체층(126)은 p형 반도체층일 수 있다.
반도체 구조물(120)은 제2도전형 반도체층(126) 및 활성층(124)을 관통하여 제1도전형 반도체층(122)의 일부 영역까지 형성되는 복수 개의 리세스(128)를 포함할 수 있다.
제1전극(142)은 리세스(128)의 상면에 배치되어 제1도전형 반도체층(122)과 전기적으로 연결될 수 있다. 제2전극(246)은 제2도전형 반도체층(126)의 저면에 배치될 수 있다.
제1전극(142)과 제2전극(246)은 오믹전극일 수 있다. 제1전극(142)과 제2전극(246)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.
반도체 소자의 일측 모서리 영역에는 전극패드(166)가 배치될 수 있다. 전극패드(166)는 중앙 부분이 함몰되어 상면이 오목부와 볼록부를 가질 수 있다. 상면의 오목부에는 와이어(미도시)가 본딩될 수 있다. 따라서, 접착 면적이 넓어져 전극패드(166)와 와이어가 더 견고히 본딩될 수 있다.
전극패드(166)는 도전성 물질로 이루어질 수 있다. 전극패드(166)는 단층 또는 다층구조를 가질 수 있으며, 티타늄(Ti), 니켈(Ni), 은(Ag) 및 금(Au)를 포함할 수 있다. 예시적으로 전극패드(166)는 Ti/Ni/Ti/Ni/Ti/Au의 층구조를 가질 수 있다.
전극패드(166)의 하부에서 제1절연층(131)이 일부 오픈(d22)되어 제2도전층(150)과 제2전극(246)이 전기적으로 연결될 수 있다. 패시베이션층(180)은 반도체 구조물(120)의 상부면과 측면에 형성될 수 있다. 패시베이션층(180)은 제2전극(246)과 인접한 영역이나 제2전극(246)의 하부에서 제1절연층(131)과 접촉할 수 있다.
제1절연층(131)은 제1전극(142)을 활성층(124) 및 제2도전형 반도체층(126)과 전기적으로 절연시킬 수 있다. 또한, 제1절연층(131)은 제2전극(246)과 제2도전층(150)을 제1도전층(165)와 전기적으로 절연시킬 수 있다.
제1절연층(131)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다. 제1절연층(131)은 단층 또는 다층으로 형성될 수 있다. 예시적으로 제1절연층(131)은 은 Si 산화물이나 Ti 화합물을 포함하는 다층 구조의 DBR(distributed Bragg reflector) 일 수도 있다. 그러나, 반드시 이에 한정하지 않고 제1절연층(131)은 다양한 반사 구조를 포함할 수 있다.
제1절연층(131)이 반사기능을 수행하는 경우, 활성층(124)에서 측면을 향해 방출되는 광을 상향 반사시켜 광 추출 효율을 향상시킬 수 있다. 후술하는 바와 같이 리세스(128)의 개수가 많아질수록 광 추출 효율은 더 효과적일 수 있다.
리세스(128)의 면적이 커질 경우, 제2전극(246)이 배치될 수 있는 면적이 줄어든다. 이를 통해 제1전극(142)과 제2전극 (246)의 비율을 결정할 수 있고, 전자와 정공의 밀도(density)를 정합시켜 전류 밀도를 최적화하기 위해 리세스(128)의 폭을 상기 범위 내에서 자유롭게 설계할 수 있다.
제2도전층(150)은 제2전극(246)을 덮을 수 있다. 따라서, 전극패드(166)와, 제2도전층(150), 및 제2전극(246)은 하나의 전기적 채널을 형성할 수 있다.
제2도전층(150)은 제2전극(246)을 완전히 감싸며 제1절연층(131)의 측면과 상면에 접할 수 있다. 제2도전층(150)은 제1절연층(131)과의 접착력이 좋은 물질로 이루어지며, Cr, Al, Ti, Ni, Au 등의 물질로 구성되는 군으로부터 선택되는 적어도 하나의 물질 및 이들의 합금으로 이루어질 수 있으며, 단일층 혹은 복수의 층으로 이루어질 수 있다.
제2도전층(150)이 제1절연층(131)의 측면과 상면과 접하는 경우, 제2전극(246)의 열적, 전기적 신뢰성을 향상할 수 있다. 또한, 제1절연층(131)과 제2전극(246) 사이로 방출되는 광을 상부로 반사하는 반사 기능을 가질 수 있다.
제2절연층(132)은 제2전극(246), 제2도전층(150)을 제1도전층(165)과 전기적으로 절연시킨다. 제1도전층(165)은 제2절연층(132)을 관통하여 제1전극(142)과 전기적으로 연결될 수 있다.
제2도전층(150)은 제2전극(246)과 전극패드(166)를 전기적으로 연결할 수 있다.
제2도전층(150)은 Cr, Al, Ti, Ni, Au 등의 물질로 구성되는 군으로부터 선택되는 적어도 하나의 물질 및 이들의 합금으로 이루어질 수 있으며, 단일층 혹은 복수의 층으로 이루어질 수 있다.
반도체 구조물(120)의 하부면과 리세스(128)의 형상을 따라 제1도전층(165)과 접합층(160)이 배치될 수 있다. 제1도전층(165)은 반사율이 우수한 물질로 이루어질 수 있다. 예시적으로 제1도전층(165)은 알루미늄을 포함할 수 있다. 제1도전층(165)이 알루미늄을 포함하는 경우, 활성층(124)에서 기판(170) 방향으로 방출되는 광을 상부 반사하여 광 추출 효율을 향상할 수 있다.
접합층(160)은 도전성 재료를 포함할 수 있다. 예시적으로 접합층(160)은 금, 주석, 인듐, 알루미늄, 실리콘, 은, 니켈, 및 구리로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다.
도전성 기판(170)은 도전성 물질로 이루어져 회로기판의 전극과 전기적으로 연결될 수 있다. 예시적으로 기판(170)은 금속 또는 반도체 물질을 포함할 수 있다. 기판(170)은 전기 전도도 및/또는 열 전도도가 우수한 금속일 수 있다. 이 경우 반도체 소자 동작시 발생하는 열을 신속이 외부로 방출할 수 있다.
기판(170)은 실리콘, 몰리브덴, 실리콘, 텅스텐, 구리 및 알루미늄으로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다.
반도체 구조물(120)의 상면에는 요철이 형성될 수 있다. 이러한 요철은 반도체 구조물(120)에서 출사되는 광의 추출 효율을 향상시킬 수 있다. 요철은 자외선 파장에 따라 평균 높이가 다를 수 있으며, UV-C의 경우 300 nm 내지 800 nm 정도의 높이를 갖고, 평균 500 nm 내지 600 nm 정도의 높이를 가질 때 광 추출 효율이 향상될 수 있다.
도 2를 참조하면, 실시 예에 따른 반도체 소자는 일반적인 반도체 소자보다 작은 미니 사이즈의 칩일 수 있다. 예시적으로 일반 칩은 가로 세로 각각 1000㎛ 이상인데 반해, 실시 예에 따른 반도체 소자의 가로 세로 크기가 각각 370㎛일 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 미니 사이즈 칩의 크기는 가변적일 수 있다. 예시적으로 반도체 소자의 가로 세로 크기는 500㎛일 수 있다.
실시 예에 따르면, 전극패드(166)의 면적은 반도체 구조물(120) 최대 면적의 20% 내지 30%일 수 있다. 여기서 반도체 구조물(120)의 최대 면적은 리세스(128) 영역을 제외한 제2 도전형 반도체층(126)의 최대 면적일 수 있다.
전극패드(166)의 면적이 반도체 구조물(120) 최대 면적의 20% 이상인 경우 와이어 본딩시 필요한 본딩 면적을 확보할 수 있다. 즉, 와이어 본딩을 위한 전극패드(166)의 면적은 일반 칩과 비슷한 반면, 반도체 구조물(120)의 면적이 줄어들어 상대적으로 전극패드(166)의 면적비가 증가할 수 있다. 또한, 전극패드(166)의 면적이 반도체 구조물(120) 최대면적의 30% 이하이면 반도체 구조물(120)의 발광면적을 확보하여 광 출력을 개선할 수 있다.
실시 예에 따른 반도체 구조물(120)은 내부에 복수 개의 리세스(128)가 배치될 수 있다. 복수 개의 리세스(128)에는 제1전극(142)이 각각 배치되어 제1 도전형 반도체층과 오믹 접촉될 수 있다. 따라서, 전류 분산 특성을 개선할 수 있다.
도 3을 참조하면, Al의 조성이 높아지면 전류 분산 특성이 악화될 수 있다. 따라서, 각각의 제1전극(142)에 인근지점에만 전류가 분산되며, 거리가 먼 지점에서는 전류밀도가 급격히 낮아질 수 있다. 따라서, 유효 발광 영역(P2)이 좁아질 수 있다. 유효 발광 영역(P2)은 전류 밀도가 가장 높은 제1전극(142)의 인근 지점에서의 전류 밀도를 기준으로 전류 밀도가 40%이하인 경계지점까지의 영역으로 정의할 수 있다. 그러나, 주입 전류의 레벨, Al의 농도에 따라 가변적일 수 있다.
유효 발광 영역(P2)이 좁아지므로 이웃한 제1전극(142) 사이인 저전류밀도영역(P3)은 전류밀도가 낮아서 발광에 거의 기여하지 못할 수 있다. 따라서, 실시 예는 전류밀도가 낮은 저전류밀도영역(P3)에 제1전극(142)을 더 배치하여 광 출력을 향상시킬 수 있다.
일반적으로 GaN 반도체층의 경우 상대적으로 전류 분산 특성이 우수하므로 리세스(128) 및 제1전극(142)의 면적을 최소화하는 것이 바람직하다. 리세스(128)와 제1전극(142)의 면적이 커질수록 활성층의 면적이 작아지기 때문이다.
그러나, 실시 예의 경우 자외선 발광을 위해 활성층이 Al을 포함하여야 하고, 결정성을 확보하기 위해 제1 도전형 반도체층 및 제2 도전형 반도체층(126)이 Al을 가질 수 있다. 그 결과, 제1, 제2 도전형 반도체층(126)이 Al을 다량 함유함으로써 저항이 커지므로 전류 확산 특성이 상대적으로 떨어질 수 있다. 따라서, 활성층의 면적을 희생하더라도 리세스(128) 및 제1전극(142)의 개수를 증가시키는 것이 바람직할 수 있다.
다시 도 2를 참조하면, 복수 개의 리세스(128) 및 제1전극(142)은 전류 분산 특성을 개선하기 위해 반도체 구조물(120) 내에서 이격 배치될 수 있다. 이때, 반도체 구조물(120)은 전극패드(166)와 마주보는 대향면(120a)이 곡률을 가질 수 있다. 예시적으로 대향면(120a)은 전극패드(166)의 측면(166a)과 마주보도록 오목한 곡률을 가질 수 있다. 복수 개의 리세스(128)는 반도체 구조물(120)의 대향면(120a)을 따라 배치되는 복수 개의 제1리세스(128-1)를 포함할 수 있다.
복수 개의 제1리세스(128-1)는 대향면(120a)을 따라 인접 배치된 리세스로 정의할 수 있다. 예시적으로 제1리세스(128-1)는 대향면(120a)과 가장 가까운 제1곡선라인(CL1)을 따라 배치될 수 있다. 따라서, 복수 개의 제1리세스(128-1)을 연결한 가상선은 전극패드(166)를 따라 휘어질 수 있다.
대향면(120a)에 인접한 제1리세스(128-1)는 대향면(120a)과 리세스(128) 사이의 최단거리(W1)가 반도체 구조물의 에지부(120b)와 리세스(128) 사이의 최단거리(W2)보다 짧은 리세스로 정의할 수도 있다(W1 < W2). 제3모서리(V3)는 전극패드(166)가 배치된 제1모서리(V1)와 대각 방향으로 마주보는 모서리일 수 있고, 반도체 구조물의 에지부(120b)는 제3모서리(V3)와 마주보는 영역일 수 있다.
제1곡선라인(CL1)을 따라 배치된 제1리세스(128-1)의 개수는 나머지 리세스(128-2)의 개수보다 많을 수 있다. 즉, 실시 예에 따른 반도체 소자는 미니 사이즈이므로 많은 개수의 리세스가 배치될 수 없으므로 대부분의 리세스는 제1곡선라인(CL1)을 따라 배치될 수 있다.
도 4를 참조하면, 일반적인 반도체 소자의 경우 전극패드(166)와 인접한 리세스(128) 역시 나머지 리세스와 같이 직선 방향(L12)으로 배치될 수 있다. 전극패드(166)와 인접한 영역(F1)은 반도체 구조물(120)의 전체 면적에서 차지하는 면적이 크지 않고, 일반 GaN 반도체층은 전류 분산 특성도 우수하기 때문이다. 따라서, 일반적인 반도체 소자는 반도체 구조물(120)의 측면을 따라 휘어지게 배치하지 않아도 전체 발광 특성에는 문제가 없을 수 있다.
그러나, 도 2와 같은 미니 사이즈 반도체 소자는 전극패드(166)와 인접하는 영역이 전체 발광 영역에서 큰 면적을 차지하므로 전극패드(166)의 형상을 따라 휘어지게 배치하면 광 출력이 크게 개선될 수 있다.
제1곡선라인(CL1)은 전극패드(166)의 곡률 및/또는 대향면(120a)의 곡률과 동일할 수도 있으나 반드시 이에 한정하지 않는다. 제1곡선라인(CL1)은 전극패드(166)의 곡률 및/또는 대향면(120a)의 곡률과 상이할 수도 있다. 즉, 복수 개의 제1리세스(128-1)가 전극패드(166)의 곡률이나 대향면(120a)을 따라 휘어지게 배치되면 발광 특성은 개선될 수 있다.
복수 개의 제1전극(142)의 총면적은 반도체 구조물(120) 최대 면적의 2.5% 내지 20%일 수 있다. 제1전극(142)의 총면적이 반도체 구조물(120) 최대 면적의 2.5% 이상인 경우 제1전극(142)의 오믹 면적이 넓어져 대부분의 발광 영역에 전류가 분산될 수 있다. 따라서, 광 출력이 개선될 수 있다. 또한, 1전극(142)의 총면적이 반도체 구조물(120) 최대 면적의 20% 이하인 경우 발광 면적이 확보되어 광 출력이 개선될 수 있다.
제1전극(142)의 면적이 증가하면 제2전극(246)의 면적은 상대적으로 줄어들 수 있다. 리세스(128)의 면적이 증가하면서 상대적으로 제2 도전형 반도체층(126)의 면적이 줄어들기 때문이다. 즉, 제1전극(142)과 제2전극(246)의 면적은 트레이드 오프(trade off) 관계가 있으므로 전류 밀도 관점에서 적절한 면적비를 유지하는 것이 중요할 수 있다.
제1전극(142)의 면적은 제2전극(246)의 면적의 3.0% 내지 17%일 수 있다. 제1전극(142)의 면적이 제2전극(246)의 면적이 3.0% 내지 17%인 경우 제1전극(142)의 면적과 제2전극(246)의 면적이 균형을 이루어 전류 분산 특성이 개선될 수 있다.
평면(Top view)상에서 기판(170)은 서로 마주보는 제1측면(S1)과 제3측면(S3) 및 서로 마주보는 제2측면(S2)과 제4측면(S4)을 포함하는 사각 형상을 가질 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 기판은 다양한 다각 형상을 가질 수도 있다. 이 경우 분할 영역은 다각 형상의 기판의 내부에 배치될 수 있는 가장 큰 가상의 사각형으로 정의할 수 있다.
기판(170)은 제1측면(S1)의 중심과 제3측면(S3)의 중심을 통과하는 제1가상선(L1)과 제2측면(S2)의 중심과 제4측면(S4)의 중심을 통과하는 제2가상선(L2)에 의해 복수 개의 분할 영역(DA1, DA2, DA3, DA4)으로 정의될 수 있다.
복수 개의 분할 영역(DA1, DA2, DA3, DA4)은 제1측면(S1)과 제4측면(S4)을 포함하는 제1분할영역(DA1), 제1측면(S1)과 제2측면(S2)을 포함하는 제2분할영역(DA2), 제2측면(S2)과 제3측면(S3)을 포함하는 제3분할영역(DA3), 및 제3측면(S3)과 제4측면(S4)을 포함하는 제4분할영역(DA4)을 포함할 수 있다.
전극패드(166)는 제1분할영역(DA1)에 배치되고, 반도체 구조물(120)은 제2 내지 제4분할영역(DA2, DA3, DA4)에 배치될 수 있다.
기판(170)은 제2분할영역(DA2)에 배치되어 제2모서리(V2)에 가장 가깝게 배치된 제1리세스(128-1)와 제4분할영역(DA4)에 배치되어 제4모서리(V4)에 가장 가깝게 배치된 제1리세스(128-1)를 연결한 가상 직선(L3)에 의해 2개의 다각 영역으로 구분할 수 있다.
제1다각 영역은 제1분할영역(DA1)을 포함하고 제2다각 영역은 제3분할영역(DA3)을 포함할 수 있다. 이때, 전극패드(166)는 제1다각 영역에 배치되고, 가상 직선(L3)과 교차하는 2개의 제1리세스(128-1)를 제외한 나머지 리세스(128)의 중심은 모두 제2다각 영역에 배치될 수 있다. 이러한 구성에 의하면 대향면(120a)에 인접한 제1리세스(128-1)가 휘어지게 배치되어 전류 분산 특성이 개선될 수 있다.
전극패드(166)의 면적은 제1분할영역(DA1)의 면적의 30% 내지 60%일 수 있다. 전극패드(166)의 면적이 제1분할영역(DA1)의 30% 이상인 경우 전극패드(166)의 면적을 확보하여 와이어 본딩시 본딩 면적을 확보할 수 있다. 즉, 와이어 본딩을 위한 전극패드(166)의 면적은 일반 칩과 비슷하나 반도체 구조물(120)의 면적이 줄어들어 상대적으로 전극패드(166)의 면적비가 증가할 수 있다. 또한, 전극패드(166)의 면적이 제1분할영역(DA1)의 60% 이하이면 반도체 구조물(120)의 면적을 확보하여 광 출력을 개선할 수 있다.
이때, 리세스(128)는 제2 내지 제4분할영역(DA2, DA3, DA4)에 배치되고, 제1분할영역(DA1)에는 배치되지 않을 수 있다. 리세스(128)가 제1분할영역(DA1)에 배치되는 경우, 상대적으로 전극패드(166)의 면적이 줄어들게 되어 와이어 본딩을 위한 면적을 확보하지 못할 수 있다.
제3분할영역(DA3)에 배치된 리세스(128)의 면적은 제2분할영역(DA2) 및 제4분할영역(DA4)에 배치된 리세스(128)의 면적보다 클 수 있다. 이 경우 제1전극(142)의 간격이 균일해져 전류 분산 특성이 개선될 수 있다.
전술한 바와 같이 복수 개의 리세스(128) 중 일부는 제1곡선라인(CL1)을 따라 배치되고, 제2곡선라인(CL2)을 따라 배치되는 리세스(128)는 대부분 제3분할영역(DA3)에 배치되므로 제3분할영역(DA3)에서의 리세스(128) 면적이 가장 클 수 있다.
도 5는 본 발명의 제2실시 예에 따른 반도체 소자의 평면도이고, 도 6은 본 발명의 제3실시 예에 따른 반도체 소자의 평면도이고, 도 7은 본 발명의 제4실시 예에 따른 반도체 소자의 평면도이다.
도 5를 참조하면, 리세스(128)의 개수 및 제1전극(142)의 개수는 도 4에 비해 더 증가할 수 있다. 따라서, 제1전극(142)의 면적이 증가하는 만큼 제2전극(246)의 면적은 줄어들 수 있다.
복수 개의 리세스(128) 및 제1전극(142)은 전류 분산 특성을 개선하기 위해 반도체 구조물(120) 내에서 이격 배치될 수 있다. 반도체 구조물(120)은 전극패드(166)와 마주보는 대향면(120a)이 곡률을 가질 수 있다. 예시적으로 대향면(120a)은 전극패드(166)의 측면(166a)과 마주보도록 오목한 곡률을 가질 수 있다. 복수 개의 리세스(128)는 반도체 구조물(120)의 대향면(120a)을 따라 배치되는 복수 개의 제1리세스(128-1)를 포함할 수 있다.
복수 개의 제1리세스(128-1)는 대향면(120a)을 따라 인접 배치된 리세스로 정의할 수 있다. 즉, 복수 개의 제1리세스(128-1)는 제3모서리(V3)와 마주보는 반도체 구조물의 에지부(120b) 보다 대향면(120a)에 더 가까운 리세스로 정의할 수 있다.
복수 개의 제1리세스(128-1)의 중심을 연결한 가상 직선(SP1)은 대향면(120a)을 따라 휘어지게 배치될 수 있다. 즉, 이웃한 제1리세스(128-1)의 중심을 연결한 선은 직선이나 이들을 모두 연결하면 대향면(120a)을 따라 휘어지게 배치될 수 있다.
복수 개의 리세스(128)는 반도체 구조물(120)의 대향면(120a)보다 반도체 구조물(120)의 에지부(120b)에 더 가까운 적어도 하나의 제2리세스(128-2)를 포함할 수 있다. 이때, 제2리세스(128-2)의 개수는 제1리세스(128-1)의 개수보다 적을 수 있으며, 이웃한 제2리세스(128-2)의 중심을 연결한 가상선(SP2)은 직선일 수 있다.
그러나, 반드시 이에 한정하는 것은 아니며, 제1리세스(128-1)와 제2리세스(128-2)의 배치는 도 2와 같이 제1곡선라인과 제2곡선라인을 따라 배치되는 것으로 설명할 수도 있다. 또한, 도 2의 리세스 역시 도 5와 같이 가상 직선을 따라 배치되는 것으로 설명할 수 있다.
즉, 도 2의 실시 예와 도 5의 실시 예는 리세스의 개수가 상이할 뿐 동일한 기술적 특징을 가질 수 있다.
도 6을 참조하면, 실시 예에 따른 반도체 소자는 단일의 리세스(128-3) 및 제1전극(142-3)을 포함할 수 있다. 이때, 제1전극(142-3)은 반도체 구조물(120)의 대향면(120a)과 마주보는 제1에지부(E1), 제2측면(S2)과 마주보는 제2에지부(E2), 제3측면(S3)과 마주보는 제3에지부(E3)를 포함할 수 있다. 제2에지부(E2)와 제3에지부(E3)는 직선인데 반해, 제1에지부(E1)는 곡선을 가질 수 있다.
예시적으로 리세스(128-3)와 제1전극(142-3)의 평면 형상은 반도체 구조물(120)의 평면 형상과 대응될 수 있다. 즉, 전극패드(166)와 마주보는 반도체 구조물의 대향면(120a), 리세스의 측면(128-3a), 제1전극의 제1에지부(E1)는 동일한 곡률을 가질 수 있다. 따라서, 반도체 구조물(120)의 측면으로 전류가 균일하게 분산되어 광 추출 효율이 개선될 수 있다.
제1전극(142-3)은 제2분할영역(DA2)에 배치되는 제1서브전극(142a), 제3분할영역(DA3)에 배치되는 제2서브전극(142b) 및 제4분할영역(DA4)에 배치되는 제3서브전극(142c)을 포함할 수 있다.
이때, 제2서브전극(142b)의 면적은 제1서브전극(142a) 및 제3서브전극(142c)의 면적보다 클 수 있다. 이러한 구조에 의하면 반도체 구조물(120)의 면적이 가장 면적이 넓은 제3분할영역(DA3)에서 제1전극(142-3)의 면적이 가장 넓으므로 전류 분산 특성이 개선될 수 있다. 또한, 제1서브전극(142a)과 제3서브전극(142c)의 면적은 동일할 수 있으나 반드시 이에 한정하지 않는다.
도 7을 참조하면, 실시 예에 따른 반도체 소자는 제1형상을 갖는 리세스(128-1)와 제2형상을 갖는 리세스(128-4)를 포함할 수 있다. 제1형상은 원을 예시하였고 제2형상은 타원을 예시하였으나 반드시 이에 한정하지 않는다. 예시적으로 제2형상을 갖는 리세스(128-4)는 반드시 타원에 한정하지 않고 전류가 잘 분산되지 않는 영역까지 연장될 수 있도록 연장된 형상을 가질 수 있다. 예시적으로 타원 형상은 다각 형상 또는 휘어진 선 형상일 수도 있다.
도 8은 각 실시 예에 주입되는 전류 밀도를 측정한 그래프이다.
하기 표는 리세스(128)가 3개인 비교예, 리세스(128)가 5개인 제1실시예, 리세스(128)가 6개인 제3실시예, 리세스(128)가 일체형인 제4실시 예의 칩 사이즈, P 오믹 면적, N 오믹 면적, 및 반도체 구조물(120)의 면적을 측정한 표이다. 여기서 반도체 구조물(120)의 면적은 리세스(128) 영역을 제외한 제2 도전형 반도체 구조물(120)의 면적이다.
비교예 실시예1 실시예2 실시예3
칩 사이즈(㎛2) 370×370 370×370 370×370 370×370
P 오믹면적(㎛2) 41,958 35,920 32,901 9,031
N 오믹면적(㎛2) 1,593 2,665 3,186 9,031
P-(Al)GaN 면적(㎛2) 61,265 58,752 57,495 51,827
P 패드 면적(㎛2) 13,370 13,370 13,370 13,370
표 1 및 도 8을 참조하면, 비교예의 경우 N형 전극과의 오믹 면적이 작아 전류 분산 특성이 저하되어 전류 밀도가 낮아지는 문제가 있다. 이에 반해, 리세스(128)의 개수가 5개인 제1실시 예 및 리세스(128)의 개수가 6개인 제2실시 예의 경우 비교예에 비해 N 오믹 면적이 커져 전류 밀도가 높아졌음을 알 수 있다. 따라서, 전류 분산 특성이 개선되어 광 출력이 향상됨을 알 수 있다.
또한, 단일 리세스(128)를 갖는 실시 예 3의 경우 N형 전극과의 오믹 면적이 더욱 커져 전류 밀도가 가장 높아졌음을 알 수 있다. 따라서, 전류 분산 특성이 개선되어 광 출력이 향상됨을 알 수 있다.
반도체 소자는 다양한 종류의 광원 장치에 적용될 수 있다. 예시적으로 광원장치는 살균 장치, 경화 장치, 조명 장치, 및 표시 장치 및 차량용 램프 등을 포함하는 개념일 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다.
살균 장치는 실시 예에 따른 반도체 소자를 구비하여 원하는 영역을 살균할수 있다. 살균 장치는 정수기, 에어컨, 냉장고 등의 생활 가전에 적용될 수 있으나 반드시 이에 한정하지 않는다. 즉, 살균 장치는 살균이 필요한 다양한 제품(예: 의료 기기)에 모두 적용될 수 있다.
예시적으로 정수기는 순환하는 물을 살균하기 위해 실시 예에 따른 살균 장치를 구비할 수 있다. 살균 장치는 물이 순환하는 노즐 또는 토출구에 배치되어 자외선을 조사할 수 있다. 이때, 살균 장치는 방수 구조를 포함할 수 있다.
경화 장치는 실시 예에 따른 반도체 소자를 구비하여 다양한 종류의 액체를 경화시킬 수 있다. 액체는 자외선이 조사되면 경화되는 다양한 물질을 모두 포함하는 최광의 개념일 수 있다. 예시적으로 경화장치는 다양한 종류의 레진을 경화시킬 수 있다. 또는 경화장치는 매니큐어와 같은 미용 제품을 경화시키는 데 적용될 수도 있다.
조명 장치는 기판과 실시 예의 반도체 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 또한, 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다.
표시 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 구성할 수 있다.
반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출할 수 있다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치될 수 있다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치될 수 있다.
반도체 소자는 표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있다.
반도체 소자는 상술한 발광 다이오드 외에 레이저 다이오드일 수도 있다.
레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광 출력전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (16)

  1. 도전성 기판;
    상기 도전성 기판 상에 배치되는 제1 도전형 반도체층, 제2 도전형 반도체층, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층, 상기 제2 도전형 반도체층과 상기 활성층을 관통하여 상기 제1 도전형 반도체층의 일부 영역까지 형성된 복수 개의 리세스를 포함하는 반도체 구조물;
    상기 복수 개의 리세스 내에 배치되어 상기 제1 도전형 반도체층과 전기적으로 연결되는 복수 개의 제1전극;
    상기 제2 도전형 반도체층과 전기적으로 연결되는 제2전극; 및
    상기 제2전극과 전기적으로 연결되고, 상기 반도체 구조물과 이격 배치되는 전극패드를 포함하고,
    상기 전극패드와 마주보는 반도체 구조물의 측면은 상기 전극패드의 형상과 대응되는 제1곡률을 갖고,
    상기 복수 개의 리세스는 상기 반도체 구조물의 측면을 따라 인접 배치되는 복수 개의 제1 리세스를 포함하고,
    상기 복수 개의 제1 리세스의 중심을 연결한 가상선은 상기 제1곡률을 따라 휘어진 반도체 소자.
  2. 제1항에 있어서,
    상기 전극패드의 면적은 상기 반도체 구조물의 면적의 20% 내지 30%인 반도체 소자.
  3. 제1항에 있어서,
    상기 제1전극의 면적은 상기 반도체 구조물의 면적의 2.5% 내지 20%인 반도체 소자.
  4. 제1항에 있어서,
    상기 복수 개의 리세스 중에서 상기 복수 개의 제1리세스의 개수는 나머지 리세스의 개수보다 많은 반도체 소자.
  5. 제1항에 있어서,
    상기 기판은,
    서로 마주보는 제1측면과 제3측면,
    서로 마주보는 제2측면과 제4측면,
    상기 제1측면의 중심과 상기 제3측면의 중심을 통과하는 제1가상선,
    상기 제2측면의 중심과 상기 제4측면의 중심을 통과하는 제2가상선,
    상기 제1가상선과 상기 제2가상선에 의해 정의되는 복수 개의 분할영역을 포함하고,
    상기 분할영역은 상기 제1측면과 상기 제4측면을 포함하는 제1분할영역,
    상기 제1측면과 상기 제2측면을 포함하는 제2분할영역,
    상기 제2측면과 상기 제3측면을 포함하는 제3분할영역,
    상기 제3측면과 상기 제4측면을 포함하는 제4분할영역을 포함하고,
    상기 전극패드는 상기 제1분할영역에 배치되고,
    상기 반도체 구조물은 상기 제2 내지 제4분할영역에 배치되는 반도체 소자.
  6. 제5항에 있어서,
    상기 전극패드의 면적은 상기 제1분할영역의 면적의 30% 내지 60%인 반도체 소자.
  7. 제5항에 있어서,
    상기 복수 개의 리세스는 상기 제1분할영역에 배치되지 않는 반도체 소자.
  8. 제5항에 있어서,
    상기 제3분할영역에 배치된 리세스의 면적은 상기 제2분할영역 및 제4분할영역에 배치된 리세스의 면적보다 큰 반도체 소자.
  9. 제1항에 있어서,
    상기 제1전극의 면적은 상기 제2전극의 면적의 3.0% 내지 17%인 반도체 소자.
  10. 도전성 기판;
    상기 도전성 기판 상에 배치되는 제1 도전형 반도체층, 제2 도전형 반도체층, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층, 상기 제2 도전형 반도체층과 상기 활성층을 관통하여 상기 제1 도전형 반도체층의 일부 영역까지 형성된 리세스를 포함하는 반도체 구조물;
    상기 리세스 내에 배치되어 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1전극;
    상기 제2 도전형 반도체층과 전기적으로 연결되는 제2전극; 및
    상기 제2전극과 전기적으로 연결되고, 상기 반도체 구조물과 이격 배치되는 전극패드를 포함하고,
    상기 전극패드와 마주보는 상기 리세스 및 상기 제1전극의 측면은 상기 전극 패드의 측면과 대응되는 곡률을 갖는 반도체 소자.
  11. 제10항에 있어서,
    상기 전극패드의 면적은 상기 반도체 구조물의 면적의 20% 내지 30%인 반도체 소자.
  12. 제10항에 있어서,
    상기 제1전극의 면적은 상기 반도체 구조물의 면적의 2.5% 내지 20%인 반도체 소자.
  13. 제10항에 있어서,
    상기 기판은,
    서로 마주보는 제1측면과 제3측면,
    서로 마주보는 제2측면과 제4측면,
    상기 제1측면의 중심과 상기 제3측면의 중심을 통과하는 제1가상선,
    상기 제2측면의 중심과 상기 제4측면의 중심을 통과하는 제2가상선,
    상기 제1가상선과 상기 제2가상선에 의해 정의되는 복수 개의 분할영역을 포함하고,
    상기 분할영역은 상기 제1측면과 상기 제4측면을 포함하는 제1분할영역,
    상기 제1측면과 상기 제2측면을 포함하는 제2분할영역,
    상기 제2측면과 상기 제3측면을 포함하는 제3분할영역,
    상기 제3측면과 상기 제4측면을 포함하는 제4분할영역을 포함하고,
    상기 전극패드는 상기 제1분할영역에 배치되고,
    상기 반도체 구조물은 상기 제2 내지 제4분할영역에 배치되는 반도체 소자.
  14. 제13항에 있어서,
    상기 전극패드의 면적은 상기 제1분할영역의 면적의 30% 내지 60%인 반도체 소자.
  15. 제13항에 있어서,
    상기 리세스는 상기 제1분할영역에 배치되지 않는 반도체 소자.
  16. 제13항에 있어서,
    상기 제3분할영역에 배치된 리세스의 면적은 상기 제2분할영역 및 제4분할영역에 배치된 리세스의 면적보다 큰 반도체 소자.
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